CN109962039B

CN109962039B - 一种半导体器件及电子装置

Info

Publication number: CN109962039B
Application number: CN201711421293.0A
Authority: CN
Inventors: 崔登峰; 宋春; 仇峰; 曾红林; 周鸣
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2017-12-25
Filing date: 2017-12-25
Publication date: 2021-01-26
Anticipated expiration: 2037-12-25
Also published as: CN109962039A

Abstract

本发明提供一种半导体器件及电子装置，所述半导体器件包括：半导体衬底；形成于所述半导体衬底上的芯片；围绕所述芯片的密封环；位于所述芯片与所述密封环之间的隔离区，所述隔离区的层间介电层中形成有若干交错排列的阻挡结构。本发明提供的半导体器件，在密封环与芯片之间增加了阻挡结构，从而避免刻蚀液进入密封环内部的芯片，进一步避免内部芯片受到损伤。

Description

一种半导体器件及电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及电子装置。

背景技术

在半导体制程中，在同一块晶圆上形成有多个芯片，各芯片之间通过纵横交错的切割道(scribe line)区域进行划分，沿着切割道区域对晶圆进行切割以形成单个芯片，然后将这些芯片做成功能各异的半导体封装结构。

但是，在将晶圆切割成单个芯片时，有时位于切割道周边的芯片区域会受到机械的冲击，从而造成在分割开的芯片的切割剖面上产生局部的裂纹和碎片。此现象在切割道区域的相交之处尤为明显。并且，在粗糙的芯片边缘处的裂纹又易于扩展至芯片内部，从而导致芯片劣化或失效。此外，在分割开的芯片的侧面会暴露出层间介电层，水分、湿气等可能从此处侵入芯片内部，同样会造成芯片的误操作和破坏。

为解决以上问题，现有技术中采用密封环(seal ring)对芯片进行保护。密封环通常形成于晶圆的每一个芯片的切割道和集成电路的周围区域之间，由介电层和金属层交错堆栈构成，且上述金属层利用穿过上述介电层的导电通孔做内部互连。

当沿着切割道进行晶圆切割工艺时，密封环可以阻挡由晶圆切割工艺造成的从切割道至集成电路的应力破裂。并且，密封环可以阻挡水气渗透或例如含酸物、含碱物或污染源的扩散的化学损害。然而，当经受高流速的刻蚀剂的冲击时，现有的密封环不能达到预期的阻挡效果，致使刻蚀剂损伤密封环内部的芯片。

因此，为了解决上述问题，有必要提出一种新的半导体器件及电子装置。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件，所述半导体器件包括：

半导体衬底；

形成于所述半导体衬底上的芯片；

围绕所述芯片的密封环；

位于所述芯片与所述密封环之间的隔离区，所述隔离区的层间介电层中形成有若干交错排列的阻挡结构。

示例性地，所述阻挡结构为在垂直于所述密封环的方向上交错排列的分立的条状结构。

示例性地，所述阻挡结构排列为首尾相连的回形结构。

示例性地，所述阻挡结构包括平行于所述半导体衬底的若干金属布线层，以及连接相邻的所述金属布线层的导电通孔。

示例性地，所述阻挡结构还包括位于所述半导体衬底中的有源区、以及在所述有源区上由下至上依次层叠的栅极材料层、和/或金属硅化物阻挡层、和/或接触孔。

示例性地，所述阻挡结构还包括位于所述金属布线层上方的钝化层。

示例性地，所述隔离区的宽度为5微米-10微米。

示例性地，所述密封环的宽度为5微米-10微米。

示例性地，所述密封环包括内层密封环和外层密封环。

本发明还提供一种电子装置，所述电子装置包括如上述的半导体器件。

本发明提供的半导体器件，在密封环与芯片之间增加了阻挡结构，从而避免刻蚀液进入密封环内部的芯片，进一步避免内部芯片受到损伤。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1B示出了一种现有的半导体器件的结构示意图。

图2A-2C示出了本发明一实施例提供的半导体器件的结构示意图。

图3A-3C示出了本发明另一实施例提供的半导体器件的结构示意图。

图4示出了根据本发明一实施方式的电子装置的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了避免划片引起的裂纹及剥离现象对芯片区域的伤害，需要采用密封环(sealring)对芯片进行保护。密封环通常形成于晶圆的每一个芯片的切割道和内部芯片之间，由介电层和金属层交错堆栈构成，且上述金属层利用穿过介电层的导电通孔做内部互连。

具体地，如图1A、1B所示，一种具有密封环结构的半导体器件包括：芯片100，以及环绕每个所述芯片100的密封环101，该密封环101包括内层密封环101a和外层密封环101b，内层密封环101a和外层密封环101b均包括多层金属层的层叠结构。图1B示出了所述密封环的剖面图。如图1B所示，层叠结构包括形成于半导体衬底102上的层间介电层103以及位于层间介电层103内且与衬底表面平行的若干金属布线层104，上下相邻的金属布线层104之间通过导电通孔105相连接。

当沿着切割道进行晶圆切割工艺时，密封环可以阻挡上述由晶圆切割工艺造成的从切割道至内部芯片的应力破裂。并且，密封环可以阻挡水气渗透或例如含酸物、含碱物或污染源的扩散的化学损害。然而，当双栅图形较大而间距较小时，会在双栅的间隙形成刻蚀剂快速通道，在湿法刻蚀的过程中，通道内的刻蚀剂的流速加快，造成高流速的刻蚀剂的冲击，从而损伤密封环内部的芯片。

针对上述问题，本发明提供一种半导体器件，所述半导体器件包括：半导体衬底；形成于所述半导体衬底上的芯片；围绕所述芯片的密封环；位于所述芯片与所述密封环之间的隔离区，所述隔离区的层间介电层中形成有若干交错排列的阻挡结构。

所述阻挡结构为在垂直于所述密封环的方向上交错排列的分立的条状结构。

所述阻挡结构排列为首尾相连的回形结构。

所述阻挡结构包括平行于所述半导体衬底的若干金属布线层，以及连接相邻的所述金属布线层的导电通孔。

所述阻挡结构还包括位于所述半导体衬底中的有源区、以及在所述有源区上由下至上依次层叠的栅极材料层、和/或金属硅化物阻挡层、和/或接触孔。

所述阻挡结构还包括位于所述金属布线层上方的钝化层。

所述隔离区的宽度为5微米-10微米。

所述密封环的宽度为5微米-10微米。

所述密封环包括内层密封环和外层密封环。

为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面将参照图2A～图2C，对本发明一实施方式的半导体器件做详细描述。

如图2A所示，本实施例的半导体器件包括：半导体衬底205(参见图2C)；形成于所述半导体衬底205上的芯片200；围绕所述芯片200的密封环201；位于所述芯片200与所述密封环201之间的隔离区202，所述隔离区202的层间介电层中形成有若干交错排列的阻挡结构203，所述阻挡结构203将所述层间介电层分隔成曲折的通道。在本实施例中，所述阻挡结构203为在垂直于所述密封环201的方向上交错排列的分立的条状结构。

其中，半导体衬底205可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，在半导体衬底205中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。

所述半导体衬底205上形成有若干芯片200。每个芯片200均包含完整的集成电路结构，集成电路被设置在半导体衬底205的有源区内。在半导体工艺中，需要进行划片过程以将半导体衬底205切割成具有完整集成电路结构的芯片，该切割过程可以是激光切槽和金刚石划片切割等工艺，切割过程中的应力可能损害芯片上的集成电路的元件(例如，晶体管、电阻器、电容器以及诸如此类的元件)。

密封环201设置在切割道和芯片200之间，环绕每个所述芯片200，用于防止静电对芯片200的影响，避免切割过程中的应力损伤芯片200，以及防止水汽、或者其它污染性、腐蚀性的因子进入芯片200。

本实施例中，如图2B所示，所述密封环201包括内层密封环201a(边缘密封区)和外层密封环201b(裂纹停止区)，内层密封环201a和外层密封环201b均包括多层金属层的层叠结构。在本实施例中，所述密封环201的宽度为5-10微米。

其中，如图2C所示，所述层叠结构包括形成于半导体衬底205中的有源区以及位于有源区上方的栅极材料层(未示出)、形成于有源区和栅极材料层上的金属硅化物阻挡层(未示出)、所述金属硅化物阻挡层上的接触孔207、以及平行于半导体衬底205的若干金属布线层208，上下相邻的金属布线层208之间通过导电通孔209相连接。另外，在顶部金属布线层208上形成有钝化层210，钝化层210内具有露出内层密封环201a的顶部金属布线层208的开口，在所述钝化层210上形成有焊盘211，且焊盘211填充上述开口并与所述金属布线层208电连接。所述钝化层210可以保护顶层金属布线层208，避免其在后期封装过程或使用过程中受到外部环境的破坏。所述焊盘211一般为铝焊盘。在焊盘211和钝化层210上形成有密封层(未示出)。

需要说明的是，上述各层均是与内部芯片制造过程中的各对应的层在同一步骤形成的，并不需要额外的制造工序，例如上述栅极材料层可以包括虚拟栅极材料层，也可以包括制备多晶硅栅极的多晶硅栅极材料层。上述各层并不都是必须的，根据制备不同的芯片工艺可以保留不同的层结构。

上述层叠结构之间填充有层间介电层206，作为各金属层之间的绝缘材料和支撑材料。一般的，层间介电层206的材质为氧化硅、磷硅化合物或低K有机硅化合物等。在一个实施例中，所述层间介电层206的材质为如氧化硅、磷硅化合物等一般的介质材料；在其他实施例中，所述层间介电层206的材质也包括低K材料层(介电常数K小于3)，例如氟硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)或相似物。利用低K材料层作为层间介电层填充在金属布线结构之间可以有效的降低互连电容，可以显著的改善集成电路互连系统的性能。

在芯片200与密封环210之间具有隔离区202，所述隔离区202的层间介电层206中形成有阻挡结构203，所述阻挡结构203将所述层间介电层分隔成曲折的通道，从而在受到刻蚀剂冲击时阻挡刻蚀剂进入内部芯片。在本实施例中，所述阻挡结构203为分立的条状结构，所述条状结构在垂直于所述密封环201的方向上交错排列，使隔离区202中不存在刻蚀剂快速通道，进一步避免刻蚀剂损伤内部芯片。在本实施例中，所述隔离区202的宽度为5-10微米。

如图2C所示，所述阻挡结构203与密封环201类似，也包括由金属布线层208和导电通孔209等交错堆栈构成的层叠结构。具体地，所述阻挡结构203包括形成于半导体衬底205中的有源区以及位于有源区上方的栅极材料层(未示出)、形成于有源区和栅极材料层上的金属硅化物阻挡层(未示出)、所述金属硅化物阻挡层上的接触孔207、以及平行于半导体衬底205的若干金属布线层208，上下相邻的金属布线层208之间通过导电通孔209相连接；在顶部金属布线层208上形成有钝化层210。

示例性地，所述半导体器件还包括虚拟图形结构204(如图2B所示)。所述虚拟图形结构204用于保证半导体衬底205上方各处的金属结构的密度一致，从而避免在后续工艺需要进行的对金属的化学机械研磨在这些地方产生大的凹面，从而造成金属的残留，产生失效，进而保证化学机械研磨的均匀性。

本发明提供的半导体器件的半导体器件，在密封环与芯片之间增加了阻挡结构，从而避免刻蚀液进入密封环内部的芯片，进一步避免内部芯片受到损伤。

下面将参照图3A～图3C，对本发明一实施方式的半导体器件做详细描述。

如图3A所示，本实施例的半导体器件包括：半导体衬底305(参见图3C)；形成于所述半导体衬底305上的芯片300；围绕所述芯片300的密封环301；位于所述芯片300与所述密封环301之间的隔离区302，所述隔离区302的层间介电层中形成有阻挡结构303，所述阻挡结构303将所述层间介电层分隔成曲折的通道，其中，所述阻挡结构303在垂直于所述密封环301的方向上交错排列。

其中，半导体衬底305可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，在半导体衬底305中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。

所述半导体衬底305上形成有若干芯片300。每个芯片300均包含完整的集成电路结构，集成电路被设置在半导体衬底305的有源区内。在半导体工艺中，需要进行划片过程以将半导体衬底305切割成具有完整集成电路结构的芯片，该切割过程可以是激光切槽和金刚石划片切割等工艺，切割过程中的应力可能损害芯片上的集成电路的元件(例如，晶体管、电阻器、电容器以及诸如此类的元件)。

密封环301设置在切割道和芯片300之间，环绕每个所述芯片300，用于防止静电对芯片300的影响，避免切割过程中的应力损伤芯片300，以及防止水汽、或者其它污染性、腐蚀性的因子进入芯片300。本实施例中，如图3B所示，所述密封环301包括内层密封环301a(边缘密封区)和外层密封环301b(裂纹停止区)，内层密封环301a和外层密封环301b均包括多层金属层的层叠结构。在本实施例中，所述密封环301的宽度为5微米-10微米。

其中，如图3C所示，所述层叠结构包括形成于半导体衬底305中的有源区以及位于有源区上方的栅极材料层(未示出)、形成于有源区和栅极材料层上的金属硅化物阻挡层(未示出)、所述金属硅化物阻挡层上的接触孔307、以及平行于半导体衬底305的若干金属布线层308，上下相邻的金属布线层308之间通过导电通孔309相连接。另外，在顶部金属布线层308上形成有钝化层310，钝化层310内具有露出内层密封环301a的顶部金属布线层308的开口，在所述钝化层310上形成有焊盘311，且焊盘311填充上述开口并与所述金属布线层308电连接。所述钝化层310可以保护顶层金属布线层308，避免其在后期封装过程或使用过程中受到外部环境的破坏。所述焊盘311一般为铝焊盘。在焊盘311和钝化层310上形成有密封层(未示出)。

上述层叠结构之间填充有层间介电层306，作为各金属层之间的绝缘材料和支撑材料。一般的，层间介电层306的材质为氧化硅、磷硅化合物或低K有机硅化合物等。在一个实施例中，所述层间介电层306的材质为如氧化硅、磷硅化合物等一般的介质材料；在其他实施例中，所述层间介电层306的材质也包括低K材料层(介电常数K小于3)，例如氟硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)或相似物。利用低K材料层作为层间介电层填充在金属布线结构之间可以有效的降低互连电容，可以显著的改善集成电路互连系统的性能。

在芯片300与密封环310之间具有隔离区302，所述隔离区302的层间介电层306中形成有阻挡结构303，所述阻挡结构303将所述层间介电层分隔成曲折的通道，从而在受到刻蚀剂冲击时阻挡刻蚀剂进入内部芯片。在本实施例中，所述阻挡结构303的图案为回形纹，所述回形纹首尾相连，从而形成连续的环状结构。当受到刻蚀剂冲击时，刻蚀剂将陷入该回形纹组成的环状结构中，进一步避免刻蚀剂损伤内部芯片。在本实施例中，所述隔离区302的宽度为5微米-10微米。

如图3C所示，所述阻挡结构303与密封环301类似，也包括由金属布线层308和导电通孔309等交错堆栈构成的层叠结构。具体地，所述阻挡结构303包括形成于半导体衬底305中的有源区以及位于有源区上方的栅极材料层(未示出)、形成于有源区和栅极材料层上的金属硅化物阻挡层(未示出)、所述金属硅化物阻挡层上的接触孔307、以及平行于半导体衬底305的若干金属布线层308，上下相邻的金属布线层308之间通过导电通孔309相连接；在顶部金属布线层308上形成有钝化层310。

示例性地，所述半导体器件还包括虚拟图形结构304(如图3B所示)。所述虚拟图形结构304用于保证半导体衬底305上方各处的金属结构的密度一致，从而避免在后续工艺需要进行的对金属的化学机械研磨在这些地方产生大的凹面，从而造成金属的残留，产生失效，进而保证化学机械研磨的均匀性。

本发明还提供一种电子装置，包括上述半导体器件。其中，该半导体器件包括：半导体衬底；形成于所述半导体衬底上的芯片；围绕所述芯片的密封环；位于所述芯片与所述密封环之间的隔离区，所述隔离区的层间介电层中形成有若干交错排列的阻挡结构。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

本发明实施例的电子装置，由于所包含的半导体器件在密封环与芯片之间增加了阻挡结构，从而避免刻蚀液进入密封环内部的芯片，进一步避免内部芯片受到损伤，因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件，其特征在于，所述半导体器件包括：

半导体衬底；

形成于所述半导体衬底上的芯片；

围绕所述芯片的密封环；

位于所述芯片与所述密封环之间的隔离区，所述隔离区的层间介电层中形成有图案为回形纹的阻挡结构，所述阻挡结构首尾相连，从而形成连续的回形纹组成的环状结构。

2.根据权利要求1所述的半导体器件，其特征在于，所述阻挡结构包括平行于所述半导体衬底的若干金属布线层，以及连接相邻的所述金属布线层的导电通孔。

3.根据权利要求2所述的半导体器件，其特征在于，所述阻挡结构还包括位于所述半导体衬底中的有源区、以及在所述有源区上由下至上依次层叠的栅极材料层、和/或金属硅化物阻挡层、和/或接触孔。

4.根据权利要求2所述的半导体器件，其特征在于，所述阻挡结构还包括位于所述金属布线层上方的钝化层。

5.根据权利要求1所述的半导体器件，其特征在于，所述隔离区的宽度为5微米-10微米。

6.根据权利要求1所述的半导体器件，其特征在于，所述密封环的宽度为5微米-10微米。

7.根据权利要求1所述的半导体器件，其特征在于，所述密封环包括内层密封环和外层密封环。

8.一种电子装置，其特征在于，包括如权利要求1-7之一所述的半导体器件。