JP2006319282A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2006319282A JP2006319282A JP2005143121A JP2005143121A JP2006319282A JP 2006319282 A JP2006319282 A JP 2006319282A JP 2005143121 A JP2005143121 A JP 2005143121A JP 2005143121 A JP2005143121 A JP 2005143121A JP 2006319282 A JP2006319282 A JP 2006319282A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- cleaning
- semiconductor device
- manufacturing
- mixed solution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 40
- 239000011259 mixed solution Substances 0.000 claims abstract description 26
- 238000004140 cleaning Methods 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 21
- 239000007788 liquid Substances 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 13
- 239000007772 electrode material Substances 0.000 claims description 3
- 239000000243 solution Substances 0.000 abstract description 16
- 238000005530 etching Methods 0.000 abstract description 12
- 230000001681 protective effect Effects 0.000 description 16
- 238000001878 scanning electron micrograph Methods 0.000 description 12
- 239000010410 layer Substances 0.000 description 11
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 210000001316 polygonal cell Anatomy 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
Abstract
【課題】トレンチ構造を有する半導体装置を製造する際に、トレンチ形成後に、トレンチエッチング時にトレンチ側壁に付着した保護膜や異物などを十分に除去すること。
【解決手段】トレンチを形成した後、希フッ酸を用いて洗浄する。続いて、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５の混合溶液（液温：６０〜８０℃）を用いて５〜１０分の洗浄を行い、ＨＦ：Ｈ2Ｏ＝１：１００の希フッ酸を用いて常温で５〜１０分の洗浄を行い、ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：６の混合溶液（液温：５０〜８０℃）を用いて５〜１０分の洗浄を行う。その後、トレンチの深さが３μｍを超える場合には、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５の混合溶液（液温：６０〜８０℃）を用いて５〜１０分の洗浄を行う。
【選択図】 図１
【解決手段】トレンチを形成した後、希フッ酸を用いて洗浄する。続いて、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５の混合溶液（液温：６０〜８０℃）を用いて５〜１０分の洗浄を行い、ＨＦ：Ｈ2Ｏ＝１：１００の希フッ酸を用いて常温で５〜１０分の洗浄を行い、ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：６の混合溶液（液温：５０〜８０℃）を用いて５〜１０分の洗浄を行う。その後、トレンチの深さが３μｍを超える場合には、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５の混合溶液（液温：６０〜８０℃）を用いて５〜１０分の洗浄を行う。
【選択図】 図１
Description
この発明は、トレンチ構造を有する半導体装置の製造方法に関する。
従来より、電力変換装置の低消費電力化を図るため、電力変換装置において中心的な役割を果たすパワー半導体素子（スイッチング素子）の消費電力を低減することが望まれている。近年、チャネル密度を大きくし、オン状態の電力損失を大きく低減したトレンチゲート構造を有するパワー半導体素子が実用化されており、その適用範囲は、パワーＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）を中心にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、サイリスタおよびダイオードへと広がりつつある。
図５〜図７は、トレンチゲート構造を有する半導体素子の一つであるパワーＭＯＳＦＥＴの構成を示す図である。図５は、トレンチゲート構造がストライプ状に配置された半導体素子の主要な構成の平面レイアウトを示す平面図であり、図６および図７は、それぞれ図５のＡ−Ａ’およびＢ−Ｂ’における断面構成を示す断面図である。これらの図において、１０はトレンチであり、１はトレンチ１０の側壁の位置を示している。また、２はフィールド酸化膜１１の段差の位置を示しており、３はゲート電極１２となるポリシリコンの段差の位置を示している。
これらの図に示すように、ｎ+ドレイン層１３とその上のｎドリフト層１４からなるｎ型半導体基板の一方の主面、すなわちｎドリフト層１４の表面層に、チャネル領域となるｐ領域１５が選択的に形成されている。ｐ領域１５の表面層には、ｎ+ソース領域１６が選択的に形成されている。トレンチ１０は、ｎ+ソース領域１６の表面からｎ+ソース領域１６およびｐ領域１５を貫通してｎドリフト層１４に達している。トレンチ１０は、ゲート酸化膜１７を介してポリシリコンよりなるゲート電極１２で埋められている。
ｎ+ソース領域１６およびｐ領域１５には、Ａｌ−Ｓｉよりなるソース電極１８が接触している。ソース電極１８とゲート電極１２は、層間絶縁膜１９により絶縁されている。ｎ型半導体基板の他方の主面、すなわちｎ+ドレイン層１３の表面にドレイン電極２０が形成されている。図７に示すように、ゲート電極１２は、ストライプ状のトレンチ１０の終端部において基板表面に引き出され、フィールド酸化膜１１の上まで伸び、そこで図には現れていない金属電極に接続されている。この金属電極に適当な電圧を印加することにより、ｐ領域１５の、トレンチ１０の側壁に沿う領域にｎチャネルが形成され、ドレイン電極２０とソース電極１８の間が導通して電流が流れる。
トレンチゲート構造の形成に限らず、半導体基板にトレンチを形成する場合、トレンチエッチング処理中にエッチングガスとＳｉが反応して副生成物が生じる。この副生成物がトレンチ側壁に付着して保護膜となり、エッチングに異方性が生じる。この保護膜は、トレンチエッチング終了後は不要となる。そのため、従来は、希フッ酸を用いた薬液処理により保護膜を除去してから、次の処理を行っている。このように、トレンチの内部を希フッ酸を用いて洗浄することについては、公知である（例えば、特許文献１参照。）。
また、半導体基板の表面を、ＮＨ4ＯＨ（アンモニア水）とＨ2Ｏ2（過酸化水素水）とＨ2Ｏ（純水）の混合溶液を用いて洗浄し、続いて希フッ酸を用いて洗浄し、さらにＨＣｌ（塩酸）とＨ2Ｏ2とＨ2Ｏの混合溶液を用いて洗浄することにより、基板表面に付着した微細なパーティクルを除去する方法が公知である（例えば、特許文献２参照。）。さらに、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液を用いた洗浄と、ＨＣｌとＨ2Ｏ2とＨ2Ｏの混合溶液を用いた洗浄を行うＲＣＡ洗浄方法が公知である（例えば、非特許文献１参照。）。
トレンチゲート構造を有する半導体素子では、トレンチゲート構造の信頼性をプレーナゲート構造と同程度まで高くすることが重要な課題となっている。しかしながら、従来は、プレーナゲート構造と同程度に信頼性の高いゲート絶縁膜を有するトレンチゲート構造を形成することは困難である。その理由は、第１に、ゲート絶縁膜が形成されるトレンチ内面の平滑さが、基板表面、すなわちプレーナゲート構造においてゲート絶縁膜が形成される面に比べて劣っているからである。第２に、トレンチエッチングの際にシリコンのダメージ層が発生するからである。第３に、トレンチ内面の異物を除去しにくいからである。
また、希フッ酸による洗浄だけでは、トレンチエッチングの際にトレンチ側壁やトレンチの終端部に付着した保護膜を十分に除去することが困難である。そのため、図８に示すトレンチ断面のＳＥＭ像、図８において丸で囲む部分を拡大して示す図９のＳＥＭ像、および図１０に示すトレンチ側面のＳＥＭ像のように、トレンチ側壁に保護膜の一部が残ってしまう。この状態のままゲート絶縁膜を形成してしまうと、ゲート絶縁膜の品質が劣り、ゲート絶縁膜の耐圧劣化や長期信頼性の低下を招いてしまう。
近年、ＭＯＳＦＥＴでは２００Ｖを、ＩＧＢＴでは６００Ｖを超える耐圧が要求されている。そのため、半導体基板（図６ではｎドリフト層１４）の抵抗率を高く（例えば３０〜１００Ωｃｍ程度）している。チャネル領域（図６ではｐ領域１５）の拡散深さは、ｐ領域１５の拡散工程のほか、トレンチの形成工程等すべての熱履歴によって定まるのであるが、半導体基板の不純物濃度が低いために自ずと加熱時間も長くなり、ｐ領域１５の拡散深さも深くなる。
先述のとおり、トレンチはｐ領域１５を貫通してｎドリフト層１４に達する深さで形成する必要があり、上記の理由で深く拡散されたｐ領域１５を貫くためにトレンチの深さが３μｍを超えて形成される。このようにトレンチの深さが３μｍを超えると、トレンチ内部の保護膜の除去が不完全となり、ゲート絶縁膜の信頼性が低くなってしまう。
前記特許文献１では、トレンチを高濃度のエピタキシャル成長層で埋めるため、ゲート絶縁膜の信頼性の低下とは無関係である。また、前記特許文献２の方法は、半導体基板の表面を洗浄する方法である。さらに、前記非特許文献１に開示された洗浄液の組成比、処理温度および処理時間は、本発明方法のものと異なる。そのため、特許文献２や非特許文献１に開示された方法や条件では、トレンチ内の保護膜、特に深さが３μｍを超える深いトレンチ内の保護膜を十分に除去することは困難であると考えられる。
この発明は、上述した事情に鑑みてなされたものであり、トレンチ形成後に、トレンチエッチング時にトレンチ側壁に付着した保護膜や異物などを十分に除去することができる半導体装置の製造方法を提供することを目的とする。
請求項１の発明にかかる半導体装置の製造方法は、トレンチ構造を有する半導体装置を製造するにあたって、半導体基板に３μｍを超える深さのトレンチを形成する第１の工程と、前記トレンチ内の露出面を希フッ酸を用いて洗浄する第２の工程と、前記トレンチ内の露出面を、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液を用いて洗浄する第３の工程と、前記トレンチ内の露出面を希フッ酸を用いて洗浄する第４の工程と、前記トレンチ内の露出面を、ＨＣｌとＨ2Ｏ2とＨ2Ｏの混合溶液を用いて洗浄する第５の工程と、前記トレンチ内の露出面を、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液を用いて洗浄する第６の工程と、を順に行うことを特徴とする。
請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第３の工程における前記混合溶液の組成比は、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５であり、液温が６０℃以上８０℃以下であることを特徴とする。
請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記第４の工程における前記希フッ酸の組成比は、ＨＦ：Ｈ2Ｏ＝１：１００であり、液温が常温であることを特徴とする。
請求項４の発明にかかる半導体装置の製造方法は、請求項２または３に記載の発明において、前記第５の工程における前記混合溶液の組成比は、ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：６であり、液温が５０℃以上８０℃以下であることを特徴とする。
請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記第６の工程における前記混合溶液の組成比は、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５であり、液温が６０℃以上８０℃以下であることを特徴とする。
請求項６の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記第２の工程、前記第３の工程、前記第４の工程、前記第５の工程および前記第６の工程では、各混合溶液による処理時間が５分以上１０分以下であることを特徴とする。
請求項７の発明にかかる半導体装置の製造方法は、請求項１〜６のいずれか一つに記載の発明において、前記第６の工程の後にさらに、前記トレンチ内に絶縁膜を形成し、該絶縁膜を介して前記トレンチ内を制御用ゲート電極材料で埋めることを特徴とする。
この発明によれば、半導体基板にトレンチを形成した後、希フッ酸を用いた洗浄を行うことによって、トレンチエッチング時にトレンチ側壁に付着した保護膜を除去することができる。続いて、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液を用いた洗浄と、希フッ酸を用いた洗浄と、ＨＣｌとＨ2Ｏ2とＨ2Ｏの混合溶液を用いた洗浄と、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液を用いた洗浄を順次行うことによって、トレンチ側壁や終端部に残留する保護膜の一部や異物などを十分に除去することができる。
本発明にかかる半導体装置の製造方法によれば、トレンチ形成後に、トレンチエッチング時にトレンチ側壁に付着した保護膜や異物などを十分に除去することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の説明では、半導体基板にトレンチを形成する工程から、トレンチの内面の洗浄が終了するまでの工程について説明する。例えば図５〜図７に示すような半導体装置を製造するためのその他の工程については、従来と同様であるので、ここでは説明を省略する。
図１は、本発明にかかる半導体装置の製造方法の一例を示すフローチャートである。図１に示すように、まず、公知のトレンチエッチングにより半導体基板の表面から深さが例えば３μｍを超えるトレンチを形成する（ステップＳ１）。次いで、洗浄液として希フッ酸を用いて基板表面およびトレンチ内の露出面を洗浄する（ステップＳ２）。このときの洗浄時間は５〜１０分程度である。この１回目の希フッ酸による洗浄処理によって、トレンチエッチング時にトレンチ側壁に付着した保護膜が除去される。
次いで、洗浄液としてＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液（以下、ＳＣ−１溶液とする）を用いて基板表面およびトレンチ内の露出面を洗浄する。このときのＳＣ−１溶液の組成比は、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５である。また、液温は６０〜８０℃程度であり、洗浄時間は５〜１０分程度である。次いで、再び洗浄液として希フッ酸を用いて基板表面およびトレンチ内の露出面を洗浄する。このときの希フッ酸の組成比は、ＨＦ：Ｈ2Ｏ＝１：１００である。また、液温は常温であり、洗浄時間は５〜１０分程度である。
次いで、洗浄液としてＨＣｌとＨ2Ｏ2とＨ2Ｏの混合溶液（以下、ＳＣ−２溶液とする）を用いて基板表面およびトレンチ内の露出面を洗浄する。このときのＳＣ−２溶液の組成比は、ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：６である。また、液温は５０〜８０℃程度であり、洗浄時間は５〜１０分程度である。１回目のＳＣ−１溶液による洗浄からＳＣ−２溶液による洗浄までの一連の工程が、いわゆるＲＣＡ洗浄に相当する（ステップＳ３）。
次いで、再び洗浄液としてＳＣ−１溶液を用いて基板表面およびトレンチ内の露出面を洗浄する（ステップＳ４）。このときの液温は６０〜８０℃程度であり、洗浄時間は５〜１０分程度である。ステップＳ３のＲＣＡ洗浄とステップＳ４のＳＣ−１溶液による洗浄によって、トレンチ側壁に残留する保護膜の一部とその他の異物などが除去される。なお、トレンチの深さが３μｍ以下と浅い場合には、ステップＳ２とステップＳ３の洗浄処理によって十分に保護膜の残留物やその他の異物などを除去することができるので、ステップＳ４の洗浄処理を省略してもよい。
次いで、公知の方法によりシリコン（Ｓｉ）のダメージ層を除去する処理を行う（ステップＳ５）。この後、詳細な説明を省略するが、トレンチの内面にゲート絶縁膜を形成し、さらにトレンチ内をゲート電極材料となるポリシリコンで埋める。また、ソース領域やソース電極などの表面構造を作製し、基板裏面にドレイン電極を形成する。
図２〜図４に、上述したステップＳ２〜ステップＳ４の洗浄処理を標準的なバス式洗浄方法で行った場合に得られるトレンチ断面の状態とトレンチ側面の状態のＳＥＭ像を示す。図３は、図２の丸で囲む部分を拡大した像である。これらのＳＥＭ像（実施例）と図８〜図１０に示すＳＥＭ像（従来例）を比較すると、実施例の方が、トレンチ側面に保護膜の残留物やその他の異物などがなく、トレンチの側面が平滑であり、かつ清浄であることが分かる。
以上説明したように、実施の形態によれば、トレンチ形成後に希フッ酸による洗浄を行い、その後に上述した組成のＳＣ−１溶液、希フッ酸、ＳＣ−２溶液およびＳＣ−１溶液による洗浄を順次行うことによって、トレンチ側面や終端部に残留する保護膜の一部やその他の異物などを十分に除去することができる。従って、平滑で、かつ清浄なトレンチ側面および終端部を有するトレンチを形成することができる。このトレンチを用いてトレンチゲート構造を形成することによって、ゲート絶縁膜の耐圧が低下するのを防ぐことができるので、ゲート絶縁膜の信頼性が高いトレンチゲート構造を有する半導体装置が得られる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、本発明は、図５〜図７に示すストライプ状のトレンチゲート構造を形成するのに適しているのは勿論であるが、格子状や多角形セル状など、種々の形状のトレンチゲート構造を形成するのに適用可能である。また、トレンチゲート構造に限らず、トレンチアイソレーション構造や前記特許文献１のようにトレンチを高濃度のエピタキシャル成長層で埋める構成など、トレンチを形成する工程を有する半導体装置の製造方法に適用可能である。なお、バス式洗浄方法に限らず、枚葉処理のスピン洗浄方法で洗浄を行う場合も同様である。
以上のように、本発明にかかる半導体装置の製造方法は、トレンチ構造を有する半導体装置を製造するのに有用であり、特に、トレンチゲート構造を有する絶縁ゲート型のＭＯＳＦＥＴやＩＧＢＴの製造に適している。
１０ トレンチ
１２ ゲート電極
１７ 絶縁膜（ゲート酸化膜）
１２ ゲート電極
１７ 絶縁膜（ゲート酸化膜）
Claims (7)
- トレンチ構造を有する半導体装置を製造するにあたって、
半導体基板に３μｍを超える深さのトレンチを形成する第１の工程と、
前記トレンチ内の露出面を希フッ酸を用いて洗浄する第２の工程と、
前記トレンチ内の露出面を、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液を用いて洗浄する第３の工程と、
前記トレンチ内の露出面を希フッ酸を用いて洗浄する第４の工程と、
前記トレンチ内の露出面を、ＨＣｌとＨ2Ｏ2とＨ2Ｏの混合溶液を用いて洗浄する第５の工程と、
前記トレンチ内の露出面を、ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液を用いて洗浄する第６の工程と、
を順に行うことを特徴とする半導体装置の製造方法。 - 前記第３の工程における前記混合溶液の組成比は、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５であり、液温が６０℃以上８０℃以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第４の工程における前記希フッ酸の組成比は、ＨＦ：Ｈ2Ｏ＝１：１００であり、液温が常温であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記第５の工程における前記混合溶液の組成比は、ＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：６であり、液温が５０℃以上８０℃以下であることを特徴とする請求項２または３に記載の半導体装置の製造方法。
- 前記第６の工程における前記混合溶液の組成比は、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．１：１：５であり、液温が６０℃以上８０℃以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
- 前記第２の工程、前記第３の工程、前記第４の工程、前記第５の工程および前記第６の工程では、各混合溶液による処理時間が５分以上１０分以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
- 前記第６の工程の後にさらに、前記トレンチ内に絶縁膜を形成し、該絶縁膜を介して前記トレンチ内を制御用ゲート電極材料で埋めることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005143121A JP2006319282A (ja) | 2005-05-16 | 2005-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005143121A JP2006319282A (ja) | 2005-05-16 | 2005-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006319282A true JP2006319282A (ja) | 2006-11-24 |
Family
ID=37539650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005143121A Pending JP2006319282A (ja) | 2005-05-16 | 2005-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006319282A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102290368A (zh) * | 2010-06-16 | 2011-12-21 | 株式会社电装 | 半导体装置的制造方法 |
| US8242605B2 (en) | 2009-06-29 | 2012-08-14 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582792A (ja) * | 1991-09-25 | 1993-04-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH08316479A (ja) * | 1995-03-14 | 1996-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JPH1187281A (ja) * | 1997-09-08 | 1999-03-30 | Shin Etsu Handotai Co Ltd | シリコンウエーハの洗浄方法 |
| JP2001230236A (ja) * | 2000-02-14 | 2001-08-24 | Sumitomo Metal Ind Ltd | 微細デバイスの製造方法 |
| JP2002329696A (ja) * | 2001-05-02 | 2002-11-15 | Dainippon Screen Mfg Co Ltd | 基板処理方法および基板処理装置 |
| JP2003522406A (ja) * | 2000-01-22 | 2003-07-22 | テッド アルバート ロクスリィ | シリコン・ウエハの洗浄方法及び洗浄装置 |
| JP2003332270A (ja) * | 2002-05-15 | 2003-11-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2003347265A (ja) * | 2003-04-18 | 2003-12-05 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2004063479A (ja) * | 2002-06-04 | 2004-02-26 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2005032792A (ja) * | 2003-07-08 | 2005-02-03 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
-
2005
- 2005-05-16 JP JP2005143121A patent/JP2006319282A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582792A (ja) * | 1991-09-25 | 1993-04-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH08316479A (ja) * | 1995-03-14 | 1996-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JPH1187281A (ja) * | 1997-09-08 | 1999-03-30 | Shin Etsu Handotai Co Ltd | シリコンウエーハの洗浄方法 |
| JP2003522406A (ja) * | 2000-01-22 | 2003-07-22 | テッド アルバート ロクスリィ | シリコン・ウエハの洗浄方法及び洗浄装置 |
| JP2001230236A (ja) * | 2000-02-14 | 2001-08-24 | Sumitomo Metal Ind Ltd | 微細デバイスの製造方法 |
| JP2002329696A (ja) * | 2001-05-02 | 2002-11-15 | Dainippon Screen Mfg Co Ltd | 基板処理方法および基板処理装置 |
| JP2003332270A (ja) * | 2002-05-15 | 2003-11-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2004063479A (ja) * | 2002-06-04 | 2004-02-26 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2003347265A (ja) * | 2003-04-18 | 2003-12-05 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2005032792A (ja) * | 2003-07-08 | 2005-02-03 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8242605B2 (en) | 2009-06-29 | 2012-08-14 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| CN102290368A (zh) * | 2010-06-16 | 2011-12-21 | 株式会社电装 | 半导体装置的制造方法 |
| US20120000484A1 (en) * | 2010-06-16 | 2012-01-05 | Denso Corporation | Manufacturing method of semiconductor device |
| DE102011077410A1 (de) | 2010-06-16 | 2012-01-19 | Denso Corporation | Herstellungsverfahren für Halbleitervorrichtung |
| JP2012023339A (ja) * | 2010-06-16 | 2012-02-02 | Denso Corp | 半導体装置の製造方法 |
| CN102290368B (zh) * | 2010-06-16 | 2015-02-25 | 株式会社电装 | 半导体装置的制造方法 |
| US9011604B2 (en) | 2010-06-16 | 2015-04-21 | Denso Corporation | Manufacturing method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4961668B2 (ja) | 半導体装置の製造方法 | |
| JP5574923B2 (ja) | 半導体装置およびその製造方法 | |
| US20140361339A1 (en) | Pmos transistors and fabrication methods thereof | |
| JP2006073740A (ja) | 半導体装置及びその製造方法 | |
| JP2007066944A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2010040653A (ja) | 半導体装置の製造方法 | |
| CN1700430A (zh) | 半导体装置的制造方法 | |
| WO2013145022A1 (ja) | 炭化珪素半導体装置の製造方法 | |
| TW201308443A (zh) | 半導體裝置之製造方法 | |
| JP2010166024A (ja) | 半導体装置およびその製造方法 | |
| WO2013077068A1 (ja) | 半導体装置の製造方法 | |
| JP2019046834A (ja) | 半導体装置の製造方法 | |
| JP2009141307A (ja) | 半導体装置の製造方法 | |
| JP2024091772A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP6318914B2 (ja) | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 | |
| JP2009200103A (ja) | 半導体装置及びその製造方法 | |
| JP2006319282A (ja) | 半導体装置の製造方法 | |
| JP2010141028A (ja) | 半導体装置の製造方法 | |
| JP5458608B2 (ja) | 半導体装置の製造方法 | |
| JP2006229135A (ja) | 半導体装置の製造方法 | |
| TW201234599A (en) | Method for manufacturing semiconductor device | |
| JP2010129820A (ja) | 半導体装置 | |
| US8853089B2 (en) | Manufacturing method of semiconductor substrate | |
| JP5055687B2 (ja) | 半導体ウエハの製造方法 | |
| JP4826036B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080415 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091112 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111020 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111219 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120117 |