JP2003197788A - フラッシュメモリセルの製造方法 - Google Patents

フラッシュメモリセルの製造方法

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JP2003197788A
JP2003197788A JP2002356389A JP2002356389A JP2003197788A JP 2003197788 A JP2003197788 A JP 2003197788A JP 2002356389 A JP2002356389 A JP 2002356389A JP 2002356389 A JP2002356389 A JP 2002356389A JP 2003197788 A JP2003197788 A JP 2003197788A
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flash memory
memory cell
forming
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trench
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Cha Deok Dong
且 徳 童
Roretsu Kaku
魯 烈 郭
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Hynix Semiconductor Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

(57)【要約】 【課題】 側壁酸化工程によってトレンチコーナ部位が
薄く形成される現象を防止するとともに、所望の臨界寸
法だけの活性領域を確保することが可能なフラッシュメ
モリセルの製造方法を提供すること。 【解決手段】 半導体基板上にトンネル酸化膜、第１ポ
リシリコン層及びパッド窒化膜を順次形成する段階と、
前記半導体基板にトレンチを形成する段階と、前記トレ
ンチを埋め込むようにトレンチ絶縁膜を形成した後、平
坦化工程によって前記トレンチ絶縁膜を孤立させる段階
と、前記パッド窒化膜を除去して前記トレンチ絶縁膜の
所定の部位を突出させるためのエッチング工程を行う段
階と、全体構造上に第２ポリシリコン層を蒸着した後、
パターニングしてフローティングゲートを形成する段階
と、前記フローティングゲート上に誘電体膜及びコント
ロールゲートを形成する段階とを含んでなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セルの製造方法に係り、特に、フラッシュメモリセルの
自己整列フローティングゲート(Self aligned floating
gate)形成方法に関する。
【０００２】
【従来の技術】フラッシュメモリセル(flash memory ce
ll)は、素子分離工程としてＳＴＩ(Shallow Trench Iso
lation)工程を用いて実現しているが、マスクパターニ
ング(Mask patterning)を用いたフローティングゲート
のアイソレーション(Isolation)工程時にマスク臨界寸
法(Critical Dimension;ＣＤ)の変化によってウェーハ
均一性(Wafer uniformity)が非常に不良であって均一な
フローティングゲートの実現が容易でなく、カップリン
グ比(Coupling ratio)の変化によってメモリセルのプロ
グラム及び消去フェール(fail)などの問題が発生してい
る。
【０００３】さらに、高集積化される設計特性上、０.
１５μｍ以下の小さいスペース具現時にマスク工程が一
層難しくなって均一なフローティングゲートの実現が重
要な要素として作用するフラッシュメモリセル製造工程
が一層難しくなっている。また、フローティングゲート
が均一に形成されない場合、カップリング比の差異が激
しくなってメモリセルのプログラム及び消去時に過消去
(Over erase)などの問題が発生することにより、素子特
性に悪い影響を及ぼしており、マスク工程の増加によっ
て製品の歩留まり低下及びコストアップの原因になって
いる。
【０００４】これにより、０.１３μｍテクノロジ(Tech
nology)フラッシュメモリセルでは、フローティングゲ
ート用マスク工程及びエッチング工程を行わず、自己整
列方式でフローティングゲートを形成している。
【０００５】ところが、従来の自己整列方式のＳＴＩ工
程では、一般に、側壁酸化工程(Side wall oxidation)
としてウォール犠牲酸化(SACrificial;SAC)工程及びウ
ォール酸化工程を適用して半導体基板の上部面にゲート
酸化膜用トンネル酸化膜を形成するが、この場合、トン
ネル酸化膜が半導体基板の上部面に均等な厚さに形成さ
れず、トレンチコーナ(corner)部位で蒸着ターゲットよ
り薄い厚さに形成されるという問題が生ずる。
【０００６】一方、従来の技術では、ＳＴＩ工程時にト
レンチによって定義される活性領域の臨界寸法ＣＤを十
分減少させるために、高級化したリソグラフィ(Lithogr
aphy)工程が求められることにより、高価装備の追加購
買が併行されなければならないなどコストアップの原因
になっている。また、ＳＴＩ工程の際にフローティング
ゲートの表面積を効果的に増加させないため、誘電体膜
のキャパシタンスを増加させるのに限界があってカップ
リング比の増加も非常に難しい。
【０００７】
【発明が解決しようとする課題】従って、本発明は、か
かる問題を解決するためのもので、その目的は、トレン
チ形成前にトンネル酸化膜を形成し、露出部位を所定の
大きさだけエッチングすることにより、側壁酸化工程に
よってトレンチコーナ部位が薄く形成される現象を防止
するとともに、所望の臨界寸法だけの活性領域を確保す
ることが可能なフラッシュメモリセルの製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板上にトンネル酸化膜、第１ポリ
シリコン層及びパッド窒化膜を順次形成する段階と、前
記半導体基板にトレンチを形成する段階と、前記トレン
チを埋め込むようにトレンチ絶縁膜を形成した後、平坦
化工程によって前記トレンチ絶縁膜を孤立させる段階
と、前記パッド窒化膜を除去して前記トレンチ絶縁膜の
所定の部位を突出させるためのエッチング工程を行う段
階と、全体構造上に第２ポリシリコン層を蒸着した後、
パターニングしてフローティングゲートを形成する段階
と、前記フローティングゲート上に誘電体膜及びコント
ロールゲートを形成する段階とを含んでなることを特徴
とする。
【０００９】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を詳細に説明する。
【００１０】図１〜図４は本発明の実施例に係るフラッ
シュメモリセルの製造方法を説明するために示したフラ
ッシュメモリセルの断面図である。
【００１１】図１（ａ）を参照すると、半導体基板１０
上にパッド酸化膜用犠牲酸化膜１２を形成する。この
際、パッド酸化膜用犠牲酸化膜１２は、前記半導体基板
１０の上部表面の結晶欠陥または表面処理のために７５
０℃以上、且つ８００℃以下の温度で乾式または湿式酸
化方式を行うことにより、７０Å以上、且つ１００Å以
下の厚さに形成する。
【００１２】また、半導体基板１０は、パッド酸化膜用
犠牲酸化膜１２を形成する前に、前処理洗浄工程によっ
て洗浄する。ここで、洗浄工程は、半導体基板１０を、
ＤＨＦ(Diluted HF;５０：１の比率でＨ２Ｏで希釈した
ＨＦ溶液)またはＢＯＥ(Buffer Oxide Etchant;ＨＦと
ＮＨ４Ｆを１００：１または３００：１で混合した溶
液)が満たされている容器に浸漬し、ＤＩウォータ(Deio
nized Water)で洗浄した後、半導体基板１０に残在する
パーティクルを除去するために、さらに半導体基板１０
を、ＳＣ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所
定の比率で混合された溶液)が満たされている容器に浸
漬しＤＩウォータで洗浄した後、半導体基板１０を乾燥
させる工程からなる。
【００１３】次に、犠牲酸化膜１２をスクリーン酸化膜
として用いたウェルイオン注入工程としきい値電圧（Ｖ
Ｔ）イオン注入工程を行うことにより、後続のＳＴＩ工
程によって定義される活性領域にウェル領域（図示せ
ず）と不純物領域（図示せず）を形成する。
【００１４】図１（ｂ）を参照すると、全体構造上に洗
浄工程を行って犠牲酸化膜１２を除去した後、熱酸化工
程を行うことにより、トンネル酸化膜１４を形成する。
この際、トンネル酸化膜１４は、７５０℃以上、且つ８
００℃以下の温度で湿式酸化方式を行って蒸着した後、
半導体基板１０との界面欠陥密度を最小化するために、
９００℃以上、且つ９１０℃以下の温度でＮ２を用いて
２０分以上、且つ３０分間以下で熱処理を行うことによ
り形成する。また、犠牲酸化膜１２を除去するための洗
浄工程は、ＤＨＦまたはＢＯＥが満たされている容器に
浸漬し、ＤＩウォータを用いて洗浄した後、パーティク
ルを除去するために、さらに半導体基板１０をＳＣ−１
が満たされている容器に浸漬しＤＩウォータによって洗
浄した後、半導体基板１０を乾燥させる工程からなる。
【００１５】次に、全体構造上に、バッファ用またはフ
ローティングゲートの一部として用いられる第１ポリシ
リコン層１６を形成する。この際、第１ポリシリコン層
１６は、グレーンサイズが最小化されて電界集中を防止
するように、全体構造上にＳｉＨ４またはＳｉ２Ｈ６と
ＰＨ３ガス雰囲気中て５８０℃以上、且つ６２０℃以下
の温度と０．１Torr以上、且つ３Torr以下の低圧条件の
ＬＰ−ＣＶＤ方式によって蒸着工程を行うことにより形
成する。また、第１ポリシリコン層１６は、１.５Ｅ２
０atoms/cc〜３.０Ｅ２０atoms/cc程度のドーピングレ
ベルでリン（Ｐ）（例えば、Ｐ型の場合）を注入するこ
とにより、２５０Å〜５００Åの厚さに形成する。
【００１６】その後、全体構造上に、ＬＰ−ＣＶＤ方式
で蒸着工程を行うことにより９００Å〜２０００Åの厚
さにパッド窒化膜１８を形成する。
【００１７】図１（ｃ）を参照すると、アイソレーショ
ンＩＳＯマスクを用いたＳＴＩ工程を行って前記パッド
窒化膜１８、第１ポリシリコン層１６及びトンネル酸化
膜１４を含んだ半導体基板１０の所定の部位をエッチン
グすることにより、半導体基板１０の所定の部位が凹む
ようにトレンチ２０を形成する。この際、トレンチ２０
の内部傾斜面は６５°〜８５°程度の傾斜角を有し、パ
ッド窒化膜１８はほぼ垂直なプロファイルを有する。こ
こで、半導体基板１０はトレンチ２０によって活性領域
と不活性領域（即ち、トレンチが形成された領域）に分
離される。
【００１８】図２（ａ）を参照すると、トレンチ２０の
内部面のエッチング損傷を補償するとともに、コーナ部
位Ａをラウンド状（曲面状）に形成するために、ＲＴＰ
(Rapid Thermal Process)またはＦＴＰ(Fast Thermal P
rocess)装備を用いて熱処理工程を行う。この際、熱処
理工程は、水素Ｈ２の流量比を１００sccm以上、且つ２
０００sccm以下として６００℃以上、且つ１０５０℃以
下の温度と２５０Torr〜３８０Torr以下の低圧で５分以
上、且つ１０分間以下で行う。
【００１９】次に、トンネル酸化膜１４を所望の量だけ
エッチングして活性領域臨界寸法（即ち、チャネル幅）
を最小化するための洗浄工程を行うことにより、トレン
チ２０の内部に露出されるトンネル酸化膜１４の所定の
部位Ｂがエッチングされる。この際、洗浄工程は、ＤＨ
ＦまたはＢＯＥが満たされている容器に浸漬し、ＤＩウ
ォータを用いて洗浄し、その後パーティクルを除去する
ために、再び半導体基板１０をＳＣ−１が満たされてい
る容器に浸漬しＤＩウォータによって洗浄した後、半導
体基板１０を乾燥させる工程からなる。
【００２０】図２（ｂ）を参照すると、全体構造上にＳ
ｉ３Ｎ４ガス雰囲気中で６５０℃以上、且つ７７０℃以
下の温度と０．１Torr以上、且つ１Torr以下の低圧条件
のＬＰ−ＣＶＤ方式によって蒸着工程を行うことによ
り、１００Å以上、且つ５００Å以下の厚さにライナー
(Liner)窒化膜２２を形成する。
【００２１】図２（ｃ）を参照すると、全体構造上にト
レンチ２０を埋め込むようにＨＤＰ(High Density Plas
ma)酸化膜を用いた蒸着工程を行うことにより、４００
０Å以上、且つ１００００Å以下の厚さにトレンチ絶縁
膜２４を形成する。この際、トレンチ絶縁膜２４を蒸着
するための蒸着工程は、トレンチ２０の内部にボイド(V
oid)が発生しないようにギャップフィリング(Gap filli
ng)方式の蒸着工程を採用する。
【００２２】次に、全体構造上に平坦化工程(ＣＭＰ;Ch
emical mechanical polishing)を行ってパッド窒化膜１
８を所望の厚さだけ研磨することにより、パッド窒化膜
１８を境界としてトレンチ絶縁膜２４を孤立させる。パ
ッド窒化膜１８は所定の厚さをもって残在する。
【００２３】図３（ａ）を参照すると、全体構造上に第
１ポリシリコン層１６をエッチングバリア層としてＨ３
ＰＯ４(燐酸)ディップアウト(dip out)を用いたエッチ
ング工程であって洗浄工程となるストリップ工程を行っ
てパッド窒化膜１８を除去することにより、上部構造が
突出形状を有するトレンチ絶縁膜２４を形成する。これ
により、半導体基板１０の上部構造が所定の段差（すな
わち、トレンチ絶縁膜の突出部と第１ポリシリコン層間
の段差）を有することになり、後続工程の際にこの段差
によってフローティングゲートの上部が凸凹状を有す
る。
【００２４】次に、全体構造上にＤＨＦを用いた湿式洗
浄工程によって第１ポリシリコン層１６の上部面に形成
された自然酸化膜を除去した後、第１ポリシリコン層と
同一の材質を用いた蒸着工程を行うことにより、全体構
造上に、カップリング比を最大化することが可能な凸凹
状に４００Å以上、且つ１０００Å以下の第２ポリシリ
コン層２６を形成する。この際、第２ポリシリコン層２
６は湿式洗浄工程後２時間以内に形成する。
【００２５】図３（ｂ）を参照すると、フローティング
ゲート用マスクを用いたエッチング工程によって、トレ
ンチ絶縁膜２４の所定の部位が露出されるように第２ポ
リシリコン層２６をエッチングすることにより、パター
ニングして第２ポリシリコン層２６を孤立させてフロー
ティングゲート２８を形成する。この際、エッチング工
程は隣接して形成されるフローティングゲート２８間の
スペーシング(Spacing)を考慮して実施する。
【００２６】次に、フローティングゲート２８の上部面
に形成された自然酸化膜を除去するために、ＤＨＦまた
はＢＯＥの満たされている容器に半導体基板１０を浸漬
し、ＤＩウォータで洗浄し、その後パーティクルを除去
するために、さらに半導体基板１０をＳＣ−１が満たさ
れている容器に浸漬しＤＩウォータで洗浄した後、半導
体基板１０を乾燥させる工程からなる洗浄工程を行う。
【００２７】図４を参照すると、全体構造上にＯＮＯ(O
xide/Nitride/Oxide)構造の誘電体膜３０を形成する。
この際、誘電体膜３０の下部と上部を形成する酸化膜(O
xide)は、部分的に優れた耐圧と優れたＴＤＤＢ特性を
有するＤＣＳ（ＳｉＨ２Ｃｌ ２）とＮ２Ｏガスをソース
とするＨＴＯを用いて３５Å以上、且つ６０Å以下の厚
さに形成するが、６００℃〜７００℃の温度でローディ
ングした後、０．１Torr以上、且つ３Torr以下の低圧下
で約８１０℃〜８５０℃程度に昇温させるＬＰ−ＣＶＤ
方式で形成する。また、誘電体膜３０の下部と上部との
間に形成される窒化膜(Nitride)は、反応ガスとしてＮ
Ｈ３とＤＣＳガスを用いて５０Å以上、且つ６５Å以下
の厚さに形成するが、６５０℃以上、且つ８００℃以下
の温度と１Torr以上、且つ３Torr以下の低圧下でＬＰ−
ＣＶＤ方式で形成する。
【００２８】次に、誘電体膜３０の質を向上させ、半導
体基板１０上に形成された層間のインタフェース(Inter
face)を強化させるために熱処理工程を行う。この際、
熱処理工程は７５０℃以上、且つ８００℃以下の温度で
湿式酸化方式によって行う。ここで、誘電体膜３０の形
成工程と熱処理工程は、素子特性に符合する厚さに形成
するが、各層間に自然酸化膜または不純物汚染を予防す
るために工程間ほぼ遅延なく行う。
【００２９】その後、全体構造上に第３ポリシリコン層
３２及びタングステンシリサイド層（ＷＳｉｘ）３４を
順次形成する。この際、第３ポリシリコン層３２は、後
続工程のタングステンシリサイド層３４形成時に誘電体
膜３０に置換固溶されて酸化膜の膜厚増加を誘発するこ
とが可能なフッ素Ｆの拡散を防止し、ＷとＰの結合から
なるＷＰｘ層の生成を防止してＷＳｉｘが膨れ上がる現
象(Blowing-up)を抑制するために、ドープト層とアンド
ープト層の二重構造でＬＰ−ＣＶＤ方式を用いて形成す
る。
【００３０】ここで、後続のタングステンシリサイド層
３４形成時にシーム(seam)形成を抑制してワードライン
のＲｓ(sheet resistance)を減少させるために、ドープ
ト層とアンドープト層は、その薄膜厚を１：２〜６：１
の比率としてフローティングゲート２８のスペーシング
の十分な埋め込みが行われるように、５００Å以上、且
つ１０００Å以下程度の全厚に形成する。また、ドープ
ト層とアンドープト層はドープトポリシリコン膜をＳｉ
Ｈ４またはＳｉ２Ｈ６のようなシリコンソースガスとＰ
Ｈ３ガスを用いてドープト層を形成した後、ＰＨ３ガス
をチャンバ内へ提供せず、連続的にアンドープト層を形
成する。また、第３ポリシリコン層３２は５１０℃以
上、且つ５５０℃以下の温度で０．１Torr以上、且つ３
Torr以下の低圧条件で形成する。
【００３１】一方、タングステンシリサイド層３４は、
低いフッ素Ｆ含有量、低い熱処理ストレス及び良い接着
強度を有するＭＳ（ＳｉＨ４）またはＤＣＳとＷＦ６の
反応を用いて３００℃以上、且つ５００℃以下の温度で
適切なステップカバレッジ(Step coverage)を実現し且
つワードラインのＲｓを最小化させることが可能な２.
０〜２.８の化学量論比で形成する。
【００３２】次に、全体構造上にＳｉＯｘＮｙまたはＳ
ｉ３Ｎ４を用いて反射防止膜（図示せずＺ）を形成した
後、ゲート用マスクを用いて反射防止膜、タングステン
シリサイド３４、第３ポリシリコン層３２及び誘電体膜
３０を順次エッチングしてコントロールゲート（図示せ
ず）を形成する。
【００３３】
【発明の効果】上述したように、本発明は、トレンチ形
成前にトンネル酸化膜を形成し、露出部位を所定の大き
さだけエッチングすることにより、側壁酸化工程によっ
てトレンチコーナ部位が薄く形成される現象を防止する
とともに、所望の臨界寸法だけの活性領域を確保するこ
とができる。さらに、素子のリテンションフェール(Ret
ention fail)または高速消去などの電気的特性を改善し
て素子の信頼性を確保することができる。
【００３４】また、本発明は、側壁酸化工程及びしきい
値電圧スクリーン酸化工程などを省略することにより、
工程数の減少によるコスト節減効果がある。
【００３５】また、本発明は、水素を用いた熱処理工程
を行ってトレンチコーナ部位をラウンド状にすることに
より、トレンチコーナ部位のラウンド化が一層容易にな
って作業単純化が可能である。
【００３６】また、本発明は、トンネル酸化膜を形成
し、露出部位を保護するためにライナー窒化膜を形成す
ることにより、後続工程によるトンネル酸化膜の損傷を
防止してチャネル幅内で均一なトンネル酸化膜を維持す
ることができる。
【００３７】また、本発明は、フローティングゲートを
形成する第２ポリシリコン層蒸着工程の際に第２ポリシ
リコン層の上部面の凸凹の大きさが第２ポリシリコン層
の蒸着ターゲットとトレンチ絶縁膜の突出部の高さに応
じて制御されることにより、フローティングゲートの上
部表面積を自由に調整することができるため、カップリ
ング比を効果的に増加させることができる。
【００３８】従って、本発明は、複雑な工程及び高価装
備をさらに加えることなく、従来の装備と工程を用いて
応用／適用することにより、低費用と高信頼性を有する
素子の形成が可能である。
【図面の簡単な説明】
【図１】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示した断面図である。
【図２】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示した断面図である。
【図３】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示した断面図である。
【図４】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示した断面図である。
【符号の説明】
１０ 半導体基板 １２ 犠牲酸化膜 １４ トンネル酸化膜 １６ 第１ポリシリコン層 １８ パッド窒化膜 ２０ トレンチ ２２ ライナー窒化膜 ２４ トレンチ絶縁膜 ２６ 第２ポリシリコン層 ２８ フローティングゲート ３０ 誘電体膜 ３２ 第３ポリシリコン層 ３４ タングステンシリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 郭 魯 烈 大韓民国 京畿道 利川市 大月面 巳洞 里 441−１ ヒュンダイジョンジャサウ ォンアパートメント104−1501 Ｆターム(参考） 5F032 AA36 AA37 AA44 AA46 AA77 BA01 CA03 CA17 CA23 DA03 DA04 DA22 DA24 DA33 DA53 DA74 5F083 EP03 EP27 EP55 ER22 GA22 GA27 JA04 JA35 NA01 PR01 PR05 PR12 PR18 PR21 PR34 PR40 5F101 BA12 BA29 BA36 BB08 BD35 BD36 BH02 BH03 BH05 BH15 BH16 BH17

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にトンネル酸化膜、第１ポ
    リシリコン層及びパッド窒化膜を順次形成する段階と、 前記半導体基板にトレンチを形成する段階と、 前記トレンチを埋め込むようにトレンチ絶縁膜を形成し
    た後、平坦化工程によって前記トレンチ絶縁膜を孤立さ
    せる段階と、 前記パッド窒化膜を除去して前記トレンチ絶縁膜の所定
    の部位を突出させるためのエッチング工程を行う段階
    と、 全体構造上に第２ポリシリコン層を蒸着した後、パター
    ニングしてフローティングゲートを形成する段階と、 前記フローティングゲート上に誘電体膜及びコントロー
    ルゲートを形成する段階とを含んでなることを特徴とす
    るフラッシュメモリセルの製造方法。
  2. 【請求項２】 前記トンネル酸化膜の形成前に前記半導
    体基板上に犠牲酸化膜を形成する段階と、 前記半導体基板にウェルイオン注入工程及びしきい値電
    圧イオン注入工程を行ってウェル領域及び不純物領域を
    形成する段階と、 前記犠牲酸化膜を除去する段階とをさらに含むことを特
    徴とする請求項１記載のフラッシュメモリセルの製造方
    法。
  3. 【請求項３】 前記犠牲酸化膜は、７５０℃以上、且つ
    ８００℃以下の温度で乾式または湿式酸化方式を用いて
    ７０Å以上、且つ１００Å以下の厚さに形成することを
    特徴とする請求項２記載のフラッシュメモリセルの製造
    方法。
  4. 【請求項４】 前記トンネル酸化膜は、７５０℃以上、
    且つ８００℃以下の湿式酸化方式で形成した後、９００
    ℃以上、且つ９１０℃以下の温度でＮ２を用いて２０分
    以上、且つ３０分間以下で熱処理を行って形成すること
    を特徴とする請求項１記載のフラッシュメモリセルの製
    造方法。
  5. 【請求項５】 前記第１ポリシリコン層は、ＳｉＨ４ま
    たはＳｉ２Ｈ６とＰＨ３ガス雰囲気中で５８０℃以上、
    且つ６２０℃以下の温度と０．１Torr以上、且つ３Torr
    以下の低圧条件のＬＰ−ＣＶＤ方式によって形成するこ
    とを特徴とする請求項１記載のフラッシュメモリセルの
    製造方法。
  6. 【請求項６】 前記トレンチを形成した後、水素を用い
    た熱処理工程を行って前記トレンチコーナ部位をラウン
    ド状に形成する段階をさらに含むことを特徴とする請求
    項１記載のフラッシュメモリセルの製造方法。
  7. 【請求項７】 前記熱処理工程は、６００℃以上、且つ
    １０５０℃以下の温度で５分以上、且つ１０分間以下で
    ＲＴＰまたはＦＴＰ装備を用いて行うことを特徴とする
    請求項６記載のフラッシュメモリセルの製造方法。
  8. 【請求項８】 前記水素の流量比は、１００sccm以上、
    且つ２０００sccm以下であることを特徴とする請求項６
    記載のフラッシュメモリセルの製造方法。
  9. 【請求項９】 前記トレンチ形成後、全体構造上にライ
    ナー窒化膜を形成する段階をさらに含むことを特徴とす
    る請求項１記載のフラッシュメモリセルの製造方法。
  10. 【請求項１０】 前記ライナー窒化膜は、６５０℃以
    上、且つ７７０℃以下の温度と０．１Torr以上、且つ１
    Torr以下の低圧で行うＬＰ−ＣＶＤ方式によって１００
    Å以上、且つ５００Å以下の厚さに形成することを特徴
    とする請求項９記載のフラッシュメモリセルの製造方
    法。
  11. 【請求項１１】 前記トレンチ形成後、前記トンネル酸
    化膜を所望の厚さだけエッチングするために、前処理洗
    浄工程を行う段階をさらに含むことを特徴とする請求項
    １記載のフラッシュメモリセルの製造方法。
  12. 【請求項１２】 前記前処理洗浄工程は、ＤＨＦとＳＣ
    −１で実施し、或いはＢＯＥとＳＣ−１で実施すること
    を特徴とする請求項１１記載のフラッシュメモリセルの
    製造方法。
  13. 【請求項１３】 前記トレンチ絶縁膜は、ギャップフィ
    リング方式で４０００Å以上、且つ１００００Å以下の
    厚さに形成することを特徴とする請求項１記載のフラッ
    シュメモリセルの製造方法。
  14. 【請求項１４】 前記平坦化工程は、前記パッド窒化膜
    が所定の厚さをもって残在するように実施することを特
    徴とする請求項１記載のフラッシュメモリセルの製造方
    法。
  15. 【請求項１５】 前記エッチング工程は、Ｈ３ＰＯ４デ
    ィップアウトを用いた洗浄工程であることを特徴とする
    請求項１記載のフラッシュメモリセルの製造方法。
  16. 【請求項１６】 前記第２ポリシリコン層は、上部が前
    記トレンチ絶縁膜によって凸凹状となるように形成する
    ことを特徴とする請求項１記載のフラッシュメモリセル
    の製造方法。
  17. 【請求項１７】 前記第２ポリシリコン層は、４００Å
    以上、且つ１０００Å以下の厚さに形成することを特徴
    とする請求項１６記載のフラッシュメモリセルの製造方
    法。
  18. 【請求項１８】 前記フローティングゲートは、前記第
    １及び第２ポリシリコン層からなることを特徴とする請
    求項１記載のフラッシュメモリセルの製造方法。
  19. 【請求項１９】 前記誘電体膜は、ＤＣＳ(ＳｉＨ２Ｃ
    ｌ２)とＮ２ＯガスをソースとするＨＴＯで３５Å以
    上、且つ６０Å以下の厚さに形成する第１酸化膜と、 前記第１酸化膜上に反応ガスとしてＮＨ３とＤＣＳガス
    を用いて１Torr以上、且つ３Torr以下の低圧下で６５０
    ℃以上、且つ８００℃以下の温度でＬＰ−ＣＶＤ方式に
    よって５０Å以上、且つ６５Å以下の厚さに形成する窒
    化膜と、 前記窒化膜上にＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガス
    をソースとするＨＴＯで３５Å以上、且つ６０Å以下の
    厚さに形成する第２酸化膜とからなることを特徴とする
    請求項１記載のフラッシュメモリセルの製造方法。
  20. 【請求項２０】 前記コントロールゲートは、ドープト
    層とアンドープト層の二重構造でＬＰ−ＣＶＤ方式を用
    いて形成することを特徴とする請求項１記載のフラッシ
    ュメモリセルの製造方法。
  21. 【請求項２１】 前記ドープト層とアンドープト層は、
    その薄膜厚を１：２〜６：１の比率として全厚が５００
    Å以上、且つ１０００Å以下となるように形成すること
    を特徴とする請求項２０記載のフラッシュメモリセルの
    製造方法。
  22. 【請求項２２】 前記コントロールゲートは、５１０℃
    以上、且つ５５０℃以下の温度で０．１Torr以上、且つ
    ３Torr以下の低圧条件で形成することを特徴とする請求
    項１記載のフラッシュメモリセルの製造方法。
  23. 【請求項２３】 前記コントロールゲートを形成した
    後、ＭＳ（ＳｉＨ４）またはＤＣＳとＷＦ６の反応を用
    いて３００℃以上、且つ５００℃以下の温度で２.０〜
    ２.８の化学量論比にてタングステンシリサイド層を形
    成する段階をさらに含むことを特徴とする請求項１記載
    のフラッシュメモリセルの製造方法。
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