TWI255012B - Method of manufacturing a flash memory cell - Google Patents

Description

1255012 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明） (一） 發明所屬之技術領域 一般而言本發明係有關一種製造快閃記憶體胞之方法， 且更特別的是一種用以在快閃記憶體胞內形成自動對齊浮 動閘極的方法。 (二） 先前技術 快閃記憶體胞係藉由一種利用淺溝渠隔離（s T I)製程的 裝置隔離製程而施行。在利用遮罩圖案製作法的浮動閘極 隔離製程上，會肇因於其臨界尺度（c D )上的變化使其晶圓 均勻度非常差。如是很難施行均勻的浮動閘極。同時，會 發生諸如程式以及記憶體胞肇因於耦合比等變化而發生擦 除失敗之類的問題。 除此之外在高積體設計的觀點下，當試圖實現〇 . 1 5微米 以下的空間時使遮罩製程變得更困難。肇因於此，進一步 使扮演著實現均勻浮動閘極之重要因子的快閃記憶體胞製 造製程變得更困難。此外，若未均勻地形成浮動閘極，則 會肇因於耦合比上的嚴重差異而在程式以及記憶體胞的擦 除上出現過度-擦除的問題。這會有害地影響裝置特徵，同 時造成更低的產品良率並肇因於增加了遮罩製程而提高製 造成本。 肇因於上述問題，在〇 . 1 3微米技術的快閃記憶體胞中， 係在未執行用於浮動閘極的遮罩製程及蝕刻製程下藉由自 動對齊模式形成浮動閘極。 1255012 不過在具有習知自動對齊模式的s TI製程中，係藉由利 用側壁犧牲（s A C )氧化製程的側壁氧化製程及側壁氧化製 程將用於閘極氧化物膜的穿隧氧化物膜形成於半導體基板 上。此例中，存在著的問題有無法使穿隧氧化物膜均勻地 形成於半導體基板上，以及發生在溝渠角落上的閘極薄化 作用會使其厚度小於沈積標的。 期間在習知技術的S TI製程上，需要先進的石印技術以 便充分減小活性區域上由溝渠定義出的臨界尺度（C D )。爲 此，需要昂貴的儀器這可能導致製造成本的增加。除此之 外在S TI製程上，由於並未有效地增加浮動閘極的表面積 故存在著對增加介電膜上所加電容的限制。肇因於此，增 加其耦合比是非常困難的。 (三）發明內容 本發明係爲了解決上述問題而設計的且本發明的目的是 提供一種製造快閃記憶體胞之方法，而能夠藉由形成穿隧 氧化物膜並在露出部分上蝕刻掉給定厚度而形成溝渠，防 止肇因於側壁氧化製程而形成很窄的溝渠角落並確保活性 區域具有必要的臨界尺度。 爲了完成上述目的，一種根據本發明之快閃記憶體胞製 造方法的特徵爲包括下列步驟：依序在半導體基板上形成 一穿隧氧化物膜、第一多晶矽層及襯墊氮化物膜；在半導 體基板上形成一溝渠；形成一溝渠絕緣膜並藉此埋藏該溝渠 ，然後再執行化學機械拋光製程以隔離該溝渠絕緣膜；移 1255012 除該襯墊氮化物膜，然後再執行蝕刻製程並藉此使該溝渠 絕緣膜的給定部分突起；在整個結構上沈積第二多晶矽層 ，然後再將該第二多晶矽層製作成圖案以形成一浮動閘極 ;以及在該浮動閘極上形成一介電膜及一控制閘極。 (四）實施方式 以下將參照各附圖藉由較佳實施例對本發明作詳細說明 ，其中係使用相同的符號辨識相同或類似的部位。 第1 A到1 I圖顯示的是各快閃記憶體胞的截面圖示，以 說明一種根據本發明較佳實施例的快閃記憶體胞製造方法。 現在參照第1 A圖，係將用於襯墊氮化物膜的犧牲氧化 物膜（S A C ) 1 2形成於半導體基板1 0上。此時，係藉由7 5 0 到8 0 0 °C的乾或溼式氧化製程形成厚度爲7 0到1 0 0埃的犧 牲氧化物膜1 2，以便對半導體基板1 0表面上的晶體缺陷 或是半導體基板1 0的表面進行處理。 同時，在形成犧牲氧化物膜1 2之前藉由預處理淸潔製程 對半導體基板1 〇進行淸潔。此時，該預處理淸潔製程係包 含下列製程：將半導體基板1 〇浸漬於塡充有已稀釋氫氟酸 (D H F，以5 0 : 1的比例力D水稀釋的氫氟酸溶液）或是緩衝氧 化物蝕刻劑（Β Ο E，以1 0 0 : 1或3 0 0 : 1的比例混合有氫氟酸 及氟化銨的溶液）的容器內；利用去離子（D I)水淸潔半導體 基板1 〇 ;將半導體基板〗〇浸漬於塡充有S C - 1 (以給定比例 混合有氫氧化銨/雙氧水/水等溶液的溶液）的容器內以便 移除留存在半導體基板1 〇上的粒子；利用去離子（D 1)水淸 1255012 潔半導體基板1 0然後再對半導體基板1 0進行乾燥。 接下來，在將要由後續之s ΤI製程定義出的活性區域上 ，藉由位阱離子植入製程以及利用犧牲氧化物膜1 2當作屏 障氧化物膜的臨限電壓（V Τ)離子植入製程，形成一位阱區 域（未標示）及一雜質區域（未標示）。 現在參照第1 Β圖，使整個結構接受淸潔處理以便移除 該犧牲氧化物膜1 2。然後執行氧化製程以形成一穿隧氧化 物膜1 4。此時，係藉由在7 5 0到8 0 0 °C溫度下的溼式氧化 製程進行沈積以形成該穿隧氧化物膜1 4，然後利用溫度爲 9 0 0到9 1 (TC的氮氣執行2 0到3 0分鐘的退火製程，以便使 該穿隧氧化物膜1 4與半導體基板1 0之間的界面缺陷密度 最小化。同時，用於移除該犧牲氧化物膜1 2的淸潔製程係 包含下列製程：將犧牲氧化物膜1 2浸漬於塡充有D H F和 Β Ο Ε的容器內；利用D I水淸潔該犧牲氧化物膜1 2 ;將半 導體基板1 〇浸漬於塡充有S C - 1的容器內以便移除留存在 半導體基板1 〇上的粒子；利用去離子（D I)水淸潔半導體基 板1 〇然後再對半導體基板1 〇進行乾燥。 之後，在整個結構上形成用以當作緩衝層或部分浮動閘 極的第一多晶矽層1 6。此時，該第一多晶矽層1 6係在壓 力爲〇· 1到3Toi*r且溫度爲5 8 0到6 2 0 °C之SiH4或Si2H6 及P Η 3的氣體大氣下，藉由執行低壓化學氣相沈積 (L Ρ - C V D )法的沈積製程而形成的，使得該第一多晶矽層1 6 之顆粒尺寸最小化以防止電場集中現象。除此之外，藉由 -10- 1255012 以大約1 . 5 E 2 0到3 . 0 E 2 0原子/ c c的摻雜位準注入磷（例如 在P -型例子裡）形成厚度爲2 5 0到5 0 0埃的第一多晶矽層 1 6 〇 接下來，使整個結構接受L P - C V D法的沈積處理，如是 形成厚度爲9 0 0到2 0 0 0埃的襯墊氮化物膜1 8。 現在參照第1 C圖，藉由利用IS 0遮罩的S TI製程，對 半導體基板1 〇上包含襯墊氮化物膜1 8、第一多晶矽層1 6 及穿隧氧化物膜1 4的給定部分進行蝕刻，如是形成溝渠 2 0而藉此使半導體基板1 〇的給定部分變成空心的。此時 ，溝渠2 0的內部傾斜表面的傾角爲6 5 °到8 5 °。同時，該 襯墊氮化物膜1 8具有幾乎呈垂直的輪廓。此時，係藉由該 溝渠2 0將半導體基板1 0分割成一活性區域以及一非活性 區域（亦即形成有溝渠的區域）。 現在參照第1D圖，利用快速熱處理（RTP)儀器或是快速 熱處理（FTP)儀器執行退火製程，以便對溝渠20內部表面 上的蝕刻損壞進行補償並使邊緣部分「A」變圓鈍。此時 ，係藉由在從6 0 0到1 0 5 0 °C的溫度以及2 5 0到3 8 0 T〇rr的 低壓下以流速爲1 〇 〇到2 0 0 0立方公分/分鐘（s c c m )的氫氣 執行5到1 0分鐘的退火製程。 然後，在該穿隧氧化物膜1 4蝕刻必要的厚度。然後執行 用以使活性區域之C D (亦即通路側）最小化的淸潔製程，以 便對穿隧氧化物膜1 4上的給定部分「B」亦即朝向溝渠2 0 露出的部分進行蝕刻。此時，淸潔製程係包含下列製程： -11- 1255012 將犧牲氧化物膜1 2浸瀆於塡充有D H F和Β Ο E的容器內； 利用D I水淸潔該犧牲氧化物膜1 2 ;將半導體基板1 0浸漬 於塡充有SC-1的容器內以便移除留存在半導體基板10上 的粒子；利用去離子（DI)水淸潔半導體基板10然後再對半 導體基板1 〇進行乾燥。 現在參照第1 E圖，使整個結構在6 5 0到7 7 0 °C的溫度以 及0 . 1到1 T 〇 r r的低壓的S i 3 Η 4氣體大氣下接受L P - C V D法 的沈積處理，如是形成厚度爲1 〇 〇到5 0 0埃的襯墊氮化物 膜22。 藉由參照第1 F圖，利用高密度電漿（H D Ρ )氧化物膜使整 個結構接受沈積處理以埋藏溝渠2 0，如是形成厚度爲4 0 0 0 到1 0 0 0 0埃的溝渠絕緣膜2 4。 之後，使整個結構接受化學機械拋光（CMP)處理以便對 襯墊氮化物膜1 8進行必要厚度的拋光。如是交錯配置與襯 墊氮化物膜1 8隔離開的溝渠絕緣膜2 4。 現在參照第1 G圖，利用以第一多晶矽層1 6當作蝕刻阻 擋層的η3ρο4(磷酸）蘸出法使整個結構接受剝除處理以移 除該襯墊氮化物膜。透過此製程，形成具有突起之上邊結 構的溝渠絕緣膜2 4。只要該半導體基板1 0的上邊結構具 有給定步階（亦即該溝渠絕緣膜之突起與第一多晶矽層間 的步階），則該浮動閘極的上邊部分會肇因於後續處理上的 步階而具有凹-凸形狀。 接下來，利用D I水在整個結構上執行溼式淸潔處理以便 -12- 1255012 移除該第一多晶矽層1 6上所形成的天然氧化物膜。然後藉 由使用其材料和該第一多晶矽層相同的沈積製程，在整個 表面上形成厚度爲4 0 0到1 0 0 0埃的第二多晶矽層2 6，使 得該第二多晶矽層2 6具有凹-凸形狀以便使其耦合比最小 化。此時，該第二多晶矽層2 6係在執行該溼式淸潔處理之 後的2個小時之內形成的。 現在參照第1 Η圖，執行利用浮動閘極當作遮罩的蝕刻 製程以蝕刻該第二多晶矽層2 6，藉此露出該溝渠絕緣膜2 4 上的給定部分。以這種製程將該第二多晶矽層2 6隔離開且 因此形成一浮動閘極2 8。此時，係在考量各鄰近浮動閘極 2 8之間的間隔下執行該蝕刻製程。 之後，爲了移除該浮動閘極2 8上所形成的天然氧化物膜 ，執行了包括下列製程的淸潔處理；將犧牲氧化物膜1 2 浸漬於塡充有D H F和Β Ο Ε的容器內；利用D I水淸潔該犧 牲氧化物膜1 2 ;將半導體基板1 0浸漬於塡充有S C - 1的容 器內以便移除留存在半導體基板1 〇上的粒子；利用去離子 (DI)水淸潔半導體基板10然後再對半導體基板10進行乾 燥。 現在參照第11圖，在整個結構上形成具有氧化物/氮化 物/氧化物（ο Ν Ο )結構的介電膜3 0。此時，係藉由使用具有 良好分壓以及時間依賴性介電擊穿（T D D Β )特徵之D C S (SiH2Cl2)和Ν20氣體源的ΗΤΟ法，形成厚度爲35到60 埃用以形成該介電膜3 0之上邊及下邊部分的氧化物。更特 -13- 1255012 別地，該氧化物係藉由L P - C V D法形成的，其中係在從6 0 0 到7 0 0 °C的溫度下載入該氧化物然後在從〇. 1到3T〇rr的低 壓下將溫度升高爲8 1 0到8 5 0 °C。同時，形成於該介電膜 3 0之上邊與下邊部分之間厚度爲5 0到6 5埃的氮化物係使 用N Η 3及D C S氣體當作反應氣體而形成的。更特別地，該. 氮化物膜係在6 5 0到8 0 0 °C的溫度以及從1到3Torr的低 壓下藉由LP-CVD法形成的。 接下來，執行一退火製程以便改良該介電膜3 0的品質並 強化該半導體基板1 〇上所形成之各層間的界面。此時，該 退火製程係包含在7 5 0到8 0 0 °C的溫度下執行的溼式氧化 製程。此時，該介電膜3 0的形成及退火製程係包含形成其 厚度符合裝置特徵得製程且係在幾乎沒有任何時間延遲下 執行的，以便防止由天然氧化物膜構成的污染或是在各個 別層之間出現雜質。 之後，依序在整個結構上形成一第三多晶矽層3 2以及矽 化鎢（W S i X )層3 4。此時，爲了防止會造成氧化物膜厚度增 加的氟（F )擴散作用並防止產生因鎢和磷之耦合作用而形 成的磷化鎢（WPx)層，當在後續製程中形成矽化鎢層34時 將第三多晶矽層3 2取代爲介電膜3 0。更特別地，係藉由 L P - C V D法將該第三多晶矽層3 2形成爲具有由一摻雜層及 一非摻雜層構成的二層結構以防止出現禁制性地吹起該 W Six 層。 此時，爲了禁制接合線的形成且在形成後續的矽化鎢層 -14- 1255012 3 4時，係令該摻雜層和非摻雜層的厚度比例爲1 : 2或6 : 1 且該摻雜層和非摻雜層的整體厚度爲從5 0 0到1 0 0 0埃，以 致能夠充分埋藏該浮動閘極2 8的間隔。此外，該摻雜層和 非摻雜層的形成，係藉由使用諸如矽甲烷（SiH4)和矽乙烷 (S i 2 Η 6)之類的矽源氣體以及磷化氫（P Η 3)氣體形成該摻雜 層然後接著在未將Ρ Η 3氣體供應到反應槽內之下成該非摻 雜層。同時，該第三多晶矽層3 2係在5 1 0到5 5 (TC的溫度 以及從〇. 11到3 To rr的低壓下形成的。 其中該矽化鎢層34係利用具有低氟含量且在3 0 0到5 0 0 °C 的溫度以及能使Rs(薄層電阻）最小化的2.0到2.8化學計 量下具有低退火應力及良好黏著強度的反應氣體而實現適 當步階覆蓋率下形成的。接下來，利用SiOxNY或Si3N4在 整個結構上形成一抗反射膜（未標示）。利用閘極用遮罩接 續對該矽化鎢層3 4、第三多晶矽層3 2及介電膜3 0進行蝕 刻，因此形成一控制閘極（未標示）。 如上所述，根據本發明在形成溝渠之前形成一穿隧氧化 物薄膜，然後再於露出部分上蝕刻掉給定厚度。因此，本 發明在防止因爲側壁氧化製程而發生溝渠形成很薄角落的 現象並確保活性區域具有必要的臨界尺度上具有出色的優 點。此外，本發明可改良諸如保留故障及裝置的高速擦除 作用之類電氣特徵且因此確保了裝置的可靠度。 此外，本發明的作用效應係由於可避免側壁氧化製程及 臨限電壓屏蔽式氧化製程等的作用而能夠降低其製造成本。 -15- 1255012 同時，根據本發明吾人可藉由執行利用氫氣的退火製程 使溝渠的角落變圓鈍。因此，本發明可簡化製程。 除此之外，形成一穿隧氧化物膜並形成一襯墊氮化物膜 以保護其露出部分。因此，本發明的優點是由於防止了因 爲後續製程對穿隧氧化物膜造成的破壞故能夠使落在通路 內的穿隧氧化物膜保持均勻。 另外，根據本發明當執行用以形成浮動閘極之第二多晶 矽層的沈積製程時，係藉由該第二多晶矽層的沈積標的以 及溝渠絕緣膜的突起高度控制該第二多晶矽層上呈凹-凸 狀部分的尺寸。因此，本發明可藉著自由地控制其浮動閘 極上邊表面積而有效地增加其耦合比。 因此，本發明可在未設置額外的複雜製程以及昂貴儀器 下使用現有的製程和儀器形成低成本而具有高可靠度的裝 置。 已參照一種結合特殊應用的特定實施例說明了本發明。 熟悉習用技術且能接觸本發明課程的人將會認出落在本發 明架構之內的額外修正及應用。 因此意圖以所附申請專利範圍涵蓋任何以及所有落在本 發明架構之內的這種應用、修正以及實施例。 (五）圖式簡單說明 吾人將結合各附圖在以下說明中解釋本發明的前述槪念 及其他特性。 第1 A到1 I圖顯示的是各快閃記憶體胞的截面圖示，以 -16- 1255012 說明一種根據本發明較佳實施例的快閃記憶體胞製造方法。 主要部分之代表符號說明 10 半導體基板 12 犧牲氧化物膜 14 穿隧氧化物膜 16 第一多晶砂層 1 8 襯墊氮化物膜

20 溝渠 2 2 襯墊氮化物膜 2 4 溝渠絕緣膜 2 6 第二多晶矽層 28 浮動閘極 3 0 介電膜 3 2 第三多晶矽層 3 4 矽化鎢層

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Claims (1)

125,0獻i π㈤j正本j \ j • . .,, . ^-»v·...· i*. ·ϋΛΛ»：*. UVV«J«：.. «Ι ·».>^ί»,-：ν -*--··»»*· r1 'T*·1 · ., , ·.· · » .·· - .·〆·.. ，，'.,·...·. ’·...·"，·.· ，.， 拾、·申請專利範圍1 ., . ' · · . ., . I '* ·- ' 、. ,f · · · ·ι · · 1 · · ·, 第9 1 1 3 2 6 6 4號「製造快閃記憶體胞之方法」專利案 (2 0 0 5年9月修正） 1 . 一種製造快閃記憶體胞之方法，係包括下列步驟： 依序在半導體基板上形成一穿隧氧化物膜、第一多晶 矽層及襯墊氮化物膜； 在半導體基板上形成一溝渠； 形成一溝渠絕緣膜並藉此埋藏該溝渠，然後再執行化 學機械拋光（C Μ P )製程以隔離該溝渠絕緣膜； 移除該襯墊氮化物膜，然後再執行蝕刻製程並藉此使 該溝渠絕緣膜的給定部分突起； 在整個結構上沈積第二多晶矽層，然後再將該第二多 晶矽層製作成圖案以形成一浮動閘極；以及 在該浮動閘極上形成一介電膜及一控制閘極。 2 .如申請專利範圍第1項之方法，其中進一步包括下列步 驟： 在形成穿隧氧化物膜之前，於半導體基板上形成一犧 牲氧化物膜； 藉由對半導體基板執行位阱離子植入製程以及臨限電 壓離子植入製程，形成一位阱區域及一雜質區域；以及 移除該犧牲氧化物膜。 3 .如申請專利範圍第2項之方法，其中係藉由7 5 0到8 0 0 °C 的乾或溼式氧化製程形成厚度爲7 〇到1 〇 〇埃的犧牲氧 -18- 1255012 化物膜。 4 .如申請專利範圍第1項之方法，其中係藉由7 5 0 g 溫度下的溼式氧化製程進行沈積，然後利用溫度爲 9 1 0 °C的氮氣執行 2 0到 3 0分鐘的退火製程以形 隧氧化物膜。 5 .如申請專利範圍第1項之方法，其中該第一多晶 在壓力爲〇·1到3T〇rr且溫度爲580到 62CTC之 (SiH4)或矽乙烷（Si2H6)及磷化氫（PH3)的氣體大氣 由執行低壓化學氣相沈積（LP-CVD)法的沈積製程 的。 6 .如申請專利範圍第1項之方法，其中進一步包括 溝渠之後執行利用氫氣的退火製程使溝渠的角落 的步驟。 7 .如申請專利範圍第6項之方法，其中係利用RTP 儀器在6 0 0到1 0 5 0 °C的溫度下執行5到1 0分鐘 製程。 8 .如申請專利範圍第6項之方法，其中氫氣的流速 到2000立方公分/分鐘（seem)。 9 .如申請專利範圍第1項之方法，其中進一步包括 溝渠之後於整個結構上形成襯墊氮化物膜的步驟 1 〇 .如申請專利範圍第.9項之方法，其中係在6 5 0至 的溫度以及〇. 1到1 T〇rr的低壓下藉由LP-CVD 厚度爲1 〇 〇到5 0 0埃的襯墊氮化物膜。 J 8 0 0 °C 9 00到 成該穿 石夕層係 矽甲烷 下，藉 而形成 在形成 變圓鈍 或FTP 的退火 爲100 在形成 〇 J 7 7 0 °C 法形成 -19- 1255012 1 1 .如申請專利範圍第1項之方法，其中進一步包括在形成 溝渠之後執行預處理淸潔製程以便在該穿隧氧化物膜蝕 刻必要的厚度。 1 2 .如申請專利範圍第 1〗項之方法，其中該預處理淸潔製 程係以D H F和S C - 1或是Β Ο E和S C - 1執行的。 1 3 .如申請專利範圍第1項之方法，其中係利用一種縫隙塡 充法形成厚度爲4 0 0 0到1 0 0 0 0埃的溝渠絕緣膜。 1 4 .如申請專利範圍第1項之方法，其中係執行化學機械拋 光（C Μ Ρ )製程使該襯墊氮化物膜保持給定的厚度。 1 5。如申請專利範圍第1項之方法，其中該蝕刻製程指的是 一種使用Η3Ρ04 (磷酸）蘸出法的淸潔製程。 1 6 .如申請專利範圍第1項之方法，其中該第二多晶矽層的 上邊部分係因爲該溝渠絕緣膜而具有凹-凸形狀。 1 7 .如申請專利範圍第1 6項之方法，其中係形成厚度爲4 〇 〇 到1 0 0 0埃的第二多晶矽層。 1 8 .如申請專利範圍第1項之方法，其中該浮動閘極係包含 該第一和第二多晶矽層。 1 9 .如申請專利範圍第1項之方法，其中該介電膜係包括： 厚度爲3 5到6 0埃的第一氧化物膜，係藉由使用D C S (S i H 2 C 12)和Ν 2 0氣體源的Η Τ Ο法形成的； 厚度爲5 0到6 5埃的氮化物膜，係在6 5 0到8 0 0 °C的 溫度以及從1到3T〇rr的低壓下使用NH3及DCS氣體 當作反應氣體藉由LP-CVD法形成於該第一氧化物膜上 -20- 1255012 ;以及 厚度爲3 5到6 0埃的第二氧化物膜，係藉由使用D C S (S i H 2 C 12)和N 2 0氣體源的Η T Ο法形成於該氮化物膜上 〇 20.如申請專利範圍第1項之方法，其中係藉由LP-CVD法 形成爲具有由一摻雜層及一非摻雜層構成之雙結構的控 制閘極。 2 1 .如申請專利範圍第 2 0項之方法，其中該摻雜層及非摻 雜層的厚度比例爲1 : 2到6 : 1且該摻雜層及非摻雜層的 整體厚度爲從5 0 0到1 0 0 0埃。 2 2 .如申請專利範圍第1項之方法，其中該控制閘極係在5 1 0 到5 5 0 °C的溫度以及從〇.1 1到3T〇rr的低壓下形成的。 2 3 .如申請專利範圍第1項之方法，其中進一步包括在形成 該控制閘極之後在3 0 0到5 0 0 °C的溫度以及2.0到 2 · 8 化學計量下利用MS(SiH4)或DCS與WF6的反應形成矽 化鎢層的步驟。