JP2005286302A - フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板10の全面に高電圧用ゲート酸化膜12を形成する段階と、前記高電圧用ゲート酸化膜が露出するようにフォトレジストパターンを形成した後、これをマスクとしてウェットエッチング工程を行い、高電圧用ゲート酸化膜が所定の深さエッチングされるようにする段階と、洗浄工程を行い、高電圧用ゲート酸化膜が全て除去されるようにする段階と、前記フォトレジストパターンを除去する段階と、前記結果物の全面にトンネル酸化膜14、第1ポリシリコン膜16、第2ポリシリコン膜18、誘電体膜20、第3ポリシリコン膜22及び金属シリサイド膜24を順次形成した後、パターニングしてフローティングゲート電極及びコントロールゲート電極を形成する段階と、前記ゲート電極をイオン注入マスクとしてイオン注入してソース/ドレイン領域28を形成する段階とを含む。
【選択図】 図1
Description
12…高電圧用ゲート酸化膜
14…トンネル酸化膜
16…第1ポリシリコン膜
18…第2ポリシリコン膜
20…ONO誘電体膜
22…第3ポリシリコン膜
24…タングステンシリサイド膜
26…ハードマスク
28…ソース/ドレイン領域
G…ゲート電極パターン
Claims (7)
- セル領域、低電圧領域及び高電圧領域が備えられた半導体基板の全面に高電圧用ゲート酸化膜を形成する段階と、
前記セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が露出するようにフォトレジストパターンを形成した後、これをエッチングマスクとしてウェットエッチング工程を行い、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が所定の深さエッチングされるようにする段階と、
前記結果物に洗浄工程を行い、セル領域及び低電圧領域に形成された高電圧用ゲート酸化膜が全て除去されるようにする段階と、
前記フォトレジストパターンを除去する段階と、
前記結果物の全面にトンネル酸化膜、第1ポリシリコン膜、第2ポリシリコン膜、誘電体膜、第3ポリシリコン膜及び金属シリサイド膜を順次形成した後、パターニングしてフローティングゲート電極及びコントロールゲート電極を形成する段階と、
前記ゲート電極をイオン注入マスクとしてイオン注入してソース/ドレイン領域を形成する段階とを含むフラッシュメモリ素子の製造方法。 - 前記高電圧用ゲート酸化膜は、750℃以上、且つ800℃以下程度の温度でウェット酸化工程を行い、900℃以上、且つ910℃以下程度の温度で約20分間以上、且つ30分間以下、N2アニーリング工程を行って300Å以上、且つ400Å以下程度の厚さに形成することを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記ウェットエッチング工程は、前記高電圧用ゲート酸化膜が15Å以上、且つ45Å以下程度の厚さだけ残るように行うもので、BOE、H2SO4及びSC−1(NH4OH/H2O2/H2O)が混合されたエッチング液を用いて行うことを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記洗浄工程は、DHF及びSC−1(NH4OH/H2O2/H2O)を用いて行うことを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記トンネル酸化膜は、750℃以上、且つ800℃以下の温度でウェット酸化工程を行い、900℃以上、且つ910℃以下程度の温度で約20分間以上、且つ30分間以下、N2アニーリング工程を行って、純粋酸化膜で60Å以上、且つ90Å以下の厚さに形成した後、800℃以上、且つ1000℃以下程度の温度で約10分間以上、且つ30分間以下、N2Oガスアニーリングを行う窒化工程によって70Å以上、且つ100Å以下程度の厚さに形成することを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記第2ポリシリコン膜を形成する段階の前に、
前記第1ポリシリコン膜の形成された結果物に対して素子分離領域を定義するように前記第1ポリシリコン膜、トンネル酸化膜及び半導体基板を所定の深さパターニングしてトレンチを形成する段階と、
前記トレンチ内に酸化膜を埋め込んで素子分離膜を形成する段階とをさらに含むことを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。 - 前記トレンチに酸化膜を埋め込む前に、
トレンチの側壁に酸化膜を形成する工程を800℃程度の温度で前記トレンチの側壁に酸化膜を形成する工程をさらに行うことを特徴とする請求項6記載のフラッシュメモリ素子の製造方法。
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