TWI288965B - Method for manufacturing flash memory device - Google Patents
Method for manufacturing flash memory device Download PDFInfo
- Publication number
- TWI288965B TWI288965B TW093138856A TW93138856A TWI288965B TW I288965 B TWI288965 B TW I288965B TW 093138856 A TW093138856 A TW 093138856A TW 93138856 A TW93138856 A TW 93138856A TW I288965 B TWI288965 B TW I288965B
- Authority
- TW
- Taiwan
- Prior art keywords
- oxide film
- film
- region
- high voltage
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 230000008569 process Effects 0.000 claims abstract description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000004140 cleaning Methods 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 3
- 239000002184 metal Substances 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000007943 implant Substances 0.000 claims abstract 2
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000005496 tempering Methods 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 229910052770 Uranium Inorganic materials 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims description 6
- 238000009279 wet oxidation reaction Methods 0.000 claims description 6
- 238000005121 nitriding Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 1
- 239000001307 helium Substances 0.000 claims 1
- 229910052734 helium Inorganic materials 0.000 claims 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims 1
- 150000002500 ions Chemical class 0.000 abstract description 10
- 238000001039 wet etching Methods 0.000 abstract description 5
- 229910021332 silicide Inorganic materials 0.000 abstract 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 5
- 230000001627 detrimental effect Effects 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910017974 NH40H Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000022131 cell cycle Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
1288965. 九、發明說明： 【發明所屬之技術領域】 本發明爲關於一種製造半導體元件方法，且更特別地關 於一種製造快閃記憶元件方法。 【先前技術】 一種用以形成一快閃記憶元件之一隧道式氧化膜過程 係在一半導體基板之全部表面上形成用於高電壓之一閘氧 化膜，移除用於高電壓之閘氧化膜其係形成於一單元（cell) 區域與一低電壓區域，且在單元區域與低電壓區域形成隧道 式氧化膜之一適當厚度。 然而，一般過程用以移除在一單元區域與一低電壓區域 中所形成用於高電壓之閘氧化膜並不能完全移除用於高電 壓之閘氧化膜，用於高電壓之殘存的閘氧化膜會劣化隧道式 氧化膜之品質與其厚度之均勻度。 因此對製造一快閃記憶元件之方法其對隧道式氧化膜 品質與均勻厚度不會有損害影響有增加之需求。 【發明內容】 本發明指出一種用以製造一快閃記憶元件方法其對隧 道式氧化膜品質與其均勻厚度不會有損害影響。 本發明之一觀點爲提供一種用以製造一快閃記憶元件 方法，包含步驟在一半導體基板之全部表面上形成用於高電 壓之一閘氧化膜且在半導體基板上一單元區域、一低電壓區 域與一高電壓區域已被形成；鈾刻形成於單元區域與低電壓 區域中用於高電壓之閘氧化膜一預定深度’藉形成光阻圖案 1288965- 以曝露形成於單元區域與低電壓區域中用於高電壓之閘氧 化膜，且使用光阻圖案作爲一蝕刻罩執行一濕蝕刻過程，移 除形成於單元區域與低電壓區域中用於高電壓之閘氧化膜 全部，其係藉執行一潔淨過程於所產生的結構上；移除光阻 圖案；形成一浮置閘電極與一控制閘電極，其係藉連續形成 一隧道式氧化膜、一第一多晶矽膜、一第二多晶矽膜、一介 電膜、一第三多晶矽膜與一金屬矽化膜於所產生的結構之全 部表面上，且圖案化所產生的結構；與形成源極與汲極區 域，其係藉使用閘極電極作爲一離子植入罩植入離子。 較佳地，用於高電壓之閘氧化膜藉在750至800°C溫度 下執行一濕氧化過程與在900至9 10°C溫度下20至30分鐘 之一* N2回火過程，而形成300至400A厚度。 較佳地，藉使用混合 boe，h2so4 與 sc-i(nh4oh/h2o2/h2o) 所準備之一蝕刻溶液執行濕蝕刻過程，使得用於高電壓之閘 氧化膜可留下15至45人厚度。 較佳地，潔淨過程藉使用DHF與SC-1(NH40H/H202/H20) 被執行。 較佳地，隧道式氧化膜被形成厚度70至100A，其係藉 於一溫度750至800°C執行一濕氧化過程與在溫度900至 910。C下20至30分鐘之一 N2回火過程，與藉於溫度800 至1000°C下10至30分鐘使用Νβ氣體回火執行一氮化過 程於所產生之膜上而形成60至90人厚度之一純氧化膜。 較佳地，用於製造快閃記憶元件之方法進一步包含藉圖 案化第一多晶矽膜、隧道式氧化膜與半導體基板之一預定深 -7- 1288965. 度形成一溝以界定一元件隔離區域於產生的結構上其第一 多晶矽膜已被形成於上，與先於用以形成第二多晶矽膜步 驟，藉於溝中塡滿一氧化膜形成一元件隔離膜等步驟。 較佳地，用於製造快閃記憶元件之方法進而包含在溫度 800°C下先於溝中塡滿氧化膜用以形成一氧化膜於溝之側壁 上之步驟。 【實施方式】 依據本發明之一較佳的實施例，一種用於製造一快閃記 憶元件方法將參考附圖被詳細描述，本發明之實施例可被修 改成不同形式，其不意欲局限於此，之本發明之實施例被提 供以將本發明所附屬者完全解釋給技藝中一般人士，在圖示 中每膜之厚度被放大以提供清楚且正確的說明，其中可能的 話，相同之參考號碼在全部圖示與描述中將被使用以參考相 同物或相類物，在此情形中，它被描述爲一膜被配置或接觸 另一膜或另一半導體基板上，一膜可直接接觸另一膜或半導 體基板或第三膜可被放置於其間。 第1至4圖爲依據本發明之較佳實施例之剖面圖說明用 於製造快閃記憶元件方法之連續步驟。 參考第1圖，一離子植入過程用以在PMOS與NMOS區 域上形成井與一離子植入過程用以控制一臨界電壓依據一 光蝕刻過程被執行於一半導體基板1〇之一預定區域上，藉 此形成一井區域（未顯示）與以離子所植入之一區域（未顯示） 用以在每一區域中控制臨界電壓 PMOS區域，即名爲在一 P 型電晶體上所形成之區域，NMOS區域，即名爲在一 N型電 1288965. 晶體上所形成之區域，一單元區域（CR)，一高電壓區域（HVR) 與一低電壓區域（LVR)被定義於半導體基板10上。 另一方面，在井區域中，一 P井被形成於一三重N井中， 在此，用以在PMOS區域中形成井區域之一離子植入攙雜藉 使用B離子以5 00至6 00KeV能量植入1.0E13至3.0E13劑 量，以200至3 00KeV會g量植入1.0E13至3.0E12劑量，以 50至200KeV能量植入2.0E12至7.0E12劑量被而準備，且 用以在NMOS區域中形成井區域之一離子植入攙雜藉使用P 離子且以1.0至2.0MeV能量與1.0E13至3.0E13劑量被植 入而準備，另外，每一區域之一離子植入角度被以〇至45° 角度傾斜且以〇至270°角度被扭曲。 當用以形成井區域（未顯示）其形成P井於三重N井中之 過程被完成，以離子所植入之該區域（未顯示）用以控制臨界 電壓在30至70KeV能量與5.0E12至8.0E12劑量與在10至 3〇KeV能量下5.0E12至8.0E14劑量被形成，每一區域之一 離子植入角度以0至45°角度被傾斜且以0至270°角度被扭 曲。 一用於高電壓之閘氧化膜12被形成於半導體基板1〇之 頂部表面上其中以離子所植入之區域（未顯示）用以控制臨 界電壓已被形成，較佳地，用於高電壓之閘氧化膜12在60 至90 A厚度被形成，其係藉在750至800°C溫度執行一濕氧 化過程與在9 00至910。C溫度下20至30分鐘之一 N2回火 過程，其後，光阻圖案（未顯示）藉執行一光蝕刻過程被形 成，使得用於高電壓之閘氧化膜12可僅於HVR中被留下， 1288965. 用於高電壓之閘氧化膜12被形成於CR中且LVR藉使用光 阻圖案（未顯示）做爲一蝕刻罩執行一蝕刻過程被移除，在 此，用於高電壓之閘氧化膜12被形成於CR中且LVR藉使 用 boe，h2so4 與 SC-1(NH40H/H202/H20)所混合之一飩刻溶 液執行一濕蝕刻過程首先被移除，使得用於高電壓之閘氧化 膜12可以15至45 A厚度被留下，光阻圖案（未顯示）依據一 蝕刻過程被移除。 如第2圖所示，CR中所留下之用於高電壓之閘氧化膜 12與在15至45A厚度之LVR藉在所產生之結構上執行一 潔淨過程接著被移除其中用於高電壓之閘氧化膜12已移除 一預定厚度，潔淨過程藉使用 DHF(50:1)與 SC-1 (ΝΗ40Η/Η202/Η20)被執行。 用於製造快閃記憶元件方法對一隧道式氧化膜之品質 與其中厚度之均勻性並無不利的影響，依據濕蝕刻過程藉移 除形成於CR與LVR中之用於高電壓閘之氧化膜一預定的厚 度，且依據潔淨過程完全地移除殘餘用於高電壓之閘氧化 膜。 如第3圖中說明，一隧道式氧化膜14，一用於一浮置 閘電極之第一多晶矽膜16，與一硏磨墊氮化物膜（未顯示） 被形成於所產生之結構上。 較佳地，隧道式氧化膜14在厚度70至100人被形成， 其係藉在750至800°C溫度下執行一濕氧化過程與在900至 9 10°C溫度下20至30分鐘之一 N2回火過程而形成一純氧 化膜於60至90人厚度，且藉使用N20氣體回火在800至 1288965 1000°c溫度下10至30分鐘執行一氮化過程於所產生的膜 上。 因爲氮化過程在用以形成隧道式氧化膜14過程中被執 行，資料保留失敗特性其劣化隧道式氧化膜1 4之特質被避 免，結果爲隧道式氧化膜14之品質被改善。 用於做爲浮置閘電極之一部分的第一多晶矽膜1 6在一 壓力0.1至3torr及530至680。C溫度下以200至800人厚度 被形成，第一多晶矽膜1 6之一顆粒大小被最小化以避免電 場集中。 硏磨墊氮化物膜（未顯示）以500至1000人厚度被形成。 一溝（未顯示）用以界定一元件隔離區域藉執行一光蝕 刻過程於硏磨墊氮化物膜（未顯示）之一預定區域被形成，在 形成該溝（未顯示）後，一用於形成一側壁氧化膜之氧化過程 被執行以補償該溝（未顯示）之側壁上蝕刻損害，藉此形成氧 化膜於該溝（未顯示）之側壁上’用以形成側壁氧化膜之氧化 過程在800°C溫度被執行，其避免隧道式氧化膜14特性之 劣化，因此，因氮化過程所改善之隧道式氧化膜14之資料 保留特性被保存。 一元件隔離膜（未顯示）藉沉積一 HDP氧化膜於該溝（未 顯示）執行一極化過程如一 CMP過程’與移除該硏磨墊氮 化物膜（未顯示）被形成。 如第4圖中描述，一用於一浮置閘電極之第二多晶矽膜 18， 一具有一 ΟΝΟ結構之介電膜20，一用於一控制閘電 極之第三多晶矽膜 22，一鎢矽化物膜24與一硬罩26被連 -11- 1288965. 續地形成於半導體基板ι〇之全部表面上其中隧道式氧化 膜 1 4，第一多晶矽膜1 6與元件隔離膜（未顯示）已被形成。 第二多晶矽膜18以1000至2000人厚度被形成。 ΟΝΟ介電膜20包括在800至850°C溫度下藉使用一 DCS-HTO氧化膜所形成40至60A厚度之一第一氧化膜， 在600至700°C溫度下藉使用一氮化物膜所形成40至8〇Λ 厚度之一氮化物膜，與在800至850°C溫度下藉使用一 DCS-HT0氧化膜所形成40至60人厚度之一第二氧化膜。 第三多晶矽膜22在400至500°C溫度下使用0.5E20至 5.0E20離子濃度被形成爲500至2000A厚度。 鎢矽化物膜24在400至5 00°C溫度下以500至2000 A 厚度被形成。 硬罩26藉連續形成一 800至2000A厚度PE-TE0S氧化 膜與一 300至1500人厚度丙嫌氧氮化物（acroxynitride)膜而 被形成。 其後，用以形成一閘極電極之光阻圖案（未顯示）被形成 於所產生之半導體基板10上，浮置閘電極圖案與控制閘電 極圖案G藉使用光阻圖案（未顯示）作爲一蝕刻罩執行一蝕刻 過程被分別形成。 源極與汲極區域28被形成以重疊浮置閘電極圖案，藉 使用閘極電極圖案G作爲一離子植入罩植入離子進入半導 體基板10，藉此完成全部過程，源極與汲極區域28可於 2.0E12至8.0E14劑量具有5至30KeV能量被形成，在此， 該區域之一離子植入角度以0至45°角度被傾斜且以〇至 -12- 1288965 270°角度被扭曲。 依據本發明用以製造快閃記憶元件之方法具有以下優 點： 第一，對隧道式氧化膜之累積機率均勻度藉避免半導體 基板之損害改進隧道式氧化膜與第一多晶矽膜間之介面特 性而於CCST特性中被達成（藉使用一預定的應力檢查隧道 式氧化膜之特性）。 參考第5A圖，於傳統技藝中，用於高電壓之閘氧化膜 於CR與LVR中形成隧道式氧化膜前必須被移除，一鈾刻時 間格外地增加完全移除遺留於CR與LVR中用於高電壓之閘 氧化膜，其損害半導體基板且劣化隧道式氧化膜與第一多晶 矽膜間之介面特性，因此，對隧道式氧化膜之累積機率均勻 度於CCST特性中不被達成。 依據本發明，殘存之隧道式氧化膜藉調整CR與LVR中 隧道式氧化膜形成區域之蝕刻時間而被適當地控制，且依據 隧道式氧化膜形成中之潔淨過程被移除，因此，如第5B圖 所示，對隧道式氧化膜之累積機率均勻度藉避免半導體基板 之損害改進隧道式氧化膜與第一多晶矽膜間之介面特性而 於CCST特性中被達成。 第二，單元循環特性與保留特性由於隧道式氧化膜特性 之改進而被改善。 第6A圖顯示在擦除/寫入循環後所記錄之傳統的烘熱 保留測試結果以得到對於資料保留之可靠性，程式Vt在1 0K 循環後藉1.0V於烘熱保留中被轉移，在此，程式Vt條件範 1288965. 圍從1·〇至3·〇ν，且當前程式化單元之分佈爲1.5V，即， 一 Vt轉移邊緣僅爲0.5 V，其造成故障雖然未被例示，相同 的問題發生於擦除運算中，因爲該程式與擦除運算於10K擦 除與寫入循環後被重覆，陷於隧道式氧化膜內之電子被解 脫，且臨界電壓 Vt被過度轉移而劣化烘熱保留特性。 第6B圖顯示依據本發明在擦除/寫入循環後所記錄之傳 統的烘熱保留測試結果以得到對於資料保留之早期可靠 性，因爲該程式與擦除運算於10K擦除與寫入循環後被重 覆，解脫陷於隧道式氧化膜內之電子且臨界電壓 Vt之過度 轉移被避免以改進烘熱保留特性 如第7A圖中所說明者，傳統技藝中，臨界電壓Vt由於 擦除/寫入循環後陷於隧道式氧化膜內電子之移動被過度轉 移，因此，隧道式氧化膜之循環特性被劣化，相反地，如第 7B圖中所示，依據本發明，隧道式氧化膜之於擦除/寫入循 環後未被劣化。 依據本發明，用於製造快閃記憶元件之方法對隧道式氧 化膜品質與其厚度之均勻度並無損害影響，其係依據濕蝕刻 過程藉移除形成於CR與LVR中用於高電壓閘氧化膜之一預 定厚度，且依據潔淨過程完全地移除甩於高電壓之殘存閘氧 化膜。 如先前所討論者，依據本發明，用於製造快閃記憶元件 之方法對隧道式氧化膜品質與其厚度之均勻度並無損害影 響，其係依據濕鈾刻過程藉移除形成於CR與LVR中用於高 電壓閘氧化膜之一預定厚度，且依據潔淨過程完全地移除用 -14- 1288965 於高電壓之殘存閘氧化膜。 雖然本發明連同附圖中所說明之本發明實施例已被描 述，它並不限於此，不同的替換、修改與改變可被達成而不 用逸離本發明之範疇與精神對熟知技藝人士而言係顯而易 見的。 【圖式簡單說明】 第1至4圖爲橫剖面圖說明依據本發明之一較佳實施例 之一用以製造快閃記憶元件方法之連續步驟； 第5A，6A與7A爲顯示一傳統的隧道式氧化膜特性圖； 且 第5B，6B與7B圖爲顯示依據本發明之一隧道式氧化 膜特性圖。 【主要元件符號說明】 半導體基板 12:高電壓閘氧化膜 K隧道式氧化膜 1 6 :第一多晶矽膜 1 8 :第二多晶矽膜 2〇:介電膜 22:第三多晶矽膜 24:鎢矽化物膜 26:硬罩 28:源極與汲極區域
Claims (1)
1288965. 十、申請專利範圍： 1 · 一種用於製造一快閃記憶元件方法，包括步驟： 形成用於高電壓之一閘氧化膜於一半導體基板之全部 表面上，在該半導體基板上一單元區域、一低電壓區域 與一高電壓區域已被形成； 蝕刻形成於單元區域與低電壓區域中用於高電壓之閘 氧化膜一預定深度，藉形成光阻圖案以曝露形成於單元 區域與低電壓區域中用於高電壓之閘氧化膜，且使用光 阻圖案作爲一鈾刻罩執行一濕鈾刻過程； 鲁 移除形成於單元區域與低電壓區域中用於高電壓之閘 氧化膜全部，其係藉執行一潔淨過程於所產生的結構上； 移除光阻圖案； 形成一浮置閘電極與一控制閘電極，其係藉連續形成 一隧道式氧化膜、一第一多晶矽膜、一第二多晶矽膜、 一介電膜、一第三多晶矽膜與一金屬矽化膜於所產生的 結構之全部表面上，且圖案化所產生的結構；與 形成源極與汲極區域，其係藉使用閘極電極作爲一離 _ 子植入罩植入離子。 2 .如申請專利範圍第1項之方法，其中用於高電壓之閘氧 化膜被形成爲3 00至400A之厚度，其係藉在7 5 0至 800°C溫度下執行一濕氧化過程與在一 900至910°C溫度 下20至30分鐘之一^ N2回火過程而形成。 3 .如申請專利範圍第1項之方法，其中濕鈾刻過程藉使用 混合 BOE，H2S〇4 與 SC-l(NH4〇H/H2〇2/H2〇)所準備之一蝕 刻溶液被執行，使得用於高電壓之閘氧化膜可留下1 5至 -16- 1288965. 45A厚度。 4 .如申請專利範圍第1項之方法，其中潔淨過程藉使用DHF 與 SC-l(NH4〇H/H2〇2/H2〇)被執行。 5 .如申請專利範圍第丨項之方法，其中隧道式氧化膜被形 成厚度70至100A，其係藉於溫度7 5 0至800°C下執行一 濕氧化過程與在溫度900至910 °C下20至30分鐘之一 N2回火過程，與藉在溫度800至1000°C下10至30分鐘 使用N2〇氣體回火執行一氮化過程於所產生之膜上而形 成60至90A厚度之一純氧化膜。 φ 6 .如申請專利範圍第1項之方法，進而包括步驟： 形成一溝，其係藉圖案化第一多晶矽膜、隧道式氧化 膜與半導體基板之一預定深度以在產生的結構上界定一 元件隔離區域，其中在產生的結構上第一多晶矽膜已被 形成；與 先於用以形成第二多晶矽膜步驟，藉於溝中塡滿一氧 化膜形成一元件隔離膜。 7 .如申請專利範圍第6項之方法，進而包括步驟用以在將 · 溝塡滿氧化膜前在溫度800。C下形成一氧化膜於溝之側 壁上。 -17-
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0021780A KR100538884B1 (ko) | 2004-03-30 | 2004-03-30 | 플래쉬 메모리소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200532860A TW200532860A (en) | 2005-10-01 |
| TWI288965B true TWI288965B (en) | 2007-10-21 |
Family
ID=35034210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW093138856A TWI288965B (en) | 2004-03-30 | 2004-12-15 | Method for manufacturing flash memory device |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7166510B2 (zh) |
| JP (1) | JP2005286302A (zh) |
| KR (1) | KR100538884B1 (zh) |
| DE (1) | DE102004060445A1 (zh) |
| TW (1) | TWI288965B (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575343B1 (ko) * | 2004-09-10 | 2006-05-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100673205B1 (ko) * | 2004-11-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| US7229876B2 (en) * | 2005-05-25 | 2007-06-12 | Macronix International Co., Ltd. | Method of fabricating memory |
| KR100685598B1 (ko) * | 2005-12-30 | 2007-02-22 | 주식회사 하이닉스반도체 | 이온주입용 마스크 패턴 형성 방법 |
| EP1837917A1 (en) * | 2006-03-21 | 2007-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| TWI416738B (zh) * | 2006-03-21 | 2013-11-21 | Semiconductor Energy Lab | 非揮發性半導體記憶體裝置 |
| KR100870383B1 (ko) * | 2006-05-29 | 2008-11-25 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
| KR100880310B1 (ko) * | 2006-09-06 | 2009-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100788364B1 (ko) * | 2006-12-19 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100841845B1 (ko) * | 2006-12-21 | 2008-06-27 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
| US7439134B1 (en) * | 2007-04-20 | 2008-10-21 | Freescale Semiconductor, Inc. | Method for process integration of non-volatile memory cell transistors with transistors of another type |
| KR100870297B1 (ko) * | 2007-04-27 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8008143B2 (en) * | 2009-12-30 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to form a semiconductor device having gate dielectric layers of varying thicknesses |
| EP2450945B1 (en) * | 2010-11-08 | 2013-05-29 | Imec | Method for producing a floating gate memory structure |
| DE112012006305T5 (de) * | 2012-05-03 | 2015-01-29 | Volvo Construction Equipment Ab | Vorrichtung zum halbautomatischen Öffnen/Schließen einer Tür einer Baumaschine |
| JP2014220367A (ja) * | 2013-05-08 | 2014-11-20 | 株式会社東芝 | 半導体装置 |
| CN105551994B (zh) * | 2016-02-17 | 2018-03-23 | 上海华力微电子有限公司 | 一种验证快闪存储器隧穿氧化层可靠性的方法 |
| CN108269739B (zh) * | 2016-12-30 | 2021-06-04 | 无锡华润上华科技有限公司 | 多晶硅栅极的形成方法 |
| TWI797941B (zh) * | 2022-01-03 | 2023-04-01 | 力晶積成電子製造股份有限公司 | 半導體裝置的製造方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940009597B1 (ko) * | 1991-08-22 | 1994-10-15 | 삼성전자 주식회사 | 반도체장치의 게이트산화막 형성법 |
| US5756385A (en) * | 1994-03-30 | 1998-05-26 | Sandisk Corporation | Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| JPH08130305A (ja) * | 1994-10-31 | 1996-05-21 | Sony Corp | 半導体装置の製造方法 |
| JPH09115904A (ja) * | 1995-10-14 | 1997-05-02 | Semiconductor Energy Lab Co Ltd | 酸化膜の作製方法及び酸化膜の作製装置 |
| JPH09270407A (ja) * | 1996-03-29 | 1997-10-14 | Nippon Steel Corp | 半導体装置の製造方法 |
| JP3528534B2 (ja) * | 1997-09-08 | 2004-05-17 | 信越半導体株式会社 | シリコンウエーハの洗浄方法 |
| US6013551A (en) * | 1997-09-26 | 2000-01-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby |
| JPH11204762A (ja) * | 1998-01-14 | 1999-07-30 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5981401A (en) * | 1998-03-13 | 1999-11-09 | Micron Technology, Inc. | Method for selective etching of anitreflective coatings |
| JPH11354516A (ja) * | 1998-06-08 | 1999-12-24 | Sony Corp | シリコン酸化膜形成装置及びシリコン酸化膜形成方法 |
| JP3228230B2 (ja) * | 1998-07-21 | 2001-11-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6218689B1 (en) * | 1999-08-06 | 2001-04-17 | Advanced Micro Devices, Inc. | Method for providing a dopant level for polysilicon for flash memory devices |
| JP2001284469A (ja) * | 2000-04-03 | 2001-10-12 | Sharp Corp | 半導体装置の製造方法 |
| JP4078014B2 (ja) * | 2000-05-26 | 2008-04-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びその製造方法 |
| KR100369236B1 (ko) * | 2000-09-16 | 2003-01-24 | 삼성전자 주식회사 | 바람직한 게이트 프로파일을 갖는 반도체 장치 및 그제조방법 |
| KR20020051062A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 탄탈륨 옥시 나이트라이드 캐퍼시터의 형성 방법 |
| JP4109845B2 (ja) * | 2001-08-10 | 2008-07-02 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US6812515B2 (en) * | 2001-11-26 | 2004-11-02 | Hynix Semiconductor, Inc. | Polysilicon layers structure and method of forming same |
| KR100426485B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100426482B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| JP2003197733A (ja) * | 2001-12-28 | 2003-07-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100466197B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 및 그 제조방법 |
| KR100482747B1 (ko) * | 2002-12-18 | 2005-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
-
2004
- 2004-03-30 KR KR10-2004-0021780A patent/KR100538884B1/ko not_active IP Right Cessation
- 2004-12-14 DE DE102004060445A patent/DE102004060445A1/de not_active Withdrawn
- 2004-12-15 TW TW093138856A patent/TWI288965B/zh not_active IP Right Cessation
- 2004-12-21 US US11/018,701 patent/US7166510B2/en not_active Expired - Fee Related
- 2004-12-22 JP JP2004370499A patent/JP2005286302A/ja active Pending
-
2006
- 2006-12-04 US US11/633,168 patent/US7465630B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005286302A (ja) | 2005-10-13 |
| TW200532860A (en) | 2005-10-01 |
| DE102004060445A1 (de) | 2005-10-20 |
| KR100538884B1 (ko) | 2005-12-23 |
| US20050221558A1 (en) | 2005-10-06 |
| US7465630B2 (en) | 2008-12-16 |
| US20070077710A1 (en) | 2007-04-05 |
| US7166510B2 (en) | 2007-01-23 |
| KR20050097059A (ko) | 2005-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI288965B (en) | Method for manufacturing flash memory device | |
| US8507340B2 (en) | Method of fabricating a nonvolatile memory | |
| JP5410666B2 (ja) | 半導体装置 | |
| JP4149095B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2004349393A (ja) | 半導体装置の製造方法 | |
| TWI638446B (zh) | 半導體裝置之製造方法 | |
| JP2007184533A (ja) | 半導体素子のリセスチャネル用トレンチ形成方法 | |
| JP2004179624A (ja) | 半導体素子の製造方法 | |
| JP4540320B2 (ja) | 半導体装置の製造方法 | |
| JPWO2004017418A1 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP5365054B2 (ja) | 半導体装置の製造方法 | |
| US10026744B2 (en) | Method of manufacturing semiconductor device | |
| US6777279B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JP5030049B2 (ja) | フラッシュメモリ素子、その駆動方法および製造方法 | |
| JP4082280B2 (ja) | 半導体装置およびその製造方法 | |
| JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
| JP4584645B2 (ja) | 半導体装置の製造方法 | |
| KR100618709B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| JP2006310484A (ja) | 半導体装置の製造方法 | |
| JP2004179301A (ja) | 半導体集積回路装置の製造方法 | |
| US20220123000A1 (en) | Method of manufacturing semiconductor device | |
| TWI278920B (en) | Method of manufacturing a semiconductor device | |
| JP4951585B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100995329B1 (ko) | 반도체 소자의 제조 방법 | |
| JP5073158B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |