KR100781888B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명에서는 반도체 소자의 제조방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 게이트 영역을 정의하는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴 양측의 반도체 기판상에 반도체층을 형성하는 단계; 상기 절연막 패턴을 표면으로부터 소정두께만큼 선택적으로 제거하는 단계; 상기 반도체층 사이의 잔류하는 절연막 패턴상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 사이의 절연막 패턴 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 반도체층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
게이트 전극, 반도체층, CMP, 트렌치, 에피택셜

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 제조방법에 관해 개시된다.
일반적으로 반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스/드레인의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다.
이것은 채널의 길이가 종래의 장채널(Long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하기 때문이다.
이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인간의 채널 즉 게이트아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 하고, 반도체 기판내의 불순물 농도를 감소시켜야한다.
그러나 무엇보다도 얕은 접합(Shallow Junction)을 형성시켜야 한다는 점이 중요하다.
이를 위하여 반도체 소자의 제조공정에서 이온주입 장비 및 후속되는 열처리 공정에서 얕은 접합을 실현할 수 있는 방법에 대한 모색이 계속되고 있다.
또한, 모스 트랜지스터(MOS Transistor)는 저농도 드레인(LDD: Light Doped Drain, 이하 'LDD'라 칭함) 구조로 대표된다고 할 수 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 포토레지스트(12)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(12)를 선택적으로 패터닝하여 게이트 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(12)를 마스크로 이용하여 상기 반도체 기판(11)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(13)를 형성한다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(12)를 제거하고, 상기 트렌치(13)의 하부에 소자의 절연파괴 특성을 향상시키기 위하여 HDP 방식을 통해 산화막(14)을 형성한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)에 열산화 공정을 실시하여 트렌치(13)를 포함하여 노출된 반도체 기판(11)의 표면에 게이트 산화막(15)을 형성하고, 상기 게이트 산화막(15)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 형성한다.
이어서, 상기 반도체 기판(11)의 상부 표면이 노출되도록 상기 폴리 실리콘막의 전면에 CMP 공정을 실시하여 상기 트렌치(13) 내부에 게이트 전극(16)을 형성한다.
이후, 도면에는 도시하지 않았지만, 상기 게이트 전극(16) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역을 형성함으로써 반도체 소자를 제조한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 트렌치의 하부에 소자의 절연파괴 특성을 향상시키기 위해서 HDP 방식을 이용하여 산화막을 형성하고 있지만, 지속적으로 소자의 디자인 사이즈(design size)가 점점 작아짐에 따라서 트렌치의 폭 사이즈도 점점 작아지고 그리하여 트렌치 하부 영역에 산화막과 같은 절연체를 채워 넣기가 점점 어려워져 절연파괴 특성이 저하된다.
본 발명은 트렌치 하부 영역에 용이하게 절연 물질을 채워 넣음으로써 소자의 절연파괴 특성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 게이트 영역을 정의하는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴 양측의 반도체 기판상에 반도체층을 형성하는 단계; 상기 절연막 패턴을 표면으로부터 소정두께만큼 선택적으로 제거하는 단계; 상기 반도체층 사이의 잔류하는 절연막 패턴상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 사이의 절연막 패턴 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 반도체층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(101)상에 산화막 등의 절연막을 CVD 등으로 증착하여 형성한다.
이어, 상기 절연막상에 포토레지스트(103)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(103)를 선택적으로 패터닝하여 게이트 영역을 정의한다.
그리고 상기 패터닝된 포토레지스트(103)를 마스크로 이용하여 상기 절연막을 선택적으로 제거하여 절연막 패턴(102)을 형성한다.
도 2b에 도시한 바와 같이, 상기 포토레지스트(103)를 제거하고, 상기 절연막 패턴(102)을 마스크로 이용하여 상기 노출된 반도체 기판(101)에 선택적으로 에피택셜 공정을 실시하여 상기 절연막 패턴(102) 양측의 반도체 기판(101)상에 반도체층(104)을 형성한다.
여기서, 상기 절연막 패턴(102) 양측에 형성된 반도체층(104)은 상기 절연막 패턴(102)과 동일한 높이로 형성된다.
도 2c에 도시한 바와 같이, 상기 절연막 패턴(102)을 표면으로부터 소정두께만큼 선택적으로 제거한다.
여기서, 상기 절연막 패턴(102)은 식각량을 조절하여 절연파괴 및 소자의 특성에 따라서 필요한 만큼 식각하게 된다.
또한, 상기 절연막 패턴(102)의 식각은 케미컬(chemical)을 이용한 습식 식각이나 플라즈마(plasma) 방식에 의한 건식 식각을 이용한다.
이어서, 상기 반도체층(104)을 포함한 반도체 기판(101)의 전면에 열 공정에 상기 반도체층(104)의 표면에 게이트 절연막(105)을 형성하고, 상기 게이트 절연막(105)상에 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 폴리 실리콘층(106a)을 형성한다.
도 2d에 도시한 바와 같이, 상기 폴리 실리콘층(106a)의 전면에 CMP(Chemical Mechanical Polishing) 공정으로 상기 반도체층(104)의 상부 표면을 연마 앤드 포인트(end point)로 하여 연마를 실시하여 상기 반도체층(104) 사이에 게이트 전극(106)을 형성한다.
이후, 도면에는 도시하지 않았지만, 상기 게이트 전극(106) 양측의 반도체층(104) 표면내에 소오스/드레인 불순물 영역을 형성함으로써 반도체 소자를 제조한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 절연파괴 방지를 위하여 하드 마스크용 산화막 및 에피택셜 공정을 이용함으로써 트렌치 하부 영역의 산화막 증착이 가능하여 점점 작아지는 소자의 디자인 사이즈에도 불구하고 절연파괴 특성을 향상시킬 수 있고, 더 넓은 공정 마진을 확보할 수 있다.

Claims (5)

  1. 반도체 기판상에 게이트 영역을 정의하는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴 양측의 반도체 기판상에 반도체층을 형성하는 단계;
    상기 절연막 패턴을 표면으로부터 소정두께만큼 선택적으로 제거하는 단계;
    상기 반도체층 사이의 잔류하는 절연막 패턴상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 사이의 절연막 패턴 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 반도체층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 반도체층은 상기 절연막 패턴을 마스크로 상기 반도체 기판에 에피택셜 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 반도체층은 상기 절연막 패턴과 동일한 높이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 절연막 패턴의 제거는 케미컬을 이용한 습식 식각에 의해 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 절연막 패턴의 제거는 플라즈마(plasma) 방식에 의한 건식 식각에 의해 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (3)

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Publication number Priority date Publication date Assignee Title
KR20010004598A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자의 게이트 형성방법
JP2001024189A (ja) 1999-07-08 2001-01-26 Fujitsu Ltd 半導体装置の製造方法
KR20020048273A (ko) * 2000-12-18 2002-06-22 박종섭 반도체소자의 제조방법

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