KR100684437B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 반도체 기판 상에 산화막, 폴리실리콘막, ONO막 및 폴리실리콘막을 차례로 적층시킨 후 포토레지스트를 마스킹하고, 식각을 실시하여 게이트 라인 형성 단계; SAS 포토레지스트를 형성하고 식각을 실시하여 샬로우 트렌치를 형성하는 단계; 상기 샬로우 트렌치 상에 이온주입하는 단계; 리모트 플라즈마 식각을 통해서 결함을 제거하는 단계; 및 세정 공정을 실시하고, 상기 기판 전면 상에 산화막을 형성하는 단계를 포함한다.
따라서, 본 발명의 반도체 소자 제조 방법은 산화막의 막질 특성을 향상시켜 플래쉬 메모리 동작시 전자의 손실을 방지하여 원할한 동작이 일어나게 한다. 즉, SAS RIE 및 이온 주입 시 발생하는 실리콘 격자의 손상을 제거하여 전기적으로 우수한 산화막의 형성을 이룰수 있고, 또한 게이트 라인의 양쪽면이 즉 손상이 있는 부분과 없는 부분의 특성을 같게 하여 한쪽으로 손실을 방지하는 효과가 있다.
포토레지스트, SAS, 플래쉬 메모리

Description

반도체 소자 제조 방법{Method for manufacturing the semiconductor device}
도 1a 내지 도 1f는 본 발명에 의한 반도체 소자 제조 방법 단면도.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 자세하게는 자기 정렬 소스(Self-Align Source ; 이하 'SAS'라 함) 형성을 통해서, 산화막의 막질 특성을 향상시켜 플래쉬 메모리 동작시 전자의 손실을 방지하여 원할한 동작이 일어나게 한다. 즉, 자기정렬 반응 이온 에칭(Reactive Ion Etching) 및 이온 주입 시 발생하는 실리콘 격자의 손상을 제거하여 전기적으로 우수한 산화막의 형성에 관한 것이다.
일반적으로, 플래시 메모리 소자의 제조공정중 SAS 구조(Scheme)을 사용할 경우, 셀지역(Cell region)에서의 소오스영역 및 드레인영역 간의 저항을 감소시키고자 STI(Shallow Trench Isolation) 공정시 트렌치의 타겟(Target)을 낮게 가져가 트렌치의 깊이를 얇게 형성한다. 반면, 주변 회로지역(Peripheral region)에서는, 그 지역 특성상 인가되는 고전압과, 웰 간의 고립(Isolation)문제를 고려하여 STI 공정시 트렌치의 타겟을 높게 가져가 셀지역의 트렌치의 깊이보다 깊게 트렌치를 형성한다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 소자인 플래쉬 메모리 소자에서 전하 보유(Charge retention) 특성이 소자의 신뢰성에 영향을 주는 주된 요인이다. 전하 보유이란 플래쉬 메모리 소자만의 특성으로서, 플로팅 게이트 내의 전자가 외부 자극에 의해 손실(loss)되거나 추가(gain)되는 것으로, 그 주요 경로는 소오스 에지(edge) 쪽인 것으로 알려져 있다.
종래 기술에 의한 플래쉬 메모리 제조 방법은 필드 산화막이 형성된 반도체 기판 상에 터널 산화막을 형성하고, 일반적인 게이트 전극 형성공정에 의해 플로팅 게이트, 유전체막, 콘트롤 게이트 및 탑산화막이 적층된 스택 게이트 전극을 형성한다. 이후, 셀 소오스 마스크를 이용한 사진 및 식각공정으로 셀 소오스 형성 예정 영역이 개방되는 제1 포토레지스트 패턴을 형성하고 LDD 이온주입 공정을 실시하며, 이로 인해 소오스 영역이 형성된다.
다음에 LDD 이온주입에 의한 터널 산화막이 손상(damage)을 완화시키기 위하여 1차 열처리 공정을 실시한다. 제 1 PR 패턴을 제거하고, SAS 마스크를 이용한 사진 및 식각 공정으로 셀 소오스 영역이 노출되는 제 2 포토레지스트 패턴을 형성하고, 노출된 소오스 영역의 필드 산화막을 제거한다. 이후, SAS에 의한 소오스측 터널 산화막의 손상완화와 차지 리텐션 특성 강화를 위해 2차 열처리 공정을 실시 한다.
다음, 제 2 PR 패턴을 제거하고, 셀 영역 전체를 개방하여 소오스/드레인 이온주입 공정을 실시하므로써, 드레인 영역이 형성되고 동시에 필드 산화막이 제거되어 노출된 반도체 기판에 쉘로우 접합 영역이 형성된다. 또한, 소오스 영역과 쉘로우 접합 영역이 연결되어 공통 소오스 라인이 형성되게 된다.
다음, 전체구조 상에 절연물질을 증착하고 스페이서 식각 공정을 형성하여 스택 게이트 양측벽에 스페이서 절연막을 형성한다. 이후, 층간 절연막 형성 및 콘택 마스크를 이용한 식각공정으로 소오스 콘택 및 드레인 콘택을 형성한다.
SAS 기술을 이용한 플래쉬 메모리 소자의 제조시 건식식각 및 이온주입에 의한 결함이 발생하여 게이트의 양쪽면에 산화막의 두께가 달라지는 현상이 나타난다. 상기 문제는 플래쉬 소자의 산화막의 막질 특성을 저하시켜 동작시 전자의 손실이 발생하여 소자 동작시 문제를 야기시킨다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, SAS 형성을 통해서, 산화막의 막질 특성을 향상시켜 플래쉬 메모리 동작시 전자의 손실을 방지하여 원할한 동작이 일어나게 한다. 즉, SAS RIE 및 이온 주입 시 발생하는 실리콘 격자의 손상을 제거하여 전기적으로 우수한 산화막의 형성을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판 상에 산화막, 폴리실리콘막, ONO막 및 폴리실리콘막을 차례로 적층시킨 후 포토레지스트를 마스킹하고, 식각을 실시하여 게이트 라인 형성 단계; SAS 포토레지스트를 형성하고 식각을 실시하여 샬로우 트렌치를 형성하는 단계; 상기 샬로우 트렌치 상에 이온주입하는 단계; 리모트 플라즈마 식각을 통해서 결함을 제거하는 단계; 및 세정 공정을 실시하고, 상기 기판 전면 상에 산화막을 형성하는 단계를 포함하는 특징으로 하는 반도체 소자 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 실명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1f는 본 발명에 의한 반도체 소자 제조 방법 단면도이다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(도시안됨) 상에 산화막(10), 폴리실리콘막(11), ONO막(12), 폴리실리콘막(13)을 차례로 적층시킨 후 포토레지스트를 마스킹하여 식각을 실시하여, 게이트 라인을 형성한다.
다음, 도 1b 내지 도 1c에 도시된 바와 같이 SAS 포토레지스트(14)를 형성하고 식각하여 샬로우 트렌치를 형성한다.
상기 식각 방법은 건식 식각 방법을 사용한다. 이때 100mTorr 내지 130mTorr의 압력, 상부 파워는 800W 내지 1500W, 하부 파워는 800W 내지 1300W, 3sccm 내지 5sccm의 C4F8의 유량, 2sccm 내지 6sccm의 CHF3의 유량, 1sccm 내지 5sccm의 O2의 유량, 100sccm 내지 300sccm의 Ar유량 조건을 사용한다.
다음, 도 1d에 도시된 바와 같이 샬로우 트렌치 상에 이온주입을 실시한다.
다음, 도 1e에 도시된 바와 같이 식각을 통해서 결함을 제거한다. 상기 식각 방법은 리모트 플라즈마(remote plasma)를 사용해서 이온들을 반응실내 이온의 유입을 막고 근본적인 반응만 일어나게 한다.
상기 반응을 위해서 냉각 장치(chiller)를 사용한 온도제어 또는 Al2O3 증착 혹은 테플론 코팅(Teflon Coating)을 사용하며, 수정이나 사파이어를 통한 플라즈마를 발생시킨다. 상기 식각 조건은 300W 내지 500W의 전력, 300mTorr 내지 500mTorr의 압력, 30sccm 내지 80sccm의 CF4 유량, 300sccm 내지 500sccm의 O2 유량을 사용한다.
다음, 도 1f에 도시된 바와 같이 세정 공정을 실시하고, 산화막(15)을 형성한다.
상술한 본 발명 실시예는 SAS 형성을 통해서, 산화막의 막질 특성을 향상시켜 플래쉬 메모리 동작시 전자의 손실을 방지하여 원할한 동작이 일어나게 한다. 즉, SAS RIE 및 이온 주입 시 발생하는 실리콘 격자의 손상을 제거하여 우수한 산화막의 형성을 이룰수 있다.
또한 게이트 라인의 양쪽면이 즉 손상이 있는 부분과 없는 부분의 특성을 같게 하여 한쪽으로 손실을 방지 할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자 제조 방법은 산화막의 막질 특성을 향상시켜 플래쉬 메모리 동작시 전자의 손실을 방지하여 원할한 동작이 일어나게 한다. 즉, SAS RIE 및 이온 주입 시 발생하는 실리콘 격자의 손상을 제거하여 전기적으로 우수한 산화막의 형성을 이룰수 있고, 또한 게이트 라인의 양쪽면이 즉 손상이 있는 부분과 없는 부분의 특성을 같게 하여 한쪽으로 손실을 방지하는 효과가 있다.

Claims (5)

  1. 반도체 소자 제조 방법에 있어서,
    (가) 반도체 기판 상에 산화막, 폴리실리콘막, ONO막 및 폴리실리콘막을 차례로 적층시킨 후 포토레지스트를 마스킹하고, 식각을 실시하여 게이트 라인 형성 단계;
    (나) SAS 포토레지스트를 형성하고 식각을 실시하여 샬로우 트렌치를 형성하는 단계;
    (다) 상기 샬로우 트렌치 상에 이온주입하는 단계;
    (라) 리모트 플라즈마 식각을 통해서 결함을 제거하는 단계; 및
    (마) 세정 공정을 실시하고, 상기 기판 전면 상에 산화막을 형성하는 단계
    를 포함하는 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 (나) 단계의 식각 방법을 건식 식각으로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2항에 있어서,
    상기 건식 식각 시 100mTorr 내지 130mTorr의 압력, 상부 파워는 800W 내지 1500W, 하부 파워는 800W 내지 1300W, 3sccm 내지 5sccm의 C4F8의 유량, 2sccm 내지 6sccm의 CHF3의 유량, 1sccm 내지 5sccm의 O2의 유량, 100sccm 내지 300sccm의 Ar유량 조건임을 특징으로 하는 반도체 소자 제조 방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 리모트 플라즈마 식각 조건을 300W 내지 500W의 전력, 300mTorr 내지 500mTorr의 압력, 30sccm 내지 80sccm의 CF4 유량, 300sccm 내지 500sccm의 O2 유량임을 특징으로 하는 반도체 소자 제조 방법.
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