KR100955829B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 239000012808 vapor phase Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 이를 위하여 본 발명은, 하드 마스크 패턴에 따라 VPC 공정을 이용하여 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)를 각각 형성하는 종래 방법과는 달리, 플로팅 게이트가 형성된 반도체 기판 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차 형성하고, 그 상부를 평탄화한 후에, 제 3 산화막을 형성하며, 그 상부에 형성된 제 1 포토 레지스트 패턴에 따라 폴리 실리콘막을 갭필하는 방식으로 증착한 후에 그 상부에 하드 마스크를 형성하고, 컨트롤 게이트 형성 영역에 대응하는 제 2 포토 레지스트 패턴에 따라 하드 마스크 패턴을 형성한 후에 이러한 하드 마스크 패턴에 따라 제 1 산화막, 질화막, 제 2 산화막, 제 3 산화막 및 플로팅 게이트를 식각함으로써, 소자 결함을 방지하여 플래시 메모리 소자를 효과적으로 제조할 수 있는 것이다.
플래시 메모리 소자(Flash Memory Device), 플로팅 게이트(floating gate), 컨트롤 게이트(control gate)
Description
본 발명은 플래시 메모리 소자(Flash Memory Device)의 제조 방법에 관한 것으로, 더욱 상세하게는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)를 포함하는 적층 구조의 게이트를 갖는 플래시 메모리 소자를 제조하는데 적합한 플래시 메모리 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 플래시 메모리 소자는 비휘발성 메모리 소자로 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 가지고 있으며, 터널 산화막 상에 플로팅 게이트 및 컨트롤 게이트의 적층 구조가 2층의 도전성 폴리 실리콘 구조로 구비되고 있다.
특히, 플로팅 게이트와 컨트롤 게이트 사이에는 층간 유전층으로 ONO(Oxide/Nitride/Oxide) 구조의 커패시터 구조가 형성되며, 컨트롤 게이트에 바이어스(bias)를 인가해 ONO막을 거쳐 플로팅 게이트에 바이어스를 인가한다. 이러한 플래시 메모리는 프로그램(program)과 이레이즈(erase)를 상대적으로 높은 바이어스에서 동작시키고 있다.
한편, 종래에 플래시 메모리 소자를 제조하는 과정에 대해 설명하면, 소자 분리 영역에 의하여 활성 영역(active area)이 정의된 반도체 기판 상에 터널 산화막(tunnel oxide)을 형성한다.
이어서, 터널 산화막 위에 플로팅 게이트로 사용될 제 1 폴리 실리콘막을 증착하고, 제 1 폴리 실리콘막 위에 층간 유전막으로 사용될 ONO막을 증착한다. 여기에서, ONO막은 산화막, 질화막, 산화막이 연속적으로 적층된 막으로 커플링 비(coupling ratio)를 향상시킬 목적으로 주로 사용된다.
다음에, ONO막 위에 컨트롤 게이트로 사용될 제 2 폴리 실리콘막을 증착한 후에, 제 2 폴리 실리콘막, ONO막, 제 2 폴리 실리콘막을 패터닝함으로써, 플로팅 게이트, 층간 유전막, 컨트롤 게이트로 이루어지는 적층 게이트를 형성한다.
하지만, 종래의 플래시 메모리 소자의 제조 과정에서 컨트롤 게이트를 패터닝하는데 있어 포토 레지스트 패턴의 마진(margin)이 부족하여 하드 마스크(Hard Mask)를 이용하여 패터닝하고 있는데, 이러한 하드 마스크를 제거하기 위해 VPC(Vaper Phase Cleaning) 공정을 사용한다. 이러한 VPC 공정을 사용하는 이유는 실리콘 질화막과 폴리 실리콘막의 선택비가 좋아서 하드 마스크를 제거하는데 용이하기 때문인데, 이러한 VPC 공정으로 인해 플로팅 게이트(Floating Gate)와 컨트롤 게이트(Control Gate)의 사이에 있는 ONO막에 스테레스로 작용하여 소자 결함을 발생시키는 요인으로 작용하고 있다. 일 예로서, 도 1에 도시한 바와 같이 VPC 공정으로 인해 ONO막의 결함이 발행함을 알 수 있다.
이에 따라, 본 발명은 플래시 메모리 소자의 제조 과정에서 컨트롤 게이트로 이용되는 폴리 실리콘막을 포토레지스트 패턴에 따라 매립하는 방식으로 증착하여 컨트롤 게이트를 형성할 수 있는 플래시 메모리 소자의 제조 방법을 제공하고자 한다.
또한, 본 발명은 매립 방식의 컨트롤 게이트를 형성하여 VPC 공정을 최소화함으로써 소자 결함의 발생을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하고자 한다.
본 발명은, 플로팅 게이트가 패터닝된 반도체 기판 상부에 제 1 산화막과 질화막을 증착하는 단계와, 상기 질화막의 상부에 제 2 산화막을 증착한 후 상기 질화막까지 평탄화하는 단계와, 상기 평탄화된 반도체 기판의 상부에 제 3 산화막을 증착하는 단계와, 상기 제 3 산화막의 상부에 컨트롤 게이트 형성 영역을 정의하는 제 1 포토 레지스트 패턴을 형성하는 단계와, 상기 제 1 포토레지스트 패턴에 따라 상기 컨트롤 게이트 형성 영역에 폴리 실리콘막을 매립하는 단계와, 상기 폴리 실리콘막이 매립된 상기 반도체 기판 상부에 제 2 포토레지스트 패턴에 따라 하드 마스크 패턴을 형성하는 단계와, 상기 제 1 포토레지스트 패턴 및 제 2 포토레지스트 패턴을 제거한 후에 상기 하드 마스크 패턴에 따라 VPC(Vapor Phase Cleaning)을 이용하여 상기 반도체 기판까지 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명은, 하드 마스크 패턴에 따라 VPC 공정을 이용하여 플로팅 게이트 및 컨트롤 게이트를 각각 형성하는 종래 방법과는 달리, 플로팅 게이트가 형성된 반도체 기판 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차 형성하고, 그 상부를 평탄화한 후에, 제 3 산화막을 형성하며, 그 상부에 형성된 제 1 포토 레지스트 패턴에 따라 폴리 실리콘막을 갭필하는 방식으로 증착하여 컨트롤 게이트를 형성하고, 제 2 포토레지스트 패턴에 따라 하드 마스크 패턴을 형성한 후 제 1 포토 레지스트 패턴 및 제 2 포토 레지스트 패턴을 제거하고, 하드 마스크 패턴에 따라 식각하여 플로팅 게이트와 컨트롤 게이트를 포함하는 플래시 메모리 소자를 제조함으로써, 종래에 플로팅 게이트 및 컨트롤 게이트를 형성할 경우 각각 수행된 VPC 공정을 최소화하여 소자 결함을 방지할 수 있어 플래시 메모리 소자의 수율을 향상시킬 수 있다.
본 발명의 기술요지는, 플로팅 게이트가 형성된 반도체 기판 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차 형성하고, 그 상부를 평탄화한 후에, 제 3 산화막을 형성하며, 그 상부에 형성된 제 1 포토 레지스트 패턴에 따라 폴리 실리콘막을 갭필하는 방식으로 증착한 후에 그 상부에 하드 마스크를 형성하고, 컨트롤 게이트 형성 영역에 대응하는 제 2 포토 레지스트 패턴에 따라 하드 마스크 패턴을 형성한 후에 이러한 하드 마스크 패턴에 따라 제 1 산화막, 질화막, 제 2 산화막, 제 3 산화막 및 플로팅 게이트를 식각한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 2a 내지 도 2k는 본 발명의 일 실시 예에 따라 플래시 메모리 소자의 게이트를 형성하는 과정을 나타내는 공정 순서도이다.
도 2a를 참조하면, 소자 분리 영역에 의하여 정의된 활성 영역(active area)에 터널 산화막(tunnel oxide, 미도시됨)이 형성된 반도체 기판(200)의 터널 산화막 위에 제 1 폴리 실리콘막을 증착한 후에 이를 패터닝하여 플로팅 게이트(202)를 형성한다. 여기에서, 제 1 폴리 실리콘막은 이온 도핑된 폴리 실리콘막을 이용하여 형성할 수 있다.
그리고, 도 2b에 도시한 바와 같이 플로팅 게이트(202)가 형성된 반도체 기판(200) 상부 전면에 제 1 산화막(204)과 질화막(206)을 순차적으로 증착하며, 제 1 산화막(204)과 질화막(206)이 순차적으로 증착된 반도체 기판(200) 상부 전면에 도 2c에 도시한 바와 같이 제 2 산화막(208)을 증착한다. 여기에서, 제 1 산화막(204)은 예를 들면, 고온 산화막(HTO : High Temperature Oxide)이 바람직하며, 이는 TEOS를 이용하여 화학 기상 증착(CVD : Chemical Vapor Deposition) 공정을 통해 형성될 수 있고, 질화막(206)은 예를 들면, SiN, Si3N4, SiNx 등과 같은 실리콘 질화막을 이용하여 형성될 수 있다.
다음에, 제 2 산화막(208)이 증착된 반도체 기판(200) 상부면을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 이용하여 질화막(206)을 EPD(End Point Detector)로 하여 평탄화하고, 평탄화된 반도체 기판(200) 상부에 도 2d에 도시한 바와 같이 제 3 산화막(210)을 증착한다. 여기에서, 제 3 산화막(210)은 예를 들면, 고온 산화막(HTO)이 바람직하며, 이는 TEOS를 이용하여 화학 기상 증착(CVD) 공정을 통해 형성될 수 있고, 예를 들면, 60 Å - 80 Å의 두께로 형성할 수 있다.
이어서, 제 3 산화막(210)이 형성된 반도체 기판(200) 상부에 스핀 코팅 등의 방법으로 제 1 포토 레지스트를 도포한 후에, 이에 대한 포토리소그래피 공정(예를 들면, 노광, 현상 등)을 수행하여 제 1 포토레지스트 패턴(212)을 형성함으로써, 도 2e에 도시한 바와 같이 컨트롤 게이트 형성 영역(A)을 정의한다. 이 때, 제 1 포토 레지스트는 예를 들면, 2200 Å - 2300 Å의 두께로 형성할 수 있다.
그리고, 제 1 포토레지스트 패턴(212)이 형성된 반도체 기판(200)의 컨트롤 게이트 형성 영역에 제 2 폴리 실리콘막을 갭필하는 방식으로 증착하여 도 2f에 도시한 바와 같이 컨트롤 게이트(214)를 형성한다. 여기에서 제 2 폴리 실리콘막은 이온 도핑된 폴리 실리콘막을 이용하여 형성할 수 있고, 예를 들면, 2100 Å - 2200 Å의 두께 범위로 형성할 수 있으며, 컨트롤 게이트(214) 형성 이후에 그 상부면을 평탄화할 수 있다.
또한, 컨트롤 게이트(214)가 형성된 반도체 기판(200) 상부에 도 2g에 도시한 바와 같이 하드 마스크(216)를 형성한다. 여기에서, 하드 마스크(216)는 예를 들면, 저압 화학 기상 증착용막인 LP-TEOS막 등을 이용하여 형성될 수 있으며, 이러한 하드 마스크(216)는 예를 들면, 450 Å - 550 Å의 두께로 형성할 수 있다.
다음에, 하드 마스크(216)가 형성된 반도체 기판(200) 상부에 컨트롤 게이트 형성 영역에 대응하는 영역에 스핀 코팅 등의 방식으로 제 2 포토 레지스트를 도포한 후, 이에 대한 포토리소그래피 공정(예를 들면, 노광, 현상 등)을 수행하여 도 2h에 도시한 바와 같이 제 2 포토레지스트 패턴(218)을 형성한다.
그리고, 반도체 기판(200) 상부에 형성된 제 2 포토레지스트 패턴(218)에 따라 LP-TEOS막 등을 이용하여 형성된 하드 마스크(216)를 반응성 이온 에칭(RIE : Reactive Ion Etching) 등의 방식으로 식각하여 도 2i에 도시한 바와 같이 하드 마스크 패턴(216a)을 형성한다.
또한, 하드 마스크 패턴(216a)이 형성된 반도체 기판(200)을 N2, O2 등을 이 용한 소정의 애싱(ashing) 공정을 통해 도 2j에 도시한 바와 같이 제 1 포토레지스트 패턴(212)과 제 2 포토레지스트 패턴(218)을 제거한다.
이어서, 반도체 기판(200)에 형성된 하드 마스크 패턴(216a)에 따라 제 3 산화막(210), 제 2 산화막(208), 질화막(206) 및 제 1 산화막(204)을 VPC 공정을 이용하여 순차적으로 식각한 후에, 이러한 하드 마스크 패턴(216a)을 제거하여 도 2k에 도시한 바와 같이 플로팅 게이트(202)와, 제 1 산화막(204), 질화막(206), 제 3 산화막(210) 및 컨트롤 게이트(214)를 갖는 플래시 메모리 소자를 제조한다. 여기에서, 제 1 산화막(204), 질화막(206) 및 제 3 산화막(210)이 ONO막을 형성하며, VPC 공정은 예를 들면, 75 ℃ - 85 ℃에서 중량비 35 % - 45 %의 불산(HF) 등을 이용하여 식각하는 것을 의미한다.
따라서, 플로팅 게이트가 형성된 반도체 기판 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차 형성하고, 그 상부를 평탄화한 후에, 제 3 산화막을 형성하며, 그 상부에 형성된 제 1 포토 레지스트 패턴에 따라 폴리 실리콘막을 갭필하는 방식으로 증착한 후에 그 상부에 하드 마스크를 형성하고, 컨트롤 게이트 형성 영역에 대응하는 제 2 포토 레지스트 패턴에 따라 하드 마스크 패턴을 형성한 후에 이러한 하드 마스크 패턴에 따라 제 1 산화막, 질화막, 제 2 산화막, 제 3 산화막 및 플로팅 게이트를 식각함으로써, 플래시 메모리 소자를 제조할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여 러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1은 종래에 따라 플래시 메모리 소자의 제조 과정에서 VPC 공정으로 인해 ONO막에 결함이 발생함을 나타낸 도면,
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따라 플래시 메모리 소자의 게이트를 형성하는 과정을 나타내는 공정 순서도.
Claims (6)
- 플로팅 게이트가 패터닝된 반도체 기판 상부에 제 1 산화막과 질화막을 증착하는 단계와,상기 질화막의 상부에 제 2 산화막을 증착한 후 상기 질화막까지 평탄화하는 단계와,상기 평탄화된 반도체 기판의 상부에 제 3 산화막을 증착하는 단계와,상기 제 3 산화막의 상부에 컨트롤 게이트 형성 영역을 정의하는 제 1 포토 레지스트 패턴을 형성하는 단계와,상기 제 1 포토레지스트 패턴에 따라 상기 컨트롤 게이트 형성 영역에 폴리 실리콘막을 매립하는 단계와,상기 폴리 실리콘막이 매립된 상기 반도체 기판 상부에 제 2 포토레지스트 패턴에 따라 하드 마스크 패턴을 형성하는 단계와,상기 제 1 포토레지스트 패턴 및 제 2 포토레지스트 패턴을 제거한 후에 상기 하드 마스크 패턴에 따라 VPC(Vapor Phase Cleaning)을 이용하여 상기 반도체 기판까지 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플래시 메모리 소자의 제조 방법은,상기 폴리 실리콘막을 매립한 후 그 상부를 평탄화하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 플래시 메모리 소자의 제조 방법은,상기 반도체 기판까지 식각한 후에 상기 하드 마스크 패턴을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항, 제 2 항 또는 제 3항에 있어서,상기 하드 마스크 패턴은, 저압 화학 기상 증착용막인 LP-TEOS막을 이용하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 질화막은, 실리콘 질화막을 이용하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 3 산화막은, HTO(High Temperature Oxide)막인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070127214A KR100955829B1 (ko) | 2007-12-07 | 2007-12-07 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070127214A KR100955829B1 (ko) | 2007-12-07 | 2007-12-07 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090060064A KR20090060064A (ko) | 2009-06-11 |
| KR100955829B1 true KR100955829B1 (ko) | 2010-05-06 |
Family
ID=40990064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070127214A KR100955829B1 (ko) | 2007-12-07 | 2007-12-07 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100955829B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040025947A (ko) * | 2002-09-17 | 2004-03-27 | 아남반도체 주식회사 | 플레쉬 메모리 소자의 제조 방법 |
| KR20060074174A (ko) * | 2004-12-27 | 2006-07-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트 전극 패턴 형성방법 |
| KR20060118734A (ko) * | 2005-05-17 | 2006-11-24 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100788364B1 (ko) | 2006-12-19 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
2007
- 2007-12-07 KR KR1020070127214A patent/KR100955829B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040025947A (ko) * | 2002-09-17 | 2004-03-27 | 아남반도체 주식회사 | 플레쉬 메모리 소자의 제조 방법 |
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| KR100788364B1 (ko) | 2006-12-19 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR20090060064A (ko) | 2009-06-11 |
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