KR20030053315A - 플래쉬 메모리 셀 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀 및 그의 제조 방법에 관한 것으로, 반도체 기판을 활성영역과 비활성영역으로 정의하기 위한 트랜치; 상기 트랜치를 매립하며, 소정 돌출부를 갖는 트랜치 절연막; 상기 활성영역에 형성되는 불순물 영역; 상기 돌출부를 경계로 고립되며, 요철부를 갖는 플로팅 게이트; 및 상기 플로팅 게이트 상에 형성되는 유전체막 및 컨트롤 게이트를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀을 제시한다.
Description
본 발명은 플래쉬 메모리 셀 및 그의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트(Self aligned floating gate) 형성시 발생하는 모트(Moat)를 방지함과 아울러 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 향상시킬 수 있는 플래쉬 메모리 셀 및 그의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 셀(Flash memory cell)은 소자 분리 공정으로 STI(Shallow Trench Isolation) 공정을 이용하여 구현하고 있는데, 마스크 패터닝(Mask patterning)을 이용한 플로팅 게이트의 아이솔레이션(Isolation) 공정시 마스크 임계 치수(Critical Dimension; CD)의 변화(Variation)에 따라 웨이퍼 균일성(Wafer uniformity)이 매우 불량하여 균일한 플로팅 게이트 구현이 용이하지 않으며, 커플링비(Coupling ratio)의 변화에 따라 메모리 셀의 프로그램 및 소거 페일(Fail) 등의 문제가 발생하고 있다. 더욱이 고집적화되는 설계 특성상 0.15㎛ 이하의 작은 스페이스(Space) 구현시에 마스크 공정이 더욱 어려워져 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래쉬 메모리 셀 제조 공정이 한층 더 어려워지고 있다.
상기와 같은 이유로 플로팅 게이트가 균일하게 형성되지 않을 경우 커플링비의 차이가 심화되어 메모리 셀의 프로그램 및 소거 시에 과소거(Over erase)등의 문제가 발생함으로써 소자의 동작속도가 저하되고 낮은 전압에 의한 소자의 동작이 불가능하게 되는 등 소자 특성에 나쁜 영향을 미치고 있다. 또한, 마스크 공정의증가로 인해 제품의 수율 저하 및 원가 상승의 원인이 되고 있다. 그리고, STI 혹은 NS-LOCOS(Nitride-Spacer Local Oxidation of Silicon) 공정에서 공히 발생하는 모트(Moat)(즉, 필드 산화막의 활성 영역 부근이 후속 식각 공정에 의해 움푹하게 들어간 형태)로 인해 소자의 페일등이 발생하고 있는데, 고집적화되는 플래쉬 소자에 있어서 모트가 발생하지 않은 셀을 확보하여 커플링비를 높이는 것이 가장 중요한 문제로 대두되어 있다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 마스크 공정을 감소시켜 제품의 수율 향상 및 원가 절감 효과를 가지는 동시에 소자 특성이 우수한 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1o는 본 발명의 실시예에 따른 플래쉬 메모리 셀 및 그의 제조 방법을 설명하기 위해 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 트랜치
18 : 희생 산화막 20 : 월 산화막
22 : 라이너 산화막 24 : 트랜치 절연막
26 : 스크린 산화막 28 : 터널 산화막
30 : 제 1 폴리실리콘층 32 : 플로팅 게이트
34 : 플로팅 게이트용 마스크 36 : 유전체막
38 : 제 2 폴리실리콘층 40 : 텅스텐 실리사이드층
본 발명은 반도체 기판을 활성영역과 비활성영역으로 정의하기 위한 트랜치; 상기 트랜치를 매립하며, 소정 돌출부를 갖는 트랜치 절연막; 상기 활성영역에 형성되는 불순물 영역; 상기 돌출부를 경계로 고립되며, 요철부를 갖는 플로팅 게이트; 및 상기 플로팅 게이트 상에 형성되는 유전체막 및 컨트롤 게이트를 포함하여 이루어진다.
또한, 본 발명은 반도체 기판 상에 패드층을 형성하는 단계; 상기 반도체 기판에 트랜치를 형성하는 단계; 상기 트랜치를 매립하도록 돌출부를 갖는 트랜치 절연막을 형성하는 단계; 상기 돌출부를 경계로 고립되고, 상부가 요철 형태를 갖는 플로팅 게이트를 형성하는 단계; 및 상기 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1a 내지 도 1o은 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 플래쉬 메모리 셀의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(12) 및 패드 질화막(14)이 순차적으로 형성된다. 이 때, 패드 산화막(12)은 상기 반도체 기판(10) 상부 표면의 결정 결함 또는 표면 처리를 위해 750 내지 900℃의 온도에서 건식 또는 습식 산화방식을 실시함으로써 70 내지 100Å의 두께로 형성된다. 패드 질화막(16)은 LP-CVD 방법으로 2500 내지 3500Å의 두께로 비교적 두껍게 형성된다.
또한, 반도체 기판(10)은 패드 산화막(12)을 형성하기전 전처리 세정공정을 통해 세정된다. 여기서, 세정 공정은 반도체 기판(10)을 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)가 채워진 용기에 담그고 DI(Deionized) 워터(Water)를 이용하여 세척한 다음, 반도체 기판(10)에 잔재하는 파티클(Paticle)을 제거하기 위해 다시 반도체 기판(10)을 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)이 채워진 용기에 담그고 DI 워터를 통해 세척한 다음, 반도체 기판(10)을 건조 시키는 공정으로 이루어진다.
도 1b를 참조하면, 아이솔레이션(ISO) 마스크를 이용한 STI 공정을 실시하여 상기 패드 질화막(14) 및 패드 산화막(12)을 포함한 반도체 기판(10)의 소정 부위를 식각함으로써 반도체 기판(10)의 소정 부위가 움푹 패이도록 트랜치(16)가 형성된다. 이 때, 트랜치(16)의 내부 경사면은 75 내지 85°정도의 경사각(α)을 가지며, 패드 질화막(14)은 거의 수직한 프로파일(Profile)을 갖는다. 여기서, 반도체 기판(10)은 트랜치(16)에 의해 활성 영역과 비활성 영역(즉, 트랜치가 형성된 영역)으로 분리된다.
도 1c를 참조하면, 월(Wall) 희생(SACrificial; SAC) 산화공정을 건식 산화방식으로 실시하여 트랜치(16)의 내부면의 실리콘을 성장시킴으로써 트랜치(16)의 내부면에 150 내지 250Å의 두께로 희생 산화막(18)이 형성된다. 이 때, 월 희생(SAC) 산화공정은 트랜치(16)의 내부면의 식각 손상을 보상함과 아울러 최상부의 모서리 부위(즉, 패드 산화막과 접촉되는 부위)에 라운딩을 형성하기 위해 1000 내지 1150℃의 온도에서 건식 산화방식으로 실시된다.
또한, 월 희생(SAC) 산화공정을 실시하기 전에 트랜치(16)의 내부면에 형성된 자연산화막을 제거하기 위해 전처리 세정공정이 실시된다. 여기서, 전처리 세정 공정은 DHF 또는 BOE가 채워진 용기에 담그고 DI 워터를 이용하여 세척한 다음, 파티클을 제거하기 위해 다시 반도체 기판(10)을 SC-1이 채워진 용기에 담그고 DI 워터를 통해 세척한 다음, 반도체 기판(10)을 건조 시키는 공정으로 이루어진다.
도 1d를 참조하면, 희생 산화막(18) 두께를 타겟으로 한 세정공정을 실시하여 희생 산화막(18)을 제거한 후 트랜치(16)의 저면(Bottom)이 라운딩을 갖도록 월 산화공정을 실시함으로써 트랜치(16)의 내부면에 300 내지 450Å의 두께로 월 산화막(20)이 형성된다. 이 때, 월 산화공정은 750 내지 850℃의 온도에서 습식 산화방식으로 실시된다.
여기서, 희생 산화막(18)을 제거하기 위한 세정 공정은 DHF 또는 BOE가 채워진 용기에 담그고 DI 워터를 이용하여 세척한 다음, 파티클을 제거하기 위해 다시 반도체 기판(10)을 SC-1이 채워진 용기에 담그고 DI 워터를 통해 세척한 다음, 반도체 기판(10)을 건조 시키는 공정으로 이루어진다.
도 1e를 참조하면, 전체 구조 상부에 DCS(SiH2Cl2)을 기본으로 하는 HTO(High Temperature Oxide)를 얇게 증착한 후 고온에서 치밀화 공정을 실시함으로써 100 내지 120Å의 두께로 라이너(Liner) 산화막(22)이 형성된다. 이 때, 치밀화 공정은 N2분위기에서 1000 내지 1100℃ 고온으로 20 내지 30분 동안 실시된다. 이 치밀화 공정에 의해 라이너 산화막(22)의 조직이 치밀해져 식각 저항성이 증가함에 따라 STI 공정시 발생하는 모트의 형성을 억제함과 아울러 누설 전류(Leakage current)를 방지할 수 있다.
도 1f를 참조하면, 전체 구조 상부에 트랜치(16)를 매립하도록 HDP(High Density Plasma) 산화막을 이용한 증착공정을 실시함으로써 5000 내지 10000Å의 두께로 트랜치 절연막(24)이 형성된다. 이 때, 트랜치 절연막(24)을 증착하기 위한증착공정은 트랜치(16) 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gap filling) 공정으로 실시된다.
도 1g를 참조하면, 전체 구조 상부에 패드 질화막(14)을 식각 베리어층(Stop barrier)으로 평탄화 공정(CMP; Chemical mechanical pholishing)을 실시하여 트랜치 절연막(24)을 연마함으로써 패드 질화막(14)을 경계로 트랜치 절연막(24)이 고립된다. 이 때, 평탄화 공정(CMP)은 패드 질화막(14)이 너무 과도하게 식각되지 않도록 실시된다.
도 1h을 참조하면, 전체 구조 상부에 패드 산화막(12)을 식각 베리어층으로 H3PO4(인산) 딥 아웃(Dip out)을 이용한 스트립공정을 실시하여 패드 질화막(14)을 제거함으로써 상부 구조가 돌출 형태를 갖는 트랜치 절연막(24)이 형성된다.
도 1i를 참조하면, 전체 구조 상부에 패드 산화막(12)을 식각 베리어층으로 HF 딥 아웃을 이용한 세정공정을 실시함으로써 패드 산화막(12)이 제거되는 동시에 트랜치 절연막(24)의 돌출부가 소정 폭으로 식각된다. 이 때, 세정공정은 DHF 또는 BOE가 채워진 용기에 담그고 DI 워터를 이용하여 세척한 다음, 파티클을 제거하기 위해 다시 반도체 기판(10)을 SC-1이 채워진 용기에 담그고 DI 워터를 통해 세척한 다음, 반도체 기판(10)을 건조 시키는 공정으로 이루어진다. 또한, 세정공정은 딥 타임(Dip time)을 조절하여 실시하는데, 여기서는 패드 산화막(12)의 증착 두께를 식각타겟으로 설정하여 실시한다. 이로써, 세정공정시 트랜치 절연막(24)을 원하는 두께만큼 식각할 수 있어 트랜치 절연막(24)에 발생하는 모트를 억제하는 동시에후속 공정에 의해 형성되는 플로팅 게이트의 스페이싱(Spacing)을 최소화할 수 있다.
이어서, 웰 이온 주입 공정 및 문턱전압(VT) 이온 주입 공정을 위해 활성 영역 상에 문턱전압 스크린 산화공정(VT screen oxidation)을 실시함으로써 50 내지 70Å의 두께로 스크린 산화막(26)이 형성된다. 이 때, 문턱전압 스크린 산화공정은 750 내지 900℃의 온도에서 습식 또는 건식 산화방식으로 실시된다.
도 1j를 참조하면, 웰 이온 주입 공정을 실시하여 반도체 기판(10)의 활성 영역에 웰 영역(도시하지 않음)을 형성하고, 문턱전압 이온 주입 공정을 실시하여 불순물 영역을 형성한다.
이어서, 세정공정을 실시하여 스크린 산화막(26)을 제거한 후 스크린 산화막(26)이 제거된 부위에 터널 산화막(28)이 형성된다. 이때, 터널 산화막(28)은 750 내지 800℃의 온도에서 습식 산화방식을 실시하여 증착한 후 반도체 기판(10)과의 계면 결함 밀도를 최소화하기 위해 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분 동안 열처리를 실시함으로써 형성된다. 또한, 스크린 산화막(26)을 제거하기 위한 세정공정은 DHF 또는 BOE가 채워진 용기에 담그고 DI 워터를 이용하여 세척한 다음, 파티클을 제거하기 위해 다시 반도체 기판(10)을 SC-1이 채워진 용기에 담그고 DI 워터를 통해 세척한 다음, 반도체 기판(10)을 건조 시키는 공정으로 이루어진다.
이어서, 그레인 크기가 최소화되어 전계 집중을 방지하도록 전체 구조 상부에 SiH4또는 Si2H6와 PH3가스 분위기에서 580 내지 620℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건의 LP-CVD 방식으로 증착공정을 실시함으로써 플로팅 게이트용 제 1 폴리실리콘층(30)이 형성된다. 또한, 제 1 폴리실리콘층(30)은 1.5E20 내지 3.0E20 atoms/cc 정도의 도핑 레벨로 인(P)(예를 들어, P 타입인 경우)을 주입함으로써 1000 내지 2000Å의 두께로 형성된다.
도 1k를 참조하면, 전체 구조 상부에 트랜치 절연막(24)의 돌출부를 식각 베리어층으로 평탄화 공정(CMP)을 실시하여 제 1 폴리실리콘층(30)을 연마함으로써 트랜치 절연막(24)의 돌출부를 경계로 제 1 폴리실리콘층(30)이 고립되어 플로팅 게이트(32)가 형성된다. 이때, 플로팅 게이트(32)는 1000 내지 1400Å 정도로 균일하게 형성된다.
도 1l을 참조하면, 전체 구조 상부에 네가티브 포토레지스트(Negative photoresist)를 증착한 후 아이솔레이션(ISO) 마스크를 이용한 노광공정을 실시하여 네가티브 포토레지스트를 패터닝함으로써 인접해 있는 플로팅 게이트(32)와 중첩되도록 플로팅 게이트용 마스크(34)가 형성된다.
도 1m을 참조하면, 플로팅 게이트용 마스크(34)를 이용한 식각공정을 200 내지 400Å 정도의 식각타겟으로 실시함으로써 플로팅 게이트(32)의 상부가 요철 형태로 패터닝된다. 이와 같이, 플로팅 게이트(32)의 상부를 요철 형태로 형성하여 최대의 표면적을 확보함으로써 후속 공정에 의해 형성되는 컨트롤 게이트와의 커플링비를 증가시킬 수 있다.
도 1n을 참조하면, 딥 타임을 조절하여 세정공정을 실시함으로써 플로팅 게이트(32) 사이에 형성된 트랜치 절연막(24)의 돌출부가 소정 두께만큼 식각된다. 이로써, 플로팅 게이트(32) 간의 스페이싱은 종래의 플로팅 게이트 마스크를 이용한 식각 공정을 통하여 구현하는 것 보다 더 작은 폭을 가질 수 있다. 여기서, 세정공정은 DHF 또는 BOE가 채워진 용기에 담그고 DI 워터를 이용하여 세척한 다음, 파티클을 제거하기 위해 다시 반도체 기판(10)을 SC-1이 채워진 용기에 담그고 DI 워터를 통해 세척한 다음, 반도체 기판(10)을 건조 시키는 공정으로 이루어진다.
도 1o를 참조하면, 전체 구조 상부에 ONO(Oxide/Nitride/Oxide) 구조의 유전체막(36)이 형성된다. 이 때, 유전체막(36)의 하부와 상부를 형성하는 산화막(Oxide)은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown)특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO를 이용하여 35 내지 60Å의 두께로 형성하되, 600 내지 700℃의 온도에서 로딩한 후 0.1 내지 3Torr의 낮은 압력하에서 810 내지 850℃의 정도로 온도를 상승시키는 LP-CVD 방식으로 형성한다. 또한, 유전체막(36)의 하부와 상부 사이에 형성되는 질화막(Nitride)은 반응가스로서 NH3와 DCS 가스를 이용하여 50 내지 65Å의 두께로 형성하되, 650 내지 800℃의 온도와 1 내지 3Torr의 낮은 압력하에서 LP-CVD 방식으로 형성한다.
이어서, 유전체막(36)의 질을 향상시키고 반도체 기판(10) 상부에 형성된 층들의 인터페이스(Interface)를 강화시키기 위해 열처리 공정이 실시된다. 이 때,열처리 공정은 750 내지 800℃의 온도에서 습식 산화방식으로 실시된다. 여기서, 유전체막(36) 형성공정과 열처리 공정은 소자 특성에 부합되는 두께로 형성하되, 각 층 사이에 자연산화막 또는 불순물 오염을 예방하기 위해 공정간 거의 지연시간 없이 실시된다.
이어서, 전체 구조 상부에 제 2 폴리실리콘층(38) 및 텅스텐 실리사이드층(40)을 순차적으로 형성한다. 이 때, 제 2 폴리실리콘층(38)은 후속 공정인 텅스텐 실리사이드층(40)을 형성시 유전체막(36)에 치환 고용되어 산화막 두께의 증가를 유발할 수 있는 불소(F)의 확산을 방지하기 위해 도프트층과 언도프트층의 2중 구조로 LP-CVD 방식을 이용하여 형성한다.
여기서, 후속 텅스텐 실리사이드층(40) 형성시 심(seam) 형성을 억제하여 워드라인 Rs를 감소시키기 위해 도프트층과 언도프트층의 박막 두께는 1:2 내지 6:1의 비율로 플로팅 게이트(32)의 스페이싱의 충분한 매립이 이루어지도록 전체 두께가 500 내지 1000Å 정도로 형성한다. 또한, 도프트층과 언도프트층은 도프트 폴리실리콘막을 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 도프트층을 형성한 후 PH3가스를 챔버내로 제공하지 않고 연속적으로 언토프트층을 형성한다. 또한, 제 2 폴리실리콘층(38)은 510 내지 550℃의 온도에서 0.1 내지 3Torr의 낮은 압력 조건으로 형성한다.
한편, 텅스텐 실리사이드층(40)은 낮은 불소(F) 함유량, 낮은 열처리 스트레스(Stress) 및 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS와 WF6의 반응을 이용하여300 내지 500℃의 온도에서 적절한 스텝 커버리지(Step coverage)를 구현하면서 Rs를 최소화시킬 수 있는 2.0 내지 2.8의 화학적양론비로 형성한다.
이어서, 전체 구조 상부에 SiOxNy또는 Si3N4를 이용하여 반사 방지막(도시하지 않음)을 형성한 후 게이트용 마스크를 이용하여 반사 방지막, 텅스텐 실리사이드(40), 제 2 폴리실리콘층(38) 및 유전체막(36)을 순차적으로 식각하여 컨트롤 게이트(도시하지 않음)를 형성한다.
상기에서 설명한 바와 같이 본 발명은 플로팅 게이트 형성 공정까지 마스크 공정으로 ISO 마스크 공정만을 실시함으로써 ISO 마스크, 키(Key) 마스크 및 플로팅 게이트용 마스크를 포함하여 3번의 마스크 공정이 이루어지는 종래 기술의 공정에 비해 월등히 공정 단순화에 기여할 수 있어 제품의 수율 향상과 원가 절감 효과가 있다.
또한, 본 발명은 월 희생(SAC) 산화공정 및 월 산화공정시 증착타겟을 조절하여 트랜치의 상부 모서리에 라운딩을 형성함으로써 원만한 트랜치 형성이 가능하여 활성영역 CD를 최소화할 수 있다.
또한, 본 발명은 갭 필링된 HDP 산화막을 남긴 후 버퍼 폴리실리콘막을 모두 산화시키고 활성 영역 상에 형성된 타겟을 이용하여 DHF 세정 공정을 실시함으로써 니플 형태로 돌출되는 HDP 산화막의 폭을 조절함에 따라 모트가 발생하지 않는 STI의 프로파일 형성이 용이하다.
또한, 본 발명은 상기에서 설명한 바와 같이 작은 크기의 소자 구현이 용이하며 마스크 및 식각 공정으로 행해오던 종래의 기술을 탈피함으로써 마스크 및 식각 공정에 따른 임계치수(CD) 변화를 최소화하여 웨이퍼 전반에 걸쳐 균일한 플로팅 게이트를 구현할 수 있다.
또한, 본 발명은 균일한 플로팅 게이트를 구현함으로써 커플링비의 변화를 감소시켜 플래시 메모리 소자의 특성을 향상할 수 있고, 활성 임계치수를 작게 함으로써 커플링 비를 극대화 할 수 있다.
또한, 플로팅 게이트의 상부를 요철 형태로 형성하여 플로팅 게이트의 표면적을 증가시킴으로써 유전체막에 걸리는 캐패시턴스가 증가되어 커플링비를 극대화할 수 있다.
또한, 본 발명은 패드 질화막 두께를 이용한 HDP 산화막의 높이 조절, 버퍼 폴리실리콘막의 산화를 이용한 활성 영역 상의 산화막 두께 증가 조절 및 DHF 딥 타임 조절에 따른 모트 발생 억제가 가능하며, 폴리실리콘층의 평탄화공정을 통해 플로팅 게이트 높이의 조절이 가능하고, 유전체막 전처리 공정을 통한 플로팅 게이트의 표면적 조절 등 다양한 공정 마진 확보가 가능하다.
또한, 본 발명은 복잡한 공정/장비의 추가 소요 없이 기존의 장비와 공정을 이용하여 응용/적용 가능함에 따라 0.13㎛급 이상의 고집적 플래쉬 메모리 셀의 구현을 위한 공정 마진 확보가 용이하다.
Claims (27)
- 반도체 기판을 활성영역과 비활성영역으로 정의하기 위한 트랜치;상기 트랜치를 매립하며, 소정 돌출부를 갖는 트랜치 절연막;상기 활성영역에 형성되는 불순물 영역;상기 돌출부를 경계로 고립되며, 요철부를 갖는 플로팅 게이트; 및상기 플로팅 게이트 상에 형성되는 유전체막 및 컨트롤 게이트를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀.
- 제 1 항에 있어서,상기 요철부는 상기 플로팅 게이트이 최상부로부터 200 내지 400Å의 깊이로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 반도체 기판 상에 패드층을 형성하는 단계;상기 반도체 기판에 트랜치를 형성하는 단계;상기 트랜치를 매립하도록 돌출부를 갖는 트랜치 절연막을 형성하는 단계;상기 돌출부를 경계로 고립되고, 상부가 요철 형태를 갖는 플로팅 게이트를 형성하는 단계; 및상기 플로팅 게이트 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 패드층은 패드 산화막과 패드 질화막의 적층구조로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 4 항에 있어서,상기 패드 산화막은 750 내지 900℃의 온도에서 건식 또는 습식 산화 방식을 이용하여 70 내지 100Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 4 항에 있어서,상기 패드 질화막은 2500 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 트랜치는 내부 경사면이 75 내지 85°정도의 경사각을 가지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 트랜치를 형성한 후 상기 트랜치 내부면에 희생 산화막을 형성하는 단계;상기 희생 산화막을 제거한 후 월 산화막을 형성하는 단계; 및상기 트랜치의 내부면에 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 8 항에 있어서,상기 희생 산화막은 상기 트랜치의 내부면에 1000 내지 1150℃의 온도에서 건식 산화방식을 이용하여 150 내지 250Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 8 항에 있어서,상기 월 산화막은 750 내지 850℃의 온도에서 습식 산화방식으로 300 내지 450Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 8 항에 있어서,상기 라이너 산화막은 DCS를 기본으로 하는 HTO를 얇게 증착한 후 고온에서 치밀화 공정을 실시하여 100 내지 120Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 11 항에 있어서,상기 치밀화 공정은 1000 내지 1100℃ 고온에서 N2분위기로 20 내지 30분 동안 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 트랜치 절연막 형성단계는 전체 구조 상부에 HDP 산화막을 이용한 갭 필링 공정을 실시하여 증착하는 단계;상기 패드층중 상부층을 식각 베리어층으로 평탄화 공정을 실시하는 단계;상기 패드층의 상부층을 제거하여 상기 트랜치 절연막의 돌출부를 노출시키는 단계; 및상기 패드층의 하부층을 제거하는 동시에 상기 돌출부을 소정 폭으로 식각하기 위한 식각공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 플래쉬 메모리 셀의 제조 방법.
- 제 13 항에 있어서,상기 패드층의 상부층은 H3PO4 딥 아웃을 이용한 세정공정에 의해 제거되는 것을 특징응로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 13 항에 있어서,상기 식각 공정은 DHF와 SC-1을 이용한 세정공정으로 실시되되, HF 딥 아웃 타임은 상기 패드층의 하부층을 완전히 제거하도록 설정되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 13항에 있어서,상기 플로팅 게이트를 형성하기전 상기 반도체 기판 상에 750 내지 900℃의 온도에서 습식 또는 건식 산화방식으로 50 내지 70Å의 두께로 스크린 산화막을 형성하는 단계;상기 반도체 기판 상에 웰 이온 주입 공정과 문턱전압 이온 주입 공정을 실시하여 웰 영역 및 불순물 영역을 형성하는 단계; 및상기 스크린 산화막을 제거한 후 터널 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 16 항에 있어서,상기 터널 산화막은 750 내지 800℃의 습식 산화방식으로 형성한 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분 동안 열처리를 실시하여 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 플로팅 게이트 형성단계는 전체 구조 상부에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층을 상기 돌출부를 식각 베리어층으로 이용한 평탄화 공정을 실시하여 고립시키는 단계; 및아이솔레이션 마스크를 이용한 식각공정을 실시하여 상기 폴리실리콘층의 상부를 요철 형태로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 18 항에 있어서,상기 폴리실리콘층은 SiH4또는 Si2H6와 PH3가스 분위기에서 580 내지 620℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건의 LP-CVD 방식으로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 18 항에 있어서,상기 폴리실리콘층은 1000 내지 1400Å의 두께로 균일하게 고립되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 18 항에 있어서,상기 요철은 상기 폴리실리콘층의 상부로부터 200 내지 400Å의 깊이로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 유전체막은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO로 35 내지 60Å의 두께로 형성되는 제 1 산화막;상기 제 1 산화막 상부에 반응가스로서 NH3와 DCS 가스를 이용하여 1 내지 3Torr의 낮은 압력하에서 650 내지 800℃의 온도에서 LP-CVD 방식으로 50 내지 65Å의 두께로 형성되는 질화막; 및상기 질화막 상부에 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO로 35 내지 60Å의 두께로 형성되는 제 2 산화막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 유전체막을 형성한 후 습식 산화방식으로 750 내지 800℃의 온도에서 스팀 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 컨트롤 게이트는 도프트층과 언도프트층의 2중 구조로 LP-CVD 방식을 이용하여 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 24 항에 있어서,상기 도프트층과 언도프트층의 박막 두께는 1:2 내지 6:1의 비율로 전체 두께가 500 내지 1000Å 정도로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 컨트롤 게이트는 510 내지 550℃의 온도에서 0.1 내지 3Torr의 낮은 압력 조건으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 컨트롤 게이트를 형성한 후 MS(SiH4) 또는 DCS와 WF6의 반응을 이용하여 300 내지 500℃의 온도에서 2.0 내지 2.8의 화학적양론비로 텅스텐 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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