CN113948455A - 半导体结构的制造方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体结构的制造方法。其中，所述方法包括：提供基底结构；所述基底结构包含第一开口；在所述第一开口的侧壁形成第一厚度的第一介质层；所述第一介质层的厚度随着所述第一开口深度的增加而减小；对所述第一介质层进行离子注入，部分所述第一介质层形成掺杂层；对所述掺杂层进行刻蚀，去除部分所述掺杂层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度；其中，在刻蚀的过程中，刻蚀源对所述掺杂层刻蚀的量随着所述第一开口深度的增加而减小。

Description

半导体结构的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的制造方法。
背景技术
相关技术中，通常采用原子层沉积(ALD，Atomiclayer Deposition)技术在具有一定开口深度的沟道孔(CH，Channel Hole)中形成阶梯覆盖率(英文可以表达为StepCoverage)较好的介质层，以使沟道孔上下电性差异较小，满足工艺要求。然而，随着沟道孔的深度逐渐增加，ALD技术受到挑战。
因此，亟待一种有效的半导体结构的制造方法，在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
发明内容
为解决相关技术问题，本发明实施例提出的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
本发明实施例提供了一种半导体结构的制造方法，包括：
提供基底结构；所述基底结构包含第一开口；在所述第一开口的侧壁形成第一厚度的第一介质层；所述第一介质层的厚度随着所述第一开口深度的增加而减小；
对所述第一介质层进行离子注入，部分所述第一介质层形成掺杂层；
对所述掺杂层进行刻蚀，去除部分所述掺杂层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度；其中，在刻蚀的过程中，刻蚀源对所述掺杂层刻蚀的量随着所述第一开口深度的增加而减小。
上述方案中，所述掺杂层的掺杂浓度随着所述第一开口深度的增加而降低；
所述对所述掺杂层进行刻蚀，包括：
对所述掺杂层进行湿法刻蚀，其中，在湿法刻蚀的过程中，刻蚀源对所述掺杂层的刻蚀速度随着所述掺杂层的掺杂浓度的降低而减小。
上述方案中，所述对所述第一介质层进行离子注入，包括：
利用等离子体掺杂(PLAD，Plasma Doping)工艺，对所述第一厚度的第一介质层进行离子注入。
上述方案中，在所述离子注入过程中，使用的掺杂剂的材料包括惰性元素。
上述方案中，在所述离子注入过程中，使用的掺杂能量为100V-1000V。
上述方案中，所述第一厚度与所述第二厚度之比在2:1～3:1范围内。
上述方案中，所述第一介质层的材料包括氧化硅、氮化硅、氧化铝、氮化钛或者多晶硅。
上述方案中，所述在所述第一开口的侧壁形成第一厚度的第一介质层，包括：
利用化学气相沉积法，至少在所述第一开口的侧壁形成第一厚度的第一介质层。
上述方案中，所述提供基底结构，包括：
提供半导体衬底，所述半导体衬底上形成有绝缘层和牺牲层交替层叠设置的堆叠结构；
形成若干贯穿所述堆叠结构的沟道孔；
所述在所述第一开口的侧壁形成第一厚度的第一介质层，包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层。
上述方案中，所述方法还包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层之前，在所述沟道孔的侧壁形成第二介质层；
所述在所述沟道孔的侧壁形成第一厚度的第一介质层，包括：
在所述第二介质层的表面形成具有第一厚度的第一介质层。
本发明实施例提供的半导体结构的制造方法，包括：提供基底结构；所述基底结构包含第一开口；在所述第一开口的侧壁形成第一厚度的第一介质层；所述第一介质层的厚度随着所述第一开口深度的增加而减小；对所述第一介质层进行离子注入，部分所述第一介质层形成掺杂层；对所述掺杂层进行刻蚀，去除部分所述掺杂层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度；其中，在刻蚀的过程中，刻蚀源对所述掺杂层刻蚀的量随着所述第一开口深度的增加而减小。本发明实施例中，在开口中沉积薄膜时，先沉积一层比欲沉积厚度更厚的介质层，该厚度更厚的介质层的厚度随着开口深度的增加而减小；然后对该更厚的介质层进行离子注入，形成掺杂层，该掺杂层的厚度随着第一开口的深度的增加基本保持不变；之后在去除部分掺杂层时，该厚度更厚的介质层被去除的厚度随着开口深度的增加而减小，从而得到的欲沉积的介质层的厚度的均匀性得到了很好的提升。如此，本发明实施例提供的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
附图说明
图1a为本发明实施例中用于形成介质层的气体在开口中的密集程度分布示意图；
图1b为在高深宽比的开口中沉积薄膜时，沉积的介质层的形态示意图；
图2为本发明实施例提供的半导体结构的制造方法的实现流程示意图；
图3a-图3d为本发明实施例提供的一种半导体结构的制造过程的剖面示意图；
图4为本发明实施例中三维存储器的ONOP结构中薄膜的分布示意图；
图5a-图5f为本发明实施例提供的另一种半导体结构的制造过程的剖面示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
在半导体器件的制造过程中，经常需要在高深宽比(HAR，High Aspect Ratios)的开口中形成介质层。一般利用位于开口底部的介质层的厚度(Btop) 与位于开口顶部的介质层的厚度(Ttop)的比例来衡量介质层的阶梯覆盖率。理想情况下，介质层的厚度随着开口深度的增加保持不变即阶梯覆盖率为1，而实际应用中，由于通入用于形成介质层的气体在开口中的密集程度分布呈现出如图1a所示的随着深度的增加而减小，因而介质层的厚度会随着开口深度的增加而减少即阶梯覆盖率小于1，呈现上厚下薄的形态(如图1b所示)。然而，当阶梯覆盖率较小时，会影响半导体器件的电学性能，如当开口为三维存储器的沟道孔，而沟道孔中的电荷捕获层的阶梯覆盖率小于95％时，使得沟道孔上下电性差异较大，不能满足工艺要求。
一般半导体结构，如三维NAND型存储器的工艺制程中，为了保证沟道孔上下电性的一致性，需要提高沟道孔中沉积的介质层的均匀性。相关技术中，在具有一定开口深度的沟道孔中，通常采用ALD技术进行相应介质层的沉积工艺；可以理解的是，由于ALD技术的沉积参数具有高度可控性，阶梯覆盖率较高，因此，采用ALD技术形成的介质层的均匀性较为优质。
然而，随着三维NAND型存储器中堆叠结构层数的不断增加，通过单步 ALD技术形成的介质层，可能存在阶梯覆盖率减小，从而使得该介质层的均匀性不足，导致可能产生电流泄露(Leakage)等问题；此时，需要采用两步或者更多步的ALD技术来形成所需的介质层，以满足对介质层的阶梯覆盖率的需求。然而，这样会极大增加制程成本。
基于此，本发明的各实施例中，在深度较深的开口中沉积薄膜时，先沉积一层比欲沉积厚度更厚的介质层，该厚度更厚的介质层的厚度随着开口深度的增加而减小；然后对该更厚的介质层进行离子注入，形成掺杂层，该掺杂层的厚度随着第一开口的深度的增加基本保持不变；之后在去除部分掺杂层时，该厚度更厚的介质层被去除的厚度随着开口深度的增加而减小，从而得到的欲沉积的介质层的厚度的均匀性得到了很好的提升。如此，本发明实施例提供的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善沉积的介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。同时，采用本发明实施例提供的半导体结构的制造方法，不需要分很多步进行沉积，进而可以降低制造成本。
本发明实施例提供一种半导体结构的制造方法，图2为本发明实施例提供的半导体结构的制造方法的实现流程示意图。如图2所示，所述方法包括以下步骤：
步骤201：提供基底结构；所述基底结构包含第一开口；
步骤202：在所述第一开口的侧壁形成第一厚度的第一介质层；所述第一介质层的厚度随着所述第一开口深度的增加而减小；
步骤203：对所述第一介质层进行离子注入，部分所述第一介质层形成掺杂层；
步骤204：对所述掺杂层进行刻蚀，去除部分所述掺杂层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度；其中，在刻蚀的过程中，刻蚀源对所述掺杂层刻蚀的量随着所述第一开口深度的增加而减小。
图3a-图3d为本发明一实施例的半导体结构制造过程的剖面示意图。下面结合图2和图3a-图3d描述本实施例的半导体结构的形成方法。
其中，在步骤201中，如图3a所示，主要是提供基底结构30。
实际应用中，基底结构30可以包括半导体衬底301及在衬底上形成的薄膜结构302，这里对薄膜结构302的具体组成材料不做限制。所述第一开口303 可以是基底结构30中刻蚀的沟槽或孔结构。实际应用中，第一开口303的横截面可以为圆形、椭圆形、长条形等。图3a中示出了基底结构30的剖面示意图。
需要说明的是，所述第一开口303的深度大于预设深度。可以理解的是，利用沉积工艺在深度很浅的开口中沉积薄膜时，由于开口深度浅，开口顶部和底部的沉积环境类似，沉积在开口顶部和底部的薄膜厚度接近，但随着开口深度的逐渐增加，开口顶部和底部的沉积环境，如沉积气体分布，差异逐渐变大，与此同时，沉积在开口顶部和底部的薄膜厚度差异也会拉大。这里的预设深度是指使沉积在开口顶部和底部的薄膜厚度差异开始明显的阈值深度；在开口深度大于预设深度后，沉积在开口顶部和底部的薄膜厚度差异开始明显。实际应用中，这里的预设深度可以根据实际情况进行调整。
也就是说，在深度较深的第一开口中，尤其在深HAR的开口中，被通入到开口中的气体在开口中的密集程度的分布随着开口深度的增加而减小的现象更加明显，此时，在开口的侧壁沉积的薄膜的厚度呈现随着厚度的增加而减小的现象也更加明显。
实际应用中，这里所述第一开口303的侧壁的垂直度较好，即所述第一开口303的开口尺寸随着深度的增加基本保持不变。
实际应用中，可以通过多种方法获得垂直度较好的第一开口303，这里对获得垂直度较好的第一开口303的方法不做限制。其中，一种具体的实现方法包括：对基底结构30进行第一刻蚀，以去除部分的基底结构30，从而在所述基底结构30中形成具有第一深度的第一开口303；形成保护层，所述保护层至少覆盖所述第一开口303侧壁；对所述第一开口303进行第二刻蚀，使得所述第一开口303的深度增大至第二深度；其中，在所述第二刻蚀过程中，通过消耗所述保护层来补偿垂直于所述第一开口303的侧壁方向的刻蚀作用。如此，可以得到深度较深，且开口尺寸随着深度的增加基本保持不变的第一开口303。
在步骤202中，如图3b所示，主要是形成第一厚度的第一介质层304。
实际应用中，向所述第一开口303中通入第一气体，在所述第一开口303 的侧壁形成具有第一厚度的第一介质层304；可以理解的是，在所述第一开口 303，所述第一气体的分布随着开口深度的增加而减小；从而使得形成的第一介质层的厚度随着所述第一开口深度的增加而减小。这里表现为第一厚度的第一介质层304的厚度随着第一开口303深度的增加而减小。
实际应用中，需要控制沉积工艺参数使得在第一开口303的侧壁形成具有第一厚度的第一介质层304。这里所述第一厚度比最终希望得到的介质层的厚度大。
实际应用中，第一厚度的第一介质层304的材料包括能够实现离子注入的材料。
在一些实施例中，第一厚度的第一介质层304的材料可以包括氧化硅 (SiO2)、氮化硅(Si3N4)、氧化铝(Al2O3)、氮化钛(TiN)或者多晶硅(Poly)。
示例性，在第一厚度的第一介质层304的材料包括氮化硅时，第一气体可以包括二氯二氢硅与氨气。
实际应用中，向第一开口303中通入二氯二氢硅气体与氨气，在 700℃～800℃的反应条件下，二氯二氢硅与氨气反应生成氮化硅，氮化硅沉积在第一开口303的侧壁上形成第一厚度的第一介质层304。
在一些实施例中，所述在所述第一开口303的侧壁形成第一厚度的第一介质层304，包括：
利用化学气相沉积法(CVD，Chemical Vapor Deposition)，至少在所述第一开口303的侧壁形成第一厚度的第一介质层304。
需要说明的是，实际应用中，在对第一开口303的侧壁形成第一厚度的第一介质层304时，也会在第一开口303的底部沉积第一介质层，由于本发明实施例中涉及的改进不关注第一开口303底部沉积的情况，图3b中未示出该底部沉积的第一介质层。
可以理解的是，这里，所述第一气体在第一开口303中的密集程度的分布随着开口深度的增加而减小，即第一开口303顶部的第一气体多，第一开口303 底部的第一气体少，从而形成的第一厚度的第一介质层304同样表现为厚度随着开口深度的增加而减少。
在步骤203中，如图3c所示，主要是形成具有掺杂层的第一介质层。
在一些实施例中，所述对所述第一介质层进行离子注入，包括：利用PLAD 工艺，对第一厚度的第一介质层304进行离子注入。这里，PLAD工艺包括等离子体扩散工艺和离子注入工艺。
其中，在等离子体扩散工艺中，先向第一开口303中通入第二气体，这里的第二气体可以理解为掺杂剂气体，通过等离子体扩散工艺，使掺杂剂气体电离成掺杂剂离子，并使得掺杂剂离子聚集在第一厚度的第一介质层304的表面。这里，在第一开口303中，掺杂剂离子的分布随着开口深度的增加而减小。可以理解的是，聚集在第一厚度的第一介质层304表面的掺杂剂离子的分布越多，在进行离子注入后，掺杂层305中的离子掺杂浓度越高。
在离子注入工艺中，通过在半导体衬底301上施加一定电压值的偏置电压，这里的偏置电压即为掺杂能量，使得聚集在第一厚度的第一介质层304表面的掺杂剂离子以离子束的形式注入第一厚度的第一介质层304中，高能的离子由于与第一厚度的第一介质层304中电子和原子核碰撞而失去能量，最后停在晶格内某一深度，使得第一厚度的第一介质层304的部分区域形成掺杂层305，此时，即形成了具有掺杂层的第一介质层。
可以理解的是，PLAD是一种将掺杂剂激励为等离子体状态，并且将激励等离子体中的掺杂剂离子注入到样品中的掺杂方法。例如，当将偏置电压施加到样品时，使得等离子体中的掺杂剂离子可同时在样品的表面上聚集。这里，可将偏置电压称为掺杂能量。
在一些实施例中，在所述离子注入过程中，使用的掺杂能量为100V-1000V。
在一些实施例中，在所述离子注入过程中，使用的掺杂剂的材料包括惰性元素。
这里，在离子注入过程中，可以选择不会对介质层的电学性能造成影响的惰性元素；其中，惰性元素可以包括氦(He)、氩(Ar)、氪(Kr)、氙(Xe)。
实际应用中，可以根据对半导体结构的实际需求，设置不同的掺杂深度以及掺杂浓度。其中，掺杂深度可通过调整离子束的加速能量来控制。
这里，采用PLAD工艺对第一厚度的第一介质层304进行离子注入，形成掺杂层305，该离子注入的深度即为掺杂深度，也即为掺杂层305的厚度。实际应用中，在掺杂能量一定的情况下，形成的掺杂层的厚度随着第一开口303 的深度的增加基本保持不变。
实际应用中，在执行离子注入工艺时，可以通过调整掺杂能量的大小，监控离子电流来控制掺杂浓度的大小。
在一些实施例中，所述掺杂层305的掺杂浓度随着所述第一开口303深度的增加而降低。
可以理解的是，由于掺杂层305的掺杂浓度不同，其刻蚀速率不同，以致相同刻蚀时间内，去除的掺杂层的量也不同。
需要说明的是，由于形成的第一厚度的第一介质层304随着第一开口303 深度的增加而降低，进而使得掺杂浓度存在差异。实际应用中，掺杂浓度的差异程度，可以通过控制掺杂剂的剂量进行调整。在一些具体实施例中，掺杂剂量的范围可以为5.0*1015/cm2至5.0*1016/cm2。
实际应用中，采用PLAD工艺进行离子注入形成掺杂层的过程中，能够更加准确地控制掺杂浓度以及掺杂深度，且具有可重复性。
在一些具体实施例中，形成的具有掺杂层的第一介质层中，位于第一开口 303顶部的掺杂层305的掺杂浓度大于位于第一开口303底部的掺杂层的掺杂浓度；参考图3c，而形成的掺杂层的厚度随着第一开口303的深度的增加基本保持不变。
在步骤204中，如图3d所示，主要是去除部分掺杂层305，以得到第二厚度的第一介质层306。
实际应用中，对掺杂层305进行刻蚀时，其刻蚀方式可以包括湿法刻蚀和干法刻蚀。
在一些实施例中，所述对所述掺杂层305进行刻蚀，包括：
对所述掺杂层305进行湿法刻蚀，其中，在湿法刻蚀的过程中，刻蚀源对所述掺杂层的刻蚀速度随着所述掺杂层的掺杂浓度的降低而减小。
可以理解的是，湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。这里，将具有掺杂层的第一介质层浸泡在刻蚀溶液中，以使部分掺杂层305被去除。
实际应用中，利用湿法刻蚀工艺去除部分掺杂层305的过程中，湿法刻蚀工艺可以包括利用氢氟酸(HF)溶液或者磷酸(H3PO4)溶液执行所述掺杂层的去除操作。
需要说明的是，在第一介质层的材料包括氧化物时，刻蚀溶液可以为HF 溶液；在第一介质层的材料包括氮化物时，刻蚀溶液可以为H3PO4溶液。
这里，掺杂层305中的掺杂剂离子与刻蚀溶液发生反应，以使部分掺杂层 305被去除。
这里，掺杂层305中的离子掺杂浓度越高，反应速率越快，掺杂层305被刻蚀的速率越快，消耗的掺杂层305的量越大。
实际应用中，由于位于第一开口303顶部的掺杂层305的掺杂浓度大于位于第一开口303底部的掺杂层的掺杂浓度，因此，在相同的刻蚀时间内，位于第一开口303顶部的掺杂层305的刻蚀量大于位于第一开口303底部的掺杂层的刻蚀量。
也就是说，在203步骤中形成的掺杂层305的掺杂浓度随着第一开口303 的深度的增加而降低，因此，在采用湿法刻蚀的过程中，刻蚀源对掺杂层305 刻蚀的量随着第一开口303深度的增加而减小，进而可以得到垂直度较好的第二厚度的第一介质层306。
实际应用中，也可以利用干法刻蚀工艺去除部分掺杂层305。在利用干法刻蚀工艺去除部分掺杂层305的过程中，由于通入用于干法刻蚀的气体在第一开口303中的密集程度分布随着第一开口303深度的增加而减小，因而对掺杂层305的刻蚀量也会随着开口深度的增加而减少。
因此，在采用干法刻蚀的过程中，刻蚀气体对掺杂层305刻蚀的量也会随着第一开口303深度的增加而减小，进而也可以得到垂直度较好的第二厚度的第一介质层306。
在一些实施例中，所述第一厚度与所述第二厚度之比在2:1～3:1范围内。
实际应用中，第二厚度的第一介质层306可以理解为最终希望得到的介质层；这里，第一厚度可以理解为最终希望得到的介质层的厚度的2至3倍。如，当最终希望得到的介质层的厚度为30埃，则第一厚度可以为60～90埃。
可以理解的是，在去除部分掺杂层305后，具有第一厚度的第一介质层304 被去除的厚度随着开口的增加而减小，该被去除的部分很好的弥补了第一厚度的第一介质层304本来的形态差异，从而得到的第二厚度的第一介质层306的均匀性得到了很好的提升。
需要说明的是，如图3d所示，得到的第二厚度的第一介质层306中包含了部分掺杂层305。可以理解的是，由于在形成掺杂层305时，有选择性的对掺杂元素进行了选择，因此，即使在第二厚度的第一介质层306中存在部分掺杂层305，也不会对第二厚度的第一介质层306的原有性能产生影响。
这里，采用的PLAD工艺结合湿法/干法刻蚀，可以很好的控制掺杂层的厚度，因此，可以很好的控制第二厚度的第一介质层306的均匀性；以使形成的第二厚度的第一介质层306的阶梯覆盖率较好，提升半导体器件的电学性能。
实际应用中，本发明实施例还可以是对已经沉积有介质层的第一开口303 中再次沉积的介质层的形态的改进。
基于此，在一些实施例中，所述方法还包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层304之前，在所述沟道孔的侧壁形成第二介质层；
所述在所述沟道孔的侧壁形成第一厚度的第一介质层304，包括：
在所述第二介质层的表面形成具有第一厚度的第一介质层304。
这里，所述第二介质层的阶梯覆盖率较好，即所述第二介质层的厚度随着深度的增加基本保持不变。当第二介质层的材料包括能够进行离子注入的材料时，可以采用本发明实施例的方法得到阶梯覆盖率较好的第二介质层；当第二介质层的材料为不能够进行离子注入的材料时，可以采用其他适用于不能进行离子注入的材料的方案得到阶梯覆盖率较好的第二介质层。
可以理解的是，相关技术中，用于沉积的气体在第一开口303中的密集程度分布随着开口深度的增加而减小，形成的第一厚度的第一介质层304的形态也表现为随着开口深度的增加而减小。而在本发明一些实施例中，通过控制 PLAD工艺，对第一厚度的第一介质层304进行离子注入，形成的掺杂层305 的厚度表现为随着第一开口303深度的增加而基本保持不变，而掺杂层中的离子掺杂浓度表现为随着第一开口303深度的增加而减小。然后，再通过对掺杂层进行湿法刻蚀，刻蚀源对掺杂层305刻蚀的量随着第一开口303深度的增加而减小；进而使最终得到的沉积层在开口上、下的厚度完全保持一致，最终得到的介质层的厚度的均匀性必然比直接进行沉积得到的介质层的好，即介质层的形态得到了改善。
如此，本发明实施例提供的半导体结构的制造方法在深度较深的开口中沉积薄膜时，能够改善介质层的形态，从而减少因介质层的形态不佳对半导体器件的电学性能造成的不利影响。
实际应用中，所述第一开口303可以用来形成三维存储器的沟道孔结构，所述第二介质层可以用来形成三维存储器的阻挡介电层，所述第二厚度的第一介质层306可以用来形成三维存储器的电荷捕获层。具体地：
本发明实施例的一种应用场景为，在三维存储器的沟道孔中形成电荷捕获层。在三维存储器的制造过程中，需要在沟道孔中形成存储器材料层(即ONOP 结构)。这里，ONOP结构中薄膜的分布情况如图4所示。从图4可以看出， ONOP结构包括四层薄膜，具体包括沿沟道孔径向方向依次层叠设置的阻挡介电层、电荷捕获层、隧穿介电层及沟道层；其中，覆盖于沟道孔的侧壁表面的阻挡介电层，用于降低存储单元中的电荷运动至存储单元的栅极中的几率，阻挡介电层的材料可以包括：氧化物(OX)；覆盖于阻挡介电层表面的电荷捕获层，用于捕获电荷，电荷捕获层的材料可以包括：氮化硅(SiN)；覆盖于电荷捕获层表面的隧穿介电层，用于在外加电压的作用下使电荷在沟道区与电荷捕获层之间发生隧穿，隧穿介电层的材料可以包括：氧化物(OX)；覆盖于隧穿介电层表面的沟道层，用于所述沟道层用于起到支撑的作用，沟道层的材料可以包括：多晶硅(Poly)。
实际应用中，ONOP薄膜结构中各层薄膜的阶梯覆盖率非常关键，需达到阶梯覆盖率>95％，否则会出现随着沟道孔的深度增加，上下电性差异比较大，从而影响三维存储器的良率或者可靠性。电荷捕获层作为ONOP结构的夹心层，一般是采用单步的ALD技术实现SiN的沉积，然而随着三维存储器中堆叠层数越来越高(大于或等于128层)，单步ALD技术很难保证电荷捕获层的阶梯覆盖率>95％，然而，采用多步ALD技术实现薄膜沉积时，制造成本增加。
基于此，在本应用实施例中，将单步或多步ALD技术改成等离子体掺杂工艺，以保证电荷捕获层的阶梯覆盖率>95％。
为了更清楚的理解本发明的立意，下面以制造沟道孔中的SiN层(电荷捕获层)为例进行说明。
实际应用中，本发明实施例又提供另一种半导体结构的制造方法，图5a- 图5f为该半导体结构制造过程的剖面示意图；所述方法包括以下步骤：
步骤一：如图5a所示，提供半导体衬底301，所述半导体衬底301上形成有绝缘层3021和牺牲层3022交替层叠设置的堆叠结构302；
步骤二：如图5b所示，形成若干贯穿所述堆叠结构302的沟道孔303；所述沟道孔303深度大于预设深度；
步骤三：如图5c所示，在所述沟道孔303的侧壁形成第二介质层307；
步骤四：如图5d所示，在所述第二介质层307的表面形成具有第一厚度的第一介质层304；所述第一介质层的厚度随着所述沟道孔303深度的增加而减小；
步骤五：如图5e所示，对所述第一厚度的第一介质层304进行离子注入，部分所述第一介质层形成掺杂层305；
步骤六：如图5f所示，对所述掺杂层305进行刻蚀，去除部分所述掺杂层 305，得到第二厚度的第一介质层306，所述第二厚度小于所述第一厚度；其中，在刻蚀的过程中，刻蚀源对所述掺杂层刻蚀的量随着所述沟道孔303深度的增加而减小。
实际应用中，所述半导体衬底301，可以包括至少一个单质半导体材料(如，硅(Si)衬底、锗(Ge)衬底)、至少一个有机半导体材料或者在本领域已知的其他半导体材料。半导体衬底中还可以形成阱区。所述堆叠结构包含间隔排列的绝缘层3021和牺牲层3022。所述绝缘层3021的材料包括但不限于氧化物层、氮化物层和碳化硅层中的一种或几种；所述牺牲层3022也可以称为伪栅极层，牺牲层3022的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物中的一种或几种；在后续的制程中，所述牺牲层3022可以被去除，并在被去除后的位置处填充栅极材料(如，金属钨(W))，在填充栅极材料后，该牺牲层3022 对应位置处被称为栅极层。
这里，所述沟道孔303即为前述的第一开口，所述堆叠结构302即为前述的薄膜结构，所述沟道孔303用于形成存储器材料层；所述第二介质层307即为阻挡层介电层，所述阻挡层介电层用于阻挡存储层中的电荷流出，阻挡介电层的材料可以包括：氧化物。这里，所述阻挡层介电层在沟道孔侧壁的厚度一致性较好；所述第一介质层即为电荷捕获层，具体材料可以为氮化硅。
本发明应用具体实施例中，在沟道孔中沉积SiN薄膜时，先沉积一层比欲沉积厚度更厚的SiN沉积层；然后对该更厚的沉积层进行离子注入，以使该更厚的沉积层中的部分区域形成掺杂层，接下来，去除SiN沉积层中的部分掺杂层，最终得到的SiN沉积层的厚度一致性好，即最终得到的电荷捕获层的阶梯覆盖率能够很好的满足工艺要求。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底结构；所述基底结构包含第一开口；
在所述第一开口的侧壁形成第一厚度的第一介质层；所述第一介质层的厚度随着所述第一开口深度的增加而减小；
对所述第一介质层进行离子注入，部分所述第一介质层形成掺杂层；
对所述掺杂层进行刻蚀，去除部分所述掺杂层，得到第二厚度的第一介质层，所述第二厚度小于所述第一厚度；其中，在刻蚀的过程中，刻蚀源对所述掺杂层刻蚀的量随着所述第一开口深度的增加而减小。
2.根据权利要求1所述的方法，其特征在于，所述掺杂层的掺杂浓度随着所述第一开口深度的增加而降低；
所述对所述掺杂层进行刻蚀，包括：
对所述掺杂层进行湿法刻蚀，其中，在湿法刻蚀的过程中，刻蚀源对所述掺杂层的刻蚀速度随着所述掺杂层的掺杂浓度的降低而减小。
3.根据权利要求1所述的方法，其特征在于，所述对所述第一介质层进行离子注入，包括：
利用等离子体掺杂PLAD工艺，对所述第一厚度的第一介质层进行离子注入。
4.根据权利要求3所述的方法，其特征在于，在所述离子注入过程中，使用的掺杂剂的材料包括惰性元素。
5.根据权利要求3所述的方法，其特征在于，在所述离子注入过程中，使用的掺杂能量为100V-1000V。
6.根据权利要求1所述的方法，其特征在于，所述第一厚度与所述第二厚度之比在2:1～3:1范围内。
7.根据权利要求1所述的方法，其特征在于，所述第一介质层的材料包括氧化硅、氮化硅、氧化铝、氮化钛或者多晶硅。
8.根据权利要求1所述的方法，其特征在于，所述在所述第一开口的侧壁形成第一厚度的第一介质层，包括：
利用化学气相沉积法，至少在所述第一开口的侧壁形成第一厚度的第一介质层。
9.根据权利要求1所述的方法，其特征在于，所述提供基底结构，包括：
提供半导体衬底，所述半导体衬底上形成有绝缘层和牺牲层交替层叠设置的堆叠结构；
形成若干贯穿所述堆叠结构的沟道孔；
所述在所述第一开口的侧壁形成第一厚度的第一介质层，包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层。
10.根据权利要求9所述的方法，其特征在于，所述方法还包括：
在所述沟道孔的侧壁形成第一厚度的第一介质层之前，在所述沟道孔的侧壁形成第二介质层；
所述在所述沟道孔的侧壁形成第一厚度的第一介质层，包括：
在所述第二介质层的表面形成具有第一厚度的第一介质层。
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