JPH03272165A - 半導体素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体素子およびその製造方法に関するもの
である。

（従来の技術） 従来、積層容量素子は次のように作られていた。まず第
１３図（ａ）に示すようにＳｉ基板１上に酸化膜２を形
威しその上にレジスト３を塗布しパターニングする。次
にこのレジスト３をマスクに酸化膜２をエツチングする
（第１３図（ｂ））。その後第１３図（ｅ）に示すよう
にポリシリコン４を堆積しレジスト５を塗布した後にパ
ターニングしポリシリコン４をエツチングし加工する。

このポリシリコン４が下部電極となる。その後第１３図
（ｄ）に示す様にポリシリコン４の表面に容量絶縁膜６
を形成しさらに上部電極７を形成する。この素子は容量
素子としてダイナミックメモリ（ＤＲＡＭ）等の半導体
装置に於いて広い範囲で使用されている。

最近では、高集積化のため素子寸法の微細化が進んであ
る。半導体記憶素子を例にとると微細化が進むにつれて
素子面積が小さくなり容量部を形成できる面積は非常に
狭くなっている。これを解決する為にデバイス構造の提
案や容量部構造の３次元化が進められている。しかし、
この方法でも容量部の面積を十分に確保するためにはデ
バイス加工プロセスに多くの問題点を残す。

インターナショナルエレクトロンデバイスミーティ　ン
グ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　ＥＬＥＣＴＲＯＮ　
ＤＥＶＩＣＥＳＭｅｅｔｉｎｇ）　１９８８年１１月、
５９６から５９９頁にアニュースタノクトキャパシタデ
ィーラムセルキャラクタライズドバイアストレージキャ
パシターオンアビットラインストラクチャ−（Ａ　Ｎｅ
ｗ　５ｔａｃｋｅｄＣａｐａｓｉｔｏｒ　ＤＲＡＭ　Ｃ
ｅ１１　Ｃｈａｒａｃｔｅｒａｉｚｅｄ　ｂｙ　ａ　Ｓ
ｔｏｒａｇｅＣａｐａｃｉｔｏｒ　ｏｎ　ａ　Ｂｌｔ−
１ｉｎｅ　５ｔｒｕｃｔｕｒｅ）と題して発表された論
文において示されているように、蓄積電極の面積をより
広げられるようにドパイス構造を工夫して形成している
。しかし、この方法でも容量部の面積を十分に確保する
為には蓄積電極であるポリシリコンを厚膜化し面積を広
げるしかない。この事は、ポリシリコンの加工プロセス
を困難にする。

（発明が解決しようとする課題） ポリシリコンの表面積を広げる試みとしてソノッドステ
イトデバイスアンドマテリアルズ（Ｓｏｌｉｄ　５ｔａ
ｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ）
　１９８９年、１３７かう１４ＯＮにキャパシタンスー
エンハンスドスタックトーキャパシターウイヅエレクト
ロードフオアディープサブミクロンディーラムズ（Ｃａ
ｐａｃｉｔａｎｃｅ−Ｅｎｈａｎｃｅｄ　５ｔａｃｋｅ
ｄ−Ｃａｐａｃｉｔｏｒ　ｗｉｔｈ　Ｅｎｇｒａｖｅｄ
　ＳｔｏｒａｇｅＥｌｅｃｔｒｏｄｅ　ｆｏｒ　Ｄｅｅ
ｐ　Ｓｕｂｍｉｃｒｏｎ　ＤＲＡＭｓ）と題して発表さ
れた論文において示されているようにＳＯＧ膜中にレジ
ストのパーティクルを混入しポリシリコン表面に塗布し
その後にＳＯＧをエツチングしてレジストのパーティク
ルをマスクにポリシリコン表面をエツチングして表面積
を増やすという試みが威されている。しかしながらこの
方法には問題点が４つある。つまり（Ｉ）レジストの粒
径制御がきちんとできていな↓すればならない点、（Ｉ
Ｉ）塗布した際にウェハー上に均等な密度でレジストの
パーティクルが塗れなくてはならない点、（ＩＩＩ　）
プロセスが繁雑である点である。

本発明の目的は、シリコン表面積が大きい半導体素子構
造と（Ｉ　）（ＩＩ　）（ＩＩＩ　）の問題点がない製
造方法を提供する事である。

（課題を解決するための手段） 本発明の半導体素子は、表面の少なくとも一部にグレイ
ンに起因する微細な凹凸を有するシリコンを電極として
用いたことを特徴とする。

また本発明の半導体素子の製造方法は、堆積膜の結晶状
態がアモルファス相からポリクリスタルに変化する遷移
温度で表面積の大きいシリコン膜を堆積する事を特徴と
する。

また本発明の製造方法として、前述の遷移温度でシリコ
ン膜を堆積し、その後このシリコン膜を遷移温度以上で
アニールする方法もある。

またの本発明の製造方法として、シリコン膜を前述の遷
移温度で堆積し、さらにこのシリコン膜」二に前記の遷
移温度より高い温度でポリシリコンを堆積する事を特徴
とする方法もある。

さらに本発明の製造方法として第一のシリコン膜を堆積
し、その上に遷移温度で表面積の大きい第二のシリコン
膜を堆積し、その後ドライエツチングを施して第一のシ
リコン膜に第二のシリコン膜の表面の凹凸を転写する方
法もある。

（作用） 本発明者はＬＰＣＤＶ法等でシリコンを堆積するとき、
堆積膜の結晶状態がアモルファス相からポリクリスタル
に変化する遷移温度で成長すると表面にシリコンのグレ
イン成長に起因する微小な凹凸が高密度に発生し、膜の
表面積を増やすことができることを見出した。

アモルファス相からポリクリスタルに変化する遷移温度
で成長じたシリコン膜はやや緻密さが足りないと考えら
れる。これは遷移温度で成長したシリコン膜を例えばウ
ェットエツチングしてみると、通常の堆積温度（遷移温
度より高い）で堆積したポリシリコン膜に比ベエッチン
グレートが大きいことから推測される。

するとその表面に厚さが５ＯＡといった極めて薄い容量
絶縁膜を形成した場合、ピンホールが発生する恐れがあ
る。緻密にするためには、上述の温度で堆積したシリコ
ン膜を遷移温度より高温例えば６００°Ｃ以上で熱処理
すればよい。この熱処理によって凹凸が大きく変化する
ことはない。そのあと容量絶縁膜を形成すればピンホー
ルの発′生は防げる。この熱処理は不純物添加のときの
熱処理で兼ねてもよい。また遷移温度より高温で熱処理
する代りに緻密なポリシリコンを微細な凹凸がうまらな
い程度の厚さで上に堆積しこのポリシリコン上に容量絶
縁膜を形成してもよい。緻密なポリシリコンは５６０°
Ｃ以」二で堆積できる。このような方法によれば製造プ
ロセスが簡単であり、表面積が大きくそのバラツキも小
さいシリコン膜を形成できる。このシリコン膜を例えば
半導体メモリの容量部の電極として使えば、容量部の占
める体積が同じで表面積つまり容量値を大きくすること
ができる。

（実施例） 実施例１ 第２図（ａ）〜（ｉ）に種々の堆積温度で形成したシリ
コン膜の表面状態及び結晶性を示す。第３図はキャパシ
タ容量、シリコン膜の表面積の堆積温度依存性を示す。

堆積はＬＰＣＶＤ法で行ない、使用ガスはＳｉＨ４＋　
Ｈｅ（ＳｉＨ４：２０％、　Ｈｅ：８０％）、圧力は１
ｔｏｒｒである。堆積は第４図に示すように、厚いＳｉ
Ｏ２膜５２全５２全５２ｉ基板５０上に行なった。第２
図（ａ）、　（ｃ）、　（ｅ）、　（ｇ）。

（ｉ）がそれぞれ５１０．５４０．５５０．５６０．６
１０°Ｃで膜厚２５００Ａだけ堆積したときの堆積膜表
面の走査電子顕微鏡（ＳＥＭ）写真で、倍率１０万倍で
ある。写真下端に並んだドツトとドツトの間が３０ｎｍ
、１１個並んだドツトの端から端までが３００ｎｍであ
る。加速電圧は２０ｋＶである。（ｂ）、　（ｄ）、　
（ｆ）、　（ｈ）、す）がそれぞれ（ａ）、　（Ｃ）。

（ｅ）、　（ｇ）、　（ｉ）に対応する反則高速電子線
回折（ＲＨＥＥＤ）写真である。

堆積したシリコン膜５４に８２０°Ｃ１６０分の条件で
リン拡散を行ない、そのあと表面に容量絶縁膜５６を形
成し、その上に上層電極となるポリシリコン膜５８を形
成する。容量絶縁膜の形成はまずシリコン膜上にＬＰＣ
ＶＤ法でＳｉ３Ｎ４膜を形成し、そのあとＳｉ３Ｎ４膜
表面を酸化する。Ｓｉ３Ｎ４膜は温度７８０°Ｃ１使用
ガス８ｉＨ４千ＮＨ３（ＳｉＨ４／ＮＨ３＝　１／１０
０）圧力３０Ｐａで厚さ１２ＯＡ堆積し、表面を９００
’Ｃ，ｗｅｔｌ：１のパイロジェニック酸化で１２０Ａ
のうち酸化膜換算で２ＯＡ増加する程度までを酸化した
。この条件では容量絶縁膜は５１０２膜換算で１００Ａ
相当（ｄｅｆｆと表記）となる。なお、これより薄い、
例えばｄｅｆｆ＝５０人の容量絶縁膜を形成したい場合
は、Ｓｉ３Ｎ４膜を６０Ａ形威し、このうち酸化膜換算
でＩＯＡ増加する程度まで酸化すればよい。ｄｅｆｆ＝
１０ＯＡの容量絶縁膜を形成したあと、その上に６００
°Ｃでポリシリコンを堆積しそのあとリンを拡散した。

その後リングラフィ技術及びドライエツチング技術でｌ
ｍｍＸ１ｍｍの大きさに分割し第４図に示すようなスタ
ックドキャパシタを得た。

第２図（ａ）に示すように５１０’Ｃで堆積したシリコ
ン膜の表面は非常に滑らかであり、グレインの成長は見
られず、表面積は１ｍｍと小さい。キャパシタ容量は第
３図に示すように３．５ｎＦであった。ＲＩ−ＩＥＥＤ
写真（ｂ）でもパターンは見られず、アモルファスであ
ることがわかる。５４０’Ｃで堆積した（ｅ）になると
、一部にグレインが成長、アモルファスと混在している
。ＲＨＥＥＤ写真（ｄ）でも環状のパターンが現われ一
部に結晶が形成されていることが確認できる。

このときのキャパシタ容量は３．８ｎＦとグレインが一
部に成長した分だけわずかに増加した。堆積温度をやや
上げて５５０’Ｃにすると、（ｅ）に示すように径が７
００Ａ程度の半球状のグレインが高密度にしかも一様に
形成され表面に微細な凹凸が生じ表面積が激増する。容
量は第３図かられかるように７．３ｎＦ、表面積が２°
１ｍｍと５１０°Ｃのときの２倍以上になる。

ＲＨＥＥＤ写真（ｆ）では環状のパターンが見られ結晶
化していることがわかる。

さらに堆積温度を−１−げ、５６０°Ｃにすると、（ｇ
）に示すようにダレインの径が大きくなり表面の凹凸が
ゆるやかになる。これを反映して容量表面積は減少し、
第３図に示すように３．６ｎＦ、１．０７ｍｍとなり５
１０°Ｃの場合と大差なくなってしまう。ＲＩ−ＩＥＥ
Ｄ写真（ｈ）では反則電子回折の地点が見られるように
なり、配向性の強いポリシリコンになっている。

もっと堆積温度を上げ、ＬＳＩ等に用いる通常のポリシ
リコンの堆積温度に近い６１０°Ｃにすると、（ｉ）に
示すようにダレインの径はさらに大きくなり、表面も滑
らかとなり、（ｊ）に示すように反Ｉ」電子回折の斑点
が見られポリシリコンになっている。容量、表面積は５
６０°Ｃのときとほとんど変化がない。

以」二述べたように、堆積シリコン膜の結晶状態がアモ
ルファスからポリクリスタルへ遷移する領域の温度（遷
移温度）では他の温度に比べ膜表面に非常に微細メな凹
凸が生じ、表面積が増加することがわかる。本実施例の
条件ではこの遷移温度が５４０〜５６０°Ｃの間であっ
た。ただしＬＰＣＶＤ装置内の温度測定用の熱電対の位
置によって堆積温度の測定値は少し変わるので、装置毎
に校正しておくとよい。

一旦凹凸が生じたシリコン膜は、その後の熱処理によっ
て表面状態が大きく変わることはない。

５５０°Ｃで堆積した第２図（ｅ）の膜に前述の８２０
°Ｃ２６０分のリン拡散をしたときの表面状態のＳＥＭ
写真を第５図に示す。

第６図は、前述の第２図（ｅ）の条件つまり５５０°Ｃ
でシリコン膜を形成しその後にリン拡散処理したときの
、４インチウェハー内の表面積分布（代表点）を示して
いる。第４図で説明したスタックドキャパシタで測定し
た。図中の数値は５１０°Ｃで形成したときの表面積に
比べ何倍になるかを示しているが、非常に均一であるこ
とがわかる。また再現性も良い。

同様にウェハー間、ロット間も均一であり、再現性も良
い。

第７図に堆積温度が５５０°Ｃと６００°Ｃの場合のス
タックドキャパシタ（第４図の構造）のリーク電流特性
を示す。５５０’Ｃの場合やや劣化しているが、半導体
メモリで使う場合はキャパシタに加わる電圧は最大（１
１） ５Ｖ（最近は３．３Ｖ）までであり、５■までは５５０
°Ｃでも６０００Ｃでもリーク電流にほとんど差がなく
、しかも周知の１／２Ｖｃｃセルプレート技術を用いれ
ば、加わる電圧は半分になるので実質」二問題はない。

ここで同一容量を確保した時のリーク電流特性を比べて
見る。通常のスタックド構造で６４ＭＤＲＡＭを作るこ
とを考えると、蓄積電極として従来通り６００°Ｃ程度
で堆積したポリシリコンを用いると酸化膜換算膜厚（ｄ
ｅｆｆ）で５０Ａ程度の容量絶縁膜厚が必要だと言われ
ている。しかし、本発明のシリコン膜を用いる事で１０
０Ａの容量絶縁膜が使用可能となる。そこで第８図にこ
の２つの代表的なリーク電廉特性を示した。これから分
かるように、デバイスとして使用可能である１Ｘ１０　
　Ａ／ｃｍ以下のノーク電流に抑えられる電圧は従来型
では２．ＯＶである。これに文：］シ５５０８Ｃのシリ
コンを用いるとこの電圧は５．４■となりリーク電流特
性を大幅に向上させることができる。

＠９図に同じ＜５５０°Ｃと６００°Ｃの場合の側圧分
布を示す。図の上段が６００°Ｃ１下段が５５０°Ｃで
、キャパ（１２） シタとしては第４図と同じ構造のスタックドキャパシタ
を用い数枚のウェーハについて測定した。この時の容量
絶縁膜厚は１００Ａである。キャパシタの平面寸法は同
じであるが、５５０°Ｃの方が下層電極であるシリコン
膜５４の表面積が６００’Ｃの約２倍なので、キャパシ
タ面積も２倍になっている。絶縁耐圧は６００８Ｃの方
がピーク値９．５ＭＶ／ｃｍ、５５０°Ｃの方がピーク
値８．７ＭＶ／ｃｍであり、０．８ＭＶ／ｃｍ劣化して
いるが、実際に使用する上では特に問題はない。また耐
圧のバラツキは６００°Ｃの場合と同程度であり非常に
良好である。

実施例２ 実施例１に示したような方法でシリコン膜の形成を行え
ば表面積を増やすことができるが、形成したシリコン膜
は緻密な膜質ではないと考えられる。

そこで容量絶縁膜形成前に遷移温度より高い温度でアニ
ールを行うとよい。第１０図に５５０°Ｃ（第２図（ｅ
）の条件）で堆積したシリコン膜を７００°Ｃ１窒素雰
囲気でアニールしたときの膜表面のＳＥＭ写真を示すが
、表面状態は堆積時点と大きな変化はない。こ（１４） の後実施例１と同様にリンを拡散し、容量絶縁膜を形成
し、上層電極となるポリシリコンを堆積し、第４図と同
様のスタックドキャパシタを形成した。

キャパシタ容量、表面積は実施例１と同じ＜６００°Ｃ
のときの２倍であり、そのウェーハ内、ウェーハ間、ロ
フト間の分布も実施例１と同様にきわめて均一であり、
再現性も良い。またリーク電流特性や耐圧は堆積温度が
６００°Ｃのときとほぼ同じ良好な結果が得られた。

なお、本実施例ではアニールを７００°Ｃで行なったが
、６００°Ｃというような低い温度で長時間アニールし
て緻密化してもよいし、８００°Ｃといった高い温度で
アニールしてもよい。

実施例３ 本実施例では実施例２のアニールに代え、遷移温度で形
成したシリコン膜上に遷移温度より高い温度で緻密なポ
リシリコン膜を堆積する。ここでは通常使われている温
度である６００°Ｃでポリシリコン膜を３００Ａ堆積し
た。第１１図は堆積後の表面状態を示すＳＥＭ写真であ
る。表面状態に大きな変化はない。

このあと実施例２と同じようにスタックドキャパシタを
形成し、キャパシタ容量、表面積を測定したところ、実
施例１と同じ＜６００°Ｃのときの２倍でありウェーハ
内、・ウェーハ間、ロフト間の分布もきわめて均一であ
り、再現性も良かった。またリーク電流特性や耐圧は堆
積温度６００°Ｃのときとほぼ同じという良好な結果で
あった。

なおポリシリコンをあまり厚く堆積してしまうと、下の
シリコン膜表面の微細な凹凸が埋まってしまうので、埋
まらない程度の厚さにおさえておく。

実施例４ 本実施例では側面にも容量部を形成したスタックドキャ
パシタについて述べる。

まず、第１図（ａ）に示すようにＳｉ基板１上に酸化膜
２を形成しその上にレジスト３を塗布しパターニングし
、ドライエツチングで酸化膜２をエツチングする（第１
図（ｂ））。

その後に第１図（Ｃ）に示すようにポリシリコン膜４を
堆積し、リンやヒ素等の不純物を熱拡散により（１５） （１６〉 添加する。ポリシリコン膜４はＬＰＣＶＤ法で通常の条
件で堆積した。条件は温度６００°Ｃ使用ガスＳｉＨ＋
Ｈｅ（ＳｔＨ，ｓ：２０％、Ｈｅ：８０％）、圧力ＩＴ
ｏｒｒである。このポリシリコン膜４の上に酸化膜８を
ＣＶＤ法で形成し、さらにこの上にポリシリコン膜９を
４と同じ条件で形成する。その上にレジスト１０を塗布
しパターニングしく第１図（Ｃ））、これをマスクにし
てポリシリコン４までドライエツチングする（第１図（
ｄ））。レジスト１゜を除去した後表面に微細な凹凸を
もつシリコン膜１１を５５５°Ｃで堆積した（第１図（
ｅ））。温度以外の条件はポリシリコン膜４と同じであ
る。

その後７００’Ｃ１窒素雰囲気中で３０分アニールを行
った。次に、このシリコン膜１１にリンまたはヒ素を熱
拡散により添加する。

この後にＣ１２ガスを使ってＲＩＥ（Ｒｅａｃｔｉｖｅ
　ＩｏｎＥｔｃｈｉｎｇ）を行い第１図（Ｏのスタット
キャパシタを形成する。このシリコンの上部及び側面は
初期のシリコンの凹凸を反映してＲＩＥの後も表面積の
大きいものとなる。つまり上部ではポリシリコン膜９に
シリコン膜１１の凹凸を転写しているわけである。この
ポリシリコン膜９がないとＲＩＥ時にスタックドキャパ
シタの上部がなくなり側面が残るだけとなってしまう。

次に容ｆ１′絶縁膜１２を実施例１と同じ条件で形成し
、さらにリンドープトポリシリコン１３を堆積する（第
１図（ｇ））。

このようにして側面にも容量部が形成され容量値の非常
に大きいスタックドキャパシタが形成できる。酸化膜８
を厚くすれば側面の面積が大きくなり容量値がそれだけ
増加するわけである。第１２図（ａ）、　（ｂ）に実際
に形成したスタックドキャパシタのＳＥＭ写真を示した
。（ａ）が４万倍、（ｂ）が２万５千倍で、はぼ同じ場
所の写真である。最も手前のキャパシタの一つは断面を
出しである。これを見るとドライエツチングのあともシ
リコン膜表面には十分に凹凸が形成されていることがわ
かる。

なお、酸化膜８の代りにリンオキサイドガラス（ＰＳＧ
）、ボロンリンオキサイドガラス（ＢＰＳＧ）、不純物
を添加したポリシリコン、シリコン窒化膜、これらの積
層膜等でもよい。また本実施例では第１図（０で微細な
凹凸をもつシリコン膜１１をそのままＲＩＥしているが
、エツチング時に側面の凹凸が消失する恐れのあるとき
は、ＲＩＥの前に例えばＨＴＯ（ＨｉｇｈＴｅｍｐｅｒ
ａｔｕｒｅ　０ｘｉｄａｔｉｏｎ）ＣＶＤでＳｊ、０２
膜をうずく全面に形成してＲＩＥを行うと側壁が確実に
保護できる。

ＲＩＥ後に側面に残った５ｉ０２膜はウェットエツチン
グ等で除去すればよい。

また上述の実施例ではシリコン膜工１の凹凸を転写する
膜として、６００°Ｃで形成したポリシリコン膜９を用
いているが、遷移温度あるいはそれより低い温度で堆積
したシリコン膜でもよい。また実施例１〜４ではシリコ
ン膜へのドーピングにすべて熱拡散を用いたが、イオン
注入でもよいし、地積の際の原料ガスにＰＨ３＋ＡｓＨ
ａといったドーパントガスを含ませておく方法でもよい
。またドーパントはリン。

ヒ素の他にボロン等でもよい。また実施例１〜４ではキ
ャパシタとなる部分のシリコン膜１１．５４の表面全体
に凹凸が形成されている例を示したが、凹凸が膜の一部
にだけ形成されている場合でも従来の平坦なポリシリコ
ン膜の場合より容量値が大きく、これも本発明に含まれ
る。

なお本発明はスタックドキャパシタに限らず、ＢＳＣＣ
（Ｂｕｒｉｅｃｌ　５ｔａｃｋｅｄ　Ｃａｐａｃｉｔｏ
ｒ　Ｃｅ１１）　　やＩＶＥＣ（Ｉｓｏｌａｔｉｏｎ−
ｍｅｒｇｅｄ　Ｖｅｒｔｉｃａｌ　Ｃａｐａｃｉｔｏｒ
　Ｃｅ１１）等のスタック［・トレンチキャパシタにも
適用できる３、またＤＲＡＭに限らず、ＥＥＦＲＯＭの
フローティングゲートにも適用可能である。

（発明の効果） 本発明によれば、容量部の電極であるシリコンの表面積
を従来と同等の容量部体積で大きく広げる事ができる。

また表面積が大きく、そのバラツキも小さいシリコン膜
を簡便に形成する事が可能となる。

【図面の簡単な説明】

第１図は木兄り」の実施例を説明する概略断面図である
。第２図（ａ）、　（ｃ）、　（ｅ）、　（ｇ）、　（
ｉ）は堆積温度によるシリコン表面の粒子構造の変化を
示す走査電子顕微鏡写真、第２図（ｂ）、　（ｄ）、　
（ｆ）、　（ｈ）、　（ｉ）は堆積温度によるシリコン
の結晶構造の変化を示す高速反則電子線回折写真。第３
図は堆積温度によるシリコン膜の表面（１９） （２０） 積、キャパシタ容量の変化を示す図。第４図は実施例の
スタックＩ・キャパシタの構造を示す断面図。 第５図はリン拡散を行なったときのシリコン表面の粒子
構造を示す走査電子顕微鏡写真。第６図は４インチウェ
ハー内のシリコン膜の表面積の分布を示す図。第７図、
第８図はリーク電流特性を示す図。第９図は耐圧の分布
を示す図。第１０図は７００°Ｃでアニールをしたとき
のシリコン表面の粒子構造を示す走査電子顕微鏡写真。 第１１図は表面にポリシリコンを形成したときのシリコ
ン膜表面の粒子構造を示す走査電子顕微鏡写真。第１２
図はスタックドキャパシタを形成したときのシリコン表
面の粒子構造を示す走査電子顕微鏡写真。第１３図は従
来のスタックドキャパシタの製造方法を示す概略断面図
。 １・・・シリコン基板、２，８・・・酸化膜、３．５．
１０・・・レジスト、４，９・・・ポリシリコン、６，
１２・・・容量絶縁膜、７・・・上部電極、１１・・・
シリコン膜、１３・・・リンドープトポリジノコン。

Claims (5)

【特許請求の範囲】
1. （１）表面の少なくとも一部にグレインに起因する微細
   な凹凸を有するシリコンを電極として用いることを特徴
   とする半導体素子。
2. （２）堆積膜の結晶状態がアモルファスからポリクリス
   タルに変化する遷移温度で表面積の大きいシリコン膜を
   堆積する工程を含むことを特徴とする半導体素子の製造
   方法。
3. （３）堆積膜の結晶状態がアモルファス相からポリクリ
   スタルに変化する遷移温度で表面積の大きいシリコン膜
   を堆積し、さらに前記遷移温度より高い温度で熱処理す
   る工程を含むことを特徴とする半導体素子の製造方法。
4. （４）堆積膜の結晶状態がアモルファスからポリクリス
   タルに変化する遷移温度で表面積の大きいシリコン膜を
   堆積し、さらにこのシリコン膜上に前記遷移温度より高
   い温度でポリシリコンを堆積する工程を含むことを特徴
   とする半導体素子の製造方法。
5. （５）第一のシリコン膜を堆積し、その上に堆積膜の結
   晶状態がアモルファスからポリクリスタルに変化する遷
   移温度で表面積の大きい第二のシリコン膜を堆積し、そ
   の後ドライエッチングを施して第一のシリコン膜に第二
   のシリコン膜の表面の凹凸を転写する工程を含むことを
   特徴とする半導体素子の製造方法。