KR960000365B1 - 반도체장치의 콘택홀 형성방법 - Google Patents

반도체장치의 콘택홀 형성방법 Download PDF

Info

Publication number
KR960000365B1
KR960000365B1 KR1019920012081A KR920012081A KR960000365B1 KR 960000365 B1 KR960000365 B1 KR 960000365B1 KR 1019920012081 A KR1019920012081 A KR 1019920012081A KR 920012081 A KR920012081 A KR 920012081A KR 960000365 B1 KR960000365 B1 KR 960000365B1
Authority
KR
South Korea
Prior art keywords
contact hole
forming
insulating film
oxide film
photoresist
Prior art date
Application number
KR1019920012081A
Other languages
English (en)
Other versions
KR940002941A (ko
Inventor
신지철
한민석
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019920012081A priority Critical patent/KR960000365B1/ko
Publication of KR940002941A publication Critical patent/KR940002941A/ko
Application granted granted Critical
Publication of KR960000365B1 publication Critical patent/KR960000365B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

반도체 장치의 콘택홀 형성방법
제1도 내지 제6도는 종래의 반도체장치의 미세콘택홀을 형성방법을 나타낸 도면.
제7도 내지 제12도는 본발명에 의한 반도체장치의 미세콘택홀 형성방법을 나타낸 도면.
제13도 내지 제17도는 본 발명의 일실시예를 나타낸 도면.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체 장치의 미세콘택홀 형성방법에 관한 것이다.
초고집적 DRAM의 제조에 있어서, 매몰콘택(Buried Contact : DRAM셀의 커패시터와 실리콘 기판과의 연결을 위해 형성하는 콘택) 제조시 예컨데 64MDRAM의 경우 반도체기판상에 형성되어야하는 콘택크기는 0.2∼0.3㎛로 이는 사진식각기술의 한계를 넘는 크기이다. 이와 같은 미세콘택홀을 형성하는 종래의 방법을 제1도 내지 제6도를 참조하여 설명하면 다음과 같다.
반도체기판(1)위에 필드산화막(2), 게이트전극(3), 소오스/드레인영역(4) 및 비트라인 전극(5)을 형성한 후 결과물 전면에 절연막(6)을 형성한다.(제1도).
이어서 상기 절연막(6)상에 포토레지스트(7)을 도포하고 사진식각공정에 의해 매몰콘택패턴으로 패터닝한다(제2도)
다음에 상기 패터닝된 포토레지스터(7)을 마스크로 하여 상기 절연막(6)을 이방성 식각하여 초기 매몰콘택홀(7)을 형성한다.(제3도)
이어서 상기 초기 매몰콘택홀이 형성된 반도체기판상에 산화막(8) 예컨데 HT O(High Tempersture Oxide)를 1500Å∼2000Å 두께로 침적한다(제4도).
다음에 상기 산화막(8)을 이방성식각하여 초기 매몰콘택홀 내벽에 스페이서 (9)을 형성함으로써 초기 매몰 콘택홀 보다 작은 최종 매몰콘택홀(10)을 형성한다(제5도).
그러나, 상기한 종래 방법에서는 스페이서 형성을 위한 산화막 침적시 최종매몰콘택홀의 크기를 줄이기 위해 두껍게(1500Å∼2000Å) 형성하게 되는데, 이는 초기 매몰콘택홀 크기(0.4∼0.5㎛)에 근접하게 되어 콘택하부에서 제6도에 도시된 바와 같이 산화막(8′)이 접촉되어 스페이서를 형성하기 위해 이방성식각을 실시해도 실리콘기판이 노출되지 않아 콘택홀이 오픈되지 않는 현상이 유발된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 사진식각기술의 한계를 극복할 수 있는 미세콘택홀 형성방법을 제공하는데에 그 목적이 있다.
상기목적을 달성하기 위해 본 발명은 반도체 메모리소자 상부에 절연막을 형성하는 공정, 상기 절연막상에 포토레지스트로 도포한 후 소정의 콘택홀 패턴으로 패터닝하는 공정, 상기 패터닝된 포토레지스트상에 저온플라즈마 방식에 의한 산화막을 침적시키는 공정, 상기 저온플라즈마 방식에 의한 산화막과 그 하부의 상기 절연막을 연속해서 이방성식각하여 콘택홀을 형성하는 공정을 구비하여 이루어진 것을 특징으로하는 반도체 메모리장치의 콘택홀 형성방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제7도내지 제12도에 본 발명에 의한 미세콘택홀 형성방법을 나타내었다.
먼저, 반도체기판(11)상에 형성된 절연막(12)위에 포토레지스트(13)를 도포한 후 사진식각공저에 의해 콘택홀패턴으로 패터닝한 다음(제7도). 상기 패터닝된 포토레지스트(13)상에 저온 플라즈마 방식에 의한 산화막(14)을 침적한다(제8도).
이어서, 상기 저온플라즈마 방식에 의한 산화막(14)을 이방성식각하고 이어서 노출되는 절연막(12)을 계속해서 이방성식각하여 콘택홀(17)을 형성한다 (제9도).
다음에 상기 포토레지스트를 제거하면 본 발명의 콘택홀이 완성된다 (제10도). 이때 상기 콘택홀(17)이 형성된 상기 절연막(12)상에 산화막(15)을 얇게 침적한 후(제11도), 상기 산화막(15)을 이방성식각하여 상기 초기콘택홀(17) 내벽에 스페이서(15′)를 형성함으로써 더 작은 콘택홀(20)을 형성할 수도 있다.
다음에 제13도 내지 제17도를 참조하여 본 발명의 일 실시예를 설명한다.
먼저, 반도체기판(21)상에 필드산화막(22)을 형성하고, 트랜지스터영역내의 기판상에 140Å정도의 게이트 산화막(23)을 형성한 후, 인을 포함하는 2000Å 정도 두께의 다결정실리콘을 사용하여 게이트 전극(24)을 형성하고, 트랜지스터의 드레인영역(25)에 접속되도록 텅스텐과 다결정 실리콘으로 이루어진 비트라인전극(26)을 형성하는 다음 이들 결과물 전면에 절연막, 예컨대 산화막(27)을 형성한다(제13도).
이어서, 상기 산화막(27)위에 포토레지스트(28)을 도포하고 사진식각공정에 의해 매몰콘택홀패턴으로 패터닝한 후, 이 패터닝된 포토레지스트(28)상에 150℃ ∼200℃에서의 저온 플라즈마 방식에 의한 산화막(29), 즉, P-TEOS를 2000Å∼3000Å 두께로 침적시킨다.(제14도). 이때, 이 산화막(29)의 침적두께에 따라 초기 매몰콘택홀 크기의 조절이 가능하다.
다음에 상기 저온 플라즈마 방식에 의한 산화막과 그 하부의 산화막(27)을 연속해서 이방성식각한 다음, 상기 포토레지스트를 제거하여 초기 매몰콘택홀(30)을 형성한다(제15도).
이와 같이 형성된 초기매몰콘택홀은 종래 방법에 의해 형성된 것보다 그 지름이 저온 플라즈마 방식에 의한 산화막의 두께의 거의 2배만큼 작게된다.
이어서, 상기 초기 매몰콘택홀이 형성된 반도체기판상에 산화막(31), 예컨대 HTO를 300Å∼700Å 두께로 침적시킨 후, (제16도) 이방성식각을 행하여 상기 초기매몰콘택홀 내벽에 스페이서(31′)을 형성함으로써 최종 매몰콘택홀(32)을 완성한다(제17도). 상기 HTO로 이루어진 산화막스페이서(31)는 매몰콘택홀의 크기를 더 작게 하기 위한 목적으로도 사용되고, 또한 후속공정인 불산용액을 이용한 세정공정시에 상기 절연막(27)이 손상되는 것을 방지하는 목적으로도 사용된다.
본 발명에 의하면 저온 플라즈마 방식에 의한 산화막의 두께를 조절함으로써 종래 사진식각기술로 형성할수 없었던 초미세콘택홀의 형성이 가능하게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 사진식각기술의 한계 이상의 크를 갖는 미세콘택홀의 형성이 가능함에 따라 신뢰성 높은 반도체 소자를 제조할수 있게 된다.

Claims (4)

  1. 반도체 메모리 소자 상부에 제1절연막을 형성하는 공정, 상기 제1절연막 상에 포토레지스트를 도포한 후 소정의 콘택홀 패턴으로 패터닝하는 공정, 상기 패터닝된 포토레지스트 상에 저온 플라즈마 방식에 의한 산화막을 침적기키는 공정, 상기 저온 플라즈마 방식에 의한 산화막과 그 하부의 제1절연막을 연속해서 이방성 식각하여 제1콘택홀을 형성하는 공정, 상기 포토레지스트를 제거하는 공정, 상기 제1콘택홀의 전면에 제2절연막을 침적한 다음 상기 제2절연막을 이방성식각하여 스페이서를 형성함과 동시에 제2콘택홀을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 저온 플라즈마 방식에 의한 산화막은 150∼200℃의 온도에서 형성됨을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  3. 제1항에 있어서, 상기 저온 플라즈마 방식에 의한 산화막은 2000Å∼3000Å 두께로 형성됨을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
  4. 제1항에 있어서, 상기 스페이서 형성을 위한 제2절연막은 300Å∼700Å 두께로 형성함을 특징으로 하는 반도체 메모리 장치의 콘택홀 형성방법.
KR1019920012081A 1992-07-07 1992-07-07 반도체장치의 콘택홀 형성방법 KR960000365B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920012081A KR960000365B1 (ko) 1992-07-07 1992-07-07 반도체장치의 콘택홀 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920012081A KR960000365B1 (ko) 1992-07-07 1992-07-07 반도체장치의 콘택홀 형성방법

Publications (2)

Publication Number Publication Date
KR940002941A KR940002941A (ko) 1994-02-19
KR960000365B1 true KR960000365B1 (ko) 1996-01-05

Family

ID=19335977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920012081A KR960000365B1 (ko) 1992-07-07 1992-07-07 반도체장치의 콘택홀 형성방법

Country Status (1)

Country Link
KR (1) KR960000365B1 (ko)

Also Published As

Publication number Publication date
KR940002941A (ko) 1994-02-19

Similar Documents

Publication Publication Date Title
US5405799A (en) Method of making a storage electrode of DRAM cell
JPH09260487A (ja) 半導体素子の開口部の形成方法と半導体素子の製造方法、及びその半導体素子
KR960000365B1 (ko) 반도체장치의 콘택홀 형성방법
KR0183764B1 (ko) 랜딩 패드 형성방법
KR20000042460A (ko) 반도체소자의 비트라인 콘택 형성방법
US6204117B1 (en) Removal of silicon oxynitride on a capacitor electrode for selective hemispherical grain growth
US6753265B2 (en) Method for manufacturing bit line
KR930008542B1 (ko) 반도체소자의 커패시터 제조방법
JPH02117153A (ja) 半導体素子の形成方法
US6867095B2 (en) Method for the fabrication of a semiconductor device utilizing simultaneous formation of contact plugs
KR0174984B1 (ko) 반도체장치의 콘택 형성방법
KR100361173B1 (ko) 캐패시터콘택홀을 갖는 반도체장치 제조방법
KR100209708B1 (ko) 반도체 소자의 배선 형성방법
KR100400285B1 (ko) 반도체 소자의 제조방법
KR940009636B1 (ko) 캐패시터의 플레이트 구조
KR0135697B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR0155787B1 (ko) 반도체 메모리장치의 매몰접촉창 형성방법
KR930008893B1 (ko) 메모리 셀의 캐패시터 제조방법
KR960014728B1 (ko) 반도체 소자의 저장전극 형성방법
KR100195837B1 (ko) 반도체 소자의 미세콘택 형성방법
KR100218735B1 (ko) 반도체 소자의 콘택홀 형성방법
KR930010670B1 (ko) 반도체장치의 메탈 콘택 형성방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법
KR960003758B1 (ko) 반도체 소자의 수직 스토리지 노드 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051206

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee