JPH088343B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に半導体装置な高
集積化、微細化に不可欠な平坦化技術に関するものであ
る。

［従来の技術］ 半導体装置、特に半導体メモリにおいては記憶容量の
増大と高速応答性を目指して素子構造の高集積化および
微細化に対する技術開発が進められている。

第５図は、DRAM（Dynamic Random Access Memor
y）の構造ブロック図である。まず第５図を参照してDRA
Mの概略構造について説明する。一般に、DRAMは多数の
記憶情報を蓄積する記憶領域であるメモリセルアレイ
と、外部との入出力に必要な周辺回路とから構成され
る。すなわち、DRAM50は、記憶情報データ信号を蓄積す
るためのメモリセルアレイ51と、単位記憶回路を構成す
るメモリセルを選択するためのアドレス信号を外部から
受けるためのロウアンドカラムアドレスバッファ52と、
そのアドレス信号を解読することによりメモリセルを指
定するためのロウデコーダ53およびカラムデコーダ54
と、指定されたメモリセルに蓄積された信号を増幅して
読出すセンスリフレッシュアンプ55と、データ入出力の
ためのデータインバッファ56およびデータアウトバッフ
ァ57と、クロック信号を発生するクロックジェネレータ
58とを含んでいる。

半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。第６図は、メモリセル
アレイ51を構成するメモリセルの４ビット分の等価回路
図を示している。図示されたメモルセルは、１個のMOS
（Metal Oxide Semiconductor）トランジスタ５と、
これに接続された１個のキャパシタ６とから構成される
いわゆる１素子メモリセルを示している。

次に、DRAMの主要部の断面構造およびその主要製造工
程について説明する。第7A図ないし第7D図は、DRAMのメ
モリセル領域３とセンスアンプ等の周辺回路が形成され
る周辺領域４の断面構造を模式的に示した断面模式図で
ある。第６図に対応して、第7A図のメモリセル領域３に
は２ビット分のメモリセルが表示されている。さらに、
周辺領域４には１つのMOSトランジスタ15が代表的に示
されている。

第7A図を参照して、半導体基板１の主表面上にはフィ
ールド分離酸化膜２によって分離されたメモリセル領域
３および周辺領域４が形成されている。メモリセル領域
３のメモリセルは１つのMOSトランジスタ５と１つのキ
ャパシタ６とから構成されている。MOSトランジスタ５
は１対のソース・ドレイン領域９、９と、ゲート酸化膜
７を介して形成されたゲート電極8aとを備えている。ま
たキャパシタ６は下部電極（ストレージノード）12と、
誘電体層13および上部電極（セルプレート）14とから構
成される。このキャパシタ６はいわゆるスタックトキャ
パシタと称される。そして、キャパシタ６の一方端部は
絶縁膜を介してゲート電極8aの上部に延在し、さらに他
方はフィールド酸化膜２の上部を通過するワード線8bの
上部に絶縁膜を介して延在している。このようなスタッ
クトキャパシタ６は半導体基板１の平面占有面積を減少
し、かつキャパシタ容量を確保し得る構造として微細化
構造に適する。一方で、キャパシタ６がMOSトランジス
タのゲート電極上などに乗上げるため、キャパシタ６の
上部電極14の表面位置は半導体基板１の主表面から高く
形成される。

また、半導体基板１上の周辺領域４には、たとえばMO
Sトランジスタ15が形成される。そして、このメモリセ
ル領域３および周辺領域４の表面上に全面に酸化膜など
の層間絶縁層23が形成される。層間絶縁層23の表面23a
は半導体基板１表面に形成されたMOSトランジスタやキ
ャパシタなどの表面形状を反映する。このために、メモ
リセル領域３においては高く、また周辺領域４において
は相対的に低い段差を有する形状に形成される。

次に、第7B図を参照して、層間絶縁層23の所定領域に
コンタクトホール20が形成される。さらに、コンタクト
ホール20の内部および層間絶縁層23の表面上にたとえば
アルミニウムなどの金属層22aを形成する。さらに、そ
の表面上にレジスト26を塗布する。この工程において、
レジスト26の表面は層間絶縁層23および金属層22aの表
面形状を反映して段差起伏の激しい表面形状が形成され
る。なお、メモリセル領域３に位置するレジスト表面と
周辺領域４に位置するレジスト表面との段差が図中Ｓで
示されている。次に、露光用マスク29を用いたフォトリ
トグラフィ法によってレジスト26が所定の形状に露光現
像処理されてパターニングされる。さらにパターニング
されたレジストマスク26を用いて金属層22aを所定の形
状にエッチングする。これによって配線層、本例ではピ
ット線22が形成される。

さらに、第7C図を参照して、ピット線22の表面上にさ
らに層間絶縁層24が形成される。

さらに、第7D図を参照して、層間絶縁層24の表面上に
配線層25が形成される。

以上の工程により、DRAMが製造される。

［発明が解決しようとする課題］ 一方、半導体装置の高集積化に伴ない、各回路素子を
形成するパターンサイズは縮小化されてきている。この
ために、パターニングに使用される露光装置も解像度の
優れた特性が要求され、光源の波長が短いものが使用さ
れるようになってきている。このために、露光装置の焦
点深度は益々浅くなってきている。露光装置は、通常、
焦点深度を越えた投影面に露光すると像にぼけが生じ解
像度の低下を引き起こす。このような背景をもとに、従
来のDRAMの製造工程について再度説明する。第7B図に示
すビット線22のパターニング工程においては、レジスト
26の表面に、特にメモリセル領域３と周辺領域４との表
面において段差Ｓが生じている。したがって、露光装置
の焦点深度がこの段差Ｓよる浅いような場合には金属層
22a（ピット線）のパターニング精度が劣化する。そし
て、パターニングされたビット線22には線細り等が生
じ、配線トラブルの原因となる。このように、その表面
上に配線層などが形成される層間絶縁層の表面の段差
は、配線パターニングの性能を劣化させ、配線層の信頼
性を低下させるため大きな問題となる。

このような問題を解消するための一例として、たとえ
ば「Ａ HALF MICRON TECHNOLOGY FOR AN EXPERIM
ENTAL 16 MBIT DRAM USING ｉ−LINE STEPPER」
Y.Kawamoto et al.1988 SYMPOSIUM ON VLSI TECH
NOLOGY.IEEE CAT.No.88 CH−2597−３ P18に示され
るスタックトキャパシタセルを有するDRAMが考案されて
いる。本例におけるDRAは、半導体基板表面のメモリセ
ルを形成する部分を選択酸化法で酸化し、その後酸化膜
を除去することで深さ0.8μｍの凹部を形成している。
そして、この凹部にメモリセルを形成し、凹部が形成さ
れていない半導体基板の主表面に周辺回路を形成してい
る。メモリセルはスタックトキャパシタを備えるため、
積層高さが高くなる。したがって、半導体基板表面の凹
部にメモリセルを形成することにより周辺回路領域との
段差を低減し、上記のリソグラフィ工程におけるパター
ニング精度の劣化を防止しようとしている。しかしなが
ら、本例においては、たとえば周辺領域との段差を露光
装置の焦点深度以下に抑えることを主眼としたものであ
り、段差の低減の程度にも限界がある。さらに、従来は
周辺領域とほとんど段差が生じなかったワード線やスト
レージノードなどについても凹部に形成することによっ
て新たに段差を生じることとなる。

この発明は、上記のような問題点を解消するためにな
されたもので、各々積層高さの異なる半導体素子の表面
上を覆う絶縁層を平坦化し、各素子間を接続する配線層
を平坦に形成することができる半導体装置およびその製
造方法を提供することを目的とする。

［課題を解決するための手段］ この発明による半導体装置は、主表面を有し、その表
面上の所定位置に形成された素子分離領域と、この素子
分離領域とによって囲まれた複数個の素子形成領域とを
有する半導体基板と、半導体基板上の少なくとも素子形
成領域上に、第１導電層を含むように積層して形成され
た第１半導体素子と、半導体基板上の他の素子形成領域
上に、第１半導体素子よりも低く、第２導電層を含むよ
うに積層して形成された第２半導体素子と、少なくとも
第１半導体素子と第２半導体素子との表面上を覆い、平
坦化された上部表面を有する層間絶縁層と、平坦化され
た上部表面を有する層間絶縁層と、層間絶縁層の上に形
成された配線層とを備えている。さらに、層間絶縁膜
は、第１導電層の表面から層間絶縁層の表面までの膜厚
が、第２導電層の表面から層間絶縁層の表面までの膜厚
よりも薄く形成されている。

また、他の発明による半導体装置の製造方法は、以下
の工程を備えている。

まず、半導体基板の主表面上の所定の位置に、素子分
離領域と、この素子分離領域によって囲まれた複数個の
素子形成領域とが形成される。その後、半導体基板の少
なくとも１つの素子形成領域の上に、第１導電層を含む
ように第１半導体素子が積層して形成される。

次に、半導体基板の他の素子形成領域の上に、第１半
導体素子よりも低く、第２導電層を含むように第２半導
体素子が積層して形成される。その後、第１半導体素子
と第２半導体素子との表面上を覆うように絶縁層が形成
される。

次に、絶縁層の表面をエッチングにより除去し、絶縁
層の表面が平坦化される。その後、平坦化された表面を
有する絶縁層の表面に、配線層が形成される。

さらに、絶縁層の表面が平坦化される工程において
は、第１導電層の表面から層間絶縁層の表面までの膜厚
が、第２導電層の表面から層間絶縁層の表面までの膜厚
よりも薄くなるようにエッチングされている。

［作用］ この発明による半導体装置およびその製造方法によれ
ば、第１および第２半導体素子の表面上を覆う層間絶縁
層の表面が平坦化されている。そして、この平坦化され
た表面上に配線層を形成するように構成している。した
がって、配線層のパターニング工程において、露光工程
の焦点深度の影響を受けることなく微細パターンの配線
層を形成することができる。そして、パターン精度の向
上により配線度の信頼性も向上する。

さらに、第１導電層の表面から層間絶縁層の表面まで
の膜厚が、第２導電層の表面から層間絶縁層の表面まで
の膜厚よりも薄くなるように形成され、これにより、層
間絶縁層の表面が平坦化されていることにより、第１半
導体素子の領域と第２半導体素子の領域とに形成される
コンタクトホールの形成時に、エッチング条件を同じ条
件で処理することが可能である。また、コンタクトホー
ルを導電層で埋込む場合においても、第１半導体素子と
第２半導体素子との領域で、同一の膜厚およびエッチバ
ック条件が可能となる。

［実施例］ 以下、本発明の一実施例を図を用いて説明する。

第１図は、本発明の一実施例によるDRAMの断面構造図
である。

この第１図には、DRAMのメモリセル領域３と周辺領域
４とが模式的に示されている。まず、メモリセル領域３
には２ビット分のメモリセルが示されている。メモリセ
ルは、１個のMOSトランジスタ５と１つのキャパシタ６
とから構成されている。また、周辺領域４は周辺回路に
含まれるMOSトランジスタ15が代表的に示されている。
メモリセル領域３および周辺領域４は各々半導体基板１
の表面上に選択的に形成されたフィールド分離酸化膜２
によって各々絶縁分離されている。

メモリセルに含まれるMOSトランジスタ５は、半導体
基板１表面に形成された１対の不純物領域９、９と、薄
いゲート酸化膜７を介して形成されたゲート電極8aとを
備える。不純物領域９は、相対的に高濃度の不純物領域
9a、9cと、相対的に低濃度の不純物領域9b、9dとのいわ
ゆるLDD（Lightly Doped Drain）構造を構成してい
る。また、ゲート電極8aはフード線の一部によって構成
されている。

キャパシタ６は多結晶シリコンなどの導電材料からな
る下部電極12と、この下部電極12の表面上に形成された
誘電体層13および多結晶シリコンなどからなる上部電極
14とから構成される。

下部電極12は、その一部がMOSトランジスタ５の一方
の不純物領域９に接続されている。また、下部電極12
は、ゲート電極8aの上部からフィールド分離酸化膜２の
上部を通るワード線8bの上面にまで延在している。さら
に、その一部は鉛直上方に延びた円筒状の立壁部12bを
有している。この円筒状の立壁部12bにより下部電極12
の表面積は従来のスタックトキャパシタに比べて増大す
る。

周辺領域４に形成されるMOSトランジスタ15は、半導
体基板１表面に形成された１対の不純物領域18、18と、
薄いゲート酸化膜16を介して形成されたゲート電極17と
を備える。不純物領域18は相対的に高濃度の不純物領域
18aと、相対的に低濃度の不純物領域18bとのLDD構造を
構成している。

半導体基板１表面上のメモリセル領域３および周辺領
域４の上面は膜厚の厚い層間絶縁層23で覆われている。
層間絶縁層23は半導体基板１表面の鉛直上方に高く形成
された円筒形状のスタックトキャパシタ６の上面を完全
に覆って形成されている。さらにその表面はメモリセル
領域３と周辺領域４の上部において等しく平坦に形成さ
れている。層間絶縁層23の中にはメモリセルのMOSトラ
ンジスタ５の一方不純物領域９に達するコンタクトホー
ル20が形成されている。そして、ビット線22はこのコン
タクトホール20の内部および層間絶縁層23の平坦な表面
上に形成されている。

このように、半導体基板１表面上のメモリセル領域３
および周辺領域４の両方を均一に覆う層間絶縁膜23はそ
の表面に段差が形成されていない。したがって、この層
間絶縁層23の表面上に形成される配線層、たとえばビッ
ト線22は平坦な形状に形成される。

次に、第2A図ないし第2N図を用いて上記のDRAMの製造
工程について説明する。

まず、第2A図において、半導体基板１表面の所定領域
にLOCOS（Local Oxidation of Silicon）法を用いて
厚いフィールド分離酸化膜２、２を形成する。このフィ
ールド分離酸化膜２により、分離されたメモリセル領域
３および周辺領域４が構成される。

次に、第2B図において、半導体基板１表面を熱酸化し
てフィールド分離酸化膜２に囲まれた半導体基板表面に
膜厚200Å程度のシリコン酸化膜を形成する。続いて、
減圧CVD法ひより膜厚2000Å程度の多結晶シリコン層を
形成する。さらに、その表面上にCVD法を用いて膜厚200
0Å程度のシリコン酸化膜を形成する。そして、フォト
リソグラフィ法およびエッチング法を用いてシリコン酸
化膜、多結晶シリコン層およびシリコン酸化膜７を所定
の形状にパターニングする。これによってメモリセル領
域３および周辺領域４のMOSトランジスタ５、15のゲー
ト酸化膜７、16、ゲート電極8a、17およびワード線8b、
および絶縁線10a、25aが形成される。

次に、第2C図において、パターニングされたゲート電
極8a、17などをマスクとして半導体基板１表面に砒素
（As）などの不純物イオン30をイオン注入する。これに
より半導体基板１中に低濃度の不純物領域9b、9dおよび
18bが形成される。

さらに、第2D図において、半導体基板１表面上の全面
に減圧CVD法を用いて膜厚2000Å程度のシリコン酸化膜3
1を堆積する。

さらに、第2E図において、シリコン酸化膜31を異方性
エッチングにより選択的に除去する。これによりゲート
電極8a、17およびワード線8bの上面および側面にのみ絶
縁膜10a、10b、25a、25bを残余する。

その後、第2F図において、絶縁膜10a、10b、25a、25b
で覆われたゲート電極8a、25aをマスクとして半導体基
板１表面に高濃度の不純物イオン（たとえばリン）32を
イオン注入する。これにより半導体基板１表面に高濃度
の不純物領域9a、9c、18aが形成される。そして、同時
にLDD構造が構成される。

次に、第2G図において、減圧CVD法によりシリコン窒
化膜11を半導体基板１表面上の全面に膜厚500Å程度堆
積する。その後フォトリソグラフィ法およびエッチング
法を用いてキャパシタの下部電極を形成すべき場所に位
置するシリコン窒化膜11を選択的に除去する。

そして、第2H図において、シリコン基板１表面上の全
面に減圧CVD法を用いて多結晶シリコン層を膜厚2000Å
程度堆積する。そして、フォトリソグラフィ法およびエ
ッチング法を用いて、この多結晶シリコン層を所定の形
状にパターニングし、キャパシタ６の下部電極（ストレ
ージノード）12aを形成する。下部電極12aの両端部は各
々シリコン窒化膜11の上部に乗上げるようにパターニン
グされる。

さらに、第2I図において、下部電極12aあるいはシリ
コン窒化膜11の表面上にCVD法を用いてシリコン酸化膜
などの絶縁膜40をたとえば膜厚１μｍ程度厚く堆積す
る。絶縁膜40の膜厚は、後工程で形成される下部電極12
の円筒状の立壁部12bの高さを規定する。次に、絶縁膜4
0の所定の位置に開口部41を形成する。そして、減圧CVD
法を用いて多結晶シリコン層12bを絶縁膜40の表面上お
よび開口部41の内部に堆積する。

次に、第2J図において、多結晶シリコン層12bを異方
性エッチングにより選択的に除去する。これにより、絶
縁膜40の平坦な表面上および下部電極12aの上面に堆積
した多結晶シリコン層12bが選択的に除去され、また絶
縁膜40の開口部41の内側面に堆積した多結晶シリコン層
12bが選択的に除去する。このエッチング工程により、
下部電極12aと一体化した円筒状の下部電極の立壁部12b
が形成される。

その後、第2K図において、絶縁膜40をエッチング除去
する。このエッチング工程において、ゲート電極8a、17
およびワード線8bの表面は絶縁膜40と同じ材料からなる
絶縁膜10a、10b、25a、25bに覆われている。そして、こ
の絶縁膜10a、10b、25a、25bの表面はシリコン窒化膜11
などによって覆われている。したがって、絶縁膜40をエ
ッチングする際、シリコン窒化膜11の存在がこの絶縁膜
10a、10b、25a、25bがオーバエッチされるのを防止して
いる。

そして、絶縁膜40を除去した後、シリコン窒化膜11を
所定の形状にパターニングし、周辺領域４に位置する部
分を除去する。その後、半導体基板１全面に、たとえば
熱酸化法によってシリコン酸化膜を膜厚100Å程度堆積
することにより誘電体層13を形成する。さらに、減圧CV
D法を用いた多結晶シリコン層を膜厚2000Å程度堆積
し、フォトリソグラフィ法およびエッチング法を用いて
所定の形状にパターニングし上部電極（セルプレート）
14を形成する。

次に、第2L図において、ビット線22が接続されるべき
MOSトランジスタ５の不純物領域９の表面上に形成され
たキャパシタ６を選択的にパターニングし、この不純物
領域９の表面を露出させる。さらに、キャパシタ６など
が形成された半導体基板１の表面上にCVD法を用いてシ
リコン酸化膜などの層間絶縁層23を膜厚１μｍ程度に形
成する。この状態において、層間絶縁層23の表面はメモ
リセル領域３の上面と周辺領域４の上面において段差が
形成されている。さらに層間絶縁層23の表面上にレジス
ト35を塗布し、その表面を平坦にする。このレジスト35
は層間絶縁層23とエッチングレートが等しい材質のもの
が選ばれる。

さらに、第2M図において、レジスト35および層間絶縁
層23を均一な速度でエッチングし、所定の位置でエッチ
ング終了する。このエッチング工程により、層間絶縁層
23の表面をメモリ領域３から周辺領域４にわたって平坦
に形成することができる。

その後、第2N図において、層間絶縁層23の中にビット
線コンタクトのためのコンタクトホール20を形成する。
さらに、たとえば選択CVD法を用いてコンタクトホール2
0の内部にタングステン（Ｗ）を堆積して接続配線層21
を形成する。さらに、層間絶縁層23の表面上に多結晶シ
リコン層と高融点金属シリサイドの積層構造からなるポ
リサイド構造を有するビット線22を形成する。

以上の工程によりDRAMが製造される。

また、上記実施例では、接続配線層21として、選択CV
D法によるタングステン膜の例を示したが、特にこれに
限定されるものではなく、たとえば多結晶シリコン膜、
金属シリサイド膜、金属膜、TiN膜、あるいはこれらの
膜を交互に重ねた複合膜であってもよい。

また、ビット線22として、ポリサイド構造の例を示し
たが、他の導電膜であってもよく、例えば多結晶シリコ
ン層、金属シリサイド層、金属層、TiN膜、あるいはこ
れらの複合膜であってもよい。

さらに、上記実施例では、ビット線22は接続配線層21
を介してメモリセルのMOSトランジスタ５のソース・ド
レイン領域９に接続される例を示したが、接続配線層21
を介さず、直接コンタクトホール20内にビット線22を形
成してソース・ドレイン領域に接続させても構わない。

さらに、上記実施例では素子分離領域に厚い酸化膜を
形成するLOCOS法の例を示したが、他の分離方法でもよ
く、たとえばフィールドシールド分離方法でも同様の効
果を示す。また、MOSトランジスタのソース・ドレイン
構造はLDD構造のものについて示したが、特にこれに限
定されるものではない。

なお、層間絶縁膜23は酸化膜以外の絶縁膜、たとえば
窒化膜であっても構わない。また、その層間絶縁膜23表
面の平坦化方法は、上記の例以外のものでもよく、たと
えば層間絶縁膜23を半導体基板１表面上に厚く堆積し、
その後表面をウェットエッチングしてもよく、あるいは
熱処理を施すことによって表面を平坦化しても構わな
い。

次に、本発明の第２の実施例について説明する 第３図は、第２の実施例によるDRAMの断面構造図であ
る。そして、第３図には、メモリセル領域３と周辺回路
からなる周辺領域４とが模式的に示されている。この第
２の実施例は、上記の第１の実施例に比べてメモリセル
に含まれるキャパシタ６の構造が異なる。すなわち、こ
の第２の実施例によるキャパシタ６は円筒形状の立壁部
を有しない一般的なスタックトキャパシタ構造を有して
いる。さらに、メモリセル領域３および周辺領域４を覆
う層間絶縁層23は、その表面が平坦化されている。そし
て、ビット線22はこの平坦化された層間絶縁層23の表面
上に形成されている。さらに、接続配線層21を介してメ
モリセルのMOSトランジスタ５の一方の不純物領域９に
接続されている。また、この実施例においてはMOSトラ
ンジスタ５、15の不純物領域９、18は単一濃度の層で構
成されているが、第１の実施例と同様にLDD構造を適用
することも可能である。

次に、第２の実施例によるDRAMの製造工程が第4A図な
いし第4I図に示される。なお、これらの図に示される製
造工程は、第１の実施例を示す第2A図ないし第2N図に比
べて、円筒状の下部電極12bを形成する工程（第2I図な
いし第2J図）、および不純物領域のLDD構造を構成する
工程（第2C図）が省略されている以外は基本的に同じ製
造工程が用いられる。したがって、これらの詳細な説明
は第１の実施例を参照することとしてここでの説明を省
略する。

このように、本発明によるDRAMは、素子の積層高さが
高く形成されるメモリセル領域と、素子の形成高さが相
対的に低い周辺回路領域とを連続的に覆う層間絶縁層の
表面を平坦に形成している。そして、この平坦な表面上
に配線層の材料が堆積され、パターニングされる。した
がって、配線層のパターニング工程において、焦点深度
の浅い露光装置を用いた場合でも、配線層表面の段差の
影響が無関係となり、微細な配線パターンを精度良く形
成することができる。また、上記各実施例において、図
には示していないが、周辺領域にコンタクトホールを形
成する場合においても、メモリセル領域にコンタクトホ
ールを形成する条件と同一の条件で処理することが可能
となる。

なお、このような特徴点から、本発明は特にDRAMに限
定して適用されるものではなく、他の半導体装置におい
ても広く適用することが可能である。

［発明の効果］ 以上のように、本発明による半導体装置は、半導体基
板の表面上に形成される第１および第２半導体素子を覆
う層間絶縁層の表面を平坦化し、この平坦化された表面
上に配線層を形成するように構成されている。そのた
め、配線層のパターニングに用いられる露光装置の焦点
ぼけを生ずることなく微細なパターンを有する配線層を
形成することが可能となる。また、第１半導体素子の領
域と第２半導体素子の領域とにコンタクトホールを形成
する場合においても、第１半導体素子の領域と第２半導
体素子の領域とのコンタクトホール開口条件を同一の条
件で処理することが可能となる。以上により、配線層を
含む素子構造の微細化を実現し、さらに配線層の信頼性
を向上することが可能となる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例によるDRAMの断面構
造図である。第2A図、第2B図、第2C図、第2D図、第2E
図、第2F図、第2G図、第2H図、第2I図、第2J図、第2K
図、第2L図、第2M図および第2N図は、第１図に示したDR
AMの製造工程を順に示した製造工程断面図である。第３
図は、本発明の第２の実施例によるDRAMの断面構造図で
ある。第4A図、第4B図、第4C図、第4D図、第4E図、第4F
図、第4G図、第4H図および第4I図は、第３図に示したDR
AMの製造工程を順に示した製造工程断面図である。 第５図は、一般的なDRAMの構造ブロック図である。第６
図は、DRAMのメモリセルの等価回路図である。第7A図、
第7B図、第7C図および第7D図は、従来のDRAMの製造工程
を順に示した製造工程断面図である。 図において、１は半導体基板、３はメモリセル領域、４
は周辺領域、５はMOSトランジスタ、６はキャパシタ、2
1は接続配線層、22はビット線、23は層間絶縁層、26、3
5はレジストを示している。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｃ (56)参考文献 特開 昭63−132471（ＪＰ，Ａ) 特開 平１−257365（ＪＰ，Ａ) 特開 平３−82155（ＪＰ，Ａ) 1989 ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬ ＳＩ ＴＥＣＨＮＯＬＯＧＹ ＤＩＧＥＳ Ｔ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥ ＲＳ “８−５ Ｎｏｖｅｌ Ｓｔａｃｋ ｏｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｆ ｏｒ 64ＭＤ ＤＲＡＭ”Ｐ．69〜70

Claims (2)

【特許請求の範囲】
1. 【請求項１】主表面を有し、その主表面上の所定位置に
   形成された素子分離領域と、この素子分離領域によって
   囲まれた複数個の素子形成領域とを有する半導体基板
   と、 前記半導体基板上の少なくとも前記素子形成領域上に、
   第１導電層を含むように積層して形成された第１半導体
   素子と、 前記半導体基板上の前記他の素子形成領域上に、前記第
   １半導体素子よりも低く、第２導電層を含むように積層
   して形成された第２半導体素子と、 少なくとも前記第１半導体素子と前記第２半導体素子と
   の表面上を覆い、平坦化された上部表面を有する層間絶
   縁層と、 前記層間絶縁層の上に形成された配線層と、を備え、 前記層間絶縁層は、 前記第１導電層の表面から前記層間絶縁層の表面までの
   膜厚が、前記第２導電層の表面から前記層間絶縁層の表
   面までの膜厚よりも薄く形成された、半導体装置。
2. 【請求項２】半導体基板の主表面上の所定の位置に、素
   子分離領域と、この素子分離領域によって囲まれた複数
   個の素子形成領域とを形成する工程と、 前記半導体基板の少なくとも１つの前記素子形成領域の
   上に、第１導電層を含むように第１半導体素子を積層し
   て形成する工程と、 前記半導体基板の前記他の素子形成領域の上に、前記第
   １半導体素子よりも低く、第２導電層を含むように第２
   半導体素子を積層して形成する工程と、 前記第１半導体素子と前記第２半導体素子との表面上を
   覆うように絶縁層を形成する工程と、 前記絶縁層の表面をエッチングにより除去し、前記絶縁
   層の表面を平坦化する工程と、 前記平坦化された表面を有する前記絶縁層の表面に、絶
   縁層を形成する工程と、を備え、 前記絶縁層の表面を平坦化する工程は、 前記第１導電層の表面から前記層間絶縁層の表面までの
   膜厚が、前記第２導電層の表面から前記層間絶縁層の表
   面までの膜厚よりも薄くなるようにエッチングされる、
   半導体装置の製造方法。