CN108054094A - 双极晶体管及其制作方法 - Google Patents

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Abstract

本发明涉及一种双极晶体管及其制作方法。所述制作方法包括以下步骤:提供P型衬底,在所述P型衬底上形成N型埋层,在所述N型埋层上形成N型外延层;通过光刻及刻蚀形成贯穿所述N型外延层及所述N型埋层并延伸至所述P型衬底中的隔离沟槽;在所述隔离沟槽底部填充第一氧化物,所述第一氧化物的上表面高于所述N型埋层的下表面且低于所述N型埋层的上表面;在所述隔离沟槽的第一氧化物上填充N型多晶硅将所述隔离沟槽填满,对所述N型多晶硅进行高温氧化使得所述N型多晶硅全部氧化为所述第二氧化物,同时所述N型多晶硅的N型离子向所述N型外延层扩散从而形成包围所述隔离沟槽的N型阱区。

Description

双极晶体管及其制作方法
【技术领域】
本发明涉及半导体制造工艺技术领域,特别地,涉及一种双极晶体管及其制作方法。
【背景技术】
起源于1948年发明的点接触晶体三极管,50年代初发展成结型三极管,即现在所称的双极型晶体管。双极型晶体管有两种基本结构:PNP型和NPN型。在这3层半导体中,中间一层称基区,外侧两层分别称发射区和集电区。当基区注入少量电流时,在发射区和集电区之间就会形成较大的电流,这就是晶体管的放大效应。双极晶体管中,电子和空穴同时参与导电。同场效应晶体管相比,双极型晶体管开关速度慢,输入阻抗小,功耗大。单双极型晶体管体积小、重量轻、耗电少、寿命长、可靠性高,已广泛用于广播、电视、通信、雷达、计算机、自控装置、电子仪器、家用电器等领域,起放大、振荡、开关等作用。
当前的双极晶体管具有隔离沟槽及连接集电极金属的N型阱区,在现有双极晶体管的制作过程中,隔离沟槽和N型阱区需要通过两次光刻形成,成本较高,同时,N型阱区与沟槽隔离区要间隔一定距离,防止工艺间的互干扰以及扩大工艺窗口,这对器件面积的浪费不可避免。
【发明内容】
本发明的其中一个目的在于为解决上述至少一个技术问题而提供一种双极晶体管及其制作方法。
一种双极晶体管的制作方法,其包括以下步骤:
提供P型衬底,在所述P型衬底上形成N型埋层,在所述N型埋层上形成N型外延层;
通过光刻及刻蚀形成贯穿所述N型外延层及所述N型埋层并延伸至所述P型衬底中的隔离沟槽;
在所述隔离沟槽底部填充第一氧化物,所述第一氧化物的上表面高于所述N型埋层的下表面且低于所述N型埋层的上表面;
在所述隔离沟槽的第一氧化物上填充N型多晶硅将所述隔离沟槽填满;
对所述N型多晶硅进行高温氧化使得所述N型多晶硅全部氧化为所述第二氧化物,同时所述N型多晶硅的N型离子向所述N型外延层扩散从而形成包围所述隔离沟槽的N型阱区;
在所述N型外延层表面形成基区、连接所述基区的基区P型接触区,在所述基区上的N型发射极多晶硅,在所述基区P型接触区上形成P型基区接触多晶硅,在所述P型基区接触多晶硅上形成氧化物隔离层,以及形成连接所述N型发射极多晶硅的发射极金属、连接所述P型基区接触多晶硅的基极金属及连接所述N型阱区的集电极金属。
在一种实施方式中,在所述隔离沟槽底部填充第一氧化物的步骤包括:在所述隔离沟槽中填满所述第一氧化物,对所述第一氧化物进行回刻去除所述隔离沟槽上部的第一氧化物,保留所述隔离沟槽底部的第一氧化物。
在一种实施方式中,所述高温氧化的温度在950摄氏度-1050摄氏度的范围内。
在一种实施方式中,所述集电极金属连接所述N型阱区邻近所述基区P型接触区的一侧。
在一种实施方式中,所述基区P型接触区、所述基极金属、所述隔离沟槽、所述N型阱区、所述集电极金属的数量均为两个,所述两个基区P型接触区分别位于所述基区的两侧,所述两个基极金属分别连接所述基区P型接触区,所述两个隔离沟槽及对应的两个N型阱区分别位于所述基区及两个基区P型接触区的两侧,所述两个集电极金属分别连接所述N型阱区邻近所述基区及基区P型接触区的一侧。
在一种实施方式中,所述隔离沟槽的宽度在0.5um-1.5um的范围内。
一种双极晶体管,其包括P型衬底、形成于所述P型衬底上的N型埋层、形成于所述N型埋层上的N型外延层、贯穿所述N型外延层及所述N型埋层并延伸至所述P型衬底中的隔离沟槽、设置于所述隔离沟槽中的氧化物、设置于所述隔离沟槽外围并包围所述隔离沟槽的N型阱区、设置于所述N型外延层表面的基区、连接所述基区的基区P型接触区、设置于所述基区上的N型发射极多晶硅、设置于所述基区P型接触区上的P型基区接触多晶硅、形成于所述P型基区接触多晶硅上的氧化物隔离层、连接所述N型发射极多晶硅的发射极金属、连接所述P型基区接触多晶硅的基极金属及连接所述N型阱区的集电极金属。
在一种实施方式中,所述集电极金属连接所述N型阱区邻近所述基区P型接触区的一侧。
在一种实施方式中,所述基区P型接触区、所述基极金属、所述隔离沟槽、所述N型阱区、所述集电极金属的数量均为两个,所述两个基区P型接触区分别位于所述基区的两侧,所述两个基极金属分别连接所述基区P型接触区,所述两个隔离沟槽及对应的两个N型阱区分别位于所述基区及两个基区P型接触区的两侧,所述两个集电极金属分别连接所述N型阱区邻近所述基区及基区P型接触区的一侧。
在一种实施方式中,所述隔离沟槽的宽度在0.5um-1.5um的范围内。
相较于现有技术,本发明双极晶体管及其的制作方法中,通过一次光刻形成隔离沟槽和N型阱区,降低成本、不扩大工艺窗口,并减小器件占用硅片的面积,提升产品竞争力。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。
图1为本发明双极晶体管的制作方法的流程图。
图2-图7为图1所示双极晶体管的制作方法的各步骤的结构示意图。
主要元件符号说明
1为P型衬底;2为N型埋层;3为隔离沟槽;4为N型阱区;5为N型外延层;6为基区P型接触区;7为基区;8为N型发射区多晶硅;9为P型基区接触多晶硅;10为氧化层;11为氧化物隔离层,12为介质隔离层;13为集电极金属;14为基极金属;15为发射极金属;S1-S6为双极晶体管的制作方法的各步骤
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
请参阅图1-图7,图1为本发明双极晶体管的制作方法的流程图,图2-图7为图1所示双极晶体管的制作方法的各步骤的结构示意图。所述双极晶体管的制作方法包括以下步骤S1-S6。
步骤S1,请参阅图2,提供P型衬底1,在所述P型衬底1上形成N型埋层2,在所述N型埋层2上形成N型外延层5。
步骤S2,请参阅图3,通过光刻及刻蚀形成贯穿所述N型外延层2及所述N型埋层5并延伸至所述P型衬底1中的隔离沟槽3。其中,所述隔离沟槽3的宽度在0.5um-1.5um的范围内。
步骤S3,请参阅图4,在所述隔离沟槽3底部填充第一氧化物,所述第一氧化物的上表面高于所述N型埋层2的下表面且低于所述N型埋层2的上表面。所述步骤S5包括以下:在所述隔离沟槽3中填满所述第一氧化物,对所述第一氧化物进行回刻去除所述隔离沟槽3上部的第一氧化物,保留所述隔离沟槽3底部的第一氧化物。所述第一氧化物包括氧化硅。
步骤S4,请参阅图5,在所述隔离沟槽3的第一氧化物上填充N型多晶硅将所述隔离沟槽3填满。
步骤S5,请参阅图6,对所述N型多晶硅进行高温氧化使得所述N型多晶硅全部氧化为所述第二氧化物,同时所述N型多晶硅的N型离子向所述N型外延层5扩散从而形成包围所述隔离沟槽3的N型阱区4。其中,所述第二氧化物与第一氧化物的材料可以相同,具体可以包括氧化硅。
步骤S6,请参阅图7,在所述N型外延层5表面形成基区、连接所述基区7的基区P型接触区6,在所述基区7上形成N型发射极多晶硅8,在所述基区P型接触区上形成P型基区接触多晶硅9,以及形成氧化物隔离层11、氧化层10、介质隔离层12、连接所述N型发射极多晶硅8的发射极金属15、连接所述P型基区接触多晶硅9的基极金属14及连接所述N型阱区4的集电极金属13。其中,所述氧化物隔离层设置于所述基区接触多晶硅及发射极多晶硅上,所述氧化层10设置于所述N型外延层5及所述隔离沟槽3与N型阱区4上,所述介质隔离层12设置于所述氧化层10及所述氧化物隔离层11上,所述发射极金属15通过所述介质隔离层12及氧化物隔离层11的第一通孔连接所述N型发射极多晶硅8,所述基极金属14通过贯穿所述介质隔离层12及氧化物隔离层11的第二通孔连接所述P型基区接触多晶硅9,所述集电极金属13通过贯穿所述介质隔离层12及氧化层10的第三通孔连接所述N型阱区4。
进一步地,可以理解,所述集电极金属13连接所述N型阱区4邻近所述基区P型接触区6的一侧。所述隔离沟槽3、所述N型阱区4、所述集电极金属13的数量均为两个,所述两个隔离沟槽3、N型阱区4及集电极金属13分别位于所述基区7及所述基区P型接触区6的两侧,每一N型阱区4位于对应的一个隔离沟槽3的外围,每个集电极金属13连接对应的N型阱区4邻近所述基区7及基区P型接触区6的一侧。
相较于现有技术,本发明双极晶体管及其的制作方法中,通过一次光刻形成隔离沟槽3和N型阱区4,降低成本、不扩大工艺窗口,并减小器件占用硅片的面积,提升产品竞争力。
以上所述的仅是本发明的实施方式,在此应当指出,对于本领域的普通技术人员来说,在不脱离本发明创造构思的前提下,还可以做出改进,但这些均属于本发明的保护范围。

Claims (10)

1.一种双极晶体管的制作方法,其特征在于:所述制作方法包括以下步骤:
提供P型衬底,在所述P型衬底上形成N型埋层,在所述N型埋层上形成N型外延层;
通过光刻及刻蚀形成贯穿所述N型外延层及所述N型埋层并延伸至所述P型衬底中的隔离沟槽;
在所述隔离沟槽底部填充第一氧化物,所述第一氧化物的上表面高于所述N型埋层的下表面且低于所述N型埋层的上表面;
在所述隔离沟槽的第一氧化物上填充N型多晶硅将所述隔离沟槽填满;
对所述N型多晶硅进行高温氧化使得所述N型多晶硅全部氧化为所述第二氧化物,同时所述N型多晶硅的N型离子向所述N型外延层扩散从而形成包围所述隔离沟槽的N型阱区;
在所述N型外延层表面形成基区、连接所述基区的基区P型接触区,在所述基区上的N型发射极多晶硅,在所述基区P型接触区上形成P型基区接触多晶硅,在所述P型基区接触多晶硅上形成氧化物隔离层,以及形成连接所述N型发射极多晶硅的发射极金属、连接所述P型基区接触多晶硅的基极金属及连接所述N型阱区的集电极金属。
2.如权利要求1所述的双极晶体管的制作方法,其特征在于:在所述隔离沟槽底部填充第一氧化物的步骤包括:在所述隔离沟槽中填满所述第一氧化物,对所述第一氧化物进行回刻去除所述隔离沟槽上部的第一氧化物,保留所述隔离沟槽底部的第一氧化物。
3.如权利要求1所述的双极晶体管的制作方法,其特征在于:所述高温氧化的温度在950摄氏度-1050摄氏度的范围内。
4.如权利要求1所述的双极晶体管的制作方法,其特征在于:所述集电极金属连接所述N型阱区邻近所述基区P型接触区的一侧。
5.如权利要求1所述的双极晶体管的制作方法,其特征在于:所述基区P型接触区、所述基极金属、所述隔离沟槽、所述N型阱区、所述集电极金属的数量均为两个,所述两个基区P型接触区分别位于所述基区的两侧,所述两个基极金属分别连接所述基区P型接触区,所述两个隔离沟槽及对应的两个N型阱区分别位于所述基区及两个基区P型接触区的两侧,所述两个集电极金属分别连接所述N型阱区邻近所述基区及基区P型接触区的一侧。
6.如权利要求1所述的双极晶体管的制作方法,其特征在于:所述隔离沟槽的宽度在0.5um-1.5um的范围内。
7.一种双极晶体管,其特征在于:所述双极晶体管包括P型衬底、形成于所述P型衬底上的N型埋层、形成于所述N型埋层上的N型外延层、贯穿所述N型外延层及所述N型埋层并延伸至所述P型衬底中的隔离沟槽、设置于所述隔离沟槽中的氧化物、设置于所述隔离沟槽外围并包围所述隔离沟槽的N型阱区、设置于所述N型外延层表面的基区、连接所述基区的基区P型接触区、设置于所述基区上的N型发射极多晶硅、设置于所述基区P型接触区上的P型基区接触多晶硅、形成于所述P型基区接触多晶硅上的氧化物隔离层、连接所述N型发射极多晶硅的发射极金属、连接所述P型基区接触多晶硅的基极金属及连接所述N型阱区的集电极金属。
8.如权利要求7所述的双极晶体管,其特征在于:所述集电极金属连接所述N型阱区邻近所述基区P型接触区的一侧。
9.如权利要求7所述的双极晶体管,其特征在于:所述基区P型接触区、所述基极金属、所述隔离沟槽、所述N型阱区、所述集电极金属的数量均为两个,所述两个基区P型接触区分别位于所述基区的两侧,所述两个基极金属分别连接所述基区P型接触区,所述两个隔离沟槽及对应的两个N型阱区分别位于所述基区及两个基区P型接触区的两侧,所述两个集电极金属分别连接所述N型阱区邻近所述基区及基区P型接触区的一侧。
10.如权利要求7所述的双极晶体管,其特征在于:所述隔离沟槽的宽度在0.5um-1.5um的范围内。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093936A (zh) * 2021-09-28 2022-02-25 重庆中科渝芯电子有限公司 一种亚微米多晶硅发射极双极结型晶体管及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877539A (en) * 1995-10-05 1999-03-02 Nec Corporation Bipolar transistor with a reduced collector series resistance
CN1255238A (zh) * 1997-03-18 2000-05-31 艾利森电话股份有限公司 槽隔离的双极型器件
CN101257039A (zh) * 2007-03-01 2008-09-03 国际商业机器公司 半导体结构及其制造方法
US20150069464A1 (en) * 2011-09-23 2015-03-12 Alpha And Omega Semiconductor Incorporated Lateral pnp bipolar transistor formed with multiple epitaxial layers
CN107170814A (zh) * 2017-07-14 2017-09-15 罗灿 高频三极管及其制作方法
CN107180757A (zh) * 2017-07-14 2017-09-19 罗灿 高频三极管基极与发射极之间侧墙的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877539A (en) * 1995-10-05 1999-03-02 Nec Corporation Bipolar transistor with a reduced collector series resistance
CN1255238A (zh) * 1997-03-18 2000-05-31 艾利森电话股份有限公司 槽隔离的双极型器件
CN101257039A (zh) * 2007-03-01 2008-09-03 国际商业机器公司 半导体结构及其制造方法
US20150069464A1 (en) * 2011-09-23 2015-03-12 Alpha And Omega Semiconductor Incorporated Lateral pnp bipolar transistor formed with multiple epitaxial layers
CN107170814A (zh) * 2017-07-14 2017-09-15 罗灿 高频三极管及其制作方法
CN107180757A (zh) * 2017-07-14 2017-09-19 罗灿 高频三极管基极与发射极之间侧墙的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093936A (zh) * 2021-09-28 2022-02-25 重庆中科渝芯电子有限公司 一种亚微米多晶硅发射极双极结型晶体管及其制造方法
CN114093936B (zh) * 2021-09-28 2024-02-09 重庆中科渝芯电子有限公司 一种亚微米多晶硅发射极双极结型晶体管及其制造方法

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