CN102239552B - 具有接合垫下方的沟槽的特征的rf器件和方法 - Google Patents

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Abstract

期望在公共衬底(45)上具有有源器件区域(46)和接合垫(BP)区域(60)的电子元件(44、44′、44″)包括BP(35)下面的电介质区域以随着电子元件(44、44′、44″)被缩放至较高的功率和/或工作频率来减小BP(35)及其互连(41)的寄生阻抗。由纯(例如，仅氧化物)电介质区域(36′)产生的机械应力可能负面地影响性能、制造合格率、垫与器件接近度和所占用面积。这可以通过提供具有比其中它们所嵌入的电介质材料(78、78′、78″)小的热膨胀系数(TEC)和/或接近衬底(45)TEC的电隔离内含物(65、65′、65″)的复合电介质区(62、62′、62″)来避免。对于硅衬底(45)而言，多晶或非晶硅适用于内含物(65、65′、65″)和用于电介质材料(78、78′、78″)的氧化硅。内含物(65、65′、65″)优选地具有通过电介质材料(78、78′、78″)隔离并被包含在电介质材料(78、78′、78″)内的叶片状形状中。

Description

具有接合垫下方的沟槽的特征的RF器件和方法
技术领域
本发明通常涉及半导体(SC)器件和集成电路(IC)及其制造方法，并且更具体地，涉及用于提供包含接合垫下方的填充了绝缘体的沟槽的特征的RF(射频)电源器件和IC的结构和方法。
背景技术
射频(RF)电源器件和集成电路(IC)的性能对与到器件或IC的连接相关联的端子阻抗特别敏感。对于其中常常使用低电阻率衬底(例如，＜0.1Ohm-cm)来增强有源器件性能的金属氧化物半导体(MOS)场效应晶体管(MOSFET)和横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)而言情况尤其如此。对这样的低电阻率衬底的电磁(E-M)耦合可能使得难以或不可能在这样的器件的输入-输出(I/O)端子处提供期望的阻抗匹配，并且保持期望的功率输出和效率。此外，这样的E-M耦合可能引起衬底中的涡电流损失，这可能进一步降低器件和IC性能。这些问题在高外围器件和更高频率(例如，＞～1GHz)器件的情况下变得更加严重，因为固有器件阻抗随着增加的外围和增加的频率而下降，并且E-M损耗随着端子连接(例如，接合垫)的尺寸的增加而增加。
图1示出了场效应晶体管(FET)24(例如，MOSFET)的简化电气示意性框图10，场效应晶体管(FET)24的栅极14通过输入互连13被耦合到输入接合垫(IP-BP)12，并且其漏极16通过输出互连41被耦合到输出接合垫(OP-BP)35。在RF频率下，互连13和41能够用作传输线，并且因此也称为输入传输线(IP-TL)13和输出传输线(OP-TL)41。外部连接11(例如，丝焊或其它互连)在输入接合垫(IP-BP)12处看到输入阻抗Z′in，并且外部连接19(例如，丝焊或其它互连)在输出接合垫(OP-BP)35处看到输出阻抗Z′out。输入互连(例如，传输线(IP-TL))13将输入接合垫(IN-BP)12耦合到在栅极14处具有固有输入阻抗Zin的MOSFET 24，并且输出互连(例如，传输线(OP-TL))41将在漏极16处具有固有输出阻抗Zout的FET 24的漏极输出端16耦合到输出接合垫(OP-BP)35。图2示出了图1的框图10的简化等效电路图10′。电导G1、G2、电容C1、C2、电感L1和电阻R1表示IN-BP 12。电导G3、G4、电容C3、C4、电感L2和电阻R2表示IN-TL 13。用固有阻抗Zin和Zout及放大器A来表示晶体管24。电导G5、G6、电容C5、C6、电感L3和电阻R3表示OP-TL 41。电导G7、G8、电容C7、C8、电感L4和电阻R4表示OP-BP 35。
因为固有晶体管端子阻抗Zin和Zout随着频率和栅极外围而缩放，所以随着晶体管24的操作频率和/或栅极外围的增加，固有晶体管端子阻抗Zin和Zout变小。忽略在栅极长度与沟道长度之间可能存在的轻微差异，栅极外围是栅极宽度加栅极长度的和的两倍。因为有效地，越来越多的FET并行地进行操作，所以栅极外围随着增加的功率处理能力而增加。这在通过使用并行耦合的多个“指状物”——每个指状物形成独立的FET的各种FET中是可见的。因此，固有阻抗的减小是使器件在较高功率和/或较高频率下进行操作所需要的直接后果，尤其是在大约1GHz或以上的操作。随着固有阻抗Zin和Zout变小，如图1-2中所示的互连(例如，IP-TL 13、OP-TL 41)和接合垫(例如，IP-BP 12和OP-BP 35)的寄生阻抗可能变成主导的，使得变得难以或不可能高效地将能量耦合到器件24中和器件24外。这些寄生阻抗能够充当信号窃取(stealing)分压器。例如，现在参考图2，Zin除以Zin加Z(IN-BP)+Z(IP_TL)和的比来给出出现在栅极14处用于驱动晶体管24的在端子11处存在的输入信号的分数，其中，Z(IN_BP)是由于输入接合垫(IN-BP)12而存在的串联阻抗，并且Z(IP_TL)是由于输入传输线(IN-TL)13而存在的串联阻抗。在意在用于在较高频率和/或较高功率(从而具有较小的Zin)的操作的、由框图10表示的电子元件和等效电路10′的情况下，项Z(IN-BP)+Z(IP-TL)开始成为主导，并且该分压器动作减少了到达晶体管24的驱动量。在晶体管24的漏极16与输出端子19之间的输出端发生类似的效果。除非采取步骤来在固有输入输出器件阻抗随频率和/或功率处理能力缩放的同时缩放接合垫和传输线阻抗，否则无法合理地实现总体的较高频率操作和较高功率处理能力。
因此，继续存在对于改进的器件结构和制造方法的需要，其因此减少了与这样的高频率器件和IC的端子和耦合元件相关联的寄生E-M耦合，通常为接合垫和用于将这样的高频器件和/或IC耦合到这样的接合垫和外部引线和/或其它组件的互连。
附图说明
下文将结合以下附图来描述本发明，其中，相同的附图标记表示相同的元件，并且在附图中：
图1是其栅极被耦合到输入接合垫并且其漏极被耦合到输出接合垫的场效应晶体管(FET)的简化电气示意性框图；
图2是图1的框图的简化等效电路图；
图3是包含有源器件区域中的场效应晶体管和接合垫区域中的耦合接合垫的电子器件的简化示意性平面图；
图4是根据现有技术的与包含有源器件区域中的场效应晶体管和接合垫区域中的耦合接合垫的图3一致的电子器件的简化示意性横截面图；
图5是与包含有源器件区域中的场效应晶体管和接合垫区域中的耦合接合垫的图3一致的另一电子器件的简化示意性横截面图；
图6是根据本发明的实施例的包含有源器件区域中的场效应晶体管和接合垫区域中的耦合接合垫的电子器件的简化示意性横截面图；
图7-8是根据本发明的其它实施例的包含有源器件区域中的场效应晶体管和接合垫区域中的耦合接合垫的图6的电子器件的简化示意性平面图；
图9-14是根据本发明的其它实施例的在图6-8的器件的接合垫区域下面的各种电介质区域的简化示意性平面图；
图15-23示出了根据本发明的其它实施例的通过适用于支撑接合垫的图6-8和图9-14的电介质区域的不同制造阶段的半导体衬底的简化示意性横截面图；
图24-26示出了根据本发明的其它实施例的通过适用于支撑接合垫的图6-14的电介质区域的不同制造阶段的半导体衬底的简化示意性横截面图；以及
图27-31示出了根据本发明的其它实施例的通过适用于支撑接合垫的图6-14的电介质区域的不同制造阶段的半导体衬底的简化示意性横截面图。
具体实施方式
以下详细描述实质上仅仅是示例性的，并且并不意在限制本发明或本发明的应用和使用。此外，不希望受到在先前的技术领域、背景技术或以下详细描述中呈现的任何明示或默示理论的限制。
为了图示的简单明了，附图图示了构造或制造阶段的一般方式，并且可以省略公知特征和技术的描述和细节，以避免不必要地混淆本发明。另外，图中的元件不一定按比例描绘。例如，可以将附图中的一些元件或区域或层的尺寸相对于其它元件或区域或层放大以有助于促进对本发明的实施例的理解。
在说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等(如果有的话)可以用于在类似的元件之间进行区分，并且不一定用于描述特定的连续的或时间顺序。应当理解，这样使用的术语在适当的情况下是可互换的，使得本文描述的本发明的实施例例如能够以除了本文图示或以其他方式描述的那些之外的顺序进行操作或制造。此外，术语“包括”、“具有”及其任何变体并不意在涵盖非排他性包括，使得包括一列元件或步骤的过程、方法、物体或设备不一定局限于那些元件或步骤，而是可以包括未明确列出或这样的过程、方法、物体或设备所固有的其它元件或步骤。本文所使用的术语“耦合”被定义为以电或非电方式的直接或间接连接。
本文所使用的术语“半导体”通常意在包括任何半导体，不论是单晶、多晶还是非晶的，并且包括IV型半导体、非IV型半导体、化合物半导体以及有机和无机半导体。此外，术语“衬底”和“半导体衬底”意在包括单晶结构、多晶和非晶结构、薄膜结构、层叠结构(例如但不希望是限制性地，绝缘体上半导体(SOI)结构)及其组合。术语“半导体”被缩写为“SC”。单数或复数的术语“晶圆”和“衬底”意在指与其横向表面面积相比相对薄的并且与电子器件的批量制造相结合使用的支撑结构。这样的晶圆和衬底的非限制性示例包括：半导体晶圆、SOI晶圆和其它类型的支撑结构，在其中或在其上面制造有源和/或无源电子元件，或者其与这样的元件的制造相结合地进行使用。
为了便于解释并且不意在是限制性的，本文针对硅半导体和由氧化硅形成的电介质描述了本发明的各种实施例的电子结构(例如，有源和无源器件和元件及其组合)和制造方法，但本领域的技术人员应当理解，还可以使用其它半导体和电介质材料。而且，为了便于解释，可以图示或描述MOSFET器件和/或LDMOS晶体管形式的有源器件，但是这并不意在是限制性的，并且本领域的技术人员应当理解，在本发明的各种实施例的有源器件区域中可以使用任何类型的有源器件，并且与任何这样的器件相结合的术语金属氧化物半导体(和缩写MOS)不仅仅局限于氧化物栅极电介质和/或金属栅极或源极-漏极导体，还包括任何类型的绝缘电介质(有机或无机)来代替“氧化物”和任何类型的导体(有机或无机)来代替这样的器件中的“金属”。
在下面的描述中，描述了耦合到有源器件(例如，MOSFET)的输出端子(例如，漏极)的接合垫的各种示例，但这仅仅是为了便于描述而不意在是限制性的。本领域的技术人员应当理解，本文关于器件输出端子及关联输出接合垫和互连提供的讨论和示例还适用于器件输入端子和关联的输入接合垫和互连。此外，用于提供改善的性能、成本降低和效率的结构和方法适用于没有连接到衬底的在半导体衬底上形成的电子结构的所有端子，即，适用于其E-M衬底耦合可能引起有害效应的所有器件和元件端子。
图3是简化示意性平面图，并且图4是包含通过耦合区域38的互连41被耦合到接合垫区域34中的接合垫35的有源器件区域22中的MOS场效应晶体管(FET)的电子器件20的简化示意性横截面图。图4根据现有技术。电子器件20包括半导体衬底21(例如，硅)，其中已经形成了在其中形成MOSFET 24的掺杂阱区域23。假设衬底21是低电阻率材料，例如具有小于约0.1Ohm-cm的薄层电阻，但是还可以使用较高或较低的值。位于阱区域23中的是间隔开的元件：(i)具有源极触点26的源极区域25，以及(ii)具有漏极触点28的漏极区域27。被栅极氧化物31和栅极30置上的沟道区域29位于源极-漏极区域25、27之间。当器件24被激励时，电流通过场感应沟道区域29在源极25与漏极27之间流动，电流的极性取决于晶体管24是N沟道还是P沟道型FET。虽然晶体管或器件24被示为是MOSFET，但是可以替换任何类型的有源器件，例如但并不意在是限制性的，JFET器件、LDMOS器件、双极器件等。不论被标识为MOSFET晶体管还是器件24，器件24意在也代表这样的其它器件类型，并且漏极电极28还意在表示这样的其它器件类型的主端子。
接合垫35通过互连41被耦合到漏极电极28。对于FET，接合垫35通常在约80mm的总栅极外围的情况下具有在约3至7毫米范围内的宽度351，以及在约75至200毫米范围内的长度352，或者在约0.225至1.4mm2范围内的面积，但是还可以使用更大或更小的值。互连41通常具有根据栅极外围的毫米的约7至60微米范围内的宽度411，但是还可以使用更大和更小的值，并且互连41的长度412、412′能够根据设计者的需要在很大的范围内变化。互连41通过电介质区域32(例如，氧化硅)与衬底21绝缘，并且接合或连接垫35通过厚度361的电介质区域36(例如，氧化硅)与衬底21绝缘。本文所使用的单数或复数的术语“接合垫”和“垫”意在指用于本文所述的电子器件的任何类型的有效面积的I/O连接。在图4中，在有源器件区域22和接合垫区域34之间存在类似于图3的长度412的长度39的耦合区域38。虽然在图3-4中仅示出了一个接合垫(例如，垫35)(并且在后续图中类似地)，但本领域的技术人员应当理解，通常存在被耦合到晶体管24的栅极30或其它有源端子的大体上类似的接合垫。
当具有晶体管24的器件20被激励时，电磁(E-M)场33在接合垫区域34中的接合垫35周围形成。由于与漏极触点28相比相对大面积的接合垫35和相对短的互连41，与垫35相关联的E-M场33能够主导与高频(例如，RF)器件20的性质相关联的寄生效应。在E-M场33穿入低电阻率衬底21的程度上，可能发生寄生耦合，其例如通过支配端子I/O阻抗使得难以或不能实现适当的输入-输出(I/O)阻抗匹配并且耦合到晶体管24中和外，来降低器件20的性能，如上文已讨论的。在这样的情况下，器件20的功率处理能力和最大操作频率可能被严重降低。
图5是包含耦合到接合垫区域34′中的接合垫35的有源器件区22中的场效应晶体管(FET)24的电子器件20′的简化示意性横截面图。图5的电子器件20′由于提供了在垫35的下面的(例如，氧化硅的)相对深的电介质区域(DDR)36′(即，具有实质上大于图4的场氧化电介质区域36的厚度361的厚度361′)而不同于图4的电子器件20。深度361′实用地等于或大于约5微米，更方便地等于或大于约10微米，并且优选地等于或大于约15微米，但是还可以使用更大和更小的值。由于DDR 36′的存在，E-M场33不再如此显著地与衬底21交互。虽然互连41′与衬底21之间的E-M耦合可以根据互连41′的长度39′、412′(和宽度411)及下面的电介质32的厚度而更大或更小，但是垫35与衬底21之间的E-M耦合被大大地减少。因此，与垫35相关联的阻抗更易于匹配，并且涡电流损失和以其他方式存在于图4的布置中的其它寄生效应可以不太显著。因此，与图4的布置相比，图5的布置可以减少总器件性能降低。
然而，发现了可能出现可能使得图5的布置不太理想的另一问题。这与由于DDR 36′的存在而在衬底21中产生的机械应力有关。例如，可用于形成DDR 36′的氧化硅的热膨胀系数(TEC)大于例如硅的衬底21的TEC。这在衬底21中产生显著的应力，因为器件2在制造期间和之后经历各种热循环。该应力可能负面地影响位于有源器件区域(ADR)22中的任何有源器件24的性质。DDR 36′被放置得距离有源器件区域(ADR)22越近，即，耦合区域38′的长度39′和互连41′的长度412′越小，由DDR 36′产生的机械应力可能对有源器件24具有的有害作用越大。无论在有源器件区域(ADR)22中使用什么类型的有源器件24，情况通常如此，并且不仅仅限于图中所示的示例性MOSFET24。因此，为了在不经受DDR 36′接近ADR 22时的有害应力感应效应的情况下利用由图5的结构提供的寄生E-M效应的减少，通常必须增加耦合区域38′的长度39′和互连41′的长度412′。这导致了器件20′占用较大的面积(称为“面积膨胀”)，这进而减少能够在单个晶圆上同时制造的并入器件20′的器件和IC的数目。这导致较高的制造成本。此外，通过增加耦合区域38′的长度39′所引起的互连41′的长度412′的增加可能增加不期望的串联阻抗，如结合图1-2所解释的，从而还限制器件20′的总体性能。
图6通过示例的方式，示出了根据本发明的实施例的通过包括公共半导体衬底21上的有源器件区域(ADR)46中的MOSFET 24和接合垫区域60中的接合垫35的电子元件44的简化示意性横截面图。图7-8是根据本发明的其它实施例的图6的电子器件的简化示意性平面图。一起考虑图6-8，ADR 46通过长度64的耦合区域63与接合垫区域60分离。ADR 46和示例性有源器件24基本上与结合图3-5的ADR22和器件24所示和所述的相同，并且在本文中通过引用并入了其中的描述。MOSFET 24是常规的，并且表示任何类型的有源器件。接合垫区域60中的接合垫35覆盖在深度624和横向尺寸621、622(参见图6～8)的复合电介质区域(CDR)62上。由设计者来选择CDR 62的横向尺寸621、622以容纳被置于复合电介质区域(CDR)62上的宽度351和长度352的接合垫35(参见图7-8)。CDR 62的深度624应当足以基本上减少在器件操作期间由接合垫35生成的E-M场33与衬底21的交互。在大多数情况下，深度624通常等于或大于约5微米，更方便地等于或大于约10微米，并且优选地等于或大于约15微米。
已经发现能够通过提供图6-8的在接合垫35下面的复合电介质区域(CDR)62来改善或避免可能与图3的深电介质区域36′相关联的负面的电路损失、负面制造合格率影响和负面布局密度影响(面积膨胀)，其中区域62包括多个电浮柱状或叶片状多晶或非晶(即，非单晶)区域或内含物(inclusion)65，其通过电介质(例如，氧化物)部分78彼此分离。在其中衬底21是硅的优选实施例中，内含物65是多晶硅，但还可以使用具有适当热膨胀系数(TEC)的其它材料。内含物65具有宽度80、隔离物89和中心间距66。已经发现图6中所示的结构在衬底21中不产生如图5的布置可能出现的不期望的应力，并且从而最小化或避免由于这样的应力而引起的对制造合格率、器件性质和面积膨胀的负面影响。与并入深电介质区36′而没有内含物65的图5的元件20′的ADR 22中可能存在的应力相比，在并入复合电介质区域(CDR)62的图6-8的电子元件44的相邻有源器件区(ADR)46和衬底21中的应力被大大减小。因此，包括具有在接合垫区域60下方的CDR 62并且具有图5-8的相邻ADR 46的衬底21的元件44不仅借助于从接合垫35耦合到衬底21的减小的E-M耦合来呈现出优越的性能特性，而且还避免了与图5的布置相关联的过度制造合格率损耗和面积膨胀。已经发现了与图6的元件44的结构相关联的制造合格率明显大于与图5的另一相同元件20′相关联的制造合格率。还发现通常可以在没有负面效应的情况下使得耦合区域63的长度64关于CDR 62被制造得较小，而图5的基本上较大的耦合区38′可能必须被提供在图5中的元件20的垫区域34′与有源器件区域22之间，以便于减少由深氧化物区域36′产生的应力对有源器件区域22的影响。例如但并不意在是限制性的，可以使得将接合垫区域60与器件44中的有源器件区46分离的耦合区域长度64小到20微米，而用图3的结构，器件20′的垫区域34与有源器件区域22之间的耦合区域长度39必须通常为约100至200微米，以便于避免负面应力效应。因此，避免了对深氧化物区域36′的电路封装密度的负面影响。总而言之，通过使用图6的结构：(i)减少了对接合垫和互连阻抗以及对衬底损耗的负面寄生E-M耦合影响，(ii)改善了总体电路效率，(iii)最小化或避免衬底应力及其对有源器件性质的负面影响，以及(iv)能够将接合垫区域60放置得更接近于有源器件区域46，从而避免了否则图5的布置所遇到的电路封装密度的损失(即面积膨胀)和较长互连41′的增加的阻抗。这些有益效果是高度期望的，并且相比于现有技术有显著的进步。
图7-8以平面图图示了由CDR 62中的电介质区域78分离的内含物65的各种几何布置，CDR 62为了方便起见被标识为图7的具有内含物65-1和分离电介质区域78-1的CDR 62-1以及图8的具有内含物65-2和分离电介质区域78-2的CDR 62-2。这些统称为CDR 62、内含物65和中间电介质(例如，氧化物)区域78。内含物65-1和65-2跨CDR 62-1、62-2延伸，并且关于器件24的定向彼此成直角定向。在图7中，内含物65的较长尺寸以不指向有源器件区域46的方向取向(例如，与器件区域46成直角)。在图8中，内含物65的较长尺寸以指向有源器件区域46的方向取向。图8中的内含物65的取向是优选的。然而，这并不意在是限制性的，并且可以使用内含物65关于器件区域46中的器件24的任何角度取向。
图9-14示出了各种电介质区域(CDR)62-3至62-8(统称62)的简化平面图，各种电介质区域62-3至62-8包含分别由电介质区域78-3至78-8(统称78)横向地分离的电浮(例如，多晶或非晶半导体)内含物65-3至65-8(统称65)，并且适合于在图6-8的集成电子元件44的改进接合垫区域60中使用。如结合图15-23所解释的，内含物65优选地在沟槽中形成，并且在平面图中可以具有图7-14中图示的布置中的任何一个。内含物65可以被布置成如例如图7-8中所示的基本上平行的行，或者如例如图9所示的交错的行，或者如例如图10中所示的“L”或“T”形布置，或者如例如图11所示的其中栅格中的开口与电介质区78相对应的栅格状布置，或者如例如图12-14中所示的由电介质区域78分离的同心矩形、同心圆或同心多边形。这些布置中的任何一个都是适当的，并且通过示例的方式而不是以限制的方式来提供。还可以使用内含物65的其它二维平面图布置。在接合垫35具有圆形或多边形平面图设计的情况下，如图13～14中图示的CDR 62和内含物65的圆形或多边形布置是特别有用的。
图15-23示出了根据本发明的其它实施例的通过适用于支撑一个或多个接合垫35的在图6的接合垫区60的CDR 62的不同制造阶段115-123的半导体衬底45的简化示意性横截面图。在图15-23中，图示了CDR 62的形成，并且大大地省略了在邻近ARD 46中的有源器件的制造中涉及的常规步骤。因此，在图15-22中未示出ADR 46，而仅仅被包括在图23中。可以在图15-22的制造步骤115-122之前、期间或之后在ADR 46中制造一个或多个有源器件(例如，参见图6)，并且仅以示例的方式且并不意图是限制性的，这样的制造被包括在图23的制造阶段123中。图15-23的衬底45类似于图6的衬底21，但是被图示为具有特定的导电性类型并且包括延伸到衬底45的上表面57的外延层48。这仅仅意在例示各种衬底，因为这样的掺杂类型和外延层对LDMOS器件特别有用，并且并不意图是限制性的。衬底45的掺杂类型和外延层48的存在或不存在对CDR 62的形成没有显著影响，并且在本发明的各种实施例中可以被包括或省略。
现在参考图15的制造阶段115，在优选实施例中，提供了具有表面57和例如轻掺杂P型外延的厚度481的上部区域48的P+硅衬底45。在其它实施例中，轻掺杂阱区域可以替换有源器件区域46中的外延区域48。厚度481在约1至15微米的范围内是实用的，更方便地在约5至13微米的范围内，并且优选地在约9至13微米的范围内，但是在其它实施例中还可以使用更厚和更薄的层，可以省略上部区域48或通过注入或其它掺杂手段来提供上部区域48。是否需要厚度481且与衬底45相同或不同掺杂的上部区域48将取决于设计者期望在ADR区域46中形成的器件的类型，并且在本领域的技术人员的能力内。本领域的技术人员还将理解，关于图15-23的硅衬底和氧化硅电介质的描述意在作为优选实施例的示例，并且没有以限制的方式排除其它类型的半导体和电介质材料。
期望地在SC表面57上提供针对其与SC衬底45的相容性和不同蚀刻性选择的厚度69的初始垫层68。氧化硅是用于初始垫层68的适当材料，但是还可以使用其它材料。厚度69在约0.02至0.2微米的范围内是实用的，更方便地在约0.04至0.17微米的范围内，并且优选地在约0.1至0.17微米的范围内，但是还可以使用更厚和更薄的层。在初始垫层68上提供厚度71的另一接合垫层70。针对其抵抗诸如下面的SC衬底45的氧化的化学反应的能力、其相对于下面的初始垫层68的不同蚀刻性及其作为平面化蚀刻终止层或抛光终止层的实用性来选择另一接合垫层70。氮化硅是用于另一垫层70的适当材料，但是还可以使用其它材料。厚度71在约0.02至0.2微米的范围内是实用的，更方便地在约0.04至0.17微米的范围内，并且优选地在约0.1至0.15微米的范围内，但是还可以使用更厚和更薄的层。在另一垫层70上提供硬掩膜层72。例如使用正硅酸乙酯(TEOS)反应物通过化学汽相沉积(CVD)形成的氧化硅是用于硬掩膜72的适当材料的非限制性示例，但是还可以使用其它耐用掩膜材料。通过硬掩膜层72、另一垫层70和初始垫层68提供开口73，从而使SC表面57的区域571暴露。结果得到结构215。
现在参考图16的制造阶段116，通过掩膜开口73来引导优先地并且非等方向性地侵蚀半导体衬底45的蚀刻剂90，以形成延伸到外延层48中和/或通过外延层48并且延伸到衬底45中至深度741的沟槽74。深度741在约2至20微米的范围内是实用的，更方便地在约9至20微米的范围内，并且优选地在约15至20微米的范围内，但是还可以使用更大和更小的深度。蚀刻剂90的选择取决于用于SC衬底45的材料的选择，并且在本领域的技术人员的能力范围内。对于硅衬底45，优选氦氧混合物中的HBr和SiF4用于蚀刻剂90，但是还可以使用其它非等方向性蚀刻剂。选择开口73的宽度和间距，以便于提供由衬底45的SC材料的宽度77的柱体76分离的宽度75的沟槽74。得到结构216。
现在参考图17的制造阶段117，去除了图16中所示的硬掩膜层72，并且在沟槽74中暴露的半导体材料被优选地转换为电介质。对于硅衬底45，得到的电介质优选地是二氧化硅。硅衬底45的高压力或水气氧化(stream oxidation)法是用于由在沟槽74中暴露的SC材料形成氧化物区域78的优选手段。在该实施例中执行氧化，直至SC衬底柱或柱体76中的基本上所有SC材料都被转换成氧化硅。由硅柱或柱体76的氧化所产生的二氧化硅占用了比在氧化期间所消耗的硅更大的体积。因此，沟槽74随着氧化的进行而变窄。选择沟槽宽度75和柱体宽度77(通过初始掩膜开口73和间距的适当选择)，使得由柱体76的氧化所形成的氧化物区域不闭合，而是在相邻氧化物柱体78之间留下宽度80的空沟槽或空隙(void)79。宽度80在约0.2至5.0微米的范围内是实用的，更方便地在约0.2至3.0微米的范围内，并且优选地在约0.3至0.7微米的范围内，但是还可以使用更宽或更窄的空隙。举例来说并且不意在是限制性的，假设SC柱体76在制造阶段117中被完全转换成氧化物，为了获得约0.5微米的宽度80的空隙沟槽79，使用被约2.7微米的初始衬底柱体宽度77分离的约4.5微米的初始沟槽宽度75(参见图16)，从而提供约7.2微米的初始沟槽间中心线分隔67。内含物65的中心线间距66将约等于沟槽74的中心线间距67。通过调整初始沟槽宽度75和柱体宽度77，在SC衬底柱体76被完全转换成氧化物之后能够获得不同宽度80的残留空隙沟槽79。换言之，期望宽度75为宽度80的约8-10倍，并且期望中心线间距66为宽度80的约13-16倍。得到结构217。
现在参考图18的制造阶段118，在接合垫区域60上将(例如，通过CVD)非单晶材料(例如，多晶或非晶硅)层82形成为足以用内含物83填充腔体79的厚度81。为了便于解释，在下文中假设层82和内含物83是多晶或非晶硅(即，非单晶硅)，但是还可以使用具有比电介质78更小和/或更接近于衬底45的热膨胀系数(TEC)的其它材料。非晶和/或多晶(例如，非单晶)硅或锗或硅和锗的组合是适合于与硅或锗或硅-锗衬底45一起使用的其它材料的非限制性示例。得到其中在沟槽79中形成例如多晶或非晶硅内含物83的结构218。通过考虑图6-18，将认识到的是内含物83可以具有柱状或柱体状或叶片状构造，即，其宽度80通常显著小于其高度791，并且显著小于其在与图6和图15-23的平面垂直的方向上的深度，如在图7-14的平面图中可以看到的。
现在参考图19的制造阶段119，位于另一垫层70上方的图18中示出的那部分层82被去除，多晶或非晶硅内含物83未受影响。可以使用任何平面化技术。在光致抗蚀剂(未示出)和多晶或非晶硅层82的蚀刻(所谓的抗蚀剂背蚀刻技术)之前的光致抗蚀剂涂敷是适当平面化工艺的非限制性示例，但是还可以使用诸如化学机械抛光(CMP)的其它平面化技术来去除层70上方的层82的多余部分。此外，垫层70可用作平面化蚀刻终止层或抛光终止层，并且促进平面化工艺。得到结构219。
现在参考图20的制造阶段120，通过短暂(例如，硅)蚀刻来去除在多晶或非晶硅内含物83的顶部的部分84。被去除的部分84包括在沟槽79(参见图19)中并更优选地位于SC表面57上方的内含物83的顶部，但是还可以使用更深或更浅的蚀刻。所使用的特定蚀刻剂将取决于内含物83的材料的选择，并且在本领域的技术人员的能力范围内。在内含物83是多晶或非晶硅的情况下，HBr和/或HCl是适当的蚀刻剂。得到结构220。
现在参考图21的制造阶段121，在制造阶段120中暴露的那部分(例如，多晶或非晶硅)内含物83例如被氧化以在电介质(例如，氧化硅)区域78内嵌入的电隔离(例如，多晶或非晶硅)内含物65上形成电介质区85，从而形成并入电隔离(例如，多晶或非晶硅)内含物65的宽度622和深度624(参见图6)或781(参见图21)的图6和图21中图示的复合电介质(隔离)区域(CDR)62。得到结构221。现在参考图22的制造阶段122，在复合电介质区域(CDR)62上形成优选地为氮化硅并且具有厚度87的另一电介质层86。得到结构222。现在参考图23的制造阶段123，使用本领域中众所周知的手段来方便地在ADR 46中形成有源器件24。在该示例中，有源器件24是分别具有触点26、28的源极-漏极(或漏极-源极)区域25、27以及在沟道29上方具有栅极30的栅极电介质31的MOSFET，但是这仅仅是以示例的方式，并且不意在是限制性的，并且在图15-23的任何制造阶段115-123之前或期间，可以等同地在ADR 60中形成任何其它类型的有源器件。虽然层86被示为被并入图23的CDR 62的上部分中，但是通常与有源器件24的制备相关地将垫层68、70和层86并入场氧化物区中或用场氧化物区来替换，并且通常在图23中被忽略。在接合垫区域60中的CDR 62上方与有源器件24的触点26、28同时方便地形成接合垫35，但是在其它实施例中，可以在制造工艺中更早地或更晚地形成接合垫35。任何序列是实用的。有或没有各种稳定化掺杂剂的情况下，期望具在例如并且并不意在是限制性的氧化硅、氮化硅或其组合的钝化层40被施加在接合垫区域60和ADR 46上。得到结构223。然后，电子元件44基本上被完成。指示了例如漏极金属化区域28和接合垫区35之间的互连41。因为可以将CDR 62放置得非常接近于ADR46，例如在ADR 46的约20微米内，所以可以使得接合垫区域60与ADR 46之间的长度39的耦合区域38非常短。
内含物65可以具有在约2至200的范围内、更方便地约15至50并且优选地约20至30的纵横比，其被定义为其垂直高度除以其水平宽度80(参见图6和21-23)，但是还可以使用更大和更小的值。其在与图6和图20-23的平面垂直的方向上的长度可以比宽度80大很多倍，并且将取决于覆盖CDR 62的接合垫35的横向尺寸，如通过检查在图7-14中呈现的平面图能够认识到的。
图24-26示出了根据本发明的其它实施例的通过适用于支撑一个或多个接合垫35的在图6和图7-14的CDR 62的不同制造阶段124-126处的半导体衬底45的横截面图。与图24-26相关地，采用用相同的附图标记来标识与图15-23的那些类似的各种区域并且通过使用用符号撇(′)补充的相同附图标记来标识与图15-23的那些类似但可能在某些方面不同的各种区域约定。例如，衬底45可以是相同的，并且因此在附图24-26中用与在图15-23中相同的附图标记45来标识，而图24-26的沟槽74′和柱体76′虽然类似于图15-23的沟槽74和柱体76，但可能略有不同，因此用具有附加的(′)的相同附图标记来标识。产生结构224的图24的制造阶段124类似于产生结构216的图16的制造阶段116，并且在本文中通过引用并入了其讨论及其前一制造阶段115。在制造阶段124和结构224方面不同的是，选择沟槽宽度75′和柱体宽度77′(借助于调整掩膜开口73′)，使得在图25的后续制造阶段125中，SC衬底柱体76′没有如在图17的制造阶段117中一样被氧化至完成，而是将宽度93的未氧化SC衬底柱体92(参见图25)留在原位未动(undisturbed)，嵌入包含宽度80′的空隙沟槽79′的氧化物区域78′。宽度80′可以与图17-23的宽度80相同或不同。如图17的制造阶段117的情况一样，在图25的制造阶段125中，沟槽74′随着氧化的进行而变窄。选择沟槽宽度75′和柱体宽度77′(通过初始掩膜开口73′和间距的适当选择)，使得由柱体76′的部分氧化形成的氧化物区域没有闭合，而是在相邻的氧化物柱体78′之间留下宽度80′的空沟槽或空隙79′。宽度80′在约0.2至5.0微米的范围内是实用的，更方便地在约0.2至3.0微米的范围内，并且优选地在约0.3至0.7微米的范围内，但是还可以使用更宽或更窄的空隙。举例来说且并不意图是限制性的，为了在留下宽度93的未动SC衬底柱体92的同时获得约0.5微米的宽度80′的空隙沟槽79′，使用被约3.7微米的初始衬底柱体宽度77′分离的约4.5微米(参见图24)的初始沟槽宽度75′，假设SC衬底柱体76′的氧化在其在制造阶段125中被完全转换成氧化物之前被终止。通过调整初始沟槽宽度75′和柱体宽度77′及氧化时间，在SC衬底柱体76′在嵌入在电介质区域78′内留下宽度93的SC衬底柱体92的同时被部分地转换成氧化物之后，能够获得残留空隙沟槽79′的不同宽度80′。从图25的制造阶段125得到结构225。然后，结构225经历与图18-23相关联的基本上相同的制造阶段，并且其讨论被通过引用并入此处。图26的制造阶段126与图23的制造阶段123类似，不同之处在于宽度93和间距94的残留SC衬底柱体92被并入电子元件44′的CDR 62′中。可以在CDR 62′和接合垫35的形成之前、期间或之后形成有源器件24。
图27-31示出了根据本发明的其它实施例的通过适用于支撑一个或多个接合垫35的在图6和图7-14的CDR 62的不同制造阶段127-131的半导体衬底45的横截面图。与图27-31相关地，采用用相同附图标记来标识与图15-23的那些类似的各种区域并且通过使用用双引号(″)补充的相同附图标记来标识与图15-23的那些类似但可能在某些方面不同的各种区域的约定。例如，衬底45可以是相同的，并且因此在图27-31中用与在图15-23中相同的附图标记45来标识，而图27-31的沟槽74″和柱体76″虽然类似于图15-23的沟槽74和柱体76，但可能略有不同，并且因此用具有附加的(″)的相同附图标记来标识。产生结构227的图27的制造阶段127类似于产生结构216的图16的制造阶段116，并且在此处通过引用并入其讨论及前一制造阶段115。图27的制造阶段127和结构227中的不同之处在于，选择沟槽宽度75″和柱体宽度77″(借助于调整掩膜开口73″)，使得在图28的后续制造阶段128中，可以通过沉积而不是衬底柱体76″的氧化来产生电介质区域78″和空隙79″。在图27的制造阶段127中，在衬底45中将衬底柱体76″(包括覆盖柱体76″的顶部上的垫层68、78的部分)所分离的宽度75″的沟槽74″蚀刻至深度741″。得到结构227。现在参考图28的制造阶段128，优选地共形地在结构227上形成厚度97的电介质层96。CVD氧化硅是用于层96的适当材料。可以使用任何CVD工艺，但是采用TEOS的沉积是方便的。选择厚度97，使得层96涂敷沟槽74″的侧壁，留下基本上在中心处位于沟槽74″内的宽度80″的未填充空隙79″。得到结构228。
现在参考图29的制造阶段129，在结构228上形成类似于图18的层82的厚度81″的层82″，从而以与针对图18的制造阶段118的空隙沟槽74和内含物83所描述的大致相同的方式来填充空隙沟槽74并且产生内含物83，其讨论被通过引用并入此处。得到结构229。虽然图29的制造阶段129图示了在层82″的沉积期间将掩膜72留在原位的情况，但在其它实施例中，可以在这样的沉积之前去除掩膜层72。任何一个布置或序列是实用的。现在参考图30的制造阶段130，以与先前已经结合图19的制造阶段119描述的大致相同的方式将结构229平面化，其讨论被通过引用并入此处。得到结构230。还利用存在另一接合垫层70的优点，另一接合垫层70提供方便的平面化抛光终止层和/或蚀刻终止层。然后，使结构230经历与图20-23的制造阶段120-123类似的制造阶段，其讨论被通过引用并入此处，最后到达与图23的制造阶段123类似的图31的制造阶段131，不同之处在于，宽度93″和间距94″的残留SC衬底柱体92″被并入电子元件44″的CDR 62″中。在其中具有基本上未氧化衬底柱体92″的沉积电介质区78″中提供宽度80″和分隔89″及中心间距66″的多晶或非晶内含物65″。多晶或非晶内含物65″是电浮的，并且残留衬底柱体92″通过垫层70、68的至少一部分70″和68″和层86或其随后形成的等价物来与接合垫35分离，从而限制其耦合到由接合垫35产生的E-M场。可以在CDR 62″和接合垫35的形成之前、期间或之后形成有源器件24。
根据第一实施例，提供了电子元件(44、44′、44″)，包括半导体(SC)衬底(45)，该半导体(SC)衬底(45)具有第一热膨胀系数(TEC)以及有源器件区域(46)和接合垫区域(60)；位于接合垫区域(60)中的接合垫(35)；接合垫区域(60)中位于在接合垫(35)下面并且包括具有第TEC的绝缘材料(78、78′、78″)的复合电介质区域(62、62′、62″)；在复合电介质区域(62、62′、62″)内的另一材料(82、82″；83、83″)的内含物(65、65′、65″)，另一材料(82、82″；83、83″)具有小于第二TEC的第三TEC，其中，内含物(65、65′、65″)与衬底(45)和接合垫(35)电隔离；以及位于有源器件区(46)中并且接近复合电介质区域(62、62′、62″)的有源器件(24)，具有通过互连(41、41′、41″)电耦合到接合垫(35)的第一端子。根据另一实施例，衬底(45)包括硅或锗或其组合，并且内含物(65、65′、65″)包括硅或锗或其组合的非单晶硅形式。根据另一实施例，内含物(65、65′、65′)具有在约0.2至5.0微米范围内的宽度(80)。根据另一实施例，内含物(65、65′、65″)具有宽度(80)以及其宽度(80)的约13-16倍的中心线至中心线间距(66)。根据另一实施例，内含物(65、65′、65″)具有在约2至200的范围内的纵横比。根据另一实施例，内含物(65、65′、65″)具有在约15至50的范围内的纵横比。根据另一实施例，内含物(65、65′、65″)具有在约20至30的范围内的纵横比。根据另一实施例，内含物(65、65′、65″)在平面图中包括多个基本上平行的叶片状形状(65-1、65-2、65-3)。根据另一实施例，内含物(65-2)在平面图中具有朝着有源器件取向的长尺寸。根据另一实施例，内含物(65-1)具有在平面图中不朝着有源器件取向的长尺寸。根据另一实施例，内含物(65-6、65-7、65-8)在平面图中形成基本上同心的形状。根据附加实施例，复合电介质区域(62、62′、62″)位于有源器件区域(46)的约20微米或更小内。
根据第二实施例，提供了一种用于形成电子元件(44、44′、44″)的方法(151-131)，该电子元件在耦合到有源器件(24)的接合垫(35)的下方并入复合电介质区域(CDR)(62、62′、62″)，该方法包括：提供(115、124、127)具有第一热膨胀系数(TEC)并且具有第一表面(57)的第一材料的半导体衬底(45)，其中，衬底(45)在其中具有适用于接纳有源器件(24)的第一区域(46)和适用于接纳接合垫(35)的第二区域(60)；在第二区域(60)上形成(115、124、127)掩膜(72)，该掩膜具有第一宽度(75、75′、75″)的间隔开的开口(73、73′、73″)；在衬底(45)中将基本上第一宽度(75、75′、75″)的间隔开的沟槽(74、74′、74″)蚀刻(116、124、127)至第一深度(741、741″)，在沟槽(74、74′、74″)与沟槽(74、74′、74″)下面的衬底(45)材料的其它部分之间留下基本上未动的衬底(45)材料的柱体(76、76′、76″)；在沟槽(74、74′、74″)中形成(117、125、128)具有第二TEC的电介质(78、78′、78″)，使得在电介质(78、78′、78″)中存在从第一表面(57)延伸到沟槽(74、74′、74″)中但不延伸到沟槽(74、74′、74″)下面的衬底(45)材料的其它部分的基本上在中心处定位的空隙(79、79′、79″)；用相对于衬底(45)电浮的并且具有小于第二TEC的第三TEC的内含物材料(83、83″；65、65′、65″)来填充(118、129)沟槽(74、74′、74″)，其中，电介质(78、78′、78″)和电浮内含物材料(83、83″；65、65′、65″)的组合在其中形成适合于支撑接合垫(35)的复合电介质区域(62、62′、62″)；在接近复合电介质区域(62、62′、62″)的有源器件区域(46)中形成(123、126、131)有源器件(24)，其中，有源器件(24)具有第一端子(28)；与内含物材料(83、83″；65、65′、65″)电隔离地在电介质(78、78′、78″)和内含物材料(83、83″；65、65′、65″)上方在电介质区域(62、62′、62″)上形成(123、126、131)接合垫(35)；以及将接合垫(35)电耦合到有源器件的第一端子(28)。根据另一实施例，内含物材料(82、82″；83、83″；65、65′、65″)包括硅或锗或其组合。根据另一实施例，第一材料包括硅或锗或其组合。根据另一实施例，内含物材料(82、82″；83、83″；65、65′、65″)在平面图中具有下述形状，该形状包括一个或多个基本上连续平行的多个行(65-1、65-2)或中断的多个基本上平行的行(65-3)、或多个“L”或“T”状的行(65-4、65-5)、或多个行(65-5)的X-Y状阵列、或同心矩形、同心圆或同心多边形(65-6、65-7、65-8)。
根据第三实施例，提供了一种电子器件(44、44′、44″)，包括在其中具有接合垫区域(60)和有源器件区域(46)的半导体衬底(45)；与衬底(45)电隔离的接合垫(35)；在衬底(45)上的接合垫区域(60)中并且在接合垫(35)下面的复合电介质区域(62、62′、62″)，其中，复合电介质区域(62、62′、62″)包括绝缘电介质区域(78、78′、78″、85、68、70、86)和非单晶半导体内含物区域(65、65′、65″)，内含物区域(65、65′、65″)通过绝缘电介质区域(78、78′、78″、85、68、70、86)的一部分与接合垫(35)和衬底(45)电隔离；以及通过互连(41、41′、41″)电耦合到接合垫(35)的有源器件区域(46)中的有源器件(24)。根据另一实施例，衬底(45)具有小于约0.1Ohm-cm的电阻率。根据另一实施例，接合垫区域(60)通过小于或等于约20微米的长度(39)的耦合区域(38)与有源器件区域(46)分离。根据另一实施例，内含物区域(65、65′、65″)在指向有源器件区域(46)的方向上取向的半导体材料(82)的平面图中包括多个基本上平行的行(65-2)。
虽然在本发明的前述详细描述中已经提出了至少一个示例性实施例，但应当认识到存在许多修改。还应当认识到示例性实施例仅仅是示例，并且并不意在以任何方式限制本发明的范围、适用性或构造。相反，前述详细描述将为本领域的技术人员提供用于实现本发明的示例性实施例的方便路线图，应当理解，在不脱离所附权利要求书及其合法等价物中阐述的本发明的范围的情况下对在示例性实施例中描述的元件的功能和布置进行各种修改。

Claims (20)

1.一种在耦合到有源器件的接合垫下方并入复合电介质区域的电子元件，包括：
半导体衬底，所述半导体衬底具有第一热膨胀系数以及有源器件区域和接合垫区域；
电介质区域，所述电介质区域位于所述接合垫区域中，并且包括具有第二热膨胀系数的绝缘材料；
所述电介质区域内的另一材料的内含物，所述另一材料具有小于所述第二热膨胀系数的第三热膨胀系数；
覆盖所述内含物的另外的电介质区域；
所述接合垫位于所述接合垫区域中并且覆盖所述另外的电介质区域，其中，所述电介质区域和所述另外的电介质区域将所述内含物与所述衬底和所述接合垫电隔离；以及
有源器件，位于所述有源器件区域中并且接近所述复合电介质区域，具有通过互连被电耦合到所述接合垫的第一端子。
2.根据权利要求1所述的电子元件，其中，所述衬底包括硅或锗或其组合，并且所述内含物包括硅或锗或其组合的非单晶形式。
3.根据权利要求1所述的电子元件，其中，所述内含物具有在0.2至5.0微米范围内的宽度。
4.根据权利要求3所述的电子元件，其中，所述内含物具有宽度以及其宽度的13～16倍的中心线至中心线间距。
5.根据权利要求1所述的电子元件，其中，所述内含物具有在2至200范围内的纵横比。
6.根据权利要求5所述的电子元件，其中，所述内含物具有在15至50范围内的纵横比。
7.根据权利要求6所述的电子元件，其中，所述内含物具有在20至30范围内的纵横比。
8.根据权利要求1所述的电子元件，其中，所述内含物在平面图中包括多个平行的叶片状形状。
9.根据权利要求8所述的电子元件，其中，所述内含物具有在平面图中朝着所述有源器件取向的长尺寸。
10.根据权利要求8所述的电子元件，其中，所述内含物具有在平面图中不朝着所述有源器件取向的长尺寸。
11.根据权利要求1所述的电子元件，其中，所述内含物在平面图中形成同心的形状。
12.根据权利要求1所述的电子元件，其中，所述复合电介质区域位于所述有源器件区域的20微米或更小内。
13.一种用于形成电子元件的方法，所述电子元件在耦合到有源器件的接合垫下方并入复合电介质区域，所述方法包括：
提供具有第一热膨胀系数并且具有第一表面的第一材料的半导体衬底，其中，所述衬底在其中具有适用于接纳所述有源器件的第一区域和适用于接纳所述接合垫的第二区域；
在所述第二区域上形成掩膜，所述掩膜具有第一宽度的间隔开的开口；
在所述衬底中将所述第一宽度的间隔开的沟槽蚀刻至第一深度，在所述沟槽与所述沟槽下面的衬底材料的其它部分之间留下未动的衬底材料的柱体；
在所述沟槽中形成具有第二热膨胀系数的电介质，使得在所述电介质中存在从所述第一表面延伸到所述沟槽中而不延伸到所述沟槽下面的所述衬底材料的其它部分中的在中心定位的空隙；
用相对于所述衬底电浮的并且具有小于所述第二热膨胀系数的第三热膨胀系数的内含物材料来填充所述沟槽；
形成电介质区域来覆盖所述内含物材料，其中，所述电介质、所述电介质区域和所述电浮内含物材料的组合在其中形成适用于支撑所述接合垫的所述复合电介质区域；
在接近所述复合电介质区域的有源器件区域中形成有源器件，其中，所述有源器件具有第一端子；
与所述内含物材料电隔离地在所述电介质和内含物材料上方在所述复合电介质区域上形成所述接合垫；以及
将所述接合垫电耦合到所述有源器件的所述第一端子。
14.根据权利要求13所述的方法，其中，所述内含物材料包括硅或锗或其组合。
15.根据权利要求14所述的方法，其中，所述第一材料包括硅或锗或其组合。
16.根据权利要求13所述的方法，其中，所述内含物材料的平面图形状包括一个或多个连续平行的多个行或中断的多个平行的行、或多个“L”或“T”状的行、或多个行的X-Y状阵列、或同心圆或同心多边形。
17.一种电子器件，包括：
半导体衬底，所述半导体衬底在其中具有接合垫区域和有源器件区域；
接合垫，所述接合垫与所述衬底电隔离；
复合电介质区域，所述复合电介质区域在所述衬底上的所述接合垫区域中并且在所述接合垫下面，其中，所述复合电介质区域包括绝缘电介质区域和非单晶半导体内含物区域，所述内含物区域通过所述绝缘电介质区域的多个部分与所述接合垫和所述衬底电隔离；以及
所述有源器件区域中的有源器件，通过互连电耦合到所述接合垫。
18.根据权利要求17所述的器件，其中，所述衬底具有小于0.1Ohm·cm的电阻率。
19.根据权利要求18所述的器件，其中，所述接合垫区域通过长度小于或等于20微米的的耦合区域与所述有源器件区域分离。
20.根据权利要求18所述的器件，其中，所述内含物区域包括多个平行的行，其中所述多个平行的行在指向所述有源器件区域的方向上取向。
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