JP3634106B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ボンディングによりリード線を接続する電極パッドを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電極パッドを有する従来の半導体装置を図１２を用いて説明する。
ｐ形半導体基板１１０上に、ｎ形エピタキシャル層１１２が形成されている。ｎ形エピタキシャル層１１２上には、シリコン酸化膜１１４が形成されている。シリコン酸化膜１１４上には、電極パッド１１６が形成され、電極パッド１１６の周囲には、電極パッド１１６の周縁を覆うように絶縁膜１１８が形成されている。電極パッド１１６の上部には、リード線１２０がボンディングにより接続されている。また、ｎ形エピタキシャル層１１２を介して回路部（図示せず）に信号が回り込むのを低減するために、電極パッド１１６下方のｎ形エピタキシャル層１１２を囲むように、多結晶シリコンから成る素子分離体１２２が形成されている。
【０００３】
図１２に示した従来の半導体装置の等価回路を、図１３を用いて説明する。
図１３に示すように、電極パッド１１６は、電極パッド１１６とｎ形エピタキシャル層１１２間の寄生容量Ｃ０１と、ｎ形エピタキシャル層１１２のインピーダンスＺ０１と、ｎ形エピタキシャル層１１２とｐ形半導体基板１１０との接合部の寄生容量Ｃ０２と、ｐ形半導体基板１１０のインピーダンスＺ０２とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
【０００４】
一方、回路部１２６は、回路部１２６とｐ形半導体基板１１０との接合部の寄生容量Ｃ０３と、ｐ形半導体基板１１０のインピーダンスＺ０４とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
ここで、電極パッド１１６下方のｐ形半導体基板１１０と回路部１２６下方のｐ形半導体基板１１０間のインピーダンスＺ０３を考慮すると、電極パッド１１６と回路部１２６との間が、寄生容量Ｃ０１、インピーダンスＺ０１、寄生容量Ｃ０２、インピーダンスＺ０３、及び寄生容量Ｃ０３を介して接続されることになる。
【０００５】
従来の半導体装置では、寄生容量Ｃ０１、Ｃ０２、Ｃ０３が大きかったため、リード線１２０を流れる信号が回路部１２６に回り込み、又、回路部１２６を流れる信号がリード線１２０に回り込み、ノイズや変調の原因となっていた。
そこで、電極パッド１１６の下方に厚い多結晶シリコンから成る絶縁層を埋め込むことにより、電極パッド１１６とｐ形半導体基板１１０表面との間の寄生容量を小さくする方法が提案されている。提案されている方法では、電極パッド１１６の下方に厚い絶縁層を埋め込んで、寄生容量の電極間隔を大きくしたので、電極パッド１１６とｐ形半導体基板１１０表面間の寄生容量を小さくすることができる。このため、リード線１１６から回路部１２６への信号の回り込み、及び回路部１２６からリード線１２０への信号の回り込みを小さくすることができ、ノイズや変調を小さくすることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、提案されている方法では、多結晶シリコンの絶縁層が柔らかいので、リード線１２０を電極パッド１１６にボンディングするときに電極パッド１１６と絶縁層とが変形し、電極パッド１１６が剥がれてしまうことがあった。本発明の目的は、リード線から回路部への信号の回り込み、及び回路部からリード線への信号の回り込みが小さく、また、電極パッドが剥がれることのない半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、下地基板と、前記下地基板上に形成された半導体層と、前記半導体層上に絶縁膜を介して形成された電極パッドと、前記電極パッド下方の前記半導体層に埋め込まれた柱状の絶縁部材とを有することを特徴とする半導体装置により達成される。これにより、前記半導体層に柱状の前記絶縁部材が埋め込まれているため、寄生容量を小さくすることができ、リード線から回路部への信号の回り込み、及び回路部からリード線への信号の回り込みが小さい半導体装置を提供することができる。また、半導体層は硬く、リード線のボンディング時にストレスが加わっても変形しないので、電極パッドが剥がれることのない半導体装置を提供することができる。
【０００８】
また、上記の半導体装置において、複数の前記絶縁部材を有し、複数の前記絶縁部材は、連続してなる前記半導体層によって互いに分離されていることが望ましい。
また、上記の半導体装置において、複数の前記絶縁部材はマトリックス状に配置されていることが望ましい。
【０００９】
また、上記の半導体装置において、前記下地基板はＳＯＩ基板であることが望ましい。
また、上記の半導体装置において、前記絶縁部材は、前記下地基板の素子領域を画定する素子分離体と同時に形成された絶縁構造体であることが望ましい。
また、上記の半導体装置において、前記絶縁部材は、多結晶シリコンから形成されていることが望ましい。
【００１０】
また、上記の半導体装置において、前記半導体層と前記下地基板とは互いに導電型が異なることが望ましい。
また、上記目的は、下地基板上に、半導体層を形成する半導体層形成工程と、前記半導体層上に、第１の絶縁膜を形成する絶縁膜形成工程と、前記第１の絶縁膜と前記半導体層とをパターニングし、前記下地基板に達するホールを形成するエッチング工程と、前記ホール内に絶縁部材を選択的に形成する絶縁部材形成工程と、前記絶縁部材の上部に、第２の絶縁膜を形成する絶縁膜形成工程と、前記絶縁部材上方の、前記第１及び第２の絶縁膜上に電極パッドを形成する電極パッド形成工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１１】
また、上記の半導体装置の製造方法において、前記エッチング工程では、複数の前記ホールをマトリックス状に形成することが望ましい。
また、上記の半導体装置の製造方法において、前記絶縁部材形成工程では、前記下地基板の素子領域を画定する素子分離体を同時に形成することが望ましい。
【００１２】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置を図１及び図２を用いて説明する。図１は、本実施形態による半導体装置の断面図である。図２は、図１に示した半導体装置の等価回路である。
【００１３】
ｐ形半導体基板１０上に、ｎ形エピタキシャル層１２が形成されている。ｎ形エピタキシャル層１２上には、シリコン酸化膜１４が形成されている。シリコン酸化膜１４上には、電極パッド１６が形成され、電極パッド１６の周囲には、電極パッド１６の周縁を覆うように絶縁膜１８が形成されている。電極パッド１６の上部には、リード線２０がボンディングにより接続されている。
【００１４】
また、ｎ形エピタキシャル層１２を介して回路部（図示せず）に信号が回り込むのを低減するために、電極パッド１６下方のｎ形エピタキシャル層１２を囲むように、素子分離体２２が形成されている。
また、素子分離体２２に囲まれたｎ形エピタキシャル層１２には、柱状の絶縁部材２４が、ｐ形半導体基板に達して形成されている。このとき、絶縁部材２４はマトリックス状に多数形成されている。また、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、結晶が連続して形成されている。
【００１５】
なお、素子分離体２２及び絶縁部材２４は、熱膨張による他部材へのストレスを緩和するため、多結晶シリコン等の柔らかい絶縁材料で形成することが望ましい。
図１に示した本実施形態による半導体装置の等価回路を、図２を用いて説明する。
【００１６】
電極パッド１６は、電極パッド１６とｎ形エピタキシャル層１２間の寄生容量Ｃ１１と、ｎ形エピタキシャル層１２のインピーダンスＺ１１と、ｎ形エピタキシャル層１２とｐ形半導体基板１０との接合部の寄生容量Ｃ１２と、ｐ形半導体基板１０のインピーダンスＺ１２とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
【００１７】
一方、回路部２６は、回路部２６とｐ形半導体基板１０との接合部の寄生容量Ｃ１３と、ｐ形半導体基板１０のインピーダンスＺ１４とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
ここで、電極パッド１６下方のｐ形半導体基板１０と回路部２６下方のｐ形半導体基板１０間のインピーダンスＺ１３を考慮すると、電極パッド１６と回路部２６との間が、寄生容量Ｃ１１、インピーダンスＺ１１、寄生容量Ｃ１２、インピーダンスＺ１３、及び寄生容量Ｃ１３を介して接続されることになる。
【００１８】
しかしながら、本実施形態による半導体装置では、素子分離体２２に囲まれたｎ形エピタキシャル層１２に、柱状の絶縁部材２４が多数形成されているので、寄生容量Ｃ１１、Ｃ１２の電極面積が減少し、ひいては寄生容量Ｃ１１、Ｃ１２を小さくすることができる。これによって、リード線２０から回路部２６への信号の回り込み、及び回路部２６からリード線２０への信号の回り込みを小さくすることができるので、ノイズや変調を小さくすることができる。
【００１９】
また、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、硬く、結晶が連続して形成されているので、上方から加わる圧力に対する耐性が強く、変形しにくい。リード線２０のボンディング時にストレスが加わっても、電極パッド１６、及び電極パッド１６下方のｎ形エピタキシャル層１２が変形しないので、電極パッド１６が剥がれるのを防止することができる。
【００２０】
次に、本実施形態による半導体装置の製造方法を、図３乃至図５を用いて説明する。図３乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、ｐ形半導体基板１０上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法によりｎ形エピタキシャル層１２を形成する（図３（ａ）参照）。
【００２１】
次に、ｎ形エピタキシャル層１２上に、シリコン酸化膜１４を形成する（図３（ｂ）参照）。
次に、シリコン酸化膜１４上に、ＳｉＮ膜２８を形成し、レジスト３０を塗布し、その後、後工程で形成する電極パッドを囲むようなトレンチ３２のパターンと、マトリックス状に配置した正方形のホール３４のパターンを、リソグラフィーによりパターニングする。（図３（ｃ）参照）。
【００２２】
次に、異方性エッチングにより、ｐ形半導体基板１０に達するように、トレンチ３２、及びホール３４を形成する（図４（ａ）参照）。このとき、ｐ形半導体基板１０の素子領域を画定する素子分離体も同時に形成する（図示せず）。
次に、トレンチ３２内、及びホール３４内にシリコン酸化膜１４を形成する。その後、シリコン酸化膜１４上、トレンチ３２内、及びホール３４内に多結晶シリコン層３６を形成する（図４（ｂ）参照）。
【００２３】
次に、シリコン酸化膜１４の上面より上の多結晶シリコン層３６を、ポリシングにより除去する（図４（ｃ）参照）。
次に、多結晶シリコン層３６上部を酸化し、素子分離体２２と絶縁部材２４を形成する（図５（ａ）参照）。
次に、絶縁部材２４上方に電極パッド１６を形成する。その後、電極パッド１６の周囲に、電極パッド１６の周縁を覆うように絶縁膜１８を形成する（図５（ｂ）参照）。
【００２４】
次に、電極パッド１６の上部に、リード線２０をボンディングにより接続する（図５（ｃ）参照）。
このようにして、本実施形態による半導体装置を製造することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置を図６乃至図１１を用いて説明する。図６は、本実施形態による半導体装置の断面図である。図１乃至図５に示す第１実施形態による半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００２５】
本実施形態による半導体装置は、第１実施形態による半導体装置の下地基板の代わりにＳＯＩ基板を用いたことを主な特徴としている。
ｐ形半導体基板１０上には、シリコン酸化膜３８が形成されている。シリコン酸化膜３８上には、ｎ形エピタキシャル層１２が形成されている。
第１実施形態と同様に、ｎ形エピタキシャル層１２上には、シリコン酸化膜１４が形成されている。シリコン酸化膜１４上には、電極パッド１６が形成され、電極パッド１６の周囲には、電極パッド１６の周縁を覆うように絶縁膜１８が形成されている。電極パッド１６の上部には、リード線２０がボンディングにより接続されている。
【００２６】
また、第１実施形態と同様に、電極パッド１６下方のｎ形エピタキシャル層１２を囲むように、素子分離体２２が形成されている。素子分離体２２に囲まれたｎ形エピタキシャル層１２には、柱状の絶縁部材２４が、ｐ形半導体基板に達して形成されている。このとき、絶縁部材２４はマトリックス状に多数形成されている。また、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、結晶が連続して形成されている。
【００２７】
なお、素子分離体２２及び絶縁部材２４は、熱膨張による他部材へのストレスを緩和するため、多結晶シリコン等の柔らかい絶縁材料で形成することが望ましい。
本実施形態による半導体装置の等価回路は、第１実施形態による半導体装置の等価回路と同様である。
【００２８】
従って、第１実施形態による半導体装置と同様に、電極パッド１６と素子分離体２２に囲まれたｎ形エピタキシャル層１２との間の寄生容量、及び、素子分離体２２に囲まれたｎ形エピタキシャル層１２とｐ形半導体基板１０との間の寄生容量を小さくすることができる。このため、リード線２０から回路部２６への信号の回り込み、及び回路部２６からリード線２０への信号の回り込みを小さくすることができ、ノイズや変調を小さくすることができる。
【００２９】
また、第１実施形態による半導体装置と同様に、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、硬く、更に結晶が連続して形成されているので、上方から加わる圧力に対する耐性が強く、変形しにくい。リード線２０のボンディング時にストレスが加わっても、電極パッド１６、及び電極パッド１６下方のｎ形エピタキシャル層１２が変形しないので、電極パッド１６が剥がれるのを防止することができる。
【００３０】
次に、本実施形態による半導体装置の製造方法を、図７乃至図１１を用いて説明する。図７乃至図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、ｐ形半導体基板１０上に、シリコン酸化膜３８を介して単結晶のｎ形半導体層４０が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４２を用意する（図７（ａ）参照）。ＳＯＩ基板４２は、例えば、シリコン酸化膜３８が形成されたｐ形半導体基板１０上に、ｎ形半導体層４０を貼り合わせた貼り合わせＳＯＩ基板や、ｐ形の単結晶シリコン基板中に酸素を注入することにより基板内部にシリコン酸化膜を埋め込んだＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板を用いてもよい。
【００３１】
次に、ＣＶＤ法により、ｎ形半導体層４０上にｎ形エピタキシャル層１２を形成する（図７（ｂ）参照）。
次に、ｎ形エピタキシャル層１２上に、シリコン酸化膜１４を形成する（図７（ｃ）参照）。
次に、シリコン酸化膜１４上に、ＳｉＮ膜２８を形成し、レジスト３０を塗布し、その後、後工程で形成する電極パッドを囲むようなトレンチ３２のパターンと、マトリックス状に配置した正方形のホール３４のパターンを、リソグラフィーによりパターニングする（図８（ａ）参照）。
【００３２】
次に、異方性エッチングにより、シリコン酸化膜３８面上に、トレンチ３２、及びホール３４を形成する（図８（ｂ）参照）。このとき、ｐ形半導体基板１０の素子領域を画定する素子分離体も同時に形成する（図示せず）。
次に、トレンチ３２内、及びホール３４内にシリコン酸化膜１４を形成する。その後、シリコン酸化膜１４上、トレンチ３２内、及びホール３４内に多結晶シリコン層３６を形成する（図９（ａ）参照）。
【００３３】
次に、シリコン酸化膜１４の上面より上の多結晶シリコン層３６を、ポリシングにより除去する（図９（ｂ）参照）。
次に、多結晶シリコン層３６上部を酸化し、素子分離体２２と絶縁部材２４を形成する（図１０（ａ）参照）。
次に、絶縁部材２４上方に電極パッド１６を形成する。その後、電極パッド１６の周囲に、電極パッド１６の周縁を覆うように絶縁膜１８を形成する（図１０（ｂ）参照）。
【００３４】
次に、電極パッド１６の上部に、リード線２０をボンディングにより接続する（図１１参照）。
このようにして、本実施形態による半導体装置を製造することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００３５】
例えば、第１又は第２実施形態において、絶縁部材はマトリックス状に形成されているが、素子分離体に囲まれたエピタキシャル層の結晶が連続して形成されるならば、絶縁部材はどんな配置にしてもよい。
また、第１又は第２実施形態において、絶縁部材の材料多結晶シリコンでなくてもよいが、熱膨張による他の部材へのストレス等を考慮して、適切な絶縁材料を選択することが望ましい。
【００３６】
また、第１実施形態において、ｎ形半導体基板上にｐ形エピタキシャル層を形成してもよい。
また、第２実施形態において、ｎ形又はｐ形半導体基板上にシリコン酸化膜を介して単結晶のｐ形半導体層を形成したＳＯＩ基板を用意し、ｐ形エピタキシャル層を形成してもよい。
【００３７】
また、第１又は第２実施形態において、半導体基板の導電型とエピタキシャル層の導電型とは同じでもよいし、異なっていてもよい。。
また、第１実施形態では、ｐ形半導体基板上にｎ形エピタキシャル層を形成しているが、ｐ形半導体基板上部にｎ形の不純物を注入して、ウェルや埋め込み拡散層等の埋め込み層を形成してもよい。
【００３８】
また、第２実施形態では、ｎ形エピタキシャル層上部にｐ形の不純物を注入して、ウェルや埋め込み拡散層等の埋め込み層を形成してもよい。
【００３９】
【発明の効果】
以上の通り、本発明によれば、素子分離体に囲まれたｎ形エピタキシャル層に柱状の絶縁部材が多数形成されているため、寄生容量を小さくすることができ、ひいてはリード線から回路部への信号の回り込み、及び回路部からリード線への信号の回り込みが小さい半導体装置を提供することができる。また、素子分離体に囲まれたｎ形エピタキシャル層は硬く、リード線のボンディング時にストレスが加わっても変形しないので、電極パッドが剥がれることのない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の断面図である。
【図２】図１に示した半導体装置の等価回路である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第２実施形態による半導体装置の断面図である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】従来の半導体装置を示す断面図である。
【図１３】図１２に示した従来の半導体装置の等価回路である。
【符号の説明】
１０…ｐ形半導体基板
１２…ｎ形エピタキシャル層
１４…シリコン酸化膜
１６…電極パッド
１８…絶縁膜
２０…リード線
２２…素子分離体
２４…絶縁部材
２６…回路部
２８…ＳｉＮ膜
３０…レジスト
３２…トレンチ
３４…ホール
３６…多結晶シリコン層
３８…シリコン酸化膜
４０…ｎ形半導体層
４２…ＳＯＩ基板
１１０…ｐ形半導体基板
１１２…ｎ形エピタキシャル層
１１４…シリコン酸化膜
１１６…電極パッド
１１８…絶縁膜
１２０…リード線
１２２…素子分離体
１２６…回路部
Ｃ０１、Ｃ０２、Ｃ０３…寄生容量
Ｃ１１、Ｃ１２、Ｃ１３…寄生容量
Ｚ０１、Ｚ０２、Ｚ０３、Ｚ０４…インピーダンス
Ｚ１１、Ｚ１２、Ｚ１３、Ｚ１４…インピーダンス
ＧＮＤ…グランド電極
【発明の属する技術分野】
本発明は、ボンディングによりリード線を接続する電極パッドを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電極パッドを有する従来の半導体装置を図１２を用いて説明する。
ｐ形半導体基板１１０上に、ｎ形エピタキシャル層１１２が形成されている。ｎ形エピタキシャル層１１２上には、シリコン酸化膜１１４が形成されている。シリコン酸化膜１１４上には、電極パッド１１６が形成され、電極パッド１１６の周囲には、電極パッド１１６の周縁を覆うように絶縁膜１１８が形成されている。電極パッド１１６の上部には、リード線１２０がボンディングにより接続されている。また、ｎ形エピタキシャル層１１２を介して回路部（図示せず）に信号が回り込むのを低減するために、電極パッド１１６下方のｎ形エピタキシャル層１１２を囲むように、多結晶シリコンから成る素子分離体１２２が形成されている。
【０００３】
図１２に示した従来の半導体装置の等価回路を、図１３を用いて説明する。
図１３に示すように、電極パッド１１６は、電極パッド１１６とｎ形エピタキシャル層１１２間の寄生容量Ｃ０１と、ｎ形エピタキシャル層１１２のインピーダンスＺ０１と、ｎ形エピタキシャル層１１２とｐ形半導体基板１１０との接合部の寄生容量Ｃ０２と、ｐ形半導体基板１１０のインピーダンスＺ０２とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
【０００４】
一方、回路部１２６は、回路部１２６とｐ形半導体基板１１０との接合部の寄生容量Ｃ０３と、ｐ形半導体基板１１０のインピーダンスＺ０４とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
ここで、電極パッド１１６下方のｐ形半導体基板１１０と回路部１２６下方のｐ形半導体基板１１０間のインピーダンスＺ０３を考慮すると、電極パッド１１６と回路部１２６との間が、寄生容量Ｃ０１、インピーダンスＺ０１、寄生容量Ｃ０２、インピーダンスＺ０３、及び寄生容量Ｃ０３を介して接続されることになる。
【０００５】
従来の半導体装置では、寄生容量Ｃ０１、Ｃ０２、Ｃ０３が大きかったため、リード線１２０を流れる信号が回路部１２６に回り込み、又、回路部１２６を流れる信号がリード線１２０に回り込み、ノイズや変調の原因となっていた。
そこで、電極パッド１１６の下方に厚い多結晶シリコンから成る絶縁層を埋め込むことにより、電極パッド１１６とｐ形半導体基板１１０表面との間の寄生容量を小さくする方法が提案されている。提案されている方法では、電極パッド１１６の下方に厚い絶縁層を埋め込んで、寄生容量の電極間隔を大きくしたので、電極パッド１１６とｐ形半導体基板１１０表面間の寄生容量を小さくすることができる。このため、リード線１１６から回路部１２６への信号の回り込み、及び回路部１２６からリード線１２０への信号の回り込みを小さくすることができ、ノイズや変調を小さくすることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、提案されている方法では、多結晶シリコンの絶縁層が柔らかいので、リード線１２０を電極パッド１１６にボンディングするときに電極パッド１１６と絶縁層とが変形し、電極パッド１１６が剥がれてしまうことがあった。本発明の目的は、リード線から回路部への信号の回り込み、及び回路部からリード線への信号の回り込みが小さく、また、電極パッドが剥がれることのない半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、下地基板と、前記下地基板上に形成された半導体層と、前記半導体層上に絶縁膜を介して形成された電極パッドと、前記電極パッド下方の前記半導体層に埋め込まれた柱状の絶縁部材とを有することを特徴とする半導体装置により達成される。これにより、前記半導体層に柱状の前記絶縁部材が埋め込まれているため、寄生容量を小さくすることができ、リード線から回路部への信号の回り込み、及び回路部からリード線への信号の回り込みが小さい半導体装置を提供することができる。また、半導体層は硬く、リード線のボンディング時にストレスが加わっても変形しないので、電極パッドが剥がれることのない半導体装置を提供することができる。
【０００８】
また、上記の半導体装置において、複数の前記絶縁部材を有し、複数の前記絶縁部材は、連続してなる前記半導体層によって互いに分離されていることが望ましい。
また、上記の半導体装置において、複数の前記絶縁部材はマトリックス状に配置されていることが望ましい。
【０００９】
また、上記の半導体装置において、前記下地基板はＳＯＩ基板であることが望ましい。
また、上記の半導体装置において、前記絶縁部材は、前記下地基板の素子領域を画定する素子分離体と同時に形成された絶縁構造体であることが望ましい。
また、上記の半導体装置において、前記絶縁部材は、多結晶シリコンから形成されていることが望ましい。
【００１０】
また、上記の半導体装置において、前記半導体層と前記下地基板とは互いに導電型が異なることが望ましい。
また、上記目的は、下地基板上に、半導体層を形成する半導体層形成工程と、前記半導体層上に、第１の絶縁膜を形成する絶縁膜形成工程と、前記第１の絶縁膜と前記半導体層とをパターニングし、前記下地基板に達するホールを形成するエッチング工程と、前記ホール内に絶縁部材を選択的に形成する絶縁部材形成工程と、前記絶縁部材の上部に、第２の絶縁膜を形成する絶縁膜形成工程と、前記絶縁部材上方の、前記第１及び第２の絶縁膜上に電極パッドを形成する電極パッド形成工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１１】
また、上記の半導体装置の製造方法において、前記エッチング工程では、複数の前記ホールをマトリックス状に形成することが望ましい。
また、上記の半導体装置の製造方法において、前記絶縁部材形成工程では、前記下地基板の素子領域を画定する素子分離体を同時に形成することが望ましい。
【００１２】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置を図１及び図２を用いて説明する。図１は、本実施形態による半導体装置の断面図である。図２は、図１に示した半導体装置の等価回路である。
【００１３】
ｐ形半導体基板１０上に、ｎ形エピタキシャル層１２が形成されている。ｎ形エピタキシャル層１２上には、シリコン酸化膜１４が形成されている。シリコン酸化膜１４上には、電極パッド１６が形成され、電極パッド１６の周囲には、電極パッド１６の周縁を覆うように絶縁膜１８が形成されている。電極パッド１６の上部には、リード線２０がボンディングにより接続されている。
【００１４】
また、ｎ形エピタキシャル層１２を介して回路部（図示せず）に信号が回り込むのを低減するために、電極パッド１６下方のｎ形エピタキシャル層１２を囲むように、素子分離体２２が形成されている。
また、素子分離体２２に囲まれたｎ形エピタキシャル層１２には、柱状の絶縁部材２４が、ｐ形半導体基板に達して形成されている。このとき、絶縁部材２４はマトリックス状に多数形成されている。また、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、結晶が連続して形成されている。
【００１５】
なお、素子分離体２２及び絶縁部材２４は、熱膨張による他部材へのストレスを緩和するため、多結晶シリコン等の柔らかい絶縁材料で形成することが望ましい。
図１に示した本実施形態による半導体装置の等価回路を、図２を用いて説明する。
【００１６】
電極パッド１６は、電極パッド１６とｎ形エピタキシャル層１２間の寄生容量Ｃ１１と、ｎ形エピタキシャル層１２のインピーダンスＺ１１と、ｎ形エピタキシャル層１２とｐ形半導体基板１０との接合部の寄生容量Ｃ１２と、ｐ形半導体基板１０のインピーダンスＺ１２とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
【００１７】
一方、回路部２６は、回路部２６とｐ形半導体基板１０との接合部の寄生容量Ｃ１３と、ｐ形半導体基板１０のインピーダンスＺ１４とが直列に接続されて、グランド電極ＧＮＤに接続されていると考えられる。
ここで、電極パッド１６下方のｐ形半導体基板１０と回路部２６下方のｐ形半導体基板１０間のインピーダンスＺ１３を考慮すると、電極パッド１６と回路部２６との間が、寄生容量Ｃ１１、インピーダンスＺ１１、寄生容量Ｃ１２、インピーダンスＺ１３、及び寄生容量Ｃ１３を介して接続されることになる。
【００１８】
しかしながら、本実施形態による半導体装置では、素子分離体２２に囲まれたｎ形エピタキシャル層１２に、柱状の絶縁部材２４が多数形成されているので、寄生容量Ｃ１１、Ｃ１２の電極面積が減少し、ひいては寄生容量Ｃ１１、Ｃ１２を小さくすることができる。これによって、リード線２０から回路部２６への信号の回り込み、及び回路部２６からリード線２０への信号の回り込みを小さくすることができるので、ノイズや変調を小さくすることができる。
【００１９】
また、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、硬く、結晶が連続して形成されているので、上方から加わる圧力に対する耐性が強く、変形しにくい。リード線２０のボンディング時にストレスが加わっても、電極パッド１６、及び電極パッド１６下方のｎ形エピタキシャル層１２が変形しないので、電極パッド１６が剥がれるのを防止することができる。
【００２０】
次に、本実施形態による半導体装置の製造方法を、図３乃至図５を用いて説明する。図３乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、ｐ形半導体基板１０上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法によりｎ形エピタキシャル層１２を形成する（図３（ａ）参照）。
【００２１】
次に、ｎ形エピタキシャル層１２上に、シリコン酸化膜１４を形成する（図３（ｂ）参照）。
次に、シリコン酸化膜１４上に、ＳｉＮ膜２８を形成し、レジスト３０を塗布し、その後、後工程で形成する電極パッドを囲むようなトレンチ３２のパターンと、マトリックス状に配置した正方形のホール３４のパターンを、リソグラフィーによりパターニングする。（図３（ｃ）参照）。
【００２２】
次に、異方性エッチングにより、ｐ形半導体基板１０に達するように、トレンチ３２、及びホール３４を形成する（図４（ａ）参照）。このとき、ｐ形半導体基板１０の素子領域を画定する素子分離体も同時に形成する（図示せず）。
次に、トレンチ３２内、及びホール３４内にシリコン酸化膜１４を形成する。その後、シリコン酸化膜１４上、トレンチ３２内、及びホール３４内に多結晶シリコン層３６を形成する（図４（ｂ）参照）。
【００２３】
次に、シリコン酸化膜１４の上面より上の多結晶シリコン層３６を、ポリシングにより除去する（図４（ｃ）参照）。
次に、多結晶シリコン層３６上部を酸化し、素子分離体２２と絶縁部材２４を形成する（図５（ａ）参照）。
次に、絶縁部材２４上方に電極パッド１６を形成する。その後、電極パッド１６の周囲に、電極パッド１６の周縁を覆うように絶縁膜１８を形成する（図５（ｂ）参照）。
【００２４】
次に、電極パッド１６の上部に、リード線２０をボンディングにより接続する（図５（ｃ）参照）。
このようにして、本実施形態による半導体装置を製造することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置を図６乃至図１１を用いて説明する。図６は、本実施形態による半導体装置の断面図である。図１乃至図５に示す第１実施形態による半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００２５】
本実施形態による半導体装置は、第１実施形態による半導体装置の下地基板の代わりにＳＯＩ基板を用いたことを主な特徴としている。
ｐ形半導体基板１０上には、シリコン酸化膜３８が形成されている。シリコン酸化膜３８上には、ｎ形エピタキシャル層１２が形成されている。
第１実施形態と同様に、ｎ形エピタキシャル層１２上には、シリコン酸化膜１４が形成されている。シリコン酸化膜１４上には、電極パッド１６が形成され、電極パッド１６の周囲には、電極パッド１６の周縁を覆うように絶縁膜１８が形成されている。電極パッド１６の上部には、リード線２０がボンディングにより接続されている。
【００２６】
また、第１実施形態と同様に、電極パッド１６下方のｎ形エピタキシャル層１２を囲むように、素子分離体２２が形成されている。素子分離体２２に囲まれたｎ形エピタキシャル層１２には、柱状の絶縁部材２４が、ｐ形半導体基板に達して形成されている。このとき、絶縁部材２４はマトリックス状に多数形成されている。また、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、結晶が連続して形成されている。
【００２７】
なお、素子分離体２２及び絶縁部材２４は、熱膨張による他部材へのストレスを緩和するため、多結晶シリコン等の柔らかい絶縁材料で形成することが望ましい。
本実施形態による半導体装置の等価回路は、第１実施形態による半導体装置の等価回路と同様である。
【００２８】
従って、第１実施形態による半導体装置と同様に、電極パッド１６と素子分離体２２に囲まれたｎ形エピタキシャル層１２との間の寄生容量、及び、素子分離体２２に囲まれたｎ形エピタキシャル層１２とｐ形半導体基板１０との間の寄生容量を小さくすることができる。このため、リード線２０から回路部２６への信号の回り込み、及び回路部２６からリード線２０への信号の回り込みを小さくすることができ、ノイズや変調を小さくすることができる。
【００２９】
また、第１実施形態による半導体装置と同様に、素子分離体２２に囲まれたｎ形エピタキシャル層１２は、硬く、更に結晶が連続して形成されているので、上方から加わる圧力に対する耐性が強く、変形しにくい。リード線２０のボンディング時にストレスが加わっても、電極パッド１６、及び電極パッド１６下方のｎ形エピタキシャル層１２が変形しないので、電極パッド１６が剥がれるのを防止することができる。
【００３０】
次に、本実施形態による半導体装置の製造方法を、図７乃至図１１を用いて説明する。図７乃至図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、ｐ形半導体基板１０上に、シリコン酸化膜３８を介して単結晶のｎ形半導体層４０が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４２を用意する（図７（ａ）参照）。ＳＯＩ基板４２は、例えば、シリコン酸化膜３８が形成されたｐ形半導体基板１０上に、ｎ形半導体層４０を貼り合わせた貼り合わせＳＯＩ基板や、ｐ形の単結晶シリコン基板中に酸素を注入することにより基板内部にシリコン酸化膜を埋め込んだＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板を用いてもよい。
【００３１】
次に、ＣＶＤ法により、ｎ形半導体層４０上にｎ形エピタキシャル層１２を形成する（図７（ｂ）参照）。
次に、ｎ形エピタキシャル層１２上に、シリコン酸化膜１４を形成する（図７（ｃ）参照）。
次に、シリコン酸化膜１４上に、ＳｉＮ膜２８を形成し、レジスト３０を塗布し、その後、後工程で形成する電極パッドを囲むようなトレンチ３２のパターンと、マトリックス状に配置した正方形のホール３４のパターンを、リソグラフィーによりパターニングする（図８（ａ）参照）。
【００３２】
次に、異方性エッチングにより、シリコン酸化膜３８面上に、トレンチ３２、及びホール３４を形成する（図８（ｂ）参照）。このとき、ｐ形半導体基板１０の素子領域を画定する素子分離体も同時に形成する（図示せず）。
次に、トレンチ３２内、及びホール３４内にシリコン酸化膜１４を形成する。その後、シリコン酸化膜１４上、トレンチ３２内、及びホール３４内に多結晶シリコン層３６を形成する（図９（ａ）参照）。
【００３３】
次に、シリコン酸化膜１４の上面より上の多結晶シリコン層３６を、ポリシングにより除去する（図９（ｂ）参照）。
次に、多結晶シリコン層３６上部を酸化し、素子分離体２２と絶縁部材２４を形成する（図１０（ａ）参照）。
次に、絶縁部材２４上方に電極パッド１６を形成する。その後、電極パッド１６の周囲に、電極パッド１６の周縁を覆うように絶縁膜１８を形成する（図１０（ｂ）参照）。
【００３４】
次に、電極パッド１６の上部に、リード線２０をボンディングにより接続する（図１１参照）。
このようにして、本実施形態による半導体装置を製造することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００３５】
例えば、第１又は第２実施形態において、絶縁部材はマトリックス状に形成されているが、素子分離体に囲まれたエピタキシャル層の結晶が連続して形成されるならば、絶縁部材はどんな配置にしてもよい。
また、第１又は第２実施形態において、絶縁部材の材料多結晶シリコンでなくてもよいが、熱膨張による他の部材へのストレス等を考慮して、適切な絶縁材料を選択することが望ましい。
【００３６】
また、第１実施形態において、ｎ形半導体基板上にｐ形エピタキシャル層を形成してもよい。
また、第２実施形態において、ｎ形又はｐ形半導体基板上にシリコン酸化膜を介して単結晶のｐ形半導体層を形成したＳＯＩ基板を用意し、ｐ形エピタキシャル層を形成してもよい。
【００３７】
また、第１又は第２実施形態において、半導体基板の導電型とエピタキシャル層の導電型とは同じでもよいし、異なっていてもよい。。
また、第１実施形態では、ｐ形半導体基板上にｎ形エピタキシャル層を形成しているが、ｐ形半導体基板上部にｎ形の不純物を注入して、ウェルや埋め込み拡散層等の埋め込み層を形成してもよい。
【００３８】
また、第２実施形態では、ｎ形エピタキシャル層上部にｐ形の不純物を注入して、ウェルや埋め込み拡散層等の埋め込み層を形成してもよい。
【００３９】
【発明の効果】
以上の通り、本発明によれば、素子分離体に囲まれたｎ形エピタキシャル層に柱状の絶縁部材が多数形成されているため、寄生容量を小さくすることができ、ひいてはリード線から回路部への信号の回り込み、及び回路部からリード線への信号の回り込みが小さい半導体装置を提供することができる。また、素子分離体に囲まれたｎ形エピタキシャル層は硬く、リード線のボンディング時にストレスが加わっても変形しないので、電極パッドが剥がれることのない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の断面図である。
【図２】図１に示した半導体装置の等価回路である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第２実施形態による半導体装置の断面図である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】従来の半導体装置を示す断面図である。
【図１３】図１２に示した従来の半導体装置の等価回路である。
【符号の説明】
１０…ｐ形半導体基板
１２…ｎ形エピタキシャル層
１４…シリコン酸化膜
１６…電極パッド
１８…絶縁膜
２０…リード線
２２…素子分離体
２４…絶縁部材
２６…回路部
２８…ＳｉＮ膜
３０…レジスト
３２…トレンチ
３４…ホール
３６…多結晶シリコン層
３８…シリコン酸化膜
４０…ｎ形半導体層
４２…ＳＯＩ基板
１１０…ｐ形半導体基板
１１２…ｎ形エピタキシャル層
１１４…シリコン酸化膜
１１６…電極パッド
１１８…絶縁膜
１２０…リード線
１２２…素子分離体
１２６…回路部
Ｃ０１、Ｃ０２、Ｃ０３…寄生容量
Ｃ１１、Ｃ１２、Ｃ１３…寄生容量
Ｚ０１、Ｚ０２、Ｚ０３、Ｚ０４…インピーダンス
Ｚ１１、Ｚ１２、Ｚ１３、Ｚ１４…インピーダンス
ＧＮＤ…グランド電極
Claims (10)
- 下地基板と、
前記下地基板上に形成された半導体層と、
前記半導体層上に絶縁膜を介して形成された電極パッドと、
前記電極パッド下方の前記半導体層に埋め込まれた柱状の絶縁部材と
を有することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
複数の前記絶縁部材を有し、
複数の前記絶縁部材は、連続してなる前記半導体層によって互いに分離されていることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
複数の前記絶縁部材はマトリックス状に配置されていることを特徴とする半導体装置。 - 請求項１乃至３のいずれか１項に記載の半導体装置において、
前記下地基板はＳＯＩ基板であることを特徴とする半導体装置。 - 請求項１乃至４のいずれか１項に記載の半導体装置において、
前記絶縁部材は、前記下地基板の素子領域を画定する素子分離体と同時に形成された絶縁構造体であることを特徴とする半導体装置。 - 請求項１乃至５のいずれか１項に記載の半導体装置において、
前記絶縁部材は、多結晶シリコンから形成されていることを特徴とする半導体装置。 - 請求項１乃至６のいずれか１項に記載の半導体装置において、
前記半導体層と前記下地基板とは互いに導電型が異なることを特徴とする半導体装置。 - 下地基板上に、半導体層を形成する半導体層形成工程と、
前記半導体層上に、第１の絶縁膜を形成する絶縁膜形成工程と、
前記第１の絶縁膜と前記半導体層とをパターニングし、前記下地基板に達するホールを形成するエッチング工程と、
前記ホール内に絶縁部材を選択的に形成する絶縁部材形成工程と、
前記絶縁部材の上部に、第２の絶縁膜を形成する絶縁膜形成工程と、
前記絶縁部材上方の、前記第１及び第２の絶縁膜上に電極パッドを形成する電極パッド形成工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記エッチング工程では、複数の前記ホールをマトリックス状に形成することを特徴とする半導体装置の製造方法。 - 請求項８又は９記載の半導体装置の製造方法において、
前記絶縁部材形成工程では、前記下地基板の素子領域を画定する素子分離体を同時に形成することを特徴とする半導体装置の製造方法。
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