CN107946194A - 双极晶体管的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 74
- 229920005591 polysilicon Polymers 0.000 claims abstract description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 68
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 24
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 230000000717 retained effect Effects 0.000 claims abstract description 8
- 238000000407 epitaxy Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000000945 filler Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- Bipolar Transistors (AREA)
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Abstract
本发明涉及一种双极晶体管的制作方法。所述制作方法在形成发射极多晶硅与基极多晶硅之间的隔离侧墙时，包括以下步骤：在所述氧化层及所述第一氧化硅上依序形成氮化硅层、第二多晶硅层及TEOS层，对所述TEOS层进行回刻，从而去除所述第二多晶硅层上的部分TEOS层，而所述基区多晶硅及所述第一氧化硅侧壁外围的TEOS层被保留；将去除所述部分TEOS层后表面暴露的所述第二多晶硅全部氧化成第二氧化硅；去除所述第二氧化硅；去除部分所述氮化硅层，使得所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构被保留，所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构作为隔离侧墙。
Description
【技术领域】
本发明涉及半导体制造工艺技术领域，特别地，涉及一种双极晶体管的制作方法。
【背景技术】
起源于1948年发明的点接触晶体三极管，50年代初发展成结型三极管，即现在所称的双极型晶体管。双极型晶体管有两种基本结构：PNP型和NPN型。在这3层半导体中，中间一层称基区，外侧两层分别称发射区和集电区。当基区注入少量电流时，在发射区和集电区之间就会形成较大的电流，这就是晶体管的放大效应。双极晶体管中，电子和空穴同时参与导电。同场效应晶体管相比，双极型晶体管开关速度慢，输入阻抗小，功耗大。单双极型晶体管体积小、重量轻、耗电少、寿命长、可靠性高，已广泛用于广播、电视、通信、雷达、计算机、自控装置、电子仪器、家用电器等领域，起放大、振荡、开关等作用。
在现有双极晶体管的制作过程中，制作基极多晶硅与发射极多晶硅之间的隔离侧墙主要包括以下步骤：
淀积一层500埃的氮化硅；
继续淀积一层3000埃的LP TEOS；
进行TEOS回刻，所有位于平面的TEOS均会被刻蚀掉，侧壁的TEOS会保留下来；
采用湿法工艺，将表面的氮化硅腐蚀掉，最终形成侧壁隔离形貌。
然而，上述隔离侧墙制作过程中，最关键的问题在于，TEOS刻蚀时，对氮化硅的选择比不够高，通常为保证TEOS刻蚀干净，要加15％左右的过刻蚀，此过刻蚀已经足以将下方的氮化硅刻蚀掉，这就不可避免的会损伤到后续的发射极表面，器件的放大系数(β)会极其不稳定，影响器件的可靠性。
【发明内容】
本发明的其中一个目的在于为解决上述至少一个技术问题而提供一种双极晶体管的制作方法。
一种双极晶体管的制作方法，其包括以下步骤：
提供P型衬底，在所述P型衬底上形成N型埋层，在所述N型埋层上形成N型外延，通过光刻及刻蚀形成贯穿所述N型外延及所述N型埋层并延伸至所述P型衬底中的隔离沟槽，在所述隔离沟槽中形成填充物；
形成贯穿所述N型外延层并延伸至所述N型埋层中的N阱，在所述N型外延层、所述隔离沟槽及所述N阱上形成氧化层，所述氧化层包括贯穿的所述氧化层且对应所述N型外延层的开口；
在所述氧化层及所述开口处的N型外延层上形成第一多晶硅层；
在所述第一多晶硅层上形成第一氧化硅层，在所述第一氧化硅层上形成光刻胶；
利用所述光刻胶对所述第一多晶硅层及所述第一氧化硅层进行刻蚀，从而形成位于部分所述氧化层及部分所述开口处的N型外延层上的基区多晶硅及位于所述基区多晶硅上的第一氧化硅；
利用所述开口对所述N型外延层做基区注入及高温扩散，从而形成基区结，所述基区结包括位于所述N型外延表面的基区浅结及连接所述基区浅结并延伸至所述基区多晶硅下方的P型接触区；
在所述氧化层及所述第一氧化硅上依序形成氮化硅层、第二多晶硅层及TEOS层，对所述TEOS层进行回刻，从而去除所述第二多晶硅层上的部分TEOS层，而所述基区多晶硅及所述第一氧化硅侧壁外围的TEOS层被保留；
将去除所述部分TEOS层后表面暴露的所述第二多晶硅全部氧化成第二氧化硅；
去除所述第二氧化硅；
去除部分所述氮化硅层，使得所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构被保留，所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构作为隔离侧墙。
在一种实施方式中，所述制作方法还包括以下步骤：在所述氧化层、所述氧化硅层、所述隔离侧墙及所述发射极多晶硅上形成介质隔离层。
在一种实施方式中，所述制作方法还包括以下步骤：形成贯穿所述介质隔离层及所述氧化层且对应所述N阱的第一接触孔、贯穿所述介质隔离层及所述氧化硅层且对应所述基区多晶硅的第二接触孔、以及贯穿所述介质隔离层且对应所述发射极多晶硅的第三接触孔。
在一种实施方式中，所述制作方法还包括以下步骤：形成通过所述第三接触孔连接所述N型发射极多晶硅的发射极、通过所述第二接触孔连接所述基区多晶硅的基极及通过所述第三接触孔连接所述N型阱区的集电极。
在一种实施方式中，所述第一、第二及第三接触孔在同一道光刻及刻蚀步骤中形成，所述基极、发射极及集电极在同一道光刻及刻蚀步骤中形成。
在一种实施方式中，所述氮化硅层的厚度为500埃。
在一种实施方式中，所述第二多晶硅层的厚度在100埃至200埃的范围内。
在一种实施方式中，所述TEOS的厚度为3000埃。
在一种实施方式中，所述去除所述第二氧化硅的步骤包括：采用湿法去除所述第二氧化硅。
在一种实施方式中，去除部分所述氮化硅层的步骤包括：采用湿法去除部分所述氮化硅层。
相较于现有技术，本发明双极晶体管的制作方法中，由于TEOS下方有多晶硅做保护(选择比足够高)，因此，TEOS的过刻量不会对多晶硅造成任何损失，也就保护了下方的氮化硅，从而达到对发射区表面保护的作用，进而所述制作方法获得的双极晶体管放大系数稳定，器件的可靠性较高。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明双极晶体管的制作方法的流程图。
图2-图13为图1所示双极晶体管的制作方法的各步骤的结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1-图13，图1为本发明双极晶体管的制作方法的流程图，图2-图13为图1所示双极晶体管的制作方法的各步骤的结构示意图。所述双极晶体管的制作方法包括以下步骤。
步骤S1，请参阅图2，提供P型衬底，在所述P型衬底上形成N型埋层，在所述N型埋层上形成N型外延层，形成贯穿所述N型外延层与所述N型埋层并延伸至所述P型衬底中的隔离沟槽，所述隔离沟槽具有填充物。所述填充物的材料可以包括氧化物或者氧化物与多晶硅，其中，所述氧化物可以为氧化硅。
步骤S2，请参阅图3，形成贯穿所述N型外延层并延伸至所述N型埋层中的N阱，在所述N型外延层、所述隔离沟槽及所述N阱上形成氧化层，所述氧化层包括贯穿的所述氧化层且对应所述N型外延层的开口。
步骤S3，请参阅图4，在所述氧化层及所述开口处的N型外延层上形成第一多晶硅层。
步骤S4，请参阅图5，在所述第一多晶硅层上形成第一氧化硅层，在所述第一氧化硅层上形成光刻胶。
步骤S5，请参阅图6，利用所述光刻胶对所述第一多晶硅层及所述第一氧化硅层进行刻蚀，从而形成位于部分所述氧化层及部分所述第一开口处的N型外延层上的基极多晶硅及位于所述基极多晶硅上的第一氧化硅。
步骤S6，请参阅图7，利用所述开口对所述N型外延层做基区注入及高温扩散，从而形成基区结，所述基区结包括位于所述N型外延表面的基区浅结及连接所述基区浅结并延伸至所述基极多晶硅下方的P型接触区。
步骤S7，请参阅图8及图9，在所述氧化层及所述第一氧化硅上依序形成氮化硅层、第二多晶硅层及TEOS(正硅酸乙酯)层，对所述TEOS层进行回刻，从而去除所述第二多晶硅层上的部分TEOS层，而所述基区多晶硅及所述第一氧化硅侧壁外围的TEOS层被保留。在一种实施例中，所述氮化硅层的厚度为500埃，所述第二多晶硅层的厚度在100埃至200埃的范围内，所述TEOS的厚度为3000埃。
步骤S8，请参阅图10，将去除所述部分TEOS层后表面暴露的所述第二多晶硅全部氧化成第二氧化硅。具体地，采用湿法去除所述第二氧化硅。
步骤S9，请参阅图11，去除所述第二氧化硅。具体地，采用湿法去除部分所述氮化硅层。
步骤S10，请参阅图12，去除部分所述氮化硅层，使得所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构被保留，所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构作为隔离侧墙。
步骤S11，请参阅图13，在所述氧化层、所述氧化硅层、所述隔离侧墙及所述发射极多晶硅上形成介质隔离层。
步骤S12，请参阅图13，形成贯穿所述介质隔离层及所述氧化层且对应所述N阱的第一接触孔、贯穿所述介质隔离层及所述氧化硅层且对应所述基区多晶硅的第二接触孔、以及贯穿所述介质隔离层且对应所述发射极多晶硅的第三接触孔。所述第一、第二及第三接触孔在同一道光刻及刻蚀步骤中形成。所述基极、发射极及集电极为金属材料，且在同一道光刻及刻蚀步骤中形成。
步骤S13，请参阅图13，形成通过所述第三接触孔连接所述N型发射极多晶硅的发射极、通过所述第二接触孔连接所述基区多晶硅的基极及通过所述第三接触孔连接所述N型阱区的集电极。
相较于现有技术，本发明双极晶体管的制作方法中，由于TEOS下方有多晶硅做保护(选择比足够高)，因此，TEOS的过刻量不会对多晶硅造成任何损失，也就保护了下方的氮化硅，从而达到对发射区表面保护的作用，进而所述制作方法获得的双极晶体管放大系数稳定，器件的可靠性较高。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种双极晶体管的制作方法，其特征在于：所述制作方法包括以下步骤：
提供P型衬底，在所述P型衬底上形成N型埋层，在所述N型埋层上形成N型外延，通过光刻及刻蚀形成贯穿所述N型外延及所述N型埋层并延伸至所述P型衬底中的隔离沟槽，在所述隔离沟槽中形成填充物；
形成贯穿所述N型外延层并延伸至所述N型埋层中的N阱，在所述N型外延层、所述隔离沟槽及所述N阱上形成氧化层，所述氧化层包括贯穿的所述氧化层且对应所述N型外延层的开口；
在所述氧化层及所述开口处的N型外延层上形成第一多晶硅层；
在所述第一多晶硅层上形成第一氧化硅层，在所述第一氧化硅层上形成光刻胶；
利用所述光刻胶对所述第一多晶硅层及所述第一氧化硅层进行刻蚀，从而形成位于部分所述氧化层及部分所述开口处的N型外延层上的基区多晶硅及位于所述基区多晶硅上的第一氧化硅；
利用所述开口对所述N型外延层做基区注入及高温扩散，从而形成基区结，所述基区结包括位于所述N型外延表面的基区浅结及连接所述基区浅结并延伸至所述基区多晶硅下方的P型接触区；
在所述氧化层及所述第一氧化硅上依序形成氮化硅层、第二多晶硅层及TEOS层，对所述TEOS层进行回刻，从而去除所述第二多晶硅层上的部分TEOS层，而所述基区多晶硅及所述第一氧化硅侧壁外围的TEOS层被保留；
将去除所述部分TEOS层后表面暴露的所述第二多晶硅全部氧化成第二氧化硅；
去除所述第二氧化硅；
去除部分所述氮化硅层，使得所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构被保留，所述基区多晶硅及第一氧化硅侧壁的氮化硅层、第二多晶硅层及TEOS结构作为隔离侧墙。
2.如权利要求1所述的双极晶体管的制作方法，其特征在于：所述制作方法还包括以下步骤：在所述氧化层、所述氧化硅层、所述隔离侧墙及所述发射极多晶硅上形成介质隔离层。
3.如权利要求2所述的双极晶体管的制作方法，其特征在于：所述制作方法还包括以下步骤：形成贯穿所述介质隔离层及所述氧化层且对应所述N阱的第一接触孔、贯穿所述介质隔离层及所述氧化硅层且对应所述基区多晶硅的第二接触孔、以及贯穿所述介质隔离层且对应所述发射极多晶硅的第三接触孔。
4.如权利要求3所述的双极晶体管的制作方法，其特征在于：所述制作方法还包括以下步骤：
形成通过所述第三接触孔连接所述N型发射极多晶硅的发射极、通过所述第二接触孔连接所述基区多晶硅的基极及通过所述第三接触孔连接所述N型阱区的集电极。
5.如权利要求4所述的双极晶体管的制作方法，其特征在于：所述第一、第二及第三接触孔在同一道光刻及刻蚀步骤中形成，所述基极、发射极及集电极在同一道光刻及刻蚀步骤中形成。
6.如权利要求1所述的双极晶体管的制作方法，其特征在于：所述氮化硅层的厚度为500埃。
7.如权利要求1所述的双极晶体管的制作方法，其特征在于：所述第二多晶硅层的厚度在100埃至200埃的范围内。
8.如权利要求1所述的双极晶体管的制作方法，其特征在于：所述TEOS的厚度为3000埃。
9.如权利要求1所述的双极晶体管的制作方法，其特征在于：所述去除所述第二氧化硅的步骤包括：采用湿法去除所述第二氧化硅。
10.如权利要求1所述的双极晶体管的制作方法，其特征在于：去除部分所述氮化硅层的步骤包括：采用湿法去除部分所述氮化硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711394775.1A CN107946194B (zh) | 2017-12-21 | 2017-12-21 | 双极晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711394775.1A CN107946194B (zh) | 2017-12-21 | 2017-12-21 | 双极晶体管的制作方法 |
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| Publication Number | Publication Date |
|---|---|
| CN107946194A true CN107946194A (zh) | 2018-04-20 |
| CN107946194B CN107946194B (zh) | 2020-08-28 |
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|---|---|---|---|
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| CN (1) | CN107946194B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TA01 | Transfer of patent application right |
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|
| TA01 | Transfer of patent application right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20200828 Termination date: 20211221 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |