JP2011054832A - 増幅型固体撮像素子およびその製造方法 - Google Patents
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Abstract
【課題】基板上の絶縁膜の膜厚最適化により、受光部の暗電流、キズ特性の向上、転送トランジスタの信頼性の長寿命化、出力処回路部による画素情報の高速出力化をできる増幅型固体撮像素子の提供。
【解決手段】増幅型固体撮像素子は、画素セル部１１を複数有する受光部、周辺回路部５、入出力部７、出力処理回路部９が基板１００にシステム・オン・チップ化されてなり、画素セル部１１の転送トランジスタＴｎＴｒやフォトダイオードＰＤ（第１の活性領域）の絶縁膜１０４、画素セル部１１のリセットトランジスタＲｓＴｒ（第２の活性領域）の絶縁膜１０８、画素セル部１１の増幅トランジスタＳＦＴｒと周辺回路部５の容量素子部（第３の活性領域）の絶縁膜１１０、出力処理回路部９（第４の活性領域）の絶縁膜１１９のそれぞれの膜厚がそれぞれ異なる。
【選択図】図６
【解決手段】増幅型固体撮像素子は、画素セル部１１を複数有する受光部、周辺回路部５、入出力部７、出力処理回路部９が基板１００にシステム・オン・チップ化されてなり、画素セル部１１の転送トランジスタＴｎＴｒやフォトダイオードＰＤ（第１の活性領域）の絶縁膜１０４、画素セル部１１のリセットトランジスタＲｓＴｒ（第２の活性領域）の絶縁膜１０８、画素セル部１１の増幅トランジスタＳＦＴｒと周辺回路部５の容量素子部（第３の活性領域）の絶縁膜１１０、出力処理回路部９（第４の活性領域）の絶縁膜１１９のそれぞれの膜厚がそれぞれ異なる。
【選択図】図６
Description
本発明は、受光部、周辺回路部、入出力部、出力処理回路部がシステム・オン・チップされた増幅型固体撮像素子およびその製造方法に関する。
近年、カメラの動画の高解像度に伴って、固体撮像素子（装置）に対して高い撮像能力と高速化が求められている。これに対応するものとして、ＭＯＳ（Metal Oxide Semiconducotr）型固体撮像素子に代表される増幅型固体撮像素子がある。
この増幅型固体撮像素子は、画素セル部を含む受光部、周辺回路部、入出力部、出力処理回路部を備える。ここで、画素セル部にはフォトダイオード、転送トランジスタ、増幅トランジスタ等が含まれ、周辺回路部には列アンプやコンパレータ等が含まれ、出力処理回路部には、アナログ/デジタル・コンバータ（ＡＤＣ：Analog-to-digital converter）とデジタルメモリと低電圧差動伝送処理回路（ＬＶＤＳ：Low Voltage Differential Signaling）等が含まれている。
この増幅型固体撮像素子は、画素セル部を含む受光部、周辺回路部、入出力部、出力処理回路部を備える。ここで、画素セル部にはフォトダイオード、転送トランジスタ、増幅トランジスタ等が含まれ、周辺回路部には列アンプやコンパレータ等が含まれ、出力処理回路部には、アナログ/デジタル・コンバータ（ＡＤＣ：Analog-to-digital converter）とデジタルメモリと低電圧差動伝送処理回路（ＬＶＤＳ：Low Voltage Differential Signaling）等が含まれている。
このような構成の増幅型固体撮像素子は、フォトダイオードで生成された信号電荷を、各画素セル部から周辺回路部、出力処理回路部、入出力部を経由して素子外部の映像機器等へと転送する。
このため、ＣＣＤ型固体撮像素子のように信号電荷を順次転送する必要がなく、デジタルビデオカメラ、デジタルカメラ、カメラ付き携帯電話機などの電子情報機器において、高画質化や高速処理化に対応することができる。
このため、ＣＣＤ型固体撮像素子のように信号電荷を順次転送する必要がなく、デジタルビデオカメラ、デジタルカメラ、カメラ付き携帯電話機などの電子情報機器において、高画質化や高速処理化に対応することができる。
特に、近年システム・オン・チップ化された増幅型固体撮像素子において、高画質化及び小型化の要望があり、これらの要望を達成するためには、各回路部の絶縁膜の膜厚の最適化が非常に重要となっている。
つまり、受光部における暗電流（暗出力）と白キズ特性低減のためにはフォトダイオード上の絶縁膜の厚膜化が有効である。
つまり、受光部における暗電流（暗出力）と白キズ特性低減のためにはフォトダイオード上の絶縁膜の厚膜化が有効である。
また、画素セル部の増幅トランジスタにおいては、画素セル部のピッチの微細化により増加する、例えば１／ｆノイズのような固定パターンノイズに対しては、増幅トランジスタの絶縁膜の薄膜化が有効であるが、高いゲート印加電圧に対する信頼性確保等の観点からは、逆に絶縁膜の厚膜化が有効である。
さらに、周辺回路部には、列アンプとコンパレータとにＭＯＳキャパシタと呼ばれる容量素子部が含まれ、チップサイズをさらに縮小化するには、このＭＯＳキャパシタの容量酸化膜（絶縁膜）を薄膜化するのが有効である。
さらに、周辺回路部には、列アンプとコンパレータとにＭＯＳキャパシタと呼ばれる容量素子部が含まれ、チップサイズをさらに縮小化するには、このＭＯＳキャパシタの容量酸化膜（絶縁膜）を薄膜化するのが有効である。
このようなことから各回路部の絶縁膜の最適化がなされたものがある（特許文献１）。この特許文献１に記載された増幅型固体撮像素子（以下、単に、「従来の増幅型固体撮像素子」という。）では、フォトダイオード上に位置する領域の絶縁膜の膜厚は７［ｎｍ］であり、フォトダイオード上の領域以外の領域の絶縁膜の膜厚は３［ｎｍ］〜４［ｎｍ］となっている。このように絶縁膜の膜厚を２種類にすることで、増幅型固体撮像素子としての高性能化と小型化を図ろうとしている。
しかしながら、従来の増幅型固体撮像素子では以下の課題が生じる。
フォトダイオードからフローティングディフーション拡散領域（ＦＤ拡散領域）への信号電荷の転送は、転送トランジスタのゲート電極に電圧を印加して行われる。このとき、画素セル部の各トランジスタ部の絶縁膜の膜厚が３［ｎｍ］〜４［ｎｍ］の場合、例えばゲート電圧を３．３［Ｖ］で駆動させると、上記３［ｎｍ］の厚みの絶縁膜には１１［ＭＶ／ｃｍ］の電界が印加することとなり、転送トランジスタ等では高電界によるＴＤＤＢ（Time Dependent Dielectric Breakdown）などの不具合が生じたり（この不具合は、トランジスタへの信頼性寿命の関わるものである。）、リセットトランジスタではリセット動作が不安定となる不具合が生じる。
フォトダイオードからフローティングディフーション拡散領域（ＦＤ拡散領域）への信号電荷の転送は、転送トランジスタのゲート電極に電圧を印加して行われる。このとき、画素セル部の各トランジスタ部の絶縁膜の膜厚が３［ｎｍ］〜４［ｎｍ］の場合、例えばゲート電圧を３．３［Ｖ］で駆動させると、上記３［ｎｍ］の厚みの絶縁膜には１１［ＭＶ／ｃｍ］の電界が印加することとなり、転送トランジスタ等では高電界によるＴＤＤＢ（Time Dependent Dielectric Breakdown）などの不具合が生じたり（この不具合は、トランジスタへの信頼性寿命の関わるものである。）、リセットトランジスタではリセット動作が不安定となる不具合が生じる。
なお、転送トランジスタのゲート電圧を低くすることも可能であるが、低くすると、フォトダイオードに蓄積された信号電荷がＦＤ拡散領域へと完全に転送されず、フォトダイオードに信号電荷が残る、いわゆる残像と呼ばれる画像特性の劣化の問題が生じる。
また、従来の増幅型固体撮像素子では、フォトダイオード上の絶縁膜と転送トランジスタの絶縁膜との膜厚が上述のように異なるように形成しているが、ゲート電極形成時のアライメントマージン内でレイアウトを形成すると、フォトダイオードと転送ダイオードのゲート電極との間に空隙が生じてしまう。
また、従来の増幅型固体撮像素子では、フォトダイオード上の絶縁膜と転送トランジスタの絶縁膜との膜厚が上述のように異なるように形成しているが、ゲート電極形成時のアライメントマージン内でレイアウトを形成すると、フォトダイオードと転送ダイオードのゲート電極との間に空隙が生じてしまう。
この空隙部分では、絶縁膜が薄いために、注入・アッシング・洗浄装置にて処理する場合に重金属汚染物質が浸透しやすくなるという問題が生じる。
なお、重金属汚染物質が多く浸透すると、シリコン基板内に欠陥準位が発生するために電荷生成中心が生じる。そのために、熱励起により電子とホールが発生して微小電流が流れる。このために、光を照射しない暗時に白キズや暗電流と呼ばれる画像欠陥不良等の不具合を生じる。
なお、重金属汚染物質が多く浸透すると、シリコン基板内に欠陥準位が発生するために電荷生成中心が生じる。そのために、熱励起により電子とホールが発生して微小電流が流れる。このために、光を照射しない暗時に白キズや暗電流と呼ばれる画像欠陥不良等の不具合を生じる。
さらに、アライメントマージンを逸脱してレイアウト設計を行うと、転送トランジスタのゲート電極下の絶縁膜が、フォトダイオードに近い領域では７［ｎｍ］の膜厚となり、フォトダイオードと反対側の領域では３［ｎｍ］〜４［ｎｍ］の膜厚となる。このため、フォトダイオードから信号電荷の読み出し時に必要な電界が転送トランジスタに印加され難くなり電荷転送不良を生じてしまう。
最後に、近年の増幅型固体撮像素子（ＭＯＳタイプ）では、高画素における高速な動画モードを実現するために、高画素の受光部と高速駆動型の出力処理回路部とがシステム・オン・チップ化されている。
この場合、周辺回路部から出力される画素信号は、出力処理回路部において、Ａ／Ｄコンバータ処理後、デジタルメモリに記憶され、低電圧差動伝送処理（ＬＶＤＳ）回路部を経て、素子外部の映像機器等へと出力される。
この場合、周辺回路部から出力される画素信号は、出力処理回路部において、Ａ／Ｄコンバータ処理後、デジタルメモリに記憶され、低電圧差動伝送処理（ＬＶＤＳ）回路部を経て、素子外部の映像機器等へと出力される。
その時、例えば、８［Ｍ］の画素数で１２［ｂｉｔ］・６０［ｆｐｓ］と同性能を得るには、画素のデータレートが５００［ＭＨｚ］以上の駆動周波数が必要となる。しかしながら、従来の増幅型固体撮像素子では、絶縁膜が３［ｎｍ］〜４［ｎｍ］であるため、５００［ＭＨｚ］以上の駆動周波数を得ることができない。
一方、従来の増幅型固体撮像素子において、膜厚が異なる絶縁膜の形成方法として、フォトダイオードの領域部分についてフォトリソグラフィー方法とエッチング方法とが記載されており、エッチング方法として、例えばドライエッチング又はウェットエッチングがある。
一方、従来の増幅型固体撮像素子において、膜厚が異なる絶縁膜の形成方法として、フォトダイオードの領域部分についてフォトリソグラフィー方法とエッチング方法とが記載されており、エッチング方法として、例えばドライエッチング又はウェットエッチングがある。
ここで、上述したように各回路部の絶縁膜の膜厚を、各回路部の機能・作用・特性等を考慮して４種類以上にし、従来の増幅型固体撮像素子の製造方法を適用すると、高速駆動が必要な領域の回路部の素子分離領域が、ウェットエッチに３回以上侵食されたり、プラズマ照射に３回以上晒されたりすることになる。これにより、素子分離領域の表面が低くなり、回路特性上不具合が発生する問題が生じる。更に、ドライエッチングの場合には、シリコン基板がプラズマ照射による損傷を受けるために、固定電荷が発生し回路動作上の不具合も生じる。
本発明は、上記従来の事情を鑑みて提案されたものであって、受光部の暗電流及び白キズ特性を向上させると共に小型化を図り、さらに、増幅型固体撮像素子の画素特性に対する高画質化と高速処理性を向上できる増幅型固体撮像素子を提供することを目的とし、また、このような増幅型固体撮像素子として、４種類以上の膜厚の絶縁膜を形成しても素子分離領域の表面が低くなるようなエッチングダメージを防ぐことができる増幅型固体撮像素子の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る増幅型固体撮像素子は、画素セルが複数配置された受光部と、前記画素セルを駆動して信号電荷を取り出す周辺回路部と、外部と接続する入出力部と、前記信号電荷を出力処理して画素信号として前記入出力部から外部へと出力する出力処理回路部とが基板にシステム・オン・チップされてなる増幅型固体撮像素子において、前記画素セルは、光を受光して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成された信号電荷を転送する転送トランジスタと、前記転送された信号電荷を電圧に変換する浮遊拡散層と、前記浮遊拡散層を所定の電圧にリセットするリセットトランジスタと、前記浮遊拡散層の電位をゲート入力とする増幅トランジスタとを少なくとも有すると共に、前記周辺回路部は、容量素子部を含む前記信号電荷用のノイズ除去回路を有し、基板における前記画素セルと前記周辺回路部と入出力部と出力処理回路部とに対応する箇所には絶縁膜が形成されており、当該絶縁膜は、前記画素セルの前記転送トランジスタとフォトダイオードとが形成される第１の領域と、前記リセットトランジスタと前記入出力回路部とが形成される第２の領域と、前記増幅トランジスタと前記容量素子部とが形成される第３の領域と、前記出力処理回路部が形成される第４の領域とで、膜厚が異なることを特徴としている。
ここでいう「絶縁膜」とは、増幅型固体撮像素子を構成する回路要素に含まれる絶縁膜をいい、例えば、回路要素がトランジスタの場合はゲート絶縁膜をいい、回路要素が容量素子部の場合は容量絶縁膜（誘電体）をいう。
また、上記目的を達成するために、本発明に係る増幅型固体撮像素子の製造方法は、基板表面のｎ個（ｎは４以上の自然数）の領域のそれぞれに膜厚の異なる絶縁膜が形成され、これらの絶縁膜を含む回路要素が前記基板に形成されてなる増幅型撮像素子の製造方法であって、前記基板表面のｎ個の領域すべてを覆う状態に保護酸化膜を形成する前工程と、１又は複数の領域を選択して絶縁膜を形成する膜形成工程を、選択領域を変更して複数回行うことにより、ｎ個の全領域に膜厚の異なる絶縁膜を形成する後工程とを有し、各膜形成工程では、当該工程で絶縁膜を形成すべき領域が前記保護酸化膜により覆われている場合に、当該領域を含む１又は複数の領域の保護酸化膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき所望の膜厚の絶縁膜を形成し、当該工程で絶縁膜を形成すべき領域が先行する膜形成工程で成形された絶縁膜に覆われている場合に、当該領域の絶縁膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき所望の膜厚の絶縁膜を形成することを特徴としている。
また、上記目的を達成するために、本発明に係る増幅型固体撮像素子の製造方法は、基板表面のｎ個（ｎは４以上の自然数）の領域のそれぞれに膜厚の異なる絶縁膜が形成され、これらの絶縁膜を含む回路要素が前記基板に形成されてなる増幅型撮像素子の製造方法であって、前記基板表面のｎ個の領域すべてを覆う状態に保護酸化膜を形成する前工程と、１又は複数の領域を選択して絶縁膜を形成する膜形成工程を、選択領域を変更して複数回行うことにより、ｎ個の全領域に膜厚の異なる絶縁膜を形成する後工程とを有し、各膜形成工程では、当該工程で絶縁膜を形成すべき領域が前記保護酸化膜により覆われている場合に、当該領域を含む１又は複数の領域の保護酸化膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき所望の膜厚の絶縁膜を形成し、当該工程で絶縁膜を形成すべき領域が先行する膜形成工程で成形された絶縁膜に覆われている場合に、当該領域の絶縁膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき所望の膜厚の絶縁膜を形成することを特徴としている。
上記構成の増幅型固体撮像素子は、第１〜第４の領域の絶縁膜の膜厚がそれぞれ異なるため、フォトダイオードや転送トランジスタ、リセットトランジスタと入出力回路部、増幅トランジスタや容量素子部、出力処理回路部の絶縁膜を最適な膜厚とすることができ、受光部の暗電流及び白キズ特性を向上させると共に小型化を図り、さらに、増幅型固体撮像素子の画素特性に対する高画質化と高速処理性を向上できる。
つまり、フォトダイオード上の絶縁膜の厚膜化により受光部における暗電流（暗出力）と白キズ特性低減が可能となり、容量素子部の絶縁膜（容量酸化膜）の薄膜化によりチップサイズの縮小化が可能となる。フォトダイオードと転送トランジスタの絶縁膜の厚さが同じになることにより、フォトダイオードから信号電荷の読み出し時に必要な電界が転送トランジスタに印加され難くなることを防ぎ、結果的に電荷転送不良を改善でき、高画質化を図ることができる。リセットトランジスタの絶縁膜の厚膜化により、ゲート電圧が例えば３．３［Ｖ］でもリセット動作が安定して行われる。出力処理回路部の絶縁膜の薄膜化により画素のデータレートとして５００［ＭＨｚ］以上の駆動周波数を得ることができ、高速処理性の向上が可能となる。
また、上記増幅型固体撮像素子の製造方法では、４種類以上の膜厚の絶縁膜を形成する場合でも、膜形成工程で絶縁膜が形成される領域がウェットエッチングやプラズマ照射に晒されるのが２回以下となり、素子分離領域の表面が低くなるのを防ぐことができる。
以下、本発明に係る一例である増幅型固体撮像素子を、図面を参照しながら説明する。
＜第１の実施の形態＞
図１は、本実施の形態に係る増幅型固体撮像素子の構造を示す概略ブロック図である。
増幅型固体撮像素子１は、同図に示すように、受光部３、周辺回路部５、入出力部７、出力処理回路部９を備え、これらがシステム・オン・チップ化されている。
＜第１の実施の形態＞
図１は、本実施の形態に係る増幅型固体撮像素子の構造を示す概略ブロック図である。
増幅型固体撮像素子１は、同図に示すように、受光部３、周辺回路部５、入出力部７、出力処理回路部９を備え、これらがシステム・オン・チップ化されている。
ここでの増幅型固体撮像素子１は、光電変換領域及びフローティングディフュージョン拡散領域（以下、単に、「ＦＤ拡散領域」という。）を含む画素セル部が複数個（例えば、４個である。）組み合わされて構成される画素ユニットを複数接続した構造を有するタイプである。
１．回路構成
（１)受光部
図２は、受光部の１画素ユニットの構造を示す模式ブロック図である。
１．回路構成
（１)受光部
図２は、受光部の１画素ユニットの構造を示す模式ブロック図である。
受光部３は複数の画素ユニット１０からなり、各画素ユニット１０は上述のように４個の画素セル部１１により構成されている。
画素セル部１１は、フォトダイオード１３、転送トランジスタ１５、ＦＤ拡散領域１７、リセットトランジスタ１９、増幅トランジスタ２１を少なくとも有する、所謂、３トランジスタ型である。
画素セル部１１は、フォトダイオード１３、転送トランジスタ１５、ＦＤ拡散領域１７、リセットトランジスタ１９、増幅トランジスタ２１を少なくとも有する、所謂、３トランジスタ型である。
各画素セル部１１は、転送トランジスタ１５のゲート電極が配線ラインＬ１に、リセットトランジスタ１９のゲート電極が配線ラインＬ２に、増幅トランジスタ２１のソースが配線ラインＬ３にそれぞれ接続されている。
フォトダイオード１３は、各画素セル部１１に入射した光の強度に応じて信号電荷を発生する光電変換機能を有し、光電変換領域を構成する。なお、フォトダイオード１３のアノードは接地されている。
フォトダイオード１３は、各画素セル部１１に入射した光の強度に応じて信号電荷を発生する光電変換機能を有し、光電変換領域を構成する。なお、フォトダイオード１３のアノードは接地されている。
転送トランジスタ１５は、フォトダイオード１３のカソードとＦＤ拡散領域１７との間に接続され、配線ラインＬ１（水平信号線）からゲート電極に転送パルスが与えられることにより、フォトダイオード１３で生成された信号電荷をＦＤ拡散領域１７に転送する。転送された信号電荷はＦＤ拡散領域１７で蓄積される。なお、転送トランジスタ１５のドレインは、リセットトランジスタ１９のソースと増幅トランジスタ２１のゲート電極とに接続されている。
リセットトランジスタ１９は、そのドレインが選択電源のＶＤＤに、ソースがＦＤ拡散領域１７にそれぞれ接続され、フォトダイオード１３からＦＤ拡散領域１７への信号電荷の転送に先立って、配線ラインＬ２からゲート電極にリセットパルスが与えられることにより、ＦＤ拡散領域１７の電位をリセットする。
増幅トランジスタ２１は、ゲート電極がＦＤ拡散領域１７に、ドレインが選択電源のＶＤＤに、ソースが配線ラインＬ３（垂直信号線）にそれぞれ接続されたソースフォロア構成となっている。増幅トランジスタ２１は、選択電源のＶＤＤがＶＤＤレベルになることによって動作状態となり、画素の選択がなされる。そして、リセットトランジスタ１９によってリセットした後のＦＤ拡散領域１７の電位をリセットレベルとして配線ラインＬ３に出力すると共に、転送トランジスタ１５によって信号電荷を転送した後のＦＤ拡散領域１７の電位を信号レベルとして配線ラインＬ３（垂直信号線）に出力する。
（２）周辺回路部
周辺回路部５は、受光部３の周辺に配された複数の回路から構成され、具体的には、周辺回路部は、列アンプ群、ノイズキャンセル回路群、マルチプレクサ、負荷回路群、水平走査回路、出力アンプ、垂直走査回路、電圧発生回路及びタイミング制御部を備える。
増幅トランジスタ２１は、ゲート電極がＦＤ拡散領域１７に、ドレインが選択電源のＶＤＤに、ソースが配線ラインＬ３（垂直信号線）にそれぞれ接続されたソースフォロア構成となっている。増幅トランジスタ２１は、選択電源のＶＤＤがＶＤＤレベルになることによって動作状態となり、画素の選択がなされる。そして、リセットトランジスタ１９によってリセットした後のＦＤ拡散領域１７の電位をリセットレベルとして配線ラインＬ３に出力すると共に、転送トランジスタ１５によって信号電荷を転送した後のＦＤ拡散領域１７の電位を信号レベルとして配線ラインＬ３（垂直信号線）に出力する。
（２）周辺回路部
周辺回路部５は、受光部３の周辺に配された複数の回路から構成され、具体的には、周辺回路部は、列アンプ群、ノイズキャンセル回路群、マルチプレクサ、負荷回路群、水平走査回路、出力アンプ、垂直走査回路、電圧発生回路及びタイミング制御部を備える。
ここで、受光部３を構成している、行列状に配されている複数の画素セル部１１の各列に対応して、列アンプ、ノイズキャンセル回路、スイッチ素子、負荷回路を備え、これら全体で、列アンプ群、ノイズキャンセル回路群、マルチプレクサ、負荷回路群を構成する。
垂直走査回路は、水平信号線等の配線ラインＬ１，Ｌ２を介して転送パルスやリセットパルスを送信し、受光部３の各列の画素セル部１１の信号電荷のリセット、電荷蓄積、読み出しを行単位で行う。
垂直走査回路は、水平信号線等の配線ラインＬ１，Ｌ２を介して転送パルスやリセットパルスを送信し、受光部３の各列の画素セル部１１の信号電荷のリセット、電荷蓄積、読み出しを行単位で行う。
読み出された信号電荷は、各列の列アンプにより増幅され、ノイズキャンセル回路により列アンプのオフセットばらつき等がキャンセルされて保持される。
各ノイズキャンセル回路により保持された１行分の画素信号は、水平走査回路の動作により、行単位でマルチプレクサから出力アンプを経由して、出力処理回路へと出力される。
各ノイズキャンセル回路により保持された１行分の画素信号は、水平走査回路の動作により、行単位でマルチプレクサから出力アンプを経由して、出力処理回路へと出力される。
電圧発生回路は増幅型固体撮像素子を構成する各回路部に必要な各種電圧を発生させ、タイミング制御部は増幅型固体撮像素子の各回路部を同期させて駆動する。
図３は、列アンプの回路図である。
列アンプ３０は、同図に示すように、入力容量Ｃ３１、負荷部（負荷トランジスタ）Ｍ３２、駆動部（駆動トランジスタ）Ｍ３３、リセット部（リセットトランジスタ）Ｍ３４及びフィードバック容量Ｃ３５を備える。
図３は、列アンプの回路図である。
列アンプ３０は、同図に示すように、入力容量Ｃ３１、負荷部（負荷トランジスタ）Ｍ３２、駆動部（駆動トランジスタ）Ｍ３３、リセット部（リセットトランジスタ）Ｍ３４及びフィードバック容量Ｃ３５を備える。
入力容量Ｃ３１は、垂直信号線と入力点３７とを結ぶ電流路に挿設されており、垂直信号線の電位変化を駆動トランジスタＭ３３に伝達する。負荷トランジスタＭ３２は、ソース接地アンプの負荷として機能し、駆動トランジスタＭ３３は、ソース接地アンプの駆動部として機能する。
駆動トランジスタＭ３３は、そのドレインは出力点３８に、ゲートは入力点３７にそれぞれ接続され、ソースは接地されている。
駆動トランジスタＭ３３は、そのドレインは出力点３８に、ゲートは入力点３７にそれぞれ接続され、ソースは接地されている。
リセットトランジスタＭ３４は、そのゲートには、列アンプリセット信号Ｓ３３が入力され、ソースは入力点３７に、ドレインは出力点３８にそれぞれ接続されている。
フィードバック容量Ｃ３５は、入力点３７とリセットトランジスタＭ３４のソース側とを結ぶ電流路と、出力点３８と駆動トランジスタＭ３３のドレインとを結ぶ電流路との間に挿設されている。
フィードバック容量Ｃ３５は、入力点３７とリセットトランジスタＭ３４のソース側とを結ぶ電流路と、出力点３８と駆動トランジスタＭ３３のドレインとを結ぶ電流路との間に挿設されている。
図４は、ノイズキャンセル回路の回路図である。
ノイズキャンセル回路４０は、同図に示すように、クランプ容量Ｃ４１、サンプルホールド容量Ｃ４２およびスイッチトランジスタＭ４３を備える。
図５は、電圧発生回路の回路図である。
電圧発生回路５０では電源電圧が抵抗Ｒ５１，Ｒ５２，Ｒ５３により抵抗分割され、抵抗Ｒ５１と抵抗Ｒ５２との接続点の電位および抵抗Ｒ５２と抵抗Ｒ５３との接続点の電位が得られ、これらの電位はそれぞれボルテージフォロワＯＰ５４，ＯＰ５５を介してスイッチＳＷに入力されている。スイッチＳＷは外部からの列アンプ出力電位上限調整信号５９に基づいて上記の電位のいずれかを出力する。
（３）出力処理回路部及び入出力部
出力処理回路部９は、複数の回路から構成され、例えば、図１に示すように、アナログ/デジタル・コンバータ（ＡＤＣ：Analog-to-digital converter、以下、単に、「ＡＤＣ」とする。）、デジタルメモリ、低電圧作動伝送部処理回路（以下、単に、「ＬＶＤＳ」という。）等が含まれている。なお、ここでは、これらのＡＤＣ、デジタルメモリ、ＬＶＤＳ回路については詳細な説明を省略するが、トランジスタやコンパレータ等から構成されている。
ノイズキャンセル回路４０は、同図に示すように、クランプ容量Ｃ４１、サンプルホールド容量Ｃ４２およびスイッチトランジスタＭ４３を備える。
図５は、電圧発生回路の回路図である。
電圧発生回路５０では電源電圧が抵抗Ｒ５１，Ｒ５２，Ｒ５３により抵抗分割され、抵抗Ｒ５１と抵抗Ｒ５２との接続点の電位および抵抗Ｒ５２と抵抗Ｒ５３との接続点の電位が得られ、これらの電位はそれぞれボルテージフォロワＯＰ５４，ＯＰ５５を介してスイッチＳＷに入力されている。スイッチＳＷは外部からの列アンプ出力電位上限調整信号５９に基づいて上記の電位のいずれかを出力する。
（３）出力処理回路部及び入出力部
出力処理回路部９は、複数の回路から構成され、例えば、図１に示すように、アナログ/デジタル・コンバータ（ＡＤＣ：Analog-to-digital converter、以下、単に、「ＡＤＣ」とする。）、デジタルメモリ、低電圧作動伝送部処理回路（以下、単に、「ＬＶＤＳ」という。）等が含まれている。なお、ここでは、これらのＡＤＣ、デジタルメモリ、ＬＶＤＳ回路については詳細な説明を省略するが、トランジスタやコンパレータ等から構成されている。
出力処理回路部９は、画素出力されてくる列アンプ部の画素信号とランプ発生器にリファレンス信号を比較を行い両者の信号が一致すると判定信号として出力する。この判定信号までに出力される時間をＡＤカウントすることによりＡＤ変換される。このＡＤ変換されたデジタル信号は各列のデジタルメモリに保持され、ＬＶＤＳインターフェースを通してデジタル出力される。
２．構造
図６は、増幅型固体撮像素子の概略断面図である。
２．構造
図６は、増幅型固体撮像素子の概略断面図である。
なお、図６では、受光部以外の回路部分は代表的な部分を示している。
（１）受光部
受光部３の画素セル部１１は、素子分離領域１０１を含む半導体基板（以下、単に「基板」という。）１００に対し、フォトダイオードＰＤ、転送トランジスタＴｎＴｒ、ＦＤ拡散領域ＦＤ、リセットトランジスタＲｓＴｒ、増幅トランジスタＳＦＴｒがそれぞれ形成されてなる。なお、これらは、素子分離領域１０１間に形成されている。
（１）受光部
受光部３の画素セル部１１は、素子分離領域１０１を含む半導体基板（以下、単に「基板」という。）１００に対し、フォトダイオードＰＤ、転送トランジスタＴｎＴｒ、ＦＤ拡散領域ＦＤ、リセットトランジスタＲｓＴｒ、増幅トランジスタＳＦＴｒがそれぞれ形成されてなる。なお、これらは、素子分離領域１０１間に形成されている。
フォトダイオードＰＤは、埋め込み型のフォトダイオードであり、基板１００内に埋め込まれたダイオード領域１０３の他、当該領域の上方に形成されているＰ型注入層１０６を有する。このフォトダイオードＰＤ上には酸化膜である絶縁膜（後述の第１の絶縁膜である。）が形成されている。
転送トランジスタＴｎＴｒは、フォトダイオードＰＤ上の酸化膜を絶縁膜１０４として、この絶縁膜１０４上に形成されたゲート電極１０５を有する。
転送トランジスタＴｎＴｒは、フォトダイオードＰＤ上の酸化膜を絶縁膜１０４として、この絶縁膜１０４上に形成されたゲート電極１０５を有する。
リセットトランジスタＲｓＴｒは、ＦＤ拡散領域ＦＤに対して転送トランジスタＴｎＴｒと反対側に形成され、基板１００上の酸化膜を絶縁膜１０８として、この絶縁膜１０８上に形成されたゲート電極１０７を有する。なお、リセットトランジスタＲｓＴｒは、ここでは、ｎチャネルのＭＯＳトランジスタを用いている。
増幅トランジスタＳＦＴｒは、リセットトランジスタＲｓＴｒに対して転送トランジスタＴｎＴｒと反対側に形成され、基板１００上の酸化膜を絶縁膜１１０とし、この絶縁膜１１０の上に形成されたゲート電極１１１を有する。なお、増幅トランジスタＳＦＴｒは、リセットトランジスタＲｓＴｒと同様に、ｎチャネルのＭＯＳトランジスタを用いている。
増幅トランジスタＳＦＴｒは、リセットトランジスタＲｓＴｒに対して転送トランジスタＴｎＴｒと反対側に形成され、基板１００上の酸化膜を絶縁膜１１０とし、この絶縁膜１１０の上に形成されたゲート電極１１１を有する。なお、増幅トランジスタＳＦＴｒは、リセットトランジスタＲｓＴｒと同様に、ｎチャネルのＭＯＳトランジスタを用いている。
次に、受光部１の具体例について説明する。
以下説明する増幅型固体撮像素子１の仕様は、画素数が８［Ｍ］で１２［ｂｉｔ］、フレームレートが６０［ｆｐｓ］、駆動周波数が５００［ＭＨｚ］、電源動作（供給電圧）が３．３［Ｖ］、ＬＶＤＳ回路の給電電圧が２．５［Ｖ］である。
フォトダイオードＰＤ上に形成される絶縁膜１０４及び転送トランジスタＴｎＴｒの絶縁膜１０４は１０［ｎｍ］〜２０［ｎｍ］の膜厚で形成されている。これは、後述するが、転送トランジスタＴｎＴｒのゲート電極１０５の形成時、例えば、ドライエッチングを利用した場合に素子分離領域１０１や基板１００の表面が受けるエッチングによる侵食やプラズマダメージを抑制するため、そして、ゲート電極１０５の形成後のアッシング及び洗浄処理時の重金属によるクロスコンタミネーションによる暗電流および白キズの発生を防止するためである。
以下説明する増幅型固体撮像素子１の仕様は、画素数が８［Ｍ］で１２［ｂｉｔ］、フレームレートが６０［ｆｐｓ］、駆動周波数が５００［ＭＨｚ］、電源動作（供給電圧）が３．３［Ｖ］、ＬＶＤＳ回路の給電電圧が２．５［Ｖ］である。
フォトダイオードＰＤ上に形成される絶縁膜１０４及び転送トランジスタＴｎＴｒの絶縁膜１０４は１０［ｎｍ］〜２０［ｎｍ］の膜厚で形成されている。これは、後述するが、転送トランジスタＴｎＴｒのゲート電極１０５の形成時、例えば、ドライエッチングを利用した場合に素子分離領域１０１や基板１００の表面が受けるエッチングによる侵食やプラズマダメージを抑制するため、そして、ゲート電極１０５の形成後のアッシング及び洗浄処理時の重金属によるクロスコンタミネーションによる暗電流および白キズの発生を防止するためである。
さらに、フォトダイオードＰＤと転送トランジスタＴｎＴｒの絶縁膜１０４が同じ膜厚であるため、ゲート電極形成時のアライメントマージン内でレイアウトを形成しても、フォトダイオードＰＤと転送ダイオードＴｎＴｒのゲート電極１０５との間に空隙が生じることがなく、フォトダイオードＰＤに蓄積された信号電荷がＦＤ拡散領域ＦＤへと転送されやすく残像等の画像特性の劣化を防止できる。
なお、絶縁膜１０４は、フォトダイオードＰＤと転送トランジスタＴｎＴｒとで共有され、当該絶縁膜１０４が形成されている領域は、本発明の「第１の領域」に相当する。
リセットトランジスタＲｓＴｒの絶縁膜１０８は、以下の理由により、設計上７［ｎｍ］〜１０［ｎｍ］の膜厚で形成されている。これは、リセットトランジスタＲｓＴｒのリセット電極と選択電源のＶＤＤには３．３［Ｖ］の電圧が印加されることにより、リセットトランジスタＲｓＴｒの絶縁膜１０８に所定の電界が作用する。
リセットトランジスタＲｓＴｒの絶縁膜１０８は、以下の理由により、設計上７［ｎｍ］〜１０［ｎｍ］の膜厚で形成されている。これは、リセットトランジスタＲｓＴｒのリセット電極と選択電源のＶＤＤには３．３［Ｖ］の電圧が印加されることにより、リセットトランジスタＲｓＴｒの絶縁膜１０８に所定の電界が作用する。
このため、絶縁膜１０８の信頼性寿命から７［ｎｍ］以上が望ましく、マージンを加味したリセット動作を安定させるためには設計上１０［ｎｍ］以下が望ましいからである。なお、絶縁膜１０８が形成されている領域は、本発明の「第２の領域」に相当する。
次に、増幅トランジスタＳＦＴｒの絶縁膜１１０は、以下の理由により、５［ｎｍ］〜７［ｎｍ］の膜厚が望ましい。
次に、増幅トランジスタＳＦＴｒの絶縁膜１１０は、以下の理由により、５［ｎｍ］〜７［ｎｍ］の膜厚が望ましい。
これは、画素セル部１１のピッチを微細化するために、画素セルを構成するトランジスタ等のゲート電極の面積を小さくすることが考えられるが、面積を小さくすると、一般に１／ｆノイズが増加してしまう。
１／ｆノイズは、一般に、
Ｖｎ２＝Ｋ／（Ｃｏｘ・Ｗ・Ｌ・ｆ） ・・・ 式１
で表わされるＶｎに対応する。
１／ｆノイズは、一般に、
Ｖｎ２＝Ｋ／（Ｃｏｘ・Ｗ・Ｌ・ｆ） ・・・ 式１
で表わされるＶｎに対応する。
ここで、
Ｖｎ ：ノイズ電圧密度［（Ｖ／Ｈｚ）１／２］
Ｋ ：定数（プロセスに依存する）
Ｃｏｘ：ゲート絶縁膜容量［Ｆ／μｍ２］
Ｗ ：ゲート幅［μｍ］
Ｌ ：ゲート長［μｍ］
ｆ ：周波数［Ｈｚ］
で表わされる。
Ｖｎ ：ノイズ電圧密度［（Ｖ／Ｈｚ）１／２］
Ｋ ：定数（プロセスに依存する）
Ｃｏｘ：ゲート絶縁膜容量［Ｆ／μｍ２］
Ｗ ：ゲート幅［μｍ］
Ｌ ：ゲート長［μｍ］
ｆ ：周波数［Ｈｚ］
で表わされる。
増幅トランジスタＳＦＴｒは、他のトランジスタＴｎＴｒ，ＲｓＴｒに比べて、ゲート電極１１１が大きく（図７参照）、画素セルの微細化に伴って、最小のゲート長・ゲート幅に近いサイズが用いられるため、１／ｆノイズの影響を最も受けやすい。
また、増幅トランジスタＳＦＴｒについて、そのポテンシャル振幅を大きくするために、絶縁膜１１０を厚くする（上記Ｃｏｘを小さくする）と、式１から分かるように、よりいっそう１／ｆノイズが増加する。
また、増幅トランジスタＳＦＴｒについて、そのポテンシャル振幅を大きくするために、絶縁膜１１０を厚くする（上記Ｃｏｘを小さくする）と、式１から分かるように、よりいっそう１／ｆノイズが増加する。
このように高いゲート印加電圧を用いるために、画素セル部１１のすべてのトランジスタの絶縁膜を厚くすると、１／ｆノイズが増加して、結果的に増幅型固体撮像素子１のＳ／Ｎ比を悪化させる要因になる。
このような理由から、増幅トランジスタＳＦＴｒは、絶縁膜１１０の信頼性寿命を鑑みて、上述の５〜７［ｎｍ］の膜厚が望ましい。なお、絶縁膜１１０が形成されている領域は、本発明の「第３の領域」に相当する。
このような理由から、増幅トランジスタＳＦＴｒは、絶縁膜１１０の信頼性寿命を鑑みて、上述の５〜７［ｎｍ］の膜厚が望ましい。なお、絶縁膜１１０が形成されている領域は、本発明の「第３の領域」に相当する。
なお、上記トランジスタ（ＴｎＴｒ、ＲｓＴｒ、ＳＦＴｒ）の絶縁膜は、例えばシリコン酸化膜により、ゲート電極は例えばポリシリコンにより構成されている。
（２）周辺回路部と入出力部
基板１００における受光部３の周辺には、上述した周辺回路部を構成する一部の回路要素や入出力部が形成されている。
（２）周辺回路部と入出力部
基板１００における受光部３の周辺には、上述した周辺回路部を構成する一部の回路要素や入出力部が形成されている。
特に、ノイズキャンセル回路群や入出力部を構成するトランジスタ（例えば負荷トランジスタＭ５３である。）Ｔｒ１は、図６に示すように、基板１００上に形成された酸化膜を絶縁膜１１５として、この絶縁膜１１５上に形成されたゲート電極１１４を有する。なお、ここでは、絶縁膜１１５はシリコンにより、ゲート電極１１４はポリシリコンにより構成されている。
トランジスタＴｒ１は、例えば、ｎチャネルのＭＯＳトランジスタであって、その詳細の図示は省略するが、ゲート電極１１４の側面には、例えば、シリコン酸化膜からなるサイドウォールとシリコン窒化膜からなるサイドウォールが積層されている。
基板１００の表層部であってゲート電極１１４の周辺部分には、当該ゲート電極１１４をマスクに利用して燐又は砒素のイオン注入によって、ｎ型ＬＤＤ（Lightly Doped Drain ）拡散層が形成されている。
基板１００の表層部であってゲート電極１１４の周辺部分には、当該ゲート電極１１４をマスクに利用して燐又は砒素のイオン注入によって、ｎ型ＬＤＤ（Lightly Doped Drain ）拡散層が形成されている。
そして、基板１００の表層部であってゲート電極１１４の周辺部分には、さらに、ゲート電極１１４、サイドウォール膜をマスクに用いた燐または砒素のイオン注入によって、上記ｎ型ＬＤＤ拡散層の外側に、当該ｎ型ＬＤＤ拡散層よりも高い濃度を有するＮ＋領域であるソース１１３とドレイン１１６とが形成されている。
このとき成形される絶縁膜１１５は、トランジスタＴｒ１のゲート電極１１４に印加する電圧は３.３［Ｖ］であるために、受光部３のリセットトランジスタＲｓＴｒと同様に、絶縁膜１１５が７［ｎｍ］〜１０［ｎｍ］の膜厚で形成されるのが好ましい。なお、絶縁膜１１５は、本発明の「第２の領域」に相当する。
このとき成形される絶縁膜１１５は、トランジスタＴｒ１のゲート電極１１４に印加する電圧は３.３［Ｖ］であるために、受光部３のリセットトランジスタＲｓＴｒと同様に、絶縁膜１１５が７［ｎｍ］〜１０［ｎｍ］の膜厚で形成されるのが好ましい。なお、絶縁膜１１５は、本発明の「第２の領域」に相当する。
また、図３や図４に示すキャパシタとして、ＭＯＳキャパシタが使用されており、このキャパシタの絶縁膜（酸化膜）は、キャパシタの面積を縮小するために、５［ｎｍ］〜７［ｎｍ］の膜厚で形成され、また、増幅トランジスタＳＦＴｒの絶縁膜１１０の成形にあわせて行われる。なお、ＭＯＳキャパシタの絶縁膜が形成される領域は、本発明の「第３の領域」に相当する。
（３）出力処理回路部
基板１００における受光部３の周辺には、上述した周辺回路部５の一部の回路要素以外や出力処理回路部９の回路要素が形成されている。
（３）出力処理回路部
基板１００における受光部３の周辺には、上述した周辺回路部５の一部の回路要素以外や出力処理回路部９の回路要素が形成されている。
ここでは、出力処理回路部９を構成するデジタル高速駆動回路（１．２［Ｖ］系である。）のトランジスタについて説明する。
トランジスタＴｒ２は、上記の（２）周辺回路部と入出力部の項目で説明した、トランジスタＴｒ１と同様に、図６に示すように、絶縁膜１１９とゲート電極１１８とを有する。なお、ここでも、絶縁膜１１９はシリコン酸化膜により、ゲート電極１１８はポリシリコンにより構成され、トランジスタＴｒ２は、例えば、ｎチャネルのＭＯＳトランジスタである。
トランジスタＴｒ２は、上記の（２）周辺回路部と入出力部の項目で説明した、トランジスタＴｒ１と同様に、図６に示すように、絶縁膜１１９とゲート電極１１８とを有する。なお、ここでも、絶縁膜１１９はシリコン酸化膜により、ゲート電極１１８はポリシリコンにより構成され、トランジスタＴｒ２は、例えば、ｎチャネルのＭＯＳトランジスタである。
トランジスタＴｒ２も、その詳細の図示は省略するが、ゲート電極１１８の側面にはサイドウォールが積層されており、ゲート電極１１８の周辺部分の基板１００の表層部には、ゲート電極１１８をマスクとしてイオン注入を行うことによって、ｎ型エクステンション拡散層と、当該ｎ型エクステンション拡散層の下側にｐ型ポケット層が形成されている。
さらに、基板１００の表層部であってゲート電極１１８の周辺部分には、さらに、ゲート電極１１８、サイドウォール膜をマスクしてイオン注入を行うことによって、上記ｎ型ＬＤＤ拡散層の外側に、当該ｎ型ＬＤＤ拡散層よりも高い濃度を有するＮ＋領域であるソース１１７とドレイン１２０とが形成されている。
この時形成される絶縁膜１１９は、１．８［ｎｍ］〜２．２［ｎｍ］の膜厚で形成される。これは、デジタル高速駆動回路に印加する電圧は１.２［Ｖ］であるため、駆動周波数を高速にする観点（この観点ではなるべく薄くする方が良い。）と信頼性寿命の観点（この観点からはなるべく厚くする方が良い。）とから、上記膜厚にするのが好ましいからである。なお、絶縁膜１１９が形成される領域は、本発明の「第４の領域」に相当する。
３．受光部のレイアウト
図７は、受光部のレイアウトの一例を示す図である。
この時形成される絶縁膜１１９は、１．８［ｎｍ］〜２．２［ｎｍ］の膜厚で形成される。これは、デジタル高速駆動回路に印加する電圧は１.２［Ｖ］であるため、駆動周波数を高速にする観点（この観点ではなるべく薄くする方が良い。）と信頼性寿命の観点（この観点からはなるべく厚くする方が良い。）とから、上記膜厚にするのが好ましいからである。なお、絶縁膜１１９が形成される領域は、本発明の「第４の領域」に相当する。
３．受光部のレイアウト
図７は、受光部のレイアウトの一例を示す図である。
なお、同図は、本実施の形態に係る４画素共有の画素アレイを２次元配列してなる受光部の一部を示している。
画素アレイは、光電変換部となる第１のフォトダイオードＰＤ０、第２のフォトダイオードＰＤ１、第３のフォトダイオードＰＤ２、第４のフォトダイオードＰＤ３が、所定方向（図中の「Ｘ」方向であり、列方向ともいう。）に一列に配されている。
画素アレイは、光電変換部となる第１のフォトダイオードＰＤ０、第２のフォトダイオードＰＤ１、第３のフォトダイオードＰＤ２、第４のフォトダイオードＰＤ３が、所定方向（図中の「Ｘ」方向であり、列方向ともいう。）に一列に配されている。
各フォトダイオードＰＤ０〜ＰＤ３は、平面視において略長方形の一角を欠いた形状をし、Ｘ方向に並ぶ２個のフォトダイオードで１組をなし、各組の２つのフォトダイオードが互いに向かい合う一つの角に相当する部分に転送トランジスタＴｎＴｒ０〜ＴｎＴｒ３）が配されている。具体的に説明すると、例えば、フォトダイオードＰＤ０とフォトダイオードＰＤ１で一組が構成され、このフォトダイオードＰＤ０とフォトダイオードＰＤ１のそれぞれの一角部分（長方形状の一角を欠いた部分と対角上に位置する部分である。）に転送トランジスタＴｎＴｒ０，ＴｎＴｒ１が設けられている。
各組のフォトダイオードＰＤ０，ＰＤ１、ＰＤ２，ＰＤ３に対応する転送トランジスタＴｎＴｒ０，ＴｎＴｒ１、ＴｎＴｒ２，ＴｎＴｒ３の間にはＦＤ拡散領域ＦＤ０、ＦＤ１が形成されている。具体的に説明すると、例えば、転送トランジスタＴｎＴｒ０と転送トランジスタＴｎＴｒ１との間にＦＤ０（図６中の「ＦＤ」である。）が形成されている。
これにより各フォトダイオードＰＤ０〜ＰＤ３が、各転送トランジスタＴｎＴｒ０〜ＴｎＴｒ３の絶縁膜（図６中の「１０４」である。）及びゲート電極（図６中の「１０５」である。）からなるゲート部を介して、共通のＦＤ拡散領域ＦＤ０に接続されることとなる。
これにより各フォトダイオードＰＤ０〜ＰＤ３が、各転送トランジスタＴｎＴｒ０〜ＴｎＴｒ３の絶縁膜（図６中の「１０４」である。）及びゲート電極（図６中の「１０５」である。）からなるゲート部を介して、共通のＦＤ拡散領域ＦＤ０に接続されることとなる。
一組を構成するフォトダイオード（例えば、ＦＤ０とＦＤ１である。）及び当該フォトダイオードに対応する転送トランジスタ（例えば、ＴｎＴｒ０とＴｎＴｒ１である。）が形成された領域は、図７に示すように、素子分離領域１０１により分離され、この素子分離領域１０１により、リセットトランジスタ（ＲｓＴｒ）と増幅トランジスタ（ＳＦＴｒ）とが分離されている。
本実施の形態では、一つの画素ユニットを構成する４つの画素セル部が列方向に配され、その中心に対して両側の２つのフォトダイオードが一組をなし、画素ユニット中の２つの組は、素子分離領域１０１ａにより分離されており、この素子分離領域１０１ａに増幅トランジスタＳＦＴｒが形成され、２つのＦＤ拡散領域ＦＤ０，ＦＤ１のうちの一方に隣接する素子分離領域１０１ｂに、各ＦＤ拡散領域ＦＤ０，ＦＤ１に接続されたリセットトランジスタＲｓＴｒが形成されている。
以上の配置の画素ユニットが規則性をもって二次元配列され、受光部３が構成される。
上記のレイアウトでは、リセットトランジスタＲｓＴｒのゲート電極１０７に対して、アライメントマージンの余裕をみて、ゲート電極１０７の幅よりも５０［ｎｍ］〜７５［ｎｍ］広いレイアウトを行っている。
このレイアウトは、フォトリソグラフィーとウェットエッチによりパターン形成され、周囲の部分の絶縁膜（具体的には、フォトダイオードＰＤ０〜ＰＤ３上の各絶縁膜１０４である。）よりも薄膜の絶縁膜１０８を形成している。
上記のレイアウトでは、リセットトランジスタＲｓＴｒのゲート電極１０７に対して、アライメントマージンの余裕をみて、ゲート電極１０７の幅よりも５０［ｎｍ］〜７５［ｎｍ］広いレイアウトを行っている。
このレイアウトは、フォトリソグラフィーとウェットエッチによりパターン形成され、周囲の部分の絶縁膜（具体的には、フォトダイオードＰＤ０〜ＰＤ３上の各絶縁膜１０４である。）よりも薄膜の絶縁膜１０８を形成している。
同様に、増幅トランジスタＳＦＴｒのゲート電極１１１に対して、アライメントマージンの余裕をみて、ゲート電極１１１の幅よりも５０［ｎｍ］〜７５［ｎｍ］広くレイアウトを行っている。
なお、リソグラフィーとウェットエッチによりパターン形成され、周囲の部分の絶縁膜（具体的には、絶縁膜１０４である。）よりも薄膜の絶縁膜１１０を形成する。
なお、リソグラフィーとウェットエッチによりパターン形成され、周囲の部分の絶縁膜（具体的には、絶縁膜１０４である。）よりも薄膜の絶縁膜１１０を形成する。
フォトダイオードＰＤ０〜ＰＤ３およびＦＤ拡散領域ＦＤ０，ＦＤ１は、基板１００内にイオン注入等により形成されたＮ型不純物領域として構成されており、フォトダイオードＰＤ０〜ＰＤ３の不純物濃度は、光電変換が可能な濃度であれば良く、１０Ｅ１２［ｃｍ−２］〜１０Ｅ１３［ｃｍ−２］程度に調整されることが好ましい。
また、フォトダイオードＰＤ０〜ＰＤ３は、基板１００の表面から０．５［μｍ］〜２．０［μｍ］程度の深さにわたって形成されていることが適当である。一方、ＦＤ拡散領域ＦＤ０，ＦＤ１の不純物濃度は、金属配線によるオーミック接続が可能な濃度であれば良く、１０Ｅ１５［ｃｍ−２］以上であることが好ましい。
また、フォトダイオードＰＤ０〜ＰＤ３は、基板１００の表面から０．５［μｍ］〜２．０［μｍ］程度の深さにわたって形成されていることが適当である。一方、ＦＤ拡散領域ＦＤ０，ＦＤ１の不純物濃度は、金属配線によるオーミック接続が可能な濃度であれば良く、１０Ｅ１５［ｃｍ−２］以上であることが好ましい。
また、ＦＤ拡散領域ＦＤ０，ＦＤ１は、基板１００の表面から０．２［μｍ］〜０．４［μｍ］程度の深さにわたって形成されていることが好ましい。
４．製造方法
固体撮像素子１は、上述したように、装置としての性能を高めたり、ノイズ等の不具合を抑制したりするために、受光部、周辺回路部、出力処理回路部等における絶縁膜の最適化が必要であり、本実施の形態に係る固体撮像素子１において絶縁膜の膜厚は４種類ある。
４．製造方法
固体撮像素子１は、上述したように、装置としての性能を高めたり、ノイズ等の不具合を抑制したりするために、受光部、周辺回路部、出力処理回路部等における絶縁膜の最適化が必要であり、本実施の形態に係る固体撮像素子１において絶縁膜の膜厚は４種類ある。
製造工程においては、各所定の膜厚の絶縁膜を形成する領域を、第１〜第４までの活性領域として説明する。つまり、本発明の「ｎ」が「４」の場合であり、本発明の「領域」が「活性領域」に相当する。
ここで、第１の活性領域から第４の活性領域に移るに従って、絶縁膜の膜厚が薄くなり、例えば、第１の活性領域に形成された絶縁膜（絶縁膜）を含む回路要素としてフォトダイオードや転送トランジスタがあり、第２の活性領域に形成された絶縁膜を含む回路構成としてリセットダイオードや入出力部があり、第３の活性領域に形成された絶縁膜を含む回路要素として増幅トランジスタやＭＯＳキャパシタがあり、第４の活性領域に形成された絶縁膜を含む回路要素として出力処理回路部がある。
ここで、第１の活性領域から第４の活性領域に移るに従って、絶縁膜の膜厚が薄くなり、例えば、第１の活性領域に形成された絶縁膜（絶縁膜）を含む回路要素としてフォトダイオードや転送トランジスタがあり、第２の活性領域に形成された絶縁膜を含む回路構成としてリセットダイオードや入出力部があり、第３の活性領域に形成された絶縁膜を含む回路要素として増幅トランジスタやＭＯＳキャパシタがあり、第４の活性領域に形成された絶縁膜を含む回路要素として出力処理回路部がある。
図８は、本実施の形態に係る固体撮像素子の製造方法を説明する図である。
以下、４つの活性領域について異なる膜厚の絶縁膜を形成する工程を含んだ製造方法について図８を用いて説明する。ここでは、エッチング方法としてウェットエッチングを利用している。なお、図中の保護酸化膜、各絶縁膜の膜厚の比率は実際の比率とは異なる。
まず、シリコン半導体基板である基板１００に対して酸化雰囲気中で熱処理（保護酸化）を行い、それによって、第１〜第４までの各活性領域の基板１００上に例えばシリコン酸化膜からなる厚さ１１［ｎｍ］程度（当該膜厚は一例である。）の保護酸化膜１５１を形成する。
以下、４つの活性領域について異なる膜厚の絶縁膜を形成する工程を含んだ製造方法について図８を用いて説明する。ここでは、エッチング方法としてウェットエッチングを利用している。なお、図中の保護酸化膜、各絶縁膜の膜厚の比率は実際の比率とは異なる。
まず、シリコン半導体基板である基板１００に対して酸化雰囲気中で熱処理（保護酸化）を行い、それによって、第１〜第４までの各活性領域の基板１００上に例えばシリコン酸化膜からなる厚さ１１［ｎｍ］程度（当該膜厚は一例である。）の保護酸化膜１５１を形成する。
その後、上記構成の項目で説明した画素セル部１１へのイオン注入及び前記周辺回路部（５）、入出力部（７）、出力処理回路部（９）のウェル形成用のイオン注入をそれぞれ行って、各活性領域にＮウェル領域又はＰウェル領域を形成する。
具体的には、例えば、ＭＯＳＦＥＴを形成する場合、当該活性領域に、例えばＰ型不純物であるボロンを、注入エネルギー２００［ｋｅＶ］、注入ドーズ量１×１０１３［ｉｏｎｓ／ｃｍ２ ］の条件でイオン注入してＰウェル領域（図示省略）を形成後、チャンネル形成用のイオン注入を行う。なお、図８においてＮウェル領域等の図示は省略している。
具体的には、例えば、ＭＯＳＦＥＴを形成する場合、当該活性領域に、例えばＰ型不純物であるボロンを、注入エネルギー２００［ｋｅＶ］、注入ドーズ量１×１０１３［ｉｏｎｓ／ｃｍ２ ］の条件でイオン注入してＰウェル領域（図示省略）を形成後、チャンネル形成用のイオン注入を行う。なお、図８においてＮウェル領域等の図示は省略している。
次に、図８の（ａ）に示すように、第１の活性領域１５２の上方が開口したレジストパターンをマスク１５３として、第１の活性領域１５２に対して、ウェットエッチ（例えば、ＢＨＦ：６０［ｓｅｃ］処理）にて当該活性領域１５２の保護酸化膜１５１を選択的に除去して、絶縁膜を形成する基板表面を露出させ、図８の（ｂ）に示すように、第１の活性領域１５２の表面を熱酸化させる既知方法で、例えば１５［ｎｍ］の膜厚の第１の絶縁膜（例えば、シリコン酸化膜である。）１５４を形成する。
なお、第１の絶縁膜１５４の形成を、例えば熱酸化により行うと、他の活性領域を覆う保護酸化膜も成長する。図８における保護酸化膜１５１には、このような各活性領域で形成（成長）される絶縁膜を含むものとする。また、絶縁膜を形成する際には、上記のマスク１５３は例えば、ＳＰＭ洗浄（硫酸過酸化水素水洗浄）法により除去されている。
この後、図８の（ｃ）に示すように、周辺回路部（５）や入出力部のうち３．３（Ｖ）系のトランジスタＴｒ１の他、リセットトランジスタＲｓＴｒ等を形成するための第２の活性領域１５６の上方、さらには、増幅トランジスタＳＦＴｒやＭＯＳキャパシタ等を形成するための第３の活性領域１５７の上方が開口したレジストパターンをマスク１５８として、第２と第３の活性領域１５６，１５７に対して、ウェットエッチ（例えば、ＢＨＦ：６０［ｓｅｃ］処理）にて、第一の絶縁膜１５４を含んだ保護酸化膜１５１を選択的に除去して、絶縁膜を形成する基板表面を露出させる。
この後、図８の（ｃ）に示すように、周辺回路部（５）や入出力部のうち３．３（Ｖ）系のトランジスタＴｒ１の他、リセットトランジスタＲｓＴｒ等を形成するための第２の活性領域１５６の上方、さらには、増幅トランジスタＳＦＴｒやＭＯＳキャパシタ等を形成するための第３の活性領域１５７の上方が開口したレジストパターンをマスク１５８として、第２と第３の活性領域１５６，１５７に対して、ウェットエッチ（例えば、ＢＨＦ：６０［ｓｅｃ］処理）にて、第一の絶縁膜１５４を含んだ保護酸化膜１５１を選択的に除去して、絶縁膜を形成する基板表面を露出させる。
そして、図８の（ｄ）のように、第２及び第３の活性領域１５６，１５７の表面を熱酸化させる既知の方法で、７．９［ｎｍ］の膜厚の第２の絶縁膜１５９を形成する。なお、第２の絶縁膜１５９を形成する際には、上記のマスク１５８は除去されており、また、第２の絶縁膜１５９の形成に合わせて保護酸化膜１５１や第１の絶縁膜１５４も若干成長する。
さらに、図８の（ｅ）に示すように、第３の活性領域１５７の上方が開口したレジストパターンをマスク１６１として、第３の活性領域１５７に対してウェットエッチ（例えば、ＢＨＦ：３５［ｓｅｃ］処理）にて、第３の活性領域１５７の第２の絶縁膜１５９を選択的に除去して、絶縁膜を形成する基板表面を露出させる。
そして、図８の（ｆ）に示すように、第３の活性領域１５７の表面を熱酸化させる既知の方法で、６．７［ｎｍ］の膜厚の第３の絶縁膜１６３を形成する。なお、第３の絶縁膜１６３を形成する際には、上記のマスク１６１は除去されており、また、第３の絶縁膜１６３の形成に合わせて保護酸化膜１５１や第１及び第２の絶縁膜１５４，１５９も若干成長する。
そして、図８の（ｆ）に示すように、第３の活性領域１５７の表面を熱酸化させる既知の方法で、６．７［ｎｍ］の膜厚の第３の絶縁膜１６３を形成する。なお、第３の絶縁膜１６３を形成する際には、上記のマスク１６１は除去されており、また、第３の絶縁膜１６３の形成に合わせて保護酸化膜１５１や第１及び第２の絶縁膜１５４，１５９も若干成長する。
このとき、第３の活性領域１５７は、第３の絶縁膜１６３が形成されるまでに、ウェットエッチに２回晒された（同図の（ｃ）と（ｅ）である。）こととなる。
最後に、図８の（ｇ）に示すように、第４の活性領域１６４の上方が開口したレジストパターンをマスク１６５として、第４の活性領域１６４に対してウェットエッチ（例えば、ＢＨＦ：６０［ｓｅｃ］処理）にて、保護酸化膜１５１を選択的に除去して、絶縁膜を形成する基板表面を露出させる。
最後に、図８の（ｇ）に示すように、第４の活性領域１６４の上方が開口したレジストパターンをマスク１６５として、第４の活性領域１６４に対してウェットエッチ（例えば、ＢＨＦ：６０［ｓｅｃ］処理）にて、保護酸化膜１５１を選択的に除去して、絶縁膜を形成する基板表面を露出させる。
そして、図８の（ｈ）に示すように、第４の活性領域１６４の表面を熱酸化させる既知の方法で、２．１［ｎｍ］の膜厚の第４の絶縁膜１６５を形成する。
そして、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成し、それによって、互いに膜厚が異なる４種類の第１〜第４の絶縁膜１５４，１５９，１６３，１６５を含む回路要素が複数形成されてなる増幅型固体撮像素子の製造を完了する。
そして、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成し、それによって、互いに膜厚が異なる４種類の第１〜第４の絶縁膜１５４，１５９，１６３，１６５を含む回路要素が複数形成されてなる増幅型固体撮像素子の製造を完了する。
なお、図８において、第１の活性領域１５２に形成された第１の絶縁膜１５４は、この例では膜厚が１５［ｎｍ］であり（同図の（ｂ）を参照）、その後、第２〜第４の絶縁膜１５９，１６３，１６５が形成され、最終的には１８［ｎｍ］の膜厚となる（同図の（ｈ）を参照。）。また、第３の絶縁膜１６３の膜厚は、最終的に形成時よりも薄く（６．７［ｎｍ］から６．５［ｎｍ］へと）なっているのは、パーティクル除去のための洗浄時に削られる（例えば０．２８［ｎｍ］程度である。）からである。
以上の製造方法によると、各活性領域の素子分離領域１０１がウェットエッチにより侵食されるのが多くても２回であるために、素子分離領域１０１の酸化膜の上部（表面側）が削れるのを抑制できる。これにより素子分離領域１０１が低くなることがなく、ハンプ特性悪化などトランジスタ特性劣化を防ぐことができる。
なお、従来の方法では、基板上の保護絶縁膜（図８においては１５１が相当する。）を全て除去した後に、絶縁膜を第１〜第４の活性領域に順次形成するため、第４の活性領域の素子分離領域がウェットエッチにより侵食が３回となり、素子分離領域が低くなる。
＜第２の実施の形態＞
第１の実施の形態に係る増幅型固体撮像素子１における製造方法、特に、第１〜第４の活性領域１５２，１５６，１５７，１６４への絶縁膜の形成方法では、４つの活性領域のうち、第３の活性領域１５７だけがウェットエッチに２回晒されていたが、第３の活性領域１５７がウェットエッチに１回だけ晒される製造方法を第２の製造方法として説明する。
なお、従来の方法では、基板上の保護絶縁膜（図８においては１５１が相当する。）を全て除去した後に、絶縁膜を第１〜第４の活性領域に順次形成するため、第４の活性領域の素子分離領域がウェットエッチにより侵食が３回となり、素子分離領域が低くなる。
＜第２の実施の形態＞
第１の実施の形態に係る増幅型固体撮像素子１における製造方法、特に、第１〜第４の活性領域１５２，１５６，１５７，１６４への絶縁膜の形成方法では、４つの活性領域のうち、第３の活性領域１５７だけがウェットエッチに２回晒されていたが、第３の活性領域１５７がウェットエッチに１回だけ晒される製造方法を第２の製造方法として説明する。
図９は、第２の実施の形態に係る増幅型固体撮像素子の製造方法を説明する図である。
第２の実施の形態においても、基板１００の表面の４つの領域、つまり、第１から第４までの活性領域１５２，１５６，１５７，１６４のそれぞれに膜厚の異なる第１から第４までの絶縁膜１５４，１５９，１６３，１６５を形成するものとする。なお、各絶縁膜の膜厚は第１の実施の形態と同じある。このため、第１の実施の形態と同じ構成のものは同じ符号を用いる。
第２の実施の形態においても、基板１００の表面の４つの領域、つまり、第１から第４までの活性領域１５２，１５６，１５７，１６４のそれぞれに膜厚の異なる第１から第４までの絶縁膜１５４，１５９，１６３，１６５を形成するものとする。なお、各絶縁膜の膜厚は第１の実施の形態と同じある。このため、第１の実施の形態と同じ構成のものは同じ符号を用いる。
図９の（ａ）及び（ｂ）に示す、第１の活性領域１５２に第１の絶縁膜１５４を形成するところまでは、第１の実施の形態と同じである（図８の（ａ）、（ｂ）参照。）。
次に、図９の（ｃ）に示すように、第２の活性領域１５６の上方が開口したレジストパターンをマスク１７１として、第２の活性領域１５６上の保護酸化膜１５１に対して、ウェットエッチにて当該保護酸化膜１５１を選択的に除去して、第２の絶縁膜（１５９）を形成する基板表面を露出させる。そして、図９の（ｄ）のように、第２の活性領域１５６の表面を熱酸化させて第２の絶縁膜１５９を形成する。
次に、図９の（ｃ）に示すように、第２の活性領域１５６の上方が開口したレジストパターンをマスク１７１として、第２の活性領域１５６上の保護酸化膜１５１に対して、ウェットエッチにて当該保護酸化膜１５１を選択的に除去して、第２の絶縁膜（１５９）を形成する基板表面を露出させる。そして、図９の（ｄ）のように、第２の活性領域１５６の表面を熱酸化させて第２の絶縁膜１５９を形成する。
さらに、図９の（ｅ）に示すように、第３の活性領域１５７の上方が開口したレジストパターンをマスク１７２として、第３の活性領域１５７上の保護酸化膜１５１に対してウェットエッチにて当該保護酸化膜１５１を選択的に除去して、第３の絶縁膜（１６３）を形成する基板表面を露出させた後、図９の（ｆ）に示すように、第３の活性領域１５７の表面を熱酸化させて、第３の絶縁膜１６３を形成する。
最後に、図９の（ｇ）に示すように、第４の活性領域１６４の上方が開口したレジストパターンをマスク１７３として、第４の活性領域１６４上の保護酸化膜１５１に対してウェットエッチにて当該保護酸化膜１５１を選択的に除去して、第４の絶縁膜（１６５）を形成する基板表面の形成面を露出させる。そして、図９の（ｈ）に示すように、第４の活性領域１６４の表面を熱酸化させて第４の絶縁膜１６５を形成する。
以上の製造方法によっても、各活性領域の素子分離領域１０１がウェットエッチにより侵食されるのが１回であるために、素子分離領域１０１の酸化膜の上部（表面側）が削れるのを抑制できる。
＜変形例＞
１．各回路部の構成
実施の形態で説明した、受光部、周辺回路部、入出力部、出力処理回路部の構成は一例であり、実施の形態で説明した作用・機能を有するものであれば良く、他の回路構成・他の回路要素を利用しても良いし、周辺回路部や出力処理回路部を構成する回路は各回路部に含まれる必要はなく、異なる回路部に含まれるようにしても良い。さらに、図７に係る画素アレイのレイアウトも一例であり、他の画素アレイのレイアウトでも良い。
＜変形例＞
１．各回路部の構成
実施の形態で説明した、受光部、周辺回路部、入出力部、出力処理回路部の構成は一例であり、実施の形態で説明した作用・機能を有するものであれば良く、他の回路構成・他の回路要素を利用しても良いし、周辺回路部や出力処理回路部を構成する回路は各回路部に含まれる必要はなく、異なる回路部に含まれるようにしても良い。さらに、図７に係る画素アレイのレイアウトも一例であり、他の画素アレイのレイアウトでも良い。
また、実施の形態で説明した画素セル部は、３トランジスタ型であるが、さらに、選択トランジスタを備える、所謂４トランジスタ型を利用したものでも良い。
２．絶縁膜（ゲート酸化膜）
上記の各実施の形態では、絶縁膜の膜厚が４種類であったが、４種類以上の膜厚を回路要素の作用・特性等に合わせて絶縁膜を適宜選択することもできる。この場合、当然、第１の実施の形態で説明した効果と同様に、受光部の暗電流及び白キズ特性等の特性を向上させると共に小型化を図ることもできる。
２．絶縁膜（ゲート酸化膜）
上記の各実施の形態では、絶縁膜の膜厚が４種類であったが、４種類以上の膜厚を回路要素の作用・特性等に合わせて絶縁膜を適宜選択することもできる。この場合、当然、第１の実施の形態で説明した効果と同様に、受光部の暗電流及び白キズ特性等の特性を向上させると共に小型化を図ることもできる。
さらに、今後の高画素化、高速動画処理化、小型化等の要望を考慮すると、絶縁膜の膜厚が５種類以上となることも想定できる。
この際、本発明に係る製造方法を実施することで、素子分離領域を含む基板表面がエッチングに侵食される回数を２回以下に抑えることができ、素子分離領域の表面が低くなるのを防止できる。これにより、活性領域間の分離が不十分となるようなことを防止できる。
３．製造方法
（１）活性領域の数
実施の形態では、活性領域（本発明の領域である。）は４領域であったが、本発明の製造方法は、４領域に限定するものでなく、４領域以上であっても良い。以下、５領域のそれぞれの膜厚が異なる５種類の絶縁膜を形成する場合を変形例１として説明する。
この際、本発明に係る製造方法を実施することで、素子分離領域を含む基板表面がエッチングに侵食される回数を２回以下に抑えることができ、素子分離領域の表面が低くなるのを防止できる。これにより、活性領域間の分離が不十分となるようなことを防止できる。
３．製造方法
（１）活性領域の数
実施の形態では、活性領域（本発明の領域である。）は４領域であったが、本発明の製造方法は、４領域に限定するものでなく、４領域以上であっても良い。以下、５領域のそれぞれの膜厚が異なる５種類の絶縁膜を形成する場合を変形例１として説明する。
図１０は、変形例１に係る製造方法を説明する図である。
変形例１では、基板表面２００の５つの領域、つまり、第１から第５までの活性領域２０１，２０２，２０３，２０４，２０５のそれぞれに膜厚の異なる第１から第５までの絶縁膜２１１，２１２，２１３，２１４，２１５を形成するものとする。
図１０の（ａ）に示すように、全ての活性領域上を覆うように保護酸化膜２１０を形成する。なお、図１０は、図面の便宜上、基板の厚みを表さずに基板表面２００だけを表示し、マスク、素子分離領域の表示も省略する。
変形例１では、基板表面２００の５つの領域、つまり、第１から第５までの活性領域２０１，２０２，２０３，２０４，２０５のそれぞれに膜厚の異なる第１から第５までの絶縁膜２１１，２１２，２１３，２１４，２１５を形成するものとする。
図１０の（ａ）に示すように、全ての活性領域上を覆うように保護酸化膜２１０を形成する。なお、図１０は、図面の便宜上、基板の厚みを表さずに基板表面２００だけを表示し、マスク、素子分離領域の表示も省略する。
まず、最初の膜形成工程では第２の活性領域２０２に第２の絶縁膜２１２を形成するとした場合、図１０の（ｂ）に示すように、第２及び第５の活性領域２０２，２０５上の保護酸化膜２１０をウェットエッチにより選択的に除去して、基板表面２００を露出させ、同図の（ｃ）に示すように、第２及び第５の活性領域２０２，２０５に第２の膜厚の絶縁膜２１２を形成する。これにより、第２の膜厚の絶縁膜２１２が、第２及び第５の活性領域２０２，２０５に形成されたこととなる。
次に、第２回目の膜形成工程では第１の活性領域２０１に第１の絶縁膜２１１を形成するとした場合、図１０の（ｄ）に示すように、第１の活性領域２０１上の保護酸化膜２１０をウェットエッチにより選択的に除去して、基板表面２００を露出させ、同図の（ｅ）に示すように、第１の活性領域２０１に第１の膜厚の絶縁膜２１１を形成する。
第３回目の膜形成工程では第５の活性領域２０５に第５の絶縁膜２１５を形成するとした場合、図１０の（ｆ）に示すように、第５の活性領域２０５上に先行する前の工程で形成された第２の絶縁膜２１２をウェットエッチにより選択的に除去して、基板表面２００を露出させ、同図の（ｇ）に示すように、第５の活性領域２０５に第５の膜厚の絶縁膜２１５を形成する。
第３回目の膜形成工程では第５の活性領域２０５に第５の絶縁膜２１５を形成するとした場合、図１０の（ｆ）に示すように、第５の活性領域２０５上に先行する前の工程で形成された第２の絶縁膜２１２をウェットエッチにより選択的に除去して、基板表面２００を露出させ、同図の（ｇ）に示すように、第５の活性領域２０５に第５の膜厚の絶縁膜２１５を形成する。
第４回目の膜形成工程では第３の活性領域２０３に第３の絶縁膜２１３を形成するとした場合、図１０の（ｈ）に示すように、第３及び第４の活性領域２０３，２０４上の保護酸化膜２１０をウェットエッチにより選択的に除去して、基板表面２００を露出させ、同図の（ｉ）に示すように、第３及び第４の活性領域２０３，２０４に第３の膜厚の絶縁膜２１３を形成する。
第５回目の膜形成工程では第４の活性領域２０４に第４の絶縁膜２１４を形成するとした場合、図１０の（ｊ）に示すように、第４の活性領域２０４上に先行の前の工程で形成された第３の絶縁膜２１３をウェットエッチにより選択的に除去して、基板表面２００を露出させ、同図の（ｋ）に示すように、第４の活性領域２０４に第４の膜厚の絶縁膜２１４を形成する。
このように５領域の活性領域でも、本発明に係る製造方法によると、各活性領域の素子分離領域がウェットエッチにより侵食されるのが多くても２回で済む（図１０における（ｊ）の第４の活性領域、（ｆ）の第５の活性領域である。）ため、素子分離領域の酸化膜の上部（表面側）が削れるのを抑制できる。
（２）第１及び第２の実施の形態
本発明の製造方法は、第１の実施の形態に係る製造方法と第２の実施の形態に係る製造方法とを組み合わせた製造方法、さらには、上述した変形例１を含めた製造方法であっても良い。
（３）膜形成の順序
第１の実施の形態及び第２の実施の形態では、膜厚の厚い順序で規則的に絶縁膜を形成している（第１の活性領域から第５の活性領域へと膜形成を行っている。）。しかし、膜形成の順序は、これに限定する必要はなく、変形例１で説明したように、不規則な順序で膜形成を行っても良い。
（４）エッチング
実施の形態等では、絶縁膜の形成に、フォトリソグラフィー方法とウェットエッチング方法とを利用したが、ウェットエッチングの代わりに、ドライエッチングを利用することもできる。
（２）第１及び第２の実施の形態
本発明の製造方法は、第１の実施の形態に係る製造方法と第２の実施の形態に係る製造方法とを組み合わせた製造方法、さらには、上述した変形例１を含めた製造方法であっても良い。
（３）膜形成の順序
第１の実施の形態及び第２の実施の形態では、膜厚の厚い順序で規則的に絶縁膜を形成している（第１の活性領域から第５の活性領域へと膜形成を行っている。）。しかし、膜形成の順序は、これに限定する必要はなく、変形例１で説明したように、不規則な順序で膜形成を行っても良い。
（４）エッチング
実施の形態等では、絶縁膜の形成に、フォトリソグラフィー方法とウェットエッチング方法とを利用したが、ウェットエッチングの代わりに、ドライエッチングを利用することもできる。
この場合、ドライエッチングとしてプラズマ照射を使用した場合、プラズマに晒される回数を２回以下に抑えることができ、素子分離領域の表面が低くなるのを防止できる。特に、エッチング（プラズマ照射）を受ける部分の絶縁膜の薄膜が薄いときは、当該部分に固定電荷などが発生しやすく信頼性不良を起しやすく、本発明に係る製造方法では、上述のように、プラズマに晒される回数を２回以下に抑えることができので、絶縁膜の膜厚に関係なく、固定電荷等の発生を防ぐことができる。
（５）マスク除去
実施の形態では、マスクの除去について説明していなかったが、例えば、マスク除去にプラズマ照射を利用する場合、プラズマ照射により素子分離領域の表面が低くなることがある。このような場合でも、本発明に係る製造方法では、上述のように、基板表面がプラズマに晒される回数を２回以下に抑えることができる。
（５）マスク除去
実施の形態では、マスクの除去について説明していなかったが、例えば、マスク除去にプラズマ照射を利用する場合、プラズマ照射により素子分離領域の表面が低くなることがある。このような場合でも、本発明に係る製造方法では、上述のように、基板表面がプラズマに晒される回数を２回以下に抑えることができる。
本発明は、暗電流や白キズ画素特性と１／ｆノイズ低減によりＳ／Ｎを向上させるとともに、画素から出力された信号を高速駆動で処理させることにより、高画素における６０［ｆｐｓ］のような動画処理もスムーズに対応できる。そのため、画素セル部、周辺回路部、入出力部、出力処理回路部がシステム・オン・チップ化された少なくとも４種類の絶縁膜がシステム・オン・チップされた増幅型固体撮像素子およびその製造方法等に有用である。
１ 増幅型固体撮像素子
３ 受光部
５ 周辺回路部
７ 入出部
９ 出力処理回路部
１０ 画素ユニット
１１ 画素セル部
１３ フォトダイオード
１５ 転送トランジスタ
１７ ＦＤ拡散領域
１９ リセットトランジスタ
２１ 増幅トランジスタ
３０ 列アンプ
４０ ノイズキャンセル回路
５０ 電圧発生回路
１００ 基板（シリコン基板）
１０１ 素子分離領域
１０３ ダイオード領域
１０４、１０８、１１０、１１５、１１９ 絶縁膜
１０５ 転送ゲート電極
１０６ Ｐ型注入層
１０７ ゲート電極
１１１ ゲート電極
１１３ ソース
１１４ ゲート電極
１１６ ドレイン
１１７ ソース
１１８ ゲート電極
１２０ ドレイン
１５１ 保護酸化膜
１５２、１５６、１５７、１６４ 活性領域
１５４、１５９、１６３、１６５ 絶縁膜
ＰＤ フォトダイオード
ＦＤ ＦＤ拡散領域
３ 受光部
５ 周辺回路部
７ 入出部
９ 出力処理回路部
１０ 画素ユニット
１１ 画素セル部
１３ フォトダイオード
１５ 転送トランジスタ
１７ ＦＤ拡散領域
１９ リセットトランジスタ
２１ 増幅トランジスタ
３０ 列アンプ
４０ ノイズキャンセル回路
５０ 電圧発生回路
１００ 基板（シリコン基板）
１０１ 素子分離領域
１０３ ダイオード領域
１０４、１０８、１１０、１１５、１１９ 絶縁膜
１０５ 転送ゲート電極
１０６ Ｐ型注入層
１０７ ゲート電極
１１１ ゲート電極
１１３ ソース
１１４ ゲート電極
１１６ ドレイン
１１７ ソース
１１８ ゲート電極
１２０ ドレイン
１５１ 保護酸化膜
１５２、１５６、１５７、１６４ 活性領域
１５４、１５９、１６３、１６５ 絶縁膜
ＰＤ フォトダイオード
ＦＤ ＦＤ拡散領域
Claims (8)
- 画素セルが複数配置された受光部と、前記画素セルを駆動して信号電荷を取り出す周辺回路部と、外部と接続する入出力部と、前記信号電荷を出力処理して画素信号として前記入出力部から外部へと出力する出力処理回路部とが基板にシステム・オン・チップされてなる増幅型固体撮像素子において、
前記画素セルは、光を受光して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成された信号電荷を転送する転送トランジスタと、前記転送された信号電荷を電圧に変換する浮遊拡散層と、前記浮遊拡散層を所定の電圧にリセットするリセットトランジスタと、前記浮遊拡散層の電位をゲート入力とする増幅トランジスタとを少なくとも有すると共に、前記周辺回路部は、容量素子部を含む前記信号電荷用のノイズ除去回路を有し、
基板における前記画素セルと前記周辺回路部と入出力部と出力処理回路部とに対応する箇所には絶縁膜が形成されており、
当該絶縁膜は、前記画素セルの前記転送トランジスタとフォトダイオードとが形成される第１の領域と、前記リセットトランジスタと前記入出力回路部が形成される第２の領域と、前記増幅トランジスタと前記容量素子部とが形成される第３の領域と、前記出力処理回路部が形成される第４の領域とで、膜厚が異なる
ことを特徴とする増幅型固体撮像素子。 - 前記第１の領域の絶縁膜の膜厚は１０〜２０ｎｍであり、前記第２の領域の絶縁膜の膜厚は７〜１０ｎｍであり、前記第３の領域の絶縁膜の膜厚は５〜７ｎｍであり、前記第４の領域の絶縁膜の膜厚は１．８〜２．２ｎｍである
ことを特徴とする請求項１に記載の増幅型固体撮像素子。 - 基板表面のｎ個（ｎは４以上の自然数）の領域のそれぞれに膜厚の異なる絶縁膜が形成され、これらの絶縁膜を含む回路要素が前記基板に形成されてなる増幅型撮像素子の製造方法であって、
前記基板表面のｎ個の領域すべてを覆う状態に保護酸化膜を形成する前工程と、
１又は複数の領域を選択して絶縁膜を形成する膜形成工程を、選択領域を変更して複数回行うことにより、ｎ個の全領域に膜厚の異なる絶縁膜を形成する後工程と
を有し、
各膜形成工程では、
当該工程で絶縁膜を形成すべき領域が前記保護酸化膜により覆われている場合に、当該領域を含む１又は複数の領域の保護酸化膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき所望の膜厚の絶縁膜を形成し、
当該工程で絶縁膜を形成すべき領域が先行する膜形成工程で成形された絶縁膜に覆われている場合に、当該領域の絶縁膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき所望の膜厚の絶縁膜を形成する
ことを特徴とする増幅型固体撮像素子の製造方法。 - 前記ｎは４であり、前記膜形成工程が全部で４回あり、
第１回目の膜形成工程では、当該工程で絶縁膜を形成すべき第１の領域の保護酸化膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき第１の膜厚の絶縁膜を形成し、
第２回の膜形成工程では、当該工程で絶縁膜を形成すべき第２の領域を含む第２と第３の２つの領域の保護酸化膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき第２の膜厚の絶縁膜を形成し、
第３回の膜形成工程では、当該工程で絶縁膜を形成すべき領域であって前記第２回の膜形成工程で絶縁膜が形成された第３の領域の第２の膜厚の絶縁膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき第３の膜厚の絶縁膜を形成し、
第４回目の膜形成工程では、当該工程で絶縁膜を形成すべき第４の領域の保護酸化膜に選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき第４の膜厚の絶縁膜を形成する
ことを特徴とする請求項３に記載の増幅型固体撮像素子の製造方法。 - 前記膜形成工程のそれぞれは、当該工程で絶縁膜を形成すべき領域の保護酸化膜だけに選択的にエッチングを行って基板表面を露出させた後に、当該露出させた全部分に当該工程で形成すべき膜厚の絶縁膜を形成する
ことを特徴とする請求項３に記載の増幅型固体撮像素子の製造方法。 - 前記基板には素子分離領域が形成されており、当該素子分離領域はトレンチ分離である
ことを特徴とする請求項３〜５の何れか１項に記載の増幅型固体撮像素子の製造方法。 - 前記各膜形成工程におけるエッチングは、エッチングの対象となる領域以外の全ての領域上の保護酸化膜又は絶縁膜を覆うレジストパターンをマスクとして、前記エッチングの対象となる領域上の保護酸化膜又は絶縁膜に選択的にウェットエッチングを行う
ことを特徴とする請求項３〜６の何れか１項に記載の増幅型固体撮像素子の製造方法。 - 前記露出した全部分への絶縁膜の形成は、当該露出した全部分を熱酸化させることにより行う
ことを特徴とする請求項３〜７の何れか１項に記載の増幅型固体撮像素子の製造方法。
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|---|---|---|---|---|
| JP2013038312A (ja) * | 2011-08-10 | 2013-02-21 | Fujifilm Corp | Ｍｏｓ型固体撮像素子及び撮像装置 |
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2009
- 2009-09-03 JP JP2009203779A patent/JP2011054832A/ja not_active Withdrawn
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