JP2013038312A - Ｍｏｓ型固体撮像素子及び撮像装置 - Google Patents

Abstract

【課題】ＭＯＳ型固体撮像素子に設ける信号読出回路のトランジスタ数を削減する。
【解決手段】三原色カラーフィルタｒｇｂがベイヤ配列された第１画素群と、該第１画素群に対し水平方向，垂直方向共に１／２画素ピッチずつずれ三原色のカラーフィルタＲＧＢがベイヤ配列された第２画素群とを備えるＭＯＳ型固体撮像素子であって、同色のカラーフィルタを持つ斜めに隣接した前記第１画素群に属する画素ＰＤ１及び前記第２画素群に属する画素ＰＤ２（以下、この２つの画素をペア画素という。）及び該ペア画素に対して垂直方向に隣接する前記ペア画素ＰＤ３，ＰＤ４の計４画素を読出単位とし、該４画素毎に、１つの共通のＭＯＳトランジスタ回路（ＲＴ，Ｄｒ）で構成される信号読出回路を設ける。
【選択図】図３

Description

本発明は、信号読出回路としてＭＯＳトランジスタ回路を搭載した固体撮像素子とこれを用いた撮像装置に関する。

デジタルカメラやカメラ付携帯電話機等の撮像装置に用いられる固体撮像素子は、多画素化が図られ、１０００万画素以上を搭載するものも存在する。固体撮像素子の各画素（光電変換素子：フォトダイオード）には、各画素が検出した撮像画像信号を外部に読み出す信号読出回路が設けられる。撮像素子チップに占める信号読出回路の面積を小さくすることで、固体撮像素子の更なる多画素化を図ったり、撮像素子チップの小面積化，小型化を図ったりすることが可能となる。

例えば、ＣＭＯＳ型の固体撮像素子では、特許文献１の図２に記載されている３トランジスタ構成の信号読出回路や、４トランジスタ構成の信号読出回路が１画素毎に設けられる。信号読出回路として垂直電荷転送路や水平電荷転送路が必要なＣＣＤ型固体撮像素子に比べて、ＣＭＯＳ型固体撮像素子は、トランジスタを小さく形成できるため、撮像素子チップに占めるフォトダイオードの面積を広く採れるという利点がある。しかし、特許文献１の図１０に例示されている様に、フォトダイオードの脇に設けるトランジスタにも所要の面積が必要である。

近年の固体撮像素子は、撮像素子チップの小型化と画素数の多画素化という相反する要求がある。ＣＭＯＳ型固体撮像素子に対しても、信号読出回路の占有面積を削減するために、そのトランジスタ数を減らすことが要求される。

そこで、下記の特許文献２に記載の従来技術では、２つの画素で１つの信号読出回路を共用し、１画素当たりのトランジスタ数の削減を図っている。しかし、２つの画素で１つの信号読出回路を共用する構成でも、まだ、トランジスタ数が多く、更なるトランジスタ数の削減が要求される。

下記の特許文献３の図９（ｂ）（ｄ）に記載されている従来技術では、最隣接する４画素の中心部分に共通の信号読出部を設け、４画素で１つの信号読出回路を共用化している。４画素で１つの信号読出回路を共用できる構成にすれば、トランジスタ数の削減を図りフォトダイオードの面積を広くとることが可能となる。

しかし、この特許文献３の技術を、そのまま適用できない画素配列，カラーフィルタ配列の固体撮像素子が存在する。図１２に、その固体撮像素子の表面模式図を示す（例えば、特許文献４の図２）。

この固体撮像素子は、奇数行の画素行に対して偶数行の画素行が行方向に１／２画素ピッチずらして配列された所謂ハニカム画素配列となっている。更に、この固体撮像素子は、奇数行の画素で構成される正方格子配列の第１群画素に搭載される三原色のカラーフィルタがベイヤ配列（小文字のｒ（赤）ｇ（緑）ｂ（青）で示す。）となっている。また、偶数行の画素で構成される正方格子配列の第２群画素に搭載される三原色のカラーフィルタもベイヤ配列（大文字のＲ（赤）Ｇ（緑）Ｂ（青）で示す。）となっている。

この固体撮像素子において、斜めに最隣接する同色のｒ画素とＲ画素，ｇ画素とＧ画素，ｂ画素とＢ画素が夫々ペア画素（図１２の各楕円３で示す２画素）を構成する。そして、このペア画素間で信号電荷の混合読出を行うことで、撮像画像信号の高感度化を図ることができる。また、ペア画素の一方の露光時間と他方の露光時間を変えて混合読出を行うことで、撮像画像信号のダイナミックレンジ拡大を図ることが可能になる。

図１２に示す固体撮像素子に特許文献３の図９（ｂ）（ｄ）の技術を、図１２の点線枠４や斜め一行ずらした点線枠５で示す最隣接の４画素に１つの信号読出回路を適用した場合を考える。この場合は、ペア画素の関係が崩れてしまい、固体撮像素子内部での画素混合ができなくなってしまう。

特開２００７―８１１４０号公報 特開２００８―９９０７３号公報 特開２００９―２９０６５９号公報 特開２００７―１２４１３７号公報

図１２に示す画素配列及びカラーフィルタ配列の固体撮像素子では、上述した様に、高感度撮影及び広ダイナミックレンジ撮影を行うときに、素子内で画素混合して信号を高速読み出しすることができるため、特許文献３の技術をそのまま適用することはできない。このため、画素混合対象となるペア画素の関係を崩さずに、信号読出回路のトランジスタ数削減を図る必要が生じる。

本発明の目的は、ペア画素の関係を崩すことなく、信号読出回路のトランジスタ数削減を図ることができるＭＯＳ型固体撮像素子及びこの固体撮像素子を搭載した撮像装置を提供することにある。

本発明のＭＯＳ型固体撮像素子は、三原色カラーフィルタがベイヤ配列された第１画素群と、前記第１画素群に対し水平方向，垂直方向共に１／２画素ピッチずつずれ三原色のカラーフィルタがベイヤ配列された第２画素群とを備えるＭＯＳ型固体撮像素子であって、同色のカラーフィルタを持つ斜めに隣接した前記第１画素群に属する画素及び前記第２画素群に属する画素（以下、この２つの画素をペア画素という。）及び該ペア画素に対して垂直方向に隣接する前記ペア画素の計４画素を読出単位とし、該４画素毎に、１つの共通のＭＯＳトランジスタ回路で構成される信号読出回路が設けられるものである。

また、本発明の撮像装置は、上記記載のＭＯＳ型固体撮像素子と、前記ペア画素の画素加算読出を行う制御部とを備えるものである。

本発明によれば、ペア画素の関係を崩すことなく、信号読出回路のトランジスタ数の削減を図ることができ、相対的に画素（フォトダイオード）の受光面積を広げることが可能となる。

本発明の一実施形態に係る撮像装置の機能ブロック図である。 図１に示すＭＯＳ型固体撮像素子の画素配列，カラーフィルタ配列を示す図である。 図２に示す固体撮像素子の画素（フォトダイオード）と信号読出回路の配置位置を示した表面概念図である。 図３に示す読出単位画素群の配列のうち１つの読出単位画素群を拡大した図である。 図４に示す読出単位画素群の回路図である。 本発明の別実施形態に係る固体撮像素子の画素と信号読出回路の配置位置を示した表面概念図である。 図６に示す読出単位画素群の配列のうち１つの読出単位画素群を拡大した図である。 本発明の更に別実施形態に係る固体撮像素子の画素と信号読出回路の配置位置を示した表面概念図である。 図８に示す読出単位画素群の配列のうち１つの読出単位画素群を拡大した図である。 図９に示す読出単位画素群の回路図である。 図１に示すＭＯＳ型固体撮像素子の別実施形態に係る画素配列，カラーフィルタ配列を示す図である。 従来技術を図１のＭＯＳ型固体撮像素子に適用した場合の説明図である。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の一実施形態に係る固体撮像素子を搭載したデジタルカメラ（撮像装置）の機能ブロック構成図である。図１に示すデジタルカメラ１０は、撮影レンズ２１ａや絞り２１ｂ等を備える撮影光学系２１と、撮影光学系２１の後段に配置された撮像素子チップ２２とを備える。

撮像素子チップ２２は、ＭＯＳトランジスタ回路で構成された信号読出回路を持つカラー画像撮像用単板式の固体撮像素子２２ａと、固体撮像素子２２ａから出力されるアナログの画像データを自動利得調整（ＡＧＣ）や相関二重サンプリング処理等のアナログ処理するアナログ信号処理部（ＡＦＥ）２２ｂと、アナログ信号処理部２２ｂから出力されるアナログ画像データをデジタル画像データに変換するアナログデジタル変換部（Ａ／Ｄ）２２ｃとを備える。ＭＯＳトランジスタ回路は、例えば相補型ＭＯＳ（ＣＭＯＳ）トランジスタ回路が好適である。

このデジタルカメラ１０は更に、後述のシステム制御部（ＣＰＵ）２９からの指示によって撮影光学系２１，固体撮像素子２２ａ，アナログ信号処理部２２ｂ，Ａ／Ｄ２２ｃの駆動制御を行う駆動部（タイミングジェネレータＴＧを含む）２３と、ＣＰＵ２９からの指示によって発光するフラッシュ２５とを備える。駆動部２３を撮像素子チップ２２内に一緒に搭載する場合もある。

デジタルカメラ１０は更に、Ａ／Ｄ２２ｃから出力されるデジタル画像データを取り込み補間処理やホワイトバランス補正，ＲＧＢ／ＹＣ変換処理等の周知の画像処理を行うデジタル信号処理部２６と、画像データをＪＰＥＧ形式などの画像データに圧縮したり逆に伸長したりする圧縮／伸長処理部２７と、メニューなどを表示したりスルー画像や撮像画像を表示する表示部２８と、デジタルカメラ全体を統括制御するシステム制御部（ＣＰＵ）２９と、フレームメモリ等の内部メモリ３０と、ＪＰＥＧ画像データ等を格納する記録メディア３２との間のインタフェース処理を行うメディアインタフェース（Ｉ／Ｆ）部３１と、これらを相互に接続するバス３４とを備える。システム制御部２９には、ユーザからの指示入力を行う操作部３３が接続されている。

図２は、図１に示す固体撮像素子２２ａの表面模式図であり、画素配列とカラーフィルタ配列を示している。図２の例では、奇数行の画素行（４５度傾けた正方形枠が各画素を示し、各画素上のｒ（赤），ｇ（緑），ｂ（青）がカラーフィルタの色を表している。）に対して偶数行の画素行を１／２画素ピッチずつずらして配置した、所謂ハニカム画素配列となっている。

奇数行の画素だけみると画素配列は正方格子配列となり、これに三原色カラーフィルタｒｇｂがベイヤ配列されている。また、偶数行の画素だけみても画素配列は正方格子配列となり、これに三原色カラーフィルタＲＧＢがベイヤ配列されている。Ｒ＝赤，Ｇ＝緑，Ｂ＝青であり、斜めに隣接する同色画素がペア画素を形成する。各画素の上（カラーフィルタの上）には、全画素で同一形状のマイクロレンズが搭載される（図示は省略する）。

本実施形態では、ペア画素２画素と、このペア画素に垂直方向に隣接するペア画素２画素の計４画素に対して１つの信号読出回路が設けられる。この４画素が読出単位画素群となり、読出単位画素群が垂直方向，水平方向に並ぶことになる。図２では、読出単位画素群の一例を点線枠７で囲って示してある。

固体撮像素子２２ａの左辺部分には、図示省略の垂直走査回路等が設けられている。そして、各画素行に対して読出信号やリセット信号を印加する制御信号線がこの垂直走査回路から画素行間を蛇行するように配線される。本実施形態では、４画素に対して１つの信号読出回路が設けられるため、制御信号線としては、４画素（行）夫々への読出信号線ｔｇ１，ｔｇ２，ｔｇ３，ｔｇ４と４画素共通のリセット信号線Ｒｓｅｔとが設けられる。

固体撮像素子２２ａの下辺部分には、図示省略の水平走査回路等が設けられている。この水平走査回路から各画素列に対して、信号出力線ｏｓや電源線Ｖｃｃが画素列間を蛇行する様に配線される。

図３は、図２の読出単位画素群配列に対して信号読出回路を構成する各トランジスタを設けた平面概念図である。図が煩雑になるため、図４に、図３の１つの読出単位画素群（図３の左上のｒＲペア画素とその垂直方向直下のｇＧペア画素）とその信号読出回路とを例示する。また、図５は、図４の回路図を示す。

まず、図５から説明する。読出単位画素群の４つの画素（フォトダイオード：ＰＤ）はペア画素ＰＤ１，ＰＤ２とペア画素ＰＤ３，ＰＤ４で構成される。画素ＰＤ１は、読出トランジスタＴｒ１を介してＦＤ１（第１フローティングディフュージョン）に接続される。画素ＰＤ２は読出トランジスタＴｒ２を介してＦＤ１に接続される。画素ＰＤ３は、読出トランジスタＴｒ３を介してＦＤ２（第２フローティングディフュージョン）に接続される。画素ＰＤ４は読出トランジスタＴｒ４を介してＦＤ２に接続される。本実施形態の読出トランジスタＴｒ１〜Ｔｒ４は、行読出トランジスタや行選択トランジスタとして機能する。

ＦＤ１とＦＤ２とは配線８を通して接続される。配線８で接続された２個のＦＤ１，ＦＤ２はドライブトランジスタ（出力トランジスタ）Ｄｒのゲート電極ＯＧに配線９で接続される。出力トランジスタＤｒのドレイン端子は電源（Ｖｃｃ）接続端子ＯＤに接続される。出力トランジスタＤｒのソース端子は撮像信号出力端子ＯＳに接続される。

電源（Ｖｃｃ）接続端子ＯＤとＦＤ１との間にはリセットトランジスタＲＴが設けられる。リセットトランジスタＲＴのリセットドレインＲＤが電源接続端子ＯＤに接続される。リセットトランジスタＲＴのソース領域がＦＤ１、即ち出力トランジスタＤｒのゲート電極ＯＧに接続される。

リセットトランジスタＲＴのゲート電極ＲＧが図２で説明したリセット信号線Ｒｓｅｔに接続される。出力トランジスタＤｒの信号出力端子ＯＳが図２の出力信号線ｏｓに接続される。読出トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の各ゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４が、夫々図２の読出信号線ｔｇ１，ｔｇ２，ｔｇ３，ｔｇ４に接続される。電源接続端子ＯＤが図示しない電源Ｖｃｃに接続される。

図４において、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、例えばｎ型半導体基板の表面ｐウェル層に、或いはｐ型半導体の表面部に二次元アレイ状に島状のｎ領域を形成することで構成される。各ｎ領域間はｐ領域によって素子分離される。この素子分離領域に形成されるｎ領域により、図５で説明したＦＤ１，ＦＤ２，リセットドレインＲＤ，端子ＯＤ，ＯＳが形成される。

図４に示すように、画素ＰＤ１，ＰＤ２の隣接部の画素ＰＤ３側の隅（各画素を格子状に分離する格子の交点部分）にはＦＤ１を形成するｎ領域が設けられる。ＰＤ１のｎ領域とＦＤ１のｎ領域との間はｐ型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極ＴＧ１が形成される。ＰＤ２のｎ領域とＦＤ１のｎ領域との間はｐ型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極ＴＧ２が形成される。

画素ＰＤ３，ＰＤ４の隣接部の画素ＰＤ２と反対側の隅（上記同様に、格子の交点部分）にはＦＤ２を形成するｎ領域が設けられる。ＰＤ３のｎ領域とＦＤ２のｎ領域との間はｐ型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極ＴＧ３が形成される。ＰＤ４のｎ領域とＦＤ２のｎ領域との間はｐ型素子分離帯で分離される。この素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極ＴＧ４が形成される。

画素ＰＤ１，ＰＤ２の境界部の延長線上の画素ＰＤ３の上辺に沿う位置には、リセットドレインＲＤを構成するｎ領域が形成される。リセットドレインＲＤのｎ領域とＦＤ１のｎ領域との間のｐ型素子分離帯の上に絶縁膜を介して電極膜が積層されることで、ゲート電極ＲＧ（リセットゲート）が形成される。

画素ＰＤ４の下辺（画素ＰＤ３と反対側の辺）に沿う部分にはＯＤ端子（出力トランジスタのドレイン端子）となるｎ領域が形成される。更に、このＯＤ端子のｎ領域に対して画素ＰＤ４の下隅を挟んだ位置に出力端子（出力トランジスタのソース端子）ＯＳとなるｎ領域が形成される。ＯＤ端子とＯＳ端子の両ｎ領域間のｐ型素子分離帯の上に絶縁膜を介して電極膜が積層されることで、出力トランジスタＤｒのゲート電極ＯＧが形成される。ＦＤ１とＦＤ２とは画素境界部に沿って「く」の字状に形成された配線８で接続される。また、ＦＤ２と出力トランジスタＤｒのゲート電極ＯＧとが配線９で接続される。

図４に示す読出単位画素群の構成が、水平方向，垂直方向に繰り返されることで、図３の構成となる。同一水平線上に並ぶ読出単位画素群の各Ｔｒｉ（ｉ＝１〜４）のゲート電極ＴＧｉが同一読出信号線ｔｇｉ（ｉ＝１〜４）に接続される。また、同一水平線上に並ぶ読出単位画素群のリセットトランジスタＲＴのゲート電極ＲＧがリセット信号線Ｒｓｅｔに接続される。

同一垂直線上に並ぶ読出単位画素群の各信号出力端子ＯＳが同一出力信号線ｏｓに接続され、同一垂直線上に並ぶ読出単位画素群の各電源接続端子ＯＤが同一電源線Ｖｃｃに接続される。

斯かる構成の固体撮像素子２２ａにおいて、各読出単位画素群の画素ＰＤ１〜ＰＤ４には、入射光量に応じた電荷が蓄積される。各画素毎の撮像画像信号を外部に読み出す場合には、読出信号線ｔｇｉに読出パルスを印加する。これにより、該当の読出トランジスタＴｒｉが導通し、該当画素ＰＤｉの信号電荷がＦＤｉ（ｉ＝１，２）に読み出され、出力トランジスタＤｒのゲート電極ＯＧに信号電荷が移動する。ＯＤ端子に電源電圧Ｖｃｃを印加すると該当出力トランジスタＤｒがオン状態となり、出力トランジスタＤｒのゲート電極ＯＧに印加された信号電荷量に応じた撮像画像信号が出力端子ＯＳに出力される。

各読出トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４に印加する読出パルスの印加タイミングをずらすことで、各画素ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４の撮像画像信号を個別に読み出すことができる。

画素ＰＤ１と画素ＰＤ２とは同色のカラーフィルタが積層され、画素ＰＤ３と画素ＰＤ４とにも同色のカラーフィルタが積層されている。このため、読出トランジスタＴｒ１，Ｔｒ２に同タイミングで読出パルスを印加する。これにより、画素ＰＤ１と画素ＰＤ２の各信号電荷が同時にＦＤ１に読み出されて画素混合される。画素混合された信号電荷量に応じた撮像画像信号を出力トランジスタＤｒから読み出すことで、短時間に画素加算した信号を得ることが可能となる。

次に、出力トランジスタＤｒのゲート電極ＯＧに在る信号電荷を、リセットトランジスタＲＴをオンすることでリセットドレインＲＤに廃棄する。そして、次のタイミングで読出トランジスタＴｒ３，Ｔｒ４に同タイミングで読出パルスを印加する。これにより、画素ＰＤ３，ＰＤ４の信号電荷を画素混合し、画素加算した撮像画像信号を読み出すことができ、高感度な画像を撮像することが可能となる。

上記において、ペア画素の露光開始時点を同じとし、露光終了時点つまり読出トランジスタＴｒ１，Ｔｒ２への読出パルスの印加タイミングをずらすことで、画素ＰＤ１，ＰＤ２の露光時間を変えることができる。これにより、ダイナミックレンジの広い画像を撮像することが可能となる。ペア画素の露光開始タイミングを変え、露光終了タイミングを同じとしても良い。

以上述べた実施形態によれば、読出単位画素群の４画素に６個のトランジスタを設けるだけ、即ち１画素当たり１．５個のトランジスタを設けるだけで、信号読出が可能となり、信号読出回路に要する面積を狭くできる。更に、水平方向のリセット信号線は、２画素行に１本設ければ良くなり、垂直方向の出力信号線，電源線は２画素列に１本ずつ設ければ良くなる。このため、それだけフォトダイオードの面積を広げることが可能となる。

更に、本実施形態では、画素ＰＤ１，ＰＤ２のゲート電極ＴＧ１，ＴＧ２を設ける位置、即ち、各画素ＰＤ１，ＰＤ２の受光面が欠ける位置と、画素ＰＤ３，ＰＤ４のゲート電極ＴＧ３，ＴＧ４の位置とが同じとなる。このため、特に画素加算するときの画素〔ＰＤ１＋ＰＤ２〕、〔ＰＤ３＋ＰＤ４〕の光学特性を揃えることができ、シェーディング補正が容易になるという利点がある。

図６は、本発明の別実施形態に係る固体撮像素子の表面概念図である。また、図７は、図６における１つの読出単位画素群を抜き出した図である。図７の読出単位画素群の回路図は図５と同じである。

本実施形態では、ゲート電極ＴＧ１，ＴＧ２、ＦＤ１、リセットゲートＲＧ、及びリセットドレインＲＤの位置は、図４に示す実施形態と同じである。しかし、ＦＤ２、ゲート電極ＴＧ３，ＴＧ４、及び出力トランジスタＤｒの位置が図４とは異なる。図６の例では、ＦＤ２を、画素ＰＤ３，ＰＤ４の境界部の端部（格子の交点部分）において、図４の実施形態とは反対側の端部に設けている。これにより、ＦＤ１とＦＤ２を結ぶ配線８の長さは、矩形の画素ＰＤ３の一辺の長さとなり、図４の実施形態に比べて半分となっている。

更に、ＦＤ２の近傍となる各画素ＰＤ３，ＰＤ４の隅部にゲート電極ＴＧ３，ＴＧ４が設けられている。また、画素ＰＤ３と画素ＰＤ４の境界部におけるＦＤ２の有る位置とは反対側の端部に出力トランジスタＤｒのゲート電極ＯＧとドレインＯＤ（電源端子）とソース端子（出力端子）ＯＳが設けられている。

この実施形態によっても、読出単位画素群に対して設けるトランジスタ数を１画素当たり１．５個に減少でき、画素の受光面積を相対的に広げることが可能となる。更に、本実施形態では、配線８の長さを短くできるので配線８の抵抗分や寄生容量を低減できるため、電荷検出感度が向上して、撮像画像のＳ／Ｎが向上し、高感度化も図れる。

図８は、本発明の更に別実施形態に係る固体撮像素子の表面概念図である。図９は、図８における１つの読出単位画素群を抜き出した図である。図９の読出単位画素群の回路図は図１０となる。図５と図１０の違いは、第３フローティングディフュージョンＦＤ３を設けた点と、ＦＤ３にリセットトランジスタＲＴ及び出力トランジスタＤｒを接続した点である。なお、図８の実施形態では、ドレインＯＤ（電源端子）とリセットドレインＲＤとが兼用されている。

本実施形態の読出単位画素群に設けるゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は図７の実施形態と同じであるが、図４の実施形態でＦＤ２を設けた位置（画素ＰＤ３と画素ＰＤ４の隣接境界部であって画素ＰＤ２と反対側の隅部）にＦＤ３を設け、ＦＤ１とＦＤ２とＦＤ３とを配線８で接続している。

そして、ＦＤ３に接続するリセットトランジスタＲＴのゲート電極ＲＧ及びリセットドレインＲＤを、ＦＤ２とＦＤ３とを結ぶ画素境界部の延長線上に設けている。また、矩形の画素ＰＤ４のＦＤ２を設けた隅と対角位置に来る隅に、出力トランジスタＤｒを設けている。そして、この出力トランジスタＤｒのゲート電極ＯＧとＦＤ３とを配線９で接続している。

この構成であっても、読出単位画素群に対して設けるトランジスタ数を１画素当たり１．５個に減少でき、画素の受光面積を相対的に広げることが可能となる。ＦＤの数が３箇所と増えるため寄生容量は増えるが、ゲート電極ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続する読出信号線の配線位置と、リセットトランジスタＲＴに接続するリセット信号線の配置位置とをずらすことが容易となり、設計の自由度が増す。

尚、上述した実施形態では、図２の画素配列，カラーフィルタ配列の固体撮像素子に本発明を適用したが、図２において、偶数行の画素配列はそのままに、奇数行の画素配列における奇数行と偶数行を入れ替えた図１１の画素配列，カラーフィルタ配列で構成される各読出単位画素群（一例を点線枠７’で示す。）であっても、これまでと同様に、図４，７，９において左右を反転すれば適用可能である。

以上述べた様に、本明細書には以下の事項が開示されている。

開示されたＭＯＳ型固体撮像素子は、三原色カラーフィルタがベイヤ配列された第１画素群と、前記第１画素群に対し水平方向，垂直方向共に１／２画素ピッチずつずれ三原色のカラーフィルタがベイヤ配列された第２画素群とを備えるＭＯＳ型固体撮像素子であって、同色のカラーフィルタを持つ斜めに隣接した前記第１画素群に属する画素及び前記第２画素群に属する画素（以下、この２つの画素をペア画素という。）及び該ペア画素に対して垂直方向に隣接する前記ペア画素の計４画素を読出単位とし、該４画素毎に、１つの共通のＭＯＳトランジスタ回路で構成される信号読出回路が設けられるものである。

開示されたＭＯＳ型固体撮像素子は、前記読出単位となる４画素に対して設けられる複数のフローティングディフュージョンを備え、前記各フローティングディフュージョンが、配線によって相互に接続されると共に、前記信号読出回路を構成する出力トランジスタのゲートに接続されるものである。

開示されたＭＯＳ型固体撮像素子は、前記読出単位となる４画素の各々に対して設けられる読出トランジスタと、前記読出単位となる４画素を構成する２つの前記ペア画素のうちの一方である第１のペア画素に対応して設けられる第１のフローティングディフュージョンと、前記読出単位となる４画素を構成する２つの前記ペア画素のうちの他方である第２のペア画素に対応して設けられる第２のフローティングディフュージョンとを備え、前記第１のペア画素は、前記第１のフローティングディフュージョンに、前記第１のペア画素に対応する２つの前記読出トランジスタを介して接続され、前記第２のペア画素は、前記第２のフローティングディフュージョンに、前記第２のペア画素に対応する２つの前記読出トランジスタを介して接続されているものである。

開示されたＭＯＳ型固体撮像素子は、前記第１のフローティングディフュージョンの前記第１のペア画素に対する位置と、前記第２のフローフィングディフュージョンの前記第２のペア画素に対する位置とが同じであるものを含む。

開示されたＭＯＳ型固体撮像素子は、前記信号読出回路を構成するリセットトランジスタは、前記信号読出回路を構成する出力トランジスタのゲートに接続される前記第１のフローティングディフュージョン及び前記第２のフローティングディフュージョンのうち、前記出力トランジスタに最も近いフローフィングディフュージョンとは別のフローティングディフュージョンをソース領域として形成されるものである。

開示されたＭＯＳ型固体撮像素子は、前記読出単位となる４画素に対応して設けられる第３のフローティングディフュージョンを備え、前記第３のフローティングディフュージョンをソース領域として前記信号読出回路のリセットトランジスタが形成されると共に、前記第３のフローティングディフュージョンが前記信号読出回路の出力トランジスタのゲートに接続されるものである。

開示されたＭＯＳ型固体撮像素子は、前記信号読出回路を構成するリセットトランジスタと出力トランジスタとは、前記各画素間を分離する格子状の素子分離領域のうち別の格子位置に設けられるものである。

開示されたＭＯＳ型固体撮像素子は、前記画素毎に設けられる読出トランジスタは、フローティングディフュージョンが設けられた前記格子の交点位置に臨む該格子の角部に設けられるものである。

また、開示された撮像装置は、上記記載のＭＯＳ型固体撮像素子と、前記ペア画素の画素加算読出を行う制御部とを備えるものである。

以上述べた実施形態によれば、４画素毎に１つの信号読出回路で４画素の撮像画像信号を個別に読み出したり、ペア画素の撮像画像信号を素子内で画素加算して読み出したりすることができ、１画素当たりのトランジスタ数を削減して画素（フォトダイオード）の受光面積を広くとることができる。このため、撮像素子チップの小型化と画素の微細化を図っても感度の高い撮像を行うことが可能となる。

７，７’ 読出単位画素群
８，９ 配線
１０ デジタルカメラ
２２ａ ＭＯＳ型固体撮像素子
２３ 駆動部
２９ システム制御部
ＰＤ１，ＰＤ２ フォトダイオード（読出単位画素群の半分の同色ペア画素）
ＰＤ３，ＰＤ４ フォトダイオード（読出単位画素群の半分の同色ペア画素）
ＦＤ１，ＦＤ２，ＦＤ３ フローティングディフュージョン
ＲＧ リセットトランジスタのリセットゲート
ＲＤ リセットトランジスタのリセットドレイン
Ｄｒ 出力トランジスタ
ＯＳ 出力端子
ＯＤ 電源端子
ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４ 読出トランジスタ
ｔｇ１，ｔｇ２，ｔｇ３，ｔｇ４ 読出信号線
Ｒｓｅｔ リセット信号線
ｏｓ 出力信号線
Ｖｃｃ 電源線

Claims (9)

1. 三原色カラーフィルタがベイヤ配列された第１画素群と、前記第１画素群に対し水平方向，垂直方向共に１／２画素ピッチずつずれ三原色のカラーフィルタがベイヤ配列された第２画素群とを備えるＭＯＳ型固体撮像素子であって、
   同色のカラーフィルタを持つ斜めに隣接した前記第１画素群に属する画素及び前記第２画素群に属する画素（以下、この２つの画素をペア画素という。）及び該ペア画素に対して垂直方向に隣接する前記ペア画素の計４画素を読出単位とし、該４画素毎に、１つの共通のＭＯＳトランジスタ回路で構成される信号読出回路が設けられるＭＯＳ型固体撮像素子。
2. 請求項１に記載のＭＯＳ型固体撮像素子であって、
   前記読出単位となる４画素に対して設けられる複数のフローティングディフュージョンを備え、
   前記各フローティングディフュージョンが、配線によって相互に接続されると共に、前記信号読出回路を構成する出力トランジスタのゲートに接続されるＭＯＳ型固体撮像素子。
3. 請求項２に記載のＭＯＳ型固体撮像素子であって、
   前記読出単位となる４画素の各々に対して設けられる読出トランジスタと、
   前記読出単位となる４画素を構成する２つの前記ペア画素のうちの一方である第１のペア画素に対応して設けられる第１のフローティングディフュージョンと、
   前記読出単位となる４画素を構成する２つの前記ペア画素のうちの他方である第２のペア画素に対応して設けられる第２のフローティングディフュージョンとを備え、
   前記第１のペア画素は、前記第１のペア画素に対応する２つの前記読出トランジスタを介して前記第１のフローティングディフュージョンに接続され、
   前記第２のペア画素は、前記第２のペア画素に対応する２つの前記読出トランジスタを介して前記第２のフローティングディフュージョンに接続されるＭＯＳ型固体撮像素子。
4. 請求項３に記載のＭＯＳ型固体撮像素子であって、
   前記第１のフローティングディフュージョンの前記第１のペア画素に対する位置と、前記第２のフローフィングディフュージョンの前記第２のペア画素に対する位置とが同じであるＭＯＳ型固体撮像素子。
5. 請求項３又は請求項４に記載のＭＯＳ型固体撮像素子であって、
   前記信号読出回路を構成するリセットトランジスタは、前記信号読出回路を構成する出力トランジスタのゲートに接続される前記第１のフローティングディフュージョン及び前記第２のフローティングディフュージョンのうちの前記出力トランジスタに最も近いフローフィングディフュージョン、とは別のフローティングディフュージョンをソース領域として形成されるＭＯＳ型固体撮像素子。
6. 請求項３に記載のＭＯＳ型固体撮像素子であって、
   前記読出単位となる４画素に対応して設けられる第３のフローティングディフュージョンを備え、
   前記第３のフローティングディフュージョンをソース領域として前記信号読出回路のリセットトランジスタが形成されると共に、前記第３のフローティングディフュージョンが前記信号読出回路の出力トランジスタのゲートに接続されるＭＯＳ型固体撮像素子。
7. 請求項１乃至請求項６のいずれか１項に記載のＭＯＳ型固体撮像素子であって、
   前記信号読出回路を構成するリセットトランジスタと出力トランジスタとは、前記各画素間を分離する格子状の素子分離領域のうち別の格子位置に設けられるＭＯＳ型固体撮像素子。
8. 請求項７に記載のＭＯＳ型固体撮像素子であって、
   前記画素毎に設けられる読出トランジスタは、フローティングディフュージョンが設けられた前記格子の交点位置に臨む該格子の角部に設けられるＭＯＳ型固体撮像素子。
9. 請求項１乃至請求項８のいずれか１項に記載のＭＯＳ型固体撮像素子と、前記ペア画素の画素加算読出を行う制御部とを備える撮像装置。

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