JP6800839B2 - 撮像素子及びその製造方法、並びに電子機器 - Google Patents

撮像素子及びその製造方法、並びに電子機器 Download PDF

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Description

本技術は、撮像素子及びその製造方法、並びに電子機器に関し、特に、有機光電変換膜を有する裏面照射型の撮像素子において、混色を防止するとともに、ダイナミックレンジを確保することができるようにした撮像素子及びその製造方法、並びに電子機器に関する。
半導体基板上の配線層が形成される側とは反対側から光を照射する裏面照射型の撮像素子が知られている。特許文献１には、この裏面照射型の撮像素子と、光電変換機能を有する有機膜を組み合わせることにより、偽色が少なく、解像度の高い撮像素子を実現できることが開示されている。
特許文献１に記載の撮像素子は、半導体基板の裏面（光の入射面側）より上層に有機光電変換膜を積層する構造を有している。有機光電変換膜において光電変換された電荷は、半導体基板を貫通して形成された貫通電極を介して、表面の配線層に転送されるようになされている。配線層には、アンプトランジスタなどの読み出し素子が設けられる。
特許文献２には、裏面照射型の撮像素子の画素間の領域である画素間領域に絶縁膜を埋め込むことで画素分離部を形成する技術が開示されている。各画素を電気的に分離することにより、隣接画素から光や電子が漏れ込むいわゆる「混色」を防止することが可能になる。
特開２０１１−１８７５４４号公報 特開２０１３−１７５４９４号公報
上述した貫通電極を有する撮像素子を微細化する場合、撮像特性のうち、混色の防止と、ダイナミックレンジ（電荷蓄積量）の確保を両立させることが困難となる。仮に、混色を防止するために画素分離部を画素間に設けた場合、フォトダイオードの領域が狭くなり、ダイナミックレンジを確保することができない。
本技術はこのような状況に鑑みてなされたものであり、有機光電変換膜を有する裏面照射型の撮像素子において、混色を防止するとともに、ダイナミックレンジを確保することができるようにするものである。
本技術の一側面の撮像素子は、半導体基板の一方の面側に設けられた光電変換膜と、隣接する上下左右の画素との間のそれぞれの画素間領域に形成された画素分離部と、前記光電変換膜における光電変換によって得られた電荷に応じた信号を前記半導体基板の他方の面側に形成された配線層に伝送する、隣接する１つの画素との間の前記画素間領域に形成された貫通電極とを有し、前記画素分離部の幅が、前記貫通電極と前記貫通電極の周囲を被覆する絶縁膜とが形成される貫通孔の直径よりも狭く、前記貫通電極の周囲を被覆する絶縁膜と、前記隣接する１つの画素との間の前記画素間領域の前記画素分離部とが一体的に形成され、前記貫通孔の周側面の一部により、前記画素分離部に囲まれる画素領域が、画素の所定の層の見え方において円弧状に凹んで形成される画素を備える。
前記画素分離部と前記貫通電極を、前記画素分離部の絶縁膜と前記貫通電極の周囲を被覆する絶縁膜とが接するように形成することができる。
前記貫通電極を、前記半導体基板に形成された素子分離部上に形成されたポリシリコン電極を介して、前記配線層の読み出し素子に接続することができる。
前記ポリシリコン電極の上部にシリサイドが設けることができる。
前記貫通電極と前記ポリシリコン電極の間に高誘電率ゲート絶縁膜を設けることができる。
前記貫通電極を、前記ポリシリコン電極の形成時に、前記ポリシリコン電極の材料となる、不純物をドープしたポリシリコンを貫通孔に埋め込むことによって形成することができる。
前記画素分離部を、前記一方の面側の加工時に、前記画素分離部の絶縁膜と、前記貫通電極の周囲を被覆する絶縁膜が接するように形成することができる。
不純物をドープしたポリシリコンによって形成された前記貫通電極を、電極プラグを介して、前記光電変換膜の電極に接続し、前記貫通電極と前記電極プラグの間に高誘電率ゲート絶縁膜を設けることができる。
位相差検出用画素である前記画素の受光領域の一部を覆う遮光膜をさらに設けることができる。この場合、前記貫通電極の上端部を、前記貫通電極の周囲を被覆する絶縁膜の上を含む範囲を覆うように形成することができる。
前記画素分離部のうち、前記貫通電極の周囲を被覆する絶縁膜と接しない部分を構成する材料に金属を用いることができる。
前記画素分離部上に形成された遮光膜をさらに設けることができる。この場合、前記貫通電極の上端部を、前記貫通電極の周囲を被覆する絶縁膜の上を覆い、前記遮光膜と離して形成することができる。
隣接する２つの前記画素の間の前記画素間領域に複数の前記貫通電極が形成することができる。
本技術によれば、有機光電変換膜を有する裏面照射型の撮像素子において、混色を防止するとともに、ダイナミックレンジを確保することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の一実施形態に係る撮像素子の構成例を示す図である。 画素を拡大して示す図である。 図２のＡ−Ａ線における撮像素子の断面を示す図である。 図２のＢ−Ｂ線における撮像素子の断面を示す図である。 撮像素子の第１の製造方法について説明するフローチャートである。 表面工程後の半導体基板の状態を示す図である。 開口前処理後の半導体基板の状態を示す図である。 ドライエッチング後の半導体基板の状態を示す図である。 レジスト除去後の半導体基板の状態を示す図である。 反射防止膜形成後の半導体基板の状態を示す図である。 絶縁膜形成後の半導体基板の状態を示す図である。 貫通孔形成前処理後の半導体基板の状態を示す図である。 ドライエッチング後の半導体基板の状態を示す図である。 レジスト除去後の半導体基板の状態を示す図である。 貫通電極形成後の半導体基板の状態を示す図である。 上端部形成前処理後の半導体基板の状態を示す図である。 ドライエッチング後の半導体基板の状態を示す図である。 レジスト除去後の半導体基板の状態を示す図である。 他の裏面工程後の半導体基板の状態を示す図である。 画素の他の構成例を示す図である。 画素のさらに他の構成例を示す図である。 撮像素子の断面の変形例を示す図である。 位相差検出用画素の例を示す図である。 位相差検出用画素の遮光膜の配置の例を示す図である。 撮像素子の断面の変形例を示す図である。 撮像素子を有する電子機器の構成例を示すブロック図である。 撮像素子の使用例を示す図である。
以下、本技術を実施するための形態について説明する。説明は以下の順序で行う。
１．撮像素子の構成例
２．画素の詳細構造
３．第１の製造方法
４．第２の製造方法
５．貫通電極の配置の例
６．変形例
＜１．撮像素子の構成例＞
図１は、本技術の一実施形態に係る撮像素子の構成例を示す図である。
撮像素子１０は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子である。撮像素子１０は、被写体からの入射光を光学レンズを介して受光し、電気信号に変換して画素信号を出力する。
後述するように、撮像素子１０は、配線層が形成される面を半導体基板の表面として、反対側の裏面から光を照射する裏面照射型の撮像素子である。撮像素子１０を構成する各画素には、光電変換機能を有する有機膜が半導体基板より上層に設けられる。
撮像素子１０は、画素アレイ部２１、垂直駆動回路２２、カラム信号処理回路２３、水平駆動回路２４、出力回路２５、および制御回路２６を含む。
画素アレイ部２１には、画素３１が２次元アレイ状に配列される。画素３１は、光電変換素子としての光電変換膜およびPD(Photo Diode)と、複数の画素トランジスタを有する。
垂直駆動回路２２は、例えばシフトレジスタによって構成される。垂直駆動回路２２は、画素３１を駆動するためのパルスを所定の画素駆動配線４１に供給することによって、画素３１を行単位で駆動させる。垂直駆動回路２２は、画素アレイ部２１の各画素３１を行単位で垂直方向に順次走査し、各画素３１において得られた信号電荷に応じた画素信号を、垂直信号線４２を通してカラム信号処理回路２３に供給させる。
カラム信号処理回路２３は、画素３１の列ごとに配置されており、１行分の画素３１から出力される信号を画素列ごとに処理する。例えば、カラム信号処理回路２３は、画素固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling：相関２重サンプリング）及びAD（Analog Digital）変換等の信号処理を行う。
水平駆動回路２４は、例えばシフトレジスタによって構成される。水平駆動回路２４は、水平走査パルスを順次出力することによってカラム信号処理回路２３を順に選択し、画素信号を水平信号線４３に出力させる。
出力回路２５は、それぞれのカラム信号処理回路２３から水平信号線４３を通して供給された信号に対して信号処理を施し、信号処理を施して得られた信号を出力する。出力回路２５は、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行う場合もある。
制御回路２６は、クロック信号や制御信号を垂直駆動回路２２、カラム信号処理回路２３、および水平駆動回路２４に出力し、各部の動作を制御する。
＜２．画素の詳細構造＞
図２は、画素３１を拡大して示す図である。
図２には、隣接する２つの画素３１である画素３１−２，３１−３の全体と、画素３１−２に隣接する画素３１−１の一部、および、画素３１−３に隣接する画素３１−４の一部が示されている。図２に示す構成は、撮像素子１０の裏面側に直接現れる構成ではなく、この構成の上に、有機光電変換膜等の構成が積層して設けられる。すなわち、図２は、画素３１の平面図ではなく、画素３１の所定の層の構成を裏面側から見た状態を示す図である。画素３１−２の周りの構成を主に説明するが、他の画素についても同様である。
画素３１−２とその上に隣接する画素３１の間の領域である画素間領域には画素分離部５１Ａが形成される。画素分離部５１Ａは、所定の深さを有し、略一定幅の溝に絶縁膜などが設けられることによって構成される。他の画素分離部も同様の構成を有する。画素分離部５１Ａにより、画素３１−２とその上に隣接する画素３１とは電気的に分離される。
同様に、画素３１−２とその下に隣接する画素３１の間の画素間領域には画素分離部５１Ｂが形成される。画素分離部５１Ｂにより、画素３１−２とその下に隣接する画素３１とは電気的に分離される。
画素３１−２とその左に隣接する画素３１−１の間の画素間領域には、貫通孔５２−１を挟んで上側に画素分離部５１Ｃが形成され、下側に画素分離部５１Ｄが形成される。貫通孔５２−１の直径は、画素分離部５１Ｃ，５１Ｄの幅より若干広い。
後述するように、貫通孔５２−１には電極材料が埋め込まれ、貫通電極が形成される。貫通電極の周りは絶縁膜で覆われる。貫通孔５２−１に形成された貫通電極は、画素３１−２の有機光電変換膜において光電変換が行われることによって得られた電荷に応じた信号を、画素３１−２の配線層に伝送するための電極である。
この例においては、１つの画素３１に対して、緑色などの１色分の有機光電変換膜が設けられる。１つの画素３１は１つの貫通電極を有する。青色、赤色の光については、半導体基板に設けられたPDにおいて検出される。
画素分離部５１Ｃ，５１Ｄの絶縁膜と、貫通孔５２−１に形成された貫通電極の周りを被覆する絶縁膜は一体的に形成され、接している。画素分離部５１Ｃ，５１Ｄ、および貫通孔５２−１に形成された貫通電極の周りを被覆する絶縁膜により、画素３１−２と、左側の画素３１−１とは電気的に分離される。
画素３１−２とその右に隣接する画素３１−３の間の画素間領域には、貫通孔５２−２を挟んで上側に画素分離部５１Ｅが形成され、下側に画素分離部５１Ｆが形成される。貫通孔５２−２の直径は、画素分離部５１Ｅ，５１Ｆの幅より若干広い。
貫通孔５２−１と同様に、貫通孔５２−２には、絶縁膜で周りが被覆された貫通電極が形成される。貫通孔５２−２に形成された貫通電極は、画素３１−３の有機光電変換膜において光電変換が行われることによって得られた電荷に応じた信号を、画素３１−３の配線層に伝送するための電極である。
画素分離部５１Ｅ，５１Ｆの絶縁膜と、貫通孔５２−２に形成された貫通電極の周りを被覆する絶縁膜は一体的に形成され、接している。画素分離部５１Ｅ，５１Ｆ、および貫通孔５２−２に形成された貫通電極の周りを被覆する絶縁膜により、画素３１−２と、右側の画素３１−３とは電気的に分離される。
画素分離部５１Ａ，５１Ｃ，５１Ｅの上には遮光膜６１−１が配設され、画素分離部５１Ｂ，５１Ｄ，５１Ｅの上には遮光膜６１−２が配設される。
貫通孔５２−１に形成された貫通電極の上端部６２−１の直径は、貫通孔５２−１の直径より大きい。上端部６２−１は、貫通孔５２−１に形成された貫通電極の周囲を被覆する絶縁膜を上から覆うことによって、遮光膜として機能する。
貫通孔５２−２に形成された貫通電極の上端部６２−２の直径は、貫通孔５２−２の直径より大きい。上端部６２−２は、貫通孔５２−２に形成された貫通電極の周囲を被覆する絶縁膜を上から覆うことによって、遮光膜として機能する。
画素分離部５１Ａ乃至５１Ｆ、上端部６２−１および６２−２の内側が、画素３１−２の受光領域となる。なお、貫通電極同士のショートを防ぐため、遮光膜６１−１，６１−２と、上端部６２−１は離して形成される。同様に、遮光膜６１−１，６１−２と、上端部６２−２は離して形成される。
このように、撮像素子１０においては、各画素の左右の画素間領域に貫通電極が設けられる。また、画素分離部と貫通電極の周りの絶縁膜とが一体となって、各画素が、隣接画素から電気的に分離される。
各画素を隣接画素から光学的・電気的に分離することにより、隣接画素から光や電子が漏れ込むこと（混色）を防ぐことが可能になる。
また、貫通電極を各画素の画素間領域に設けることにより、画素内の電子蓄積領域を広く確保することができ、ダイナミックレンジを大きく確保することが可能になる。電子蓄積領域にはPDが設けられる。仮に、画素間領域とは異なる領域に貫通電極を設けるとした場合、その分だけ、PDの領域が狭くなり、ダイナミックレンジが小さくなってしまうがそのようなことを防ぐことが可能になる。
すなわち、有機光電変換膜を有する裏面照射型の撮像素子である撮像素子１０において、混色を防止するとともに、ダイナミックレンジを確保することができる。
図３は、図２のＡ−Ａ線における撮像素子１０の断面を示す図である。
図３に示すように、受光層１０３を構成する半導体基板１３１の表面側（図３の下側）には、配線層１０２と支持基板１０１が形成され、半導体基板１３１の裏面側（図３の上側）には、所定の層を挟んで光電変換膜層１０４が形成される。光電変換膜層１０４の上にはオンチップレンズ１０５が設けられる。
配線層１０２には、半導体基板１３１に形成された素子分離部であるSTI(Shallow Trench Isolation)１７３の上にポリシリコン電極１２１が形成される。ポリシリコン電極１２１の上にはシリサイド１２２が配置され、シリサイド１２２とコンタクト１２３を介して、ポリシリコン電極１２１と配線１２４が接続される。配線１２４には、半導体基板１３１のFD（フローティングディフュージョン）１３４がコンタクト１２５を介して接続される。配線層１０２にはリセットトランジスタ１２６が設けられる。
図３には、配線層１０２の構成として、裏面側の有機光電変換膜１５２において得られた電荷に応じた信号のFDまでの伝送に用いられる構成のみを示しているが、実際には選択トランジスタの他、シリコン基板中のPDにおいて得られた電荷に応じた信号の伝送に用いられる構成も設けられる。信号の伝送に用いられる構成には、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および選択トランジスタが含まれる。
受光層１０３の半導体基板１３１は例えばＰ型のシリコン（Si）により構成される。半導体基板１３１にはPD１３２とPD１３３が埋設される。例えば、PD１３２は主に青色の光を受光して光電変換を行う光電変換素子である。PD１３３は主に赤色の光を受光して光電変換を行う光電変換素子である。半導体基板１３１の表面側にはFD１３４が形成される。
半導体基板１３１の上（裏面側）には反射防止膜１４１が設けられ、その上には絶縁膜１４２，１４３が設けられる。
光電変換膜層１０４は、有機光電変換膜１５２を、上部電極１５１と下部電極１５３で挟むように積層して構成される。上部電極１５１には電圧が印加され、有機光電変換膜１５２中で発生したキャリアが下部電極１５３側に移動する。有機光電変換膜１５２は例えば緑色の光を受光して光電変換を行う。上部電極１５１および下部電極１５３は、例えば、酸化インジウム錫（ITO）膜、酸化インジウム亜鉛膜等の透明導電膜で形成される。
ここでは、色の組合せとして、有機光電変換膜１５２を緑色の光の受光用、PD１３２を青色の光の受光用、PD１３３を赤色の光の受光用としているが、色の組み合わせは任意である。例えば、有機光電変換膜１５２を赤色または青色の光の受光用とし、PD１３２、PD１３３を他の色の光の受光用とすることも可能である。また、有機光電変換膜１５２に加え、有機光電変換膜１５２とは別の色の光を吸収・光電変換するもう一層の有機光電変換膜を積層し、シリコン中のPDを1層のみにすることも可能である。
画素間領域には、半導体基板１３１を貫通する貫通孔１３１Ａが形成される。貫通孔１３１Ａには貫通電極１７１が形成され、貫通電極１７１の周りは絶縁膜１７２によって被覆される。貫通電極１７１の上端部１７１Ａは下部電極１５３に接続される。一方、下端部はポリシリコン電極１２１に接続される。貫通孔１３１Ａの半導体基板１３１の表面側には、貫通孔１３１Ａと一体的にSTI１７３が形成される。
画素３１−１と画素３１−２の間にある貫通孔１３１Ａが図２の貫通孔５２−１に対応し、画素３１−１と画素３１−２の間にある貫通孔１３１Ａに形成された貫通電極１７１の上端部１７１Ａが図２の上端部６２−１に対応する。また、画素３１−２と画素３１−３の間にある貫通孔１３１Ａが図２の貫通孔５２−２に対応し、画素３１−２と画素３１−３の間にある貫通孔１３１Ａに形成された貫通電極１７１の上端部１７１Ａが図２の上端部６２−２に対応する。画素３１−３と画素３１−４の間にある貫通孔１３１Ａが図２の貫通孔５２−３に対応し、画素３１−３と画素３１−４の間にある貫通孔１３１Ａに形成された貫通電極１７１の上端部１７１Ａが図２の上端部６２−３に対応する。
このような構造を有する画素３１においては、半導体基板１３１の裏面側から入射した光のうち、緑色の波長を有する光は、有機光電変換膜１５２において光電変換され、光電変換によって得られた電荷が下部電極１５３側に蓄積される。
下部電極１５３の電位の変動は、貫通電極１７１を介して配線層１０２側に伝導し、電位の変動に応じた電荷がFD１３４に転送される。FD１３４に転送された電荷量がリセットトランジスタ１２６により検出され、検出された電荷量に応じた信号が、図示しない選択トランジスタ等を介して、緑色の画素信号として垂直信号線４２に送出される。このように、貫通電極１７１は、ポリシリコン電極１２１を介して読み出し素子に接続される。
一方、青色の波長を有する光は、主にPD１３２において光電変換され、光電変換によって得られた電荷が蓄積される。また、赤色の波長を有する光は、主にPD１３３により光電変換され、光電変換によって得られた電荷が蓄積される。PD１３２，PD１３３に蓄積された電荷は、配線層１０２に設けられる図示せぬ転送トランジスタがオンになることに応じて、対応するFDに転送される。それぞれのFDに転送された電荷量に応じた信号が、それぞれ、青色の画素信号、赤色の画素信号として増幅トランジスタ・選択トランジスタ等を介して垂直信号線４２に送出される。
図４は、図２のＢ−Ｂ線における撮像素子１０の断面を示す図である。図３を参照して説明した構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
画素間領域には溝１３１Ｂが形成される。溝１３１Ｂには絶縁膜を構成する材料が埋め込まれることによって画素分離部１８１が構成される。なお、画素分離部１８１のうち、貫通電極１７１の周りを被覆する絶縁膜１７２と接しない部分の材料に金属を用いることも可能である。
画素３１−１と画素３１−２の間に形成された画素分離部１８１が、図２の画素分離部５１Ｄに対応する。また、画素３１−２と画素３１−３の間に形成された画素分離部１８１が、図２の画素分離部５１Ｆに対応する。画素３１−３と画素３１−４の間に形成された画素分離部１８１が、図２の、貫通孔５２−３の下に形成された画素分離部に対応する。それぞれの画素分離部１８１の上には遮光膜１８２が形成される。
＜３．第１の製造方法＞
図５のフローチャートを参照して、以上のような構成を有する画素を備える撮像素子１０の第１の製造方法について説明する。第１の製造方法は、画素分離部用の溝と貫通電極用の貫通孔とを同じ工程で形成する方法である。
ステップＳ１において、表面工程が行われる。表面工程は、半導体基板１３１の表面に配線層１０２を形成する処理と、支持基板１０１を貼り付ける処理を含む。裏面工程に至るまでは、従来の裏面照射型の撮像素子の製造処理と同様の処理が行われる。
図６は、表面工程後の半導体基板１３１の状態を示す図である。
図６のＡは、右側の図６のＢに示す破線Ｌ２のレベルにおける１つの画素３１の周りの断面を、裏面側から見た状態を示す。一方、図６のＢは、左側の図６のＡに示す破線Ｌ１における、２つの画素３１の間の画素間領域の断面の状態を示す。説明の便宜上、図６のＢにおいては、支持基板１０１の図示を省略するとともに、配線層１０２の一部の構成のみを示している。後述する図７乃至図１８においても同様である。
図６のＢに示すように、表面工程後、Ｐ型にドーピングされた半導体基板１３１の表面の、画素間領域の位置にはSTI１７３が形成される。STI１７３の上にはポリシリコン電極１２１が形成される。
ポリシリコン電極１２１の上面は、SiOとエッチング比の高いシリサイド１２２で覆われていても良い。シリサイド１２２の材料には、WSi、TiSi、CoSi2、NiSiなどがある。
ステップＳ２において、開口前処理が行われる。開口前処理は、貫通電極用の貫通孔と画素分離部用の溝を開口するためのレジストを塗布し、露光する処理を含む。図２を参照して説明したように、画素分離部用の溝の開口幅より、貫通電極用の貫通孔の開口幅の方が広くなるようなレイアウトでレジストの塗布、露光が行われる。
図７は、開口前処理後の半導体基板１３１の状態を示す図である。図７のＢに示すように、貫通電極用の貫通孔と画素分離部用の溝に応じたレイアウトのレジスト２０１が半導体基板１３１の裏面に塗布される。
ステップＳ３において、ドライエッチングが行われる。ここでは、開口率が大きい領域ほど深くエッチングされる、マイクロローディング効果が大きいエッチング条件が選択される。例えば、プラズマの加速電圧が低くプラズマ圧力を上げたエッチング条件においてマイクロローディング効果が高くなる。
図８は、ドライエッチング後の半導体基板１３１の状態を示す図である。図８のＡに示すように、貫通電極用の貫通孔１３１Ａと画素分離部用の溝１３１Ｂが画素３１の周りに形成される。開口率の大きい領域である貫通孔１３１Ａは、図８のＢに示すように半導体基板１３１の裏面からSTI１７３まで貫通して形成されるのに対し、溝１３１Ｂは、半導体基板１３１の表面まで貫通せずに、所定の深さを有する形で形成される。
貫通孔１３１Ａを形成する領域を予め軽くエッチングし、続けて、貫通孔１３１Ａを形成する領域と溝１３１Ｂを形成する領域とをエッチングすることで、貫通孔１３１Ａと溝１３１Ｂを形成するようにしてもよい。
なお、図８のＡにおいては、１つの画素３１を囲むように閉じた形で溝１３１Ｂが形成されているが、実際には、隣接する画素の画素分離部用の溝と繋がる形で形成される。
ステップＳ４において、レジストが除去される。図９は、レジスト２０１の除去後の半導体基板１３１の状態を示す図である。
ステップＳ５において、反射防止膜形成処理が行われる。反射防止膜形成処理は、半導体基板１３１の表面に反射防止膜１４１を形成する処理である。反射防止膜１４１の形成は、貫通孔１３１Ａの底面と溝１３１Ｂの底面に材料が積層されないように、例えばスパッタ法のように指向性の高い積層方法を用いて行われる。反射防止膜１４１の材料には、例えばSiN、HfO、TaOがある。
図１０は、反射防止膜形成処理後の半導体基板１３１の状態を示す図である。図１０のＢに示すように、貫通孔１３１Ａの底面には材料が堆積せず、半導体基板１３１の表面に反射防止膜１４１が形成される。
ステップＳ６において、絶縁膜形成処理が行われる。絶縁膜形成処理は、半導体基板１３１の表面（反射防止膜１４１の上）と、貫通孔１３１Ａと溝１３１Ｂの内部にSiOの絶縁膜を積層する処理である。例えば、埋め込み性のよい方法であるALD法で絶縁膜が積層される。
貫通電極１７１の形成時に用いるタングステンなどの材料が例えば溝１３１Ｂの隙間に入り込んだ場合、隣接する画素の貫通電極１７１の間でショートが起こることがある。埋め込み性のよい方法を採用し、溝１３１Ｂに絶縁膜を隙間なく埋め込むことにより、そのようなことを防ぐことが可能になる。
図１１は、絶縁膜形成処理後の半導体基板１３１の状態を示す図である。図１１のＡに示すように、貫通孔１３１Ａの内面と溝１３１Ｂの全体にSiOの絶縁膜が形成される。図１１のＢに示すように、SiOは貫通孔１３１Ａの底面にも堆積する。
ステップＳ７において、貫通孔形成前処理が行われる。貫通孔形成前処理は、貫通孔１３１Ａの底面に堆積したSiOをエッチングするための前処理である。
図１２は、貫通孔形成前処理後の半導体基板１３１の状態を示す図である。貫通孔形成前処理により、貫通孔１３１Ａの近傍のみを開口するパターンを有するレジスト２０２がリソグラフィで形成される。このとき、貫通孔１３１Ａの内部のレジストを露光するのは困難であることから、ネガレジストを用いてパターニングが行われる。
ステップＳ８において、ドライエッチングが行われる。ここでのドライエッチングにより、貫通孔１３１Ａの底面のSiO（ステップＳ６でALD法などにより積層されたSiOとSTI１７３のSiO）が除去される。
このとき、貫通孔１３１Ａ近傍の半導体基板１３１が削られないように、SiOと反射防止膜１４１とで選択比の高いエッチング条件（SiOのエッチングレートが速く、反射防止膜１４１のエッチングレートが遅い条件）が選択される。例えば、プラズマ電界が弱く、化学反応でエッチングする成分の多いエッチング条件が選択される。エッチングは、貫通孔１３１Ａの底面のSiOが除去され、ポリシリコン電極１２１が貫通孔１３１Ａの内部に露出するまで行われる。
図１３は、ドライエッチング後の半導体基板１３１の状態を示す図である。図１３のＢに示すように、貫通孔１３１Ａの底面のSiOと、貫通孔１３１Ａの開口部近傍のSiOが除去される。STI１７３を含む貫通孔１３１Ａの底面のSiOが除去されることにより、ポリシリコン電極１２１が貫通孔１３１Ａの内部で露出する。貫通電極１７１とポリシリコン電極１２１のコンタクト抵抗を下げるため、薄いHigh-K膜（高誘電率ゲート絶縁膜）を界面に形成するようにしても良い。
ステップＳ９において、レジストが除去される。図１４は、レジスト２０２の除去後の半導体基板１３１の状態を示す図である。
ステップＳ１０において、貫通電極形成処理が行われる。貫通電極形成処理は、貫通電極１７１を形成する電極材料を貫通孔１３１Ａに埋め込む処理である。電極材料には、例えばTiN/W、TaN/Al、TaN/AlCuがある。
図１５は、貫通電極形成処理後の半導体基板１３１の状態を示す図である。図１５のＡ，Ｂに示すように、貫通孔１３１Ａにタングステン（W）などの電極材料が埋め込まれる。
ステップＳ１１において、上端部形成前処理が行われる。上端部形成前処理は、上端部１７１Ａをエッチングにより形成するための前処理である。
図１６は、上端部形成前処理後の半導体基板１３１の状態を示す図である。上端部形成前処理のリソグラフィにより、貫通電極１７１の上を覆うパターンを有するレジスト２０３が形成される。
なお、電極材料を、画素間遮光膜を形成するための材料、位相差検出用画素の遮光膜を形成するための材料、または、黒レベル検出用の参照画素を覆う遮光膜を形成するための材料として用いることも可能である。この場合、それぞれの遮光膜を配置する位置にレジスト２０３が形成される。
ステップＳ１２において、ドライエッチングが行われる。ここでのドライエッチングにより、レジスト２０３がない領域の電極材料が除去される。
図１７は、ドライエッチング後の半導体基板１３１の状態を示す図である。図１７のＢに示すように、半導体基板１３１表面の電極材料のうち、レジスト２０３が覆う位置以外の電極材料は除去され、上端部１７１Ａが形成される。
ステップＳ１３において、レジストが除去される。図１８は、レジスト２０３の除去後の半導体基板１３１の状態を示す図である。
以上の処理により、貫通孔１３１Ａと溝１３１Ｂとが同じ工程で形成され、所定の材料で埋めることによって貫通電極１７１と画素分離部１８１が形成される。
ステップＳ１４において、他の構成を形成するための他の裏面工程が行われる。他の裏面工程により、絶縁膜１４２の上に絶縁膜１４３が形成され、絶縁膜１４３の上に光電変換膜層１０４が形成される。光電変換膜層１０４の上にオンチップレンズ１０５が形成された後、画素３１の製造工程が終了する。図１９は、他の裏面工程後の半導体基板１３１の状態を示す図である。
以上の一連の処理により、混色を防止するとともに、ダイナミックレンジを確保することが可能な、有機光電変換膜を有する裏面照射型の撮像素子１０を生成することができる。
＜４．第２の製造方法＞
貫通孔１３１Ａと溝１３１Ｂを同じ工程で形成するのではなく、それぞれ異なる工程で形成することも可能である。
この場合、貫通孔１３１Ａを形成するためのリソグラフィおよびエッチングと、溝１３１Ｂを形成するためのリソグラフィおよびエッチングとがそれぞれ行われる。貫通孔１３１Ａを先に形成してもよいし、溝１３１Ｂを先に形成するようにしてもよい。
貫通孔１３１Ａと溝１３１Ｂをそれぞれ別の工程で形成した後、CDE(Chemical Dry Etching)などの等方性エッチングをかけることによって、貫通孔１３１Ａと溝１３１Ｂが接続し、画素３１を隣接画素から分離することが可能になる。
＜５．貫通電極の配置の例＞
図２０は、画素３１の他の構成例を示す図である。図２０に示す構成のうち、図２を参照して説明した構成と同じ構成には同じ符号を付してある。
図２０に示すように、隣接する２つの画素３１の間の画素間領域に、それぞれの画素３１の貫通電極を並べて形成することも可能である。
図２０の例においては、画素３１−２と画素３１−３を囲むように画素分離部５１Ｇが形成される。画素分離部５１Ｇにより、画素３１−２とその上、下、および左に隣接する画素３１とは電気的に分離される。また、画素分離部５１Ｇにより、画素３１−３とその上、下、および右に隣接する画素３１とは電気的に分離される。
画素３１−２と画素３１−３の間の画素間領域には、貫通孔５２−１と貫通孔５２−２が並べて形成される。貫通孔５２−１の上側に画素分離部５１Ｈが形成され、貫通孔５２−１と貫通孔５２−２の間に画素分離部５１Ｉが形成される。また、貫通孔５２−２の下側に画素分離部５１Ｊが形成される。
貫通孔５２−１に形成された貫通電極は、画素３１−２の有機光電変換膜において光電変換が行われることによって得られた電荷に応じた信号を、画素３１−２の配線層に伝送するための電極である。また、貫通孔５２−２に形成された貫通電極は、画素３１−３の有機光電変換膜において光電変換が行われることによって得られた電荷に応じた信号を、画素３１−３の配線層に伝送するための電極である。
画素分離部５１Ｈ，５１Ｉ，５１Ｊの絶縁膜と、貫通孔５２−１，５２−２に形成された貫通電極の周りを被覆する絶縁膜は一体的に形成され、接続される。画素分離部５１Ｈ，５１Ｉ，５１Ｊ、および貫通孔５２−１，５２−２に形成された貫通電極の周りを被覆する絶縁膜により、画素３１−２と画素３１−３とは電気的に分離される。
このように、画素３１を囲む四方の画素間領域のうちの１つに、複数の貫通電極を形成することも可能である。
図２１は、画素３１のさらに他の構成例を示す図である。
図２の例においては、各画素３１の画素間領域の長手方向略中央の位置に貫通電極が形成されるものとしたが、画素間領域の交差する位置に貫通電極が形成されるようにしてもよい。
図２１の例においては、各画素３１の四隅に貫通電極が形成される。図２１の画素３１−２と、その左下の画素３１との間の画素間領域には貫通孔５２−１が形成される。貫通孔５２−１に形成された貫通電極は、画素３１−２の有機光電変換膜において光電変換が行われることによって得られた電荷に応じた信号を、画素３１−２の配線層に伝送するための電極である。
また、画素３１−３と、その左下の画素３１との間の画素間領域には貫通孔５２−２が形成される。貫通孔５２−２に形成された貫通電極は、画素３１−３の有機光電変換膜において光電変換が行われることによって得られた電荷に応じた信号を、画素３１−３の配線層に伝送するための電極である。
このように、画素間領域の交差する位置に貫通電極を形成することも可能である。
＜６．変形例＞
・変形例１
図２２は、撮像素子１０の断面の変形例を示す図である。図２２に示す構成のうち、図３を参照して説明した構成と同じ構成には同じ符号を付してある。
図２２の例においては、不純物をドープしたポリシリコンにより貫通電極１２１Ａが形成される。貫通電極１２１Ａはポリシリコン電極１２１と一体的に形成される。貫通電極１２１Ａの周りは絶縁膜１７２により被覆される。貫通電極１２１Ａは、電極プラグ２１１を介して下部電極１５３に接続される。
貫通電極１２１Ａは、例えば表面工程において形成される。すなわち、表面工程においては、貫通孔１３１Ａが形成され、絶縁膜１７２の材料となるSiOが貫通孔１３１Ａに埋め込まれる。また、貫通孔１３１Ａに埋め込まれたSiOに貫通電極１２１Ａ用の貫通孔が形成される。
ポリシリコン電極１２１の形成時、ポリシリコン電極１２１と同じ材料の、不純物をドープしたポリシリコンが貫通電極１２１Ａ用の貫通孔に埋め込まれ、貫通電極１２１Ａが形成される。貫通電極１２１Ａとポリシリコン電極１２１が形成された後、配線層１０２の他の構成や支持基板１０１が表面工程において形成される。
電極プラグ２１１は、裏面工程において形成される。裏面工程においては、上述したようにして溝１３１Ｂが形成され、絶縁膜が埋め込まれることによって画素分離部１８１が形成される。画素分離部１８１は、画素分離部１８１の絶縁膜と、貫通電極１２１Ａの周りを被覆する絶縁膜１７２が接するように形成される。
画素分離部１８１に続けて反射防止膜１４１と絶縁膜１４２が上述したようにして形成された後、電極プラグ２１１用の溝が形成され、その溝に、電極プラグ２１１を構成する材料が埋め込まれる。電極プラグ２１１の材料にはTi/W、Ti/TiN/Wなどがある。コンタクト抵抗を低減するために、薄いHigh-k膜とタングステン（W）の積層構造によって電極プラグ２１１を形成するようにしてもよい。
電極プラグ２１１が形成された後、裏面側の他の構成が形成され、図２２に示す画素３１を有する撮像素子１０が製造される。
・変形例２
撮像素子１０を構成する位相差検出用画素について説明する。画素間領域に貫通電極を有する上述した画素を位相差検出用画素として用いることも可能である。
図２３は、位相差検出用画素の例を示す図である。
隣接して並ぶ画素３１−１１と画素３１−１２は位相差検出用画素である。位相差検出用画素である画素３１−１１の受光領域全体のうち、略半分は遮光膜２２１で覆われる。また、画素３１−１２の受光領域全体のうち、略半分は遮光膜２２２で覆われる。
図２４は、位相差検出用画素の遮光膜の配置の例を示す図である。
図２４の上段においては、画素３１の受光領域全体のうち、左右の貫通孔１３１Ａの近傍を除く、略上半分が遮光膜２２１により覆われている。遮光膜２２１によっては貫通孔１３１Ａの近傍を遮光することができず、この場合、位相差検出性能が劣化することになる。
矢印＃１の先に示すように、左右の貫通孔１３１Ａの近傍を覆うようにプラグ２３１，２３２（遮光膜）が形成される。プラグ２３１，２３２は、例えば、貫通電極１７１と同じ材料を用いて、上端部１７１Ａの上に形成される。
図２４において略正方形の形状を有するプラグ２３１は、その中心位置が、画素３１の左側の貫通電極１７１の位置からずれるように形成されている。また、プラグ２３２は、その中心位置が、画素３１の右側の貫通電極１７１の位置からずれるように形成されている。プラグ２３１，２３２の位置は、所望の位相差検出性能を実現可能な位置とされる。
図２５は、図２４の画素３１を有する撮像素子１０の断面の例を示す図である。図２５に示す構成のうち、図３を参照して説明した構成と同じ構成には同じ符号を付してある。
図２５の例においては、画素３１−１の受光領域の一部を覆うように、貫通電極１７１の上端部１７１Ａと同じ層に遮光膜２２１が形成されている。遮光膜２２１は、例えば貫通電極１７１と同じ工程で、上端部１７１Ａから離した位置に形成される。なお、図２５の例においては、上端部１７１Ａの形状が図３に示すものと異なっている。上端部１７１Ａの形状は適宜変更可能である。
上端部１７１Ａの上にはプラグ２３１が形成される。プラグ２３１は、遮光膜２２１が形成されている画素３１−１側に突出する形状を有する。上端部１７１Ａと遮光膜２２１の間をプラグ２３１で覆うことにより、上端部１７１Ａと遮光膜２２１の間から画素３１−１側に光が入り込むのを防ぐことができ、位相差検出性能の劣化を抑えることが可能になる。
・電子機器に適用した例
撮像素子１０は、光学レンズ系等を有するカメラモジュール、撮像機能を有する携帯端末装置（例えばスマートフォンやタブレット型端末）、又は画像読取部に撮像素子を用いる複写機など、撮像素子を有する電子機器全般に搭載可能である。
図２６は、撮像素子を有する電子機器の構成例を示すブロック図である。
図２６の電子機器３００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像素子や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
電子機器３００は、撮像素子１０、DSP回路３０１、フレームメモリ３０２、表示部３０３、記録部３０４、操作部３０５、及び、電源部３０６から構成される。DSP回路３０１、フレームメモリ３０２、表示部３０３、記録部３０４、操作部３０５、及び、電源部３０６は、バスライン３０７を介して相互に接続されている。
撮像素子１０は、光学レンズ系（不図示）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
DSP回路３０１は、撮像素子１０から供給される信号を処理するカメラ信号処理回路である。フレームメモリ３０２は、DSP回路３０１により処理された画像データを、フレーム単位で一時的に保持する。
表示部３０３は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子１０で撮像された動画又は静止画を表示する。記録部３０４は、撮像素子１０で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
操作部３０５は、ユーザによる操作に従い、電子機器３００が有する各種の機能についての操作指令を発する。電源部３０６は、電源を各部に供給する。
図２７は、撮像素子１０の使用例を示す図である。
撮像素子１０は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。すなわち、図２７に示すように、上述した、鑑賞の用に供される画像を撮影する鑑賞の分野だけでなく、例えば、交通の分野、家電の分野、医療やヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、又は、農業の分野において用いられる装置でも、撮像素子１０を使用することができる。
具体的には、上述したように、鑑賞の分野において、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置（例えば図２６の電子機器３００）で、撮像素子１０を使用することができる。
交通の分野において、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置で、撮像素子１０を使用することができる。
家電の分野において、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、撮像素子１０を使用することができる。また、医療やヘルスケアの分野において、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置で、撮像素子１０を使用することができる。
セキュリティの分野において、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置で、撮像素子１０を使用することができる。また、美容の分野において、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置で、撮像素子１０を使用することができる。
スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置で、撮像素子１０を使用することができる。また、農業の分野において、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置で、撮像素子１０を使用することができる。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
・構成の組み合わせ例
本技術は、以下のような構成をとることもできる。
（１）
半導体基板の一方の面側に設けられた光電変換膜と、
画素間領域に形成された画素分離部と、
前記光電変換膜における光電変換によって得られた電荷に応じた信号を前記半導体基板の他方の面側に形成された配線層に伝送する、前記画素間領域に形成された貫通電極と
を有する画素を備える撮像素子。
（２）
前記画素分離部と前記貫通電極は、前記画素分離部の絶縁膜と前記貫通電極の周囲を被覆する絶縁膜とが接するように形成される
前記（１）に記載の撮像素子。
（３）
前記貫通電極は、前記半導体基板に形成された素子分離部上に形成されたポリシリコン電極を介して、前記配線層の読み出し素子に接続される
前記（１）または（２）に記載の撮像素子。
（４）
前記ポリシリコン電極の上部にはシリサイドが設けられる
前記（３）に記載の撮像素子。
（５）
前記貫通電極と前記ポリシリコン電極の間に高誘電率ゲート絶縁膜が設けられる
前記（３）または（４）に記載の撮像素子。
（６）
前記貫通電極は、前記ポリシリコン電極の形成時に、前記ポリシリコン電極の材料となる、不純物をドープしたポリシリコンを貫通孔に埋め込むことによって形成される
前記（３）または（４）に記載の撮像素子。
（７）
前記画素分離部は、前記一方の面側の加工時に、前記画素分離部の絶縁膜と、前記貫通電極の周囲を被覆する絶縁膜が接するように形成される
前記（６）に記載の撮像素子。
（８）
不純物をドープしたポリシリコンによって形成された前記貫通電極は、電極プラグを介して、前記光電変換膜の電極に接続され、
前記貫通電極と前記電極プラグの間に高誘電率ゲート絶縁膜が設けられる
前記（６）または（７）に記載の撮像素子。
（９）
位相差検出用画素である前記画素の受光領域の一部を覆う遮光膜をさらに備え、
前記貫通電極の上端部は、前記貫通電極の周囲を被覆する絶縁膜の上を含む範囲を覆うように形成される
前記（１）乃至（８）のいずれかに記載の撮像素子。
（１０）
前記画素分離部のうち、前記貫通電極の周囲を被覆する絶縁膜と接しない部分を構成する材料に金属を用いる
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
前記画素分離部上に形成された遮光膜をさらに備え、
前記貫通電極の上端部は、前記貫通電極の周囲を被覆する絶縁膜の上を覆い、前記遮光膜と離して形成される
前記（１）乃至（１０）のいずれかに記載の撮像素子。
（１２）
隣接する２つの前記画素の間の前記画素間領域に複数の前記貫通電極が形成される
前記（１）乃至（１１）のいずれかに記載の撮像素子。
（１３）
配線層を含む構成を半導体基板上に形成する表面工程を行い、
前記半導体基板の裏面工程として、
画素分離部を画素間領域に形成するための溝と、光電変換膜における光電変換によって得られた電荷に応じた信号を前記配線層に伝送する貫通電極を前記画素間領域に形成するための貫通孔とを形成し、
前記溝に前記画素分離部を形成し、
前記貫通孔に前記貫通電極を形成し、
前記光電変換膜を形成する
ステップを含む、撮像素子の製造方法。
（１４）
前記溝と前記貫通孔を同じ工程で形成する
前記（１３）に記載の製造方法。
（１５）
前記溝と前記貫通孔を異なる工程で形成する
前記（１３）に記載の製造方法。
（１６）
レンズを含む光学部と、
前記光学部を介して入射された光を受光する、
半導体基板の一方の面側に設けられた光電変換膜と、
画素間領域に形成された画素分離部と、
前記光電変換膜における光電変換によって得られた電荷に応じた信号を前記半導体基板の他方の面側に形成された配線層に伝送する、前記画素間領域に形成された貫通電極と
を有する画素を備える撮像素子と、
前記撮像素子から出力された画素データを処理する信号処理部と
を備える電子機器。
１０ 撮像素子， ３１ 画素， １３１ 半導体基板， １７１ 貫通電極， １８１ 画素分離部

Claims (16)

  1. 半導体基板の一方の面側に設けられた光電変換膜と、
    隣接する上下左右の画素との間のそれぞれの画素間領域に形成された画素分離部と、
    前記光電変換膜における光電変換によって得られた電荷に応じた信号を前記半導体基板の他方の面側に形成された配線層に伝送する、隣接する１つの画素との間の前記画素間領域に形成された貫通電極と
    を有し、
    前記画素分離部の幅が、前記貫通電極と前記貫通電極の周囲を被覆する絶縁膜とが形成される貫通孔の直径よりも狭く、
    前記貫通電極の周囲を被覆する絶縁膜と、前記隣接する１つの画素との間の前記画素間領域の前記画素分離部とが一体的に形成され、
    前記貫通孔の周側面の一部により、前記画素分離部に囲まれる画素領域が、画素の所定の層の見え方において円弧状に凹んで形成される
    画素を備える撮像素子。
  2. 前記画素分離部と前記貫通電極は、前記画素分離部の絶縁膜と前記貫通電極の周囲を被覆する絶縁膜とが接するように形成される
    請求項１に記載の撮像素子。
  3. 前記貫通電極は、前記半導体基板に形成された素子分離部上に形成されたポリシリコン電極を介して、前記配線層の読み出し素子に接続される
    請求項１または２に記載の撮像素子。
  4. 前記ポリシリコン電極の上部にはシリサイドが設けられる
    請求項３に記載の撮像素子。
  5. 前記貫通電極と前記ポリシリコン電極の間に高誘電率ゲート絶縁膜が設けられる
    請求項３または４に記載の撮像素子。
  6. 前記貫通電極は、前記ポリシリコン電極の形成時に、前記ポリシリコン電極の材料となる、不純物をドープしたポリシリコンを前記貫通孔に埋め込むことによって形成される
    請求項３または４に記載の撮像素子。
  7. 前記画素分離部は、前記一方の面側の加工時に、前記画素分離部の絶縁膜と、前記貫通電極の周囲を被覆する絶縁膜が接するように形成される
    請求項６に記載の撮像素子。
  8. 不純物をドープしたポリシリコンによって形成された前記貫通電極は、電極プラグを介して、前記光電変換膜の電極に接続され、
    前記貫通電極と前記電極プラグの間に高誘電率ゲート絶縁膜が設けられる
    請求項６または７に記載の撮像素子。
  9. 位相差検出用画素である前記画素の受光領域の一部を覆う遮光膜をさらに備え、
    前記貫通電極の上端部は、前記貫通電極の周囲を被覆する絶縁膜の上を含む範囲を覆うように形成される
    請求項１乃至８のいずれかに記載の撮像素子。
  10. 前記画素分離部のうち、前記貫通電極の周囲を被覆する絶縁膜と接しない部分を構成する材料に金属を用いる
    請求項１乃至９のいずれかに記載の撮像素子。
  11. 前記画素分離部上に形成された遮光膜をさらに備え、
    前記貫通電極の上端部は、前記貫通電極の周囲を被覆する絶縁膜の上を覆い、前記遮光膜と離して形成される
    請求項１乃至８のいずれかに記載の撮像素子。
  12. 隣接する２つの前記画素の間の前記画素間領域に複数の前記貫通電極が形成される
    請求項１乃至１１のいずれかに記載の撮像素子。
  13. 配線層を含む構成を半導体基板上に形成する表面工程を行い、
    前記半導体基板の裏面工程として、
    画素分離部を隣接する上下左右の画素との間のそれぞれの画素間領域に形成するための溝と、光電変換膜における光電変換によって得られた電荷に応じた信号を前記配線層に伝送する貫通電極および前記貫通電極の周囲を被覆する絶縁膜を隣接する１つの画素との間の前記画素間領域に形成するための貫通孔とを、前記溝の幅が前記貫通孔の直径よりも狭く、前記貫通孔の周側面の一部により、前記溝に囲まれる画素領域が、画素の所定の層の見え方において円弧状に凹むように形成し、
    前記溝に前記画素分離部を形成し、
    前記貫通電極の周囲を被覆する絶縁膜と、前記隣接する１つの画素との間の前記画素間領域の前記画素分離部とが一体的になるように、前記貫通孔に前記貫通電極と、前記貫通電極の周囲を被覆する絶縁膜とを形成し、
    前記光電変換膜を形成する
    ステップを含む、撮像素子の製造方法。
  14. 前記溝と前記貫通孔を同じ工程で形成する
    請求項１３に記載の製造方法。
  15. 前記溝と前記貫通孔を異なる工程で形成する
    請求項１３に記載の製造方法。
  16. レンズを含む光学部と、
    前記光学部を介して入射された光を受光する、
    半導体基板の一方の面側に設けられた光電変換膜と、
    隣接する上下左右の画素との間のそれぞれの画素間領域に形成された画素分離部と、
    前記光電変換膜における光電変換によって得られた電荷に応じた信号を前記半導体基板の他方の面側に形成された配線層に伝送する、隣接する１つの画素との間の前記画素間領域に形成された貫通電極と
    を有し、
    前記画素分離部の幅が、前記貫通電極と前記貫通電極の周囲を被覆する絶縁膜とが形成される貫通孔の直径よりも狭く、
    前記貫通電極の周囲を被覆する絶縁膜と、前記隣接する１つの画素との間の前記画素間領域の前記画素分離部とが一体的に形成され、
    前記貫通孔の周側面の一部により、前記画素分離部に囲まれる画素領域が、画素の所定の層の見え方において円弧状に凹んで形成される
    画素を備える撮像素子と、
    前記撮像素子から出力された画素データを処理する信号処理部と
    を備える電子機器。
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