JP2022036893A - 半導体装置、撮像装置及び電子機器 - Google Patents

半導体装置、撮像装置及び電子機器 Download PDF

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Abstract

【課題】電界効果トランジスタのゲート制御性の向上が可能な半導体装置、撮像装置及び電子機器を提供する。【解決手段】半導体装置は、半導体基板と、半導体基板に設けられた電界効果トランジスタと、を備える。電界効果トランジスタは、チャネルが形成される第１導電型の半導体領域と、半導体領域を覆うゲート電極と、半導体領域とゲート電極との間に配置されたゲート絶縁膜と、を有する。半導体領域は、上面と、ゲート電極のゲート幅方向において上面の一方の側に位置する第１側面と、を有する。ゲート電極は、上面とゲート絶縁膜を介して向かい合う第１部位と、第１側面とゲート絶縁膜を介して向かい合う第２部位と、を有する。ゲート絶縁膜は、上面と第１部位との間に位置する第１膜部と、第１側面と第２部位との間に位置する第２膜部と、を有する。第２膜部の膜厚は、上面に近い側の部位よりも上面から遠い側の部位の方が薄い。【選択図】図４

Description

本開示は、半導体装置、撮像装置及び電子機器に関する。
ゲート電極の一部が半導体基板に埋め込まれた構造を有する電界効果トランジスタが知られている。例えば、特許文献１には、半導体基板の表面に平面的に形成される平面部から半導体基板の内部に向かって埋め込まれるように形成されたフィン部を有するゲート電極と、フィン部の側面に絶縁膜を介して接するチャネル領域と、を有するトランジスタが開示されている。
特開２０１７－１８３６３６号公報
フィン部の側面と絶縁膜を介して接するチャネル領域の下部は、チャネル領域の上部と比べて、ウェルの電位の影響を受け易い。例えば、チャネル領域の下部にウェルの電位が回り込み、電流が流れにくくなる場合がある。これにより、電界効果トランジスタのゲート制御性が低下する可能性がある。
本開示はこのような事情に鑑みてなされたもので、電界効果トランジスタのゲート制御性の向上が可能な半導体装置、撮像装置及び電子機器を提供することを目的とする。
本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板に設けられた電界効果トランジスタと、を備える。前記電界効果トランジスタは、チャネルが形成される第１導電型の半導体領域と、前記半導体領域を覆うゲート電極と、前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する。前記半導体領域は、上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有する。前記ゲート電極は、前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有する。前記ゲート絶縁膜は、前記上面と前記第１部位との間に位置する第１膜部と、前記第１側面と前記第２部位との間に位置する第２膜部と、を有する。前記第２膜部の膜厚は、前記上面に近い側の部位よりも前記上面から遠い側の部位の方が薄い。
これによれば、第２膜部の薄膜化により、第２膜部と接するチャネル下部は、ゲート電極の電位の影響を受けてポテンシャルが上昇し易くなり、電流が流れ易くなる。これにより、電界効果トランジスタは、チャネル全体により均一に電流を流すことができる。チャネルにおいて電流が流れる範囲が広がることで実効的なトランジスタサイズが拡大されるため、電界効果トランジスタは、相互コンダクタンスｇｍを改善することができ、ゲート制御性を向上させることが可能となる。
また、第２膜部の薄膜化により、チャネル下部は全体的にポテンシャルが上昇し易くなるため、第２膜部との界面における電子密度（すなわち、界面電子密度）を低減することできる。これにより、電界効果トランジスタは、界面電子密度に起因するノイズを低減することができ、ノイズ特性を改善することができる。
本開示の一態様に係る撮像装置は、光電変換を行うセンサ画素と、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路と、を備える。前記読み出し回路は、前記センサ画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有する。前記増幅トランジスタ及び前記選択トランジスタの少なくとも一方は、チャネルが形成される第１導電型の半導体領域と、前記半導体領域を覆うゲート電極と、前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する。前記半導体領域は、上面と、前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有する。前記ゲート電極は、前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有する。前記ゲート絶縁膜は、前記上面と前記第１部位との間に位置する第１膜部と、前記第１側面と前記第２部位との間に位置する第２膜部と、を有する。前記第２膜部の膜厚は、前記上面に近い部位よりも前記上面から遠い部位の方が薄い。
これによれば、増幅トランジスタ及び選択トランジスタの少なくとも一方の相互コンダクタンスｇｍやノイズ特性を改善することができるので、撮像装置の動作速度の高速化や低ノイズ化が可能である。
本開示の一態様に係る電子機器は、上記の撮像装置を備える。これによれば、撮像装置に含まれる増幅トランジスタ及び選択トランジスタの少なくとも一方について、相互コンダクタンスｇｍやノイズ特性を改善することができる。これにより、撮像装置を備える電子機器の動作速度の高速化や低ノイズ化が可能である。
図１は、本開示の実施形態１に係る半導体装置の構成例を示す平面図である。 図２は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図３は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図４は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図５は、本開示の実施形態１に係る半導体装置の製造方法を工程順に示す断面図である。 図６は、本開示の実施形態１に係るＭＯＳトランジスタにおいて、ゲート電極に閾値以上の電圧が印加され、オン電流が流れる状態にある半導体領域（チャネル領域）のポテンシャル分布を示すイメージ図である。 図７は、本開示の比較例に係るＭＯＳトランジスタにおいて、ゲート電極に閾値以上の電圧が印加され、オン電流が流れる状態にあるチャネル領域のポテンシャル分布をシミュレーションした結果を示す図である。 図８は、埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す図である。 図９は、表面チャネル型のＮＭＯＳトランジスタを用いた場合の電子密度プロファイルを示す図である。 図１０は、埋め込みチャネル型のＮＭＯＳトランジスタを用いた場合の電子密度プロファイルを示す図である。 図１１は、本開示の実施形態２に係る半導体装置の構成例を示す断面図である。 図１２は、本開示の実施形態に係る撮像装置の構成例を示す図である。 図１３は、本開示の実施形態１に係る画素ユニットの構成例を示す回路図である。 図１４は、本開示の実施形態３に係る画素ユニットの構成例を示す断面図である。 図１５は、本開示の実施形態３に係る画素ユニットの構成例を示す平面図である。 図１６は、本開示の実施形態４に係る画素ユニットの構成例を示す断面図である。 図１７は、本開示の実施形態５に係る画素ユニットの構成例を示す平面図である。 図１８は、本開示の実施形態５に係る画素ユニットに含まれる、増幅トランジスタ及び選択トランジスタの構成例を示す平面図である。 図１９は、本開示の実施形態５に係る画素ユニットに含まれる、増幅トランジスタ及び選択トランジスタの構成例を示す断面図である。 図２０は、本開示の実施形態５に係る画素ユニットに含まれる、増幅トランジスタ及び選択トランジスタの構成例を示す断面図である。 図２１は、本開示の実施形態６に係る半導体装置が備えるＭＯＳトランジスタの構成例１を示す断面図である。 図２２は、本開示の実施形態６に係る半導体装置が備えるＭＯＳトランジスタの構成例２を示す断面図である。 図２３は、本開示の実施形態６に係る半導体装置が備えるプレーナ型のＭＯＳトランジスタの構成例を示す断面図である。 図２４は、本開示の実施形態９に係る画素ユニットの構成例を示す断面図である。 図２５は、本開示の実施形態１０に係る画素ユニットの構成例を示す図である。 図２６は、本開示の実施形態１０に係る画素ユニットの構成例を示す平面図である。 図２７は、上述の撮像装置を用いたイメージセンサの使用例を示す図である。 図２８は、本技術を適用した電子機器の構成例を示すブロック図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述する半導体基板１０の表面１０ａに平行な方向である。Ｚ軸方向は、半導体基板１０の表面１０ａの法線方向である。Ｚ軸方向は、Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。また、以下の説明において、「平面視」とは、半導体基板１０の表面１０ａの法線方向（すなわち、Ｚ軸方向）から見ることを意味する。
また、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｐやｎに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐ（または、同じｎとｎ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
＜実施形態１＞
（半導体装置の構成例）
図１は、本開示の実施形態１に係る半導体装置１の構成例を示す平面図である。図２から図４は、本開示の実施形態１に係る半導体装置１の構成例を示す断面図である。図２は、図１をＸ軸方向に平行なＡ１－Ａ´１線で切断した断面を示している。図３は、図１をＸ軸方向に平行なＢ１－Ｂ´１線で切断した断面を示している。図４は、図１をＹ軸方向に平行なＣ１－Ｃ´１線で切断した断面を示している。
図２から図４に示すように、実施形態１に係る半導体装置１は、半導体基板１０と、半導体基板１０の表面１０ａ側に設けられたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴｒ（本開示の「電界効果トランジスタ」の一例）と、を備える。半導体基板１０は、例えば単結晶のシリコンで構成されている。ＭＯＳトランジスタＴｒは、半導体基板１０の表面１０ａ側に設けられた素子分離層１１によって、他の素子から電気的に分離されている。素子分離層１１は絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ２膜）で構成されている。
ＭＯＳトランジスタＴｒは、ｎ型のＭＯＳトランジスタである。ＭＯＳトランジスタＴｒは、チャネルが形成されるｐ型の半導体領域１３と、半導体領域１３を覆うゲート電極１５と、半導体領域１３とゲート電極１５との間に配置されたゲート絶縁膜１７と、半導体基板１０に設けられたｎ型のソース領域１９と、半導体基板１０に設けられたｎ型のドレイン領域２１と、を有する。半導体領域１３にＭＯＳトランジスタＴｒのチャネルが形成されるため、以下の説明では、半導体領域１３をチャネル領域と呼んでもよい。
半導体領域１３は、半導体基板１０の一部であり、単結晶のシリコンで構成されている。または、半導体領域１３は、エピタキシャル成長法によって、半導体基板１０上に形成された単結晶のシリコン層であってもよい。半導体領域１３は、半導体基板１０の表面１０ａ側の一部をエッチングすることにより形成された部位であり、その形状は例えばフィン（Ｆｉｎ）形状である。半導体基板１０の表面１０ａの法線方向（例えば、Ｚ軸方向）からの平面視で、半導体領域１３は、例えば、ゲート長方向（例えば、Ｘ軸方向）に長く、ゲート幅方向（例えば、Ｙ軸方向）に短い形状を有する。すなわち、半導体領域１３は、平面視で、Ｘ軸方向に長く、Ｙ軸方向に短い長方形の形状を有する。
図４に示すように、半導体領域１３は、上面１３ａと、第１側面１３ｂ及び第２側面１３ｃと、を有する。上面１３ａは、半導体基板１０の表面１０ａの一部である。上面１３ａは、Ｘ軸方向及びＹ軸方向に平行である。第１側面１３ｂは、Ｙ軸方向において上面１３ａの一方の側（図４では左側）に位置する。第２側面１３ｃは、Ｙ軸方向において上面１３ａの他方の側（図４では右側）に位置する。第１側面１３ｂ、第２側面１３ｃは、上面１３ａと交差する方向に延びている。
例えば、第１側面１３ｂの一部であって、上面１３ａに近い側に位置する側面（すなわち、第１側面１３ｂの上部）は、Ｘ軸方向及びＺ軸方向に平行（または、ほぼ平行）な面で構成されている。また、第１側面１３ｂの他の一部であって、上面１３ａから遠い側に位置する側面（すなわち、第１側面１３ｂの下部）は、上面１３ａから遠ざかるにしたがって半導体領域１３の外側へ徐々に広がる曲面で構成されている。同様に、第２側面１３ｃの一部であって、上面１３ａに近い側に位置する側面（すなわち、第２側面１３ｃの上部）は、Ｘ軸方向及びＺ軸方向に平行（または、ほぼ平行）な面で構成されている。また、第２側面１３ｃの他の一部であって、上面１３ａから遠い側に位置する側面（すなわち、第２側面１３ｃの下部）は、上面１３ａから遠ざかるにしたがって半導体領域１３の外側へ徐々に広がる曲面で構成されている。これにより、半導体領域１３をＹ－Ｚ平面で切断した断面は、上面１３ａ側の部位（すなわち、上部）よりも下部の方がＹ軸方向に長く、下部がラウンディングしている形状を有する。
ゲート電極１５は、ゲート絶縁膜１７を介して半導体領域１３を覆っている。例えば、ゲート電極１５は、半導体領域１３の上面１３ａとゲート絶縁膜１７を介して向かい合う第１部位１５１と、半導体領域１３の第１側面１３ｂとゲート絶縁膜１７を介して向かい合う第２部位１５２と、半導体領域１３の第２側面１３ｃとゲート絶縁膜１７を介して向かい合う第３部位１５３と、を有する。第１部位１５１の下面に、第２部位１５２と第３部位１５３とがそれぞれ接続している。Ｙ軸方向において、半導体領域１３の一方の側にゲート電極１５の第２部位１５２が配置され、半導体領域１３の他方の側にゲート電極１５の第３部位１５３が配置されている。半導体領域１３は、ゲート電極１５の第２部位１５２と第３部位１５３とによって、左右両側から挟まれている。
これにより、ゲート電極１５は、半導体領域１３の上面１３ａと、第１側面１３ｂと、第２側面１３ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極１５は、半導体領域１３に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。ゲート電極１５は、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されている。
なお、第１部位１５１を水平ゲート電極と呼んでもよい。第２部位１５２及び第３部位１５３をそれぞれ垂直ゲート電極又はフィン（Ｆｉｎ）部と呼んでもよい。また、ＭＯＳトランジスタＴｒは、半導体基板１０の表面１０ａ側が掘り込まれ、その掘り込まれた領域にゲート電極１５の第２部位１５２と第３部位１５３とが配置されている形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。または、ＭＯＳトランジスタＴｒは、ゲート電極１５がフィン部を有することから、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよい。あるいは、ＭＯＳトランジスタＴｒは、上記２つの特徴を有することから、掘り込みＦｉｎＦＥＴと呼んでもよい。
ゲート絶縁膜１７は、半導体領域１３の上面１３ａと、第１側面１３ｂと、第２側面１３ｃとを連続して覆うように設けられている。ゲート絶縁膜１７は、半導体領域１３の上面１３ａとゲート電極１５の第１部位１５１との間に位置する第１膜部１７１と、半導体領域１３の第１側面１３ｂとゲート電極１５の第２部位１５２との間に位置する第２膜部１７２と、半導体領域１３の第２側面１３ｃとゲート電極１５の第３部位１５３との間に位置する第３膜部１７３と、を有する。
第１膜部１７１の膜厚は均一又はほぼ均一である。第２膜部１７２の膜厚は、上面１３ａに近い側の部位（すなわち、第２膜部１７２の上部）よりも上面１３ａから遠い側の部位（すなわち、第２膜部１７２の下部）の方が薄い。例えば、第２膜部１７２の膜厚は、上面１３ａから遠ざかるにしたがって薄くなっている。同様に、第３膜部１７３の膜厚は、上面１３ａに近い側の部位（すなわち、第３膜部１７３の上部）よりも上面１３ａから遠い側の部位（すなわち、第３膜部１７３の下部）の方が薄い。例えば、第３膜部１７３の膜厚は、上面１３ａから遠ざかるにしたがって薄くなっている。ゲート絶縁膜１７は、例えばＳｉＯ２膜で構成されている。
ソース領域１９及びドレイン領域２１は、それぞれ、半導体基板１０の表面１０ａ側に設けられている。ゲート長方向（例えば、Ｘ軸方向）において、ソース領域１９は半導体領域１３の一方の側に接続し、ドレイン領域２１は半導体領域１３の他方の側に接続している。
なお、図示しないが、ＭＯＳトランジスタＴｒは、サイドウォールを備えてもよい。サイドウォールは、ゲート電極１５の周囲に設けられる。サイドウォールは、例えばシリコン窒化膜（ＳｉＮ）又はシリコン酸化膜（ＳｉＯ２）などの絶縁膜で構成される。
（半導体装置の製造方法）
次に、図１から図４に示した半導体装置１の製造方法を説明する。半導体装置１は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図５は、本開示の実施形態１に係る半導体装置１の製造方法を工程順に示す断面図である。図５のステップＳＴ１に示すように、製造装置は、半導体基板１０の表面１０ａ上に絶縁膜５１、酸化膜５３、及び、レジストパターン（図示せず）をこの順で形成する。半導体基板１０は、例えばバルクのシリコン基板である。絶縁膜５１は、例えばシリコン窒化膜（ＳｉＮ膜）である。酸化膜５３は、例えばシリコン酸化膜（ＳｉＯ２膜）である。絶縁膜５１及び酸化膜５３の形成は、ＣＶＤ法で行われる。
次に、製造装置は、レジストパターンをマスクに用いて、酸化膜５３をエッチングする。酸化膜５３がレジストパターンの形状にパターニングされた後、製造装置はレジストパターンを除去する。次に、製造装置は、パターニングされた酸化膜５３をマスクに用いて絶縁膜５１をエッチングする。これにより、製造装置は、絶縁膜５１で構成されるパターン（すなわち、ハードマスク）を形成する。次に、製造装置は、絶縁膜５１で構成されるハードマスクを用いて、半導体基板１０の表面１０ａ側をエッチングする。これにより、半導体基板１０の表面１０ａ側にトレンチＨ１が形成される。また、トレンチＨ１が形成されることにより、半導体基板１０上に半導体領域１３が画定される。
なお、製造装置は、絶縁膜５１を形成する前に、半導体基板１０にｐ型のウェルを形成してもよい。このウェルは、半導体基板１０の内部（例えば、表面１０ａから深さ方向に一定の距離だけ離れた位置）に埋め込むように形成されるｐ型の埋め込みウェルであってもよいし、半導体基板１０の表面１０ａに面するように形成されるｐ型のウェルであってもよいし、その両方であってもよい。前者の一例として、後述の図１４に示すｐ型のウェル層３１２（本開示の「不純物拡散層」の一例）が挙げられる。後者の例として、後述の図１４に示すｐ－型のウェル層３１１が挙げられる。半導体基板１０にｐ型のウェルが形成される場合、製造装置は、このウェルの一部をエッチングしてトレンチＨ１を形成してもよい。
次に、図５のステップＳＴ２に示すように、製造装置は、ＣＶＤ法により、半導体基板１０上に絶縁膜を堆積してトレンチＨ１を埋め込む。この絶縁膜は、例えばＳｉＯ２膜である。次に、製造装置は、この絶縁膜の表面にＣＭＰ処理を施し平坦化することによって、この絶縁膜から素子分離層１１を形成する。このＣＭＰ処理では、絶縁膜５１がストッパとして機能するため、絶縁膜５１と素子分離層１１は表面が面一（または、ほぼ面一）となる。
次に、図５のステップＳＴ３に示すように、製造装置は、素子分離層１１上にレジストパターン５５を形成する。そして、製造装置は、レジストパターン５５をマスクに用いて、素子分離層１１をエッチングする。これにより、半導体領域１３の両側にトレンチＨ２が形成される。トレンチＨ２が形成された後、製造装置はレジストパターン５５を除去する。
次に、製造装置は、絶縁膜５１をエッチングして除去する。そして、図５のステップＳＴ４に示すように、製造装置は、絶縁膜５１を除去することにより露出した半導体領域１３の上面１３ａと、トレンチＨ２を形成することにより露出した半導体領域１３の第１側面１３ｂ及び第２側面１３ｃとを熱酸化して、ゲート絶縁膜１７を形成する。半導体領域１３の上面１３ａにはゲート絶縁膜１７の第１膜部１７１が形成され、半導体領域１３の第１側面１３ｂにはゲート絶縁膜１７の第２膜部１７２が形成され、半導体領域１３の第２側面１３ｃにはゲート絶縁膜１７の第３膜部１７３が形成される。
半導体領域１３の両側に位置するトレンチＨ２の幅が狭いため、ゲート絶縁膜１７の形成工程では、トレンチＨ２の開口側と比べて、トレンチＨ２の底部側には酸化種（例えば、酸素（Ｏ２）ガス）が届きにくい。例えば、第１側面１３ｂと素子分離層１１との間の距離をｗ１とし、第２側面１３ｃと素子分離層１１との間の距離をｗ２とし、素子分離層１１の厚さをｄとすると、Ｗ１＝Ｗ２＜ｄとなっている。上記の距離ｗ１、ｗ２は、素子分離層１１の厚さｄよりも短い。距離ｗ１、ｗ２はトレンチＨ２の幅に相当し、厚さｄはトレンチＨ２の深さに相当する。
このように、トレンチＨ２は幅が狭く、底部側に酸化種が届きにくいため、ゲート絶縁膜１７はトレンチＨ２の底部に近づくほど薄く形成される。例えば、第２膜部１７２は、上面１３ａから遠ざかる（すなわち、下部に近づく）にしたがって薄くなるように形成される。第３膜部１７３も、上面１３ａから遠ざかる（すなわち、下部に近づく）にしたがって薄くなるように形成される。
次に、図５のステップＳＴ５に示すように、製造装置は、ＣＶＤ法を用いて、半導体基板１０上にポリシリコン（ｐｏｌｙ－Ｓｉ）等の電極部材を成膜して、トレンチＨ２を埋め込む。そして、製造装置は、電極部材をパターニングして、ゲート電極１５を形成する。その後、製造装置は、ゲート電極１５をマスクに用いて半導体基板１０にｎ型不純物をイオン注入し、注入したｎ型不純物を活性化するための熱処理を半導体基板１０に施す。これにより、ソース領域１９及びドレイン領域２１（図１から図３参照）が形成される。以上の工程を経て、図１から図４に示したＭＯＳトランジスタＴｒが完成する。
（ポテンシャルの比較）
図６は、本開示の実施形態１に係るＭＯＳトランジスタＴｒにおいて、ゲート電極１５に閾値以上の電圧が印加され、オン電流が流れる状態にある半導体領域（チャネル領域）１３のポテンシャル分布を示すイメージ図である。図７は、本開示の比較例に係るＭＯＳトランジスタＴｒ´において、ゲート電極に閾値以上の電圧が印加され、オン電流が流れる状態にあるチャネル領域１３´のポテンシャル分布をシミュレーションした結果を示す図である。図６及び図７において、線Ｐ１からＰ８は、チャネル領域の下側に位置するウェルからの電位を模式的に示す線であって、電位の等しい地点を結ぶ等電位線である。線Ｐ１からＰ８において、線Ｐ１は最も電位が高い等電位線であり、線Ｐ８は最も電位が低い等電位線である。線Ｐ１からＰ８は、Ｐの後に付された数字が大きくなるほど電位が低くなっている。
図７の比較例に係るＭＯＳトランジスタＴｒ´において、図６に示す実施形態１に係るＭＯＳトランジスタＴｒとの違いは、ゲート絶縁膜の厚さにある。図６に示すように、ＭＯＳトランジスタＴｒのゲート絶縁膜１７は、チャネル領域１３の下部に近づくにしたがって厚さが薄くなっている。これに対して、図７に示すＭＯＳトランジスタＴｒ´のゲート絶縁膜１７´は、厚さが均一となっている。
図６及び図７を比較して分かるように、本開示の実施形態１に係るＭＯＳトランジスタＴｒのゲート絶縁膜１７は、チャネル領域１３の下部に近づくにしたがって厚さが薄くなっているため、チャネル領域１３の下部ほどゲート電極の電位が伝わり易く、ウェルからの電位が回りこみ難くなっている。これにより、ＭＯＳトランジスタＴｒでは、チャネル領域１３の下部全体において、ポテンシャルは高く、電流が流れ易くなっている。チャネル領域１３の下部の内部においても、電流が流れ易くなっている。これにより、チャネル領域１３の下部において、ゲート絶縁膜１７との界面に電子が集中することを抑制することができ、ゲート絶縁膜１７との界面における電子密度（すなわち、界面電子密度）を低減することができる。
（界面電子密度とノイズとの関係）
界面電子密度が小さくなる（電子数少）になるほどノイズが小さくなる傾向がある。本開示の実施形態１に係るＭＯＳトランジスタＴｒは、チャネル領域１３の下部の界面電子密度を低減することができるため、ノイズの低減が可能である。
界面電子密度とノイズ（例えば、１／ｆノイズ）との関係について、より詳しく説明する。図８は、埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す図である。図９は、表面チャネル型のＮＭＯＳトランジスタを用いた場合の電子密度プロファイルを示す図である。図１０は、埋め込みチャネル型のＮＭＯＳトランジスタを用いた場合の電子密度プロファイルを示す図である。
図９に示すように、表面チャネル型ＮＭＯＳトランジスタでは、ゲート絶縁膜と半導体基板との界面（すなわち、半導体基板の表面近傍）にチャネルが形成されて電流が流れる。これに対して、図１０に示すように、埋込みチャネル型ＮＭＯＳトランジスタでは、ゲート絶縁膜と半導体基板との界面だけでなく、ゲート絶縁膜から離れた半導体基板内部にもチャネルが形成されて電流が流れる。
ゲート絶縁膜と半導体基板との界面に電流が流れるということは、界面電子密度が大きくなるということである。図８に示すように、埋込みチャネル型ＮＭＯＳトランジスタ及び表面チャネル型ＮＭＯＳトランジスタのいずれも、界面を流れる電流に依存して（すなわち、界面電子密度に依存して）ノイズ特性が変化する。
（実施形態１の効果）
以上説明したように、本開示の実施形態１に係る半導体装置１は、半導体基板１０と、半導体基板１０に設けられたＭＯＳトランジスタＴｒと、を備える。ＭＯＳトランジスタＴｒは、チャネルが形成されるｐ型の半導体領域１３と、半導体領域１３を覆うゲート電極１５と、半導体領域１３とゲート電極１５との間に配置されたゲート絶縁膜１７と、を有する。半導体領域１３は、上面１３ａと、ゲート電極１５のゲート幅方向において上面１３ａの一方の側に位置する第１側面１３ｂと、を有する。ゲート電極１５は、上面１３ａとゲート絶縁膜１７を介して向かい合う第１部位１５１と、第１側面１３ｂとゲート絶縁膜１７を介して向かい合う第２部位１５２と、を有する。ゲート絶縁膜１７は、上面１３ａと第１部位１５１との間に位置する第１膜部１７１と、第１側面１３ｂと第２部位１５２との間に位置する第２膜部１７２と、を有する。第２膜部１７２の膜厚は、上面１３ａに近い側の部位よりも上面１３ａから遠い側の部位の方が薄い。例えば、第２膜部１７２の膜厚は、上面１３ａから遠ざかるにしたがって薄くなっている。
これによれば、第２膜部１７２の薄膜化により、第２膜部１７２と接するチャネル下部は、ゲート電極１５の電位の影響を受けてポテンシャルが上昇し易くなり、電流が流れ易くなる。これにより、ＭＯＳトランジスタＴｒは、チャネル全体により均一に電流を流すことができる。チャネルにおいて電流が流れる範囲が広がることで実効的なトランジスタサイズが拡大されるため、ＭＯＳトランジスタＴｒは、相互コンダクタンスｇｍを改善することができ、ゲート制御性を向上させることが可能となる。
また、第２膜部１７２の薄膜化により、チャネル下部は全体的にポテンシャルが上昇し易くなるため、界面電子密度を低減することできる。これにより、ＭＯＳトランジスタＴｒは、界面電子密度に起因するノイズを低減することができ、ノイズ特性を改善することができる。
また、本開示の実施形態１に係る半導体装置１において、半導体領域１３は、ゲート幅方向において上面１３ａの他方の側に位置する第２側面１３ｃ、をさらに有する。ゲート電極１５は、第２側面１３ｃとゲート絶縁膜１７を介して向かい合う第３部位１５３、をさらに有する。ゲート絶縁膜１７は、第２側面１３ｃと第３部位１５３との間に位置する第３膜部１７３、をさらに有する。第３膜部１７３の膜厚は、上面１３ａに近い側の部位よりも上面１３ａから遠い側の部位の方が薄い。例えば、第３膜部１７３の膜厚は、上面１３ａから遠ざかるにしたがって薄くなっている。
これによれば、チャネル下部において第３膜部１７３と接する部分もポテンシャルが上昇し易くなり、電流が流れ易くなる。これにより、実効的なトランジスタサイズがさらに拡大されるため、ＭＯＳトランジスタＴｒは、相互コンダクタンスｇｍをさらに改善することができ、ゲート制御性をさらに向上させることが可能となる。また、チャネル下部において第３膜部１７３と接する部分も、界面電子密度を低減することできるため、ＭＯＳトランジスタＴｒは、ノイズ特性をさらに改善することができる。
＜実施形態２＞
図１１は、本開示の実施形態２に係る半導体装置１Ａの構成例を示す断面図である。図１１に示すように、実施形態２に係る半導体装置１Ａは、半導体基板１０と、半導体基板１０の表面１０ａ側に設けられたＭＯＳトランジスタＴｒＡ（本開示の「電界効果トランジスタ」の一例）と、を備える。半導体装置１Ａにおいては、トレンチＨ２の下部に行くほどＭＯＳトランジスタＴｒＡのゲート絶縁膜１７の膜厚は薄くなり、トレンチＨ２の底部では絶縁膜が厚くなっている。
例えば、半導体装置１Ａは、Ｚ軸方向において半導体基板１０とゲート電極１５の第２部位１５２との間に配置された第１絶縁厚膜部１７４と、Ｚ軸方向において半導体基板１０とゲート電極１５の第３部位１５３との間に配置された第２絶縁厚膜部１７５と、を備える。第１絶縁厚膜部１７４は第２膜部１７２よりも膜厚が厚い。第２絶縁厚膜部１７５は第３膜部１７３よりも膜厚が厚い。
例えば、第１絶縁厚膜部１７４及び第２絶縁厚膜部１７５は、ゲート絶縁膜１７の一部であってもよい。第１絶縁厚膜部１７４及び第２絶縁厚膜部１７５は、レーザＣＶＤなどの指向性のある絶縁膜堆積方法（または、指向性のある酸化方法）を用いてトレンチＨ２の底面に形成してもよい。第１絶縁厚膜部１７４及び第２絶縁厚膜部１７５の形成後に、熱酸化処理を行って、ゲート絶縁膜１７の第１膜部１７１、第２膜部１７２及び第３膜部１７３を形成してもよい。このような工程を経ることで、第２膜部１７２は第１絶縁厚膜部１７４と一体となるように形成され、第３膜部１７３は第２絶縁厚膜部１７５と一体となるように形成される。
本開示の実施形態２に係る半導体装置１Ａは、実施形態１に係る半導体装置１の構成を備えるため、実施形態１と同様の効果を奏する。
また、半導体装置１Ａは、第１絶縁厚膜部１７４を備えることによって、ゲート電極１５の第２部位１５２と半導体基板１０との間の容量を低減するとともに、第２部位１５２と半導体基板１０との間の絶縁信頼性を高めることが可能である。同様に、半導体装置１Ａは、第２絶縁厚膜部１７５を備えることによって、ゲート電極１５の第３部位１５３と半導体基板１０との間の容量を低減するとともに、第３部位１５３と半導体基板１０との間の絶縁信頼性を高めることが可能である。
＜実施形態３＞
本開示の実施形態では、上記のＭＯＳトランジスタＴｒ、ＴｒＡの少なくとも一方を撮像装置に適用してもよい。
（撮像装置の全体構成例）
図１２は、本開示の実施形態に係る撮像装置１００の構成例を示す図である。図１２に示す撮像装置１００は、例えば、ＣＭＯＳ固体撮像装置である。図１２に示すように、撮像装置１００は、基板１１１に、複数の光電変換素子を含むセンサ画素１０２が規則的に２次元的に配列された画素領域（いわゆる、撮像領域）１０３と、周辺回路部とを有して構成される。センサ画素１０２は、光電変換素子となるフォトダイオードと、複数の画素トランジスタ（いわゆる、ＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。複数の画素トランジスタは、上記３つのトランジスタに選択トランジスタ追加して、４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。
センサ画素１０２は、共有画素構造とすることもできる。共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフュージョンと、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素構造では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、転送トランジスタを除く他の１つずつの画素トランジスタを共有して構成される。
周辺回路部は、垂直駆動回路１０４と、カラム信号処理回路１０５と、水平駆動回路１０６と、出力回路１０７と、制御回路１０８などを有して構成される。
制御回路１０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像装置の内部情報などのデータを出力する。すなわち、制御回路１０８は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、これらの信号を垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６等に入力する。
垂直駆動回路１０４は、例えばシフトレジスタによって構成され、画素駆動線１１３を選択し、選択された画素駆動線１１３に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路１０４は、画素領域１０３の各センサ画素１０２を行単位で順次垂直方向に選択走査し、垂直信号線１０９を通して、各センサ画素１０２の光電変換素子において受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路１０５に供給する。
カラム信号処理回路１０５は、センサ画素１０２の例えば列ごとに配置されており、１行分のセンサ画素１０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路１０５は、センサ画素１０２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路１０５の出力段には水平選択スイッチ（図示せず）が水平信号線１１０との間に接続されて設けられる。
水平駆動回路１０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から画素信号を水平信号線１１０に出力させる。
出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、出力回路１０７は、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行う場合もある。入出力端子１１２は、外部と信号のやりとりをする。
（画素の構成例）
図１３は、本開示の実施形態１に係る画素ユニットＰＵの構成例を示す回路図である。撮像装置１００は、画素共有構造を有してもよい。例えば、図１３に示すように、撮像装置１００では、４つのセンサ画素１０２が１つの読み出し回路１２２に電気的に接続されて、１つの画素ユニットＰＵを構成していてもよい。４つのセンサ画素１０２は、１つの読み出し回路１２２を共有しており、４つのセンサ画素１０２の各出力は共有する読み出し回路１２２に入力される。各センサ画素１０２は、互いに共通の構成要素を有する。
各センサ画素１０２は、例えば、フォトダイオードＰＤ（光電変換素子の一例）と、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソース領域に電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレイン領域がフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は画素駆動線１１３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
１つの読み出し回路１２２を共有する各センサ画素１０２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路１２２の入力端に電気的に接続されている。読み出し回路１２２は、例えば、増幅トランジスタＡＭＰと、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとを有する。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
リセットトランジスタＲＳＴのソース領域（読み出し回路１２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレイン領域が電源線ＶＤＤ及び増幅トランジスタＡＭＰのドレイン領域に電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は画素駆動線１１３（図１２参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース領域が選択トランジスタＳＥＬのドレイン領域に電気的に接続されており、増幅トランジスタＡＭＰのゲート電極がリセットトランジスタＲＳＴのソース領域に電気的に接続されている。選択トランジスタＳＥＬのソース領域（読み出し回路１２２の出力端）が垂直信号線１０９に電気的に接続されており、選択トランジスタＳＥＬのゲート電極が画素駆動線１１３（図１２参照）に電気的に接続されている。
転送トランジスタＴＲは、ゲート電極に供給される制御信号にしたがってオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。
増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１０９を介してカラム信号処理回路１０５に出力する。
選択トランジスタＳＥＬは、読み出し回路１２２からの画素信号の出力タイミングを制御する。すなわち、選択トランジスタＳＥＬがオン状態となっているときに、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の画素信号が出力可能となる。
転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬのいずれか１つ以上は、実施形態１で説明したＭＯＳトランジスタＴｒ又は実施形態２で説明したＭＯＳトランジスタＴｒＡで構成されている。
（画素ユニットの構成例）
図１４は、本開示の実施形態３に係る画素ユニットＰＵの構成例を示す断面図である。なお、図１４に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図１４に示す断面図は、撮像装置１００に含まれる画素ユニットＰＵの構成を紙面でわかり易く説明するために、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している部分を含む。画素ユニットＰＵの実際の配置は、後述する図１５がより正確に示している。
図１４に示すように、撮像装置１００は、半導体基板３０１を備える。半導体基板３０１は、例えばシリコン基板である。半導体基板３０１は、図１２に示した基板１１１の少なくとも一部を構成している。半導体基板３０１の表面３０１ａの一部及びその近傍には、ｐ－型のウェル層３１１が設けられている。また、ｐ－型のウェル層３１１よりも深い領域（図１６では、下側の領域）に、ウェル層３１１よりもｐ型不純物の濃度が高いｐ型のウェル層３１２と、ｎ型の不純物拡散層で構成されるフォトダイオードＰＤとが設けられている。
ｐ－型のウェル層３１１に、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴ等の画素トランジスタのチャネルが形成される。ｐ型のウェル層３１２は、これら画素トランジスタのチャネルの下方に位置する。図１４及び後述の図１６に示す例では、ｐ－型のウェル層３１１が本開示の「半導体領域」の一例となり、ｐ型のウェル層３１２が本開示の「不純物拡散層」の一例となる。
ｐ型のウェル層３１２は、ｐ－型のウェル層３１１とフォトダイオードＰＤとの間に介在しており、フォトダイオードＰＤの表面を広く覆っている。ｐ型のウェル層３１２は、ＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）層として機能してもよい。これにより、フォトダイオードＰＤは、半導体基板３０１の表面３０１ａに結晶欠陥が生じ、結晶欠陥を介して電子が抜け易い場合でも、暗電流の発生を抑制することができる。
半導体基板３０１の表面３０１ａ側と反対の裏面側が光入射面である。半導体基板３０１の裏面側には、カラーフィルタ及びオンチップレンズが設けられている。カラーフィルタ及びオンチップレンズそれぞれは、例えば、センサ画素１０２ごとに設けられている。
半導体基板３０１の表面３０１ａ側に、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及び、転送トランジスタＴＲ等の画素トランジスタが設けられている。
半導体基板３０１の表面３０１ａ側に、転送トランジスタＴＲがセンサ画素１０２ごとに設けられている。転送トランジスタＴＲのソース領域がｎ＋型層２５１である。センサ画素１０２ごとに設けられたｎ＋型層２５１は、配線Ｌ２により電気的に接続され、フローティングディフュージョンＦＤを構成する。
転送トランジスタＴＲのゲート電極ＴＧは、半導体基板３０１の表面３０１ａからｐ－型のウェル層３１１を貫通してフォトダイオードＰＤに達する深さまで延在している。ｐ－型のウェル層３１１及びｐ型のウェル層３１２のコンタクト部であるｐ＋型層２５２には、配線Ｌ１を介して基準電位（例えば、接地電位：０Ｖ）が供給されている。これにより、ｐ－型のウェル層３１１及びｐ型のウェル層３１２の各電位は、基準電位に設定されている。
半導体基板３０１には、隣り合うセンサ画素１０２どうしを電気的に分離する画素分離層２５５が設けられている。画素分離層２５５は、例えばＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、半導体基板３０１の深さ方向に延在している。画素分離層２５５は、例えば、酸化シリコンによって構成されている。また、半導体基板３０１において、画素分離層２５５とフォトダイオードＰＤとの間には、ｐ型層２５６とｎ型層２５７とが設けられている。画素分離層２５５側にｐ型層２５６が形成され、フォトダイオードＰＤ側にｎ型層２５７が設けられている。
半導体基板３０１の表面３０１ａ側には素子分離層２７２が設けられている。素子分離層２７２によって、増幅トランジスタＡＭＰ、転送トランジスタＴＲ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬや、コンタクト部であるｐ＋型層２５２の各々は、他の素子から電気的に分離されている。素子分離層２７２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する。
増幅トランジスタＡＭＰは、ゲート電極ＡＧと、ドレイン領域としてのｎ＋型層２７４と、ソース領域としてのｎ＋型層２７５とで構成される。増幅トランジスタＡＭＰのゲート電極ＡＧは、その一部が半導体基板３０１の表面３０１ａから深さ方向に埋め込まれた構造を有している。
リセットトランジスタＲＳＴは、ゲート電極ＲＧと、ドレイン領域としてのｎ＋型層２７６と、ソース領域としてのｎ＋型層２７７とで構成される。選択トランジスタＳＥＬは、ゲート電極ＳＧと、ドレイン領域としてのｎ＋型層２７８と、ソース領域としてのｎ＋型層２７９とで構成される。
増幅トランジスタＡＭＰのゲート電極ＡＧは、半導体基板３０１にセンサ画素１０２ごとに設けられたｎ＋型層２５１と、配線Ｌ２により接続されている。また、増幅トランジスタＡＭＰのゲート電極ＡＧは、配線Ｌ３により、リセットトランジスタＲＳＴのソース領域であるｎ＋型層２７７とも接続されている。この配線Ｌ２及びＬ３を含む、各センサ画素１０２のｎ＋型層２５１と、リセットトランジスタＲＳＴのソース領域であるｎ＋型層２７７とにより、フローティングディフュージョンＦＤが構成されている。
増幅トランジスタＡＭＰのドレイン領域であるｎ＋型層２７４と、リセットトランジスタＲＳＴのドレイン領域であるｎ＋型層２７６とが、配線Ｌ４により接続されている。ｎ＋型層２７４及びｎ＋型層２７６には、配線Ｌ４を介して所定の電源電圧が供給されている。
増幅トランジスタＡＭＰのソース領域であるｎ＋型層２７５と、選択トランジスタＳＥＬのドレイン領域であるｎ＋型層２７８とが、配線Ｌ５により接続されている。
リセットトランジスタＲＳＴのゲート電極ＲＧは、配線Ｌ６を介して画素駆動線１１３と接続されており、リセットトランジスタＲＳＴを制御する駆動信号が、垂直駆動回路１０４から供給される。
選択トランジスタＳＥＬのゲート電極ＳＧは、配線Ｌ７を介して画素駆動線１１３（図１２参照）と接続されている。選択トランジスタＳＥＬを制御する駆動信号が、垂直駆動回路１０４（図１２参照）から画素駆動線１１３及び配線Ｌ７を介して、選択トランジスタＳＥＬのゲート電極ＳＧに供給される。選択トランジスタＳＥＬのソース領域であるｎ＋型層２７９は、配線Ｌ８を介して垂直信号線１０９（図１２、図１３参照）と接続されている。フローティングディフュージョンＦＤに保持された電荷に応じた電圧の画素信号が、選択トランジスタＳＥＬのソース領域であるｎ＋型層２７９から配線Ｌ８を介して垂直信号線１０９へ出力される。
転送トランジスタＴＲのゲート電極ＴＧは、配線Ｌ９を介して画素駆動線１１３と接続されている。転送トランジスタＴＲを制御する駆動信号が、垂直駆動回路１０４から画素駆動線１１３及び配線Ｌ９を介して、転送トランジスタＴＲのゲート電極ＴＧに供給される。
増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、及び、転送トランジスタＴＲ等の画素トランジスタの上面は、層間絶縁膜３１５で覆われている。層間絶縁膜３１５は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ又はＳｉＣＮのうちの１つ、又は、これらのうち２つ以上を積層した膜である。
配線Ｌ１から配線Ｌ９の材料には、任意の金属材料を選択することができるが、例えば、半導体基板３０１の上方向に向かって延設されている部分は、タングステン（Ｗ）で構成し、この上方向と直交する方向（例えば、水平方向）に延設されている部分は、銅（Ｃｕ）又はＣｕを主成分とするＣｕ合金で構成することができる。
図１４に示す画素ユニットＰＵでは、増幅トランジスタＡＭＰが、実施形態１で説明したＭＯＳトランジスタＴｒ又は実施形態２で説明したＭＯＳトランジスタＴｒＡで構成されている。
図１５は、本開示の実施形態３に係る画素ユニットＰＵの構成例を示す平面図である。図１５は、半導体基板３０１の表面３０１ａの位置（深さ）における画素ユニットＰＵの構成例を示している。
１つの画素ユニットＰＵは、例えば、平面視で横方向（例えば、Ｘ軸方向）と縦方向（例えば、Ｙ軸）とにそれぞれ２つずつ配置された、計４つのセンサ画素で構成されている。画素ユニットＰＵの中央部に、４つのセンサ画素１０２で共有されるフローティングディフュージョンＦＤとしてのｎ＋型層２５１が配置されている。各センサ画素１０２のフローティングディフュージョンＦＤの近傍に転送トランジスタＴＲが配置されている。
１つの画素ユニットＰＵを構成する４つのセンサ画素１０２のうち、１つのセンサ画素１０２には、リセットトランジスタＲＳＴが配置され、他のセンサ画素１０２には、選択トランジスタＳＥＬが配置され、残りの２つのセンサ画素１０２に、増幅トランジスタＡＭＰが配置されている。２つの増幅トランジスタＡＭＰは互いに並列に接続されている。例えば、２つの増幅トランジスタＡＭＰのゲート電極ＡＧどうしは配線Ｌ２で接続され、ドレイン領域としてのｎ＋型層２７４どうしは配線Ｌ４で接続され、ソース領域としてのｎ＋型層２７５どうしは配線Ｌ５で接続されることにより、１つの増幅トランジスタＡＭＰとして動作する。
以上説明したように、本開示の実施形態３に係る撮像装置１００は、画素ユニットＰＵに含まれる増幅トランジスタＡＭＰが、実施形態１で説明したＭＯＳトランジスタＴｒ又は実施形態２で説明したＭＯＳトランジスタＴｒＡで構成されている。これによれば、増幅トランジスタＡＭＰの相互コンダクタンスｇｍやノイズ特性を改善することができるので、撮像装置１００の動作速度の高速化や低ノイズ化が可能である。
＜実施形態４＞
図１６は、本開示の実施形態４に係る画素ユニットＰＵＡの構成例を示す断面図である。なお、図１６に示す断面図は、図１４に示した断面図と同様に、あくまで模式図である。図１６に示す断面図は、撮像装置１００に含まれる画素ユニットＰＵＡの構成を紙面でわかり易く説明するために、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している部分を含む。
図１６に示す画素ユニットＰＵＡでは、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの各々が、ＭＯＳトランジスタＴｒ又はＭＯＳトランジスタＴｒＡで構成されている。画素ユニットＰＵＡにおいて、上記以外の構成は実施形態３に係る画素ユニットＰＵと同じである。
これによれば、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの相互コンダクタンスｇｍやノイズ特性を改善することができるので、撮像装置１００の動作速度の高速化や低ノイズ化が可能である。
＜実施形態５＞
図１７は、本開示の実施形態５に係る画素ユニットＰＵＢの構成例を示す平面図である。図１８は、本開示の実施形態５に係る画素ユニットＰＵＢに含まれる、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの構成例を示す平面図である。図１９及び図２０は、本開示の実施形態５に係る画素ユニットＰＵＢに含まれる、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの構成例を示す断面図である。図１９は、図１８をＸ軸方向に平行なＡ１６－Ａ´１６線で切断した断面を示している。図２０は、図１８をＸ軸方向に平行なＢ１６－Ｂ´１６線で切断した断面を示している。
また、図１８に示す増幅トランジスタＡＭＰをＹ軸方向に平行なＣ１６－Ｃ´１６線で切断した断面のゲート電極ＡＧ、チャネル領域３１３及びゲート絶縁膜３１７の各形状は、図４又は図１１に示したゲート電極１５、チャネル領域１３及びゲート絶縁膜１７の各形状と同じである。同様に、図１８に示す選択トランジスタＳＥＬをＹ軸方向に平行なＤ１６－Ｄ´１６線で切断した断面のゲート電極ＳＧ、チャネル領域３１３及びゲート絶縁膜３１７の各形状は、図４又は図１１に示したゲート電極１５、チャネル領域１３及びゲート絶縁膜１７の各形状と同じである。
図１６に示す画素ユニットＰＵＡでは、増幅トランジスタＡＭＰのソース領域であるｎ＋型層２７５と、選択トランジスタＳＥＬのドレイン領域であるｎ＋型層２７８とが共通化されている。例えば、図１７に示すように、１つの画素ユニットＰＵＢが、互いに並列に接続された２つの増幅トランジスタＡＭＰを有する場合、２つの増幅トランジスタＡＭＰのうちの一方のソース領域であるｎ＋型層２７５と、選択トランジスタＳＥＬのドレイン領域であるｎ＋型層２７８とが、ｎ＋型の１つの不純物拡散層で構成されている。このｎ＋型層２７５、２７８が共通化された１つの不純物拡散層に、２つの増幅トランジスタＡＭＰのうちの他方のソース領域であるｎ＋型層２７５が、配線Ｌ５を介して接続している。
画素ユニットＰＵＢにおいて、上記以外の構成は実施形態３に係る画素ユニットＰＵと同じである。
これによれば、実施形態４と同様に、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの相互コンダクタンスｇｍやノイズ特性を改善することができるので、撮像装置１００の動作速度の高速化や低ノイズ化が可能である。また、増幅トランジスタＡＭＰのソース領域と選択トランジスタＳＥＬのドレイン領域とを共通化できるため、レイアウト効率を向上させることができる。
＜実施形態６＞
本開示の実施形態に係る撮像装置１００は、ゲート電極がフィン部を有するＦｉｎＦＥＴと、プレーナ型のＭＯＳトランジスタの両方を有してもよい。また、ＦｉｎＦＥＴのゲート絶縁膜の厚さと、プレーナ型のＭＯＳトランジスタのゲート絶縁膜は、互いに厚さが異なっていてもよい。
図２１は、本開示の実施形態６に係る半導体装置１Ｂが備えるＭＯＳトランジスタＴｒＢの構成例（構成例１）を示す断面図である。図２２は、本開示の実施形態６に係る半導体装置１Ｂが備えるＭＯＳトランジスタＴｒＣの構成例（構成例２）を示す断面図である。ＭＯＳトランジスタＴｒＢ、ＴｒＣは、いずれも、本開示の「電界効果トランジスタ」の一例である。図２３は、本開示の実施形態６に係る半導体装置１Ｂが備えるプレーナ型のＭＯＳトランジスタＴｒ´の構成例を示す断面図である。プレーナ型のＭＯＳトランジスタＴｒ´は、本開示の「プレーナ型電界効果トランジスタ」の一例である。プレーナ型は、表面チャネル型と言い換えてもよい。図２１から図２３は、例えば図４に示した断面のように、ゲート幅方向に平行なＹ－Ｚ平面でＭＯＳトランジスタを切断した断面を示している。
図２１及び図２２に示すように、ＭＯＳトランジスタＴｒＢ、ＴｒＣは、ＦｉｎＦＥＴである。図２３に示すように、プレーナ型のＭＯＳトランジスタＴｒ´は、フィン部を有さない。プレーナ型のＭＯＳトランジスタＴｒ´では、平坦な半導体領域１３の上面１３ａにゲート絶縁膜１７が平坦に形成され、平坦なゲート絶縁膜１７上にゲート電極１５が平坦に形成されている。プレーナ型のＭＯＳトランジスタＴｒ´では、ゲート絶縁膜１７及びゲート電極１５が半導体領域１３の上面１３ａにそれぞれ平行に形成されている。
図２１に示すように、ＭＯＳトランジスタＴｒＢにおいて半導体領域１３の上面１３ａに形成されるゲート絶縁膜１７の膜厚をｔ１とする。図２２に示すように、ＭＯＳトランジスタＴｒＣにおいて半導体領域１３の上面１３ａに形成されるゲート絶縁膜１７の膜厚をｔ２とする。図２３に示すように、ＭＯＳトランジスタＴｒＣにおいて半導体領域１３の上面１３ａに形成されるゲート絶縁膜１７の膜厚をｔ３とする。膜厚ｔ１、ｔ２、ｔ３の大小関係は、ｔ１＞ｔ３＞ｔ２となっている。
ＦｉｎＦＥＴでは、ゲート絶縁膜１７のうち、半導体領域１３の上面１３ａに位置する部分には、上方向と側方の３方向から電圧が印加されるため電界が集中し易く、ゲート絶縁膜１７の他の部位よりも絶縁破壊が生じ易い場合がある。図２１に示すＭＯＳトランジスタＴｒＢでは、ゲート絶縁膜１７において電界が集中しやすい部位を、プレーナ型のＭＯＳトランジスタＴｒ´のゲート絶縁膜１７よりも厚くしているので、ゲート絶縁膜１７の絶縁破壊を抑制することができ、ゲート絶縁膜１７の信頼性を向上することが可能である。また、ゲート電極１５と半導体領域１３との間に生じる容量を低減できるため、ゲート電極１５に印加される電圧の信号の変換効率を向上することが可能である。
また、図２３に示すＭＯＳトランジスタＴｒｃでは、ゲート絶縁膜１７の膜厚を、プレーナ型のＭＯＳトランジスタＴｒ´のゲート絶縁膜１７よりも薄くしているので、閾値電圧（Ｖｔｈ）を低くすることができ、オン抵抗（Ｒｏｎ）を低くすることができる。これにより、ＭＯＳトランジスタＴｒｃは、動作速度の向上や消費電力の低減が可能である。
実施形態６に係る半導体装置１Ｂは、ＭＯＳトランジスタＴｒＢと、ＭＯＳトランジスタＴｒＢよりもゲート絶縁膜１７の厚さが薄いＴｒ´の両方を有してもよい。または、半導体装置１Ｂは、ＭＯＳトランジスタＴｒＣと、ＭＯＳトランジスタＴｒＣよりもゲート絶縁膜１７の厚さが薄いＴｒ´の両方を有してもよい。あるいは、半導体装置１Ｂは、ＭＯＳトランジスタＴｒＢ、ＭＯＳトランジスタＴｒＣ、プレーナ型のＭＯＳトランジスタＴｒ´の全てを有してもよい。
＜実施形態７＞
本開示の実施形態では、図２１に示したＭＯＳトランジスタＴｒＢを、読み出し回路１２２（図１３参照）の増幅トランジスタＡＭＰに適用してもよい。また、図２３に示したプレーナ型のＭＯＳトランジスタＴｒ´を読み出し回路１２２の選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴに適用してもよい。この場合、撮像装置１００（図１２参照）に含まれる画素ユニットの構成は、例えば図１４及び図１５に示した構成と同じである。
実施形態７では、図２１に示したＭＯＳトランジスタＴｒＢが増幅トランジスタＡＭＰに適用されるため、増幅トランジスタＡＭＰにおけるゲート絶縁膜の信頼性を向上させることができる。また、増幅トランジスタＡＭＰのゲート電極ＡＧと半導体基板３０１との間に生じる容量を低減することができるため、ゲート電極ＡＧに印加される電圧の信号の変換効率向上が可能である。増幅トランジスタＡＭＰの変換効率が向上するため、読み出し回路１２２におけるノイズの低減が可能である。
＜実施形態８＞
本開示の実施形態では、図２１に示したＭＯＳトランジスタＴｒＢを、読み出し回路１２２（図１３参照）の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに適用してもよい。また、図２３に示したプレーナ型のＭＯＳトランジスタＴｒ´を読み出し回路１２２のリセットトランジスタＲＳＴに適用してもよい。この場合、撮像装置１００（図１２参照）に含まれる画素ユニットの構成は、例えば、平面図は図１５に示した構成と同じであり、断面図は図１６に示した構成と同じである。
実施形態８では、実施形態７と同様に、図２１に示したＭＯＳトランジスタＴｒＢが増幅トランジスタＡＭＰに適用される。これにより、増幅トランジスタＡＭＰにおけるゲート絶縁膜の信頼性が向上するなど、実施形態７と同様の効果を奏する。また、図２１に示したＭＯＳトランジスタＴｒＢは、増幅トランジスタＡＭＰだけでなく、選択トランジスタＳＥＬにも適用されるため、選択トランジスタＳＥＬにおけるゲート絶縁膜の信頼性も向上させることができる。
なお、実施形態８では、図１から図４に示したＭＯＳトランジスタＴｒ、又は、図２２に示したＭＯＳトランジスタＴｒＣが選択トランジスタＳＥＬに適用されてもよい。これにより、選択トランジスタＳＥＬは、増幅トランジスタＡＭＰと比べて、閾値電圧（Ｖｔｈ）を低くすることができ、オン抵抗（Ｒｏｎ）を低くすることができる。この場合の画素ユニットの構成も、例えば図１６に示した構成と同じである。
＜実施形態９＞
本開示の実施形態では、図２２に示したＭＯＳトランジスタＴｒＢを、読み出し回路１２２（図１３参照）の増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴに適用してもよい。この場合、撮像装置１００（図１２参照）に含まれる画素ユニットの構成は、例えば、平面図は図１５に示した構成と同じであり、断面図は図２４に示す構成となる。
図２４は、本開示の実施形態９に係る画素ユニットＰＵＣの構成例を示す断面図である。なお、図２４に示す断面図は、図１４、図１６に示した断面図と同様に、あくまで模式図である。図２４に示す断面図は、撮像装置１００に含まれる画素ユニットＰＵＣの構成を紙面でわかり易く説明するために、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している部分を含む。
図２４に示す画素ユニットＰＵＣでは、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの各々が、図２１に示したＭＯＳトランジスタＴｒＢで構成されている。画素ユニットＰＵＣにおいて、上記以外の構成は実施形態３に係る画素ユニットＰＵと同じである。
実施形態９では、実施形態７と同様に、図２１に示したＭＯＳトランジスタＴｒＢが増幅トランジスタＡＭＰに適用される。これにより、増幅トランジスタＡＭＰにおけるゲート絶縁膜の信頼性が向上するなど、実施形態７と同様の効果を奏する。また、図２１に示したＭＯＳトランジスタＴｒＢは、増幅トランジスタＡＭＰだけでなく、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴにも適用される。これにより、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴにおけるゲート絶縁膜の信頼性を向上させることができる。
なお、実施形態９では、図１から図４に示したＭＯＳトランジスタＴｒ、又は、図２２に示したＭＯＳトランジスタＴｒＣが、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの少なくとも一方に適用されてもよい。これにより、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの少なくとも一方は、増幅トランジスタＡＭＰと比べて、閾値電圧（Ｖｔｈ）を低くすることができ、オン抵抗（Ｒｏｎ）を低くすることができる。この場合の画素ユニットＰＵＣの構成も、例えば図１５及び図２４に示した構成と同じである。
＜実施形態１０＞
本開示の実施形態に係る撮像装置１００において、画素ユニットは、変換効率切替タイプであってもよい。この場合、画素ユニットは、変換効率切替用スイッチと、変換効率切替用スイッチに接続されたフローティングキャパシタとを有する。本開示の実施形態では、図２２に示したＭＯＳトランジスタＴｒＢを、変換効率切替用スイッチに適用してもよい。
図２５は、本開示の実施形態１０に係る画素ユニットＰＵＤの構成例を示す図である。図２５は、画素ユニットＰＵＤの構成例を分かり易く示すために、断面図と回路図とを組み合わせた図となっている。図２６は、本開示の実施形態１０に係る画素ユニットＰＵＤの構成例を示す平面図である。
図２５に示すように、画素ユニットＰＵＤは、変換効率切替用スイッチＦＤＧと、フローティングキャパシタＦＣとを有する。フローティングキャパシタＦＣは、フォトダイオードＰＤ上に形成されたＭＯＳ容量である。このＭＯＳ容量のゲート電極が、変換効率切替用スイッチＦＤＧに接続されている。
画素ユニットＰＵＤでは、例えば被写体照度に応じて、低変換効率であるか、高変換効率であるか、を切り替える。これは、変換効率切替用スイッチＦＤＧのゲート電極に配線Ｌ１０を介して制御信号を印加して、変換効率切替用スイッチＦＤＧをオン（ｏｎ）／オフ（ｏｆｆ）することで、フローティングディフュージョンＦＤの容量を切り替えることにより行われる。
例えば、変換効率切替用スイッチＦＤＧをｏｎにすると、フローティングディフュージョンＦＤは、図２５及び図２６に示すように、配線Ｌ２、変換効率切替用スイッチＦＤＧ及び配線Ｌ１１を介してフローティングキャパシタＦＣ（ＭＯＳ容量）に接続される。これにより、フローティングディフュージョンＦＤの容量が増大し、増幅トランジスタＡＭＰの変換効率が低下する。つまり、低変換効率となる。
また、変換効率切替用スイッチＦＤＧをｏｆｆにすると、フローティングディフュージョンＦＤはフローティングキャパシタＦＣ（ＭＯＳ容量）から電気的に切り離される。これにより、フローティングディフュージョンＦＤの容量が減少し、増幅トランジスタＡＭＰの変換効率が増大する。つまり、高変換効率となる。
実施形態１０では、実施形態７と同様に、図２１に示したＭＯＳトランジスタＴｒＢが増幅トランジスタＡＭＰに適用される。これにより、増幅トランジスタＡＭＰにおけるゲート絶縁膜の信頼性が向上するなど、実施形態７と同様の効果を奏する。また、図２１に示したＭＯＳトランジスタＴｒＢは、増幅トランジスタＡＭＰだけでなく、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び変換効率切替用スイッチＦＤＧにも適用される。これにより、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び変換効率切替用スイッチＦＤＧにおけるゲート絶縁膜の信頼性を向上させることができる。
なお、実施形態１０では、図１から図４に示したＭＯＳトランジスタＴｒ、又は、図２２に示したＭＯＳトランジスタＴｒＣが、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び変換効率切替用スイッチＦＤＧの１つ以上に適用されてもよい。これにより、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び変換効率切替用スイッチＦＤＧの１つ以上は、増幅トランジスタＡＭＰと比べて、閾値電圧（Ｖｔｈ）を低くすることができ、オン抵抗（Ｒｏｎ）を低くすることができる。
＜その他の実施形態＞
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本開示に係る技術（本技術）はここでは記載していない様々な実施形態等を含むことは勿論である。
例えば、上記の実施形態１、２では、図４、図１１に示したように、半導体領域１３をＹ－Ｚ平面で切断した断面は、上面１３ａ側の部位（すなわち、上部）よりも下部の方がＹ軸方向に長く、下部がラウンディングしている形状を有する場合を説明した。しかしながら、本開示において、半導体領域１３の断面視による形状はこれに限定されない。本開示の実施形態において、半導体領域１３の断面視による形状は矩形でもよく、半導体領域１３の上部と下部はＹ軸方向において同じ長さであってもよい。このような形状は、図５のステップＳＴ１で、半導体基板１０を表面１０ａ側から異方性エッチングすることによって得ることが可能である。
また、上記の実施形態では、４つのセンサ画素１０２が１つの共有画素構造を構成していることを説明したが、本技術はこれに限定されない。本技術において、センサ画素１０２は共有画素構造でなくてもよい。具体的には、１つのセンサ画素１０２が、１つのフォトダイオードと、１つの転送トランジスタと、１つのフローティングディフュージョンと、１つのリセットトランジスタと、１つの増幅トランジスタとで構成されていてもよく、さらに、これらに１つの選択トランジスタを追加して構成されていてもよい。
また、上述の撮像装置１００は、センサ画素１０２の内部に配置される転送トランジスタＴＲや、センサ画素１０２の外部に配置される画素外周辺トランジスタに、ＦｉｎＦＥＴである図２１に示したＭＯＳトランジスタＴｒＢ、図１に示したＭＯＳトランジスタＴｒ、図２２に示したＭＯＳトランジスタＴｒＣを適用してよい。また、転送トランジスタＴＲや、画素外周辺トランジスタに、図２３に示したプレーナ型のＭＯＳトランジスタＴｒ´を適用してもよい。
本開示の実施形態に係る撮像装置１００において、画素ユニット等に対するＭＯＳトランジスタの適用パターンの例を表１に示す。なお、表１中、「フィン型（厚い）」とは、図２１に示したＭＯＳトランジスタＴｒＢのように、ゲート絶縁膜の厚さが、図２３に示したプレーナ型のＭＯＳトランジスタＴｒ´よりも厚いＦｉｎＦＥＴを意味する。「フィン型（薄い）」とは、図１から図４に示したＭＯＳトランジスタＴｒ、又は、図２２に示したＭＯＳトランジスタＴｒＣのように、ゲート絶縁膜の厚さが、図２１に示したＭＯＳトランジスタＴｒＢよりも薄いＦｉｎＦＥＴを意味する。「プレーナ型」とは、図２３に示したプレーナ型のＭＯＳトランジスタＴｒ´のように、ゲート絶縁膜の厚さが図２１に示したＭＯＳトランジスタＴｒＢよりも薄い、プレーナ型のＭＯＳトランジスタを意味する。「縦型」とは、例えば図１４に示した転送トランジスタＴＲのように、半導体基板の表面から深さ方向にゲート電極が延在している構造のＭＯＳトランジスタを意味する。
Figure 2022036893000002
＜イメージセンサへの適用例＞
図２７は、上述の撮像装置１００を用いたイメージセンサの使用例を示す図である。上述の撮像装置１００を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜電子機器への適用例＞
本技術は、撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図２８は、本技術を適用した電子機器２００の構成例を示すブロック図である。図２８の電子機器２００は、レンズ群などからなる光学部４０１、図１２に示した撮像装置１００の構成が採用される撮像装置（撮像デバイス）４０２、およびカメラ信号処理回路であるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）回路４０３を備える。また、電子機器２００は、フレームメモリ４０４、表示部４０５、記録部４０６、操作部４０７、および電源部４０８も備える。ＤＳＰ回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６、操作部４０７および電源部４０８は、バスライン４０９を介して相互に接続されている。
光学部４０１は、被写体からの入射光（像光）を取り込んで撮像装置４０２の撮像面上に結像する。撮像装置４０２は、光学部４０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。撮像装置４０２として、図１２に示した撮像装置１００、即ち、画素トランジスタ（転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬのいずれか１つ以上）が、実施形態１で説明したＭＯＳトランジスタＴｒ又は実施形態２で説明したＭＯＳトランジスタＴｒＡで構成されている撮像装置、を用いることができる。
表示部４０５は、例えば、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等の薄型ディスプレイで構成され、撮像装置４０２で撮像された動画または静止画を表示する。記録部４０６は、撮像装置４０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部４０７は、ユーザによる操作の下に、電子機器２００が持つ様々な機能について操作指令を発する。電源部４０８は、ＤＳＰ回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６および操作部４０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
撮像装置４０２として、例えば、増幅トランジスタＡＭＰがＭＯＳトランジスタＴｒ（または、ＭＯＳトランジスタＴｒＡ）で構成されている撮像装置１００を用いることで、出力する画素信号のノイズを低減し、ＳＮ比を向上させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの電子機器２００においても、撮像画像の高画質化を図ることができる。
上述した例では、第１導電型をｐ型、第２導電型をｎ型として、電子を信号電荷とした撮像装置について説明したが、本技術は正孔を信号電荷とする撮像装置にも適用することができる。すなわち、第１導電型をｎ型とし、第２導電型をｐ型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の撮像装置（物理量分布検知装置）全般に対して適用可能である。
また、本技術は、撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
なお、本開示は以下のような構成も取ることができる。
（１）
半導体基板と、
前記半導体基板に設けられた電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
チャネルが形成される第１導電型の半導体領域と、
前記半導体領域を覆うゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
前記半導体領域は、
上面と、
前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
前記ゲート電極は、
前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
前記ゲート絶縁膜は、
前記上面と前記第１部位との間に位置する第１膜部と、
前記第１側面と前記第２部位との間に位置する第２膜部と、を有し、
前記第２膜部の膜厚は、前記上面に近い側の部位よりも前記上面から遠い側の部位の方が薄い、半導体装置。
（２）
前記第２膜部の膜厚は、前記上面から遠ざかるにしたがって薄くなる、前記（１）に記載の半導体装置。
（３）
前記半導体基板と前記第２部位との間に配置され、前記第２膜部よりも膜厚が厚い第１絶縁厚膜部、をさらに備える前記（１）又は（２）に記載の半導体装置。
（４）
前記半導体領域は、
前記ゲート幅方向において前記上面の他方の側に位置する第２側面、をさらに有し、
前記ゲート電極は、
前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位、をさらに有し、
前記ゲート絶縁膜は、
前記第２側面と前記第３部位との間に位置する第３膜部、をさらに有し、
前記第３膜部の膜厚は、前記上面に近い側の部位よりも前記上面から遠い側の部位の方が薄い、前記（１）から（３）のいずれか１項に記載の半導体装置。
（５）
前記第３膜部の膜厚は、前記上面から遠ざかるにしたがって薄くなる、前記（４）に記載の半導体装置。
（６）
前記半導体基板と前記第３部位との間に配置され、前記第３膜部よりも膜厚が厚い第２絶縁厚膜部、をさらに備える前記（４）又は（５）に記載の半導体装置。
（７）
前記半導体基板に設けられ、前記電界効果トランジスタの下方に位置する第１導電型の不純物拡散層、をさらに備える前記（１）から（６）のいずれか１項に記載の半導体装置。
（８）
前記不純物拡散層は、前記半導体領域よりも第１導電型の不純物濃度が高い、前記（７）に記載の半導体装置。
（９）
前記半導体基板上に設けられ、前記電界効果トランジスタの周囲に配置される素子分離層、をさらに備え、
前記素子分離層と前記半導体領域の前記第１側面との間の距離は、前記素子分離層の厚さよりも短い、前記（１）から（８）のいずれか１項に記載の半導体装置。
（１０）
前記半導体基板に設けられたプレーナ型電界効果トランジスタをさらに備える、前記（１）から（９）のいずれか１項に記載の半導体装置。
（１１）
前記第１膜部の厚さは、前記プレーナ型電界効果トランジスタのゲート絶縁膜の厚さよりも厚い、前記（１０）に記載の半導体装置。
（１２）
前記第１膜部の厚さは、前記プレーナ型電界効果トランジスタのゲート絶縁膜の厚さよりも薄い、前記（１０）に記載の半導体装置。
（１３）
光電変換を行うセンサ画素と、
前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路と、を備え、
前記読み出し回路は、
前記センサ画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、
前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
前記増幅トランジスタ及び前記選択トランジスタの少なくとも一方は、
チャネルが形成される第１導電型の半導体領域と、
前記半導体領域を覆うゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
前記半導体領域は、
上面と、
前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
前記ゲート電極は、
前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
前記ゲート絶縁膜は、
前記上面と前記第１部位との間に位置する第１膜部と、
前記第１側面と前記第２部位との間に位置する第２膜部と、を有し、
前記第２膜部の膜厚は、前記上面に近い部位よりも前記上面から遠い部位の方が薄い、撮像装置。
（１４）
光電変換を行うセンサ画素と、
前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路と、を備え、
前記読み出し回路は、
前記センサ画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、
前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
前記増幅トランジスタ及び前記選択トランジスタの少なくとも一方は、
チャネルが形成される第１導電型の半導体領域と、
前記半導体領域を覆うゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
前記半導体領域は、
上面と、
前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
前記ゲート電極は、
前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
前記ゲート絶縁膜は、
前記上面と前記第１部位との間に位置する第１膜部と、
前記第１側面と前記第２部位との間に位置する第２膜部と、を有し、
前記第２膜部の膜厚は、前記上面に近い部位よりも前記上面から遠い部位の方が薄い、撮像装置
を備える電子機器。
１、１Ａ、１Ｂ 半導体装置
１０、３０１ 半導体基板
１０ａ、３０１ａ 表面
１１ 素子分離層
１３、３１３ 半導体領域（チャネル領域）
１３ａ 上面
１３ｂ 第１側面
１３ｃ 第２側面
１５ ゲート電極
１７、３１７ ゲート絶縁膜
１９ ソース領域
２１ ドレイン領域
５１ 絶縁膜
５３ 酸化膜
５５ レジストパターン
１００ 撮像装置
１１１ 基板
１０２ センサ画素
１０３ 画素領域
１０４ 垂直駆動回路
１０５ カラム信号処理回路
１０６ 水平駆動回路
１０７ 出力回路
１０８ 制御回路
１０９ 垂直信号線
１１０ 水平信号線
１１２ 入出力端子
１１３ 画素駆動線
１２２ 読み出し回路
１５１ 第１部位
１５２ 第２部位
１５３ 第３部位
１７１ 第１膜部
１７２ 第２膜部
１７３ 第３膜部
１７４ 第１絶縁厚膜部
１７５ 第２絶縁厚膜部
２００ 電子機器
２５１、２７４、２７５、２７６、２７７、２７８、２７９ ｎ＋型層
２５２ ｐ＋型層
２５５ 画素分離層
２５６ ｐ型層
２５７ ｎ型層
２７２ 素子分離層
３１１、３１２ ウェル層
３１５ 層間絶縁膜
４０１ 光学部
４０２ 撮像装置（撮像デバイス）
４０３ ＤＳＰ回路
４０４ フレームメモリ
４０５ 表示部
４０６ 記録部
４０７ 操作部
４０８ 電源部
４０９ バスライン
ＡＧ、ＲＧ、ＳＧ、ＴＧ ゲート電極
ＡＭＰ 増幅トランジスタ
ＦＣ フローティングキャパシタ
ＦＤ フローティングディフュージョン
ＦＤＧ 変換効率切替用スイッチ
Ｈ１、Ｈ２ トレンチ
Ｌ１からＬ１１ 配線
Ｐ１からＰ８ 線（等電位線）
ＰＤ フォトダイオード
ＰＵ、ＰＵＡ、ＰＵＢ、ＰＵＣ、ＰＵＤ 画素ユニット
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
Ｔｒ、ＴｒＡ、ＴｒＢ、Ｔｒｃ ＭＯＳトランジスタ（ＦｉｎＦＥＴ）
Ｔｒ´ プレーナ型ＭＯＳトランジスタ
ＴＲ 転送トランジスタ
ＶＤＤ 電源線

Claims (14)

  1. 半導体基板と、
    前記半導体基板に設けられた電界効果トランジスタと、を備え、
    前記電界効果トランジスタは、
    チャネルが形成される第１導電型の半導体領域と、
    前記半導体領域を覆うゲート電極と、
    前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    前記半導体領域は、
    上面と、
    前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
    前記ゲート電極は、
    前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
    前記ゲート絶縁膜は、
    前記上面と前記第１部位との間に位置する第１膜部と、
    前記第１側面と前記第２部位との間に位置する第２膜部と、を有し、
    前記第２膜部の膜厚は、前記上面に近い側の部位よりも前記上面から遠い側の部位の方が薄い、半導体装置。
  2. 前記第２膜部の膜厚は、前記上面から遠ざかるにしたがって薄くなる、請求項１に記載の半導体装置。
  3. 前記半導体基板と前記第２部位との間に配置され、前記第２膜部よりも膜厚が厚い第１絶縁厚膜部、をさらに備える請求項１に記載の半導体装置。
  4. 前記半導体領域は、
    前記ゲート幅方向において前記上面の他方の側に位置する第２側面、をさらに有し、
    前記ゲート電極は、
    前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位、をさらに有し、
    前記ゲート絶縁膜は、
    前記第２側面と前記第３部位との間に位置する第３膜部、をさらに有し、
    前記第３膜部の膜厚は、前記上面に近い側の部位よりも前記上面から遠い側の部位の方が薄い、請求項１に記載の半導体装置。
  5. 前記第３膜部の膜厚は、前記上面から遠ざかるにしたがって薄くなる、請求項４に記載の半導体装置。
  6. 前記半導体基板と前記第３部位との間に配置され、前記第３膜部よりも膜厚が厚い第２絶縁厚膜部、をさらに備える請求項４に記載の半導体装置。
  7. 前記半導体基板に設けられ、前記電界効果トランジスタの下方に位置する第１導電型の不純物拡散層、をさらに備える請求項１に記載の半導体装置。
  8. 前記不純物拡散層は、前記半導体領域よりも第１導電型の不純物濃度が高い、請求項７に記載の半導体装置。
  9. 前記半導体基板上に設けられ、前記電界効果トランジスタの周囲に配置される素子分離層、をさらに備え、
    前記素子分離層と前記半導体領域の前記第１側面との間の距離は、前記素子分離層の厚さよりも短い、請求項１に記載の半導体装置。
  10. 前記半導体基板に設けられたプレーナ型電界効果トランジスタをさらに備える、請求項１に記載の半導体装置。
  11. 前記第１膜部の厚さは、前記プレーナ型電界効果トランジスタのゲート絶縁膜の厚さよりも厚い、請求項１０に記載の半導体装置。
  12. 前記第１膜部の厚さは、前記プレーナ型電界効果トランジスタのゲート絶縁膜の厚さよりも薄い、請求項１０に記載の半導体装置。
  13. 光電変換を行うセンサ画素と、
    前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路と、を備え、
    前記読み出し回路は、
    前記センサ画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、
    前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
    前記増幅トランジスタ及び前記選択トランジスタの少なくとも一方は、
    チャネルが形成される第１導電型の半導体領域と、
    前記半導体領域を覆うゲート電極と、
    前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    前記半導体領域は、
    上面と、
    前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
    前記ゲート電極は、
    前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
    前記ゲート絶縁膜は、
    前記上面と前記第１部位との間に位置する第１膜部と、
    前記第１側面と前記第２部位との間に位置する第２膜部と、を有し、
    前記第２膜部の膜厚は、前記上面に近い部位よりも前記上面から遠い部位の方が薄い、撮像装置。
  14. 光電変換を行うセンサ画素と、
    前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路と、を備え、
    前記読み出し回路は、
    前記センサ画素から出力された電荷のレベルに応じた電圧の信号を増幅する増幅トランジスタと、
    前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタと、を有し、
    前記増幅トランジスタ及び前記選択トランジスタの少なくとも一方は、
    チャネルが形成される第１導電型の半導体領域と、
    前記半導体領域を覆うゲート電極と、
    前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、を有し、
    前記半導体領域は、
    上面と、
    前記ゲート電極のゲート幅方向において前記上面の一方の側に位置する第１側面と、を有し、
    前記ゲート電極は、
    前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、を有し、
    前記ゲート絶縁膜は、
    前記上面と前記第１部位との間に位置する第１膜部と、
    前記第１側面と前記第２部位との間に位置する第２膜部と、を有し、
    前記第２膜部の膜厚は、前記上面に近い部位よりも前記上面から遠い部位の方が薄い、撮像装置
    を備える電子機器。
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* Cited by examiner, † Cited by third party
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WO2023181653A1 (ja) * 2022-03-24 2023-09-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び半導体装置の製造方法

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