CN112913024A - 摄像元件和电子设备 - Google Patents

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Abstract

本技术涉及能够增加饱和电荷量的摄像元件和电子设备。该摄像元件包括：基板；第一光电转换区域，其设置在基板中；第二光电转换区域，其设置在基板中，第二光电转换区域与第一光电转换区域相邻；像素分离部，其设置在基板中，并且设置在第一光电转换区域与第二光电转换区域之间；和接合区域，其设置在像素分离部的侧壁中，接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域。形成在像素分离部的侧壁中的第一杂质区域的侧边的长度大于像素分离部的两个平行侧边之间的长度，第一杂质区域的侧边与包围第一光电转换区域的像素分离部的四个侧边中的两个平行侧边垂直地相交。本技术适用于例如摄像装置。

Description

摄像元件和电子设备
技术领域
本技术涉及摄像元件和电子设备，特别地，涉及如下这样的摄像元件和电子设备：在形成于各像素之间的像素间遮光壁的侧壁中形成有P型固相扩散层和N型固相扩散层，以形成保持电荷的强电场区域，从而增加了每个像素的饱和电荷量Qs。
背景技术
在现有技术中，已知如下技术：其中，为了增加摄像元件的每个像素中的饱和电荷量Qs，在像素之间形成的沟槽的侧壁中形成有P型扩散层和N型扩散层，以形成保持电荷的强电场区域(例如，参见专利文献1)。
[引用列表]
[专利文献]
[专利文献1]
日本专利特开第2015-162603号
发明内容
[技术问题]
然而，在专利文献1中公开的结构中，可能会削弱Si(硅)基板的光入射侧的钉扎，并且所产生的电荷可能流入光电二极管，从而降低暗特性。这例如可能导致空隙的产生和暗电流的产生。另外，期望进一步增加饱和电荷量。
考虑到上述情况，本技术的目的是使得能够抑制暗特性的劣化并且能够增加饱和电荷量。
[解决问题的技术方案]
本技术的一个方面的摄像元件包括：基板；第一光电转换区域，其设置在所述基板中；第二光电转换区域，其设置在所述基板中，所述第二光电转换区域与所述第一光电转换区域相邻；像素分离部，其设置在所述基板中，并且设置在所述第一光电转换区域与所述第二光电转换区域之间；和接合区域，其设置在所述像素分离部的侧壁中，所述接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域，其中，形成在所述像素分离部的侧壁中的所述第一杂质区域的侧边的长度大于所述像素分离部的两个平行侧边之间的长度，所述第一杂质区域的侧边与包围所述第一光电转换区域的所述像素分离部的四个侧边中的两个平行侧边垂直地相交。
本技术的一个方面的电子设备是包括摄像元件的电子设备，所述摄像元件包括：基板；第一光电转换区域，其设置在所述基板中；第二光电转换区域，其设置在所述基板中，所述第二光电转换区域与所述第一光电转换区域相邻；像素分离部，其设置在所述基板中，并且设置在所述第一光电转换区域与所述第二光电转换区域之间；和接合区域，其设置在所述像素分离部的侧壁中，所述接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域。在电子设备中，形成在所述像素分离部的侧壁中的所述第一杂质区域的侧边的长度大于所述像素分离部的两个平行侧边之间的长度，所述第一杂质区域的侧边与包围所述第一光电转换区域的所述像素分离部的四个侧边中的两个平行侧边垂直地相交。
本技术方面的摄像元件包括：基板；第一光电转换区域，其设置在所述基板中；第二光电转换区域，其设置在所述基板中，所述第二光电转换区域与所述第一光电转换区域相邻；像素分离部，其设置在所述基板中，并且设置在所述第一光电转换区域与所述第二光电转换区域之间；和接合区域，其设置在所述像素分离部的侧壁中，所述接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域。另外，所述摄像元件被构造为使得形成在所述像素分离部的侧壁中的所述第一杂质区域的侧边的长度大于所述像素分离部的两个平行侧边之间的长度，所述第一杂质区域的侧边与包围所述第一光电转换区域的所述像素分离部的四个侧边中的两个平行侧边垂直地相交。
注意，上述电子设备可以是独立的设备或构成一个设备的内部区块。
附图说明
图1是示出摄像元件的构造示例的图。
图2是示出摄像元件的构造示例的图。
图3是辅助说明应用了本技术的像素的第一构造示例的垂直截面图。
图4是应用了本技术的像素的第一实施例的正面的平面图。
图5是像素的电路图。
图6示出了辅助说明DTI 82和周边区域的制造方法的图。
图7是示出应用了本技术的像素的第二构造示例的垂直截面图。
图8是示出应用了本技术的像素的第三构造示例的垂直截面图。
图9是示出应用了本技术的像素的第四构造示例的垂直截面图。
图10是示出应用了本技术的像素的第五构造示例的垂直截面图。
图11是示出应用了本技术的像素的第六构造示例的垂直截面图。
图12是示出应用了本技术的像素的第七构造示例的垂直截面图。
图13是示出应用了本技术的像素的第八构造示例的垂直截面图。
图14是示出应用了本技术的像素的第九构造示例的垂直截面图。
图15是示出应用了本技术的像素的第十构造示例的垂直截面图。
图16是示出应用了本技术的像素的第十一构造示例的垂直截面图和平面图。
图17是示出应用了本技术的像素的第十二构造示例的垂直截面图和平面图。
图18是示出应用了本技术的像素的第十三构造示例的垂直截面图。
图19是示出应用了本技术的像素的第十四构造示例的垂直截面图。
图20是示出应用了本技术的像素的构造示例的平面图。
图21是示出应用了本技术的像素的第十五构造示例的平面图。
图22是示出应用了本技术的像素的另一第十五构造示例的平面图。
图23示出了用于辅助说明突出部的尺寸的图。
图24是辅助说明制造应用了本技术的像素的图。
图25是辅助说明制造应用了本技术的像素的图。
图26是辅助说明由蚀刻产生的沟槽的形状的图。
图27是辅助说明由蚀刻产生的N型固相扩散层的形状的图。
图28是示出应用了本技术的像素的第十六构造示例的平面图。
图29是辅助说明由蚀刻产生的沟槽的形状的图。
图30是辅助说明由蚀刻产生的沟槽的形状的图。
图31是辅助说明由蚀刻产生的N型固相扩散层的形状的图。
图32是示出应用了本技术的像素的第十七构造示例的平面图。
图33是辅助说明制造应用了本技术的像素的图。
图34是示出应用了本技术的像素的第十八构造示例的平面图。
图35是辅助说明由蚀刻产生的沟槽的形状的图。
图36是示出应用了本技术的像素的第十九构造示例的平面图。
图37是示出应用了本技术的像素的另一第十九构造示例的平面图。
图38是辅助说明由蚀刻产生的沟槽的形状的图。
图39是示出应用了本技术的像素的第二十构造示例的平面图。
图40示出了辅助说明效果的图。
图41是示出应用了本技术的像素的另一第二十构造示例的平面图。
图42是示出应用了本技术的像素的第二十一构造示例的平面图。
图43是示出应用了本技术的像素的第二十一构造示例的截面图。
图44是辅助说明根据本公开的实施例的摄像装置的功能构造的框图。
图45是辅助说明图44所示的摄像装置的一般构造的示意性平面图。
图46是示出沿图45所示的线III-III’截取的截面构造的示意图。
图47是图44所示的像素共享单元的等效电路图。
图48是示出多个像素共享单元和多个垂直信号线的连接方面的示例的图。
图49是示出图46所示的摄像装置的具体构造的示例的示意性截面图。
图50是示出图49所示的第一基板的主要部分的平面构造的示例的示意图。
图51是示出图50所示的第一基板的主要部分和焊盘部的平面构造的示意图。
图52是示出图49所示的第二基板(半导体层)的平面构造的示例的示意图。
图53是示出图49所示的第一配线层、像素电路和第一基板的主要部分的平面构造的示例的示意图。
图54是示出图49所示的第一配线层和第二配线层的平面构造的示例的示意图。
图55是示出图49所示的第二配线层和第三配线层的平面构造的示例的示意图。
图56是示出图49所示的第三配线层和第四配线层的平面构造的示例的示意图。
图57是辅助说明到图46所示的摄像装置的输入信号的路径的示意图。
图58是辅助说明到图46所示的摄像装置的像素信号的信号路径的示意图。
图59是示出图52所示的第二基板(半导体层)的平面构造的变形例的示意图。
图60是示出第一配线层和第一基板的主要部分以及图59所示的像素电路的平面构造的示意图。
图61是示出第二配线层和图60所示的第一配线层的平面构造的示意图。
图62是示出第三配线层和图61所示的第二配线层的平面构造的示意图。
图63是示出第四配线层和图62所示的第三配线层的平面构造的示意图。
图64是示出图50所示的第一基板的平面构造的变形例的示意图。
图65是示出层叠在图64所示的第一基板上的第二基板(半导体层)的平面构造的示例的示意图。
图66是示出第一配线层和图65所示的像素电路的平面构造的示例的示意图。
图67是示出第二配线层和图66所示的第一配线层的平面构造的示例的示意图。
图68是示出第三配线层和图67所示的第二配线层的平面构造的示例的示意图。
图69是示出第四配线层和图68所示的第三配线层的平面构造的示例的示意图。
图70是示出图64所示的第一基板的平面构造的另一示例的示意图。
图71是示出层叠在图70所示的第一基板上的第二基板(半导体层)的平面构造的示例的示意图。
图72是示出第一配线层和图71所示的像素电路的平面构造的示例的示意图。
图73是示出第二配线层和图72所示的第一配线层的平面构造的示例的示意图。
图74是示出第三配线层和图73所示的第二配线层的平面构造的示例的示意图。
图75是示出第四配线层和图74所示的第三配线层的平面构造的示例的示意图。
图76是示出图46所示的摄像装置的另一示例的示意性截面图。
图77是辅助说明到图76所示的摄像装置的输入信号的路径的示意图。
图78是辅助说明到图76所示的摄像装置的像素信号的信号路径的示意图。
图79是示出图49所示的摄像装置的另一示例的示意性截面图。
图80是示出图4所示的等效电路的另一示例的图。
图81是示出图50等所示的像素分离部的另一示例的示意性平面图。
图82是示出包括根据上述实施例和变形例的摄像装置的摄像系统的总体构造的示例的图。
图83是示出图82所示的摄像系统的摄像过程的示例的图。
图84是示出内窥镜手术系统的示意性构造的示例的图。
图85是示出摄像头和相机控制单元(CCU：camera control unit)的功能构造的示例的框图。
图86是示出车辆控制系统的示意性构造的示例的框图。
图87是辅助说明车外信息检测部和摄像部的安装位置的示例的图。
具体实施方式
下面将说明本技术的实施方式(以下称为实施例)。
本技术适用于摄像装置，因此下面的说明以将本技术应用于摄像装置的情况为例。注意，将以摄像装置为例继续说明，但是本技术不限于应用于摄像装置，并且适用于使用摄像装置作为图像读取部(光电转换区域)的电子设备，例如，通常为诸如数码相机和摄像机等的摄像装置；包括摄像功能的便携式终端设备，例如移动电话；和使用摄像装置作为图像读取部的复印机。注意，可以将安装在电子设备中的模块化构造(即，相机模块)视为摄像装置。
图1是示出作为本公开的电子设备的示例的摄像装置的构造示例的框图。如图1所示，摄像装置10包括：包括透镜组11等的光学系统；摄像元件12；对应于相机信号处理部的DSP电路13；帧存储器14；显示部15；记录部16；操作系统17和电源系统18等。
另外，摄像装置10被构造成这样：DSP电路13、帧存储器14、显示部15、记录部16、操作系统17和电源系统18经由总线19连接在一起。CPU 20控制摄像装置10中的各个部。
透镜组11获取来自被摄体的入射光(图像光)，并在摄像元件12的成像面上将该光形成为图像。摄像元件12将由透镜组11在成像面上形成为图像的入射光量以像素为单位转换为电信号，并且将该电信号作为像素信号输出。作为摄像元件12，能够使用包括下述像素的摄像元件(图像传感器)。
显示部15包括诸如液晶显示部或有机EL(electro luminescence：电致发光)显示部等面板型显示部，并且显示部15显示由摄像元件12拍摄的运动图像或静止图像。记录部16将由摄像元件12拍摄的运动图像或静止图像记录在诸如HDD(Hard Disk Drive：硬盘驱动器)或存储卡等记录介质中。
操作系统17在用户的操作下提供用于摄像装置的各种功能的操作命令。电源系统18适当地将用作DSP电路13、帧存储器14、显示部15、记录部16和操作系统17的操作电源的各种电源提供给这些供电目标。
<摄像元件的构造>
图2是示出摄像元件12的构造示例的框图。摄像元件12可以是CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)图像传感器。
摄像元件12包括像素阵列部41、垂直驱动部42、列处理部43、水平驱动部44和系统控制部45。像素阵列部41、垂直驱动部42、列处理部43、水平驱动部44和系统控制部45形成在未示出的半导体基板(芯片)上。
像素阵列部41包括以矩阵形式二维地布置的单位像素(例如，图3中的像素50)，每个单位像素包括光电转换元件，该光电转换元件产生具有与入射光量相对应的电荷量的光电荷，并且将光电荷存储在内部。注意，以下将具有与入射光量相对应的电荷量的光电荷简称为“电荷”，并且可以将单位像素简称为“像素”。
像素阵列部41还包括：像素驱动线46，沿着图的横向方向(像素在像素行中的排列方向)分别针对矩阵状像素阵列的各行形成像素驱动线46；和垂直信号线47，沿着图的上下方向(像素在像素列中的排列方向)分别针对矩阵状像素阵列的各列形成垂直信号线47。每个像素驱动线46的一端连接到垂直驱动部42的对应于与像素驱动线46相对应的行的一个输出端。
摄像元件12还包括信号处理部48和数据存储部49。信号处理部48和数据存储部49可以包括由外部信号处理单元(例如，DSP(Digital Signal Processor：数字信号处理器)或软件)执行的处理，该外部信号处理单元可以设置在与设置有摄像元件12的基板不同的基板中，或者可以安装在与设置有摄像元件12的基板相同的基板上。
垂直驱动部42包括移位寄存器、地址解码器等，并且垂直驱动部42同时驱动像素阵列部41中的所有像素，或者以行等为单位驱动各像素。尽管未示出垂直驱动部42的具体构造，但是垂直驱动部42包括读出扫描系统、清除扫描系统、或批次清除和批次传输。
为了从单位像素读出信号，读出扫描系统以行为单位顺序地选择性扫描像素阵列部41中的单位像素。在行驱动(卷帘快门操作)的情况下，对于清除，在比读出扫描提前与快门速度相对应的时间，对由读出扫描系统执行读出扫描的读出行执行清除扫描。另外，在全局曝光(全局快门操作)的情况下，在比批次传输提前与快门速度相对应的时间执行批次清除。
通过清除，从读出行的单位像素中的光电转换元件清除了不必要的电荷(复位)。然后，通过清除不必要的电荷(复位)，使得执行所谓的电子快门操作。在此，电子快门操作是指从光电转换元件丢弃光电荷并重新开始曝光(开始累积光电荷)的操作。
由读出扫描系统的读出操作读出的信号对应于自上次读出操作或电子快门操作以来已经入射的光量。在行驱动的情况下，单位像素的光电荷累积时段(曝光时段)对应于从上次读出操作的读出时刻或上次电子快门操作的清除时刻到当前读出操作的读出时刻之间的时间段。在全局曝光的情况下，累积时段(曝光时段)对应于从批次清除到批次传输之间的时间段。
从垂直驱动部42选择性扫描的像素行中的单位像素输出的像素信号通过垂直信号线47被馈送到列处理部43。针对像素阵列部41的各像素列，列处理部43对通过垂直信号线47从所选行中的单位像素输出的像素信号执行预定的信号处理，并且临时保持经过了信号处理的像素信号。
具体地，列处理部43至少执行噪声去除处理(例如，CDS(Correlated DoubleSampling：相关双采样))作为信号处理。通过列处理部43的相关双采样去除了像素特有的固定模式噪声，例如复位噪声和放大晶体管的阈值变化。注意，列处理部43除了具有噪声去除处理之外，还能够具有例如AD(Analog-Digital：模拟-数字)转换功能，并使用数字信号输出信号电平。
水平驱动部44包括移位寄存器、地址解码器等，并且水平驱动部44顺序地选择与列处理部43中各像素列相对应的单位电路。通过水平驱动部44的选择性扫描，经历了列处理部43的信号处理的像素信号顺序地输出到信号处理部48。
系统控制部45例如包括生成各种时序信号的时序生成器，并且系统控制部45基于由时序生成器生成的各种时序信号，驱动并控制垂直驱动部42、列处理部43和水平驱动部44等。
信号处理部48至少包括加法处理功能，以对从列处理部43输出的像素信号执行诸如加法处理等各种类型的信号处理。对于信号处理部48中的信号处理，数据存储部49临时存储处理所需的数据。
<单位像素的结构>
现在，将说明以矩阵形式排列在像素阵列部41中的每个单位像素50的具体结构。下面所述的像素50能够减小如下现象的可能性：即，Si(硅)基板(在图3中为Si基板70)的在光入射侧的钉扎变弱，并使所产生的电荷流入光电二极管(在图3中的PD 71)，暗特性劣化，从而导致例如空隙的产生或暗电流的产生。
<第一实施例中的像素的构造示例>
图3是应用了本技术的像素50的第一实施例中的像素50a的垂直截面图，图4是像素50a的正面的平面图。注意，图3对应于图4中的线段X-X’的位置。
下面，将以像素50是背照式的构造为例来说明像素50。然而，本技术也能够适用于前照式。
图3所示的像素50包括PD(光电二极管)71，该PD 71用作在Si基板70内部形成的每个像素中的光电转换元件。在PD 71的光入射侧(在图中，对应于背面的下侧)形成有P型区域72，并且在P型区域72的下方进一步形成有平坦化膜73。P型区域72与平坦化膜73之间的边界对应于背面Si界面75。
在平坦化膜73中形成有遮光膜74。遮光膜74被设置用于防止光泄漏到相邻的像素中，并且遮光膜74形成在相邻的PD 71之间。遮光膜74包括例如W(钨)等金属材料。
在平坦化膜73上形成有用于将入射光聚焦在PD 71上的OCL(On Chip Lens：片上透镜)76，因此OCL 76也形成在Si基板70的背面上。OCL 76可以包括无机材料，并且能够将例如SiN、SiO或SiOxNy(假设0<x≤1且0<y≤1)用作无机材料。
尽管图3中未示出，但是像素能够被构造为使得将诸如盖玻璃或树脂等透明板接合到OCL 76上。另外，尽管图3中未示出，但是像素可以被构造为使得在OCL 76与平坦化膜73之间形成彩色滤光片层。另外，像素能够被构造为这样：在彩色滤光片层中，在每个像素中设置多个彩色滤光片，并且例如根据拜耳布置来布置彩色滤光片的颜色。
与PD 71的光入射侧相对地(在图中，为对应于正面的上侧)形成有有源区域(P阱)77。在有源区域77中形成有用于将像素晶体管等彼此分离的元件分离区(以下称为STI(Shallow Trench Isolation：浅沟槽隔离))78。
在Si基板70的前面侧(在图中，为上侧)上形成有配线层79，因此配线层79也形成在有源区域77上，并且在配线层79中形成有多个晶体管。图3示出了在配线层79中形成有传输晶体管80的示例。传输晶体管(门)80包括垂直晶体管。具体地，对于传输晶体管(门)80，形成有垂直晶体管沟槽81，然后在垂直晶体管沟槽81处形成有用于读出来自PD 71的电荷的传输门(TG)80。
此外，在Si基板70的前面侧上形成有像素晶体管，例如放大(AMP)晶体管、选择(SEL)晶体管和复位(RST)晶体管。将参考图4说明晶体管的布置，并且将参考图5中的电路图来说明晶体管的操作。
在各像素50a之间形成有沟槽，该沟槽被称为DTI(deep trench Isolation：深沟槽隔离)82。DTI 82形成在相邻的像素50a之间，并且以在深度方向(在图中，为与从前表面到后表面的方向相对应的垂直方向)上贯穿Si基板70的形状形成。另外，DTI 82还用作像素之间的遮光壁以防止不必要的光泄漏到相邻的像素50a。
在PD 71和DTI 82之间，从DTI 82侧朝向PD 71依次形成有P型固相扩散层83和N型固相扩散层84。P型固相扩散层83形成为沿着DTI 82延伸直至与Si基板70的背面Si界面75接触。N型固相扩散层84形成为沿着DTI 82延伸直至与Si基板70的P型区域72接触。
注意，固相扩散层是指根据下述制造方法形成并用于通过杂质掺杂形成P型层和N型层的层，但是本技术不限于基于固相扩散的制造方法，并且根据另一制造方法(例如，离子注入)所产生的P型层和N型层可以分别设置在DTI 82与PD 71之间。另外，实施例中的PD71包括N型区域。在部分或所有N型区域中进行光电转换。
P型固相扩散层83形成为延伸至与背面Si界面75接触，而N型固相扩散层84不与背面Si界面75接触，其中在N型固相扩散层84与背面Si界面75之间设置有间隙。
在这样的构造中，P型固相扩散层83和N型固相扩散层84之间的PN结区域形成强电场区域以保持由PD 71产生的电荷。根据上述构造，沿着DTI 82形成的P型固相扩散层83和N型固相扩散层84能够形成强电场区域以保持由PD 71产生的电荷。
如果N型固相扩散层84以沿着DTI 82延伸直至与Si基板70的背面Si界面75接触的方式形成，则在其中N型固相扩散层84接触Si基板70的与光入射表面侧相对应的背面Si界面75的部分中，电荷的钉扎被减弱，并且所产生的电荷流入PD 71并使暗特性劣化，从而导致例如空隙的产生和暗电流的产生。
然而，图3所示的像素50a被构造为这样：N型固相扩散层84不与Si基板70的背面Si界面75接触，而是沿着DTI 82与Si基板70的P型区域72接触。这样的构造能够防止电荷的钉扎减弱，并且能够防止电荷流入PD 71而使暗特性劣化。
另外，在图3所示的像素50a中，在DTI 82的内壁上形成有包含SiO2的侧壁膜85，并且在侧壁膜85的内部嵌入包含多晶硅的填充料86。
第一实施例中的像素50a被构造为这样：在背面上设置P型区域72，从而阻止在背面Si界面75附近存在PD 71和N型固相扩散层84。这防止了背面Si界面75附近的钉扎减弱，从而能够防止所产生的电荷流入PD 71并使暗特性劣化。
注意，代替用于侧壁膜85的SiO2，可以将SiN用于DTI 82。另外，代替用于填充料86的多晶硅，可以使用掺杂多晶硅。在用掺杂多晶硅填充DTI 82或在用多晶硅填充之后再用N型杂质或P型杂质掺杂DTI 82的情况下，通过对DTI 82施加负偏压，能够增强DTI 82的侧壁的钉扎，从而能够进一步改善暗特性。
参考图4和图5，将说明形成在像素50a中的晶体管的布置和晶体管的操作。图4是从前面(在图3中，从上侧)观察时布置在像素阵列部41(图2)中的3×3＝9个像素50a的平面图。图5是辅助说明图4所示的晶体管之间的连接关系的电路图。
在图4中，一个矩形代表一个像素50a。如图4所示，DTI 82形成为包围像素50a(像素50a中所包括的PD 71)。另外，在像素50a的前面上形成有传输晶体管(门)80、FD(浮动扩散部)91、复位晶体管92、放大晶体管93和选择晶体管94。
PD 71生成与所接收的光量相对应的电荷，并存储该电荷(信号电荷)。PD 71包括接地的阳极端子和经由传输晶体管(门)80连接到FD 91的阴极端子。
当通过传输信号TR使传输晶体管80导通时，传输晶体管80读出由PD 71生成的电荷，并且将该电荷传输至FD 91。
FD 91保持从PD 71读出的电荷。当通过复位信号RST使复位晶体管92导通时，存储在FD 91中的电荷被排出到漏极(恒压源Vdd)，并复位FD 91的电位。
放大晶体管93输出与FD 91的电位相对应的像素信号。具体地，放大晶体管93与经由垂直信号线33连接到放大晶体管93并用作恒流源的负载MOS(未示出)一起构成源极跟随器电路。表示与FD 91中累积的电荷相对应的电平的像素信号经由选择晶体管94和垂直信号线47从放大晶体管93输出至列处理部43(图2)。
在通过选择信号SEL选择像素31时使选择晶体管94导通，并且选择晶体管94经由垂直信号线33将像素信号从像素31输出至列处理部43。传输传输信号TR、选择信号SEL和复位信号RST的信号线对应于图2中的像素驱动线46。
能够如上所述地构造像素50a。然而，像素50a不限于该构造，并且能够采用其他构造。
<DTI 82和周边区域的制造方法>
图6是辅助说明DTI 82和周边区域的制造方法的图。
如图6的A所示，当在Si基板70中形成DTI 82时，使用包含SiN和SiO2的硬掩模(hard mask)来覆盖整个Si基板70的除了将要形成DTI 82的位置以外的地方，并且对未被该硬掩模覆盖的部分进行干蚀刻，以在垂直方向上形成向下延伸穿过Si基板70至预定深度的沟槽。
然后，在所形成的沟槽内形成包含与N型杂质相对应的P(磷)的SiO2膜，并对该SiO2膜进行热处理以将SiO2膜中的P(磷)掺杂到Si基板70中(以下将该掺杂称为固相扩散)。
然后，如图6的B所示，去除在所形成的沟槽内形成的包括P的SiO2膜，并且再次执行热处理，以使P(磷)扩散到Si基板70中，从而形成与当前的沟槽形状自对准的N型固相扩散层84。随后，通过干蚀刻对沟槽的底部进行蚀刻，以使沟槽在深度方向上延长。
然后，如图6的C所示，在延长后的沟槽的内侧形成包含与P型杂质相对应的硼(B)的SiO2膜，然后对该SiO2膜进行热处理以进行固相扩散，使硼(B)从SiO2膜朝向Si基板70侧扩散。因此，形成了与延长的沟槽的形状自对准的P型固相扩散层83。
随后，去除在沟槽的内壁上形成的含B(硼)的SiO2膜。
然后，如图6的D所示，在所形成的沟槽的内壁上形成包含SiO2的侧壁膜85，并且用多晶硅填充沟槽以形成DTI 82。随后，形成像素晶体管和配线。然后，从背面侧将Si基板70薄化。在薄化过程中，DTI 82的包括P型固相扩散层83在内的底部同时变薄。该减薄被进行至尚未到达N型固相扩散层84的深度。
通过上述过程，能够与PD 71相邻地形成强电场区域，该强电场区域包括不与背面Si界面75接触的N型固相扩散层84和与背面Si界面75接触的P型固相扩散层83。
<第二实施例>
图7是应用了本技术的第二实施例中的像素50b的垂直截面图。
第二实施例与第一实施例的不同之处在于，在STI 78中形成有DTI 82，但是在其他方面与第一实施例相同。实施例的相同组件由相同的附图标记表示，并且适当地省略这些组件的说明。在像素50的下述说明中，与第一实施例中的像素50b相同的部件由相同的附图标记表示，并且适当地省略这些部件的说明。
在图7所示的像素50b中，形成在有源区域77中的STI 78b形成为延伸至其中形成有DTI 82b的部分(延伸至像素50b的端部)。另外，在STI 78b的下方形成有DTI 82b。
换句话说，STI 78b形成在其中形成有DTI 82b的部分，并且STI 78b和DTI 82b形成在STI 78b和DTI 82b彼此接触的位置。
与STI 78b和DTI 82b形成在不同位置的构造(例如，第一实施例中的像素50a(图3))相比，这种形成能够使像素50b更小。
另外，第二实施例中的像素50b也能够产生与像素50a的效果相似的效果，即，能够防止暗特性的劣化的效果。
<第三实施例>
图8是应用了本技术的第三实施例中的像素50c的垂直截面图。
第三实施例中的像素与第一实施例和第二实施例中的像素50a和像素50b的不同之处在于，在DTI 82c的侧壁上形成具有负固定电荷的膜101，并且用SiO2作为填充料86c填充膜101的内部。
第一实施例中的像素50a被构造成使得在用多晶硅填充的DTI 82的侧壁上形成SiO2的侧壁膜85，而在第三实施例的像素50c中，在DTI 82c的侧壁上形成具有负固定电荷的膜101，其中用SiO2填充膜101的内部。
形成在DTI 82c的侧壁上并且具有负固定电荷的膜101例如可以包括氧化铪(HfO2)膜、氧化铝(Al2O3)膜、氧化锆(ZrO2)膜、氧化钽(Ta2O5)膜或氧化钛(TiO2)膜。上述类型的膜已经成功地用作绝缘栅场效应晶体管中的栅绝缘膜。因此，由于已经建立了膜形成方法，因此能够容易地形成膜。
膜形成方法的实例包括化学气相沉积、溅射和原子层沉积，并且由于原子层沉积能够在膜形成过程中同时使用于降低界面状态的SiO2层形成为约1nm的厚度，因此该方法是合适的。
另外，除上面列出的材料以外的材料包括：氧化镧(La2O3)、氧化镨(Pr2O3)、氧化铈(CeO2)、氧化钕(Nd2O3)、氧化钷(Pm2O3)、氧化钐(Sm2O3)、氧化铕(Eu2O3)、氧化钆(Gd2O3)、氧化铽(Tb2O3)、氧化镝(Dy2O3)、氧化钬(Ho2O3)、氧化饵(Er2O3)、氧化铥(Tm2O3)、氧化镱(Yb2O3)、氧化镥(Lu2O3)和氧化钇(Y2O3)等。
此外，具有负固定电荷的膜101可以包括氮化铪膜、氮化铝膜、氮氧化铪膜或氮氧化铝膜。
具有负固定电荷的膜101可以包括添加到膜中的硅(Si)或氮(N)，只要不损害绝缘性即可。硅或氮的浓度在不损害绝缘性的范围内适当确定。然而，为了防止诸如空隙等图像缺陷，优选地将诸如上述的硅和氮等添加剂添加至具有负固定电荷的膜101的前表面，即膜101的与PD 71侧相对的表面。如上所述，通过添加硅(Si)或氮(N)，能够提高膜的耐热性以及在该过程中防止离子注入的能力。
在第三实施例中，能够增强DTI 82的沟槽侧壁的钉扎。因此，例如，与第一实施例中的像素50a相比，像素50c能够可靠地防止暗特性的劣化。
为了在第三实施例中形成DTI 82，在图6的D所示的状态下，可以对背面进行抛光，直到作为填充料86的多晶硅露出来。然后，可以使用光致抗蚀剂和湿蚀刻去除沟槽内部的填充料86(多晶硅)和侧壁膜85(SiO2)，可以形成膜101，并且可以用SiO2填充沟槽。
注意，代替SiO2，可以使用诸如W(钨)等金属材料来填充沟槽的内部。因此，减少了在倾斜方向上传播的入射光通过DTI 82的光透射，从而能够减少混色。
<第四实施例>
图9是应用了本技术的第四实施例中的像素50d的垂直截面图。
第四实施例与第一实施例的不同之处在于，沿DTI 82形成的N型固相扩散层84d在Si基板70的深度方向上具有浓度梯度，但是第四实施例中的像素的其他方面与第一实施例中的像素50a相似。
无论深度方向如何，第一实施例的像素50a中的N型固相扩散层84中的N型杂质都具有恒定的浓度，而第四实施例的像素50d中的N型固相扩散层84d中的N型杂质具有取决于深度方向的浓度。
具体地，在像素50d中靠近N型固相扩散层84d的前面的N型固相扩散层84d-1具有高浓度的N型杂质，而靠近N型固相扩散层84d的背面的N型固相扩散层84d-2具有低浓度的N型杂质。
第四实施例中的像素50d除了产生与第一实施例中的像素50a的效果相似的效果之外，还能够产生如下的新效果：通过在N型固相扩散层84d中提供的浓度梯度使得背面上的电位浅，从而能够容易地读出电荷。
能够如下在N型固相扩散层84d中提供浓度梯度。例如，当形成DTI 82的沟槽时，对沟槽的侧壁造成蚀刻损伤，因此，根据损伤量的固相扩散掺杂水平的变化能够用于提供浓度梯度。
注意，代替在N型固相扩散层84d中设置浓度梯度，靠近前侧的P型固相扩散层83d可以具有降低的P型杂质浓度，而靠近背面的P型固相扩散层83d可以具有升高的P型杂质浓度。即使在这种情况下，也能够产生与在N型固相扩散层84d中提供浓度梯度的效果相似的效果。
另外，N型固相扩散层84d和P型固相扩散层83d都可以设置有各自的浓度梯度。
<第五实施例>
图10是应用了本技术的第五实施例中的像素50e的垂直截面图。
第五实施例中的像素50e与第一实施例中的像素50a的不同之处在于，形成在DTI82e的内壁上并且包含SiO2的侧壁膜85e比第一实施例的像素50e中的侧壁膜85厚，但是第五实施例中的像素50e的其他方面与第一实施例中的像素50a相似。
由于SiO2的折射率低于Si的折射率，因此，入射到Si基板70的入射光会根据斯涅耳定律(Snell’s law)进行反射，从而降低了光向相邻像素50的透射率。然而，减小侧壁膜85的厚度可能使得无法完全建立斯涅耳定律，从而导致透射光量增加。
增加第五实施例中形成在像素50e中的侧壁膜85e的膜厚度能够减小与斯涅耳定律的偏差，从而能够增加入射光在侧壁膜85e处的反射，并减少光向相邻像素50e的透射。因此，第五实施例中的像素50e除了产生与第一实施例中的像素50a的效果相似的效果之外，还能够产生能够抑制由于倾斜入射光引起的与相邻像素50e的混色的效果。
<第六实施例>
图11是应用了本技术的第六实施例中的像素50f的垂直截面图。
第六实施例中的像素50f与第一实施例中的像素50a的不同之处在于，用P型杂质掺杂位于PD 71和背面Si界面75之间的区域111以提供浓度梯度，使得在Si基板70中，背面的P型杂质浓度高于前面的P型杂质浓度，但是第六实施例中的像素50f的其他方面与第一实施例中的像素50a相似。
返回参考图3，第一实施例的像素50a在Si基板70中没有浓度梯度，并且第一实施例的像素50a包括位于Si基板70和背面Si界面75之间的P型区域72。在第六实施例的像素50f中，Si基板70设置有浓度梯度。浓度梯度是这样的：背面(P型区域111侧)的P型杂质浓度高于前面的P型杂质浓度。
与第一实施例中的像素50a相比，具有如上所述的浓度梯度的第六实施例中的像素50f除了产生与第一实施例中的像素50a的效果相似的效果之外，还能够产生能够更容易地读出电荷的效果。
<第七实施例>
图12是应用了本技术的第七实施例中的像素50g的垂直截面图。
第七实施例中的像素50g与第一实施例中的像素50a的不同之处在于，像素50g中的Si基板70比像素50a中的Si基板70厚，并且Si基板70的增加厚度增加了形成在像素50g中的DTI 82等的深度。
在第七实施例中形成在像素50g中的Si基板70g具有增加的厚度。Si基板70g增加的厚度增加了PD 71g的面积(体积)和DTI 82g的深度。另外，DTI 82g形成有增加的深度，从而形成深度增加(面积增大)的P型固相扩散层83g和N型固相扩散层84g。
P型固相扩散层83g和N型固相扩散层84g的面积增加，增加了包括P型固相扩散层83g和N型固相扩散层84g的PN结区域的面积。因此，与第一实施例中的像素50a相比，第七实施例中的像素50g除了产生与第一实施例中的像素50a的效果相似的效果之外，还能够进一步增加饱和电荷量Qs。
<第八实施例>
图13是应用了本技术的第八实施例中的像素50h的垂直截面图。
在第八实施例的像素50h中，与图12所示的第七实施例的像素50g一样，Si基板70g在深度方向上具有延长的长度。
此外，在像素50r中，通过离子注入在PD 71的背面上形成有P型区域121-1、N型区域122和P型区域121-2。由P型区域121-1、N型区域122和P型区域122-2限定的PN结部分经受强电场，因此能够保持电荷。
因此，第八实施例中的像素50h除了产生与第七实施例中的像素50g的效果相同的效果之外，还能够进一步增加饱和电荷量Qs。
<第九实施例>
图14是应用了本技术的第九实施例中的像素50i的垂直截面图。
第九实施例中的像素50i与第一实施例中的像素50a的不同之处在于，在Si基板70的前面侧上形成有MOS电容器131和像素晶体管(未示出)，但是第九实施例中的像素50i的其他方面与第一实施例中的像素50a相似。
通常，即使PD 71的饱和电荷量Qs增加，除非转换效率降低，否则垂直信号线VSL(图2所示的垂直信号线47)的幅度限制也会限制输出，从而导致难以充分利用增加的饱和电荷量Qs。
降低PD 71的转换效率需要为FD 91(图4)添加电容。因此，第九实施例中的像素50i被构造为添加MOS电容器131作为要添加到FD 91的电容(图11中未示出)。
第九实施例中的像素50i不仅能够被构造为产生与第一实施例中的像素50a的效果相似的效果，而且还能够通过向FD 91添加MOS电容器131来降低PD 71的转换效率，从而能够充分利用增加的饱和电荷量Qs。
<第十实施例>
图15是应用了本技术的第十实施例中的像素50j的垂直截面图。
第十实施例中的像素50j与第一实施例中的像素50a的不同之处在于，在形成于有源区域77中的阱接触部151上形成有两个触点152，并且触点152连接到Cu配线153，但是第十实施例中的像素50j的其他方面与第一实施例中的像素50a相似。
如上所述，能够提供包括阱接触部151的构造。注意，尽管图15示出了其中形成有两个触点152的示例，但是在阱接触部151上也可以形成两个以上的触点152。
第十实施例中的像素50j除了产生与第一实施例中的像素50a的效果相似的效果之外，还能够提高严重缺陷的成品率。
<第十一实施例>
图16示出应用了本技术的第十一实施例中的像素50k的垂直截面图和平面图。
第十一实施例中的像素50k与第一实施例中的像素50a的不同之处在于，在像素50k的中心形成有垂直晶体管沟槽81k以形成传输晶体管(门)80k，但是第十一实施例中的像素50k的其他方面与第一实施例中的像素50a相似。
图16所示的像素50k形成为使得传输晶体管(门)80k位于与PD 71的各外周等距的位置。因此，第十一实施例中的像素50k除了产生与第一实施例中的像素50a的效果相似的效果之外，还包括与PD 71的各外周等距的传输晶体管(门)，从而能够改善电荷的传输。
<第十二实施例>
图17示出应用了本技术的第十二实施例中的像素50m的垂直截面图和平面图。
第十二实施例中的像素50m与第一实施例中的像素50a的不同之处在于，传输晶体管80m包括两个垂直晶体管沟槽81-1和81-2，但是第十二实施例中的像素50m的其他方面与第一实施例中的像素50a相似。
第一实施例中的像素50a(图3)被构造为使得传输晶体管80包括一个垂直晶体管沟槽81，而在第十二实施例的像素50m中，传输晶体管80m包括两个垂直晶体管沟槽81-1和81-2。
如上所述具有两个垂直晶体管沟槽81-1和81-2的构造改善了在传输晶体管80k的电位改变时观察到的夹在两个垂直晶体管沟槽81-1和81-2之间的区域的电位的跟随性。因此，能够增加调制因子。结果，能够提高电荷传输效率。
另外，获得了与第一实施例中的像素50a的效果相似的效果。
注意，尽管以包括两个垂直晶体管沟槽81-1和81-2的传输晶体管80k为例进行说明，但是在每个像素区域中也可以形成两个以上的垂直晶体管沟槽81。
另外，在所示的示例中，形成的两个垂直晶体管沟槽81-1和81-2的尺寸(长度和厚度)相同。然而，在形成多个垂直晶体管沟槽81的情况下，所形成的垂直晶体管沟槽81的尺寸可以彼此不同。例如，两个垂直晶体管沟槽81-1和81-2可以形成为使得垂直晶体管沟槽81-1和81-2中的一者比另一者长或厚。
<第十三实施例>
图18是应用了本技术的第十三实施例中的像素50n的垂直截面图。
第十三实施例中的像素50n与第一实施例中的像素50a的不同之处在于遮光膜74的构造，但是其他方面与像素50a相似。
在第十三实施例的像素50n中，在DTI 82n的上方和下方分别形成有遮光膜74n-1和遮光膜74n-2。在第一实施例的像素50a(图3)中，遮光膜74形成在DTI 82的背面(在图的下侧)上并覆盖该背面。然而，在像素50n(图18)中，用与遮光膜74相同的金属材料(例如，钨)填充DTI 82n的内部，并且还用金属材料覆盖Si基板70的前面侧(在图的上侧)。
换句话说，像素50n被构造成，使得除背面以外(除光入射面以外)的每个像素区域都被金属材料包围。然而，在像素50n被构造成使得除背面以外的整个像素50n被金属材料包围的情况下，在所需位置适当地形成开口部，例如，遮光膜74n-2的传输晶体管80n所在的部分被开口，并且在该开口中形成用于与外部连接的端子。
注意，可以将钨(W)以外的金属材料用于遮光膜74等。
第十三实施例中的像素50n能够防止入射光泄漏到相邻的像素50n，从而能够防止混色。
另外，像素50n能够被构造为使得从背面入射之后没有进行光电转换而到达前面侧的光在金属材料(遮光膜74n-2)上反射，并再次入射到PD 71。因此，第十三实施例中的像素50n除了产生与第一实施例中的像素50a的效果相同的效果之外，还能够提高PD 71的灵敏度。
<第十四实施例>
图19是应用了本技术的第十四实施例中的像素50p的垂直截面图。
第十四实施例中的像素50p与第一实施例中的像素50a的不同之处在于形成在背面上的P型固相扩散层83p和侧壁膜85p的形状，但是其他方面与第一实施例中的像素50a相似。
像素50p的背面上的P型固相扩散层83p以朝向N型固相扩散层84p下方的区域突出的形状形成。像素50p包括形成在P型区域72p的端部并且以突出到P型区域72p中的形状形成的P型固相扩散层83p。另外，形成在P型固相扩散层83p中的侧壁膜85p也以朝向P型区域72p突出的形状形成。此外，形成在侧壁膜85p中的填充料86p以朝向P型区域72p突出的形状形成。
上述形状提供了更可靠地防止N型固相扩散层84p与Si基板70的背面Si界面75接触的构造。因此，能够防止电荷的钉扎减弱，并且能够防止电荷流入PD 71而使暗特性劣化。
当形成N型固相扩散层84p时，N型固相扩散层84p的深度或浓度可能会变化。例如，可能发生变化，使得在A像素50中形成的N型固相扩散层84比在B像素50中形成的N型固相扩散层84更深。在这种情况下，更深的N型固相扩散层84可以延伸穿过P型区域72或贯穿P型区域72并到达Si基板70的背面Si界面75。
另外，可能发生变化，使得在A像素50中形成的N型固相扩散层84中的N型杂质的浓度高于在B像素50中形成的N型固相扩散层84中的N型杂质的浓度。在这种情况下，具有更高浓度的N型固相扩散层84可以延伸穿过P型区域72或贯穿P型区域72并到达Si基板70的背面Si界面75。
在像素50p中，在N型固相扩散层84p的背面Si界面75侧，不仅P型区域72p以向N型固相扩散层84p下方的区域突出的形状形成，而且P型固相扩散层83p也以向N型固相扩散层84p下方的区域突出的形状形成。因此，如上所述，只要使N型固相扩散层84的深度或浓度发生变化，就能够吸收该变化，并且P型固相扩散层83p能够可靠地防止N型固相扩散层84p与Si基板70的背面Si界面75接触。
第十四实施例中的像素50p能够产生与第一实施例中的像素50a的效果相似的效果。
<强电场区域的形状>
第一至第十四实施例中的像素50形成为在平面图中被DTI 82包围，例如，如图20所示。在DTI 82的侧壁上，形成包括P型固相扩散层83和N型固相扩散层84的PN结区域以提供强电场区域。注意，以上说明和以下说明包括其中在P型固相扩散层83和N型固相扩散层84之间存在耗尽层的构造以及其中PN结区域仅包括P型固相扩散层83和N型固相扩散层84的构造。
如图20所示，PD 71被N型固相扩散层84包围。N型固相扩散层84被P型固相扩散层83包围。此外，P型固相扩散层83被DTI 82包围。
如上所述，由于P型固相扩散层83和N型固相扩散层84形成PN结区域，因此在PD 71周围形成强电场区域。因此，能够增加饱和电荷量。下面，如图20所示，将给出与线性成形的PN结区域相比进一步增加饱和电荷量Qs的PN结区域在平面图中的形状的说明。
下面将在第十五至第十九实施例中说明强电场区域的形状，并且能够将第十五至第十九实施例中的任何实施例与上述的第一至第十四实施例中的任何实施例组合。
另外，以上说明和以下说明以包括从DTI 82侧朝向PD 71侧依次布置的P型固相扩散层83和N型固相扩散层84的PN结区域为例。然而，根据PD 71的构造，PN结区域可以包括从DTI 82侧朝向PD 71侧依次布置的N型固相扩散层84和P型固相扩散层83。本技术适用于如下情况：在DTI 82的侧壁中设置的PN结区域具有包括第一杂质的第一杂质区域和包括第二杂质的第二杂质区域，并且第一杂质是N型杂质，而第二杂质是P型杂质，或者第一杂质是P型杂质，而第二杂质是N型杂质。
另外，上面和下面所述的P型和N型表示相对于预定材料起到P型或N型的作用。这里的说明以使用Si基板70的像素为例，因此下面的说明以如下构造为例，在该构造中，相对于Si(硅)起到P型作用的杂质被视为P型杂质，并且相对于Si(硅)起到N型作用的杂质被视为N型杂质。
<第十五实施例>
图21是应用了本技术的第十五实施例中的像素50q的水平截面图(平面图)。
第十五实施例中的像素50q的形状为：包围PD 71q的强电场区域包括凹部和凸部。参考图21所示的像素50q，当关注像素50q中包括的PD71q-1时，与包围PD 71q-1的侧面相对应的DTI 82q形成为具有突出部(凹部)的形状。
将连同突出部继续进行说明。然而，该部分相对于用作基准的侧面是突出还是凹陷取决于哪一侧被用作基准。这里，通过将具有线性形状并且连续形成的DTI 82q的一部分(在图20中，称为DTI 82的部分)定义为基准并将相对于定义为基准的DTI 82q突出的部分称为突出部，继续进行说明。
根据DTI 82q的形状，P型固相扩散层83q被成形为包括突出部。此外，根据P型固相扩散层83q的形状，N型固相扩散层84q也被成形为包括突出部(P型固相扩散层83q的突出部对应于N型固相扩散层84q的凹陷部)。
P型固相扩散层83q设置有突出部，使得能够增大P型固相扩散层83q与N型固相扩散层84q接触的面积。因此，扩大了包括P型固相扩散层83q和N型固相扩散层84q的PN结区域，从而扩大了强电场区域。扩大的强电场区域增加了能够在强电场区域中保持的电荷量，从而能够增加饱和电荷量。
在图21所示的像素50q中，例如，包括在包围PD 71q-1的四个侧边中并且形成在PD71q-1的左侧的DTI 82q-1设置有三个突出部。突出部的数量是示例性的，并且只要形成一个以上的突出部即可。另外，取代矩形，能够使用其他形状。其他形状可以是下面第十六实施例中所述的三角形。
另外，图21所示的像素50q是其中包围PD 71q-1的四个侧边中的每个侧面都设置有三个突出部的示例。然而，四个侧边中的至少一个可以设置有突出部。例如，如图22所示的像素50q所示，包围PD 71q的四个侧边中的一个侧边可以设置有突出部。
在图22所示的像素50q中，当关注像素50q中所包括的PD 71q-1时，在左侧的DTI82q-1上形成有突出部，并且在右侧的DTI 82q-2、上侧的DTI 82q-11和下侧的DTI 82q-12上都没有形成突出部。如上所述，能够提供其中在包围PD 71q的四个侧边中的一个侧边上形成突出部并形成比其他强电场区域大的强电场区域的构造。
另外，尽管未示出，但是可以提供其中在四个侧边中的两个或三个侧边上设置突出部的构造。
通过设置突出部，能够扩大强电场区域。然而，可能减小PD 71q的光接收面积。能够与PD 71q的尺寸相关联地设置突出部的尺寸。另外，如上所述，能够通过设定设置有突出部的侧边(一个至四个侧边中有多少个侧边设置有突出部)来调整突出部的尺寸。另外，也能够通过调整突出部自身的尺寸来调整强电场区域的尺寸。
参考图23，将说明突出部的尺寸。参考图23，以包围PD 71的一个侧边为例进行说明。在图23中，A示出了图20所示的未形成突出部的构造中的一个侧面。在图23中，B示出了在形成有图21或图22所示的突出部的构造中的一个侧面。注意，对图23的说明没有考虑层的厚度。
参考图23的A，在未形成突出部的情况下，DTI 82呈线性形状，并且沿DTI 82形成P型固相扩散层83。因此，P型固相扩散层83也呈线性形状。P型固相扩散层83具有长度L1。长度L1对应于在PD 71周围形成的DTI 82的上侧与下侧之间的距离。
参考图23的B，以形成有突出部的构造为例进行说明。参考图23的B，以在一个侧面上形成有一个突出部的构造为例进行说明。参考图23的B，DTI 82q被成形为在直线上包括一个突出部，并且沿DTI 82q形成P型固相扩散层83q。因此，P型固相扩散层83q也成形为包括直线和一个突出部的组合。
P型固相扩散层83q的与突出部的高度相对应的部分具有长度L2。长度L2对应于从P型固相扩散层83q的线性形状部分到突出部的末端部分的长度。如图23的B所示，具有突出部的P型固相扩散层83q的长度为(L1+2×L2)。
在将其中P型固相扩散层83没有设置突出部的结构与其中P型固相扩散层83设置有一个突出部的结构相比较的情况下，通过设置一个突出部，将P型固相扩散层83的长度增加了(2×L2)。P型固相扩散层83的长度等于P型固相扩散层83的与N型固相扩散层84q(图23的B中未示出)接触的部分的长度。因此，通过设置一个突出部，将P型固相扩散层83的与N型固相扩散层84接触的部分增加了(2×L2)，从而增加PN结面积并能够扩大强电场区域。
通过设置多个突出部，能够扩大P型固相扩散层83和N型固相扩散层84之间的接合区域，从而能够扩大强电场区域。
能够将突出部的长度L2设置为例如10nm或更大，尽管长度L2可以根据像素50q的尺寸而变化。另外，在未形成突出部的P型固相扩散层83的长度L1为1的情况下，将形成有突出部的P型固相扩散层83的长度L3设定为预定值或例如大于或等于1.3倍。长度L3能够通过一个突出部的长度L2或突出部的数量来调整。
当P型固相扩散层83q的长度L3大于包围PD 71q的四个侧边中彼此平行的两个侧面(例如，DTI 82的上侧和下侧)之间的长度时，如上所述，能够增大PN结面积，从而能够扩大强电场区域。由于沿着DTI 82q形成P型固相扩散层83q，因此，P型固相扩散层83q的长度L3取决于DTI 82q的侧壁的长度。因此，DTI 82q被形成为使得DTI 82q的侧壁的长度大于包围PD 71q的DTI 82u的DTI 82q的平行布置部分之间的长度，从而能够增加PN结面积并扩大强电场区域。
在P型固相扩散层83上如此形成的突出部使得能够增大P型固相扩散层83和N型固相扩散层84之间的接合面积，从而能够增加饱和电荷量。
参考图24和图25，将说明在如上所述形成突出部的情况下制造强电场区域的方法。这里，将以其中图21所示的包围PD 71的四个侧边各者均包括突出部的结构为例继续说明。
在步骤S51(图24)中，准备好其中形成有DTI 82的基板。在该基板中，形成氧化硅膜200，并且在预先形成的沟槽中嵌入绝缘膜(绝缘材料)201。例如沉积LP-TEOS作为氧化硅膜200。
在步骤S52中，通过干蚀刻来挖出氧化硅膜200的一部分、绝缘膜201的一部分、SiN的一部分和Si基板70的一部分。在步骤S52中，形成深沟槽。如图26所示，深沟槽的在平面形状中的形状例如是格子状和突出部的组合，并且深沟槽的深度到达在后续步骤中通过固相扩散将形成N型区域的区域的下端。
在步骤S53中，使用原子层沉积(ALD：Atomic Layer Deposition)方法在晶片的整个表面上沉积含磷(P)的氧化硅膜(PSG)202。通过步骤S53中的处理，在晶片的未形成深沟槽的前表面、深沟槽的侧表面和深沟槽的底表面上形成PSG膜202。在此，使用磷(P)使PSG膜202形成为N型膜。
在步骤S54中，进行热扩散处理。在步骤S54中，使晶片退火，以在PSG膜202与Si基板70接触的区域中引起固相扩散，并且使磷(P)从PSG膜202扩散至Si基板70。结果，如图20中的步骤S54所示，形成N型杂质区域203。N型杂质区域203是与N型固相扩散层84q相对应的区域。
在步骤S55中，去除晶片上的PSG膜202。通过例如使用氢氟酸的湿蚀刻来执行PSG膜202的去除。
在步骤S56中，通过干蚀刻将晶片中深沟槽的底表面上的硅挖得更深。此时，图26所示的突出部的格子状串部分和沟槽部分都被挖得更深。此时，如图27所示，已经形成了对应于N型固相扩散层84q的区域。图27所示的N型固相扩散层84q在PD 71侧具有大致为线性的形状。
在步骤S54中，当磷扩散到Si基板70中时，根据沟槽(DTI 82q)的突出部的形状和数量，如图27所示，扩散进行到PD 71侧具有大致为线性的形状的程度。N型固相扩散层84q不必形成为与沟槽相同的形状。N型固相扩散层84q可以是如图27所示的形状或者是如图21所示的形状，并且这两种形状都在本技术的范围内。任何一个形状都会产生相同的效果。
在步骤S57(图25)中，使用原子层沉积(ALD：Atomic Layer Deposition)方法沉积含硼(B)的氧化硅膜(BSG)205。通过在步骤S57中的处理，在晶片的未形成深沟槽的前表面、深沟槽的侧表面和深沟槽的底表面上形成BSG膜205。在此，使用硼(B)使BSG膜205形成为P型膜。
在步骤S58中，进行热扩散处理。在步骤S58中，使晶片退火，以在BSG膜205与Si基板70接触的区域中引起固相扩散，并且使硼(B)从BSG膜205扩散至Si基板70。结果，如图25中的步骤S58所示，形成P型杂质区域206。P型杂质区域206是与P型固相扩散层83q(图21)相对应的区域。
在步骤S59中，去除BSG膜205。通过例如使用氢氟酸的湿蚀刻来执行BSG膜205的去除。
在步骤S60中，将多晶硅作为填充料86p嵌入沟槽中，并且去除沉积在晶片上表面上的不必要的多晶硅。另外，形成像素晶体管和配线等。随后，从背面减薄Si基板70。进行减薄至深沟槽的底部露出为止。
由此形成了如图21或图22所示的具有突出部的P型固相扩散层83q，从而形成具有扩大的强电场区域的像素50q。
<第十六实施例>
图28是应用了本技术的第十六实施例中的像素50r的平面图。
第十六实施例中的像素50r的形状是这样的：与第十五实施例中的像素50q的情况一样，包围PD 71r的强电场区域包括突出部和凹陷部。图28所示的像素50r与图21所示的像素50q的不同之处在于，像素50r的突出部是三角形的，但是像素50r的其他方面基本上与像素50q相似。因此，省略重复的说明。
对于图28所示的像素50r，示出了其中在包围PD 71的四个侧边中的两个侧面上形成有突出部的示例。像素50r能够被构造成这样：在包围PD 71的四个侧边中的至少一个侧面上形成有突出部，或者在四个侧边中的一个侧面、两个侧面、三个侧面或四个侧边上形成有突出部。
对于图28所示的像素50r，示出了其中例如在DTI 82r-1的包括在包围PD 71r-1的四个侧边中并且形成在PD 71r-1的左边的那侧上形成有两个三角形突出部的示例。突出部的数量是示例性的，并且只要数量大于1即可。另外，突出部的形状可以是这样的：突出部是三角形的；或者包括圆形的顶点；或者构成三角形的边是曲线而不是直线。可替代地，突出部可以具有接近半圆形或椭圆形而不是三角形的形状，或者突出部可以是多边形的。
在形成三角形的突出部的情况下，尽管突出部的高度取决于像素50q的尺寸，但是能够将其高度设定为例如10nm以上。另外，如参考图23所述的那样，将设置有突出部的P型固相扩散层83r的长度设置为是未设置突出部的P型固相扩散层83的长度的至少预定值倍数，例如，至少1.3倍。能够基于一个突出部的高度或突出部的数量来调节长度。
与第十五实施例中的像素50q类似，第十六实施例中的像素50r能够被形成为这样：P型固相扩散层83q的长度大于包围PD 71q的四个侧边中的两个平行布置的侧边之间的长度。因此，能够增大PN结面积并能够扩大强电场区域。换句话说，当DTI 82r被形成为，使得DTI 82r的侧壁的长度大于包围PD 71r的DTI 82r的平行布置部分之间的长度时，能够增大PN结面积并能够扩大强电场区域。
将说明在形成有如上所述的突出部的情况下制造强电场区域的方式。图28所示的像素50r的制造方式与图21所示的像素50q的制造方式以及参考图24和图25所述的制造方式大致类似。因此，省略类似部分的说明，并且将说明不同部分。
在如像素50r的情况那样形成三角形的突出部的情况下，像素50r的制造步骤与像素50q(图21)的制造步骤的不同之处在于，形成深沟槽的S52(图24)分为两个步骤。
首先，在步骤S52-1中，通过干蚀刻挖出氧化硅膜200的一部分、绝缘膜201的一部分、SiN的一部分和Si基板70的一部分。步骤S52形成了深沟槽。在平面形状中，如图29所示，深沟槽例如是格子形状和突出部的组合，并且深沟槽的深度到达在后续步骤中通过固相扩散将形成N型区域的区域的下端。
在步骤S52-2中，通过湿蚀刻进一步挖出氧化硅膜200的一部分、绝缘膜201的一部分、SiN的一部分和Si基板70的一部分。具体地，湿蚀刻进行蚀刻，使得突出部在晶面上的形状是均匀的。在平面形状中，如图30所示，深沟槽例如包括形状如三角形的突出部，并且深沟槽的深度到达在后续步骤中通过固相扩散将形成N型区域的区域的下端。
如上所述的干蚀刻和湿蚀刻的组合形成了期望的形状，在这种情况下，形成了具有三角形突出部的深沟槽。与参考图24和图25所述的相应步骤类似地执行形成对应于N型固相扩散层84r的区域和对应于P型固相扩散层83r的区域的后续步骤。
图31示出了在步骤S56中通过干蚀刻进一步挖出深沟槽的底表面上的硅而得到的像素50r的构造。在步骤S56中，图30所示的三角形突出部的格子状串部分和沟槽部分都被挖得更深。此时，如图31所示，已经形成了对应于N型固相扩散层84r的区域。
在步骤S54中，当磷扩散到Si基板70中时，如图31所示，根据沟槽(DTI 82r)的突出部的形状和数量，形成具有与沟槽的形状大致相同的形状的N型固相扩散层84r。可替代地，如参考图27所述的那样，根据沟槽的突出部的形状和数量，扩散可以进行到PD 71侧具有大致为线性形状而不是沟槽形状的程度。
因此，N型固相扩散层84r不必形成为与沟槽的形状相同。N型固相扩散层84r的形状可以等于或者可以不等于沟槽的形状，并且两种形状都在本技术的范围内。
由此形成了如图28所示的具有三角形突出部的P型固相扩散层83r，从而形成具有扩大的强电场区域的像素50r。
<第十七实施例>
图32是应用了本技术的第十七实施例中的像素50s的平面图。
第十七实施例中的像素50s的形状形成为这样：如第十五实施例中的像素50q的情况那样，包围PD 71r的强电场区域包括凹部和凸部。图32所示的像素50s与像素50q的不同之处在于，形成了微小的凹部和凸部。
参考图32，在像素50s的构造平面图中，如图20所示的像素50的构造平面图中那样，PD 71s以被DTI 82s包围的方式形成，并且在DTI 82s的侧壁中形成包括P型固相扩散层83s和N型固相扩散层84s的PN结区域。
包括DTI 82s的部分的放大图如图32的右图所示。参考图32的右图，DTI 82s-1的PD 71s-1的侧边被成形为包括凸部和凹部。与包括凸部和凹部的DTI 82s-1的形状情况一样，P型固相扩散层83s-1的DTI 82s-1侧边和PD 71s-1侧边被成形为包括凸部和凹部。此外，与包括凸部和凹部的P型固相扩散层83s-1的形状情况一样，N型固相扩散层84s-1的P型固相扩散层83s-1的侧边被成形为包括凸部和凹部。
通过将P型固相扩散层83s成形为包括微小的凸部和凹部，能够增大P型固相扩散层83s与N型固相扩散层84s彼此接触的接合面积。因此，能够扩大包括P型固相扩散层83s和N型固相扩散层84s的强电场区域，从而能够增加饱和电荷量。
与第十五实施例中的像素50q类似，第十七实施例中的像素50s能够形成为这样：P型固相扩散层83s的长度大于包围PD 71s的四个侧边中的两个平行布置的侧边之间的长度，从而能够增大PN结面积并能够扩大强电场区域。换句话说，DTI 82s被形成为这样：DTI82s的侧壁的长度大于包围PD 71s的DTI 82s的平行布置的部分之间的长度，从而能够增大PN结面积并能够扩大强电场区域。
将说明在形成如上所述的微小的凹部和凸部的情况下制造强电场区域的方法。图32所示的像素50s的制造方法的一半过程与图21所示的像素50q的制造方法相同。通过执行从步骤S51(图24)至步骤S56的处理，像素50s的制造过程类似地包括执行从开始到在深沟槽的侧壁中形成对应于N型固相扩散层84s的区域的步骤。
参考图33，将说明在深沟槽的侧壁中形成对应于N型固相扩散层84s的区域之后的处理。
已经提出了一种在多晶硅的前表面上形成凹部和凸部以增大表面积的方法。考虑到前表面的状态，可以把这种情况下所得的多晶硅称为粗糙多晶硅(ruggedpolysilicon)。在此，以其中粗糙多晶硅被形成为在DTI 82s上形成凹凸形状，从而在P型固相扩散层83s和N型固相扩散层84s上也形成凹凸形状的构造为例进行说明。
在步骤S101(图33)中，在其中在深沟槽的侧壁中形成有对应于N型固相扩散层84s的区域的Si基板70中，在沟槽的侧壁上形成凹凸形状(粗糙多晶硅膜)。把粗糙多晶硅膜称为RP膜301。RP膜301能够例如通过在氧化硅膜上形成掺杂的多晶硅膜和非晶硅膜并且对非晶硅膜进行预定的粗糙化处理来形成。
步骤S102与步骤S57(图25)相同，并且使用ALD方法来沉积含硼(B)的氧化硅膜(BSG)205。通过步骤S102中的处理，在晶片的未形成深沟槽的前表面、与深沟槽的侧表面相对应的RP膜301和深沟槽的底表面上形成BSG膜205。在这里，使用硼(B)使BSG膜205形成为P型膜。
步骤S103与步骤S58和步骤S59(图25)相同，并且首先执行热扩散处理。对晶片进行退火，以在BSG膜205与Si基板70接触的区域中进行固相扩散，并且硼(B)从BSG膜205扩散到Si基板70。结果，如图33中的步骤S103所示，形成P型杂质区域206。P型杂质区域206是对应于P型固相扩散层83s(图32)的区域。
在硼的固相扩散中，RP膜301用作扩散抑制层，因此，穿过沟槽侧的侧壁扩散的硼是不均匀的。如图33中的步骤S103所示，硼的不均匀扩散导致在P型杂质区域206中形成凹部和凸部。P型杂质区域206被成形为包括凹部和凸部，因此与先前形成的N型杂质区域203接触的部分被成形为包括凹部和凸部。因此，与硼的均匀扩散相比，能够增大P型固相扩散层83s与N型固相扩散层84s接触的接合面积。
在热处理之后，去除BSG膜205。例如能够通过使用氢氟酸的湿蚀刻来执行BSG膜205的去除。
步骤S104与步骤S60(图25)相同，并且将多晶硅作为填充料86p嵌入沟槽中。并且去除沉积在晶片上表面上的不必要的多晶硅。另外，形成像素晶体管和配线等。随后，从背面减薄Si基板70。进行减薄至深沟槽的底部露出为止。
由此形成了如图32所示的包括微小的凹部和凸部的P型固相扩散层83s，从而形成具有扩大的强电场区域的像素50s。
<第十八实施例>
图34是应用了本技术的第十八实施例中的像素50t的平面图。
在第十八实施例的像素50t中，对于扩大的强电场区域，在PD 71的一部分中形成强电场扩大区域。该强电场扩大区域是用于扩大强电场区域的PN结区域。图34示出了其中在PD 71t-1的区域的四个角各者中形成矩形强电场区域以及在PD 71t-2的区域的中央形成十字形强电场区域的示例。
在PD 71t-1的区域的四个角各者中形成的矩形强电场区域包括形成在中央部分的DTI 82t-21和形成在DTI 82t-21周围的P型固相扩散层83t-21。此外，在P型固相扩散层83t-21周围形成有N型固相扩散层84t-21。这样的构造与在包围PD 71t的DTI 82t中形成的强电场区域的构造相同。
N型固相扩散层84t-21的一部分与在DTI 82t-1的侧壁中形成的N型固相扩散层84t-1共享。另外，N型固相扩散层84t-21的一部分与在DTI 82t-11的侧壁中形成的N型固相扩散层84t-11共享。
在PD 71t-2的区域中形成的十字形强电场区域设置有十字形DTI 82t-22，在该十字形DTI 82t-22周围形成有P型固相扩散层83t-22。此外，在P型固相扩散层83t-22周围形成有N型固相扩散层84t-22。这样的构造与在包围PD 71t的DTI 82t中形成的强电场区域的构造相同。
N型固相扩散层84t-22的一部分，换句话说，与十字的尖端部分相对应的N型固相扩散层84t-22与在DTI 82t-2的侧壁中形成的N型固相扩散层84t-3、在DTI 82t-3的侧壁中形成的N型固相扩散层84t-4、在DTI 82t-11的侧壁中形成的N型固相扩散层84t-11和在DTI82t-12的侧壁中形成的N型固相扩散层84t-12中的各者共享。
图34所示的示例示出了矩形强电场区域和十字形强电场区域。然而，也可以使用其他形状。另外，在示出的示例中，矩形强电场区域和十字形强电场区域形成在一个像素50t内。形成在像素50t内的强电场区域不必具有不同的形状，并且可以全部为矩形或十字形。
另外，图34示出了在PD 71t-1的四个角中形成矩形强电场区域的情况。然而，代替四个强电场区域，可以在PD 71的四个角的任何一个角中形成一个、两个或三个强电场区域。
此外，图34示出了在PD 71t-2中形成十字形强电场区域的情况。然而，十字形强电场区域并非必须是十字形的，还可以形成形状像十字的一部分的强电场区域(例如，L形的强电场区域或仅包括垂直条(或水平条)的强电场区域)。
另外，该示例可以与第十五至第十七实施例中的像素50q至像素50s组合，从而在包围PD 71t的DTI 82t的侧壁上形成的强电场区域中形成凹部和凸部。
通过这样在包围PD 71t的DTI 82t以外的区域中形成包括P型固相扩散层83t和N型固相扩散层84t的强电场区域，从而能够扩大设置在一个像素50t中的强电场区域，由此能够增加饱和电荷量。
与第十五实施例中的像素50q类似，第十八实施例中的像素50t能够被形成为这样：P型固相扩散层83t的长度大于包围PD 71t的四个侧边中的两个平行布置的侧边之间的长度，从而能够增大PN结面积并能够扩大强电场区域。
在第十八实施例的像素50t中，P型固相扩散层83t的长度包括在PD 71t的四个角各者中形成的矩形强电场区域中所包括的P型固相扩散层83t的长度和在PD 71t中形成的十字形强电场区域中所包括的P型固相扩散层83t的长度以及DTI 82t的侧壁的长度。因此，如上所述，像素50t能够被形成为使得P型固相扩散层83t的长度大于包围PD 71t的四个侧边中的两个平行布置的侧边之间的长度。
因此，换句话说，DTI 82t能够被形成为使得DTI 82t的侧壁的长度大于包围PD71t的DTI 82t的平行布置的部分之间的长度，从而能够增大PN结面积并能够扩大强电场区域。
将说明包括如上所述形成在PD 71t的区域中的强电场区域的像素50t的制造方法。图34所示的像素50t的制造方法能够通过与参考图25所述的图21所示的像素50q相同的步骤来实现，因此省略方法的说明。然而，在步骤S52(图24)中形成的DTI 82t具有不同的形状，因此下面将对此进行说明。
在步骤S52中，通过干蚀刻挖出氧化硅膜200的一部分、绝缘膜201的一部分、SiN的一部分和Si基板70的一部分，并形成深沟槽。深沟槽的形状是这样的：在平面形状中，深沟槽例如设置有格子状的DTI 82t、与形成有矩形强电场区域的部分相对应的DTI 82t-21和与形成有图35所示的十字形强电场区域的部分相对应DTI 82t-22。所形成的沟槽的深度到达将在后续步骤中通过固相扩散形成N型区域的区域的下端。
如上所述，在其中通过干蚀刻形成强电场区域的部分中以期望的形状形成深沟槽。如参考图24和图25所述的那样，执行形成对应于N型固相扩散层84r的区域和对应于P型固相扩散层83r的区域的后续步骤。
如图34所示，通过这样形成包括矩形或十字形强电场区域的强电场区域，形成了具有扩大的强电场区域的像素50t。
<第十九实施例>
图36是应用了本技术的第十九实施例中的像素50u的平面图。
第十九实施例中的像素50u以使包围PD 71u的DTI 82u部分不连续的方式形成。参考图36，形成在图的左右方向(横向)上的DTI 82u-11部分不连续。其他DTI 82u，例如DTI82u-12是连续形成的。
包括DTI 82u-11的部分的放大图如图36的右图所示。参考图36的右图，DTI 82u-11以包括不连续部分的方式形成。不连续部分形成在包围PD 71u-1的DTI 82u中所包括的DTI 82u-11与DTI 82u-2之间。换句话说，在图36所示的示例中，DTI 82u的不连续部分设置在PD 71-1的右上方。
DTI 82-11的不连续部分被P型固相扩散层83u覆盖。
形成在图中的DTI 82u-11上方的P型固相扩散层83u-10和形成在图中的DTI 82-11下方的P型固相扩散层83u-11在DTI 82u-11的不连续部分中彼此接触。因此，如图36所示，DTI 82u-11形成为使得DTI 82u-11的不连续部分被P型固相扩散层83u覆盖。
参考图中在DTI 82u-11上方形成的P型固相扩散层83u-10的部分，P型固相扩散层83u-10在DTI 82u-11的不连续部分中的形状像圆弧(像曲面)。另外，参考图中在DTI 82u-11下方形成的P型固相扩散层83u-10的部分，P型固相扩散层83u-11在DTI 82u-11的不连续部分中的形状像圆弧(像曲面)。
P型固相扩散层83u的曲面形状扩大了P型固相扩散层83u与N型固相扩散层84u接触的部分(接合面)，因此能够扩大强电场区域并增加饱和电荷量。
在图32所示的示例中，例如，当关注PD 71u-1时，DTI 82u的不连续部分形成在PD71u-1右上方的一个位置处。不连续部分的位置和数量不限于图32所示的位置和数量。
例如，DTI 82u的不连续部分可以形成在相对于PD 71u的四个角的每个角处。另外，例如，可以在侧边的中央形成DTI 82u的不连续部分。另外，例如，可以在一个侧边上的多个位置处形成DTI 82u的不连续部分。图37示出了在一个侧边上形成多个不连续部分的示例。
图37是示出应用了本技术的第十九实施例中的像素50u的另一构造的平面图。在图37所示的像素50u中，在DTI 82u的一个侧边上形成有多个不连续部分。
包括DTI 82u-2的部分的放大图如图37的右图所示。参考图37的右图，DTI 82u-2被不连续地形成并包括不连续部分。DTI 82u-2包括多个DTI 82u-2部分，并且每个DTI82u-2部分被P型固相扩散层83u包围。图中在DTI 82u-2左边形成的P型固相扩散层83u-2和图中在DTI 82u-2下方形成的P型固相扩散层83u-11在DTI 82-11的不连续部分中彼此接触。
因此，如图37所示，DTI 82-2形成为使得DTI 82-2的不连续部分被P型固相扩散层83u覆盖，并且成形为使得DTI 82u-2的各个部分被P型固相扩散层83u包围。
通过这样形成包围DTI 82u的各个部分的P型固相扩散层83u，扩大了P型固相扩散层83u与N型固相扩散层84u接触的部分(接合面)，从而能够扩大强电场区域并增加饱和电荷量。
在图37的左图中，DTI 82u的各个部分以矩形表示，而在图37的右图中，DTI 82u的各个部分以椭圆形表示。DTI 82u的各个部分可以具有矩形或椭圆形或任何其他形状。通过形成DTI 82u的各个部分，使其形状包含如椭圆形的曲线，能够扩大与N型固相扩散层84u接触的部分(接合面)。
该构造能够与上述的第十五至第十八实施例中的像素50q至像素50t组合，使得在包围PD 71t的DTI 82u的侧壁中形成的强电场区域中形成凹部和凸部，或者能够在PD 71u的区域中形成强电场区域。
与第十五实施例中的像素50q类似，第十九实施例中的像素50u能够形成为使得P型固相扩散层83s的长度大于包围PD 71s的四个侧边中的两个平行布置的侧边之间的长度，从而能够增大PN结面积，并能够扩大强电场区域。
将说明在如上所述不连续形成DTI 82u的情况下强电场区域的制造方法。图36或图37所示的像素50t的制造方法能够通过与涉及参考图24和图25所述的图21所示的像素50q的步骤相同的步骤来实现，并且在此省略该方法的说明。然而，在步骤S52(图24)中形成的沟槽具有不同的形状，因此下面将对其进行说明。
在步骤S52中，通过干蚀刻挖出氧化硅膜200的一部分、绝缘膜201的一部分、SiN的一部分和Si基板70的一部分，并形成深沟槽。深沟槽的形状是这样的：在平面形状中，例如，在形成图37所示的不连续的DTI 82u的情况下，形成如图38所示的形状为格子状但不连续的DTI 82u。所形成的沟槽的深度到达将在后续步骤中通过固相扩散形成N型区域的区域的下端。
如上所述，在通过干蚀刻形成强电场区域的部分中，将深沟槽形成为期望的形状。在随后的步骤S53和S54(图24)中，形成对应于N型固相扩散层84u的区域。在这些步骤中，N型固相扩散层84u形成为使得N型固相扩散层84u的各部分在DTI 82u的各不连续部分处接合。
另外，在步骤S57和步骤S58(图25)中，形成对应于P型固相扩散层83u的区域。在这些步骤中，P型固相扩散层83u形成为使得P型固相扩散层83u的各部分在DTI 82u的各不连续部分处接合。
如上所述，如图36或图37所示，形成了其中DTI 82u包括用于扩大强电场区域的不连续部分的像素50t。
根据第十五至第十九实施例，能够增大固相扩散层的PN结面积，从而能够增加饱和电荷量。
<第20实施例>
图39是应用了本技术的第20实施例中的像素50v的平面图。
将第20实施例中的像素50v成形为使得包围PD 71v的强电场区域包括凹部和凸部。该构造与图21所示的第十五实施例中的像素50q的构造相似，不同之处在于突出部呈放射状地形成。
在图39所示的像素50v中，当关注像素50v中所包括的PD 71v-1时，包围PD 71v-1的DTI 82v被成形为使得DTI 82v的各侧面包括突出部。当将DTI 82v的线性连续形成的部分用作基准并且将相对于用作基准的DTI 82v突出的部分指定为突出部时，呈放射状地形成突出部。
在图39所示的示例中，大约在像素50v的中央处形成有传输晶体管80(传输晶体管80的栅极)。因此，如上所述，在传输晶体管80形成在中央部分的情况下，突出部的尖端面对着传输晶体管80。
与包括这样的突出部的DTI 82v的形状一致，P型固相扩散层83v也被成形为包括突出部。此外，与P型固相扩散层83v的形状一致，N型固相扩散层84v也被成形为包括突出部。
设置有突出部的P型固相扩散层83v能够增大P型固相扩散层83v与N型固相扩散层84v接触的面积。因此，扩大了包括P型固相扩散层83v和N型固相扩散层84v的PN结区域，从而扩大了强电场区域。通过扩大强电场区域，增加了能够在强电场区域中保持的电荷量，从而能够增加饱和电荷量。
这里，参考图40，将说明呈放射状地形成突出部的效果，换句话说，形成突出部使得突出部的尖端面对着传输晶体管80的效果。
为了比较，图40的A示出了图21所示的PD 71q的一部分。在图40中，B是图39所示的PD 71v的局部放大图。参考图40的A，在与线性连续形成的DTI 82q垂直地形成突出部的情况下，累积在PD 71q的拐角部分中的电子以避开突出部的方式到达传输晶体管80，然后被读出。当突出部扩大(变长)时，累积在拐角部分中的电子除非绕行，否则不会到达传输晶体管80。扩大的突出部阻碍了累积在PD 71q的拐角部分中的电子被读出。
参考图40的B，同样在相对于线性连续形成的DTI 82v倾斜地形成突出部并且突出部指向传输晶体管80的情况下，与图40的A所示的PD 71q的情况一样，累积在PD 71v的拐角部分中的电子以避开突出部的方式到达传输晶体管80，然后被读出。然而，在PD 71v中，倾斜形成的每个突出部都扩大了PD 71v的拐角朝向传输晶体管80敞开的部分，从而能够形成使电子平稳流过的路径。
因此，在PD 71v的情况中，累积在PD 71v的拐角部分中的电子平稳地迁移至传输晶体管80，并因此能够防止该电子难以读出。另外，尽管在图中未示出，但是在PD 71v的拐角部分以外的部分中也形成有朝向传输晶体管80v的路径，从而提供了易于读出电子的结构。
通过如此形成突出部使得突出部的尖端面对着传输晶体管80(传输晶体管80的栅极)，能够提高传输晶体管80的读取效率。因此，根据形成传输晶体管80的栅极的位置，例如，能够采用如图41所示的构造。
在图41所示的PD 71v’(用撇号表示以将PD 71v’与图39所示的PD 71v区分开)中，传输晶体管80v’的栅极形成在PD 71v’的四个拐角中的一个拐角附近。即使在这样的位置处形成传输晶体管80v’的情况下，突出部也形成为面对着传输晶体管80v’。
在图41所示的示例中，PD 71v’被形成为使得在与形成有传输晶体管80v’的拐角相对的两侧的每侧上形成突出部，并且突出部的尖端面对着传输晶体管80v’。
能够将第20实施例与上述的第一至第十九实施例中的任何实施例组合。
<第21实施例>
图42和图43是示出应用了本技术的第21实施例中的像素50w的构造示例的图。
与上述第十五实施例中的像素50q(图21)的情况相同，在图21的实施例中的像素50w中，PD 71w被成形为使得包围PD 71w的强电场区域包括突出部。在这方面，如图42所示，以其中在包围PD 71w的四个侧边中的每个侧面上的一个位置设置突出部的构造以及该突出部垂直地形成的构造为例进行说明。
图42所示的PD 71w的构造与图21所示的PD 71q的构造相似，不同之处在于，在一个侧面上形成一个突出部。图43示出了沿线段A-A’截取的图42所示的PD 71w的截面图。
在线段A-A’的部分中形成有突出部。这里，为了与构成剩余部分的DTI 82w、P型固相扩散层83w和N型固相扩散层84w区分开，用撇号来描述构成突出部的DTI 82w’、P型固相扩散层83w’和N型固相扩散层84w’。
参考图43，在PD 71w的两侧形成有贯穿DTI 82。相比之下，在突出部中，形成非贯穿DTI 82w’而不是贯穿DTI 82w。换句话说，在突出部中形成的DTI 82w’形成有保留在片上透镜76w侧的构成PD 71w的部分。
现在，再次参考图20和图21。图20是在未形成突出部的情况下的PD 71的平面图，图21是在形成有突出部的情况下的PD 71q的平面图。如参考图21所说明的，通过设置突出部，能够扩大强电场区域。然而，可能减少PD 71q的光接收面积。
当将图20所示的PD 71的区域与图21所示的PD 71q的区域进行比较时，由于缺少突出部，因此图20所示的PD 71的区域大于图21所示的PD 71q的区域。
图20例如对应于沿着图43中的线段B-B’的部分截取的平面图，而图21例如对应于沿着图43中的线段A-A’的部分截取的平面图。因此，即使在形成突出部的情况下，如图20所示，由于PD 71w的区域在光入射表面侧变大，因此也能够防止由于形成突出部而导致灵敏度降低。另一方面，在远离光入射表面侧的区域中，如图21所示形成的突出部扩大了PN结区域，从而能够扩大强电场区域。
因此，能够增加饱和电荷量，而不会降低灵敏度。
能够将第21实施例与第十五实施例中的50q(图21)、第十六实施例中的50r(图28)、第十八实施例中的50t和第20实施例中的50v(图39)组合。具体地，当上述构造包括突出部时，突出部能够以非贯穿的方式形成。
如上所述，在对应于突出部的部分以非贯穿的方式形成并且突出部以外的部分以贯穿的方式形成的情况下，能够通过在制造过程中使DTI 82的宽度不同来形成贯穿部和非贯穿部。再次参考图43。假定突出部中的DTI 82w’的宽度为宽度L1，并且假定与突出部以外的部分相对应的DTI 82w的宽度为宽度L2。假定宽度L1小于宽度L2。
在这样使宽度不同的情况下，在形成沟槽的步骤中，加载效应使沟槽的较窄部分变浅，而使沟槽的较宽部分变深。在这种情况下，沟槽的宽度为L1的部分较浅，而沟槽的宽度为L2的部分较深。
例如参考图24至图27，已经说明了包括突出部的强电场区域的制造方法，并且在步骤S52中，通过干蚀刻来挖出硅基板。作为干蚀刻，例如，能够采用RIE(Reactive IonEtching：反应性离子蚀刻)。当通过干蚀刻形成沟槽时，加载效应使沟槽的较窄部分比沟槽的较宽部分浅。
通过调整宽度L1，能够将突出部中的DTI 82w’的深度设置为所需的值。因此，即使在对应于突出部的部分以非贯穿的方式形成并且突出部以外的部分以贯穿的方式形成的情况下，也能够在不增加工艺的情况下形成具有不同宽度的DTI 82。
能够将第一实施例至第21实施例应用于下述的摄像装置1。下面将说明摄像装置1。
[摄像装置1的功能构造]
图44是示出根据本公开实施例的摄像装置(摄像装置1)的功能构造的示例的框图。
图44中的摄像装置1例如包括输入部510A、行驱动部520、时序控制部530、像素阵列部540、列信号处理部550、图像信号处理部560和输出部510B。
像素阵列部540包括以阵列方式重复布置的像素541。更具体地，把各自包括多个像素的像素共享单元539用作重复单元，并且这些像素共享单元539以包括行方向和列方向的阵列重复地布置。注意，在本说明书中，为了便于说明，行方向可以被称为H方向，而与行方向正交的列方向可以被称为V方向。在图44的示例中，一个像素共享单元539包括四个像素(像素541A、541B、541C和541D)。像素541A、541B、541C和541D分别包括光电二极管PD(下述的图49等所示)。像素共享单元539是共享一个像素电路(下述的图46中的像素电路210)的单元。换句话说，像素共享单元539包括用于每四个像素(像素541A、541B、541C和541D)的一个像素电路(下述的像素电路210)。通过以时分方式(time-sharing)操作像素电路，从像素541A、541B、541C和541D顺序地读出像素信号。像素541A、541B、541C和541D例如布置成2行×2列。像素阵列部540设置有像素541A、541B、541C和541D以及多个行驱动信号线542和多个垂直信号线(列读出线)543。行驱动信号线542驱动在像素阵列部540中沿行方向并列布置的多个像素共享单元539各者中所包括的像素541。因此，在像素共享单元539中沿行方向并列布置的各像素被驱动。如下面参考图4详细说明的，像素共享单元539设置有多个晶体管。为了驱动多个晶体管中的各者，多个行驱动信号线542连接到一个像素共享单元539。像素共享单元539连接到每个垂直信号线(列读出线)543。经由垂直信号线(列读出线)543从像素共享单元539中包括的像素541A、541B、541C和541D读出像素信号。
行驱动部520包括：行地址控制部，换句话说，行解码器部，其用于确定像素驱动的行的位置；和行驱动电路部，其产生用于驱动像素541A、541B、541C和541D的信号。
列信号处理部550例如包括负载电路部，该负载电路部连接到垂直信号线543，并且与像素541A、541B、541C和541D(像素共享单元539)一起构成源极跟随器电路。列信号处理部550可以包括放大电路部，该放大电路部对经由垂直信号线543从像素共享单元539读出的信号进行放大。列信号处理部550可以包括噪声处理部。例如，作为光电转换的结果，噪声处理部从从像素共享单元539读出的信号中去除系统的噪声电平。
列信号处理部550例如包括模数转换器(ADC：analog digital converter)。模数转换器将从像素共享单元539读出的信号或经过了上述噪声处理的模拟信号转换为数字信号。ADC例如包括比较器部和计数器部。比较器部将要被转换的模拟信号和要与该模拟信号比较的参考信号进行比较。计数器部适于测量比较器部的比较结果反转之前的时间。列信号处理部550可以包括水平扫描电路部，该水平扫描电路部执行用于扫描读出行的控制。
时序控制部530基于输入到设备的参考时钟信号和时序控制信号，将用于控制时序的信号馈送到行驱动部520和列信号处理部550。
图像信号处理部560是对作为光电转换的结果而获得的数据，换句话说，对作为摄像装置1中摄像操作的结果而获得的数据执行各种信号处理的电路。图像信号处理部560例如包括图像信号处理电路部和数据保存部。图像信号处理部560可以包括处理器部。
在图像信号处理部560中执行的信号处理的示例是色调曲线校正处理，在该色调曲线校正处理中，在通过对暗的被摄体进行摄像来获得摄像数据的情况下，从AD转换得到的摄像数据设置有许多灰度级，并且在通过对亮的被摄体进行摄像来获得摄像数据的情况下，从AD转换得到的摄像数据设置有较少的灰度级。在这种情况下，为了确定基于哪种色调曲线来校正摄像数据的灰度级，期望将与色调曲线有关的特征数据预先存储在图像信号处理部560的数据保存部中。
输入部510A例如用于从设备外部向摄像装置1输入参考时钟信号、时序控制信号和特征数据等。时序控制信号例如包括垂直同步信号和水平同步信号等。特征数据例如被存储在图像信号处理部560的数据保存部中。输入部510A例如包括输入端子511、输入电路部512、输入幅度改变部513、输入数据转换电路部514和电源部(未示出)。
输入端子511是输入数据的外部端子。输入电路部512用于将输入到输入端子511的信号加载到摄像装置1中。输入幅度改变部513将由输入电路部512加载的信号的幅度改变为易于在摄像装置1内部使用的幅度。输入数据转换电路部514改变输入数据的数据序列的排列。输入数据转换电路部514例如包括串行并行转换电路。串行并行转换电路将作为输入数据接收的串行信号转换为并行信号。注意，在输入部510A中，可以省略输入幅度改变部513和输入数据转换电路部514。基于从外部向摄像装置1提供的电源，电源部提供被设置为摄像装置1内部所需的各种电压的电源。
当摄像装置1连接到外部存储设备时，输入部510A可以设置有从外部存储设备接收数据的存储接口电路。该外部存储设备例如是闪存、SRAM或DRAM等。
输出部510B将图像数据输出到设备的外部。该图像数据例如是通过摄像装置1摄像而获得的图像数据和通过图像信号处理部560进行了信号处理的图像数据等。输出部510B例如包括输出数据转换电路部515、输出幅度改变部516、输出电路部517和输出端子518。
输出数据转换电路部515例如包括并行串行转换电路，并且输出数据转换电路部515将摄像装置1内部使用的并行信号转换为串行信号。输出幅度改变部516改变在摄像装置1内部使用的信号的幅度。幅度改变后的信号易于被连接到摄像装置1的外部的外部设备使用。输出电路部517是从摄像装置1的内部向外部输出数据的电路，并且输出电路部517驱动连接到输出端子518的摄像装置1的外部配线。摄像装置1通过输出端子518将数据输出到设备的外部。在输出部510B中，可以省略输出数据转换电路部515和输出幅度改变部516。
当摄像装置1连接到外部存储设备时，输出部510B可以设置有将数据输出到外部存储设备的存储接口电路。该外部存储设备例如是闪存、SRAM或DRAM等。
[摄像装置1的总体构造]
图45和图46示出了摄像装置1的总体构造的示例。摄像装置1包括三个基板(第一基板100、第二基板260和第三基板300)。图45示意性地示出了第一基板100、第二基板260和第三基板300各自的平面构造。图46示意性地示出了层叠在一起的第一基板100、第二基板200和第三基板300的截面构造。图46对应于沿着图45所示的线III-III’的截面构造。摄像装置1是具有三维结构的摄像装置，该三维结构包括层叠在一起的三个基板(第一基板100、第二基板260和第三基板300)。第一基板100包括半导体层100S和配线层100T。第二基板260包括半导体层260S和配线层260T。第三基板300包括半导体层300S和配线层300T。在这方面，为了方便起见，下面把在第一基板100、第二基板260和第三基板300各者中所包括的配线和周围的层间绝缘膜的组合称为在每个基板(第一基板100、第二基板260和第三基板300)中设置的配线层(100T、260T、300T)。第一基板100、第二基板260和第三基板300依次层叠在一起，并且包括沿层叠方向依次布置的半导体层100S、配线层100T、半导体层260S、配线层260T、配线层300T和半导体层300S。下面将说明第一基板100、第二基板260和第三基板300的具体构造。图46所示的箭头表示光L进入摄像装置1的入射方向。在本说明书中，为了便于说明，在下面的截面图中，可以将摄像装置1中的光入射侧称为“下”、“下面”或“向下”，并且可以把与光入射侧相反的那侧称为“上”、“上面”或“向上”。另外，在本说明书中，为了便于说明，对于包括半导体层和配线层的每个基板，可以把配线层的那侧称为前表面，并且可以把半导体层的那侧称为后表面。注意，这里的说明不限于上述指定。摄像装置1例如是背照式摄像装置，其中光从包括光电二极管的第一基板100的背面入射到摄像装置上。
像素阵列部540和像素阵列部540中包括的像素共享单元539均使用第一基板100和第二基板260两者来构造。第一基板100设置有像素共享单元539中所包括的多个像素541A、541B、541C和541D。每个像素541包括光电二极管(下述的光电二极管PD)和传输晶体管(下述的传输晶体管TR)。第二基板260设置有像素共享单元539中所包括的像素电路(下述的像素电路210)。像素电路经由传输晶体管读出从像素541A、541B、541C和541D各者的光电二极管传输来的像素信号，或者复位光电二极管。除了这种像素电路之外，第二基板260还包括在行方向上延伸的多个行驱动信号线542和在列方向上延伸的多个垂直信号线543。第二基板260还包括在行方向上延伸的电源线544。第三基板300例如包括输入部510A、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510B。行驱动部520例如设置在行驱动部520沿第一基板100、第二基板260和第三基板300的层叠方向(以下简称为层叠方向)与像素阵列部540部分重叠的区域中。更具体地，行驱动部520设置在行驱动部520沿层叠方向与像素阵列部540的H方向的端部的附近重叠的区域中(图45)。列信号处理部550例如设置在列信号处理部550沿层叠方向与像素阵列部540部分重叠的区域中。更具体地，列信号处理部550设置在列信号处理部550沿层叠方向与像素阵列部540的V方向的端部的附近重叠的区域中(图45)。尽管未示出，但是输入部510A和输出部510B可以设置在第三基板300以外的部分中或者例如第二基板260中。可替代地，输入部510A和输出部510B可以设置在第一基板100的背面(光入射)侧。注意，设置在第二基板260中的像素电路具有不同的名称，并且所述像素电路可以被称为像素晶体管电路、像素晶体管组、像素晶体管、像素读出电路或读出电路。这里使用名称“像素电路”。
第一基板100和第二基板260例如通过贯通电极(下述的图49中的贯通电极120E和121E)电连接。第二基板260和第三基板300例如经由接触部261、262、305和302电连接。接触部261和262设置在第二基板260中，并且接触部305和302设置在第三基板300中。第二基板260的接触部261与第三基板300的接触部305接触，并且第二基板260的接触部262与第三基板300的接触部302接触。第二基板260包括设置有多个接触部261的接触区域261R和设置有多个接触部262的接触区域262R。第三基板300包括设置有多个接触部305的接触区域305R和设置有多个接触部302的接触区域302R。接触区域261R和305R在层叠方向上设置在像素阵列部540与行驱动部520之间(图46)。换句话说，接触区域261R和305R例如设置在行驱动部520(第三基板300)在层叠方向上与像素阵列部540(第二基板260)重叠的区域中或该区域的附近。接触区域261R和305R例如设置在如上所述区域的H方向端部处(图45)。在第三基板300上，例如，接触区域305R设置在接触区域305R与行驱动部520的一部分重叠的位置处，具体地，与行驱动部520的H方向端部重叠的位置处(图45和图46)。接触部261和305例如旨在将设置在第三基板300中的行驱动部520连接到设置在第二基板260中的行驱动线542。接触部261和305例如可以将设置在第三基板300中的输入部510A连接到电源线544和基准电位线(下述的基准电位线VSS)。接触区域262R和302R在层叠方向上设置在像素阵列部540与列信号处理部550之间(图46)。换句话说，接触区域262R和302R例如设置在列信号处理部550(第三基板300)和像素阵列部540(第二基板260)在层叠方向上重叠的区域中或该区域的附近。接触区域262R和302R例如设置在如上所述的这种区域的V方向端部处(图45)。在第三基板300上，例如，接触区域305R设置在接触区域305R与列信号处理部550的一部分重叠的位置处，具体地，与列信号处理部550的V方向的端部重叠的位置处(图45和图46)。接触部262和302例如旨在将从像素阵列部540中包括的多个像素共享单元539的各者输出的像素信号(对应于由光电二极管的光电转换产生的电荷量)连接到设置在第三基板300中的列信号处理部550。该像素信号从第二基板260传输到第三基板300。
如上所述，图46是摄像装置1的截面图的示例。第一基板100、第二基板260和第三基板300经由配线层100T、260T和300T电连接。例如，摄像装置1包括电连接第二基板260和第三基板300的电连接部。具体地，接触部261、262、305和302由包括导电材料的电极形成。导电材料例如包括诸如铜(Cu)、铝(Al)或金(Au)等金属材料。接触区域261R、262R、305R和302R例如直接与形成为电极的配线接合，以电连接第二基板和第三基板，从而能够在第二基板260与第三基板300之间输入和/输出信号。
能够将电连接第二基板260和第三基板300的电连接部设置在期望的位置处。例如，电连接部可以设置在其中电连接部在层叠方向上与像素阵列部540重叠的区域中，并且参考图46，该区域已经被描述为接触区域261R、262R、305R或302R。另外，电连接部可以设置在其中电连接部在层叠方向上不与像素阵列部540重叠的区域中。具体地，电连接部可以设置在在层叠方向上与设置在像素阵列部540外部的周边部分重叠的区域中。
第一基板100和第二基板260例如设置有连接孔部分H1和H2。连接孔部分H1和H2贯穿第一基板100和第二基板260(图46)。连接孔部分H1和H2设置在像素阵列部540的外部(或与像素阵列部540重叠的部分的外部)(图45)。例如，连接孔部分H1在H方向上设置在像素阵列部540的外侧，而连接孔部分H2在V方向上设置在像素阵列部540的外侧。例如，连接孔部分H1到达设置在第三基板300中的输入部510A，并且连接孔部分H2到达设置在第三基板300中的输出部510B。连接孔部分H1和H2可以是空腔，或者它们的至少一部分可以包含导电材料。例如，在某种构造中，键合线连接到形成为输入部510A和/或输出部510B的电极。可替代地，在某种构造中，形成为输入部510A和/或输出部510B的电极连接到设置在连接孔部分H1或H2中的导电材料。设置在连接孔部分H1或H2中的导电材料可以被嵌入在连接孔部分H1或H2的一部分或全部中，或者可以形成在连接孔部分H1或H2的侧壁中。
注意，在图46的结构中，第三基板300设置有输入部510A和输出部510B，但是本公开不限于该结构。例如，来自第三基板300的信号经由配线层260T和300T被传输到第二基板260，以能够使输入部510A和/或输出部510B被设置在第二基板260中。类似地，来自第二基板260的信号经由配线层100T和260T被传输到第一基板1000，以能够使输入部510A和/或输出部510B被设置在第一基板100中。
图4是示出像素共享单元539的构造示例的等效电路图。像素共享单元539包括多个像素541(在图4中，表示包括像素541A、541B、541C和541D的四个像素541)、与多个像素541连接的一个像素电路210、和连接到像素电路210的垂直信号线5433。像素电路210例如包括四个晶体管，具体地，放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FD。如上所述，像素共享单元539适于以时分方式(time sharing)操作一个像素电路210，以使得分别来自像素共享单元539中包括的四个像素541(像素541A、541B、541C和541D)的像素信号被依次输出到垂直信号线543。以下方面被表示为“多个像素541共用一个像素电路210”：一个像素电路210连接到多个像素541，并且一个像素电路210以时分方式输出多个像素541的像素信号。
像素541A、541B、541C和541D包括通用组件。为了将像素541A、541B、541C和541D的组件区分开，像素541A的组件的附图标记包括标识数字1作为末尾数字，像素541B的组件的附图标记包括标识数字2作为末尾数字，像素541C的组件的附图标记包括标识数字3作为末尾数字，像素541D的组件的附图标记包括标识数字4作为末尾数字。在不需要区分像素541A、541B、541C和541D的各组件的情况下，省略像素541A、541B、541C和541D的各组件的附图标记的末尾标识数字。
像素541A、541B、541C和541D分别包括例如光电二极管PD、电连接到光电二极管PD的传输晶体管TR、和电连接到传输晶体管TR的浮动扩散部FD。光电二极管PD(PD1、PD2、PD3和PD4)包括与传输晶体管TR的源极电连接的阴极和与基准电位线(例如，地面)电连接的阳极。光电二极管PD对入射光进行光电转换，并产生与所接收的光量相对应的电荷。传输晶体管TR(传输晶体管TR1、TR2、TR3和TR4)例如是N型CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)晶体管。传输晶体管TR包括电连接到浮动扩散部FD的漏极和电连接到驱动信号线的栅极。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542(见图44)的一部分。传输晶体管TR将由光电二极管PD产生的电荷传输至浮动扩散部FD。浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)是形成在P型半导体层中的N型扩散层区域。浮动扩散部FD是用于临时保存从光电二极管PD传输来的电荷的电荷保存装置和用于产生与电荷量相对应的电压的电荷-电压转换装置。
包括在一个像素共享单元539中的四个浮动扩散部FD(各浮动扩散部FD1、FD2、FD3和FD4)彼此电连接，并且一起电连接到放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极。FD转换增益切换晶体管FDG包括连接到复位晶体管RST的源极的漏极和连接到驱动信号线的栅极。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542的一部分。复位晶体管RST包括连接到电源线VDD的漏极和连接到驱动信号线的栅极。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542的一部分。放大晶体管AMP包括连接到浮动扩散部FD的栅极、连接到电源线VDD的漏极和连接到选择晶体管SEL的漏极的源极。选择晶体管SEL包括连接到垂直信号线543的源极和连接到驱动信号线的栅极。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542的一部分。
通过使传输晶体管TR导通，传输晶体管TR将光电二极管PD中的电荷传输至浮动扩散部FD。如下述的图49所示，传输晶体管TR的栅极(传输门TG)例如包括所谓的垂直电极，并且从半导体层(下述的图49中的半导体层100S)的前表面延伸至到达PD的深度。复位晶体管RST将浮动扩散部FD的电位复位为预定电位。通过将复位晶体管RST设置为导通状态，将浮动扩散部FD的电位复位为电源线VDD的电位。选择晶体管SEL控制来自像素电路210的像素信号的输出时序。放大晶体管AMP生成具有与保存在浮动扩散部FD中的电荷的电平相对应的电压的信号作为像素信号。放大晶体管AMP经由选择晶体管SEL连接到垂直信号线543。在列信号处理部550中，放大晶体管AMP与连接到垂直信号线543的负载电路部(见图44)一起构成源极跟随器。通过将选择晶体管SEL设置为导通状态，使得放大晶体管AMP经由垂直信号线543将浮动扩散部FD的电压输出至列信号处理部550。复位晶体管RST、放大晶体管AMP和选择晶体管SEL例如是N型CMOS晶体管。
FD转换增益切换晶体管FDG用于改变浮动扩散部FD的电荷-电压转换的增益。通常，在暗处摄像时，像素信号很小。基于Q＝CV，如果在电荷-电压转换过程中浮动扩散部FD的电容(FD电容C)较大，则由放大晶体管AMP转换为电压而得到的V变小。另一方面，明亮的地方涉及大的像素信号，因此，除非浮动扩散部FD的FD电容C大，否则浮动扩散部FD不能接收来自光电二极管PD的电荷。此外，FD电容C必须适当大一些，从而防止因放大晶体管AMP转换为电压而产生的V过大(换句话说，使V较小)。基于此，通过使FD转换增益切换晶体管FDG导通，栅极电容将增加与FD转换增益切换晶体管FDG相对应的量，从而增大整个像素的FD电容C。另一方面，通过使FD转换增益切换晶体管FDG关断，减小整个像素的FD电容C。因此，通过使FD转换增益切换晶体管FDG导通和关断，能够改变FD电容C，从而切换转换效率。FD转换增益切换晶体管FDG例如是N型CMOS晶体管。
注意，在可能的构造中，省略FD转换增益切换晶体管FDG。此时，例如，像素电路210例如具有包括放大晶体管AMP、选择晶体管SEL和复位晶体管RST的三个晶体管。像素电路210包括例如放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG等像素晶体管中的至少一者。
选择晶体管SEL可以设置在电源线VDD与放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电连接到电源线VDD和选择晶体管SEL的漏极。选择晶体管SEL的源极电连接到放大晶体管AMP的漏极，并且选择晶体管SEL的栅极电连接到行驱动信号线542(见图44)。放大晶体管AMP的源极(像素电路210的输出端)电连接到垂直信号线543，并且放大晶体管AMP的栅极电连接到复位晶体管RST的源极。注意，尽管未示出，但是共用一个像素电路210的像素541的数量可以不是四个。例如，两个或八个像素541可以共用一个像素电路210。
图48示出了多个像素共享单元539和多个垂直信号线543之间的连接方式的示例。例如，在列方向上并列布置的四个像素共享单元539被分为四组，每组连接到垂直信号线543。为了简化说明，图48示出了其中四组中的每组均包括一个像素共享单元539的示例。然而，四组中的每组均可以包括多个像素共享单元539。如上所述，在摄像装置1中，可以将在列方向上并列布置的多个像素共享单元539划分为多组，每组包括一个或多个像素共享单元539。例如，垂直信号线543和列信号处理部550连接到多组中的每组，并能够从各个组同时读出像素信号。可替代地，在摄像装置1中，一个垂直信号线543可以连接到沿列方向并列布置的多个像素共享单元539。此时，以时分方式从连接到一个垂直信号线543的多个像素共享单元539依次读出像素信号。
[摄像装置1的具体构造]
图49示出了与摄像装置1的第一基板100、第二基板260和第三基板300的主表面垂直的截面构造的示例。图49示意性地示出了有助于理解各组件的位置关系的截面构造，并且可能与实际截面有所不同。摄像装置1包括依次层叠在一起的第一基板100、第二基板260和第三基板300。摄像装置1还包括位于第一基板100的背面侧(光入射侧)的光接收透镜401。在光接收透镜401与第一基板100之间可以设置有彩色滤光片层(未示出)。例如在像素541A、541B、541C和541D的各者中设置有光接收透镜401。摄像装置1例如是背照式摄像装置。摄像装置1包括设置在中央部分中的像素阵列部540和设置在像素阵列部540外部的周边部分540B。
第一基板100包括从光接收透镜401侧依次布置的绝缘膜110、固定电荷膜112、半导体层100S和配线层100T。半导体层100S例如包括硅基板。半导体层100S例如在前表面(配线层100T侧表面)的一部分中以及该部分附近包括p阱层115，并且半导体层100S包括N型半导体区域114作为另一区域(比p阱层115深的区域)。例如，N型半导体区域114和p阱层115构成pn结光电二极管PD。p阱层115是P型半导体区域。
图50示出了第一基板100的平面构造的示例。图50主要示出了第一基板100的像素分离部117、光电二极管PD、浮动扩散部FD、VSS接触区域118和传输晶体管TR的平面构造。将使用图50和图49来说明第一基板100的构造。
浮动扩散部FD和VSS接触区域118设置在半导体层100S的前表面附近。浮动扩散部FD包括设置在p阱层115中的N型半导体区域。像素541A、541B、541C和541D各者的浮动扩散部FD(各浮动扩散部FD1、FD2、FD3和FD4)例如设置成在像素共享单元539的中央部分中彼此靠近(图50)。尽管下面将详细说明，但是像素共享单元539中包括的四个浮动扩散部(浮动扩散部FD1、FD2、FD3和FD4)在第一基板100中(更具体地，在配线层100T中)通过电连接装置(下述的焊盘部120)电连接在一起。此外，浮动扩散部FD经由电装置(下述的贯通电极120E)从第一基板100连接至第二基板260(更具体地，从配线层100T连接至配线层260T)。在第二基板260(更具体地，配线层260T的内部)中，浮动扩散部FD通过电装置电连接至放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极。
VSS接触区域118是电连接到基准电位线VSS的区域，并且与浮动扩散部FD间隔开。例如，在像素541A、541B、541C和541D中，浮动扩散部FD设置在每个像素的V方向的一端，而VSS接触区域118设置在另一端(图50)。VSS接触区域118例如包括P型半导体区域。VSS接触区域118例如连接到地电位或固定电位。因此，基准电位被提供给半导体层100S。
第一基板100设置有传输晶体管TR以及光电二极管PD、浮动扩散部FD和VSS接触区域118。在像素541A、541B、541C和541D各者中设置有光电二极管PD、浮动扩散部FD、VSS接触区域118和传输晶体管TR。传输晶体管TR设置在半导体层100S的前表面侧(与光入射侧相反的那侧，第二基板260侧)。传输晶体管TR包括传输栅极TG。传输栅极TG例如包括面对半导体层100S的前表面的水平部TGb和设置在半导体层100S中的垂直部TGa。垂直部TGa在半导体层100S的厚度方向上延伸。垂直部TGa的一端与水平部TGb接触，并且垂直部TGa的另一端设置在N型半导体区域114中。当传输晶体管TR包括这种垂直晶体管时，不大可能发生像素信号的错误传输，从而能够提高像素信号的读出效率。
传输栅极TG的水平部TGb从面对垂直部TGa的位置，例如沿H方向朝向像素共享单元539的中央部分延伸(图50)。因此，能够使到达传输栅极TG的贯通电极(下述的贯通电极TGV)的位置在H方向上更靠近在H方向上连接到VSS接触区域118的贯通电极(下述的贯通电极120E或121E)的位置。例如，设置在第一基板100中的多个像素共享单元539具有相同的构造(图50)。
半导体层100S设置有将像素541A、541B、541C和541D彼此分离的像素分离部117。像素分离部117形成为在半导体层100S的法线方向(与半导体层100S的前表面垂直的方向)上延伸。像素分离部117被设置为将像素541A、541B、541C和541D彼此分离，并且像素分离部117例如具有网格状的平面形状(图50和图51)。像素分离部117将像素541A、541B、541C和541D彼此电学地分离和光学地分离。像素分离部117例如包括遮光膜117A和绝缘膜117B。作为遮光膜117A，例如，使用钨(W)等。绝缘膜117B设置在遮光膜117A与p阱层115或N型半导体区域114之间。绝缘膜117B例如包括氧化硅(SiO)。像素分离部117例如具有FTI(FullTrench Isolation：全沟槽隔离)结构，并贯穿半导体层100S。尽管未示出，但是像素分离部117不限于贯穿半导体层100S的FTI结构。例如，像素分离部117可以具有不贯穿半导体层100S的DTI(Deep Trench Isolation：深沟槽隔离)结构。像素分离部117在半导体层100S的法线方向上延伸，并且形成在半导体层100S的部分区域中。
半导体层100S例如设置有第一钉扎区域113和第二钉扎区域116。第一钉扎区域113设置在半导体层100S的背面附近且设置在N型半导体区域114与固定电荷膜112之间。第二钉扎区域116设置在像素分离部117的侧面中，具体地，设置在像素分离部117和p阱层115之间或像素分离部117和N型半导体区域114之间。第一钉扎区域113和第二钉扎区域116分别包括例如P型半导体区域。
在半导体层100S与绝缘膜110之间设置有包含负固定电荷的固定电荷膜112。由该固定电荷膜112引起的电场使用于霍尔(Hall)存储层的第一钉扎区域113形成在半导体层100S的光接收表面(背面)侧界面处。这减少了由在半导体层100S的光接收表面侧上的界面状态引起的暗电流的产生。固定电荷膜112例如包括包含负固定电荷的绝缘膜。用于包含负固定电荷的绝缘膜的材料的实例包括氧化铪、氧化锆、氧化铝、氧化钛或氧化钽。
在固定电荷膜112与绝缘膜110之间设置有遮光膜117A。遮光膜117A可以与构成像素分离部117的遮光膜117A连续地设置。固定电荷膜112与绝缘膜110之间的遮光膜117A被选择性地设置在例如半导体层100S中面对像素分离部117的位置。绝缘膜110设置在遮光膜117A上。绝缘膜110例如包括氧化硅。
从半导体层100S侧开始，设置在半导体层100S与第二基板260之间的配线层100T包括层间绝缘膜119、焊盘部120和121、钝化膜126、层间绝缘膜123和接合膜124。传输栅极TG的水平部TGb例如设置在配线层100T中。层间绝缘膜119设置在半导体层100S的整个前表面上并且与半导体层100S接触。层间绝缘膜119例如包括氧化硅膜。注意，配线层100T不限于上述构造，并且只要配线层100T包括配线和绝缘膜，就可以采用任何构造。
图51示出了焊盘部120和121的构造以及图50所示的平面构造。焊盘部120和121设置在层间绝缘膜119上的选择区域中。焊盘部120用于彼此连接各个像素541A、541B、541C和541D的各浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)。在平面图中，每个像素共享单元539的焊盘部120例如被设置在像素共享单元539的中央部分(图51)。焊盘部120被设置为横跨像素分离部117，并且被设置为与浮动扩散部FD1、FD2、FD3和FD4(图49和图51)各者的至少一部分重叠。具体地，焊盘部120形成在与共用像素电路210的多个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)各者的至少一部分以及在共享像素电路210的多个光电二极管PD(光电二极管PD1、PD2、PD3和PD4)之间形成的像素分离部117的至少一部分在与半导体层100S的前表面垂直的方向上重叠的区域中。层间绝缘膜119设置有连接通孔120C，该连接通孔120C用于将焊盘部120电连接至浮动扩散部FD1、FD2、FD3和FD4。在像素541A、541B、541C和541D的各者中均设置有连接通孔120C。例如，将焊盘部120的一部分嵌入连接通孔120C中，以将焊盘部120电连接至浮动扩散部FD1、FD2、FD3和FD4各者。
焊盘部121用于将多个VSS接触区域118连接在一起。例如，焊盘部121将在V方向上彼此相邻的像素共享单元539的一者中针对像素541C和541D设置的VSS接触区域118和在另一像素共享单元539中针对像素541A和541B设置的VSS接触区域118电连接在一起。焊盘部121被设置为例如跨越像素分离部117，并且被布置为与4个VSS接触区域118中的各者的至少一部分重叠。具体地，焊盘部121形成在与多个VSS接触区域118各者的至少一部分以及在多个VSS接触区域118之间形成的像素分离部117的至少一部分在与半导体层100S的前表面垂直的方向上重叠的区域中。层间绝缘膜119设置有连接通孔121C，该连接通孔121C用于将焊盘部121电连接至VSS接触区域118。在像素541A、541B、541C和541D各者中均设置有连接通孔121C。例如，将焊盘部121的一部分嵌入连接通孔121C中，以将焊盘部121电连接至VSS接触区域118的各者。例如，在V方向上布置的多个像素共享单元539的各者中的焊盘部120和121在H方向上大致位于相同的位置(图51)。
通过设置焊盘部120，能够在整个芯片中减少用于将各浮动扩散部FD与像素电路210(例如，放大晶体管AMP的栅电极)连接的配线。类似地，通过设置焊盘部121，能够在整个芯片中减少用于向每个VSS接触区域118提供电位的配线。因此，能够减小整个芯片的面积，减小微型像素中配线之间的电干扰，和/或通过减少组件的数量来降低成本。
焊盘部120和121能够设置在第一基板100和第二基板260中的期望位置处。具体地，焊盘部120和121能够设置在配线层100T或半导体层260S的绝缘区域212中的任何一者中。在将焊盘部120和121设置在配线层100T中的情况下，焊盘部120和121可以被设置成与半导体层100S接触。具体地，在某种构造中，焊盘部120和121可以直接连接至浮动扩散部FD和/或VSS接触区域118中的各者的至少一部分。另外，在某种构造中，连接通孔120C和121C可以被设置为从与焊盘部120和121连接的浮动扩散部FD和/或VSS接触区域118中的各者延伸，并且焊盘部120和121可以设置在配线层100T和半导体层260S的绝缘区域212中的期望位置处。
特别地，通过在配线层100T中设置焊盘部120和121，能够减少半导体层260S的绝缘区域212中与浮动扩散部FD和/或VSS接触区域118连接的配线。这进而能够减小形成有像素电路210的第二基板260的绝缘区域212的面积，该绝缘区域212被构造为使得用于将浮动扩散部FD连接到像素电路210的贯通配线形成在绝缘区域212中。因此，能够增大第二基板260的形成有像素电路210的部分的面积。通过为像素电路210提供大的面积，能够形成大的像素晶体管，从而能够通过降低噪声等来改善图像质量。
特别地，在将FTI结构用于像素分离部117的情况下，优选在每个像素541中设置浮动扩散部FD和/或VSS接触区域118。因此，通过使用焊盘部120和121的构造，能够大大减少连接第一基板100和第二基板260的配线。
另外，如图51中那样，例如，连接到多个浮动扩散部FD的焊盘部120和连接到多个VSS接触区域118的焊盘部121在V方向上线性地交替布置。另外，焊盘部120和121形成在由多个光电二极管PD、多个传输栅极TG或多个浮动扩散部FD包围的位置处。因此，在其中形成有多个元件的第一基板100中，能够自由地设置浮动扩散部FD和VSS接触区域118以外的元件，从而能够使整个芯片的布局更有效。另外，可靠地使形成在每个像素共享单元539中的各元件的布局对称，从而能够减少每个像素541的特性变化。
焊盘部120和121例如包括多晶硅(Poly Si)，更具体地，包括掺杂有杂质的掺杂多晶硅。焊盘部120和121优选地包括诸如多晶硅、钨(W)、钛(Ti)和氮化钛等具有高耐热性的导电材料。因此，在将第二基板260的半导体层260S层叠在第一基板100上之后，能够形成像素电路210。下面将说明其原因。注意，在下面的说明中，第一制造方法是指在将第二基板260的半导体层260S层叠在第一基板100上之后形成像素电路210的方法。
在这方面，还可以是这样：在第二基板260中形成像素电路210之后，再将第二基板260层叠到第一基板100上(这在以下称为第二制造方法)。在第二制造方法中，在第一基板100的前表面(配线层100T的前表面)和第二基板260的前表面(配线层260T的前表面)的各者上预先形成用于电连接的电极。当第一基板100和第二基板260彼此层叠时，在第一基板100的前表面上形成的用于电连接的电极同时与在第二基板260的前表面上形成的用于电连接的电极接触。这样在第一基板100中包括的配线和第二基板260中包括的配线之间形成了电连接。因此，当使用第二制造方法来构成摄像装置1时，例如能够根据第一基板100和第二基板260各者的构造，使用适当的工艺来制造摄像装置1。因此，能够制造出具有高质量和高性能的摄像装置。
在上述第二制造方法中，当第一基板100和第二基板260层叠时，由于用于层叠的制造设备而可能发生对准误差。另外，第一基板100和第二基板260例如具有大约几十厘米的直径，并且当第一基板100和第二基板260层叠时，在第一基板100和第二基板260的各部分的微观区域中，可能发生基板的膨胀和收缩。基板的膨胀和收缩是由在基板彼此接触时产生的较小的时间偏差引起的。由于第一基板100和第二基板260的这种膨胀和收缩，在第一基板100和第二基板260的各前表面上形成的用于电连接的电极的位置中可能产生误差。优选地，即使存在这种误差，第二制造方法也能够使第一基板100的电极和第二基板260的电极彼此接触。具体地，在考虑误差的情况下，将第一基板100的电极和第二基板260的电极中的至少一者并且优选地两者都扩大。因此，通过使用第二制造方法，例如，使在第一基板100或第二基板260的前表面上形成的电极的尺寸(在基板平面方向上的尺寸)大于从第一基板100或第二基板260的内部沿厚度方向延伸至前表面的内部电极的尺寸。
另一方面，在焊盘部120和121包括耐热导电材料的情况下，可以使用上述的第一制造方法。在第一制造方法中，形成包括光电二极管PD和传输晶体管TR等的第一基板100，然后将第一基板100和第二基板260(半导体层260S)层叠。此时，在第二基板260中还未形成构成像素电路210的有源元件和配线层等的图案。由于在第二基板260中还未形成图案，因此，当将第一基板100和第二基板260层叠时，即使在层叠位置发生错误的情况下，在第一基板100的图案和第二基板260的图案之间的对准中也不会发生错误。这是因为在将第一基板100和第二基板260层叠之后再形成第二基板260的图案。注意，当在第二基板中形成图案时，例如，用于图案形成的曝光设备用于通过使用在第一基板100中形成的图案作为对准目标来形成图案。由于上述原因，对于第一制造方法，第一基板100和第二基板260之间的层叠位置的误差在摄像装置1的制造中不构成问题。出于相同的原因，对于第一制造方法，在第二制造方法中由于基板的膨胀和收缩而引起的误差在摄像装置1的制造中不构成问题。
在第一制造方法中，在将第一基板100和第二基板260(半导体层260S)如此层叠之后，在第二基板260中形成有源元件。随后，形成贯通电极120E和121E以及贯通电极TGV(图49)。在形成贯通电极120E、121E和TGV时，例如，通过利用曝光设备减少的投影曝光，从第二基板260的上方形成贯通电极的图案。由于使用了减少的曝光投影，因此，即使在第二基板260和曝光设备之间的对准中发生误差，第二基板260中的误差的大小也是第二制造方法中的误差的一部分(减小的曝光投影倍率的倒数)。因此，在使用第一制造方法构造摄像装置1的情况下，在第一基板100中形成的元件容易与在第二基板260中形成的元件对准，从而能够制造出高质量和高性能的摄像装置。
使用如上所述的第一制造方法制造的摄像装置1具有与使用第二制造方法制造的摄像装置的特征不同的特征。具体地，在通过第一制造方法制造的摄像装置1中，例如，贯通电极120E、121E和TGV从第二基板260到第一基板100具有基本恒定的厚度(在基板平面方向上的尺寸)。可替代地，当贯通电极120E、121E和TGV具有锥形形状时，该锥形形状具有一定的倾斜度。具有这样的贯通电极120E、121E和TGV的摄像装置1促进了像素541的小型化。
在这方面，当使用第一制造方法制造摄像装置1时，由于在将第一基板100和第二基板260(半导体层260S)层叠之后在第二基板260中形成有源元件，因此第一基板100受到形成有源元件期间所需的热处理的影响。因此，如上所述，优选地，将具有高耐热性的导电材料用于第一基板100中设置的焊盘部120和121。例如，对于焊盘部120和121，优选使用熔点高于第二基板260的配线层260T中包含的配线材料的至少一部分(即，提供更高的耐热性)的材料。例如，对于焊盘部120和121，使用具有高耐热性的导电材料，例如掺杂的多晶硅、钨、钛或氮化钛等。因此，能够使用上述第一制造方法来制造摄像装置1。
钝化膜126例如以覆盖焊盘部120和121的方式设置在半导体层100S的整个前表面上(图49)。钝化膜126例如包括氮化硅(SiN)膜。层间绝缘膜123经由钝化膜126覆盖焊盘部120和121。层间绝缘膜123例如被设置在半导体层100S的整个前表面上。层间绝缘膜123例如包括氧化硅(SiO)膜。接合膜124设置在第一基板100(具体地，配线层100T)与第二基板260之间的接合面处。具体地，接合膜124与第二基板260接触。接合膜124设置在第一基板100的整个主表面上。接合膜124例如包括氮化硅膜。
光接收透镜401例如隔着固定电荷膜112和绝缘膜110面对着半导体层100S(图49)。光接收透镜401设置在例如面对着像素541A、541B、541C和541D的各光电二极管PD的位置处。
第二基板260包括从第一基板100侧依次布置的半导体层260S和配线层260T。半导体层260S包括硅基板。在半导体层260S中，阱区211以在厚度方向上延伸的方式设置。阱区211例如是P型半导体区域。第二基板20设置有针对各个像素共享单元539布置的像素电路210。像素电路210例如设置在半导体层260S的前面侧(配线层260T侧)。在摄像装置1中，以第一基板100的前面侧(配线层100T侧)面对第二基板260的背面侧(半导体层260S侧)的方式将第二基板260层叠到第一基板100上。换句话说，将第二基板260面对背地层叠到第一基板100上。
图52至图56示意性地示出了第二基板260的平面构造的示例。图52示出了设置在半导体层260S的前表面附近的像素电路210的构造。图53示意性地示出了配线层260T(具体地，下述的第一配线层W1)、连接至配线层260T的半导体层260S和第一基板100的各部分的构造。图54至图56示出了配线层260T的平面构造的示例。下面将使用图52至图56以及图49一起说明第二基板260的构造。图52和图53用虚线示出了光电二极管PD的轮廓(像素分离部117与光电二极管PD之间的边界)，并且用点划线示出了元件分离区213或绝缘区域212和半导体层260S的与构成像素电路210的各晶体管的栅电极重叠的部分之间的边界。在沟道宽度方向的一侧上，第二基板260的与放大晶体管AMP的栅电极重叠的部分设置有半导体层260S与元件分离区213之间的边界以及元件分离区213与绝缘区域212之间的边界。
第二基板260设置有将半导体层260S分割成片的绝缘区域212和在厚度方向上形成在半导体层260S的一部分中的元件分离区213(图49)。例如，在沿H方向彼此相邻的两个像素电路210之间设置的绝缘区域212中，布置有与两个像素电路210连接的两个像素共享单元539的贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)(图53)。
绝缘区域212具有与半导体层260S大致相同的厚度(图49)。半导体层260S被绝缘区域212分为几块。在该绝缘区域212中布置有贯通电极120E和121E以及贯通电极TGV。绝缘区域212例如包括氧化硅。
贯通电极120E和121E被设置为在厚度方向上贯穿绝缘区域212。贯通电极120E和121E的上端连接到配线层260T中的配线(下述的第一配线W1、第二配线W2、第三配线W3和第四配线W4)。贯通电极120E和121E被设置为贯穿绝缘区域212、接合膜124、层间绝缘膜123和钝化膜126，并且贯通电极120E和121E的下端连接至焊盘部120和121(图49)。贯通电极120E用于电连接焊盘部120和像素电路210。具体地，贯通电极120E将第一基板100的浮动扩散部FD与第二基板260的像素电路210电连接。贯通电极121E用于将焊盘部121和配线层260T中的基准电位线VSS电连接。具体地，贯通电极121E将第一基板100的VSS接触区域118与第二基板260中的基准电位线VSS电连接。
贯通电极TGV被设置为在厚度方向上贯穿绝缘区域212。贯通电极TGV的上端连接至配线层260T的配线。贯通电极TGV被设置为贯穿绝缘区域212、接合膜124、层间绝缘膜123、钝化膜126和层间绝缘膜119，并且贯通电极TGV的下端连接至传输栅极TG(图49)。如上所述的贯通电极TGV用于将各个像素541A、541B、541C和541D的传输栅极TG(传输栅极TG1、TG2、TG3和TG4)电连接至配线层260T中的配线(行驱动信号线542的一部分，特别地，下述的图55中的配线TRG1、TRG2、TRG3和TRG4)。具体地，贯通电极TGV将第一基板100的传输栅极TG电连接至第二基板260的配线TRG，以将驱动信号传输到各个传输晶体管TR(传输晶体管TR1、TR2、TR3和TR4)。
绝缘区域212是设置有用于电连接第一基板100和第二基板260的贯通电极120E和121E以及贯通电极TGV并与半导体层260S绝缘的区域。例如，在H方向上彼此相邻的两个像素电路210(共享单元539)之间设置的绝缘区域212中，布置有与两个像素电路210连接的贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)。绝缘区域212例如被设置为在V方向上延伸(图52和图53)。在这方面，传输栅极TG的水平部TGb的布置被设计成使得贯通电极TGV在H方向上的位置比垂直部TGa的位置更靠近贯通电极120E和121E在H方向上的位置(图50和图53)。例如，贯通电极TGV在H方向上设置在与贯通电极120E和121E中的各者大致相同的位置处。因此，能够使贯通电极120E和121E以及贯通电极TGV共同设置在沿V方向延伸的绝缘区域212中。在另一布置示例中，可以仅在与垂直部TGa重叠的区域中设置水平部TGb。在这种情况下，在垂直部TGa的大致正上方形成有贯通电极TGV，并且例如贯通电极TGV在H方向和V方向上大致设置在各像素541的中央部分。此时，贯通电极TGV的H方向上的位置与贯通电极120E和121E各自的H方向上的位置明显不对准。例如，绝缘区域212设置在贯通电极TGV以及贯通电极120E和121E的周围，用于与附近的半导体层260S电绝缘。在贯通电极TGV的H方向上的位置明显远离贯通电极120E和121E各自的H方向上的位置的情况下，必须在贯通电极120E、121E和TGV各者的周围独立地设置绝缘区域212。因此，半导体层260S被分割成小块。与此相比，通过将贯通电极120E和121E以及贯通电极TGV共同布置在沿V方向延伸的绝缘区域212中的布局，能够增大半导体层260S的H方向上的尺寸。因此，能够为半导体层260S中的半导体元件形成区域提供大的面积。因此，例如能够增大放大晶体管AMP的尺寸，从而能够降低噪声。
如参考图4所述的，像素共享单元539具有以下结构：其中，像素共享单元539将设置在多个像素541各者中的各浮动扩散部FD电连接，多个像素541共享一个像素电路210。此外，通过设置在第一基板100中的焊盘部120使各浮动扩散部FD电连接(图49和图51)。设置在第一基板100中的电连接部(焊盘部120)经由一个贯通电极120E与设置在第二基板260中的像素电路210电连接。在另一结构示例中，可以在第二基板260中设置各浮动扩散部FD之间的电连接部。在这种情况下，像素共享单元539设置有分别与浮动扩散部FD1、FD2、FD3和FD4连接的四个贯通电极。因此，在第二基板260中，更多的贯通电极贯穿半导体层260S，从而扩大了使贯通电极的周边绝缘的绝缘区域212。相反，具有设置在第一基板100中的焊盘部120的结构(图49和图51)能够减少贯通电极的数量，并且能够减小绝缘区域212的尺寸。因此，能够为半导体层260S中的半导体元件形成区域提供大的面积。这例如能够增大放大晶体管AMP的尺寸，从而能够减小可能的噪声。
在半导体层260S的前面侧设置有元件分离区213。元件分离区213具有STI(Shallow Trench Isolation：浅沟槽隔离)结构。在元件分离区213中，在厚度方向(垂直于第二基板260的主表面)上挖出半导体层260S，并且在挖出部分中嵌入绝缘膜。绝缘膜例如包括氧化硅。元件分离区213根据像素电路210的布局使构成像素电路210的多个晶体管彼此分离成多个元件。半导体层260S(具体地，阱区211)在元件分离区213的下方(半导体层260S的深部)延伸。
现在，参考图50、图51和图52，将说明第一基板100中的像素共享单元539与第二基板260中的像素共享单元539之间的外形(基板平面方向上的外形)的差异。
在摄像装置1中，像素共享单元539被设置为横跨第一基板100和第二基板260两者。例如，设置在第一基板100中的像素共享单元539的外形与设置在第二基板260中的像素共享单元539的外形不同。
在图50和图51中，用交替的长虚线和短虚线示出像素541A、541B、541C和541D的轮廓线，并且用粗线示出像素共享单元539的外形。例如，第一基板100的像素共享单元539包括在H方向上彼此相邻设置的两个像素541(像素541A和541B)以及在V方向上与像素541A和541B相邻设置的两个像素541(像素541C和541D)。具体地，第一基板100的像素共享单元539包括在相邻的两行和相邻的两列中的四个像素541，并且具有大致为正方形的外形。在像素阵列部540中，这样的像素共享单元539在H方向上以两个像素的间距(对应于两个像素541的间距)和在V方向上以两个像素的间距(对应于两个像素541的间距)彼此相邻地布置。
在图52和图53中，用交替的长虚线和短虚线示出像素541A、541B、541C和541D的轮廓线，并且用粗线示出像素共享单元539的外形。例如，与第一基板100的像素共享单元539的外形相比，第二基板260的像素共享单元539的外形在H方向上较小，但在V方向上较大。例如，第二基板260的像素共享单元539的尺寸(区域)形成为对应于H方向上的一个像素和V方向上的四个像素。具体地，第二基板260的像素共享单元539的尺寸形成为对应于在相邻的一行和相邻的四列中布置的像素，并且第二基板260的像素共享单元539具有大致为矩形的外形。
例如，每个像素电路210包括在V方向上依次并列布置的选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG(图52)。如上所述，当每个像素电路210具有大致为矩形的外形时，能够在一个方向(在图52中为V方向)上并列布置四个晶体管(选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG)。因此，能够在一个扩散区域(连接到电源线VDD的扩散区域)中共用放大晶体管AMP的漏极和复位晶体管RST的漏极。例如，能够为每个像素电路210提供大致为正方形的形成区域(见下述的图65)。在这种情况下，沿一个方向设置两个晶体管，从而难以在一个扩散区域中共用放大晶体管AMP的漏极和复位晶体管RST的漏极。因此，通过为像素电路210提供大致为矩形的形成区域，能够容易地将四个晶体管彼此相邻地设置，从而能够使像素电路210的形成区域更小。换句话说，能够使像素小型化。另外，当不需要使像素电路210的形成区域更小时，能够扩大放大晶体管AMP的形成区域以减小噪声。
例如，除了选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG之外，在半导体层260S的前表面附近还设置有连接到基准电位线VSS的VSS接触区域218。VSS接触区域218例如包括P型半导体区域。VSS接触区域218经由配线层260T中的配线和贯通电极121E电连接至第一基板100(半导体层100S)的VSS接触区域118。VSS接触区域218例如越过元件分离区213设置在与FD转换增益切换晶体管FDG的源极相邻的位置处(图52)。
现在，参考图51和图52，将说明设置在第一基板100中的像素共享单元539和设置在第二基板260中的像素共享单元539之间的位置关系。例如，第一基板100的V方向上并列布置的两个像素共享单元539中的一个(例如，图51的页面中的上侧像素共享单元539)连接至第二基板260的H方向上并列布置的两个像素共享单元539中的一个(例如，图52的页面中的左侧像素共享单元539)。例如，第一基板100的V方向上并列布置的两个像素共享单元539中的另一个(例如，图51的页面中的下侧像素共享单元539)连接至第二基板260的H方向上并列布置的两个像素共享单元539中的另一个(例如，图52的页面中的右侧像素共享单元539)。
例如，对于第二基板260的H方向上并列布置的两个像素共享单元539，一个像素共享单元539的内部布局(晶体管等的布置)大致等于在V方向和H方向上将另一个像素共享单元539的内部布局反转的布局。下面将说明该布局的效果。
在第一基板100的V方向并列布置的两个像素共享单元539中，每个焊盘部120被设置在像素共享单元539的外形的中央部分中，即位于像素共享单元539的V方向和H方向上的中央部分中(图51)。另一方面，由于第二基板260的像素共享单元539具有在V方向上较长的通常矩形的外形，因此，例如，连接到焊盘部120的放大晶体管AMP被设置在相对于像素共享单元539的V方向上的中心向图的页面的上侧偏离的位置处。例如，当第二基板260的H方向上并列布置的两个像素共享单元539具有相同的内部布局时，一个像素共享单元539的放大晶体管AMP和焊盘部120(例如，图7的页面中的上侧像素共享单元539的焊盘部120)之间的距离相对较短。然而，另一个像素共享单元539的放大晶体管AMP和焊盘部120(例如，图7的页面中的下侧像素共享单元539的焊盘部120)之间的距离较长。因此，增加了连接放大晶体管AMP和焊盘部120所需的配线的面积，并且增大的面积可能使像素共享单元539的配线布局复杂化。这进而可能影响摄像装置1的小型化。
相反，在将第二基板260的H方向上并列布置的两个像素共享单元539中的一个的内部布局至少在V方向上相对于另一个像素共享单元539的内部布局反转的情况下，在两个像素共享单元539中都能够减小放大晶体管AMP与焊盘部120之间的距离。因此，与其中第二基板260的H方向上并列布置的两个像素共享单元539具有相同布局的构造相比，该构造有利于摄像装置1的小型化。注意，第二基板260中的每个像素共享单元539的平面布局在图52所示的范围内是横向对称的，但是下述的包括图53所示的第一配线层W1的布局的平面布局是横向不对称的。
另外，优选地，将第二基板260的H方向上并列布置的两个像素共享单元539中的一个的内部布局在H方向上也相对于另一个像素共享单元539的内部布局反转。下面将说明其原因。如图53所示，第二基板260的H方向上并列布置的两个像素共享单元539分别连接到第一基板100的焊盘部120和121。例如，焊盘部120和121在H方向上被设置在第二基板260的H方向上并列布置的两个像素共享单元539的中央部分(设置在沿H方向上并列布置的两个像素共享单元539之间)。因此，在将第二基板260的H方向上并列布置的两个像素共享单元539中的一个的内部布局在H方向上也相对于另一个像素共享单元539的内部布局反转的情况下，能够减小第二基板260的多个像素共享单元539的各者与焊盘部120和121各者之间的距离。换句话说，进一步促进了摄像装置1的小型化。
另外，第二基板260的像素共享单元539的轮廓线不需要与第一基板100的像素共享单元539的任何轮廓线对准。例如，第二基板260的H方向上并列布置的两个像素共享单元539中的一个(例如，图53的页面中的左侧像素共享单元539)的V方向上轮廓线中的一个轮廓线(例如，图53的页面中的上侧轮廓线)被布置在第一基板100的像素共享单元539的V方向上轮廓线中的相应轮廓线(例如，图51的页面中的上侧轮廓线)的外部。另外，第二基板260的H方向上并列布置的两个像素共享单元539中的另一个(例如，图53的页面中的右侧像素共享单元539)的V方向上轮廓线中的另一个轮廓线(例如，图53的页面中的下侧轮廓线)被布置在第一基板100的像素共享单元539的V方向上轮廓线中相应的另一个轮廓线(例如，图51的页面中的下侧轮廓线)的外部。通过这样彼此相对地设置第二基板260的像素共享单元539和第一基板100的像素共享单元539，能够减小放大晶体管AMP和焊盘部120之间的距离。因此，有利于摄像装置1的小型化。
另外，第二基板260的多个像素共享单元539的轮廓线不需要彼此对准。例如，第二基板260的H方向上并列布置的两个像素共享单元539的V方向上的轮廓线彼此未对准。这能够减小放大晶体管AMP和焊盘部120之间的距离。因此，有利于摄像装置1的小型化。
参考图51和图53，将说明像素阵列部540中的像素共享单元539的重复布置。第一基板100的像素共享单元539具有在H方向上与两个像素541相对应的尺寸和在V方向上与两个像素541相对应的尺寸(图51)。例如，在第一基板100的像素阵列部540中，分别具有上述与四个像素541相对应的尺寸的像素共享单元539在H方向上以两个像素的间距(与两个像素541相对应的间距)和在V方向上以两个像素的间距(与两个像素541相对应的间距)彼此相邻地重复布置。可替代地，在第一基板100的像素阵列部540中，可以设置一对像素共享单元539，这对像素共享单元539包括在V方向上彼此相邻设置的两个像素共享单元539。在第一基板100的像素阵列部540中，例如，成对的像素共享单元539在H方向上以两个像素的间距(与两个像素541相对应的间距)和在V方向上以四个像素的间距(与四个像素541相对应的间距)彼此相邻地重复布置。第二基板260的像素共享单元539具有在H方向上与一个像素541相对应的尺寸和在V方向上与四个像素541相对应的尺寸(图53)。例如，第二基板260的像素阵列部540设置有一对像素共享单元539，这对像素共享单元539包括具有上述与四个像素541相对应的尺寸的两个像素共享单元539。这样的像素共享单元539在H方向上彼此相邻地布置，但在V方向上彼此未对准。在第二基板260的像素阵列部540中，例如，成对的像素共享单元539在H方向上以两个像素的间距(与两个像素541相对应的间距)和在V方向上以四个像素的间距(与四个像素541相对应的间距)无间隙地彼此相邻地重复布置。通过这样的像素共享单元539的重复布置，能够无间隙地布置像素共享单元539。因此，有利于摄像装置1的小型化。
优选地，放大晶体管AMP例如具有诸如Fin结构等三维结构(图49)。这增加了有效栅极宽度的大小，从而能够降低可能的噪声。选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG例如分别具有平面结构。放大晶体管AMP可以具有平面结构。可替代地，选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG可以具有三维结构。
配线层260T例如包括钝化膜221、层间绝缘膜222和多个配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)。钝化膜221例如与半导体层260S的前表面接触，并且覆盖半导体层260S的整个前表面。钝化膜221覆盖选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG各自的栅电极。在钝化膜221与第三基板300之间设置有层间绝缘膜222。层间绝缘膜222将多个配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)彼此分开。层间绝缘膜222例如包括氧化硅。
配线层260T例如从半导体层260S侧开始依次设置有第一配线层W1、第二配线层W2、第三配线层W3、第四配线层W4以及接触部261和261，并且上述部件通过层间绝缘膜222彼此绝缘。层间绝缘膜222设置有用于将第一配线层W1、第二配线层W2、第三配线层W3或第四配线层W4连接至配线层的下层的多个连接部。所述连接部包括连接孔，该连接孔设置在层间绝缘膜222中，并且在该连接孔中嵌入导电材料。例如，层间绝缘膜222设置有连接部218V，该连接部218V连接第一配线层W1和半导体层260S的VSS接触区域218。例如，连接第二基板260的元件的连接部孔径与贯通电极120E和121E以及贯通电极TGV各者的孔径不同。具体地，连接第二基板260的元件的连接孔的孔径优选地小于贯通电极120E和121E以及贯通电极TGV各者的孔径。下面将说明其原因。设置在配线层260T中的连接部(连接部218V等)的深度小于贯通电极120E和121E以及贯通电极TGV的深度。因此，与贯通电极120E和121E以及贯通电极TGV相比，能够在连接部的连接孔中更容易地嵌入导电材料。通过使连接部的孔径小于贯通电极120E和121E以及贯通电极TGV各者的孔径，有利于摄像装置1的小型化。
例如，第一配线层W1将贯通电极120E连接到放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极(具体地，到达FD转换增益切换晶体管FDG的源极的连接孔)。第一配线层W1例如连接贯通电极121E和连接部218V，从而将半导体层260S的VSS接触区域218电连接到半导体层100S的VSS接触区域118。
现在，将使用图54至图56说明配线层260T的平面构造。图54示出了第一配线层W1和第二配线层W2的平面构造的示例。图55示出了第二配线层W2和第三配线层W3的平面构造的示例。图56示出了第三配线层W3和第四配线层W4的平面构造的示例。
例如，第三配线层W3包括在H方向(行方向)上延伸的配线TRG1、TRG2、TRG3、TRG4、SELL、RSTL和FDGL(图55)。上述配线对应于参考图47所述的多个行驱动信号线542。配线TRG1、TRG2、TRG3和TRG4用于分别将驱动信号传输到传输栅极TG1、TG2、TG3和TG4。配线TRG1、TRG2、TRG3和TRG4分别经由第二配线层W2、第一配线层W1和贯通电极120E连接到传输栅极TG1、TG2、TG3和TG4。配线SELL用于将驱动信号传输到选择晶体管SEL的栅极，配线RSTL用于将驱动信号传输到复位晶体管RST的栅极，配线FDGL用于将驱动信号传输到FD转换增益切换晶体管FDG的栅极。配线SELL、RSTL和FDGL分别经由第二配线层W2、第一配线层W1和连接部连接到选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG各自的栅极。
例如，第四配线层W4包括在V方向(列方向)上延伸的电源线VDD、基准电位线VSS和垂直信号线543(图56)。电源线VDD经由第三配线层W3、第二配线层W2、第一配线层W1和连接部连接至放大晶体管AMP的漏极和复位晶体管RST的漏极。基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1和连接部218V连接到VSS接触区域218。另外，基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1、贯通电极121E和焊盘部121连接到第一基板100的VSS接触区域118。垂直信号线543经由第三配线层W3、第二配线层W2、第一配线层W1和连接部连接到选择晶体管SEL的源极(Vout)。
在平面图中，接触部261和262可以设置在接触部261和262与像素阵列部540重叠的位置处(例如，图46)或设置在像素阵列部540外部的周边部分540B中(例如，图49)。在第二基板260的前表面(配线层260T侧表面)上设置有接触部261和262。接触部261和262例如包括诸如Cu(铜)和Al(铝)等金属。接触部261和262在配线层260T的前表面(第三基板300侧表面)上露出来。接触部261和262用于电连接第二基板260和第三基板300，并且用于将第二基板260层叠到第三基板300上。
图49示出了在第二基板260的周边部分540B中设置有周边电路的示例。周边电路可以包括行驱动部520的一部分或列信号处理部550的一部分等。可替代地，如图46所示，在第二基板260的周边部分540B中不设置周边电路的情况下，可以在像素阵列部540的附近设置连接孔部分H1和H2。
第三基板300例如从第二基板260侧开始依次包括配线层300T和半导体层300S。例如，在第二基板260侧设置有半导体层300S的前表面。半导体层300S包括硅基板。在半导体层300S的前面侧部分中设置有电路。具体地，半导体层300S的前面侧部分设置有例如输入部510A、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560和输出部510B中的至少一些。设置在半导体层300S与第二基板260之间的配线层300T例如包括层间绝缘膜、被层间绝缘膜彼此分开的多个配线层以及接触部305和302。接触部305和302在配线层300T的前表面(第二基板260侧表面)上露出来，接触部305与第二基板260的接触部261接触，并且接触部302与第二基板260的接触部262接触。接触部305和302与形成在半导体层300S中的电路(例如，输入部510A、行驱动部520、时序控制部530、列信号处理部550、图像信号处理部560或输出部510B中的至少一者)电连接。接触部305和302例如包括诸如Cu(铜)和铝(Al)等任何金属。例如，外部端子TA经由连接孔部分H1连接到输入部510A，外部端子TB经由连接孔部分H2连接到输出部510B。
现在，将说明摄像装置1的特征。
通常，摄像装置包括光电二极管和像素电路作为主要组件。在这方面，通过增大光电二极管的面积，增加了由光电转换产生的电荷量，从而改善像素信号的信噪比(S/N比)。因此，使摄像装置能够输出更好的图像数据(图像信息)。另一方面，通过增大像素电路中包括的晶体管的尺寸(特别地，放大晶体管的尺寸)，减少了像素电路中可能出现的噪声，从而改善像素信号的S/N比。因此，使摄像装置能够输出更好的图像数据(图像信息)。
然而，在其中在同一半导体基板中设置光电二极管和像素电路的摄像装置中，如果在半导体基板的有限区域内增加光电二极管的面积，则像素电路中包括的晶体管的尺寸可能会减小。另外，增大像素电路中包括的晶体管的尺寸可以减小光电二极管的面积。
为了解决这些问题，例如，本实施例的摄像装置1使用其中多个像素541共用一个像素电路210并且共用的像素电路210设置成与光电二极管PD重叠的结构。因此，能够在半导体基板的有限区域内使光电二极管PD的面积最大化，并且使像素电路210中包括的晶体管的尺寸最大化。因此，能够改善像素信号的S/N比，并且摄像装置1能够输出更好的图像数据(图像信息)。
当实现其中多个像素541共用一个像素电路210并且像素电路210设置成与光电二极管PD重叠的结构时，连接到像素电路210的多个配线从相应的多个像素541的浮动扩散部FD开始延伸。为了确保用于形成像素电路210的半导体基板260的面积较大，例如，能够将多个延伸的配线连接在一起并形成为一个整的连接配线。对于从VSS接触区域118延伸的多个配线，也能够将多个延伸的配线连接在一起并形成为一个整的连接配线。
例如，在用于形成像素电路210的半导体基板260中形成连接配线的情况下，连接配线将从相应的多个像素541的浮动扩散部FD延伸的多个配线连接并集成在一起，形成有像素电路210中包括的晶体管的面积可能会减小。类似地，在用于形成像素电路210的半导体基板260中形成连接配线的情况下，上述连接配线将从相应的多个像素541的VSS接触区域118延伸的多个配线连接在一起并集成为一个配线，形成有像素电路210中包括的晶体管的面积可能会减小。
为了解决这些问题，例如，本实施例的摄像装置1具有其中多个像素541共用一个像素电路210、共用的像素电路210设置成与光电二极管PD重叠以及第一基板100设置有两种连接配线的结构，一种所述连接配线将相应的多个像素541的浮动扩散部FD连接在一起并集成为一个浮动扩散部FD，另一种所述连接配线将相应的多个像素541中包括的VSS接触区域118连接在一起并集成为一个VSS接触区域118。
在这方面，当使用上述的第二制造方法作为用于为第一基板100提供两种连接配线的制造方法时，例如，能够使用与第一基板100和第二基板260的构造相对应的适当工艺来制造，一种所述连接配线将相应的多个像素541的浮动扩散部FD连接在一起并集成为一个浮动扩散部FD，另一种所述连接配线将相应的多个像素541中包括的VSS接触区域118连接在一起并集成为一个VSS接触区域118。然后，能够制造具有高质量和高性能的摄像装置。另外，能够使用简单的工艺来形成用于第一基板100和第二基板260的连接配线。具体地，在使用上述第二制造方法的情况下，在构成第一基板100与第二基板260之间的层叠界面的第一基板100的前表面和第二基板260的前表面上分别设置连接到浮动扩散部FD的电极和连接到VSS接触区域118的电极。此外，当层叠第一基板100和第二基板260时，在两个基板前表面上设置的电极之间可能发生未对准，在这种情况下，为了使在两个基板前表面上形成的电极尽管未对准也能够彼此接触，优选地增大在两个基板前表面上形成的电极。这可能导致难以将电极设置在摄像装置1中包括的每个像素的有限区域中。
为了消除在第一基板100与第二基板260之间的层叠界面处需要大电极的不利，例如，本实施例的摄像装置1能够使用上述第一制造方法作为制造方法，其中多个像素541共用一个像素电路210并且共用的像素电路210设置成与光电二极管PD重叠。这有利于在第一基板100中形成的元件与在第二基板260中形成的元件之间的对准，从而能够制造高质量和高性能的摄像装置。此外，能够提供由于使用该制造方法而产生的特定结构。具体地，提供其中第一基板100的半导体层100S和配线层100T以及第二基板260的半导体层260S和配线层260T依次层叠的结构，换句话说，提供其中第一基板100和第二基板260面对背地层叠的结构。此外，设置有贯通电极120E和121E，贯通电极120E和121E从第二基板260的半导体层260S的前表面延伸穿过半导体层260S和第一基板100的配线层100T至第一基板100的半导体层100S的前表面。
关于第一基板100设置有将相应的多个像素541的浮动扩散部FD连接在一起并集成为一个浮动扩散部FD的连接配线和将相应的多个像素541中包括的VSS接触区域118连接在一起并集成为一个VSS接触区域118的连接配线的结构，当使用第一制造方法层叠该结构和第二基板260并且在第二基板260中形成像素电路210时，在形成像素电路210中包括的有源元件期间所需的热处理可能对在第一基板100中形成的连接配线有不利影响。
因此，为了解决在形成有源元件期间热处理对连接配线的不利影响的问题，理想地，本实施例的摄像装置1被期望地构造为使得将具有高耐热性的导电材料用于这样的两种连接配线，一种所述连接配线将相应的多个像素541的浮动扩散部FD连接在一起并集成为一个浮动扩散部FD，另一种所述连接配线将相应的多个像素541中包括的VSS接触区域118连接在一起并集成为一个VSS接触区域118。具体地，作为具有高耐热性的导电材料，能够使用熔点高于第二基板260的配线层260T中包括的配线材料的至少一部分的材料。
如上所述，例如，本实施例的摄像装置1包括：(1)其中第一基板100和第二基板260面对背地层叠(具体地，第一基板100的半导体层100S和配线层100T以及第二基板260的半导体层260S和配线层260T依次层叠)的结构；(2)其中设置有贯通电极120E和125E的结构，所述贯通电极120E和125E从第二基板260的半导体层260S的前面侧延伸穿过半导体层260S和第一基板100的配线层100T至第一基板100的半导体层100S的前表面；和(3)其中使用具有高耐热性的导电材料来形成这样的两种连接配线的结构，一种所述连接配线将相应的多个像素541中包括的浮动扩散部FD连接在一起并集成为一个浮动扩散部FD，另一种所述连接配线将相应的多个像素541中包括的VSS接触区域118连接在一起并集成为一个VSS接触区域118。因此，能够为第一基板100提供如下两种连接配线，一种所述连接配线将相应的多个像素541中包括的浮动扩散部FD连接在一起并集成为一个浮动扩散部FD，另一种所述连接配线将相应的多个像素541中包括的VSS接触区域118连接在一起并集成为一个VSS接触区域118，而在第一基板100与第二基板260之间的界面处没有设置大电极。
[摄像装置1的操作]
现在，将参考图57和图58说明摄像装置1的操作。图57和图58对应于增加了指示信号路径的箭头的图46。图57通过箭头示出了从外部输入到摄像装置1的输入信号以及电源电位和参考电位的路径。图58通过箭头示出了从摄像装置1输出到外部的像素信号的信号路径。例如，经由输入部510A输入到摄像装置1的输入信号(例如，像素时钟和同步信号)被传输到第三基板300的行驱动部520(其产生行驱动信号)。行驱动信号经由接触部305和261被传输到第二基板260。此外，行驱动信号经由配线层260T中的行驱动信号线542到达像素阵列部540的各个像素共享单元539。对于已经到达第二基板260的各个像素共享单元539的行驱动信号，将除了用于传输栅极TG的驱动信号以外的驱动信号输入到像素电路210，以驱动像素电路210中包括的晶体管。用于传输栅极TG的驱动信号经由贯通电极TGV输入到第一基板100的传输栅极TG1、TG2、TG3和TG4，以驱动像素541A、541B、541C和541D(图57)。另外，提供给第三基板300的输入部510A(输入端子511)的电源电位和参考电位经由接触部305和261被传输给第二基板260，并经由配线层260T中的配线被提供给每个像素共享单元539的像素电路210。参考电位还经由贯通电极125E提供给第一基板100的像素541A、541B、541C和541D。另一方面，由第一基板100的像素541A、541B、541C和541D进行了光电转换的像素信号经由贯通电极120E被传输至针对每个像素共享单元539的第二基板260的像素电路210。基于该像素信号的像素信号经由垂直信号线543以及接触部262和302从像素电路210传输至第三基板300。像素信号由第三基板300的列信号处理部550和图像信号处理部560进行处理，然后经由输出部510B输出到外部。
[效果]
在本实施例中，像素541A、541B、541C和541D(像素共享单元539)以及像素电路210设置在不同的基板(第一基板100和第二基板260)中。与像素541A、541B、541C和541D以及像素电路210形成在同一基板中的构造相比，该构造能够增大像素541A、541B、541C和541D以及像素电路210的面积。结果，能够增加由光电转换产生的像素信号的量，并且能够减少来自像素电路210的可能的晶体管噪声。因此，能够改善像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。另外，能够实现摄像装置1的小型化(换句话说，减小了像素尺寸和摄像装置1的尺寸)。通过减小像素尺寸，使摄像装置1能够增加每单位面积的像素数量，并输出高质量的图像。
另外，在摄像装置1中，第一基板100和第二基板260通过设置在绝缘区域212中的贯通电极120E和125E彼此电连接。例如，以下方法也是可以的：第一基板100和第二基板260通过接合焊盘电极而彼此连接，或者通过使用贯穿半导体层的贯通电极(例如，TSV(Through Si Vias：贯穿硅通孔))来连接。与这种方法相比，通过在绝缘区域212中设置贯通电极120E和125E，能够减小连接第一基板100和第二基板260所需的面积。因此，能够减小像素尺寸和摄像装置1的尺寸。另外，进一步减小每个像素的面积，能够提高分辨率。当不需要减小芯片尺寸时，能够扩大像素541A、541B、541C和541D以及像素电路210的形成区域。结果，能够增加由光电转换产生的像素信号的量，并且能够减少来自像素电路210中包括的晶体管的可能的晶体管噪声。因此，能够改善像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
另外，在摄像装置1中，像素电路210以及列信号处理部550和图像信号处理部560两者设置在不同的基板(第二基板260和第三基板300)中。与其中像素电路210以及列信号处理部550和图像信号处理部560两者形成在同一基板中的构造相比，该构造能够增大像素电路210的面积以及列信号处理部550和图像信号处理部560的面积。因此，能够减少来自列信号处理部550的可能的噪声，并且能够在图像信号处理部560中安装更高级的图像处理电路。因此，能够改善像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
另外，在摄像装置1中，在第一基板100和第二基板260中设置有像素阵列部540，并且在第三基板300中设置有列信号处理部550和图像信号处理部560。另外，在像素阵列部540的上方形成有用于连接第二基板260和第三基板300的接触部261、262、305和302。因此，能够自由地布置接触部261、262、305和302，而不会受到像素阵列中包括的各种配线的干扰。因此，接触部261、262、305和302能够用于电连接第二基板260和第三基板300。通过使用接触部261、262、305和302，例如，能够更自由地布置列信号处理部550和图像信号处理部560。因此，能够减少来自列信号处理部550的可能的噪声，并且能够在图像信号处理部560中安装更高级的图像处理电路。因此，能够改善像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
另外，在摄像装置1中，像素分离部117贯穿半导体层100S。因此，即使在通过减小每个像素的面积来减小相邻像素(像素541A、541B、541C和541D)之间的距离的情况下，也能够减少像素541A、541B、541C和541D之间的混色。因此，能够改善像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
另外，在摄像装置1中，在每个像素共享单元539中设置有像素电路210。与在像素541A、541B、541C和541D各者中均设置有像素电路210的构造相比，该构造能够扩大用于构成像素电路210的晶体管(放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD转换增益切换晶体管FDG)的形成区域。例如，通过扩大放大晶体管AMP的形成区域，能够减少可能的噪声。因此，能够改善像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
此外，在摄像装置1中，第一基板100设置有焊盘部120，该焊盘部120电连接四个像素541A、541B、541C和541D的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)。与在第二基板260中设置有如上所述的焊盘部120的构造相比，该构造能够减少连接第一基板100和第二基板260的贯通电极(贯通电极120E)的数量。因此，能够使绝缘区域212最小化，从而为构成像素电路210的晶体管提供具有足够尺寸的形成区域(半导体层260S)。因此，能够减少来自像素电路210中包括的晶体管的噪声，并且能够改善像素信号的信噪比，同时使摄像装置1能够输出更好的像素数据(图像信息)。
下面将说明根据上述实施例的摄像装置1的变形例。在下述的变形例中，与上述实施例相同的组件由相同的附图标记表示以进行说明。
<变形例1>
图59至图63示出了根据上述实施例的摄像装置1的平面构造的变形例。图59示意性地示出了第二基板260的半导体层260S的前表面附近的平面构造，并且对应于以上实施例中说明的图52。图60示意性地示出了第一配线层W1、连接到第一配线层W1的半导体层260S和第一基板100的各部分的构造，并且对应于以上实施例中说明的图53。图61示出了第一配线层W1和第二配线层W2的平面构造的示例，并且对应于以上实施例中说明的图54。图62示出了第二配线层W2和第三配线层W3的平面构造的示例，并且对应于以上实施例中说明的图55。图63示出了第三配线层W3和第四配线层W4的平面构造的示例，并且对应于以上实施例中说明的图56。
如图60所示，本变形例示出了其中将第二基板260的H方向上并列布置的两个像素共享单元539中的一个(例如，图的页面中的右侧像素共享单元539)的内部布局仅在H方向上相对于另一个像素共享单元539(例如，图的页面中的左侧像素共享单元539)的内部布局反转的构造。另外，一个像素共享单元539的轮廓线和另一个像素共享单元539的轮廓线在V方向上的不对准比上面实施例中所述的不对准更为明显(图53)。在V方向上更为明显的不对准能够减小另一像素共享单元539的放大晶体管AMP和连接到放大晶体管AMP的焊盘部120(在V方向上并列布置的图7所示的两个像素共享单元539中的另一个(图的页面中的下侧像素共享单元539)的焊盘部120)之间的距离。利用这样的布局，图59至图63所示的摄像装置1的变形例1使在沿H方向上并列布置的两个像素共享单元539的平面布局在V方向上不反转的情况下，能够使像素共享单元539的面积等于上面实施例中所述的第二基板260的像素共享单元539的面积。注意，第一基板100的像素共享单元539的平面布局与上述实施例中的平面布局(图50和图51)相同。因此，本变形例的摄像装置1能够产生与上述实施例中的摄像装置1相同的效果。第二基板260的像素共享单元539的布置不限于上述实施例或本变形例中的布置。
<变形例2>
图64至图69示出了根据上述实施例的摄像装置1的平面构造的变形例。图64示意性地示出了第一基板100的平面构造，并且对应于以上实施例中说明的图50。图65示意性地示出了第二基板260的半导体层260S的前表面附近的平面构造，并且对应于以上实施例中说明的图52。图66示意性地示出了第一配线层W1、连接到第一配线层W1的半导体层260S和第一基板100的各部分的构造，并且对应于以上实施例中说明的图53。图67示出了第一配线层W1和第二配线层W2的平面构造的示例，并且对应于以上实施例中说明的图54。图68示出了第二配线层W2和第三配线层W3的平面构造的示例，并且对应于以上实施例中说明的图55。图69示出了第三配线层W3和第四配线层W4的平面构造的示例，并且对应于以上实施例中说明的图56。
在本变形例中，每个像素电路210的外形具有大致为正方形的平面形状(图65等)。在这方面，本变形例中的摄像装置1的平面构造与上述实施例中的摄像装置1的平面构造不同。
例如，如以上实施例中所说明的(图64)，第一基板100的每个像素共享单元539形成在两行两列的像素区域上，并且具有大致为正方形的平面形状。例如，在每个像素共享单元539中，一个像素列中的像素541A和像素541C的传输栅极TG1和TG3的水平部TGb在H方向(更具体地，朝向像素541A和541C的外边缘的方向和朝向像素共享单元539的中央部分的方向)上从水平部TGb与垂直部TGa重叠的位置朝向像素共享单元539的中央部分延伸，并且另一个像素列中的像素541B和像素541D的传输栅极TG2和TG4的水平部TGb在H方向(更具体地，朝向像素541B和541D的外边缘的方向以及朝向像素共享单元539的外部的方向)上从水平部TGb与垂直部TGa重叠的位置朝向像素共享单元539的外部延伸。在像素共享单元539的中央部分(像素共享单元539的H方向和V方向上的中央部分)中设置有连接到浮动扩散部FD的焊盘部120。连接到VSS接触区域118的焊盘部125至少在H方向(在图64的H方向和V方向)设置在像素共享单元539的端部。
在另一布置示例中，可以仅在面对垂直部TGa的区域中设置传输栅极TG1、TG2、TG3和TG4的水平部TGb。此时，如以上实施例中所述，半导体层260S可能被分成小块。因此，在像素电路210中形成大的晶体管变得困难。另一方面，如以上实施例中所述，当传输栅极TG1、TG2、TG3和TG4的水平部TGb从水平部TGb与垂直部TGa重叠的位置沿H方向延伸时，能够增加半导体层260S的宽度。具体地，连接到传输栅极TG1和TG3的贯通电极TGV1和TGV3能够被设置为使得贯通电极TGV1和TGV3的H方向位置紧密靠近贯通电极120E的H方向位置，并且连接到传输栅极TG2和TG4的贯通电极TGV2和TGV4能够被设置为使得贯通电极TGV2和TGV4的H方向位置紧密靠近贯通电极125E的H方向位置(图66)。如以上实施例中所述，这能够增大在V方向上延伸的半导体层260S的宽度(在H方向上的尺寸)。因此，能够增大像素电路210中各晶体管的尺寸，特别是放大晶体管AMP的尺寸。结果，能够改善像素信号的信噪比，并且摄像装置1能够输出更好的像素数据(图像信息)。
第二基板260的每个像素共享单元539例如与第一基板100的每个像素共享单元539在H方向和V方向上的尺寸大致相同，并且第二基板260的每个像素共享单元539例如设置在与大致2行×2列的像素区域相对应的区域上。例如，在每个像素电路210中，选择晶体管SEL和放大晶体管AMP在V方向上并列布置在沿V方向延伸的一个半导体层260S中，并且FD转换增益切换晶体管FDG和复位晶体管RST在V方向上并列布置在沿V方向延伸的一个半导体层260S中。设置有选择晶体管SEL和放大晶体管AMP的一个半导体层260S在H方向上隔着绝缘区域212紧挨着设置有FD转换增益切换晶体管FDG和复位晶体管RST的一个半导体层260S。绝缘区域212在V方向上延伸(图65)。
现在，将参考图65和图66说明第二基板260的每个像素共享单元539的外形。例如，图64所示的第一基板100的像素共享单元539与在H方向设置在焊盘部120的一侧(图66的页面的左侧)的放大晶体管AMP和选择晶体管SEL以及在H方向设置在焊盘部120的另一侧(图66的页面的右侧)的FD转换增益切换晶体管FDG和复位晶体管RST连接。第二基板260的包括放大晶体管AMP、选择晶体管SEL、FD转换增益切换晶体管FDG和复位晶体管RST的共享单元541的外形由下述的四个外边缘确定。
第一外边缘是位于包括选择晶体管SEL和放大晶体管AMP的半导体层260S的V方向上的一端(图66的页面中的上端)的外边缘。第一外边缘设置在像素共享单元539中包括的放大晶体管AMP和在V方向在一侧(图66的页面中的上侧)与上述像素共享单元539相邻的像素共享单元539中包括的选择晶体管SEL之间。更具体地，第一外边缘设置在放大晶体管AMP与选择晶体管SEL之间的元件分离区213的V方向上的中心部分中。第二外边缘是在包括选择晶体管SEL和放大晶体管AMP的半导体层260S的V方向的另一端(图66的页面中的下端)处的外边缘。第二外边缘设置在像素共享单元539中包括的选择晶体管SEL和在V方向在另一侧(图66的页面中的下侧)与上述像素共享单元539相邻的像素共享单元539中包括的放大晶体管AMP之间。更具体地，第二外边缘设置在选择晶体管SEL与放大晶体管AMP之间的元件分离区213的V方向上的中心部分中。第三外边缘是在包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层260S的V方向的另一端(图66的页面中的下端)处的外边缘。第三外边缘设置在像素共享单元539中包括的FD转换增益切换晶体管FDG和在V方向在另一侧(图66的页面中的下侧)与上述像素共享单元539相邻的像素共享单元539中包括的复位晶体管RST之间。更具体地，第三外边缘设置在FD转换增益切换晶体管FDG与复位晶体管RST之间的元件分离区213的V方向上的中心部分中。第四外边缘是在包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层260S的V方向的一端(图66的页面中的上端)处的外边缘。第四外边缘设置在像素共享单元539中包括的复位晶体管RST和在V方向在一侧(图66的页面中的上侧)与上述像素共享单元539相邻的像素共享单元539中包括的FD转换增益切换晶体管FDG(未示出)之间。更具体地，第四外边缘设置在复位晶体管RST与FD转换增益切换晶体管FDG之间的元件分离区213(未示出)的V方向上的中心部分中。
在包括上述第一外边缘、第二外边缘、第三外边缘和第四外边缘的第二基板260的像素共享单元539的外形中，第三外边缘和第四外边缘被布置成与第一外边缘和第二外边缘在V方向的一侧不对准(换句话说，设置成向V方向的一侧偏移)。通过使用这种布局，能够将放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极布置成尽可能地靠近焊盘部120。因此，该外形用于减小连接上述组件的配线的面积，从而有利于摄像装置1的小型化。注意，在包括选择晶体管SEL和放大晶体管AMP的半导体层260S与包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层260S之间设置有VSS接触区域218。例如，多个像素电路210具有相同的布置。
具有如上所述的第二基板260的摄像装置1也产生与上述实施例中相同的效果。第二基板260的像素共享单元539的布置不限于实施例和本变形例中所述的布置。
<变形例3>
图70至图75示出了根据上述实施例的摄像装置1的平面构造的变形例。图70示意性地示出了第一基板100的平面构造，并且对应于以上实施例中说明的图51。图71示意性地示出了第二基板260的半导体层260S的前表面附近的平面构造，并且对应于以上实施例中说明的图52。图72示意性地示出了第一配线层W1、连接到第一配线层W1的半导体层260S和第一基板100的各部分的构造，并且对应于以上实施例中说明的图53。图73示出了第一配线层W1和第二配线层W2的平面构造的示例，并且对应于以上实施例中说明的图54。图74示出了第二配线层W2和第三配线层W3的平面构造的示例，并且对应于以上实施例中说明的图55。图75示出了第三配线层W3和第四配线层W4的平面构造的示例，并且对应于以上实施例中说明的图56。
在本变形例中，第二基板260的半导体层260S在H方向上延伸(图72)。具体地，本变形例实质上对应于通过将上述图65等所示的摄像装置1的平面构造旋转90°而得到的构造。
例如，如以上实施例中所述，第一基板100的每个像素共享单元539形成在2行×2列的像素区域上，并且具有大致为正方形的平面形状(图70)。例如，在每个像素共享单元539中，一个像素行中的像素541A和像素541B的传输栅极TG1和TG2在V方向上朝向像素共享单元539的中央部分延伸，另一个像素行中的像素541C和像素541D的传输栅极TG3和TG4在V方向上朝向像素共享单元539的外部延伸。在像素共享单元539的中央部分中设置有连接到浮动扩散部FD的焊盘部120，并且在像素共享单元539的至少V方向(在图70中，为V方向和H方向)的端部设置有连接到VSS接触区域118的焊盘部125。在这种情况下，传输栅极TG1和TG2的贯通电极TGV1和TGV2的V方向位置更靠近贯通电极120E的V方向位置，并且传输栅极TG3和TG4的贯通电极TGV3和TGV4的V方向位置更靠近贯通电极125E的V方向位置(图72)。因此，与上述实施例中说明的理由相同的理由，能够增大在H方向上延伸的半导体层260S的宽度(V方向的尺寸)。因此，能够增大放大晶体管AMP的尺寸，从而能够减少可能的噪声。
在每个像素电路210中，在H方向上并列布置选择晶体管SEL和放大晶体管AMP，复位晶体管RST在V方向上隔着绝缘区域212与选择晶体管SEL相邻(图71)。FD转换增益切换晶体管FDG在H方向上紧挨着复位晶体管RST。VSS接触区域218以岛状设置在绝缘区域212中。例如，第三配线层W3在H方向上延伸(图74)，第四配线层W4在V方向上延伸(图75)。
具有如上所述的第二基板260的摄像装置1也产生与上述实施例中相同的效果。第二基板260的像素共享单元539的布置不限于实施例和本变形例中所述的布置。例如，以上实施例和变形例1中所述的半导体层260S可以在H方向上延伸。
<变形例4>
图76示意性地示出了根据上述实施例的摄像装置1的截面构造的变形例。图76对应于上面实施例中所述的图46。在本变形例中，除了接触部261、262、305和302之外，摄像装置1还包括在与像素阵列部540的中央部分相对应的位置处的接触部263、204、303和304。在这方面，本变形例中的摄像装置1与上面实施例中所述的摄像装置1不同。
接触部263和204设置在第二基板260中，并在第二基板260与第三基板300之间的接合面处露出。接触部303和304设置在第三基板300中，并在第三基板300与第二基板260之间的接合面处露出。接触部263与接触部303接触，并且接触部204与接触部304接触。具体地，在摄像装置1中，第二基板260和第三基板300通过接触部263、204、303和304以及接触部261、262、305和302连接。
现在，将使用图77和图78说明摄像装置1的操作。图77通过箭头示出了从外部输入到摄像装置1的输入信号以及电源电位和参考电位的路径。图78通过箭头示出了从摄像装置1输出到外部的像素信号的信号路径。例如，经由输入部510A输入到摄像装置1的输入信号被发送到第三基板300的行驱动部520(其产生行驱动信号)。行驱动信号经由接触部303和263被发送到第二基板260。此外，行驱动信号经由配线层260T中的行驱动信号线542到达像素阵列部540的各个像素共享单元539。对于已经到达第二基板260的各个像素共享单元539的行驱动信号，将除了用于传输栅极TG的驱动信号以外的驱动信号输入到像素电路210，以驱动像素电路210中包括的晶体管。用于传输栅极TG的驱动信号经由贯通电极TGV输入到第一基板100的传输栅极TG1、TG2、TG3和TG4，以驱动像素541A、541B、541C和541D。另外，从摄像装置1的外部提供给第三基板300的输入部510A(输入端子511)的电源电位和参考电位经由接触部303和263传递给第二基板260，并经由配线层260T中的配线被提供给各个像素共享单元539的像素电路210。参考电位还经由贯通电极125E提供给第一基板100的像素541A、541B、541C和541D。另一方面，由第一基板100的像素541A、541B、541C和541D进行了光电转换的像素信号被传输至针对每个像素共享单元539的第二基板260的像素电路210。基于该像素信号的像素信号经由垂直信号线543以及接触部204和304从像素电路210传输至第三基板300。像素信号由第三基板300的列信号处理部550和图像信号处理部560进行处理，然后经由输出部510B输出到外部。
具有如上所述的接触部263、204、303和304的摄像装置1也产生与上面实施例中所述的效果相同的效果。能够根据例如第三基板300的电路设计来改变接触部的位置和数量等，其中配线经由接触部303和304连接至所述第三基板300的电路。
<变形例5>
图79示出了根据上述实施例的摄像装置1的截面构造的变形例。图79对应于上面实施例中所述的图49。在本变形例中，在第一基板100中设置具有平面结构的传输晶体管TR。在这方面，本变形例中的摄像装置1与上面实施例中所述的摄像装置1不同。
在传输晶体管TR中，传输栅极TG仅包括水平部TGb。换句话说，传输栅极TG不包括垂直部TGa，并且传输栅极TG设置成面对着半导体层100S。
如上所述的包括具有平面结构的传输晶体管TR的摄像装置1也产生与上面实施例中所述的效果相同的效果。此外，与在第一基板100中设置垂直传输栅极TG相比，设置在第一基板100中的平面传输栅极TG可以使光电二极管PD形成为更靠近半导体层100S的前表面延伸，从而增加饱和信号量(Qs)。另外，与在第一基板100中形成垂直传输栅极TG的方法相比，在第一基板100中形成平面传输栅极TG的方法可以包括更少的制造步骤，并且不太可能由于制造步骤而对光电二极管PD产生不利效果。
<变形例6>
图80是根据上述实施例的摄像装置1中的像素电路的变形例。图80对应于上面实施例中所述的图47。在本变形例中，在每个像素(像素541A)中设置像素电路210。具体地，像素电路210不被多个像素共用。在这方面，本变形例中的摄像装置1与上面实施例中所述的摄像装置1不同。
本变形例中的摄像装置1与上述实施例中所述的摄像装置1的相同点在于，像素541A和像素电路210设置在不同的基板(第一基板100和第二基板260)中。因此，本变形例中的摄像装置1也能够产生与上述实施例的效果相同的效果。
<变形例7>
图81示出了在以上实施例中说明的像素分离部117的平面构造的变形例。可以在包围像素541A、541B、541C和541D各者的像素分离部117中形成间隙。具体地，像素541A、541B、541C和541D的整个周边不需要被像素分离部117包围。例如，像素分离部117中的间隙可以形成在焊盘部120和125附近(见图51)。
在上述实施例中，已经说明了像素分离部117具有FTI结构(该结构中，像素分离部117贯穿半导体层100S(见图49))的示例。然而，像素分离部117也可以具有FTI结构以外的构造。例如，不需要将像素分离部117设置成完全贯穿半导体层100S，并且像素分离部117可以具有通常被称为DTI(Deep Trench Isolation：深沟槽隔离)的结构。
<应用例>
图82示出了包括根据上述实施例和各实施例的变形例的摄像装置1的摄像系统7的一般构造的示例。
例如，摄像系统7例如是诸如数码相机或摄像机等摄像装置、或诸如便携式终端设备(例如，智能手机或平板终端)等电子设备。摄像系统7例如包括根据上述实施例及其变形例的摄像装置1、DSP电路243、帧存储器244、显示部245、存储部246、操作部247和电源部248。在摄像系统7中，根据上述实施例及其变形例的摄像装置1、DSP电路243、帧存储器244、显示部245、存储部246、操作部247和电源部248经由总线249连接在一起。
根据上述实施例及其变形例的摄像装置1输出与入射光相对应的图像数据。DSP电路243是用于对从根据上述实施例及其变形例的摄像装置1输出的信号(图像数据)进行处理的信号处理电路。帧存储器244以帧为单位临时保存由DSP电路243处理过的图像数据。显示部245例如包括诸如液晶面板或有机EL(Electro Luminescence：电致发光)面板等面板型显示装置，并且显示由根据上述实施例及其变形例的摄像装置1拍摄的运动图像或静止图像。存储部246将由根据上述实施例及其变形例的摄像装置1拍摄的运动图像或静止图像的图像数据记录在诸如半导体存储器或硬盘等记录介质中。操作部247根据用户的操作发布用于摄像系统7的各种功能的操作命令。电源部248将用作根据上述实施例及其变形例的摄像装置1、DSP电路243、帧存储器244、显示部245、存储部246和操作部247的操作电源的各种电源适当地提供给这些供电目标。
现在，将说明摄像系统7中的摄像过程。
图83示出了摄像系统7中的摄像操作的流程图的示例。用户操作操作部247，以给出关于开始摄像的指令(步骤S101)。然后，操作部247将摄像命令发送到摄像装置1(步骤S102)。摄像装置1(具体地，系统控制电路36)接收到摄像命令，然后根据预定的摄像方案进行摄像(步骤S103)。
摄像装置1将由摄像产生的图像数据输出到DSP电路243。这里，该图像数据是针对基于临时保存在浮动扩散部FD中的电荷而生成的像素信号中的所有像素的数据。DSP电路243基于从摄像装置1输入的图像数据执行预定的信号处理(例如，降噪处理等)(步骤S104)。DSP电路243使帧存储器244保存经过预定信号处理的图像数据，并且帧存储器244使存储部246存储图像数据(步骤S105)。以上述方法，摄像系统7进行摄像。
在本应用例中，根据上述实施例和各实施例的变形例的摄像装置1应用于摄像系统7。因此，能够减小摄像装置1的尺寸或增大摄像装置1的清晰度，从而能够提供小的摄像系统7或高清晰度的摄像系统7。
<内窥镜手术系统的应用例>
此外，根据本公开的技术(本技术)可以应用于内窥镜手术系统。
图84是示出能够应用根据本公开实施例的技术(本技术)的内窥镜手术系统的示意性构造示例的图。
在图84中，示出了手术人员(医生)11131正在使用内窥镜手术系统11000对病床11133上的患者11132进行手术的情形。如图所示，内窥镜手术系统11000包括：内窥镜11100；诸如气腹管(pneumoperitoneum tube)11111和能量装置11112等其它手术器械11110；支撑内窥镜11100的支撑臂装置11120；以及其上安装有用于内窥镜手术的各种装置的推车11200。
内窥镜11100包括：镜筒(lens barrel)11101，该镜筒11101具有待插入患者11132的体腔中的距顶端预定长度的区域；和摄像头11102，其连接到镜筒11101的近端。在示出的示例中，示出了被构造为包括硬镜筒11101的刚性内窥镜的内窥镜11100。然而，内窥镜11100也可以被构造为包括柔性镜筒11101的柔性内窥镜。
在镜筒11101的远端，设置有开口部，物镜被装配在该开口部中。光源装置11203连接到内窥镜11100，使得由光源装置11203产生的光通过在镜筒11101内延伸的光导部件被引到镜筒11101的远端，并且该光通过上述物镜照射患者11132体腔中的观察对象。注意，内窥镜11100可以是前视内窥镜(forward-viewing endoscope)，或者可以是斜视内窥镜(oblique-viewing endoscope)或侧视内窥镜(side-viewing endoscope)。
在摄像头11102的内部设置有光学系统和摄像元件，使得来自观察对象的反射光(观察光)被该光学系统会聚到该摄像元件上。通过该摄像元件对观察光进行光电转换，从而产生了对应于观察光的电信号，即，对应于观察图像的图像信号。该图像信号作为原始数据被发送到相机控制单元(CCU：Camera Control Unit)11201。
CCU 11201包括中央处理单元(CPU：central processing unit)或图形处理单元(GPU：graphics processing unit)等，并且整体控制内窥镜11100和显示装置11202的操作。此外，CCU 11201接收来自摄像头11102的图像信号，并且对该图像信号执行例如诸如显像处理(去马赛克处理)等用来使基于该图像信号的图像被显示出来的各种图像处理。
在CCU 11201的控制下，显示装置11202显示出基于由CCU 11201进行了图像处理的图像信号的图像。
例如，光源装置11203包括诸如发光二极管(LED：light emitting diode)等光源，并且在拍摄手术部位时将照射光提供给内窥镜11100。
输入装置11204是内窥镜手术系统11000的输入接口。用户能够通过输入装置11204向内窥镜手术系统11000输入各种信息或指令。例如，用户可以输入用于改变内窥镜11100的摄像条件(照射光的类型、倍率或焦距等)的指令等。
处置工具控制装置11205控制能量装置11112的驱动，用于烧灼或切开组织、或封闭血管等。气腹装置11206通过气腹管11111将气体输送到患者11132的体腔中以扩大体腔，从而确保内窥镜11100的视野和确保外科医生的作业空间。记录仪11207是能够记录与手术有关的各种信息的装置。打印机11208是能够以各种格式(例如，文本、图像或图表)打印与手术有关的各种信息的装置。
注意，在拍摄手术部位时向内窥镜11100提供照射光的光源装置11203可以包括白光源，所述白光源例如包括LED、激光光源、或者LED与激光光源的组合。在白光源包括红色、绿色和蓝色(RGB)激光光源的组合的情况下，由于能够以高精度控制各个颜色(各个波长)的输出强度和输出时序，因此，能够通过光源装置11203对所拍摄的图像的白平衡进行调整。此外，在这种情况下，如果用来自RGB激光光源各者的激光以时分方式照射观察对象，并且与照射时序同步地控制摄像头11102的摄像元件的驱动。则也能够以时分方式拍摄分别对应于R、G和B颜色的图像。根据这种方法，即使在没有为摄像元件设置彩色滤光片的情况下，也能够获得彩色图像。
此外，可以控制光源装置11203，从而以预定时间间隔改变输出的光强度。通过与光强度的变化时序同步地控制摄像头11102的摄像元件的驱动并以时分方式获取图像，并且合成上述图像，能够产生没有曝光不足的遮挡阴影(underexposed blocked upshadows)和曝光过度的高光(overexposed highlight)的高动态范围图像。
此外，光源装置11203可以被配置成为特殊光观察准备提供预定波长带的光。在特殊光观察中，例如，通过利用人体组织的光吸收的波长依赖性，照射比普通观察时的照射光(即，白光)窄的带域光，执行窄带域观察(NBI：Narrow Band Imaging)，即，以高的对比度对诸如黏膜表层中部分的血管等预定组织进行摄像。可替代地，在特殊光观察中，可以通过用激发光照射而产生的荧光来获得图像，由此执行荧光观察。在荧光观察中，可以通过用激发光照射人体组织，从而观察来自该人体组织的荧光(自发荧光观察)，或者通过将诸如吲哚菁绿(ICG：indocyanine green)等试剂局部地注射到人体组织中，并且用与该试剂的荧光波长对应的激发光照射该人体组织，来获得荧光图像。如上所述，光源装置11203能够被构造为提供适合于特殊光观察的这种窄带域光和/或激发光。
图85是示出图84所示的摄像头11102和CCU 11201的功能构造的示例的框图。
摄像头11102包括透镜单元11401、摄像单元11402、驱动单元11403、通信单元11404和摄像头控制单元11405。CCU 11201包括通信单元11411、图像处理单元11412和控制单元11413。摄像头11102和CCU 11201通过传输线缆11400彼此可通信地连接。
透镜单元11401是光学系统，其设置在与镜筒11101的连接部分处。从镜筒11101的远端引入进来的观察光被引导到摄像头11102并且进入透镜单元11401。透镜单元11401包括多个透镜(包括变焦透镜和聚焦透镜)的组合。
构成摄像单元11402的摄像元件的数量可以是一个(单板型)或多个(多板型)。例如，在摄像单元11402由多板型摄像元件构成的情况下，通过各摄像元件产生分别与R、G和B对应的图像信号并且可以合成这些图像信号，来获得彩色图像。摄像单元11402也可以被构造为具有一对摄像元件，它们用于分别获取与三维(3D)显示对应的右眼用图像信号和左眼用图像信号。如果执行3D显示，则外科医生11131能够更准确地掌握手术部位中的生物组织的深度。注意，在摄像单元11402由立体式摄像元件构成的情况下，与各摄像元件对应地设置有透镜单元11401的多个系统。
此外，摄像单元11402并非必须设置在摄像头11102上。例如，摄像单元11402可以设置在镜筒11101内且紧跟在物镜的后方。
驱动单元11403包括致动器，并且驱动单元11403在摄像头控制单元11405的控制下将透镜单元11401的变焦透镜和聚焦透镜沿着光轴移动预定距离。因此，能够适当地调整由摄像单元11402所拍摄图像的倍率和焦点。
通信单元11404包括用于向CCU 11201发送各种信息和从CCU 11201接收各种信息的通信装置。通信单元11404将从摄像单元11402获得的图像信号作为原始(RAW)数据通过传输线缆11400传送到CCU 11201。
此外，通信单元11404从CCU 11201接收用于控制摄像头11102的驱动的控制信号，并且将该控制信号提供给摄像头控制单元11405。例如，该控制信号包括与摄像条件相关的信息，这些信息例如是：用于指定所拍摄图像的帧速率的信息、用于指定摄像时的曝光值的信息、和/或用于指定所拍摄图像的倍率及焦点的信息等。
注意，诸如帧速率、曝光值、倍率或焦点等摄像条件可以由用户适当地指定，或者可以基于所获取的图像信号由CCU 11201的控制单元11413自动地设定。在后一种情况下，在内窥镜11100中包含有自动曝光(AE：auto exposure)功能、自动聚焦(AF：auto focus)功能和自动白平衡(AWB：auto white balance)功能。
摄像头控制单元11405基于通过通信单元11404接收到的来自CCU 11201的控制信号来控制摄像头11102的驱动。
通信单元11411包括用于向摄像头11102发送各种信息和从摄像头11102接收各种信息的通信装置。通信单元11411接收通过传输线缆11400从摄像头11102发送过来的图像信号。
此外，通信单元11411将用于控制摄像头11102的驱动的控制信号发送到摄像头11102。上述图像信号和上述控制信号能够通过电通信或光通信等进行传输。
图像处理单元11412对从摄像头11102发送过来的原始数据形式的图像信号进行各种图像处理。
控制单元11413执行与通过内窥镜11100对手术部位等进行摄像以及通过对手术部位等进行摄像而获得的所拍摄图像的显示有关的各种控制。例如，控制单元11413产生用于控制摄像头11102的驱动的控制信号。
此外，基于已经由图像处理单元11412进行了图像处理的图像信号，控制单元11413控制显示装置11202，使其显示出拍摄手术部位等的所拍摄图像。此时，控制单元11413可以利用各种图像识别技术来识别所拍摄图像中的各种物体。例如，控制单元11413能够通过检测所拍摄图像中所包括的物体的边缘的形状和颜色等，来识别出诸如镊子等手术器械、特定生物部位、出血、在使用能量装置11112时的薄雾等。当控制单元11413控制显示装置11202使其显示出所拍摄图像时，控制单元11413可以利用识别结果，将各种手术辅助信息以叠加的方式显示在手术部位的图像上。在以叠加的方式显示手术辅助信息并且将该手术辅助信息呈现给外科医生11131的情况下，能够减少外科医生11131的负担，并且外科医生11131能够稳妥地进行手术。
将摄像头11102和CCU 11201连接在一起的传输线缆11400是用于电信号通信的电信号线缆、用于光通信的光纤、或者用于电通信和光通信的复合线缆。
这里，在所示的示例中，尽管已经使用传输线缆11400以有线的方式进行通信，然而，也可以通过无线通信进行摄像头11102与CCU 11201之间的通信。
注意，尽管已经将内窥镜手术系统作为示例进行了说明，但是根据本公开的技术还可以应用于任何其他手术系统，例如显微手术系统等。
<移动体的应用例>
此外，例如，根据本公开的技术可以被实现为安装在任何类型的移动体上的装置，所述移动体例如是：汽车、电动汽车、混合动力汽车、摩托车、自行车、个人移动设备、飞机、无人机、轮船或机器人。
图86是示出作为能够应用根据本公开实施例的技术的移动体控制系统的示例的车辆控制系统的示意性构造示例的框图。
车辆控制系统12000包括通过通信网络12001彼此连接的多个电子控制单元。在图86所示的示例中，车辆控制系统12000包括：驱动系统控制单元12010、车身系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040以及集成控制单元12050。此外，作为集成控制单元12050的功能构造，示出了微型计算机12051、声音/图像输出部12052以及车载网络接口(I/F：Interface)12053。
驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统有关的设备的操作。例如，驱动系统控制单元12010起到下述各设备的控制装置的作用，这些设备是：诸如内燃机或驱动电机等用于产生车辆的驱动力的驱动力产生设备；用于将驱动力传递到车轮的驱动力传递机构；用于调节车辆的转向角度的转向机构；和用于产生车辆的制动力的制动设备等。
车身系统控制单元12020根据各种程序来控制安装在车体上的各种设备的操作。例如，车身系统控制单元12020起到下述各设备的控制装置的作用，这些设备是：无钥匙进入系统；智能钥匙系统；电动车窗装置；或诸如前灯、后灯、刹车灯、转向信号灯或雾灯等各种灯。在这种情况下，能够把从代替钥匙的移动设备发送的无线电波或各种开关的信号输入到车身系统控制单元12020。车身系统控制单元12020接收这些输入的无线电波或信号，并且控制车辆的门锁装置、电动车窗装置或灯等。
车外信息检测单元12030检测包括车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030与摄像部12031连接。车外信息检测单元12030使摄像部12031拍摄车辆外部的图像，并且接收所拍摄的图像。基于所接收到的图像，车外信息检测单元12030可以对诸如行人、车辆、障碍物、交通标志、或路面上的文字等物体执行检测处理或距离检测处理。
摄像部12031是用于接收光并且根据光的光接收量输出电信号的光学传感器。摄像部12031能够将该电信号作为图像而输出，或者能够将该电信号作为距离测量信息输出。此外，由摄像部12031接收的光可以是可见光，或者可以是诸如红外线等非可见光。
车内信息检测单元12040检测车辆内部的信息。例如，车内信息检测单元12040与用于检测驾驶员状态的驾驶员状态检测部12041连接。例如，驾驶员状态检测部12041包括用于拍摄驾驶员的相机。基于从驾驶员状态检测部12041输入的检测信息，车内信息检测单元12040可以计算出驾驶员的疲劳程度或专注程度，或者可以判定驾驶员是否在打瞌睡。
微型计算机12051能够基于由车外信息检测单元12030或车内信息检测单元12040获取的车辆外部或内部的信息，计算出驱动力产生设备、转向机构或制动设备的控制目标值，并且能够向驱动系统控制单元12010输出控制命令。例如，微型计算机12051能够执行用于实现高级驾驶员辅助系统(ADAS：advanced driver assistance system)功能的协同控制，所述高级驾驶员辅助功能包括：车辆的碰撞规避或撞击减轻、基于跟随距离的追随行驶、车速维持行驶、车辆的碰撞警告或车辆的车道偏离警告等。
另外，微型计算机12051能够基于由车外信息检测单元12030或车内信息检测单元12040获取的车辆外部或内部的信息，来控制驱动力产生设备、转向机构或制动设备等，从而执行用于实现不依赖驾驶员的操作而使车辆自主行驶的自动驾驶的协同控制。
此外，基于由车外信息检测单元12030获取的车辆外部的信息，微型计算机12051能够向车身系统控制单元12020输出控制命令。例如，微型计算机12051能够根据由车外信息检测单元12030检测到的前车或对面来车的位置来控制前灯并且从远光灯切换到近光灯，由此执行用于防眩光的协同控制。
声音/图像输出部12052将声音和图像中的至少一者的输出信号发送到输出设备，该输出设备能够在视觉上或在听觉上向车上的乘客或车辆外部通知信息。在图86的示例中，作为输出设备，示出了音频扬声器12061、显示部12062和仪器面板12063。例如，显示部12062可以包括车载显示器(on-board display)和平视显示器(head-up display)中的至少一者。
图87是示出摄像部12031的安装位置的示例的图。
在图87中，摄像部12031包括摄像部12101、12102、12103、12104和12105。
例如，摄像部12101、12102、12103、12104和12105被设置于如下位置：例如，车辆12100的前鼻、后视镜、后保险杠和后备箱门以及车厢内的挡风玻璃的上部。设置在前鼻上的摄像部12101和设置在车厢内的挡风玻璃的上部的摄像部12105主要获取车辆12100的前方图像。设置在后视镜上的摄像部12102和12103主要获取车辆12100的侧边图像。设置在后保险杠或后备箱门上的摄像部12104主要获取车辆12100的后方图像。设置在车厢内的挡风玻璃的上部的摄像部12105主要用于检测前车、行人、障碍物、交通信号灯、交通标志或车道等。
顺便提及，图87示出了摄像部12101～12104的拍摄范围的示例。摄像范围12111表示设置在前鼻上的摄像部12101的摄像范围。摄像范围12112和12113分别表示设置在后视镜上的摄像部12102和12103的摄像范围。摄像范围12114表示设置在后保险杠或后备箱门上的摄像部12104的摄像范围。例如，通过将由摄像部12101～12104拍摄到的图像数据叠加，获得了车辆12100的从上方观看到的鸟瞰图像。
摄像部12101～12104中的至少一者可以具有获取距离信息的功能。例如，摄像部12101～12104中的至少一者可以是由多个摄像元件组成的立体相机，或者可以是具有用于相位差检测的像素的摄像元件。
例如，基于从摄像部12101～12104获得的距离信息，微型计算机12051能够确定与摄像范围12111至12114内的各个三维物体相距的距离以及该距离随时间的变化(相对于车辆12100的相对速度)，从而将尤其是在行进道路上最靠近车辆12100且在与车辆12100大致相同的方向上以预定速度(例如，大于或等于0km/h)行驶的三维物体提取为前车。此外，微型计算机12051能够提前设定与前车的前方要保持的跟随距离，并且能够执行自动制动控制(包括跟车停止控制)或自动加速控制(包括跟车启动控制)等。因此，可以执行用于实现不依赖于驾驶员等的操作而使车辆自主行驶的自动驾驶等的协同控制。
例如，基于从摄像部12101～12104获得的距离信息，微型计算机12051能够将与三维物体有关的三维物体数据分类为两轮车辆、普通车辆、大型车辆、行人、电线杆和其他三维物体的三维物体数据，提取分类后的三维物体数据，然后使用所提取的三维物体数据来自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物区分为车辆12100的驾驶员在视觉上能够识别的障碍物和驾驶员在视觉上无法识别的障碍物。然后，微型计算机12051判定用于表示与各个障碍物发生碰撞的风险的碰撞风险。在碰撞风险大于或等于设定值并存在碰撞可能性的情况下，微型计算机12051通过音频扬声器12061或显示部12062向驾驶员输出警告，以及通过驱动系统控制单元12010执行强制减速或避让转向。因此，微型计算机12051能够辅助驾驶以避免碰撞。
摄像部12101～12104中的至少一者可以是检测红外线的红外相机。例如，微型计算机12051能够通过判定摄像部12101～12104的所拍摄图像中是否存在行人，来识别行人。例如，通过如下过程来执行这种对行人的识别：提取作为红外相机的摄像部12101～12104的所拍摄图像中的特征点的过程；以及通过对表示物体轮廓的一系列特征点进行图案匹配处理来判定该物体是否是行人的过程。当微型计算机12051判定摄像部12101～12104的所拍摄图像中存在行人并识别出该行人时，声音/图像输出部12052控制显示部12062，使得在所识别出的行人上叠加并显示出用于强调的矩形轮廓线。声音/图像输出部12052还可以控制显示部12062，使得在所期望的位置处显示出用于表示行人的图标等。
注意，本技术的实施例不限于上述实施例，并且能够在不脱离本技术的主旨的情况下对各实施例进行各种变形。
本技术也能够采取以下构造。
(1)
一种摄像元件，其包括：
基板；
第一光电转换区域，其设置在所述基板中；
第二光电转换区域，其设置在所述基板中，所述第二光电转换区域与所述第一光电转换区域相邻；
像素分离部，其设置在所述基板中，并且设置在所述第一光电转换区域与所述第二光电转换区域之间；和
接合区域，其设置在所述像素分离部的侧壁中，所述接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域，
其中，形成在所述像素分离部的侧壁中的所述第一杂质区域的侧边的长度大于包围所述第一光电转换区域的所述像素分离部的四个侧边中的所述像素分离部的两个平行侧边之间的长度，所述第一杂质区域的侧边与所述像素分离部的所述两个平行侧边垂直地相交。
(2)
根据上述(1)所述的摄像元件，其中，当把所述像素分离部的所述两个平行侧边之间的长度用作基准时，所述第一杂质区域的侧边的长度至少是所述像素分离部的两个平行侧边之间的长度的1.3倍。
(3)
根据上述(1)或(2)所述的摄像元件，其中，所述第一杂质区域在所述第二杂质区域侧包括突出部。
(4)
根据上述(1)至(3)中任一项所述的摄像元件，其中，所述像素分离部包括突出部。
(5)
根据上述(3)或(4)所述的摄像元件，其中，每个所述突出部形成为矩形形状。
(6)
根据上述(3)或(4)所述的摄像元件，其中，每个所述突出部形成为三角形。
(7)
根据上述(1)至(6)中任一项所述的摄像元件，其中，所述第一杂质区域和所述第二杂质区域之间的接合面被成形为包括凹部和凸部。
(8)
根据上述(1)至(7)中任一项所述的摄像元件，其中，所述像素分离部的壁表面被成形为具有凹部和凸部。
(9)
根据上述(1)至(8)中任一项所述的摄像元件，还包括：
位于所述第一光电转换区域的四个拐角中的至少一者中的所述接合区域。
(10)
根据上述(1)至(9)中任一项所述的摄像元件，还包括：
十字形状的所述像素分离部；和
位于十字形状的所述像素分离部的侧表面上的所述接合区域。
(11)
根据上述(1)至(10)中任一项所述的摄像元件，其中，所述像素分离部部分地包括不连续部分，并且
所述不连续部分中的所述第一杂质区域形成为弯曲形状。
(12)
根据上述(1)所述的摄像元件，其中，多个所述不连续部分设置在一个侧边上。
(13)
根据上述(1)至(12)中任一项所述的摄像元件，其中，所述第一杂质是N型杂质，所述第二杂质是P型杂质，或者所述第一杂质是P型杂质，所述第二杂质是N型杂质。
(14)
根据上述(1)至(13)中任一项所述的摄像元件，其中，所述像素分离部包括突出部，并且，
每个所述突出部的尖端面对着传输晶体管的栅极。
(15)
根据上述(1)至(6)、(13)和(14)中任一项所述的摄像元件，其中，所述像素分离部包括突出部，并且，
每个所述突出部形成为不贯穿所述基板。
(14)
一种电子设备，其安装有摄像元件，所述摄像元件包括：
基板；
第一光电转换区域，其设置在所述基板中；
第二光电转换区域，其设置在所述基板中，所述第二光电转换区域与所述第一光电转换区域相邻；
像素分离部，其设置在所述基板中，并且设置在所述第一光电转换区域与所述第二光电转换区域之间；和
接合区域，其设置在所述像素分离部的侧壁中，所述接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域，
其中，形成在所述像素分离部的所述侧壁中的所述第一杂质区域的侧边的长度大于包围所述第一光电转换区域的所述像素分离部的四个侧边中的所述像素分离部的两个平行侧边之间的长度，所述第一杂质区域的所述侧边与所述像素分离部的所述两个平行侧边垂直地相交。
[附图标记列表]
10:摄像装置
11:透镜组
12:摄像元件
13:DSP电路
14:帧存储器
15:显示部
16:记录部
17:操作系统
18:电源系统
19:总线
20:CPU
31:像素
33:垂直信号线
41:像素阵列部
42:垂直驱动部
43:列处理部
44:水平驱动部
45:系统控制部
46:像素驱动线
47:垂直信号线
48:信号处理部
49:数据存储部
50:像素
70:Si基板
72:P型区域
73:平坦化膜
74:遮光膜
75:背面Si界面
77:有源区域
79:配线层
80:传输晶体管
81:垂直晶体管沟槽
83:P型固相扩散层
84:N型固相扩散层
85:侧壁膜
86:填充料
92:复位晶体管
93:放大晶体管
94:选择晶体管
101:膜
121:P型区域
122:N型区域
131:MOS电容器
151:阱接触部
152:触点
153:Cu配线
200:氧化硅膜
201:绝缘膜
202:PSG膜
203:杂质区域
204:BSG膜
205:抗蚀剂
206:杂质区域
301:RP膜
1:摄像装置
7:摄像系统
100:第一基板
100S,260S,300S:半导体层
100T,260T,300T:配线层
111:绝缘膜
112:固定电荷膜
113:第一钉扎区域
114:N型半导体区域
115:p阱层
116:第二钉扎区域
117:像素分离部
117A:遮光膜
117B:绝缘膜
118,218:VSS接触区域
119,123,222:层间绝缘膜
120,121:焊盘部
120E,121E:贯通电极
126,221:钝化膜
124:接合膜
260:第二基板
261,262,263,204,305,302,303,304:接触部
212:绝缘区域
213:元件分离区
218V:连接部
TGV:贯通电极
300:第三基板
401:光接收透镜
541A,541B,541C,541D:像素
TR:传输晶体管
TG:传输栅
RST:复位晶体管
AMP:放大晶体管
SEL:选择晶体管
FDG:FD传输晶体管
FD:浮动扩散部。

Claims (16)

1.一种摄像元件，其包括：
基板；
第一光电转换区域，其设置在所述基板中；
第二光电转换区域，其设置在所述基板中，所述第二光电转换区域与所述第一光电转换区域相邻；
像素分离部，其设置在所述基板中，并且设置在所述第一光电转换区域与所述第二光电转换区域之间；和
接合区域，其设置在所述像素分离部的侧壁中，所述接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域，
其中，形成在所述像素分离部的所述侧壁中的所述第一杂质区域的侧边的长度大于包围所述第一光电转换区域的所述像素分离部的四个侧边中的所述像素分离部的两个平行侧边之间的长度，所述第一杂质区域的侧边与所述像素分离部的所述两个平行侧边垂直地相交。
2.根据权利要求1所述的摄像元件，其中，当把所述像素分离部的所述两个平行侧边之间的长度用作基准时，所述第一杂质区域的侧边的长度是1.3倍以上的所述长度。
3.根据权利要求1所述的摄像元件，其中，所述第一杂质区域在所述第二杂质区域侧包括突出部。
4.根据权利要求1所述的摄像元件，其中，所述像素分离部包括突出部。
5.根据权利要求3所述的摄像元件，其中，所述突出部形成为矩形形状。
6.根据权利要求3所述的摄像元件，其中，所述突出部形成为三角形。
7.根据权利要求1所述的摄像元件，其中，所述第一杂质区域和所述第二杂质区域之间的接合面被成形为包括凹部和凸部。
8.根据权利要求1所述的摄像元件，其中，所述像素分离部的壁表面被成形为包括凹部和凸部。
9.根据权利要求1所述的摄像元件，
在所述第一光电转换区域的四个拐角中的至少一者中还具有所述接合区域。
10.根据权利要求1所述的摄像元件，还包括：
十字形状的所述像素分离部；并且
在所述十字形状的所述像素分离部的侧表面上还具有所述接合区域。
11.根据权利要求1所述的摄像元件，其中，所述像素分离部部分地包括不连续部分，并且
所述不连续部分中的所述第一杂质区域形成为弯曲形状。
12.根据权利要求11所述的摄像元件，其中，多个所述不连续部分设置在一个侧边上。
13.根据权利要求1所述的摄像元件，其中，所述第一杂质是N型杂质，所述第二杂质是P型杂质，或者所述第一杂质是P型杂质，所述第二杂质是N型杂质。
14.根据权利要求1所述的摄像元件，其中，所述像素分离部包括突出部，并且，
所述突出部的尖端面对着传输晶体管的栅极。
15.根据权利要求1所述的摄像元件，其中，所述像素分离部包括突出部，并且，
所述突出部形成为不贯穿所述基板。
16.一种电子设备，其安装有摄像元件，所述摄像元件包括：
基板；
第一光电转换区域，其设置在所述基板中；
第二光电转换区域，其设置在所述基板中，所述第二光电转换区域与所述第一光电转换区域相邻；
像素分离部，其设置在所述基板中，并且设置在所述第一光电转换区域与所述第二光电转换区域之间；和
接合区域，其设置在所述像素分离部的侧壁中，所述接合区域具有包含第一杂质的第一杂质区域和包含第二杂质的第二杂质区域，
其中，形成在所述像素分离部的所述侧壁中的所述第一杂质区域的侧边的长度大于包围所述第一光电转换区域的所述像素分离部的四个侧边中的所述像素分离部的两个平行侧边之间的长度，所述第一杂质区域的所述侧边与所述像素分离部的所述两个平行侧边垂直地相交。
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