TWI828786B - 攝像元件及電子機器 - Google Patents

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TWI828786B
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大浦雅史
幸山裕亮
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日商索尼半導體解決方案公司
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Abstract

本技術係關於一種能提高飽和電荷量之攝像元件及電子機器。 本發明具備：基板；第1光電轉換區域，其設置於基板；第2光電轉換區域，其與第1光電轉換區域相鄰，且設置於基板；像素分離部，其位於第1光電轉換區域與第2光電轉換區域之間，且設置於基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於像素分離部之側壁；且相較包圍第1光電轉換區域之4邊之像素分離部中平行2邊之像素分離部之間之長度，與平行2邊之像素分離部垂直相交之像素分離部之側壁上形成的第1雜質區域之邊之長度更大。本技術例如可應用於攝像裝置。

Description

攝像元件及電子機器
本技術係關於一種攝像元件及電子機器，尤其是關於一種於各像素間所形成之像素間遮光壁之側壁形成P型固相擴散層與N型固相擴散層，構成強電場區域，從而保持電荷，藉此提高各像素之飽和電荷量Qs之攝像元件及電子機器。
先前，已知有如下技術：為了提高攝像元件之各像素之飽和電荷量Qs，而於各像素間所形成之溝槽之側壁形成P型擴散層與N型擴散層，構成強電場區域，從而保持電荷(例如，參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1] 日本專利特開2015-162603號公報
然而，於專利文獻1所揭示之構造中，存在如下可能性：Si(矽)基板之光入射側之釘紮弱體化，所產生之電荷流入光電二極體中而導致Dark 特性劣化，例如，產生白點或產生暗電流。又，希望進而提高飽和電荷量。
本技術係鑒於此種狀況而完成者，能抑制Dark特性劣化，且能進而提高飽和電荷量。
本技術之一態樣之攝像元件具備：基板；第1光電轉換區域，其設置於上述基板；第2光電轉換區域，其與上述第1光電轉換區域相鄰，且設置於上述基板；像素分離部，其位於上述第1光電轉換區域與上述第2光電轉換區域之間，且設置於上述基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於上述像素分離部之側壁；且相較包圍上述第1光電轉換區域之4邊之上述像素分離部中平行2邊之上述像素分離部之間之長度，與上述平行2邊之上述像素分離部垂直相交之上述像素分離部之側壁上形成的上述第1雜質區域之邊之長度更大。
本技術之一態樣之電子機器搭載有攝像元件，上述攝像元件具備：基板；第1光電轉換區域，其設置於上述基板；第2光電轉換區域，其與上述第1光電轉換區域相鄰，且設置於上述基板；像素分離部，其位於上述第1光電轉換區域與上述第2光電轉換區域之間，且設置於上述基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於上述像素分離部之側壁；且相較包圍上述第1光電轉換區域之4邊之上述像素分離部中平行2邊之上述像素分離部之間之長度，與上述平 行2邊之上述像素分離部垂直相交之上述像素分離部之側壁上形成的上述第1雜質區域之邊之長度更大。
於本技術之一態樣之攝像元件中，具備：基板；第1光電轉換區域，其設置於基板；第2光電轉換區域，其與第1光電轉換區域相鄰，且設置於基板；像素分離部，其位於第1光電轉換區域與第2光電轉換區域之間，且設置於基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於像素分離部之側壁。又，形成為如下構成：相較包圍第1光電轉換區域之4邊之像素分離部中平行2邊之像素分離部之間之長度，與平行2邊之像素分離部垂直相交之像素分離部之側壁上形成的第1雜質區域之邊之長度更大。
再者，電子機器可為獨立裝置，亦可為構成1個裝置之內部模塊。
1:攝像裝置
7:攝像系統
10:攝像裝置
11:透鏡群
12:攝像元件
13:DSP電路
14:圖框記憶體
15:顯示部
16:記錄部
17:操作系統
18:電源系統
19:匯流排線
20:CPU
31:像素
33:垂直信號線
41:像素陣列部
42:垂直驅動部
43:行處理部
44:水平驅動部
45:系統控制部
46:像素驅動線
47:垂直信號線
48:信號處理部
49:資料儲存部
50:像素
50a:像素
50b:像素
50c:像素
50d:像素
50e:像素
50f:像素
50g:像素
70:Si基板
70g:Si基板
71:PD
71g:PD
72:P型區域
73:平坦化膜
74:遮光膜
75:背面Si界面
76:OCL
77:工作區域
78:STI
78b:STI
78c:STI
79:配線層
80:傳輸電晶體
81:縱向電晶體溝槽
82:DTI
82b:DTI
82c:DTI
82e:DTI
82g:DTI
83:P型固相擴散層
83d:P型固相擴散層
83g:P型固相擴散層
84:N型固相擴散層
84d:N型固相擴散層
84d-1:N型固相擴散層
84d-2:N型固相擴散層
84g:N型固相擴散層
85:側壁膜
85e:側壁膜
86:填充劑
86c:填充劑
91:FD
92:重設電晶體
93:放大電晶體
94:選擇電晶體
100:第1基板
100S:半導體層
100T:配線層
101:膜
110:絕緣膜
111:P型區域
112:固定電荷膜
113:第1釘紮區域
114:n型半導體區域
115:p井層
116:第2釘紮區域
117:像素分離部
117A:遮光膜
117B:絕緣膜
118:VSS接點區域
119:層間絕緣膜
120:焊墊部
120E:貫通電極
121:P型區域
121:焊墊部
121E:貫通電極
121-1:P型區域
121-2:P型區域
122:N型區域
123:層間絕緣膜
124:接合膜
126:鈍化膜
131:MOS電容器
151:井接點部
152:接點
153:Cu配線
200:氧化矽膜
201:絕緣膜
202:PSG膜
203:雜質區域
204:接點部
205:光阻
206:雜質區域
212:絕緣區域
213:元件分離區域
218:VSS接點區域
218V:連接部
221:鈍化膜
222:層間絕緣膜
243:DSP電路
244:圖框記憶體
245:顯示部
246:記憶部
247:操作部
248:電源部
249:匯流排線
260:第2基板
260S:半導體層
260T:配線層
261:接點部
262:接點部
263:接點部
300:第3基板
300S:半導體層
300T:配線層
301:RP膜
302:接點部
303:接點部
304:接點部
305:接點部
401:受光透鏡
510A:輸入部
510B:輸出部
511:輸入端子
512:輸入電路部
513:輸入振幅變更部
514:輸入資料轉換電路部
515:輸出資料轉換電路部
516:輸出振幅變更部
517:輸出電路部
518:輸出端子
520:列驅動部
530:時序控制部
540:像素陣列部
541A:像素
541B:像素
541C:像素
541D:像素
550:行信號處理部
560:圖像信號處理部
11102:相機鏡頭
11201:CCU
11202:顯示裝置
11203:光源裝置
11204:輸入裝置
11205:處置具控制裝置
11206:氣腹裝置
11207:記錄器
11208:印表機
11400:傳送纜線
11401:透鏡單元
11402:攝像部
11403:驅動部
11404:通信部
11405:相機鏡頭控制部
11411:通信部
11412:圖像處理部
11413:控制部
12000:車輛控制系統
12001:通信網路
12010:驅動系統控制單元
12020:本體系統控制單元
12030:車外資訊檢測單元
12031:攝像部
12040:車內資訊檢測單元
12041:駕駛員狀態檢測部
12050:綜合控制單元
12051:微電腦
12052:語音圖像輸出部
12053:車載網路I/F
12061:音響揚聲器
12062:顯示部
12063:儀錶板
AMP:放大電晶體
FD:浮動擴散部
FDG:FD傳輸電晶體
RST:重設電晶體
SEL:選擇電晶體
TG:傳輸閘極
TGV:貫通電極
TR:傳輸電晶體
圖1係表示攝像裝置之構成例之圖。
圖2係表示攝像元件之構成例之圖。
圖3係表示應用本技術之像素之第1構成例之垂直方向剖視圖。
圖4係應用本技術之像素之第1實施形態之正面側俯視圖。
圖5係像素之電路圖。
圖6A~D係用以說明DTI82周邊之製造方法之圖。
圖7係表示應用本技術之像素之第2構成例之垂直方向剖視圖。
圖8係表示應用本技術之像素之第3構成例之垂直方向剖視圖。
圖9係表示應用本技術之像素之第4構成例之垂直方向剖視圖。
圖10表示係應用本技術之像素之第5構成例之垂直方向剖視圖。
圖11係表示應用本技術之像素之第6構成例之垂直方向剖視圖。
圖12係表示應用本技術之像素之第7構成例之垂直方向剖視圖。
圖13係表示應用本技術之像素之第8構成例之垂直方向剖視圖。
圖14係表示應用本技術之像素之第9構成例之垂直方向剖視圖。
圖15係表示應用本技術之像素之第10構成例之垂直方向剖視圖。
圖16A、B係表示應用本技術之像素之第11構成例之垂直方向剖視圖與俯視圖。
圖17A、B係表示應用本技術之像素之第12構成例之垂直方向剖視圖與俯視圖。
圖18係表示應用本技術之像素之第13構成例之垂直方向剖視圖。
圖19係表示應用本技術之像素之第14構成例之垂直方向剖視圖。
圖20係表示應用本技術之像素之構成例之俯視圖。
圖21係表示應用本技術之像素之第15構成例之俯視圖。
圖22係表示應用本技術之像素之另一第15構成例之俯視圖。
圖23A、B係用以說明凸部大小之圖。
圖24係用以說明應用本技術之像素之製造之圖。
圖25係用以說明應用本技術之像素之製造之圖。
圖26係用以說明蝕刻後之溝槽之形狀之圖。
圖27係用以說明蝕刻後之N型固相擴散層之形狀之圖。
圖28係表示應用本技術之像素之第16構成例之俯視圖。
圖29係用以說明蝕刻後之溝槽之形狀之圖。
圖30係用以說明蝕刻後之溝槽之形狀之圖。
圖31係用以說明蝕刻後之N型固相擴散層之形狀之圖。
圖32係表示應用本技術之像素之第17構成例之俯視圖。
圖33係用以說明應用本技術之像素之製造之圖。
圖34係表示應用本技術之像素之第18構成例之俯視圖。
圖35係用以說明蝕刻後之溝槽之形狀之圖。
圖36係表示應用本技術之像素之第19構成例之俯視圖。
圖37係表示應用本技術之像素之另一第19構成例之俯視圖。
圖38係用以說明蝕刻後之溝槽之形狀之圖。
圖39係表示應用本技術之像素之第20構成例之俯視圖。
圖40A、B係用以說明效果之圖。
圖41係表示應用本技術之像素之另一第20構成例之俯視圖。
圖42係表示應用本技術之像素之第21構成例之俯視圖。
圖43係表示應用本技術之像素之第21構成例之剖視圖。
圖44係表示本發明之一實施形態之攝像裝置的功能構成之一例之方塊圖。
圖45係表示圖44所示之攝像裝置之概略構成之平面模式圖。
圖46係表示沿著圖45所示之III-III'線之剖面構成之模式圖。
圖47係圖44所示之像素共有單元之等效電路圖。
圖48係表示複數個像素共有單元與複數根垂直信號線之連接態樣之一例之圖。
圖49係表示圖46所示之攝像裝置之具體構成的一例之剖面模式圖。
圖50係表示圖49所示之第1基板之主要部分的平面構成之一例之模式 圖。
圖51係表示圖50所示之第1基板之主要部分及焊墊部之平面構成之模式圖。
圖52係表示圖49所示之第2基板(半導體層)之平面構成的一例之模式圖。
圖53係表示圖49所示之第1配線層、像素電路及第1基板之主要部分的平面構成之一例之模式圖。
圖54係表示圖49所示之第1配線層及第2配線層之平面構成之一例之模式圖。
圖55係表示圖49所示之第2配線層及第3配線層之平面構成之一例之模式圖。
圖56係表示圖49所示之第3配線層及第4配線層之平面構成之一例之模式圖。
圖57係用以說明輸入信號輸入至圖46所示之攝像裝置之路徑之模式圖。
圖58係用以說明圖46所示之攝像裝置的像素信號之信號路徑之模式圖。
圖59係表示圖52所示之第2基板(半導體層)之平面構成的一變化例之模式圖。
圖60係表示圖59所示之像素電路、第1配線層及第1基板之主要部分的平面構成之模式圖。
圖61係表示圖60所示之第1配線層及第2配線層之平面構成之一例之模式圖。
圖62係表示圖61所示之第2配線層及第3配線層之平面構成之一例之模式圖。
圖63係表示圖62所示之第3配線層及第4配線層之平面構成之一例之模式圖。
圖64係表示圖50所示之第1基板之平面構成之一變化例之模式圖。
圖65係表示積層於圖64所示之第1基板之第2基板(半導體層)的平面構成之一例之模式圖。
圖66係表示圖65所示之像素電路及第1配線層之平面構成之一例之模式圖。
圖67係表示圖66所示之第1配線層及第2配線層之平面構成之一例之模式圖。
圖68係表示圖67所示之第2配線層及第3配線層之平面構成之一例之模式圖。
圖69係表示圖68所示之第3配線層及第4配線層之平面構成之一例之模式圖。
圖70係表示圖64所示之第1基板之平面構成之另一例之模式圖。
圖71係表示積層於圖70所示之第1基板之第2基板(半導體層)的平面構成之一例之模式圖。
圖72係表示圖71所示之像素電路及第1配線層之平面構成之一例之模式圖。
圖73係表示圖72所示之第1配線層及第2配線層之平面構成之一例之模式圖。
圖74係表示圖73所示之第2配線層及第3配線層之平面構成之一例之 模式圖。
圖75係表示圖74所示之第3配線層及第4配線層之平面構成之一例之模式圖。
圖76係表示圖46所示之攝像裝置之另一例之剖面模式圖。
圖77係用以說明輸入信號輸入至圖76所示之攝像裝置之路徑之模式圖。
圖78係用以說明圖76所示之攝像裝置的像素信號之信號路徑之模式圖。
圖79係表示圖49所示之攝像裝置之另一例之剖面模式圖。
圖80係表示圖4所示之等效電路之另一例之圖。
圖81係表示圖50等所示之像素分離部之另一例之平面模式圖。
圖82係表示具備上述實施形態及其變化例之攝像裝置之攝像系統的概略構成之一例之圖。
圖83係表示圖82所示之攝像系統的攝像順序之一例之圖。
圖84係表示內窺鏡手術系統之概略構成之一例之圖。
圖85係表示攝像頭及CCU之功能構成之一例之方塊圖。
圖86係表示車輛控制系統之概略構成之一例之方塊圖。
圖87係表示車外資訊檢測部及攝像部之設置位置之一例之說明圖。
以下，對用以實施本技術之形態(以下，稱為實施形態)進行說明。
本技術可應用於攝像裝置，故而此處列舉將本技術應用於攝像裝置 之情形為例進行說明。再者，雖然此處列舉攝像裝置為例進行說明，但本技術並不僅限應用於攝像裝置，而可應用於數位靜態相機或攝錄影機等攝像裝置、手機等具有攝像功能之便攜式終端裝置、於圖像讀取部使用攝像裝置之複印機等、於圖像取入部(光電轉換區域)使用攝像裝置之電子機器全體。再者，亦存在呈搭載於電子機器之模組狀之形態，即將相機模組作為攝像裝置之情形。
圖1係表示作為本發明之電子機器之一例的攝像裝置之構成例之方塊圖。如圖1所示，攝像裝置10具有包含透鏡群11等之光學系統、攝像元件12、作為相機信號處理部之DSP(Digital signal processor，數位信號處理器)電路13、圖框記憶體14、顯示部15、記錄部16、操作系統17及電源系統18等。
而且，DSP電路13、圖框記憶體14、顯示部15、記錄部16、操作系統17及電源系統18為經由匯流排線19而相互連接之構成。CPU20控制攝像裝置10內之各個部分。
透鏡群11取入來自被攝體之入射光(像光)，使其成像於攝像元件12之攝像面上。攝像元件12將藉由透鏡群11成像於攝像面上之入射光之光量以像素單位轉換成電氣信號，將其以像素信號之形式輸出。作為該攝像元件12，可使用包含以下所說明之像素之攝像元件(影像感測器)。
顯示部15由液晶顯示部或有機EL(electro luminescence，電致發光) 顯示部等面板型顯示部構成，顯示藉由攝像元件12拍攝所得之動態圖像或靜態圖像。記錄部16將藉由攝像元件12拍攝所得之動態圖像或靜態圖像記錄於HDD(Hard Disk Drive，硬碟驅動器)或記憶卡等記錄媒體。
操作系統17於用戶之操作之下，對本攝像裝置所具有之各種功能發佈操作指令。電源系統18將DSP電路13、圖框記憶體14、顯示部15、記錄部16及操作系統17之作為動作電源之各種電源適當供給至該等供給對象。
<攝像元件之構成>
圖2係表示攝像元件12之構成例之方塊圖。攝像元件12可為CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)影像感測器。
攝像元件12係包含像素陣列部41、垂直驅動部42、行處理部43、水平驅動部44及系統控制部45而構成。像素陣列部41、垂直驅動部42、行處理部43、水平驅動部44及系統控制部45形成於未圖示之半導體基板(晶片)上。
於像素陣列部41，呈矩陣狀二維配置有單位像素(例如，圖3之像素50)，該單位像素具有產生與入射光量相應之電荷量之光電荷並將其儲蓄於內部之光電轉換元件。再者，以下，有時會將與入射光量相應之電荷量 之光電荷簡記為「電荷」，將單位像素簡記為「像素」。
於像素陣列部41，進而與矩陣狀之像素排列相對地，於每列分別沿著圖之左右方向(像素列之像素之排列方向)形成有像素驅動線46，於每行分別沿著圖之上下方向(像素行之像素之排列方向)形成有垂直信號線47。像素驅動線46之一端連接於與垂直驅動部42之各列對應之輸出端。
攝像元件12進而具備信號處理部48及資料儲存部49。信號處理部48及資料儲存部49可藉由設置於與攝像元件12不同之基板之外部信號處理部，例如DSP(Digital Signal Processor)，或軟體而執行處理，亦可搭載於與攝像元件12相同之基板上。
垂直驅動部42包含移位暫存器或位址解碼器等，係對所有像素同時或以列單位等驅動像素陣列部41之各像素之像素驅動部。該垂直驅動部42為具有讀出掃描系統、清除掃描系統或一次清除功能、一次傳輸功能之構成，但關於其具體構成，省略圖示。
讀出掃描系統以列單位依序選擇掃描像素陣列部41之單位像素，以自單位像素讀出信號。關於清除，於列驅動(旋轉快門動作)之情形時，對藉由讀出掃描系統加以讀出掃描之讀出列，較該讀出掃描提前快門速度之時間地進行清除掃描。又，於全域曝光(全域快門動作)之情形時，較一次傳輸提前快門速度之時間地進行一次清除。
藉由該清除，自讀出列之單位像素之光電轉換元件清除(重設)無用電荷。而且，藉由無用電荷之清除(重設)，執行所謂電子快門動作。此處，所謂電子快門動作，係指丟棄光電轉換元件之光電荷，重新開始曝光(開始儲蓄光電荷)之動作。
藉由讀出掃描系統之讀出動作而讀出之信號與在此前之讀出動作或電子快門動作以後入射之光量對應。於列驅動之情形時，此前之讀出動作之讀出時序或電子快門動作之清除時序至此次之讀出動作之讀出時序之期間成為單位像素之光電荷之儲蓄期間(曝光期間)。於全域曝光之情形時，一次清除至一次傳輸之期間成為儲蓄期間(曝光期間)。
自藉由垂直驅動部42加以選擇掃描後之像素列之各單位像素輸出之像素信號通過各垂直信號線47供給至行處理部43。行處理部43於像素陣列部41之每像素行，分別對自選擇列之各單位像素通過垂直信號線47而輸出之像素信號進行特定信號處理，並且臨時保持經信號處理後之像素信號。
具體而言，作為信號處理，行處理部43至少進行雜訊去除處理，例如CDS(Correlated Double Sampling，相關雙取樣)處理。藉由該行處理部43之相關雙取樣，重設雜訊或放大電晶體之閾值差異等像素固有之固定圖案雜訊得以去除。再者，亦可使行處理部43除了雜訊去除處理以外，進而具有例如AD(類比數位)轉換功能，而以數位信號之形式輸出信號位準。
水平驅動部44包含移位暫存器或位址解碼器等，依序選擇與行處理部43之像素行對應之單位電路。藉由該水平驅動部44之選擇掃描，依序向信號處理部48輸出於行處理部43中經信號處理後之像素信號。
系統控制部45包含產生各種時序信號之時序發生器等，基於時序發生器中產生之各種時序信號，進行垂直驅動部42、行處理部43及水平驅動部44等之驅動控制。
信號處理部48至少具有加算處理功能，對自行處理部43輸出之像素信號進行加算處理等各種信號處理。資料儲存部49於信號處理部48中之信號處理時，臨時儲存該處理所需之資料。
<單位像素之構造>
其次，對呈矩陣狀配置於像素陣列部41之單位像素50之具體構造進行說明。根據以下所說明之像素50，能降低如下可能性：Si(矽)基板(於圖3中，為Si基板70)之光入射側之釘紮弱體化，所產生之電荷流入光電二極體(於圖3中，為PD71)中而導致Dark特性劣化，例如，產生白點或產生暗電流。
<第1實施形態中之像素之構成例>
圖3係應用本技術之像素50之第1實施形態中的像素50a之垂直方向剖 視圖，圖4係像素50a之正面側俯視圖。再者，圖3對應於圖4中之線段X-X'之位置。
列舉以下所說明之像素50為背面照射型之情形為例進行說明，但對正面照射型亦可應用本技術。
圖3所示之像素50具有形成於Si基板70內部之作為各像素之光電轉換元件之PD(光電二極體)71。於PD71之光入射側(於圖中，為下側，將成為背面側)形成有P型區域72，於該P型區域72之更下層形成有平坦化膜73。將該P型區域72與平坦化膜73之交界設定為背面Si界面75。
於平坦化膜73形成有遮光膜74。遮光膜74係為了防止光漏入鄰接之像素中而設置，形成於鄰接之PD71之間。遮光膜74例如由W(鎢)等金屬材料構成。
於平坦化膜73上且Si基板70之背面側，形成有使入射光聚集於PD71之OCL(晶載透鏡)76。OCL76可由無機材料形成，例如可使用SiN、SiO、SiOxNy(其中，0<x≦1，0<y≦1)。
於圖3中雖未圖示，但亦可為於OCL76上接著有覆蓋玻璃或樹脂等透明板之構成。又，於圖3中雖未圖示，但亦可為於OCL76與平坦化膜73之間形成有彩色濾光層之構成。又，該彩色濾光層可為如下構成：對每個像素分別設置有複數個彩色濾光片，各彩色濾光片之顏色例如按照拜耳排列 而排列。
於PD71之光入射側之相反側(於圖中，為上側，將成為正面側)形成有工作區域(Pwell)77。於工作區域77，形成有將像素電晶體等分離之元件分離區域(以下，稱為STI(Shallow Trench Isolation，淺溝槽隔離))78。
於Si基板70之正面側(圖式上側)且工作區域77上形成有配線層79，於該配線層79形成有複數個電晶體。於圖3中，表示出了形成有傳輸電晶體80之例。傳輸電晶體(閘極)80形成為縱向電晶體。即，傳輸電晶體(閘極)80開設有縱向電晶體溝槽81，且於該縱向電晶體溝槽81形成有用以自PD71讀出電荷之傳輸閘極(TG)80。
進而，於Si基板70之正面側形成有放大(AMP)電晶體、選擇(SEL)電晶體、重設(RST)電晶體等像素電晶體。關於該等電晶體之配置，參照圖4進行說明，關於其動作，參照圖5之電路圖進行說明。
於像素50a之間形成有溝槽。將該溝槽記為DTI(Deep Trench Isolation，深溝槽隔離)82。該DTI82呈沿著深度方向(於圖中，為縱向方向，即自正面向背面之方向)貫通Si基板70之形狀形成於鄰接之像素50a之間。又，DTI82亦作為像素之間之遮光壁而發揮功能，以防無用光漏入鄰接之像素50a中。
於PD71與DTI82之間，自DTI82側向PD71依序形成有P型固相擴散 層83與N型固相擴散層84。P型固相擴散層83沿著DTI82形成至與Si基板70之背面Si界面75相接。N型固相擴散層84沿著DTI82形成至與Si基板70之P型區域72相接。
再者，所謂固相擴散層，係指藉由下述製法形成摻雜有雜質之P型層與N型層所得之層，但於本技術中，並不限於固相擴散製法，亦可將藉由離子注入等其他製法而產生之P型層與N型層分別設置於DTI82與PD71之間。又，實施形態中之PD71包含N型區域。光電轉換係於該等N型區域之一部分或全部中進行。
P型固相擴散層83形成至與背面Si界面75相接，但N型固相擴散層84並不與背面Si界面75相接，於N型固相擴散層84與背面Si界面75之間設置有間隔。
藉由此種構成，P型固相擴散層83與N型固相擴散層84之PN接合區域構成強電場區域，而保持PD71中產生之電荷。根據此種構成，沿著DTI82形成之P型固相擴散層83與N型固相擴散層84構成強電場區域，能保持PD71中產生之電荷。
假設N型固相擴散層84沿著DTI82形成至與Si基板70之背面Si界面75相接之情形時，於光之入射面側即Si基板70之背面Si界面75與N型固相擴散層84相接之部分，電荷之釘紮弱體化，因此存在如下可能性：所產生之電荷流入PD71中而導致Dark特性劣化，例如，產生白點或產生暗電流。
然而，於圖3所示之像素50a中，構成為N型固相擴散層84不與Si基板70之背面Si界面75相接，而形成為沿著DTI82與Si基板70之P型區域72相接。藉由如此構成，能防止電荷之釘紮弱體化，從而能防止電荷流入PD71中而導致Dark特性劣化。
又，圖3所示之像素50a於DTI82之內壁形成有由SiO2構成之側壁膜85，且於其內側埋入有由多晶矽構成之填充劑86。
第1實施形態中之像素50a構成為於背面側設置有P型區域72，且背面Si界面75附近不存在PD71及N型固相擴散層84。藉此，背面Si界面75附近之釘紮不會弱體化，故而能抑制所產生之電荷流入PD71中而導致Dark特性劣化。
再者，關於DTI82，亦可採用SiN代替對側壁膜85採用之SiO2。又，亦可使用摻雜多晶矽代替對填充劑86採用之多晶矽。於填充摻雜多晶矽之情形時，或填充多晶矽後再摻雜N型雜質或P型雜質之情形時，若對其施加負偏壓，則能強化DTI82之側壁之釘紮，故而能進而改善Dark特性。
參照圖4、圖5，對形成於像素50a之電晶體之配置、及各電晶體之動作進行說明。圖4係自正面側(於圖3中，為圖中上側)觀察配置於像素陣列部41(圖2)之3×3即9個像素50a時之俯視圖，圖5係用以說明圖4所示之各電晶體之連接關係之電路圖。
於圖4中，1個四角形狀表示1個像素50a。如圖4所示，DTI82形成為包圍像素50a(像素50a中包含之PD71)。又，於像素50a之正面側，形成有傳輸電晶體(閘極)80、FD(浮動擴散部)91、重設電晶體92、放大電晶體93及選擇電晶體94。
PD71產生並儲蓄與所接收到之光量相應之電荷(信號電荷)。於PD71中，陽極端子接地，並且陰極端子經由傳輸電晶體80連接於FD91。
傳輸電晶體80藉由傳輸信號TR而接通時，讀出PD71中產生之電荷，並將其傳輸至FD91。
FD91保持自PD71讀出之電荷。重設電晶體92藉由重設信號RST而接通時，藉由將FD91中儲蓄之電荷排出至汲極(定電壓源Vdd)，而重設FD91之電位。
放大電晶體93輸出與FD91之電位相應之像素信號。即，放大電晶體93構成經由垂直信號線33而連接之作為定電流源之負荷MOS(未圖示)與源極隨耦電路，表示與FD91中儲蓄之電荷相應之位準之像素信號自放大電晶體93經由選擇電晶體94與垂直信號線47輸出至行處理部43(圖2)。
選擇電晶體94於藉由選擇信號SEL選擇了像素31時接通，將像素31之像素信號經由垂直信號線33輸出至行處理部43。傳輸傳輸信號TR、選 擇信號SEL及重設信號RST之各信號線對應於圖2之像素驅動線46。
像素50a可按以上方式構成，但並不限定於該構成，亦可採用另一構成。
<DTI82周邊之製造方法>
圖6係用以說明DTI82周邊之製造方法之圖。
於Si基板70開設DTI82時，如圖6A所示，藉由使用SiN與SiO2之硬質遮罩覆蓋形成Si基板70上之DTI82之位置以外部分，對於利用乾式蝕刻將未藉由硬質遮罩加以覆蓋之部分，沿著垂直方向開設槽至Si基板70之特定深度為止。
其次，於所開設之槽之內側成膜出包含作為N型雜質之P(磷)之SiO2膜，然後進行熱處理，使P(磷)自SiO2膜摻雜(以下，稱為固相擴散)至Si基板70側。
其次，如圖6B所示，將成膜於所開設之槽之內側且包含P之SiO2膜去除，然後再次進行熱處理，使P(磷)擴散至Si基板70之內部，藉此形成自對準為槽之現狀形狀之N型固相擴散層84。其後，藉由乾式蝕蝕刻刻槽之底部，藉此使其沿著深度方向延長。
其次，如圖6C所示，於延長後之槽之內側成膜出包含作為P型雜質之 B(硼)之SiO2膜，然後進行熱處理，使B(硼)自SiO2膜固相擴散至Si基板70側，藉此形成自對準為延長後之槽之形狀之P型固相擴散層83。
其後，將成膜於槽之內壁、包含B(硼)之SiO2膜去除。
其次，如圖6D所示，於開口之槽之內壁成膜由SiO2構成之側壁膜85，填充多晶矽，形成DTI82。其後，形成像素電晶體或配線。其後，自背面側將Si基板70薄膜化。實施該薄膜化步驟時，DTI82之底部連同P型固相擴散層83一併被同時薄膜化。該薄膜化進行至未到達N型固相擴散層84之深度。
經過以上步驟，能使包含不與背面Si界面75相接之N型固相擴散層84、及與背面Si界面75相接之P型固相擴散層83之強電場區域與PD71鄰接而形成。
<第2實施形態>
圖7係應用本技術之第2實施形態中之像素50b之垂直方向剖視圖。
於第2實施形態中，DTI82形成於STI78之方面與第1實施形態不同，其他構成與第1實施形態相同，對相同之部分標註相同之符號，並適當省略說明。於此後之像素50之說明中，亦對與第1實施形態中之像素50b相同之部分標註相同之符號，並適當省略說明。
於圖7所示之像素50b中，形成於工作區域77之STI78b形成至形成DTI82b之部分(形成至像素50b之端部)。而且，於該STI78b之下部形成有DTI82b。
換言之，於形成有DTI82b之部分形成有STI78b，於STI78b與DTI82b相接之位置形成有STI78b與DTI82b。
藉由如此形成，與將STI78b及DTI82b形成於不同位置之情形(例如，第1實施形態中之像素50a(圖3))相比，能將像素50b小型化。
又，根據第2實施形態中之像素50b，亦能獲得與第1實施形態中之像素50a相同之效果，即能防止Dark特性劣化之效果。
<第3實施形態>
圖8係應用本技術之第3實施形態中之像素50c之垂直方向剖視圖。
於第3實施形態中，於DTI82c之側壁形成有帶負固定電荷之膜101，且於其內側填充有SiO2作為填充劑86c之方面與第1、第2實施形態中之像素50a、像素50b不同。
第1實施形態中之像素50a為於DTI82之側壁形成有SiO2之側壁膜85，且填充有多晶矽之構成，而相對於此，第3實施形態中之像素50c為於DTI82c之側壁形成有帶負固定電荷之膜101，且於其內側填充有SiO2之 構成。
形成於DTI82c之側壁且具有負固定電荷之膜101例如可由氧化鉿(HfO2)膜、氧化鋁(Al2O3)膜、氧化鋯(ZrO2)膜、氧化鉭(Ta2O5)膜或氧化鈦(TiO2)膜形成。有將上述種類之膜用於絕緣閘極型場效電晶體之閘極絕緣膜等之實例，因此成膜方法已確立，故而易於成膜。
作為成膜方法，例如可列舉化學氣相生長法、濺鍍法、原子層蒸鍍法等，若使用原子層蒸鍍法，則能於成膜過程中同時形成1nm左右降低界面能階之SiO2層，因此較佳。
又，作為上述以外之材料，可列舉氧化鑭(La2O3)、氧化鐠(Pr2O3)、氧化鈰(CeO2)、氧化釹(Nd2O3)、氧化鉕(Pm2O3)、氧化釤(Sm2O3)、氧化銪(Eu2O3)、氧化釓(Gd2O3)、氧化鋱(Tb2O3)、氧化鏑(Dy2O3)、氧化鈥(Ho2O3)、氧化鉺(Er2O3)、氧化銩(Tm2O3)、氧化鐿(Yb2O3)、氧化鎦(Lu2O3)、氧化釔(Y2O3)等。
進而，具有上述負固定電荷之膜101亦可由氮化鉿膜、氮化鋁膜、氮氧化鉿膜或氮氧化鋁膜形成。
具有上述負固定電荷之膜101亦可於無損絕緣性之範圍內，向膜中添加矽(Si)或氮(N)。其濃度可於無損膜絕緣性之範圍內適當決定。但為了避免產生白點等圖像缺陷，上述矽或氮等添加物較佳為添加至具有上述負 固定電荷之膜101之正面，即與上述PD71側為相反側之面。藉由如此添加矽(Si)或氮(N)，能提高膜之耐熱性、或於製程中阻止離子注入之能力。
於第3實施形態中，能強化DTI82之溝槽側壁之釘紮。藉此，例如，與第1實施形態中之像素50a相比時，根據像素50c，能更確實地防止Dark特性劣化。
為了形成第3實施形態中之DTI82，只要於自如圖6D所示之狀態研磨背面側，直至作為填充劑86而填充之多晶矽露出為止後，再藉由光阻處理與濕式蝕刻，將槽內部之填充劑86(多晶矽)與側壁膜85(SiO2)去除，成膜出膜101，然後再將SiO2填充至槽中即可。
再者，作為填充劑，亦可由W(鎢)等金屬材料代替SiO2填充至槽內部。於該情形時，DTI82針對來自傾斜方向之入射光之光透過得到抑制，因此能改善混色。
<第4實施形態>
圖9係應用本技術之第4實施形態中之像素50d之垂直方向剖視圖。
於第4實施形態中，沿著DTI82形成之N型固相擴散層84d於Si基板70之深度方向上具有濃度梯度之方面與第1實施形態中之像素50a不同，其他構成與第1實施形態中之像素50a相同。
第1實施形態中之像素50a之N型固相擴散層84的N型雜質之濃度係與深度方向無關之固定之濃度，而相對於此，第4實施形態中之像素50d之N型固相擴散層84d的N型雜質之濃度係與深度方向相關之不同之濃度。
即，形成為如下情況：像素50d之靠近N型固相擴散層84d正面側之N型固相擴散層84d-1的N型雜質之濃度較濃，靠近背面側之N型固相擴散層84d-2的N型雜質之濃度較稀。
第4實施形態中之像素50d除了能獲得與第1實施形態中之像素50a相同之效果以外，藉由對N型固相擴散層84d設置濃度梯度，亦能獲得背面側電位變小而易於讀出電荷之新效果。
若對N型固相擴散層84d設置濃度梯度，例如，則開設DTI82之槽時蝕刻損傷會進入槽之側壁，故而能利用其損傷量導致之固相擴散摻雜量差異。
再者，亦可形成為如下情況：使靠近正面側之P型固相擴散層83d之P型雜質之濃度較稀，使靠近背面側之P型固相擴散層83d之P型雜質之濃度較濃，以此代替對N型固相擴散層84d設置濃度梯度。於該情形時，亦能獲得與對N型固相擴散層84d設置濃度梯度之情形相同之效果。
又，亦可使N型固相擴散層84d與P型固相擴散層83d兩者分別具有濃度梯度。
<第5實施形態>
圖10係應用本技術之第5實施形態中之像素50e之垂直方向剖視圖。
於第5實施形態中之像素50e中，形成於DTI82e之內壁且由SiO2構成之側壁膜85e與第1實施形態中之像素50e之側壁膜85相比形成得較厚之方面與第1實施形態不同，其他構成與第1實施形態相同。
SiO2與Si相比，光之折射率較低，因此入射至Si基板70之入射光根據斯奈爾定律而反射，光透過鄰接之像素50得到抑制，但若側壁膜85之膜厚較薄，則斯奈爾定律完全不成立，而存在透過光增加之可能性。
第5實施形態中之像素50e之側壁膜85e之膜厚形成得較厚，因此能減少背離斯奈爾定律之現象，能減少於入射光之側壁膜85e之反射增加從而向鄰接之像素50e透過之現象。藉此，第5實施形態中之像素50e除了能獲得與第1實施形態中之像素50a相同之效果以外，亦能獲得可抑制傾斜入射光導致向鄰接之像素50e中混色之效果。
<第6實施形態>
圖11係應用本技術之第6實施形態中之像素50f之垂直方向剖視圖。
於第6實施形態中之像素50f中，藉由向PD71與背面Si界面75之間之區域111摻雜P型雜質，而以Si基板70中之P型雜質之濃度自正面側往背面 側變濃之方式，設置有濃度梯度之方面與第1實施形態之像素50a不同，其他構成與第1實施形態之像素50a相同。
再次參照圖3，第1實施形態之像素50a於Si基板70無濃度梯度，但於其與背面Si界面75之間形成有P型區域72。第6實施形態中之像素50f對Si基板70設置有濃度梯度。該濃度梯度係P型雜質之濃度自正面側向背面側(P型區域111側)變濃之濃度梯度。
根據具有此種濃度梯度之第6實施形態中之像素50f，除了能獲得與第1實施形態中之像素50a相同之效果以外，亦能獲得較第1實施形態中之像素50a更易讀出電荷之效果。
<第7實施形態>
圖12係應用本技術之第7實施形態中之像素50g之垂直方向剖視圖。
第7實施形態中之像素50g與第1實施形態中之像素50a相比，Si基板70之厚度變厚，隨著Si基板70之厚度變厚，DTI82等形成得更深之方面點與像素50a不同。
第7實施形態中之像素50g之Si基板70g形成得較厚。隨著Si基板70g形成得更厚，PD71g之面積(體積)增大，DTI82g亦形成得更深。又，隨著DTI82g形成得更深，P型固相擴散層83g與N型固相擴散層84g亦形成得更深(寬)。
藉由P型固相擴散層83g與N型固相擴散層84g變寬，由P型固相擴散層83g與N型固相擴散層84g構成之PN接合區域之面積變大。藉此，第7實施形態中之像素50g除了能獲得與第1實施形態中之像素50g相同之效果以外，亦能較第1實施形態中之像素50a進而增加飽和電荷量Qs。
<第8實施形態>
圖13係應用本技術之第8實施形態中之像素50h之垂直方向剖視圖。
第8實施形態中之像素50h與圖12所示之第7實施形態中之像素50g相同，係Si基板70g之深度方向之長度延長之像素。
進而，於像素50r中，藉由離子注入於PD71之背面側形成有P型區域121-1、N型區域122及P型區域121-2。由P型區域121-1、N型區域122及P型區域121-2形成之PN接合部會產生強電場，因此能保持電荷。
藉此，第8實施形態中之像素50h除了能獲得與第7實施形態中之像素50g相同之效果以外，亦能進而增加飽和電荷量Qs。
<第9實施形態>
圖14係應用本技術之第9實施形態中之像素50i之垂直方向剖視圖。
於第9實施形態中之像素50i中，於Si基板70之正面側形成有MOS電 容器131及像素電晶體(未圖示)之方面與第1實施形態中之像素50a不同，其他構成與第1實施形態中之像素50a相同。
通常，若增加PD71之飽和電荷量Qs但不降低轉換效率，則由於垂直信號線VSL(圖2所示之垂直信號線47)之振幅限制，輸出受到限制，從而難以徹底產生所增加之飽和電荷量Qs。
為了降低PD71之轉換效率，需要對FD91(圖4)添加電容。因此，第9實施形態中之像素50i係MOS電容器131被作為要對FD91(圖11於中未圖示)添加之電容而追加後之構成。
第9實施形態中之像素50i除了能獲得與第1實施形態中之像素50a相同之效果以外，藉由對FD91添加MOS電容器131，能降低PD71之轉換效率，從而能構成為可徹底產生所增加之飽和電荷量Qs。
<第10實施形態>
圖15係應用本技術之第10實施形態中之像素50j之垂直方向剖視圖。
於第10實施形態中之像素50j中，於形成於工作區域77之井接點部151形成有2個接點152，且接點152連接於Cu配線153之方面與第1實施形態中之像素50a不同，其他構成與第1實施形態中之像素50a相同。
如此，亦可構成為具備井接點部151。再者，於圖15中，表示出了形 成有2個接點152之例，但亦可於井接點部151形成2個以上接點152。
根據第10實施形態中之像素50j，除了能獲得與第1實施形態中之像素50a相同之效果以外，亦能改善重缺陷良率。
<第11實施形態>
圖16表示應用本技術之第11實施形態中之像素50k之垂直方向剖視圖與俯視圖。
於第11實施形態中之像素50k中，於形成有於像素50k之中央開設有縱向電晶體溝槽81k之傳輸電晶體(閘極)80k之方面與第1實施形態中之像素50a不同，其他構成與第1實施形態中之像素50a相同。
圖16所示之像素50k係以與PD71之各外周隔開相等距離而配置有傳輸電晶體(閘極)80k之狀態形成。藉此，根據第11實施形態中之像素50k，除了能獲得與第1實施形態中之像素50a相同之效果以外，由於傳輸電晶體(閘極)存在於與PD71之各外周隔開相等距離之位置，故而能改善電荷之傳輸。
<第12實施形態>
圖17表示應用本技術之第12實施形態中之像素50m之垂直方向剖視圖與俯視圖。
第12實施形態中之像素50m於傳輸電晶體80m由2根縱向電晶體溝槽81-1、81-2形成之方面與第1實施形態中之像素50a不同，但於其他方面與其構成相同。
第1實施形態中之像素50a(圖3)構成為傳輸電晶體80具備1根縱向電晶體溝槽81，但第12實施形態中之像素50m係傳輸電晶體80m由2根縱向電晶體溝槽81-1，81-2形成。
如此構成為具備2根縱向電晶體溝槽81-1、81-2，藉此能提高改變傳輸電晶體80k之電位時隔在2根縱向電晶體溝槽81-1與縱向電晶體溝槽81-2之間之區域之電位追隨性。藉此，能提高調變度。其結果，能改善電荷之傳輸效率。
又，亦可獲得與第1實施形態中之像素50a相同之效果。
再者，此處，表示出傳輸電晶體80k具備2根縱向電晶體溝槽81-1與縱向電晶體溝槽81-2之例進行了說明，但亦可於各像素區域形成2根以上縱向電晶體溝槽81。
又，表示出了2根縱向電晶體溝槽81-1與縱向電晶體溝槽81-2形成為相同大小(長度、粗細)之例，但於形成複數個縱向電晶體溝槽81之情形時，亦可形成不同大小之縱向電晶體溝槽81。例如，亦可使2根縱向電晶體溝槽81-1與縱向電晶體溝槽81-2中，一者形成得較另一者長，或一者形 成得較另一者粗。
<第13實施形態>
圖18係應用本技術之第13實施形態中之像素50n之垂直方向剖視圖。
於第13實施形態中之像素50n中，遮光膜74之構成與第1實施形態中之像素50a不同，其他構成與其相同。
第13實施形態中之像素50n於DTI82n之上側與下側，分別形成有遮光膜74n-1與遮光膜74n-2。第1實施形態中之像素50a(圖3)於DTI82之背面側(圖式下側)，形成有覆蓋該背面側之遮光膜74，但像素50n(圖18)係藉由與該遮光膜74相同之金屬材料(例如，鎢)填充DTI82n之內部，並且亦覆蓋Si基板70之正面側(圖式上側)。
即，構成為各像素區域之背面以外(光入射面以外)由金屬材料包圍。但於由金屬材料包圍像素50n之背面以外而構成像素50n之情形時，遮光膜74n-2之傳輸電晶體80n所處之部分開口，而形成用以與外部連接之端子等，於必要部位適當設置開口部分。
再者，對遮光膜74等亦可使用鎢(W)以外之金屬材料。
根據第13實施形態中之像素50n，能防止入射光漏出至鄰接之像素50n，因此能抑制混色。
又，自背面側入射但未經光電轉換而到達正面側之光可構成為能藉由金屬材料(遮光膜74n-2)反射後再次入射至PD71。藉此，於第13實施形態中之像素50n中，除了能獲得與第1實施形態中之像素50a相同之效果以外，亦能進而提高PD71之感度。
<第14實施形態>
圖19係應用本技術之第14實施形態中之像素50p之垂直方向剖視圖。
於第14實施形態中之像素50p中，形成於背面側之P型固相擴散層83p或側壁膜85p之形狀與第1實施形態中之像素50a不同，其他構成與第1實施形態中之像素50a相同。
像素50p背面側之P型固相擴散層83p形成為向N型固相擴散層84p之下側突出之形狀。像素50p於P型區域72p之端部，具有形成為向P型區域72p內突出之形狀之P型固相擴散層83p。又，形成於P型固相擴散層83p內之側壁膜85p亦形成為向P型區域72p方向突出之形狀。進而，形成於側壁膜85p內之填充劑86p亦形成為向P型區域72p方向突出之形狀。
藉由形成為此種形狀，能構成為N型固相擴散層84p更確實地不與Si基板70之背面Si界面75相接。藉此，能防止電荷之釘紮弱體化，從而能防止電荷流入PD71中而導致Dark特性劣化。
形成N型固相擴散層84p時，有可能其深度或濃度存在差異。例如，有可能存在A像素50之N型固相擴散層84之深度形成得較B像素50之N型固相擴散層84之深度深等差異。於該情形時，形成得較深之N型固相擴散層84有可能到達P型區域72內、或貫穿P型區域72而到達Si基板70之背面Si界面75。
又，例如，有可能存在A像素50之N型固相擴散層84之N型雜質之濃度形成得較B像素50之N型固相擴散層84之N型雜質之濃度濃等差異。於該情形時，形成得較濃之N型固相擴散層84有可能到達P型區域72內，或貫穿P型區域72而到達Si基板70之背面Si界面75。
於像素50p中，於N型固相擴散層84p之背面Si界面75側，不僅P型區域72p，P型固相擴散層83p亦以突出之形式形成於N型固相擴散層84p之下側，即便如上所述般N型固相擴散層84p之深度或濃度產生差異，亦能吸收該差異，而藉由P型固相擴散層83p，確實地防止N型固相擴散層84p與Si基板70之背面Si界面75相接。
第14實施形態中之像素50p能獲得與第1實施形態中之像素50a相同之效果。
<關於強電場區域之形狀>
例如，如圖20所示，上述第1至第14實施形態中之像素50俯視下，形 成為被DTI82包圍。於DTI82之側壁，形成有PN接合區域，該PN接合區域係藉由形成P型固相擴散層83與N型固相擴散層84而獲得，該PN接合區域形成強電場區域。再者，於上述及以下說明中，PN接合區域當然包括僅由P型固相擴散層83與N型固相擴散層84構成之情形，但亦包括於該P型固相擴散層83與N型固相擴散層84之間存在空乏層區域之情形。
如圖20所示，PD71被N型固相擴散層84包圍。該N型固相擴散層84被P型固相擴散層83包圍。進而，P型固相擴散層83被DTI82包圍。
如上所述，由P型固相擴散層83與N型固相擴散層84形成PN接合區域，強電場區域形成於PD71周圍，藉此能提高飽和電荷量。以下，對PN接合區域之形狀加以說明，該PN接合區域如圖20所示，俯視下，飽和電荷量較呈直線形狀形成PN接合區域之情形時進而提高。
以下，作為第15至第19實施形態，對強電場區域之形狀進行說明，可將該第15至第19實施形態中之任一個實施形態與上述第1至第14實施形態中之任一實施形態組合。
又，於上述及以下說明中，列舉PN接合區域自DTI82側至PD71側，依序配置有P型固相擴散層83、N型固相擴散層84之情形為例進行說明，視PD71之構成，亦可為自DTI82側至PD71側，依序配置有N型固相擴散層84、P型固相擴散層83之PN接合區域。設置於DTI82之側壁之PN接合區域由包含第1雜質之第1雜質區域與包含第2雜質之第2雜質區域構成， 於將第1雜質設為N型雜質，將第2雜質設為P型雜質之情形時，或於將第1雜質設為P型雜質，將第2雜質設為N型雜質之情形時，可應用本技術。
又，上述及以下所說明之P型或N型表示針對特定材料，作為P型而發揮功能或作為N型而發揮功能之情形。此處，列舉使用Si基板70之像素為例進行了說明，因此列舉將針對Si(矽)作為P型而發揮功能之雜質當作P型雜質，將針對Si(矽)作為N型而發揮功能之雜質當作N型雜質之情形為例進行說明。
<第15實施形態>
圖21係應用本技術之第15實施形態中之像素50q之水平方向之剖視圖(俯視圖)。
第15實施形態中之像素50q呈於包圍PD71q之強電場區域具有凹凸之形狀。參照圖21所示之像素50q，著眼於像素50q中包含之PD71q-1時，包圍PD71q-1之邊之DTI82q呈具有凸部(凹部)之形狀形成。
此處，記為凸部繼續進行說明，相對於作為基準之邊是凸起還是凹陷根據作為基準之邊位於何處而不同。此處，將DTI82q中呈直線形狀連續地形成之部分(圖20中記為DTI82之部分)作為基準，將相對於該作為基準之DTI82q而突起之部分記為凸部，繼續進行說明。
根據DTI82q之形狀，P型固相擴散層83q亦形成為具有凸部之形狀。 進而，根據P型固相擴散層83q之形狀，N型固相擴散層84q亦形成為具有凸部(P型固相擴散層83q之凸部之部分將成為N型固相擴散層84q之凹部)之形狀。
藉由於P型固相擴散層83q設置凸部，能增大與N型固相擴散層84q相接之面積。因由P型固相擴散層83q與N型固相擴散層84q形成之PN接合區域會增大，故強電場區域會增大。藉由強電場區域變大，強電場區域內所能保持之電荷量增加，從而能提高飽和電荷量。
於圖21所示之像素50q中，例如，表示出了於包圍PD71q-1之4邊中之形成於左側之DTI82q-1之邊，形成有3個凸部之例。該凸部之數量僅為一例，只要形成有1個以上即可。又，形狀亦不限，亦可並非為四角形狀，而為其他形狀。作為其他形狀，於第16實施形態中可為如下所述之三角形狀。
又，於圖21所示之像素50q中，表示出了於包圍PD71q-1之4邊分別形成有3個凸部之例，亦可構成為於4邊中之至少1邊形成有凸部。例如，亦可如圖22所示之像素50q般，構成為於包圍PD71q之4邊中之1邊形成有凸部。
關於圖22所示之像素50q，著眼於像素50q中包含之PD71q-1時，於左側之DTI82q-1形成有凸部，於右側之DTI82q-2、上側之DTI82q-11及下側之DTI82q-12，未形成凸部。如此，亦可構成為於包圍PD71q之4邊 中之1邊形成有凸部，且強電場區域形成得較其他強電場區域大。
又，雖未圖示，但亦可構成為於4邊中之2邊或3邊設置凸部。
藉由設置凸部，能擴大強電場區域，但存在PD71q之受光面積縮小之可能性。凸部之大小可根據與PD71q之大小之關係而設定。又，如上所述，凸部之大小可藉由設定設置凸部之邊(設置於1至4邊中之哪條邊)而調整。又，藉由調整凸部本身之大小，亦能調整強電場區域之大小。
參照圖23，對凸部之大小進行說明。於圖23中，列舉包圍PD71之1邊為例進行說明。圖23A表示未形成圖20所示之凸部之情形時之1邊，圖23B表示形成有圖21或圖22所示之凸部之情形時之1邊。再者，於參照圖23所進行之說明中，未考慮層之厚度而進行說明。
參照圖23A，於未形成凸部之情形時，DTI82形成為直線形狀，沿著該DTI82形成有P型固相擴散層83。因此，P型固相擴散層83亦形成為直線形狀。將該P型固相擴散層83之長度設為長度L1。該長度L1相當於形成於PD71周圍之DTI82之上邊與下邊之間之距離。
參照圖23B，對形成有凸部之情形時進行說明。於圖23B中，列舉1邊形成有1個凸部之情形為例進行說明。參照圖23B，DTI82q形成為於直線上具有1個凸部之形狀，沿著該DTI82q形成有P型固相擴散層83q。因此，P型固相擴散層83q亦形成為直線與1個凸部結合而成之形狀。
將與該P型固相擴散層83q之凸部之高度相當之部分之長度設為長度L2。該長度L2相當於P型固相擴散層83q之形成為直線形狀之部分至凸部之前端之部分之長度。如圖23B所示，具有凸部之P型固相擴散層83q之長度成為長度(L1+2×L2)。
於將P型固相擴散層83未形成凸部之構造與於P型固相擴散層83形成有1個凸部之構造相比之情形時，藉由設置1個凸部，P型固相擴散層83之長度延長(2×L2)。P型固相擴散層83之長度等於與N型固相擴散層84q(圖23B於中未圖示)相接之部分之長度。藉此，藉由設置1個凸部，P型固相擴散層83與N型固相擴散層84相接之部分延長(2×L2)，PN接合面積增大，從而能擴大強電場區域。
藉由設置複數個凸部，能擴大P型固相擴散層83與N型固相擴散層84之接合區域，從而能擴大強電場區域。
凸部之長度L2亦取決於像素50q之大小，例如，可設定為10nm以上。又，於將未形成凸部之P型固相擴散層83之長度L1設定為1之情形時，形成有凸部之P型固相擴散層83q之長度L3設定為特定值以上，例如1.3倍以上。長度L3可根據1個凸部之長度L2或凸部之個數而調整。
如此形成為P型固相擴散層83q之長度L3大於包圍PD71q之4邊中平行配置之2邊，例如DTI82之上邊與下邊之間之長度，藉此能增大PN接合面 積，從而能擴大強電場區域。P型固相擴散層83q係沿著DTI82q而形成，因此P型固相擴散層83q之長度L3與DTI82q之側壁之長度相關，故而藉由形成為DTI82q之側壁之長度大於包圍PD71q之DTI82u中平行配置之DTI82q之間之長度，能增大PN接合面積，從而能擴大強電場區域。
如此於P型固相擴散層83形成凸部，藉此能擴大P型固相擴散層83與N型固相擴散層84之接合面積，因此能提高飽和電荷量。
參照圖24、圖25，對如此形成凸部之情形時之強電場區域之製造方法進行說明。此處，列舉於圖21所示之包圍PD71之4邊分別具有凸部之構造之情形為例繼續進行說明。
於步驟S51(圖24)中，準備形成DTI82之基板。於基板形成氧化矽膜200，向所形成之槽埋入絕緣膜(絕緣材料)201。作為氧化矽膜200，例如堆積LP-TEOS。
於步驟S52中，採用乾式蝕刻挖鑿氧化矽膜200之一部分、絕緣膜201之一部分、SiN之一部分、Si基板70之一部分。於該步驟S52中，形成深槽(deep trench)。就平面形狀而言，該深槽之形狀例如為如圖26所示之格子狀與凸部結合而成之形狀，深度至藉由此後之步驟中之固相擴散希望形成N型區域之區域之下端為止。
於步驟S53中，使用ALD(Atomic Layer Deposition，原子層沈積)方 法，於晶圓之整面，堆積包含P(磷)之氧化矽膜(PSG)202。藉由該步驟S53中之處理，於未形成深槽之晶圓之正面、深槽之側面及深槽之底面，形成PSG膜202。此處，使用P(磷)，因此PSG膜202成膜為N型膜。
於步驟S54中，執行熱擴散處理。於步驟S54中，對晶圓進行退火，藉此於PSG膜202與Si基板70接觸之區域，P(磷)自PSG膜202向Si基板70固相擴散。其結果，如圖20之步驟S54所示，形成N型雜質區域203。該N型雜質區域203係將成為N型固相擴散層84q之區域。
於步驟S55中，將晶圓上之PSG膜202去除。PSG膜202之去除例如可藉由使用氫氟酸之濕式蝕刻而進行。
於步驟S56中，採用乾式蝕刻進而挖鑿晶圓之深槽之底面之矽。此時，圖26所示之格子狀之串列之部分與凸部之溝槽之部分兩者被進而挖鑿。於此時點，如圖27所示，為形成有將成為N型固相擴散層84q之區域之狀態。於圖27所示之N型固相擴散層84q中，PD71側為大致直線形狀。
於步驟S54中，磷擴散至Si基板70內時，與溝槽(DTI82q)之凸部之形狀或個數相關地，如圖27所示，亦存在擴散至PD71側成為大致直線形狀為止之情形，而未必呈與溝槽之形狀相同之形狀地形成N型固相擴散層84q。可為如圖27所示之N型固相擴散層84q之形狀，亦可為如圖21所示之N型固相擴散層84q之形狀，無論為何種形狀均處於本技術之應用範圍內，且無論為何種形狀均能獲得相同之效果。
於步驟S57(圖25)中，使用ALD(Atomic Layer Deposition)方法，堆積包含B(硼)之氧化矽膜(BSG)205。藉由該步驟S57中之處理，於未形成深槽之晶圓之正面、深槽之側面及深槽之底面，形成BSG膜205。此處，使用B(硼)，因此BSG膜205成膜為P型膜。
於步驟S58中，執行熱擴散處理。於步驟S58中，對晶圓進行退火，藉此於BSG膜205與Si基板70接觸之區域，B(硼)自BSG膜205向Si基板70固相擴散。其結果，如圖25之步驟S58所示，形成P型雜質區域206。該P型雜質區域206係將成為P型固相擴散層83q(圖21)之區域。
於步驟S59中，將BSG膜205去除。BSG膜205之去除例如可藉由使用氫氟酸之濕式蝕刻而進行。
於步驟S60中，向溝槽內埋入多晶矽作為填充劑86p，並將堆積於晶圓上表面之無用多晶矽去除。又，亦形成像素電晶體或配線等。其後，自背面側將Si基板70薄膜化。該薄膜化進行至深槽之底部露出之程度為止。
如此形成具有如圖21或圖22所示之凸部之P型固相擴散層83q，藉此形成強電場區域被擴大之像素50q。
<第16實施形態>
圖28係應用本技術之第16實施形態中之像素50r之俯視圖。
第16實施形態中之像素50r與第15實施形態中之像素50q相同，呈於包圍PD71r之強電場區域具有凹凸之形狀。於圖28所示之像素50r之凸部為三角形狀之方面與圖21所示之像素50q不同，但於其他方面兩者基本相同，因此省略重複說明。
於圖28所示之像素50r中，表示出了於包圍PD71之4邊中之2邊形成有凸部之例。可構成為於包圍PD71之4邊中之至少1邊形成有凸部，亦可構成為於4邊中之1邊、2邊、3邊或4邊形成有凸部。
於圖28所示之像素50r中，例如，表示出了於包圍PD71r-1之4邊中形成於左側之DTI82r-1之邊形成有2個三角形狀之凸部之例。該凸部之數量僅為一例，只要形成有1個以上即可。又，形狀可為三角形狀，亦可為頂點帶有弧度或構成三角之邊並非直線而為曲線。又，亦可並非為三角形狀，而為接近半圓或橢圓之形狀、或者多角形。
形成三角形狀之凸部之情形時的凸部之高度取決於像素50q之大小，例如，可設定為10nm以上。又，與參照圖23所說明之情形相同，形成有凸部之P型固相擴散層83r之長度相對於未形成凸部之P型固相擴散層83之長度，設定為特定值以上，例如1.3倍以上。長度之調整可藉由1個凸部之高度、或凸部之個數而調整。
第16實施形態中之像素50r亦與第15實施形態中之像素50q相同，可 形成為P型固相擴散層83q之長度大於包圍PD71q之4邊中平行配置之2邊之間之長度，因此能增大PN接合面積，從而能擴大強電場區域。換言之，可形成為DTI82r之側壁之長度大於包圍PD71r之DTI82r中平行配置之DTI82r之間之長度，藉此能增大PN接合面積，從而能擴大強電場區域。
對如此形成凸部之情形時之強電場區域之製造方法進行說明。圖28所示之像素50r之製造方法基本上與圖21所示之像素50q相同，與參照圖24、圖25所說明之製造方法相同，因此省略相同部分之說明，而僅對不同方面追加說明。
於如像素50r般形成三角形狀之凸部之情形時，於步驟S52(圖24)中將形成深槽時之步驟分為2個步驟之方面與製造像素50q(圖21)時之步驟不同。
首先，於步驟S52-1中，採用乾式蝕刻挖鑿氧化矽膜200之一部分、絕緣膜201之一部分、SiN之一部分、Si基板70之一部分。藉由該步驟S52，形成深槽(deep trench)。就平面形狀而言，該深槽之形狀例如為凸部與如圖29所示之格子狀結合而成之形狀，深度至藉由此後之步驟中之固相擴散希望形成N型區域之區域之下端為止。
於步驟S52-2中，進而，採用濕式蝕刻挖鑿氧化矽膜200之一部分、絕緣膜201之一部分、SiN之一部分、Si基板70之一部分。採用濕式蝕 刻，以尤其是凸部之部分之形狀於結晶面一致之方式進行蝕刻，藉此就平面形狀而言，深槽之形狀例如為如圖30所示之凸部之部分形成為三角形狀之形狀，深度至藉由此後之步驟中之固相擴散希望形成N型區域之區域之下端為止。
如此將乾式蝕刻與濕式蝕刻組合，藉此形成所期望之形狀(於該情形時係指凸部為三角形狀)之深槽。於此後之步驟中，與參照圖24、圖25所說明之情形同樣地進行形成相當於N型固相擴散層84r之區域、或形成相當於P型固相擴散層83r之區域之步驟。
於圖31中，表示出了於步驟S56中採用乾式蝕刻進而挖鑿深槽之底面之矽後之像素50r的構成。於步驟S56中，進而挖鑿圖30所示之格子狀之串列之部分與三角形狀之凸部之溝槽之部分兩者。於此時點，如圖31所示，為形成有將成為N型固相擴散層84r之區域之狀態。
於步驟S54中，磷擴散至Si基板70內時，與溝槽(DTI82r)之凸部之形狀或個數相關，如圖31所示，形成形狀與溝槽之形狀大致相同之N型固相擴散層84r。或者，如參照圖27所說明，亦存在如下情形：與溝槽之凸部之形狀或個數相關，與溝槽之形狀不同，擴散至PD71側成為大致直線形狀為止。
藉此，並不僅限呈與溝槽之形狀相同之形狀地形成N型固相擴散層84r。可為與溝槽之形狀一致之N型固相擴散層84r，亦可為與溝槽之形狀 不一致之N型固相擴散層84r之形狀，無論為何種形狀均處於本技術之應用範圍內。
如此形成具有如圖28所示之三角形狀之凸部之P型固相擴散層83r，藉此形成強電場區域被擴大之像素50r。
<第17實施形態>
圖32係應用本技術之第17實施形態中之像素50s之俯視圖。
第17實施形態中之像素50s與第15實施形態中之像素50q相同，呈於包圍PD71r之強電場區域具有凹凸之形狀。圖32所示之像素50s於形成有微細之凹凸之方面與像素50q不同。
參照圖32，像素50s之俯視下之構成與圖20所示之像素50之俯視下之構成相同，形成為PD71s被DTI82s包圍，於DTI82s之側壁，形成有PN接合區域，該PN接合區域係藉由形成P型固相擴散層83s與N型固相擴散層84s而獲得。
若將包含DTI82s之部分放大，則如圖32之右圖所示。參照圖32之右圖，DTI82s-1之PD71s-1側呈凸凹形狀。與該呈凸凹形狀之DTI82s-1之形狀相同，P型固相擴散層83s-1之DTI82s-1側之面與PD71s-1側之面亦呈凸凹形狀。進而，與P型固相擴散層83s-1之凸凹形狀相同，N型固相擴散層84s-1之P型固相擴散層83s-1側亦呈凸凹形狀。
藉由使P型固相擴散層83s呈具有微細之凸凹之形狀，能增大P型固相擴散層83s與N型固相擴散層84s相接之接合面積。藉此，能擴大由P型固相擴散層83s與N型固相擴散層84s構成之強電場區域，從而能提高飽和電荷量。
第17實施形態中之像素50s亦與第15實施形態中之像素50q相同，可形成為P型固相擴散層83s之長度大於包圍PD71s之4邊中平行配置之2邊之間之長度，因此能增大PN接合面積，從而能擴大強電場區域。換言之，藉由形成為DTI82s之側壁之長度大於包圍PD71s之DTI82s中平行配置之DTI82s之間之長度，能增大PN接合面積，從而能擴大強電場區域。
對如此形成微細之凹凸之情形時之強電場區域之製造方法進行說明。圖32所示之像素50s之製造方法直至途中為止皆與圖21所示之像素50q之步驟相同。藉由執行步驟S51(圖24)至步驟S56之處理，使在深槽之側壁形成將成為N型固相擴散層84s之區域為止之步驟於像素50s之製造步驟中亦同樣地進行。
關於在深槽之側壁形成將成為N型固相擴散層84s之區域後之處理，參照圖33進行說明。
有一種於多晶矽之表面形成凹凸而增大表面面積之方法被提出，此時獲得之多晶矽根據其表面狀態，有時被稱為粗面多晶矽(Rugged Polysilicon)。此處，列舉藉由形成粗面多晶矽，而於DTI82s形成凹凸形狀，於P型固相擴散層83s或N型固相擴散層84s亦形成凸凹形狀之情形為例進行說明。
於步驟S101(圖33)中，相對於在深槽之側壁形成有將成為N型固相擴散層84s之區域之Si基板70，於溝槽之側壁形成凹凸形狀(粗面多晶矽之膜)。將粗面多晶矽之膜記為RP膜301。RP膜301例如可藉由於氧化矽膜上形成摻雜多晶矽膜與非晶矽膜，並對該非晶矽膜實施特定粗面化處理而形成。
步驟S102係與步驟S57(圖25)相同之步驟，使用ALD方法，堆積包含B(硼)之氧化矽膜(BSG)205。藉由該步驟S102中之處理，於未形成深槽之晶圓之正面、深槽之側面且RP膜301上、及深槽之底面，形成BSG膜205。此處，使用B(硼)，因此BSG膜205被成膜為P型膜。
步驟S103係與步驟S58、步驟S59(圖25)相同之步驟，首先，執行熱擴散處理。藉由對晶圓實施退火，於BSG膜205與Si基板70接觸之區域，B(硼)自BSG膜205向Si基板70固相擴散。其結果，如圖33之步驟S103所示，形成P型雜質區域206。該P型雜質區域206係將成為P型固相擴散層83s(圖32)之區域。
關於硼之固相擴散，因RP膜301會成為擴散阻礙層，故擴散至溝槽側之側壁內之硼會變得不均勻。由於硼之擴散會變得不均勻，故而如圖33 之步驟S103所示，會於P型雜質區域206形成凹凸。藉由P型雜質區域206成為具有凹凸之形狀，與既已形成之N型雜質區域203相接之部分成為具有凹凸之形狀，因此能使P型固相擴散層83s與N型固相擴散層84s之相接接合面積較硼均勻擴散時有所增大。
熱處理後，將BSG膜205去除。BSG膜205之去除例如可藉由使用氫氟酸之濕式蝕刻而進行。
步驟S104係與步驟S60(圖25)相同之步驟，向溝槽內埋入多晶矽作為填充劑86p，並將堆積於晶圓上表面之無用多晶矽去除。又，亦形成像素電晶體或配線等。其後，自背面側將Si基板70薄膜化。該薄膜化進行至深槽之底部露出之程度為止。
如此形成具有如圖32所示之微細之凹凸之P型固相擴散層83s，藉此形成強電場區域被擴大之像素50s。
<第18實施形態>
圖34係應用本技術之第18實施形態中之像素50t之俯視圖。
第18實施形態中之像素50t為了擴大強電場區域，而於PD71之一部分形成有強電場擴大區域。強電場擴大區域係為了擴大強電場區域而形成之PN接合區域，於圖34中，表示出了如下示例：於PD71t-1之區域之四角分別形成有四角形狀之強電場區域，於PD71t-2之區域之中央形成有十字形 之強電場區域。
分別形成於PD71t-1之區域之四角的四角形狀之強電場區域於中心部形成有DTI82t-21，於其周圍形成有P型固相擴散層83t-21。進而，於P型固相擴散層83t-21周圍形成有N型固相擴散層84t-21。此種構成為與形成於包圍PD71t之DTI82t之強電場區域相同之構成。
N型固相擴散層84t-21之一部分為與形成於DTI82t-1之側壁之N型固相擴散層84t-1共有。又，N型固相擴散層84t-21之一部分為與形成於DTI82t-11之側壁之N型固相擴散層84t-11共有。
形成於PD71t-2之區域之十字形之強電場區域於十字(cross)形狀上形成有DTI82t-22，於其周圍形成有P型固相擴散層83t-22。進而，於P型固相擴散層83t-22周圍形成有N型固相擴散層84t-22。此種構成為與形成於包圍PD71t之DTI82t之強電場區域相同之構成。
N型固相擴散層84t-22之一部分，換言之，十字前端部分之N型固相擴散層84t-22為與形成於DTI82t-2之側壁之N型固相擴散層84t-3、形成於DTI82t-3之側壁之N型固相擴散層84t-4、形成於DTI82t-11之側壁之N型固相擴散層84t-11、及形成於DTI82t-12之側壁之N型固相擴散層84t-12分別共有。
於圖34所示之例中，表示出了四角形狀之強電場區域與十字形之強 電場區域，但亦可為其他形狀。又，表示出了四角形狀之強電場區域與十字形之強電場區域形成於1個像素50t內之例，但無需形成不同形狀之強電場區域，而亦可全部為四角形狀之強電場區域或十字形之強電場區域。
又，於圖34中，表示出了於PD71t-1之四角形成有四角形狀之強電場區域之情形，但亦可並非為4個強電場區域，而為1、2或3個強電場區域形成於PD71t-1之四角中之任一個角。
又，於圖34中，表示出了於PD71t-2形成有十字形之強電場區域之情形，但亦可並非為十字形，而為形成有十字形之一部分例如L字形之強電場區域，或形成有僅呈縱條(或橫條)之強電場區域之形狀。
又，亦可與第15至第17實施形態之像素50q至50s組合，而構成為在形成於包圍PD71t之DTI82t之側壁之強電場區域形成有凹凸。
如此於包圍PD71t之DTI82t以外之區域形成包含P型固相擴散層83t與N型固相擴散層84t之強電場擴大區域，藉此能擴大設置於1個像素50t之強電場區域，從而能提高飽和電荷量。
第18實施形態中之像素50t亦與第15實施形態中之像素50q相同，可形成為P型固相擴散層83t之長度大於包圍PD71t之4邊中平行配置之2邊之間之長度，因此能增大PN接合面積，從而能擴大強電場區域。
於第18實施形態之像素50t中，P型固相擴散層83t之長度並非僅包含DTI82t之側壁之長度，亦包含形成於PD71t之四角之四角形狀之強電場區域中包含之P型固相擴散層83t之長度、或呈十字形形成於PD71t之強電場區域中包含之P型固相擴散層83t之長度，因此如上所述，可形成為P型固相擴散層83t之長度大於包圍PD71t之4邊中平行配置之2邊之間之長度。
藉此，換言之，可形成為DTI82t之側壁之長度大於包圍PD71t之DTI82t中平行配置之DTI82t之間之長度，能增大PN接合面積，從而能擴大強電場區域。
對如此於PD71t之區域形成有強電場區域之像素50t之製造方法進行說明。圖34所示之像素50t之製造方法可按與參照圖24、圖25所說明之圖21所示之像素50q相同之步驟進行製造，故而此處省略說明。但於步驟S52(圖24)中形成之DTI82t之形狀不同，因此就該方面追加說明。
於步驟S52中，採用乾式蝕刻挖鑿氧化矽膜200之一部分、絕緣膜201之一部分、SiN之一部分、Si基板70之一部分，藉此形成深槽(deep trench)。就平面形狀而言，該深槽之形狀例如供形成如圖35所示之格子狀之DTI82t、形成四角形狀之強電場區域之部分之DTI82t-21、及形成十字形之強電場區域之部分之DTI82t-22。所形成之溝槽之深度至藉由此後之步驟中之固相擴散希望形成N型區域之區域之下端為止。
如此，採用乾式蝕刻，於形成強電場區域之部分，以所期望之形狀 形成深槽。於此後之步驟中，與參照圖24、圖25所說明之情形同樣地進行形成相當於N型固相擴散層84r之區域、或形成相當於P型固相擴散層83r之區域之步驟。
如此形成如圖34所示之包括四角形狀或十字形之強電場區域在內之強電場區域，藉此形成強電場區域被擴大之像素50t。
<第19實施形態>
圖36係應用本技術之第19實施形態中之像素50u之俯視圖。
第19實施形態中之像素50u形成為包圍PD71u之DTI82u之一部分斷開。參照圖36，沿圖中左右方向(橫向)形成之DTI82u-11形成為一部分斷開。其他DTI82u例如DTI82u-12形成為不斷開。
若將包含DTI82u-11之部分放大，則如圖36之右圖所示。參照圖36之右圖，DTI82u-11形成為存在斷開部分。該斷開部分形成於包圍PD71u-1之DTI82u中之DTI82u-11與DTI82u-2之間。換言之，於圖36所示之例中，於PD71-1之右上方設置有DTI82u之斷開部分。
DTI82-11之斷開部分被P型固相擴散層83u覆蓋。
形成於DTI82u-11之圖中上側之P型固相擴散層83u-10與形成於DTI82-11之圖中下側之P型固相擴散層83u-11形成為於DTI82u-11之斷開 部分相接。藉此，如圖36所示，DTI82u-11之斷開部分形成為被P型固相擴散層83u覆蓋。
參照形成於DTI82u-11之圖中上側之P型固相擴散層83u-10，P型固相擴散層83u-10於DTI82u-11之斷開部分呈圓弧形狀(曲面形狀)。又，參照形成於DTI82u-11之圖中下側之P型固相擴散層83u-10，P型固相擴散層83u-11於DTI82u-11之斷開部分呈圓弧形狀(曲面形狀)。
藉由使P型固相擴散層83u成為曲面形狀，與N型固相擴散層84u相接之部分(接合面)會增大，因此能擴大強電場區域，從而提高飽和電荷量。
於圖32所示之例中，關於DTI82u之斷開部分，例如，著眼於PD71u-1時，表示出了形成於右上方之一個部位之情形，但斷開部分之位置或個數並不限定於圖32所示之位置或個數。
例如，DTI82u之斷開部分亦可分別形成於與PD71u相對之四角。又，例如，DTI82u之斷開部分亦可形成於邊之中央。又，例如，DTI82u之斷開部分亦可於1邊形成有複數個。該於1邊形成有複數個之情形時之一例見圖37所示。
圖37係表示應用本技術之第19實施形態中的像素50u之另一構成之俯視圖。圖37所示之像素50u於DTI82u之1邊形成有複數個斷開部分。
若將包含DTI82u-2之部分放大，則如圖37之右圖所示。參照圖37之右圖，DTI82u-2形成為不連續地形成而具有斷開部分。DTI82u-2由複數個DTI82u-2構成，各DTI82u-2被P型固相擴散層83u包圍。形成於DTI82u-2之圖中左側之P型固相擴散層83u-2與形成於DTI82u-2之圖中下側之P型固相擴散層83u-11形成為於DTI82-11之斷開部分相接。
藉此，如圖37所示，於DTI82-2之斷開部分，DTI82-2形成為被P型固相擴散層83u覆蓋，因此各個DTI82u-2形成為被P型固相擴散層83u包圍之形狀。
如此以包圍各個DTI82u之方式形成P型固相擴散層83u，藉此增大與N型固相擴散層84u相接之部分(接合面)，因此能增大強電場區域，從而提高飽和電荷量。
於圖37之左圖中，各個DTI82u被圖示為四角形狀，於圖37之右圖中，各個DTI82u被圖示為橢圓形。各個DTI82u之形狀可為四角形狀，亦可為橢圓形，又亦可為其他形狀。若以如橢圓般包含曲線之形狀形成各個DTI82u，則能進一步增大與N型固相擴散層84u相接之部分(接合面)。
亦可與上述第15至第18實施形態之像素50q至50t組合，而構成為在形成於包圍PD71t之DTI82u之側壁之強電場區域形成有凹凸，或構成為在PD71u之區域形成有強電場區域。
第19實施形態中之像素50u亦與第15實施形態中之像素50q相同，可形成為P型固相擴散層83s之長度大於包圍PD71s之4邊中平行配置之2邊之間之長度，因此能增大PN接合面積，從而能擴大強電場區域。
對如此不連續地形成DTI82u之情形時之強電場區域之製造方法進行說明。圖36或圖37所示之像素50t之製造方法可按與參照圖24、圖25所說明之圖21所示之像素50q相同之步驟進行製造，故而此處省略說明。但於步驟S52(圖24)中形成之溝槽之形狀不同，因此就該方面追加說明。
於步驟S52中，採用乾式蝕刻挖鑿氧化矽膜200之一部分、絕緣膜201之一部分、SiN之一部分、Si基板70之一部分，藉此形成深槽(deep trench)。就平面形狀而言，該深槽之形狀例如於形成圖37所示之不連續之DTI82u之情形時，供形成呈如圖38所示之格子狀但不連續地形成之DTI82u。所形成之溝槽之深度至藉由此後之步驟中之固相擴散希望形成N型區域之區域之下端為止。
如此，採用乾式蝕刻，於形成強電場區域之部分，以所期望之形狀形成深槽。於此後之步驟S53、步驟S54(圖24)中，形成相當於N型固相擴散層84u之區域。於該步驟中形成之N型固相擴散層84u係以於DTI82u之斷開部分接合之狀態形成。
又，於步驟S57、步驟S58(圖25)中，形成相當於P型固相擴散層83u之區域。該步驟中形成之P型固相擴散層83u係以於DTI82u之斷開部分接 合之狀態形成。
如此，形成於如圖36或圖37所示之DTI82u具有斷開部分，且於該斷開部分強電場區域被擴大之像素50t。
根據第15至第19實施形態，能增大固相擴散層之PN接合面積，從而能增加飽和電荷量。
<第20實施形態>
圖39係應用本技術之第20實施形態中之像素50v之俯視圖。
第20實施形態中之像素50v呈於包圍PD71v之強電場區域具有凹凸之形狀。此種構成與圖21所示之第15實施形態中之像素50q相同，但於凸部形成為放射狀之方面不同。
參照圖39所示之像素50v，著眼於像素50v中包含之PD71v-1時，包圍PD71v-1之邊之DTI82v形成為具有凸部之形狀。將DTI82v中呈直線形狀連續地形成之部分設為基準，將相對於該作為基準之DTI82v突起之部分設為凸部時，該凸部形成為放射狀。
於圖39所示之例中，表示出了於像素50v之大致中央形成有傳輸電晶體80(之閘極)之情形。如此，於傳輸電晶體80形成於中央部分之情形時，形成為凸部之前端朝向傳輸電晶體80之方向。
根據具有此種凸部之DTI82v之形狀，P型固相擴散層83v亦形成為具有凸部之形狀。進而，根據P型固相擴散層83v之形狀，N型固相擴散層84v亦形成為具有凸部之形狀。
藉由於P型固相擴散層83v設置凸部，能增大與N型固相擴散層84v相接之面積。因由P型固相擴散層83v與N型固相擴散層84v形成之PN接合區域增大，故強電場區域增大。藉由強電場區域變大，強電場區域內所能保持之電荷量增加，從而能提高飽和電荷量。
此處，參照圖40，對藉由呈放射狀，換言之，以凸部之前端朝向傳輸電晶體80側之方式形成凸部而獲得之效果進行說明。
圖40A表示將圖21所示之PD71q之一部分放大後之圖，以作比較使用。圖40B係將圖39所示之PD71v之一部分放大後之圖。參照圖40A，相對於呈直線形狀連續地形成之DTI82q垂直地形成有凸部之情形時，儲蓄於PD71q之角之部分之電子避開凸部到達傳輸電晶體80並被讀出。若形成較大凸部(較長凸部)，則儲蓄於角之部分之電子必須繞遠方能到達傳輸電晶體80。若凸部變大，則儲蓄於PD71q之角之部分之電子變得難以讀出。
參照圖40B，相對於呈直線形狀連續地形成之DTI82v傾斜且朝向傳輸電晶體80地形成有凸部之情形時，儲蓄於PD71v之角之部分之電子亦會避開凸部到達傳輸電晶體80並被讀出，該方面與圖40A所示之PD71q之情 形相同。然而，於PD71v之情形時，藉由傾斜地形成凸部，於PD71v之角之部分，開設於傳輸電晶體80側之部分變大，從而能形成電子易於流通之路徑。
藉此，於PD71v之情形時，儲蓄於PD71v之角之部分之電子亦易於移動至傳輸電晶體80，從而能防止讀出困難。又，雖未圖示，但不僅PD71v之角之部分，其他部分亦出現朝向傳輸電晶體80v側之路經，因此成為易於讀出之構造。
如此形成為凸部之前端朝向傳輸電晶體80(之閘極)側，藉此能提高傳輸電晶體80中之讀出效率。藉此，根據形成有傳輸電晶體80之閘極之位置，例如，亦可形成如圖41所示之構成。
關於圖41所示之PD71v'(為了與圖39所示之PD71v區分開來而劃上虛線加以記載)，傳輸電晶體80v'之閘極形成於PD71v'之4個角中之1個角附近。即便於此種位置形成有傳輸電晶體80v'之情形時，亦以朝向該傳輸電晶體80v'之方式，形成凸部。
於圖41所示之例中，於配置有傳輸電晶體80v'之角之對角之2邊，分別形成有凸部，而形成為該凸部之前端朝向傳輸電晶體80v'。
第20實施形態亦可與上述第1至第19實施形態中之任一者組合。
<第21實施形態>
圖42、圖43係表示應用本技術之第21實施形態中的像素50w之構成例之圖。
圖21之實施形態中之像素50w亦與上述例如第15實施形態中之像素50q(圖21)相同，呈於包圍PD71w之強電場區域具有凸部之形狀。此處，如圖42所示，列舉於包圍PD71w之4邊分別設置有1個凸部之情形為例，又，列舉垂直地形成之情形為例，繼續進行說明。
圖42所示之PD71w之構成與圖21所示之PD71q相同，但於1邊僅形成有1個凸部之方面不同。於圖42所示之PD71w中，沿著線段A-A'之剖視圖見圖43所示。
於線段A-A'之部分，形成有凸部。此處，構成凸部之DTI82w'、P型固相擴散層83w'、N型固相擴散層84w'為了與凸部以外之部分之DTI82w、P型固相擴散層83w、N型固相擴散層84w區分開來而劃上虛線加以記載。
參照圖43，於PD71w之兩側，形成有貫通之DTI82。與此相對地，凸部之部分形成有非貫通之DTI82w'而並非貫通之DTI82w。換言之，凸部之部分所形成之DTI82w'係以於晶載透鏡76w側殘存構成PD71w之部分之狀態形成。
此處，再次參照圖20與圖21。圖20係未形成凸部之情形時之PD71之俯視圖，圖21係形成有凸部之情形時之PD71q之俯視圖。如參照圖21所說明，藉由設置凸部，能擴大強電場區域。然而，存在PD71q之受光面積縮小之可能性。
於對圖20所示之PD71之區域與圖21所示之PD71q之區域進行比較之情形時，圖20所示之PD71之區域較圖21所示之PD71q之區域大與無凸部相應之量。
圖20例如相當於沿著圖43之線段B-B'之部分切斷時之俯視圖，圖21例如相當於沿著圖43之線段A-A'之部分切斷時之俯視圖。藉此，即便於形成有凸部之情形時，於光入射面側，亦如圖20所示，PD71w之區域變大，從而能藉由形成凸部，防止感度劣化。另一方面，於與光入射面側分開之區域，如圖21所示，藉由形成凸部，能使PN接合區域擴大，從而使強電場區域擴大。
如此，能避免感度劣化地增加飽和電荷量。
第21實施形態可與第15實施形態中之像素50q(圖21)、第16實施形態中之像素50r(圖28)、第18實施形態中之像素50t、第20實施形態中之像素50v(圖39)組合。即，構成為具有凸部時，該凸部可形成為非貫通。
如此，相當於凸部之部分形成為非貫通，而凸部以外之部分形成為 貫通之情形時，藉由製造時使DTI82之寬度不同，能形成非貫通之部分與貫通之部分。再次參照圖43。將凸部之DTI82w'之寬度設為寬度L1，將凸部以外之DTI82w之寬度設為寬度L2。寬度L1係較寬度L2窄之寬度。
如此，若使寬度不同，則於形成溝槽時之步驟中，根據負載效應，寬度較窄時溝槽之深度變淺，寬度較寬時溝槽之深度變深。於該情形時，寬度L1之溝槽變淺，寬度L2之溝槽變深。
例如，參照圖24至27，對具有凸部之強電場區域之製造方法進行了說明，但於步驟S52中，採用乾式蝕刻挖鑿矽基板。作為該乾式蝕刻，例如可使用RIE(Reactive Ion Etching，反應式離子蝕刻)。而且，若採用乾式蝕刻形成溝槽，則根據負載效應，寬度較窄時較寬度較寬時，溝槽更淺。
凸部之DTI82w'之深度可藉由調整寬度L1，而形成為所期望之深度。藉此，即便相當於凸部之部分形成為非貫通，而凸部以外之部分形成為貫通之情形時，亦無需追加製程，即可形成深度不同之DTI82。
第1至第21實施形態亦可應用於以下所說明之攝像裝置1。以下，對攝像裝置1進行說明。
[攝像裝置1之功能構成]
圖44係表示本發明之一實施形態之攝像裝置(攝像裝置1)的功能構成 之一例之方塊圖。
圖44之攝像裝置1例如包含輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
於像素陣列部540，呈陣列狀反覆配置有像素541。更具體而言，包含複數個像素之像素共有單元539成為反覆單位，其呈由列方向與行方向構成之陣列狀反覆配置。再者，於本說明書中，為了方便起見，有時將列方向稱為H方向，將與列方向正交之行方向稱為V方向。於圖44之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D分別具有光電二極體PD(如下述圖49等所圖示)。像素共有單元539為共有1個像素電路(下述圖46之像素電路210)之單位。換言之，每4個像素(像素541A、541B、541C、541D)具有1個像素電路(下述像素電路210)。藉由使該像素電路以時分方式動作，而依序讀出像素541A、541B、541C、541D各自之像素信號。像素541A、541B、541C、541D例如呈2列×2行配置。於像素陣列部540，與像素541A、541B、541C、541D一併，進而設置有複數根列驅動信號線542及複數根垂直信號線(行讀出線)543。列驅動信號線542驅動像素陣列部540中沿著列方向並列排列之複數個像素共有單元539各者中包含之像素541。驅動像素共有單元539中沿著列方向並列排列之各像素。於像素共有單元539設置有複數個電晶體，下文會參照圖4詳細地進行說明。為了分別驅動該等複數個電晶體，而於1個像素共有單元539連接有複數根列驅動信號線 542。於垂直信號線(行讀出線)543連接有像素共有單元539。自像素共有單元539中包含之像素541A、541B、541C、541D分別經由垂直信號線(行讀出線)543讀出像素信號。
列驅動部520例如包含決定用以驅動像素之列之位置之列位址控制部即列解碼器部、及產生用以驅動像素541A、541B、541C、541D之信號之列驅動電路部。
行信號處理部550例如連接於垂直信號線543，具備像素541A、541B、541C、541D(像素共有單元539)與形成源極隨耦電路之負荷電路部。行信號處理部550亦可具有將經由垂直信號線543自像素共有單元539讀出之信號放大之放大電路部。行信號處理部550亦可具有雜訊處理部。於雜訊處理部中，例如，自被作為光電轉換之結果而自像素共有單元539讀出之信號中去掉系統之雜訊位準。
行信號處理部550例如具有類比數位轉換器(ADC)。於類比數位轉換器中，將自像素共有單元539讀出之信號或經上述雜訊處理後之類比信號轉換成數位信號。ADC例如包含比較器部及計數器部。於比較器部中，對作為轉換對象之類比信號和作為與類比信號進行比較之比較對象之參照信號進行比較。於計數器部中，計測至比較器部中之比較結果反轉為止之時間。行信號處理部550亦可包含進行掃描讀出行之控制之水平掃描電路部。
時序控制部530基於輸入至裝置之基準時脈信號或時序控制信號，將控制時序之信號供給至列驅動部520及行信號處理部550。
圖像信號處理部560係對藉由光電轉換而獲得之資料即藉由攝像裝置1之攝像動作而獲得之資料實施各種信號處理之電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保持部。圖像信號處理部560亦可包含處理器部。
於圖像信號處理部560中執行之信號處理之一例為色調曲線修正處理，該色調曲線修正處理為如下處理：於加以AD轉換後之攝像資料為拍攝較暗被攝體所得之資料之情形時，使其具有較多階調，於加以AD轉換後之攝像資料為拍攝較亮被攝體所得之資料之情形時，減少階調。於該情形時，較理想為：將是基於哪種色調曲線修正攝像資料之階調預先記憶於圖像信號處理部560之資料保持部，或將色調曲線之特性資料預先記憶於圖像信號處理部560之資料保持部。
輸入部510A例如係用以將上述基準時脈信號、時序控制信號及特性資料等自裝置外部輸入至攝像裝置1者。時序控制信號例如為垂直同步信號及水平同步信號等。特性資料例如為供記憶於圖像信號處理部560之資料保持部中者。輸入部510A例如包含輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用以輸入資料之外部端子。輸入電路部512係用以將 輸入至輸入端子511之信號取入攝像裝置1之內部者。於輸入振幅變更部513中，將藉由輸入電路部512而取入之信號之振幅變更成易於在攝像裝置1之內部利用之振幅。於輸入資料轉換電路部514中，變更輸入資料之資料行之排列。輸入資料轉換電路部514例如由串行並行轉換電路構成。於該串行並行轉換電路中，將作為輸入資料而接收到之串行信號轉換成並行信號。再者，於輸入部510A中，亦可省略輸入振幅變更部513及輸入資料轉換電路部514。電源供給部基於自外部供給至攝像裝置1之電源，供給對攝像裝置1內部所需之各種電壓設定之電源。
攝像裝置1與外部記憶體器件連接時，亦可於輸入部510A設置接收來自外部記憶體器件之資料之記憶體介面電路。外部記憶體器件例如為快閃記憶體、SRAM及DRAM等。
輸出部510B將圖像資料輸出至裝置外部。該圖像資料例如為藉由攝像裝置1拍攝所得之圖像資料、及藉由圖像信號處理部560加以信號處理後之圖像資料等。輸出部510B例如包含輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515例如由並行串行轉換電路構成，於輸出資料轉換電路部515中，將攝像裝置1之內部使用之並行信號轉換成串行信號。輸出振幅變更部516變更攝像裝置1之內部使用之信號之振幅。加以變更後之振幅之信號易於供連接於攝像裝置1外部之外部器件利用。輸出電路部517係自攝像裝置1之內部向裝置外部輸出資料之電路，藉由輸出 電路部517，驅動連接於輸出端子518之攝像裝置1外部之配線。於輸出端子518中，自攝像裝置1向裝置外部輸出資料。於輸出部510B中，亦可省略輸出資料轉換電路部515及輸出振幅變更部516。
攝像裝置1與外部記憶體器件連接時，亦可於輸出部510B設置向外部記憶體器件輸出資料之記憶體介面電路。外部記憶體器件例如為快閃記憶體、SRAM及DRAM等。
[攝像裝置1之概略構成]
圖45及圖46表示攝像裝置1之概略構成之一例。攝像裝置1具備3個基板(第1基板100、第2基板260、第3基板300)。圖45模式性地表示第1基板100、第2基板260、第3基板300各自之平面構成，圖46模式性地表示相互積層之第1基板100、第2基板260及第3基板300之剖面構成。圖46對應於圖45所示之III-III'線沿著之剖面構成。攝像裝置1係將3個基板(第1基板100、第2基板260、第3基板300)貼合而構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板260包含半導體層260S及配線層260T。第3基板300包含半導體層300S及配線層300T。此處，為了方便起見，將第1基板100、第2基板260及第3基板300各基板中包含之配線及其周圍之層間絕緣膜合併稱為設置於各個基板(第1基板100、第2基板260及第3基板300)之配線層(100T、260T、300T)。第1基板100、第2基板260及第3基板300依序積層，沿著積層方向，依序配置半導體層100S、配線層100T、半導體層260S、配線層260T、配線層300T及 半導體層300S。關於第1基板100、第2基板260及第3基板300之具體構成，將於下文敍述。圖46所示之箭頭表示光L向攝像裝置1之入射方向。於本說明書中，為了方便起見，於以後之剖視圖中，有時將攝像裝置1中之光入射側稱為「下」、「下側」、「下方」，將與光入射側相反之側稱為「上」、「上側」、「上方」。又，於本說明書中，為了方便起見，關於具備半導體層與配線層之基板，有時將配線層之側稱為正面，將半導體層之側稱為背面。再者，說明書之記載並不限定於上述叫法。攝像裝置1例如為光自具有光電二極體之第1基板100之背面側入射之背面照射型攝像裝置。
像素陣列部540及像素陣列部540中包含之像素共有單元539皆為使用第1基板100及第2基板260兩者而構成。於第1基板100，設置有像素共有單元539所具有之複數個像素541A、541B、541C、541D。該等像素541分別具有光電二極體(下述光電二極體PD)及傳輸電晶體(下述傳輸電晶體TR)。於第2基板260，設置有像素共有單元539所具有之像素電路(下述像素電路210)。像素電路讀出自像素541A、541B、541C、541D各自之光電二極體經由傳輸電晶體而傳輸之像素信號，或重設光電二極體。該第2基板260除了此種像素電路以外，進而具有沿著列方向延伸之複數根列驅動信號線542、及沿著行方向延伸之複數根垂直信號線543。第2基板260進而具有沿著列方向延伸之電源線544。第3基板300例如具有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如於第1基板100、第2基板260及第3基板300之積層方向(以下，簡稱積層方向)上，設置於一部分與像素陣 列部540重合之區域。更具體而言，列驅動部520於積層方向上，設置於與像素陣列部540之H方向之端部附近重合之區域(圖45)。行信號處理部550例如於積層方向上，設置於一部分與像素陣列部540重合之區域。更具體而言，行信號處理部550於積層方向上，設置於與像素陣列部540之V方向之端部附近重合之區域(圖45)。雖省略了圖示，但輸入部510A及輸出部510B亦可配置於第3基板300以外之部分，例如亦可配置於第2基板260。或者，亦可將輸入部510A及輸出部510B設置於第1基板100之背面(光入射面)側。再者，作為其他稱呼，設置於上述第2基板260之像素電路有時會被稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路。於本說明書中，使用稱呼“像素電路”。
第1基板100與第2基板260例如藉由貫通電極(下述圖49之貫通電極120E、121E)而電性連接。第2基板260與第3基板300例如經由接點部261、262、305、302而電性連接。於第2基板260設置有接點部261、262，於第3基板300設置有接點部305、302。第2基板260之接點部261與第3基板300之接點部305相接，第2基板260之接點部262與第3基板300之接點部302相接。第2基板260具有設置有複數個接點部261之接點區域261R、及設置有複數個接點部262之接點區域262R。第3基板300具有設置有複數個接點部305之接點區域305R、及設置有複數個接點部302之接點區域302R。接點區域261R、305R於積層方向上，設置於像素陣列部540與列驅動部520之間(圖46)。換言之，接點區域261R、305R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板260)於積層方向上重疊之區域、或其附近區域。接點區域261R、305R例如配置於此種區域 之H方向之端部(圖45)。於第3基板300中，例如，於與列驅動部520之一部分具體而言為列驅動部520之H方向之端部重疊之位置，設置有接點區域305R(圖45、圖46)。接點部261、305例如將設置於第3基板300之列驅動部520與設置於第2基板260之列驅動線542連接。接點部261、305例如亦可將設置於第3基板300之輸入部510A與電源線544及基準電位線(下述基準電位線VSS)連接。接點區域262R、302R於積層方向上，設置於像素陣列部540與行信號處理部550之間(圖46)。換言之，接點區域262R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板260)於積層方向上重疊之區域、或其附近區域。接點區域262R、302R例如配置於此種區域之V方向之端部(圖45)。於第3基板300中，例如，於與行信號處理部550之一部分具體而言為行信號處理部550之V方向之端部重疊之位置，設置有接點區域305R(圖45、圖46)。接點部262、302例如係用以將自像素陣列部540所具有之複數個像素共有單元539各者輸出之像素信號(與藉由光電二極體中之光電轉換而產生之電荷之量對應之信號)連接至設置於第3基板300之行信號處理部550。像素信號被自第2基板260傳送至第3基板300。
如上所述，圖46係攝像裝置1之剖視圖之一例。第1基板100、第2基板260、第3基板300經由配線層100T、260T、300T而電性連接。例如，攝像裝置1具有將第2基板260與第3基板300電性連接之電性連接部。具體而言，利用由導電材料形成之電極形成接點部261、262、305、302。導電材料例如由銅(Cu)、鋁(Al)、金(Au)等金屬材料形成。接點區域261R、262R、305R、302R例如藉由將作為電極而形成之配線彼此直接接合，而 將第2基板與第3基板電性連接，由此能實現第2基板260與第3基板300之信號之輸入及/或輸出。
將第2基板260與第3基板300電性連接之電性連接部可設置於所期望之部位。例如，可如圖46中針對接點區域261R、262R、305R、302R所述般，設置於與像素陣列部540於積層方向上重疊之區域。又，亦可將電性連接部設置於不與像素陣列部540於積層方向上重疊之區域。具體而言，亦可設置於與配置於像素陣列部540外側之周邊部於積層方向上重疊之區域。
於第1基板100及第2基板260，例如設置有連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板260(圖46)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖45)。例如，連接孔部H1於H方向上配置於較像素陣列部540靠外側，連接孔部H2於V方向上配置於較像素陣列部540靠外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空洞，亦可至少一部分包含導電材料。例如，存在將作為輸入部510A及/或輸出部510B而形成之電極與接合線連接之構成。或者，存在將作為輸入部510A及/或輸出部510B而形成之電極與設置於連接孔部H1、H2之導電材料連接之構成。可將設置於連接孔部H1、H2之導電材料埋入連接孔部H1、H2之一部分或全部中，亦可將導電材料形成於連接孔部H1、H2之側壁。
再者，於圖46中，圖示出了於第3基板300設置有輸入部510A、輸出部510B之構造，但並不限定於此。例如，亦可藉由經由配線層260T、300T將第3基板300之信號傳送至第2基板260，而將第2基板260設置於輸入部510A及/或輸出部510B。同樣地，亦可藉由經由配線層100T、260T將第2基板260之信號傳送至第1基板1000，而將第1基板100設置於輸入部510A及/或輸出部510B。
圖4係表示像素共有單元539之構成之一例之等效電路圖。像素共有單元539包含複數個像素541(於圖4中，表示像素541A、541B、541C、541D共計4個像素541)、連接於該複數個像素541之1個像素電路210、及連接於像素電路210之垂直信號線5433。像素電路210例如包含4個電晶體，具體而言，包含放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FD。如上所述，像素共有單元539藉由使1個像素電路210以時分方式動作，而將像素共有單元539中包含之4個像素541(像素541A、541B、541C、541D)各自之像素信號依序輸出至垂直信號線543。於複數個像素541連接有1個像素電路210，將該複數個像素541之像素信號藉由1個像素電路210以時分方式輸出之態樣稱為「複數個像素541共有1個像素電路210」。
像素541A、541B、541C、541D具有彼此共通之構成要素。以後，為了將像素541A、541B、541C、541D之構成要素相互區分開來，於像素541A之構成要素之符號之末尾標註識別編號1，於像素541B之構成要素之符號之末尾標註識別編號2，於像素541C之構成要素之符號之末尾標 註識別編號3，於像素541D之構成要素之符號之末尾標註識別編號4。於無需將像素541A、541B、541C、541D之構成要素相互區分開來之情形時，省略像素541A、541B、541C、541D之構成要素之符號之末尾的識別編號。
像素541A、541B、541C、541D例如具有光電二極體PD、與光電二極體PD電性連接之傳輸電晶體TR、及與傳輸電晶體TR電性連接之浮動擴散部FD。光電二極體PD(PD1、PD2、PD3、PD4)之陰極電性連接於傳輸電晶體TR之源極，陽極電性連接於基準電位線(例如地面)。光電二極體PD對所入射之光進行光電轉換，產生與其受光量相應之電荷。傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)例如為n型CMOS(Complementary Metal Oxide Semiconductor)電晶體。傳輸電晶體TR之汲極電性連接於浮動擴散部FD，閘極電性連接於驅動信號線。該驅動信號線為連接於1個像素共有單元539之複數根列驅動信號線542(參照圖44)中之一部分。傳輸電晶體TR將光電二極體PD中產生之電荷傳輸至浮動擴散部FD。浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)為形成於p型半導體層中之n型擴散層區域。浮動擴散部FD係臨時保持自光電二極體PD傳輸之電荷之電荷保持裝置，且係產生與該電荷量相應之電壓之電荷-電壓轉換裝置。
1個像素共有單元539中包含之4個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互電性連接，並且電性連接於放大電晶體AMP之閘極、及FD轉換增益切換電晶體FDG之源極。FD轉換增益切換電晶體FDG 之汲極連接於重設電晶體RST之源極，FD轉換增益切換電晶體FDG之閘極連接於驅動信號線。該驅動信號線為連接於1個像素共有單元539之複數根列驅動信號線542中之一部分。重設電晶體RST之汲極連接於電源線VDD，重設電晶體RST之閘極連接於驅動信號線。該驅動信號線為連接於1個像素共有單元539之複數根列驅動信號線542中之一部分。放大電晶體AMP之閘極連接於浮動擴散部FD，放大電晶體AMP之汲極連接於電源線VDD，放大電晶體AMP之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於垂直信號線543，選擇電晶體SEL之閘極連接於驅動信號線。該驅動信號線為連接於1個像素共有單元539之複數根列驅動信號線542中之一部分。
若傳輸電晶體TR成為接通狀態，則傳輸電晶體TR將光電二極體PD之電荷傳輸至浮動擴散部FD。傳輸電晶體TR之閘極(傳輸閘極TG)例如包含所謂縱向電極，且如下述圖49所示，以自半導體層(下述圖49之半導體層100S)之正面到達PD之深度延伸而設置。重設電晶體RST將浮動擴散部FD之電位重設為特定電位。若重設電晶體RST成為接通狀態，則將浮動擴散部FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制來自像素電路210之像素信號之輸出時序。放大電晶體AMP產生與浮動擴散部FD中保持之電荷之位準相應的電壓之信號作為像素信號。放大電晶體AMP經由選擇電晶體SEL連接於垂直信號線543。該放大電晶體AMP於行信號處理部550中，與連接於垂直信號線543之負荷電路部(參照圖44)一併構成源極隨耦部。若選擇電晶體SEL成為接通狀態，則放大電晶體AMP將浮動擴散部FD之電壓經由垂直信號線543輸出至行信號處理部550。重設 電晶體RST、放大電晶體AMP及選擇電晶體SEL例如為N型CMOS電晶體。
FD轉換增益切換電晶體FDG用於變更浮動擴散部FD中之電荷-電壓轉換增益時。一般而言，於較暗場所進行攝影時，像素信號較小。基於Q=CV進行電荷電壓轉換時，浮動擴散部FD之電容(FD電容C)越大，於放大電晶體AMP中被轉換成電壓時之V越小。另一方面，於較亮場所，像素信號較大，因此FD電容C越不大，於浮動擴散部FD中越難徹底接收光電二極體PD之電荷。進而，需要使FD電容C較大，以免於放大電晶體AMP中被轉換成電壓時之V太大(換言之，使其較小)。據此，將FD轉換增益切換電晶體FDG接通時，FD轉換增益切換電晶體FDG之閘極電容增加，故而整體之FD電容C變大。另一方面，將FD轉換增益切換電晶體FDG切斷時，整體之FD電容C變小。藉由如此對FD轉換增益切換電晶體FDG進行通斷切換，而使FD電容C可變，從而能切換轉換效率。FD轉換增益切換電晶體FDG例如為N型CMOS電晶體。
再者，亦可為不設置FD轉換增益切換電晶體FDG之構成。此時，例如，像素電路210例如包含放大電晶體AMP、選擇電晶體SEL及重設電晶體RST共計3個電晶體。像素電路210例如具有放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG等像素電晶體中之至少一者。
選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。於 該情形時，重設電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於列驅動信號線542(參照圖44)。放大電晶體AMP之源極(像素電路210之輸出端)電性連接於垂直信號線543，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。再者，雖省略圖示，但共有1個像素電路210之像素541之數量亦可為4個以外之數量。例如，亦可為2個或8個像素541共有1個像素電路210。
圖48表示複數個像素共有單元539與垂直信號線543之連接態樣之一例。例如，沿著行方向排列之4個像素共有單元539分為4個群組，於該4個群組分別連接有垂直信號線543。於圖48中，為了簡化說明，表示出了4個群組分別具有1個像素共有單元539之例，但4個群組亦可分別包含複數個像素共有單元539。如此，於攝像裝置1中，沿著行方向排列之複數個像素共有單元539可分為包含1個或複數個像素共有單元539之群組。例如，於該群組分別連接有垂直信號線543及行信號處理電路550，從而能自各個群組同時讀出像素信號。或者，於攝像裝置1中，亦可為於沿著行方向排列之複數個像素共有單元539連接有1根垂直信號線543。此時，自連接於1根垂直信號線543之複數個像素共有單元539以時分方式依序讀出像素信號。
[攝像裝置1之具體構成]
圖49表示攝像裝置1之與第1基板100、第2基板260及第3基板300之 主面垂直之方向的剖面構成之一例。圖49係為了使構成要素之位置關係易於理解而模式性地繪製者，亦可與實際剖面不同。於攝像裝置1中，第1基板100、第2基板260及第3基板300依序積層。攝像裝置1進而於第1基板100之背面側(光入射面側)具有受光透鏡401。於受光透鏡401與第1基板100之間亦可設置有彩色濾光層(未圖示)。受光透鏡401例如分別設置於像素541A、541B、541C、541D。攝像裝置1例如為背面照射型攝像裝置。攝像裝置1具有配置於中央部之像素陣列部540、及配置於像素陣列部540外側之周邊部540B。
第1基板100自受光透鏡401側起，依序具有絕緣膜110、固定電荷膜112、半導體層100S及配線層100T。半導體層100S例如由矽基板構成。半導體層100S例如於正面(配線層100T側之面)之一部分及其附近具有p井層115，於除此以外之區域(較p井層115更深之區域)具有n型半導體區域114。例如，由該n型半導體區域114及p井層115構成pn接合型光電二極體PD。p井層115為p型半導體區域。
圖50表示第1基板100之平面構成之一例。於圖50中，主要表示出了第1基板100之像素分離部117、光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR之平面構成。使用圖49及圖50對第1基板100之構成進行說明。
於半導體層100S之正面附近，設置有浮動擴散部FD及VSS接點區域118。浮動擴散部FD由設置於p井層115內之n型半導體區域構成。像素 541A、541B、541C、541D各自之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)例如與像素共有單元539之中央部相互近接而設置(圖50)。詳情將於下文敍述，但該共有單元539中包含之4個浮動擴散部(浮動擴散部FD1、FD2、FD3、FD4)於第1基板100內(更具體而言，於配線層100T內)，經由電性連接裝置(下述焊墊部120)相互電性連接。進而，浮動擴散部FD自第1基板100向第2基板260(更具體而言，自配線層100T向配線層260T)經由電性裝置(下述貫通電極120E)而連接。於第2基板260(更具體而言，於配線層260T之內部)，藉由該電性裝置，浮動擴散部FD電性連接於放大電晶體AMP之閘極、及FD轉換增益切換電晶體FDG之源極。
VSS接點區域118係電性連接於基準電位線VSS之區域，與浮動擴散部FD隔開而配置。例如，於像素541A、541B、541C、541D中，於各像素之V方向之一端配置有浮動擴散部FD，於另一端配置有VSS接點區域118(圖50)。VSS接點區域118例如由p型半導體區域構成。VSS接點區域118例如連接於接地電位或固定電位。藉此，向半導體層100S供給基準電位。
於第1基板100，與光電二極體PD、浮動擴散部FD及VSS接點區域118一併，進而設置有傳輸電晶體TR。該光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR分別設置於像素541A、541B、541C、541D。傳輸電晶體TR設置於半導體層100S之正面側(與光入射面側相反之側、第2基板260側)。傳輸電晶體TR具有傳輸閘極TG。傳輸閘極TG例如包含與半導體層100S之正面對向之水平部分TGb、及設置於半 導體層100S內之垂直部分TGa。垂直部分TGa沿著半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由以此種縱向電晶體構成傳輸電晶體TR，不易發生像素信號之傳輸不良，從而能提高像素信號之讀出效率。
傳輸閘極TG之水平部分TGb自與垂直部分TGa對向之位置，例如，於H方向上，向像素共有單元539之中央部延伸(圖50)。藉此，能使到達傳輸閘極TG之貫通電極(下述貫通電極TGV)之H方向之位置向連接於浮動擴散部FD、VSS接點區域118之貫通電極(下述貫通電極120E、121E)之H方向之位置靠近。例如，設置於第1基板100之複數個像素共有單元539彼此具有相同之構成(圖50)。
於半導體層100S，設置有將像素541A、541B、541C、541D彼此分離之像素分離部117。像素分離部117係沿著半導體層100S之法線方向(與半導體層100S之正面垂直之方向)延伸而形成。像素分離部117設置為將像素541A、541B、541C、541D彼此間隔開來，例如具有格子狀之平面形狀(圖50、圖51)。像素分離部117例如將像素541A、541B、541C、541D彼此電性及光學分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。對遮光膜117A，例如使用鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B例如由氧化矽(SiO)構成。像素分離部117例如具有FTI(Full Trench Isolation，全溝槽隔離)構造，而貫通半導體層100S。雖未圖示，但像素分離部117並不限定於貫通半導體層100S之FTI構造。例如，亦可為不貫通半導體層100S之 DTI(Deep Trench Isolation)構造。像素分離部117沿著半導體層100S之法線方向延伸，而形成於半導體層100S之一部分區域。
於半導體層100S，例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，且配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面，具體而言，設置於像素分離部117與p井層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116例如由p型半導體區域構成。
於半導體層100S與絕緣膜110之間，設置有具有負固定電荷之固定電荷膜112。藉由固定電荷膜112所誘發之電場，於半導體層100S之受光面(背面)側之界面，形成有電洞儲蓄層之第1釘紮區域113。藉此，抑制由半導體層100S之受光面側界面能階引起之暗電流之產生。固定電荷膜112例如由具有負固定電荷之絕緣膜形成。作為該具有負固定電荷之絕緣膜之材料，例如可列舉氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
於固定電荷膜112與絕緣膜110之間設置有遮光膜117A。該遮光膜117A亦可為與構成像素分離部117之遮光膜117A連續而設置。該固定電荷膜112與絕緣膜110之間之遮光膜117A例如選擇性地設置於與半導體層100S內之像素分離部117對向之位置。絕緣膜110設置為覆蓋該遮光膜117A。絕緣膜110例如由氧化矽構成。
設置於半導體層100S與第2基板260之間之配線層100T自半導體層 100S側起，依序具有層間絕緣膜119、焊墊部120、121、鈍化膜126、層間絕緣膜123及接合膜124。傳輸閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119跨及半導體層100S之整個正面而設置，且與半導體層100S相接。層間絕緣膜119例如由氧化矽膜構成。再者，配線層100T之構成並不限於上述，只要為具有配線與絕緣膜之構成即可。
圖51表示圖50所示之平面構成、及焊墊部120、121之構成。焊墊部120、121設置於層間絕緣膜119上之選擇性區域。焊墊部120係用以將像素541A、541B、541C、541D各自之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互連接者。焊墊部120例如係針對每個像素共有單元539分別設置，俯視下分別配置於像素共有單元539之中央部(圖51)。該焊墊部120係以跨越像素分離部117之方式設置，且與浮動擴散部FD1、FD2、FD3、FD4各自之至少一部分重疊而配置(圖49、圖51)。具體而言，焊墊部120形成於如下區域，該區域沿著與半導體層100S之正面垂直之方向，相對於共有像素電路210之複數個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)各自之至少一部分、及形成於共有該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間之像素分離部117之至少一部分而重疊。於層間絕緣膜119，設置有用以將焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接之連接通孔120C。連接通孔120C分別設置於像素541A、541B、541C、541D。例如，藉由向連接通孔120C埋入焊墊部120之一部分，焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接。
焊墊部121係用以將複數個VSS接點區域118相互連接者。例如，設置於在V方向上相鄰之一像素共有單元539之像素541C、541D之VSS接點區域118與設置於另一像素共有單元539之像素541A、541B之VSS接點區域118藉由焊墊部121而電性連接。焊墊部121例如係以跨越像素分離部117之方式設置，且與該等4個VSS接點區域118各自之至少一部分重疊而配置。具體而言，焊墊部121形成於如下區域，該區域沿著與半導體層100S之正面垂直之方向，相對於複數個VSS接點區域118各自之至少一部分、及形成於該複數個VSS接點區域118之間之像素分離部117之至少一部分而重疊。於層間絕緣膜119，設置有用以將焊墊部121與VSS接點區域118電性連接之連接通孔121C。連接通孔121C分別設置於像素541A、541B、541C、541D。例如，藉由向連接通孔121C埋入焊墊部121之一部分，焊墊部121與VSS接點區域118電性連接。例如，沿著V方向排列之複數個像素共有單元539各自之焊墊部120及焊墊部121於H方向上配置於大致相同之位置(圖51)。
藉由設置焊墊部120，能於晶片整體減少用以自各浮動擴散部FD連接於像素電路210(例如放大電晶體AMP之閘極電極)之配線。同樣地，藉由設置焊墊部121，能於晶片整體減少向各VSS接點區域118供給電位之配線。藉此，能縮小晶片整體之面積，抑制加以微細化後之像素中之配線間之電性干涉，及/或藉由削減零件件數而削減成本等。
焊墊部120、121可設置於第1基板100、第2基板260之所期望之位置。具體而言，可將焊墊部120、121設置於配線層100T、半導體層260S 之絕緣區域212中之任一者。設置於配線層100T之情形時，亦可使焊墊部120、121與半導體層100S直接接觸。具體而言，焊墊部120、121亦可為與浮動擴散部FD及/或VSS接點區域118各自之至少一部分直接連接之構成。又，亦可為如下構成：自連接於焊墊部120、121之浮動擴散部FD及/或VSS接點區域118分別設置連接通孔120C、121C，且於配線層100T、半導體層260S之絕緣區域212之所期望之位置設置焊墊部120、121。
尤其是，將焊墊部120、121設置於配線層100T之情形時，能減少與半導體層260S之絕緣區域212中之浮動擴散部FD及/或VSS接點區域118連接之配線。藉此，能削減形成像素電路210之第2基板260中用於形成用以自浮動擴散部FD連接於像素電路210之貫通配線之絕緣區域212之面積。藉此，能確保形成像素電路210之第2基板260之面積較大。藉由確保像素電路210之面積，能形成較大像素電晶體，從而有助於藉由降低雜訊等方法提高畫質。
尤其是，於對像素分離部117使用FTI構造之情形時，浮動擴散部FD及/或VSS接點區域118較佳為設置於各像素541，因此藉由使用焊墊部120、121之構成，能大幅削減將第1基板100與第2基板260連接之配線。
又，如圖51所示，例如連接有複數個浮動擴散部FD之焊墊部120與連接有複數個VSS接點區域118之焊墊部121於V方向上呈直線狀交替地配置。又，焊墊部120、121形成於被複數個光電二極體PD、複數個傳輸閘極TG或複數個浮動擴散部FD包圍之位置。藉此，於形成複數個元件之第 1基板100中，能自由配置浮動擴散部FD與VSS接點區域118以外之元件，從而能實現晶片之整體佈局之高效化。又，能確保形成於各像素共有單元539之元件之佈局之對稱性，從而抑制各像素541之特性差異。
焊墊部120、121例如由多晶矽(Poly Si)，更具體而言為添加有雜質之摻雜多晶矽構成。焊墊部120、121較佳為由多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性較高之導電性材料構成。藉此，能於將第2基板260之半導體層260S貼合於第1基板100後，形成像素電路210。以下，對其理由進行說明。再者，於以下說明中，將第1基板100與第2基板260之半導體層260S貼合後形成像素電路210之方法被稱為第1製造方法。
此處，亦可考慮先於第2基板260形成像素電路210，然後將其貼合於第1基板100(以下，稱為第2製造方法)。於該第2製造方法中，於第1基板100之正面(配線層100T之正面)及第2基板260之正面(配線層260T之正面)分別預先形成電性連接用電極。若將第1基板100與第2基板260貼合，則與此同時，分別形成於第1基板100之正面與第2基板260之正面之電性連接用電極彼此接觸。藉此，第1基板100中包含之配線與第2基板260中包含之配線之間形成電性連接。藉此，若使用第2製造方法構成攝像裝置1，則例如能根據第1基板100與第2基板260各自之構成使用適當之製程進行製造，從而能製造出高品質、高性能之攝像裝置。
於此種第2製造方法中，將第1基板100與第2基板260貼合時，會因貼合用製造裝置而產生位置對準誤差。又，第1基板100及第2基板260例如 具有直徑達數十厘米左右之大小，將第1基板100與第2基板260貼合時，於該第1基板100、第2基板260各部之微視區域有發生基板之伸縮之虞。該基板之伸縮起因於基板彼此接觸之時序存在少許偏差。由於此種第1基板100及第2基板260之伸縮，分別形成於第1基板100之正面及第2基板260之正面之電性連接用電極之位置會產生誤差。於第2製造方法中，產生此種誤差時，較佳為採取措施進行應對，以使第1基板100及第2基板260各自之電極彼此接觸。具體而言，將上述誤差考慮在內而預先將第1基板100及第2基板260之電極中之至少一者較佳為兩者形成得較大。因此，若使用第2製造方法，則例如形成於第1基板100或第2基板260之正面之電極之大小(基板平面方向之大小)大於自第1基板100或第2基板260之內部向正面沿著厚度方向延伸之內部電極之大小。
另一方面，藉由以耐熱性導電材料構成焊墊部120、121，能使用上述第1製造方法。於第1製造方法中，形成包含光電二極體PD及傳輸電晶體TR等之第1基板100後，將該第1基板100與第2基板260(半導體層260S)貼合。此時，第2基板260為尚未形成構成像素電路210之主動元件及配線層等之圖案之狀態。因第2基板260為形成圖案前之狀態，故即便將第1基板100與第2基板260貼合時，其貼合位置產生誤差，亦不會因該貼合誤差而導致第1基板100之圖案與第2基板260之圖案之間之位置對準產生誤差。其原因在於，第2基板260之圖案形成於將第1基板100與第2基板260貼合後。再者，於第2基板形成圖案時，例如，於用以形成圖案之曝光裝置中，一面將形成於第1基板之圖案作為位置對準對象，一面進行圖案形成。基於上述理由，第1基板100與第2基板260之貼合位置之誤差於第1製 造方法中不會成為攝像裝置1製造上之問題。基於相同之理由，第2製造方法中發生之基板之伸縮所導致之誤差於第1製造方法中亦不會成為攝像裝置1製造上之問題。
於第1製造方法中，如此將第1基板100與第2基板260(半導體層260S)貼合後，於第2基板260上形成主動元件。其後，形成貫通電極120E、121E及貫通電極TGV(圖49)。於該貫通電極120E、121E，TGV之形成中，例如，自第2基板260之上方，利用曝光裝置之縮小投影曝光形成貫通電極之圖案。由於使用縮小曝光投影，因此即便第2基板260與曝光裝置之位置對準產生誤差，該誤差之大小於第2基板260中，亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之倒數)。藉此，若使用第1製造方法構成攝像裝置1，則容易使分別形成於第1基板100與第2基板260之元件彼此之位置對準，從而能製造出高品質、高性能之攝像裝置。
使用此種第1製造方法而製造之攝像裝置1具有與使用第2製造方法而製造之攝像裝置不同之特徵。具體而言，於藉由第1製造方法而製造之攝像裝置1中，例如，貫通電極120E、121E、TGV自第2基板260至第1基板100，粗細(基板平面方向之大小)大致固定。或者，貫通電極120E、121E、TGV具有錐形形狀時，具有傾斜度固定之錐形形狀。具有此種貫通電極120E、121E、TGV之攝像裝置1易於將像素541微細化。
此處，若藉由第1製造方法製造攝像裝置1，則將第1基板100與第2基板260(半導體層260S)貼合後，於第2基板260形成主動元件，故而形成主 動元件時所需之加熱處理之影響亦會波及第1基板100。因此，如上所述，對設置於第1基板100之焊墊部120、121，較佳為使用耐熱性較高之導電材料。例如，對焊墊部120、121，較佳為使用熔點較第2基板260之配線層260T中包含之配線材之至少一部分高(即耐熱性較高)之材料。例如，對焊墊部120、121使用摻雜多晶矽、鎢、鈦或氮化鈦等耐熱性較高之導電材料。藉此，能使用上述第1製造方法製造攝像裝置1。
鈍化膜126例如係以覆蓋焊墊部120、121之方式，跨及半導體層100S之整個正面而設置(圖49)。鈍化膜126例如由氮化矽(SiN)膜構成。層間絕緣膜123隔著鈍化膜126覆蓋焊墊部120、121。該層間絕緣膜123例如跨及半導體層100S之整個正面而設置。層間絕緣膜123例如由氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言為配線層100T)與第2基板260之接合面。即，接合膜124與第2基板260相接。該接合膜124跨及第1基板100之主面整面而設置。接合膜124例如由氮化矽膜構成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜110與半導體層100S對向(圖49)。受光透鏡401例如設置於與像素541A、541B、541C、541D各自之光電二極體PD對向之位置。
第2基板260自第1基板100側起，依序具有半導體層260S及配線層260T。半導體層260S由矽基板構成。於半導體層260S中，跨及厚度方向而設置有井區域211。井區域211例如為p型半導體區域。於第2基板20，設置有針對每個像素共有單元539分別配置之像素電路210。該像素電路 210例如設置於半導體層260S之正面側(配線層260T側)。於攝像裝置1中，第2基板260以第2基板260之背面側(半導體層260S側)面向第1基板100之正面側(配線層100T側)之方式，貼合於第1基板100。即，第2基板260以正面對背面(face to back)之方式貼合於第1基板100。
圖52~圖56模式性地表示第2基板260之平面構成之一例。於圖52中，表示出了設置於半導體層260S正面附近之像素電路210之構成。圖53模式性地表示配線層260T(具體而言為下述第1配線層W1)、連接於配線層260T之半導體層260S、及第1基板100之各個部分之構成。圖54~圖56表示配線層260T之平面構成之一例。以下，使用圖49及圖52~圖56對第2基板260之構成進行說明。於圖52及圖53中，以虛線表示出了光電二極體PD之外形(像素分離部117與光電二極體PD之交界)，且以虛線表示出了與構成像素電路210之各電晶體之閘極電極重疊之部分的半導體層260S與元件分離區域213或絕緣區域212之交界。於與放大電晶體AMP之閘極電極重疊之部分，沿著通道寬度方向之一個方向，設置有半導體層260S與元件分離區域213之交界、及元件分離區域213與絕緣區域212之交界。
於第2基板260，設置有將半導體層260S分斷之絕緣區域212、及半導體層260S之厚度方向之一部分上所設置之元件分離區域213(圖49)。例如，於在H方向上相鄰之2個像素電路210之間所設置之絕緣區域212，配置有連接於該2個像素電路210之2個像素共有單元539之貫通電極120E、121E、及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖53)。
絕緣區域212具有與半導體層260S之厚度大致相同之厚度(圖49)。半導體層260S藉由該絕緣區域212而分斷。於該絕緣區域212配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212例如由氧化矽構成。
貫通電極120E、121E係於厚度方向上貫通絕緣區域212而設置。貫通電極120E、121E之上端連接於配線層260T之配線(下述第1配線W1、第2配線W2、第3配線W3、第4配線W4)。該貫通電極120E、121E係貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜126而設置，其下端連接於焊墊部120、121(圖49)。貫通電極120E係用以將焊墊部120與像素電路210電性連接者。即，藉由貫通電極120E，第1基板100之浮動擴散部FD電性連接於第2基板260之像素電路210。貫通電極121E係用以將焊墊部121與配線層260T之基準電位線VSS電性連接者。即，藉由貫通電極121E，第1基板100之VSS接點區域118電性連接於第2基板260之基準電位線VSS。
貫通電極TGV係於厚度方向上貫通絕緣區域212而設置。貫通電極TGV之上端連接於配線260T之配線。該貫通電極TGV係貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜126及層間絕緣膜119而設置，其下端連接於傳輸閘極TG(圖49)。此種貫通電極TGV係用以將像素541A、541B、541C、541D各自之傳輸閘極TG(傳輸閘極TG1、TG2、TG3、TG4)與配線層260T之配線(列驅動信號線542之一部分，具體而言為下述圖55之配線TRG1、TRG2、TRG3、TRG4)電性連接者。即，藉由貫通電極TGV，第1基板100之傳輸閘極TG電性連接於第2基板260之配線 TRG，而向傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)分別傳送驅動信號。
絕緣區域212係用以使將第1基板100與第2基板260電性連接之上述貫通電極120E、121E及貫通電極TGV與半導體層260S絕緣而設置之區域。例如，於在H方向上相鄰之2個像素電路210(共有單元539)之間所設置之絕緣區域212，配置有連接於該2個像素電路210之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如係沿著V方向延伸而設置(圖52、圖53)。此處，藉由精心設計傳輸閘極TG之水平部分TGb之配置，與垂直部分TGa之位置相比，配置為貫通電極TGV之H方向之位置向貫通電極120E、121E之H方向之位置靠近(圖50、圖53)。例如，貫通電極TGV於H方向上，配置於與貫通電極120E、121E大致相同之位置。藉此，能將貫通電極120E、121E及貫通電極TGV整合而設置於沿著V方向延伸之絕緣區域212。作為另一配置例，亦可考慮僅於與垂直部分TGa重疊之區域設置水平部分TGb。於該情形時，於垂直部分TGa之大致正上方形成有貫通電極TGV，例如，於各像素541之H方向及V方向之大致中央部配置有貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置大幅錯開。於貫通電極TGV及貫通電極120E、121E周圍，例如設置有絕緣區域212，以與近接之半導體層260S電性絕緣。於貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置大幅錯開之情形時，需分別於貫通電極120E、121E、TGV之周圍獨立設置絕緣區域212。藉此，將半導體層260S較細地分斷。相較於此，將貫通電極120E、121E及貫通電極 TGV整合而配置於沿著V方向延伸之絕緣區域212之佈局能擴大半導體層260S之H方向之大小。藉此，能確保半導體層260S中之半導體元件形成區域之面積較大。藉此，例如，能擴大放大電晶體AMP之尺寸，從而抑制雜訊。
如參照圖4所說明，像素共有單元539具有將分別設置於複數個像素541之浮動擴散部FD之間電性連接，且該等複數個像素541共有1個像素電路210之構造。而且，上述浮動擴散部FD之間之電性連接係藉由設置於第1基板100之焊墊部120而實現(圖49、圖51)。設置於第1基板100之電性連接部(焊墊部120)與設置於第2基板260之像素電路210經由1個貫通電極120E而電性連接。作為另一構造例，亦可考慮將浮動擴散部FD之間之電性連接部設置於第2基板260。於該情形時，於像素共有單元539，設置有分別連接於浮動擴散部FD1、FD2、FD3、FD4之4個貫通電極。因此，於第2基板260中，貫通半導體層260S之貫通電極之數量增加，將該等貫通電極周圍絕緣之絕緣區域212變大。相較於此，於第1基板100設置焊墊部120之構造(圖49、圖51)能減少貫通電極之數量，從而縮小絕緣區域212。藉此，能確保半導體層260S中之半導體元件形成區域之面積較大。藉此，例如，能擴大放大電晶體AMP之尺寸，從而抑制雜訊。
元件分離區域213設置於半導體層260S之正面側。元件分離區域213具有STI(Shallow Trench Isolation)構造。於該元件分離區域213中，半導體層260S於厚度方向(與第2基板260之主面垂直之方向)上受到挖鑿，於該挖鑿區埋入有絕緣膜。該絕緣膜例如由氧化矽構成。元件分離區域213係 根據像素電路210之佈局將構成像素電路210之複數個電晶體之間元件分離者。半導體層260S(具體而言為井區域211)延伸至元件分離區域213之下方(半導體層260S之深部)。
此處，參照圖50、圖51及圖52，對第1基板100中之像素共有單元539之外形形狀(基板平面方向之外形形狀)與第2基板260中之像素共有單元539之外形形狀之差異進行說明。
於攝像裝置1中，遍及第1基板100及第2基板260兩者，設置有像素共有單元539。例如，設置於第1基板100之像素共有單元539之外形形狀與設置於第2基板260之像素共有單元539之外形形狀互不相同。
於圖50、圖51中，以單點鏈線表示出了像素541A、541B、541C、541D之外形線，且以粗線表示出了像素共有單元539之外形形狀。例如，第1基板100之像素共有單元539包含於H方向上鄰接而配置之2個像素541(像素541A、541B)、及與其等於V方向上鄰接而配置之2個像素541(像素541C、541D)。即，第1基板100之像素共有單元539包含鄰接之2列×2行共計4個像素541，第1基板100之像素共有單元539具有大致正方形之外形形狀。於像素陣列部540中，此種像素共有單元539於H方向上以2個像素間距(相當於2個像素541之間距)，且於V方向上以2個像素間距(相當於2個像素541之間距)鄰接而排列。
於圖52及圖53中，以單點鏈線表示出了像素541A、541B、541C、 541D之外形線，且以粗線表示出了像素共有單元539之外形形狀。例如，第2基板260之像素共有單元539之外形形狀於H方向上小於第1基板100之像素共有單元539，於V方向上大於第1基板100之像素共有單元539。例如，第2基板260之像素共有單元539於H方向上以相當於1個像素之大小(區域)形成，於V方向上以相當於4個像素之大小形成。即，第2基板260之像素共有單元539以相當於呈1列×4行鄰接排列之像素之大小形成，第2基板260之像素共有單元539具有大致長方形之外形形狀。
例如，於各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG依序於V方向上並列而配置(圖52)。如上所述，藉由將各像素電路210之外形形狀設置為大致長方形，能使4個電晶體(選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG)於一個方向(於圖52中，為V方向)上並列而配置。藉此，能於一個擴散區域(連接於電源線VDD之擴散區域)共有放大電晶體AMP之汲極、及重設電晶體RST之汲極。例如，亦可將各像素電路210之形成區域設置為大致正方形(參照下述圖65)。於該情形時，難以沿著一個方向配置2個電晶體而於一個擴散區域共有放大電晶體AMP之汲極、及重設電晶體RST之汲極。因此，藉由將像素電路210之形成區域設置為大致長方形，易於使4個電晶體近接而配置，從而能縮小像素電路210之形成區域。即，能將像素微細化。又，無需縮小像素電路210之形成區域時，能增大放大電晶體AMP之形成區域，從而抑制雜訊。
例如，於半導體層260S之正面附近，除了選擇電晶體SEL、放大電 晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG以外，進而設置有連接於基準電位線VSS之VSS接點區域218。VSS接點區域218例如由p型半導體區域構成。VSS接點區域218經由配線層260T之配線及貫通電極121E電性連接於第1基板100(半導體層100S)之VSS接點區域118。該VSS接點區域218例如隔著元件分離區域213，設置於與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖52)。
其次，參照圖51及圖52，對設置於第1基板100之像素共有單元539與設置於第2基板260之像素共有單元539之位置關係進行說明。例如，沿著第1基板100之V方向排列之2個像素共有單元539中之一(例如，圖51之紙面上側)像素共有單元539連接於沿著第2基板260之H方向排列之2個像素共有單元539中之一(例如，圖52之紙面左側)像素共有單元539。例如，沿著第1基板100之V方向排列之2個像素共有單元539中之另一(例如，圖51之紙面下側)像素共有單元539連接於沿著第2基板260之H方向排列之2個像素共有單元539中之另一(例如，圖52之紙面右側)像素共有單元539。
例如，於沿著第2基板260之H方向排列之2個像素共有單元539中，一像素共有單元539之內部佈局(電晶體等之配置)大致等於使另一像素共有單元539之內部佈局於V方向及H方向上反轉所得之佈局。以下，對藉由該佈局而獲得之效果進行說明。
於沿著第1基板100之V方向排列之2個像素共有單元539中，各自之焊墊部120配置於像素共有單元539之外形形狀之中央部，即像素共有單 元539之V方向及H方向之中央部(圖51)。另一方面，如上所述，第2基板260之像素共有單元539具有於V方向上較長之大致長方形之外形形狀，故而例如連接於焊墊部120之放大電晶體AMP配置於自像素共有單元539之V方向之中央向紙面上方偏移之位置。例如，當沿著第2基板260之H方向排列之2個像素共有單元539之內部佈局相同時，一像素共有單元539之放大電晶體AMP與焊墊部120(例如，圖7之紙面上側之像素共有單元539之焊墊部120)之距離相對較短。但另一像素共有單元539之放大電晶體AMP與焊墊部120(例如，圖7之紙面下側之像素共有單元539之焊墊部120)之距離較長。因此，有該放大電晶體AMP與焊墊部120之連接所需之配線之面積較大，從而像素共有單元539之配線佈局變得複雜之虞。其有可能對攝像裝置1之微細化造成影響。
與此相對地，藉由於沿著第2基板260之H方向排列之2個像素共有單元539中，使彼此之內部佈局至少於V方向上反轉，能縮短該等2個像素共有單元539兩者之放大電晶體AMP與焊墊部120之距離。因此，與沿著第2基板260之H方向排列之2個像素共有單元539之內部佈局相同之構成相比，易於將攝像裝置1微細化。再者，第2基板260之複數個像素共有單元539各自之平面佈局於圖52所記載之範圍內左右對稱，但若將下述圖53所記載之第1配線層W1之佈局亦囊括在內，則左右不對稱。
又，沿著第2基板260之H方向排列之2個像素共有單元539之內部佈局較佳為彼此於H方向上亦反轉。以下，對其理由進行說明。如圖53所示，沿著第2基板260之H方向排列之2個像素共有單元539分別連接於第1 基板100之焊墊部120、121。例如，於沿著第2基板260之H方向排列之2個像素共有單元539之H方向之中央部(沿著H方向排列之2個像素共有單元539之間)，配置有焊墊部120、121。因此，藉由使沿著第2基板260之H方向排列之2個像素共有單元539之內部佈局彼此於H方向上亦反轉，能縮短第2基板260之複數個像素共有單元539各自與焊墊部120、121之距離。即，更易將攝像裝置1微細化。
又，第2基板260之像素共有單元539之外形線之位置亦可不與第1基板100之像素共有單元539之任何外形線之位置一致。例如，於沿著第2基板260之H方向排列之2個像素共有單元539中，一(例如，圖53之紙面左側)像素共有單元539之V方向之一(例如，圖53之紙面上側)外形線配置於對應之第1基板100之像素共有單元539(例如，圖51之紙面上側)之V方向之一外形線之外側。又，於沿著第2基板260之H方向排列之2個像素共有單元539中，另一(例如，圖53之紙面右側)像素共有單元539之V方向之另一(例如，圖53之紙面下側)外形線配置於對應之第1基板100之像素共有單元539(例如，圖51之紙面下側)之V方向之另一外形線之外側。藉由如此將第2基板260之像素共有單元539與第1基板100之像素共有單元539相互配置，能縮短放大電晶體AMP與焊墊部120之距離。因此，易於將攝像裝置1微細化。
又，於第2基板260之複數個像素共有單元539之間，彼此之外形線之位置亦可不一致。例如，沿著第2基板260之H方向排列之2個像素共有單元539係V方向之外形線之位置錯開而配置。藉此，能縮短放大電晶體 AMP與焊墊部120之距離。因此，易於將攝像裝置1微細化。
參照圖51及圖53，對像素陣列部540中之像素共有單元539之反覆配置進行說明。第1基板100之像素共有單元539於H方向上具有2個像素541之大小，於V方向上具有2個像素541之大小(圖51)。例如，於第1基板100之像素陣列部540中，此種大小相當於4個像素541之像素共有單元539係於H方向上以2個像素間距(相當於2個像素541之間距)，且於V方向上以2個像素間距(相當於2個像素541之間距)鄰接而反覆排列。或者，亦可於第1基板100之像素陣列部540，設置有於V方向上鄰接而配置有2個像素共有單元539之一對像素共有單元539。於第1基板100之像素陣列部540中，例如，該一對像素共有單元539係於H方向上以2個像素間距(相當於2個像素541之間距)，且於V方向上以4個像素間距(相當於4個像素541之間距)鄰接而反覆排列。第2基板260之像素共有單元539於H方向上具有1個像素541之大小，於V方向上具有4個像素541之大小(圖53)。例如，於第2基板260之像素陣列部540，設置有包含2個此種大小相當於4個像素541之像素共有單元539之一對像素共有單元539。該像素共有單元539係於H方向上鄰接而配置，且於V方向上錯開而配置。於第2基板260之像素陣列部540中，例如，該一對像素共有單元539於H方向上以2個像素間距(相當於2個像素541之間距)，且於V方向上以4個像素間距(相當於4個像素541之間距)無間隙地鄰接而反覆排列。藉由此種像素共有單元539之反覆配置，能將像素共有單元539無間隙地配置。因此，易於將攝像裝置1微細化。
放大電晶體AMP例如較佳為具有Fin型等三維構造(圖49)。藉此，有 效閘極寬度之大小變大，從而能抑制雜訊。選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG例如具有平面構造。放大電晶體AMP亦可具有平面構造。或者，選擇電晶體SEL、重設電晶體RST或FD轉換增益切換電晶體FDG亦可具有三維構造。
配線層260T例如包含鈍化膜221、層間絕緣膜222及複數根配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層260S之正面相接，覆蓋半導體層260S之整個正面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG各自之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，複數根配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222例如由氧化矽構成。
於配線層260T，例如自半導體層260S側起，依序設置有第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部261、262，藉由層間絕緣膜222，其等彼此絕緣。於層間絕緣膜222，設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4與其等之下層連接之連接部。連接部係向設置於層間絕緣膜222之連接孔中埋設導電材料而成之部分。例如，於層間絕緣膜222，設置有將第1配線層W1與半導體層260S之VSS接點區域218連接之連接部218V。例如，此種將第2基板260之元件彼此連接之連接部之孔徑與貫通電極120E、121E及貫通電極TGV之孔徑不同。具體而言，將第2基板260之元件彼此連接之連接孔 之孔徑較佳為小於貫通電極120E、121E及貫通電極TGV之孔徑。以下，對其理由進行說明。設置於配線層260T內之連接部(連接部218V等)之深度小於貫通電極120E、121E及貫通電極TGV之深度。因此，連接部與貫通電極120E、121E及貫通電極TGV相比，易於向連接孔中埋入導電材料。藉由使該連接部之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑，易於將攝像裝置1微細化。
例如，藉由第1配線層W1，貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言為到達FD轉換增益切換電晶體FDG之源極之連接孔)連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此半導體層260S之VSS接點區域218與半導體層100S之VSS接點區域118電性連接。
其次，使用圖54~圖56，對配線層260T之平面構成進行說明。圖54表示第1配線層W1及第2配線層W2之平面構成之一例。圖55表示第2配線層W2及第3配線層W3之平面構成之一例。圖56表示第3配線層W3及第4配線層W4之平面構成之一例。
例如，第3配線層W3包含沿著H方向(列方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖55)。該等配線相當於參照圖47所說明之複數根列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4分別係用以向傳輸閘極TG1、TG2、TG3、TG4傳送驅動信號者。配線TRG1、TRG2、TRG3、TRG4分別經由第2配線層W2、第1配 線層W1及貫通電極120E，連接於傳輸閘極TG1、TG2、TG3、TG4。配線SELL係用以向選擇電晶體SEL之閘極傳送驅動信號者，配線RSTL係用以向重設電晶體RST之閘極傳送驅動信號者，配線FDGL係用以向FD轉換增益切換電晶體FDG之閘極傳送驅動信號者。配線SELL、RSTL、FDGL分別經由第2配線層W2、第1配線層W1及連接部，連接於選擇電晶體SEL、重設電晶體RST、FD轉換增益切換電晶體FDG各自之閘極。
例如，第4配線層W4包含沿著V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖56)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部，連接於放大電晶體AMP之汲極及重設電晶體RST之汲極。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V，連接於VSS接點區域218。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及焊墊部121，連接於第1基板100之VSS接點區域118。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部，連接於選擇電晶體SEL之源極(Vout)。
接點部261、262亦可設置於俯視下與像素陣列部540重疊之位置(例如，圖46)，或者亦可設置於像素陣列部540外側之周邊部540B(例如，圖49)。接點部261、262設置於第2基板260之正面(配線層260T側之面)。接點部261、262例如由Cu(銅)及Al(鋁)等金屬構成。接點部261、262於配線層260T之正面(第3基板300側之面)露出。接點部261、262用於第2基板260與第3基板300之電性連接、及第2基板260與第3基板300之貼合。
於圖49中，圖示出了於第2基板260之周邊部540B設置有周邊電路之例。該周邊電路亦可包含列驅動部520之一部分、或行信號處理部550之一部分等。又，亦可如圖46所示，於第2基板260之周邊部540B不配置周邊電路，且將連接孔部H1、H2配置於像素陣列部540附近。
第3基板300例如自第2基板260側起，依序具有配線層300T及半導體層300S。例如，半導體層300S之正面設置於第2基板260側。半導體層300S由矽基板構成。於該半導體層300S之正面側部分設置有電路。具體而言，於半導體層300S之正面側部分，例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板260之間之配線層300T例如包含層間絕緣膜、藉由該層間絕緣膜而分離之複數個配線層、及接點部305、302。接點部305、302於配線層300T之正面(第2基板260側之面)露出，接點部305與第2基板260之接點部261相接，接點部302與第2基板260之接點部262相接。接點部305、302與形成於半導體層300S之電路(例如，輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少任一者)電性連接。接點部305、302例如由Cu(銅)及鋁(Al)等金屬構成。例如，經由連接孔部H1，外部端子TA連接於輸入部510A，經由連接孔部H2，外部端子TB連接於輸出部510B。
此處，對攝像裝置1之特徵進行說明。
一般而言，攝像裝置作為主要構成，包含光電二極體與像素電路。此處，若擴大光電二極體之面積，則進行光電轉換後所產生之電荷增加，其結果，像素信號之訊號/雜訊比(S/N比)改善，攝像裝置能輸出更佳圖像資料(圖像資訊)。另一方面，若擴大像素電路中包含之電晶體之尺寸(尤其是放大電晶體之尺寸)，則像素電路中產生之雜訊減少，其結果，攝像信號之S/N比改善，攝像裝置能輸出更佳圖像資料(圖像資訊)。
但於將光電二極體與像素電路設置於同一半導體基板之攝像裝置中，若於半導體基板之有限面積之中擴大光電二極體之面積，則可想而知像素電路中所具備之電晶體之尺寸會變小。又，若擴大像素電路中所具備之電晶體之尺寸，則可想而知光電二極體之面積會變小。
為了解決該等問題，例如，本實施形態之攝像裝置1使用如下構造：複數個像素541共有1個像素電路210，並將共有之像素電路210重疊配置於光電二極體PD。藉此，能於半導體基板之有限面積之中儘可能地擴大光電二極體PD之面積，並儘可能地擴大像素電路210中所具備之電晶體之尺寸。藉此，能改善像素信號之S/N比，攝像裝置1能輸出更佳圖像資料(圖像資訊)。
實現複數個像素541共有1個像素電路210，並將其重疊配置於光電二極體PD之構造時，自複數個像素541各自之浮動擴散部FD連接於1個像素電路210之複數根配線延伸。為了確保形成像素電路210之半導體基板260 之面積較大，例如能將該等延伸之複數根配線之間相互連接，而形成整合為一之連接配線。自VSS接點區域118延伸之複數根配線亦同樣地，能將延伸之複數根配線之間相互連接，而形成整合為一之連接配線。
例如，若於形成像素電路210之半導體基板260，形成將自複數個像素541各自之浮動擴散部FD延伸之複數根配線之間相互連接之連接配線，則可想而知形成像素電路210中包含之電晶體之面積變小。同樣地，若於形成像素電路210之半導體基板260，形成將自複數個像素541各自之VSS接點區域118延伸之複數根配線之間相互連接而整合為一之連接配線，則可想而知形成像素電路210中包含之電晶體之面積因此而變小。
為了解決該等問題，例如本實施形態之攝像裝置1具備如下構造：複數個像素541共有1個像素電路210，並將共有之像素電路210重疊配置於光電二極體PD，於第1基板100設置有將上述複數個像素541各自之浮動擴散部FD之間相互連接而整合為一之連接配線、及將上述複數個像素541中分別具備之VSS接點區域118之間相互連接而整合為一之連接配線。
此處，若使用上文所述之第2製造方法，作為用以於第1基板100設置將上述複數個像素541各自之浮動擴散部FD之間相互連接而整合為一之連接配線、及將上述複數個像素541各自之VSS接點區域118之間相互連接而整合為一之連接配線的製造方法，則例如能根據第1基板100及第2基板260各自之構成使用適當之製程進行製造，從而能製造出高品質、高性能之攝像裝置。又，能以容易之製程形成第1基板100及第2基板260之連接 配線。具體而言，於使用上述第2製造方法之情形時，於作為第1基板100與第2基板260之貼合交界面之第1基板100之正面與第2基板260之正面，分別設置連接於浮動擴散部FD之電極、及連接於VSS接點區域118之電極。進而，即便將第1基板100與第2基板260貼合時設置於該等2個基板正面之電極之間發生位置偏差，亦較佳為以形成於該等2個基板正面之電極彼此接觸之方式，擴大形成於該等2個基板正面之電極。於該情形時，可想而知難以於攝像裝置1中所具備之各像素之有限之面積之中配置上述電極。
為了解決第1基板100與第2基板260之貼合交界面處需要較大電極之問題，例如，於本實施形態之攝像裝置1中，作為複數個像素541共有1個像素電路210，並將共有之像素電路210重疊配置於光電二極體PD之製造方法，可使用上文所述之第1製造方法。藉此，容易使分別形成於第1基板100及第2基板260之元件彼此之位置對準，從而能製造出高品質、高性能之攝像裝置。進而，能具備藉由使用該製造方法而產生之固有構造。即，具備依序積層有第1基板100之半導體層100S、配線層100T、第2基板260之半導體層260S、配線層260T之構造，換言之，具備將第1基板100與第2基板260以正面對背面之方式積層之構造，且具備貫通電極120E、121E，該貫通電極120E、121E自第2基板260之半導體層260S之正面側，貫通半導體層260S與第1基板100之配線層100T，到達第1基板100之半導體層100S之正面。
關於第1基板100設置有將上述複數個像素541各自之浮動擴散部FD 之間相互連接而整合為一之連接配線、將上述複數個像素541各自之VSS接點區域118之間相互連接而整合為一之連接配線的構造，若使用上述第1製造方法將該構造與第2基板260積層而於第2基板260形成像素電路210，則形成像素電路210中具備之主動元件時所需之加熱處理之影響有可能波及形成於第1基板100之上述連接配線。
因此，為了解決形成上述主動元件時之加熱處理之影響波及上述連接配線之問題，本實施形態之攝像裝置1較理想為對將上述複數個像素541各自之浮動擴散部FD彼此相互連接而整合為一之連接配線、及將上述複數個像素541各自之VSS接點區域118之間相互連接而整合為一之連接配線使用耐熱性較高之導電材料。具體而言，耐熱性較高之導電材料可使用熔點較第2基板260之配線層260T中包含之配線材之至少一部分高之材料。
如此，例如本實施形態之攝像裝置1具備如下構造：(1)將第1基板100與第2基板260正面對背面地積層(具體而言，將第1基板100之半導體層100S、配線層100T、第2基板260之半導體層260S、配線層260T依序積層)；(2)設置貫通電極120E、125E，該等貫通電極120E、125E自第2基板260之半導體層260S之正面側，貫通半導體層260S與第1基板100之配線層100T，到達第1基板100之半導體層100S之正面；(3)以耐熱性較高之導電材料形成將複數個像素541中分別具備之浮動擴散部FD之間相互連接而整合為一之連接配線、及將複數個像素541中分別具備之VSS接點區域118之間相互連接而整合為一之連接配線；藉此能避免第1基板100與第2基板 260之界面處具備較大電極地，於第1基板100設置將複數個像素541中分別具備之浮動擴散部FD之間相互連接而整合為一之連接配線、及將複數個像素541中分別具備之VSS接點區域118之間相互連接而整合為一之連接配線。
[攝像裝置1之動作]
其次，使用圖57及圖58對攝像裝置1之動作進行說明。圖57及圖58係於圖46中添加表示各信號之路徑之箭頭所得者。於圖57中，以箭頭表示出了自外部輸入至攝像裝置1之輸入信號、電源電位及基準電位之路徑。於圖58中，以箭頭表示出了自攝像裝置1輸出至外部之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號(例如，像素時脈及同步信號)傳輸至第3基板300之列驅動部520，於列驅動部520中產生列驅動信號。該列驅動信號經由接點部305、261傳送至第2基板260。進而，該列驅動信號經由配線層260T內之列驅動信號線542分別到達像素陣列部540之像素共有單元539。到達第2基板260之像素共有單元539之列驅動信號中，傳輸閘極TG以外之驅動信號輸入至像素電路210，驅動像素電路210中包含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D(圖57)。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部305、261傳送至第2基板260，經由配線層260T內之配線供給至像素共有單元539各自之像素電路210。基準電位進而經由貫通電極125E供給至第1基板100之 像素541A、541B、541C、541D。另一方面，於第1基板100之像素541A、541B、541C、541D中經光電轉換後之像素信號經由貫通電極120E針對每個像素共有單元539分別傳送至第2基板260之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部262、302傳送至第3基板300。該像素信號於第3基板300之行信號處理部550及圖像信號處理部560中經處理後，經由輸出部510B輸出至外部。
[效果]
於本實施形態中，像素541A、541B、541C、541D(像素共有單元539)與像素電路210設置於互不相同之基板(第1基板100及第2基板260)。藉此，與將像素541A、541B、541C、541D及像素電路210形成於同一基板之情形相比，能擴大像素541A、541B、541C、541D及像素電路210之面積。其結果，能增加藉由光電轉換而獲得之像素信號量，且能降低像素電路210之電晶體雜訊。藉此，能改善像素信號之訊號/雜訊比，攝像裝置1能輸出更佳像素資料(圖像資訊)。又，能將攝像裝置1微細化(換言之，能將縮小像素尺寸及將攝像裝置1小型化)。攝像裝置1藉由像素尺寸之縮小，能增加每單位面積之像素數，從而能輸出高畫質之圖像。
又，於攝像裝置1中，第1基板100及第2基板260藉由設置於絕緣區域212之貫通電極120E、125E而相互電性連接。例如，亦可考慮藉由焊墊電極彼此之接合將第1基板100與第2基板260連接之方法、或者藉由貫通半導體層之貫通配線(例如TSV(Thorough Si Via))進行連接之方法。與此種 方法相比，藉由於絕緣區域212設置貫通電極120E、125E，能縮小第1基板100及第2基板260之連接所需之面積。藉此，能縮小像素尺寸，而將攝像裝置1進一步小型化。又，藉由每1個像素之面積之進一步微細化，能進一步提高解像度。當晶片尺寸之小型化無效時，能擴大像素541A、541B、541C、541D及像素電路210之形成區域。其結果，能增加藉由光電轉換而獲得之像素信號量，且能降低像素電路210中所具備之電晶體之雜訊。藉此，能改善像素信號之訊號/雜訊比，攝像裝置1能輸出更佳像素資料(圖像資訊)。
又，於攝像裝置1中，像素電路210與行信號處理部550及圖像信號處理部560設置於互不相同之基板(第2基板260及第3基板300)。藉此，與將像素電路210與行信號處理部550及圖像信號處理部560形成於同一基板之情形相比，能擴大像素電路210之面積、行信號處理部550及圖像信號處理部560之面積。藉此，能降低行信號處理部550中產生之雜訊，或藉由圖像信號處理部560搭載高級之圖像處理電路。藉此，能改善像素信號之訊號/雜訊比，攝像裝置1能輸出更佳像素資料(圖像資訊)。
又，於攝像裝置1中，像素陣列部540設置於第1基板100及第2基板260，且行信號處理部550及圖像信號處理部560設置於第3基板300。又，將第2基板260與第3基板300連接之接點部261、262、305、302形成於像素陣列部540之上方。因此，接點部261、262、305、302能不受到像素陣列中所具備之各種配線於佈局上之干涉而自由佈局。藉此，對於第2基板260與第3基板300之電性連接，可使用接點部261、262、305、302。藉 由使用接點部261、262、305、302，例如，行信號處理部550及圖像信號處理部560之佈局之自由度提高。藉此，能降低行信號處理部550中產生之雜訊，或藉由圖像信號處理部560搭載高級之圖像處理電路。因此，能改善像素信號之訊號/雜訊比，攝像裝置1能輸出更佳像素資料(圖像資訊)。
又，於攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便為藉由每1個像素之面積之微細化而使相鄰之像素(像素541A、541B、541C、541D)之距離接近之情形時，亦能抑制像素541A、541B、541C、541D之間之混色。藉此，能改善像素信號之訊號/雜訊比，攝像裝置1能輸出更佳像素資料(圖像資訊)。
又，於攝像裝置1中，針對每個像素共有單元539分別設置有像素電路210。藉此，與於像素541A、541B、541C、541D分別設置有像素電路210之情形相比，能擴大構成像素電路210之電晶體(放大電晶體AMP、重設電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域。例如，藉由擴大放大電晶體AMP之形成區域，能抑制雜訊。藉此，能改善像素信號之訊號/雜訊比，攝像裝置1能輸出更佳像素資料(圖像資訊)。
進而，於攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)電性連接之焊墊部120設置於第1基板100。藉此，與將此種焊墊部120設置於第2基板 260之情形相比，能減少將第1基板100與第2基板260連接之貫通電極(貫通電極120E)之數量。因此，能縮小絕緣區域212，能確保構成像素電路210之電晶體之形成區域(半導體層260S)具有充分之大小。藉此，能降低像素電路210中所具備之電晶體之雜訊，從而能改善像素信號之訊號/雜訊比，攝像裝置1能輸出更佳像素資料(圖像資訊)。
以下，對上述實施形態之攝像裝置1之變化例進行說明。於以下變化例中，對與上述實施形態共通之構成標註相同之符號而進行說明。
<變化例1>
圖59~圖63表示上述實施形態之攝像裝置1之平面構成之一變化例。圖59模式性地表示第2基板260之半導體層260S之正面附近之平面構成，對應於上述實施形態中所說明之圖52。圖60
Figure 108139162-A0305-02-0111-1
模式性地表示第1配線層W1、連接於第1配線層W1之半導體層260S及第1基板100之各個部分之構成，對應於上述實施形態中所說明之圖53。圖61表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態中所說明之圖54。圖62表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態中所說明之圖55。圖63表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態中所說明之圖56。
於本變化例中，如圖60所示，沿著第2基板260之H方向排列之2個像素共有單元539中，一(例如紙面右側)像素共有單元539之內部佈局構成為 使另一(例如紙面左側)像素共有單元539之內部佈局於H方向上反轉即可。又，一像素共有單元539之外形線與另一像素共有單元539之外形線之間的V方向之偏差大於上述實施形態中所說明之偏差(圖53)。藉由如此增大V方向之偏差，能縮短另一像素共有單元539之放大電晶體AMP、其所連接之焊墊部120(圖7所記載之沿著V方向排列之2個像素共有單元539中之另一(紙面下側)焊墊部120)之間之距離。藉由此種佈局，於圖59~圖63所記載之攝像裝置1之變化例1中，不使沿著H方向排列之2個像素共有單元539之平面佈局相互於V方向上反轉，便能使其面積與上述實施形態中所說明之第2基板260之像素共有單元539之面積相同。再者，第1基板100之像素共有單元539之平面佈局與上述實施形態中所說明之平面佈局(圖50、圖51)相同。因此，本變化例之攝像裝置1能獲得與上述實施形態中所說明之攝像裝置1相同之效果。第2基板260之像素共有單元539之配置並不限定於上述實施形態及本變化例中所說明之配置。
<變化例2>
圖64~圖69表示上述實施形態之攝像裝置1之平面構成之一變化例。圖64模式性地表示第1基板100之平面構成，對應於上述實施形態中所說明之圖50。圖65模式性地表示第2基板260之半導體層260S之正面附近之平面構成，對應於上述實施形態中所說明之圖52。圖66模式性地表示第1配線層W1、連接於第1配線層W1之半導體層260S、及第1基板100之各個部分之構成，對應於上述實施形態中所說明之圖53。圖67表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態中所說明之 圖54。圖68表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態中所說明之圖55。圖69表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態中所說明之圖56。
於本變化例中，各像素電路210之外形具有大致正方形之平面形狀(圖65等)。就該方面而言，本變化例之攝像裝置1之平面構成
Figure 108139162-A0305-02-0113-2
與上述實施形態中所說明之攝像裝置1之平面構成不同。
例如，與上述實施形態中所說明同樣地，第1基板100之像素共有單元539跨及2列×2行像素區域而形成，具有大致正方形之平面形狀(圖64)。例如，於各像素共有單元539中，一像素行之像素541A及像素541C之傳輸閘極TG1、TG3之水平部分TGb沿著自重疊於垂直部分TGa之位置在H方向上向像素共有單元539之中央部之方向(更具體而言為朝向像素541A、541C之外緣之方向，且朝向像素共有單元539之中央部之方向)延伸，另一像素行之像素541B及像素541D之傳輸閘極TG2、TG4之水平部分TGb沿著自重疊於垂直部分TGa之位置在H方向上向像素共有單元539之外側之方向(更具體而言為朝向像素541B、541D之外緣之方向，且朝向像素共有單元539之外側之方向)延伸。連接於浮動擴散部FD之焊墊部120設置於像素共有單元539之中央部(像素共有單元539之H方向及V方向之中央部)，連接於VSS接點區域118之焊墊部125，至少在H方向上(於圖64中，為在H方向及V方向上)設置於像素共有單元539之端部。
作為另一配置例，亦可考慮將傳輸閘極TG1、TG2、TG3、TG4之水 平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施形態中所說明者同樣地，易於將半導體層260S較細地分斷。因此，難以將像素電路210之電晶體形成得較大。另一方面，若如上述變化例般，使傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb自與垂直部分TGa重疊之位置沿著H方向延伸，則能與上述實施形態中所說明者同樣地，增大半導體層260S之寬度。具體而言，能使連接於傳輸閘極TG1、TG3之貫通電極TGV1、TGV3之H方向之位置近接於貫通電極120E之H方向之位置而配置，使連接於傳輸閘極TG2、TG4之貫通電極TGV2、TGV4之H方向之位置近接於貫通電極125E之H方向之位置而配置(圖66)。藉此，與上述實施形態中所說明者同樣地，能增大沿著V方向延伸之半導體層260S之寬度(H方向之大小)。藉此，能擴大像素電路210之電晶體之尺寸，尤其是放大電晶體AMP之尺寸。其結果，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳像素資料(圖像資訊)。
第2基板260之像素共有單元539例如與第1基板100之像素共有單元539之H方向及V方向之大小大致相同，例如，跨及與大致2列×2行像素區域對應之區域而設置。例如，於各像素電路210中，選擇電晶體SEL及放大電晶體AMP於V方向上並列配置於沿著V方向延伸之1個半導體層260S，FD轉換增益切換電晶體FDG及重設電晶體RST於V方向上並列配置於沿著V方向延伸之1個半導體層260S。設置有該選擇電晶體SEL及放大電晶體AMP之1個半導體層260S、及設置有FD轉換增益切換電晶體FDG及重設電晶體RST之1個半導體層260S隔著絕緣區域212於H方向上並列。該絕緣區域212沿著V方向延伸(圖65)。
此處，參照圖65及圖66，對第2基板260之像素共有單元539之外形進行說明。例如，圖64所示之第1基板100之像素共有單元539與設置於焊墊部120之H方向之一邊(圖66之紙面左側)之放大電晶體AMP及選擇電晶體SEL、及設置於焊墊部120之H方向之另一邊(圖66之紙面右側)之FD轉換增益切換電晶體FDG及重設電晶體RST連接。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重設電晶體RST之第2基板260之共有單元541之外形由下述4個外緣決定。
第1外緣為包含選擇電晶體SEL及放大電晶體AMP之半導體層260S之V方向之一端(圖66之紙面上側之端)之外緣。該第1外緣設置於該像素共有單元539中包含之放大電晶體AMP和與該像素共有單元539之V方向之一邊(圖66之紙面上側)相鄰之像素共有單元539中包含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向之中央部。第2外緣為包含選擇電晶體SEL及放大電晶體AMP之半導體層260S之V方向之另一端(圖66之紙面下側之端)之外緣。該第2外緣設置於該像素共有單元539中包含之選擇電晶體SEL和與該像素共有單元539之V方向之另一(圖66之紙面下側)相鄰之像素共有單元539中包含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向之中央部。第3外緣為包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層260S之V方向之另一端(圖66之紙面下側之端)之外緣。該第3外緣設置於該像素共有單元539中包含之FD轉換增益切換電晶體FDG 和與該像素共有單元539之V方向之另一(圖66之紙面下側)相鄰之像素共有單元539中包含之重設電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重設電晶體RST之間之元件分離區域213之V方向之中央部。第4外緣為包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層260S之V方向之一端(圖66之紙面上側之端)之外緣。該第4外緣設置於該像素共有單元539中包含之重設電晶體RST和與該像素共有單元539之V方向之一邊(圖66之紙面上側)相鄰之像素共有單元539中包含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重設電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)之V方向之中央部。
於包含此種第1、第2、第3、第4外緣之第2基板260之像素共有單元539之外形中，相對於第1、第2外緣，第3、第4外緣向V方向之一側偏差而配置(換言之，偏置於V方向之一側)。藉由使用此種佈局，能使放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極皆儘可能地近接於焊墊部120而配置。因此，能縮小將其等連接之配線之面積，從而易於將攝像裝置1微細化。再者，VSS接點區域218設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層260S與包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層260S之間。例如，複數個像素電路210具有彼此相同之配置。
具有此種第2基板260之攝像裝置1亦能獲得與上述實施形態中所說明者相同之效果。第2基板260之像素共有單元539之配置並不限定於上述實 施形態及本變化例中所說明之配置。
<變化例3>
圖70~圖75表示上述實施形態之攝像裝置1之平面構成之一變化例。圖70模式性地表示第1基板100之平面構成，對應於上述實施形態中所說明之圖51。圖71模式性地表示第2基板260之半導體層260S之正面附近之平面構成，對應於上述實施形態中所說明之圖52。圖72模式性地表示第1配線層W1、連接於第1配線層W1之半導體層260S及第1基板100之各個部分之構成，對應於上述實施形態中所說明之圖53。圖73表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態中所說明之圖54。圖74表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態中所說明之圖55。圖75表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態中所說明之圖56。
於本變化例中，第2基板260之半導體層260S沿著H方向延伸(圖72)。即，大致對應於使上述圖65等所示之攝像裝置1之平面構成旋轉90度而成之構成。
例如，第1基板100之像素共有單元539與上述實施形態中所說明者同樣地，跨及2列×2行像素區域而形成，具有大致正方形之平面形狀(圖70)。例如，於各自之像素共有單元539中，一像素列之像素541A及像素541B之傳輸閘極TG1、TG2沿著V方向朝向像素共有單元539之中央部延 伸，另一像素列之像素541C及像素541D之傳輸閘極TG3、TG4沿著V方向朝向像素共有單元539之外側方向延伸。連接於浮動擴散部FD之焊墊部120設置於像素共有單元539之中央部，連接於VSS接點區域118之焊墊部125至少於V方向上(於圖70中，為V方向及H方向)設置於像素共有單元539之端部。此時，傳輸閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置靠近貫通電極120E之V方向之位置，傳輸閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置靠近貫通電極125E之V方向之位置(圖72)。因此，基於與上述實施形態中所說明者相同之理由，能增大H方向延伸之半導體層260S之寬度(V方向之大小)。藉此，能擴大放大電晶體AMP之尺寸，從而抑制雜訊。
於各自之像素電路210中，選擇電晶體SEL及放大電晶體AMP於H方向上並列而配置，將選擇電晶體SEL與絕緣區域212至於中間而於在V方向上相鄰之位置配置有重設電晶體RST(圖71)。FD轉換增益切換電晶體FDG係於H方向上與重設電晶體RST並列而配置。VSS接點區域218呈島狀設置於絕緣區域212。例如，第3配線層W3沿著H方向延伸(圖74)，第4配線層W4沿著V方向延伸(圖75)。
具有此種第2基板260之攝像裝置1亦能獲得與上述實施形態中所說明者相同之效果。第2基板260之像素共有單元539之配置並不限定於上述實施形態及本變化例中所說明之配置。例如，上述實施形態及變化例1中所說明之半導體層260S亦可沿著H方向延伸。
<變化例4>
圖76模式性地表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖76對應於上述實施形態中所說明之圖46。於本變化例中，攝像裝置1除了接點部261、262、305、302以外，亦於與像素陣列部540之中央部對向之位置具有接點部263、204、303、304。於該方面，本變化例之攝像裝置1與上述實施形態中所說明之攝像裝置1不同。
接點部263、204設置於第2基板260，於與第3基板300之接合面露出。接點部303、304設置於第3基板300，於與第2基板260之接合面露出。接點部263與接點部303相接，接點部204與接點部304相接。即，於該攝像裝置1中，第2基板260與第3基板300除了藉由接點部261、262、305、302以外，進而藉由接點部263、204、303、304而連接。
其次，使用圖77及圖78，對該攝像裝置1之動作進行說明。於圖77中，以箭頭表示出了自外部向攝像裝置1輸入之輸入信號、電源電位及基準電位之路徑。於圖78中，以箭頭表示出了自攝像裝置1向外部輸出之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號傳輸至第3基板300之列驅動部520，於列驅動部520產生列驅動信號。該列驅動信號經由接點部303、263傳送至第2基板260。進而，該列驅動信號經由配線層260T內之列驅動信號線542分別到達像素陣列部540之像素共有單元539。於到達第2基板260之像素共有單元539之列驅動信號中，傳輸閘極TG以外之驅動信號輸入至像素電路210，驅動像素電路210中包 含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部303、263傳送至第2基板260，經由配線層260T內之配線，供給至像素共有單元539各自之像素電路210。基準電位進而經由貫通電極125E，亦供給至第1基板100之像素541A、541B、541C、541D。另一方面，於第1基板100之像素541A、541B、541C、541D加以光電轉換後之像素信號針對每個像素共有單元539分別傳送至第2基板260之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部204、304傳送至第3基板300。該像素信號於第3基板300之行信號處理部550及圖像信號處理部560加以處理後，經由輸出部510B輸出至外部。
具有此種接點部263、204、303、304之攝像裝置1亦能獲得與上述實施形態中所說明者相同之效果。經由接點部303、304之配線之連接目的地，根據第3基板300之電路等之設計而改變接點部之位置及數量等。
<變化例5>
圖79表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖79對應於上述實施形態中所說明之圖49。於本變化例中，於第1基板100設置有具有平面構造之傳輸電晶體TR。於該方面，本變化例之攝像裝置1與上述實施形態中所說明之攝像裝置1不同。
於該傳輸電晶體TR中，僅由水平部分TGb構成傳輸閘極TG。換言之，傳輸閘極TG不具有垂直部分TGa，與半導體層100S對向而設置。
具有此種平面構造之傳輸電晶體TR之攝像裝置1亦能獲得與上述實施形態中所說明者相同之效果。進而，亦可考慮如下方案：藉由於第1基板100設置平面型傳輸閘極TG，與將縱向傳輸閘極TG設置於第1基板100之情形相比，將光電二極體PD形成至更靠半導體層100S正面，藉此增加飽和信號量(Qs)。又，於第1基板100形成平面型傳輸閘極TG之方法與於第1基板100形成縱向傳輸閘極TG之方法相比，可想而知，製造步驟數更少，不易因製造步驟而對光電二極體PD造成不良影響。
<變化例6>
圖80表示上述實施形態之攝像裝置1之像素電路之一變化例。圖80對應於上述實施形態中所說明之圖47。於本變化例中，針對每個1個像素(像素541A)分別設置有像素電路210。即，像素電路210並非為複數個像素共有。於該方面，本變化例之攝像裝置1與上述實施形態中所說明之攝像裝置1不同。
本變化例之攝像裝置1於將像素541A與像素電路210設置於互不相同之基板(第1基板100及第2基板260)之方面與上述實施形態中所說明之攝像裝置1相同。因此，本變化例之攝像裝置1亦能獲得與上述實施形態中所說 明者相同之效果。
<變化例7>
圖81表示上述實施形態中所說明之像素分離部117之平面構成之一變化例。亦可於分別包圍像素541A、541B、541C、541D之像素分離部117設置間隙。即，像素541A、541B、541C、541D之全周亦可被像素分離部117包圍。例如，像素分離部117之間隙設置於焊墊部120、125附近(參照圖51)。
於上述實施形態中，對像素分離部117具有貫通半導體層100S之FTI構造之例(參照圖49)進行了說明，但像素分離部117亦可具有FTI構造以外之構成。例如，像素分離部117亦可設置為完全貫通半導體層100S，亦可具有所謂DTI(Deep Trench Isolation)構造。
<應用例>
圖82係表示具備上述實施形態及其變化例之攝像裝置1之攝像系統7的概略構成之一例。
攝像系統7例如為數位靜態相機或攝錄影機等攝像裝置、或者智慧型手機或平板型終端等便攜式終端裝置等電子機器。攝像系統7例如具備上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248。於攝像系統7中，上述實 施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248經由匯流排線249而相互連接。
上述實施形態及其變化例之攝像裝置1輸出與入射光相應之圖像資料。DSP電路243係處理自上述實施形態及其變化例之攝像裝置1輸出之信號(圖像資料)之信號處理電路。圖框記憶體244以圖框單位臨時保持藉由DSP電路243加以處理後之圖像資料。顯示部245例如由液晶面板或有機EL(Electro Luminescence)面板等面板型顯示裝置構成，顯示藉由上述實施形態及其變化例之攝像裝置1拍攝所得之動態圖像或靜態圖像。記憶部246將藉由上述實施形態及其變化例之攝像裝置1拍攝所得之動態圖像或靜態圖像之圖像資料記錄於半導體記憶體或硬碟等記錄媒體。操作部247按照用戶之操作，對攝像系統7所具有之各種功能發佈操作指令。電源部248將上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246及操作部247之作為動作電源之各種電源適當供給至該等供給對象。
其次，對攝像系統7之攝像順序進行說明。
圖83表示攝像系統7之攝像動作之流程圖之一例。用戶藉由操作操作部247而指示攝像開始(步驟S101)。然後，操作部247將攝像指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體為系統控制電路36)接收到攝像指令後，以特定攝像方式執行攝像(步驟S103)。
攝像裝置1將藉由攝像而獲得之圖像資料輸出至DSP電路243。此處，所謂圖像資料，係指基於臨時保持在浮動擴散部FD中之電荷而產生的像素信號之所有像素之資料。DSP電路243基於自攝像裝置1輸入之圖像資料進行特定信號處理(例如，雜訊降低處理等)(步驟S104)。DSP電路243將經特定信號處理後之圖像資料保持於圖框記憶體244，圖框記憶體244將圖像資料記憶於記憶部246(步驟S105)。如此，進行攝像系統7之攝像。
於本應用例中，上述實施形態及其變化例之攝像裝置1應用於攝像系統7。藉此，能將攝像裝置1小型化或高精細化，故而能提供小型或高精細之攝像系統7。
<應用於內窺鏡手術系統之例>
又，例如，本發明之技術(本技術)亦可應用於內窺鏡手術系統。
圖84係表示可應用本發明之技術(本技術)之內窺鏡手術系統的概略構成之一例之圖。
於圖84中，圖示出了手術施行者(醫師)11131使用內窺鏡手術系統11000，對病床11133上之患者11132施行手術之情形。如圖所示，內窺鏡手術系統11000包含內窺鏡11100、氣腹管11111或能量處置具11112等其他術具11110、支持內窺鏡11100之支持臂裝置11120、及搭載有用於內窺鏡下手術之各種裝置之手推車11200。
內窺鏡11100包含自前端起特定長度之區域會被插入患者11132之體腔內之鏡筒11101、及連接於鏡筒11101基端之相機鏡頭11102。於圖示之例中，圖示出了構成為具有硬性鏡筒11101之所謂硬性鏡之內窺鏡11100，但內窺鏡11100亦可構成為具有軟性鏡筒之所謂軟性鏡。
於鏡筒11101之前端，設置有嵌入了對物透鏡之開口部。於內窺鏡11100連接有光源裝置11203，藉由該光源裝置11203而產生之光利用延設至鏡筒11101內部之導光件而傳導至該鏡筒之前端，並經由對物透鏡向患者11132之體腔內之觀察對象照射。再者，內窺鏡11100可為直視鏡，亦可為斜視鏡或側視鏡。
於相機鏡頭11102之內部，設置有光學系統及攝像元件，來自觀察對象之反射光(觀察光)藉由該光學系統聚集於該攝像元件。藉由該攝像元件，對觀察光進行光電轉換，產生與觀察光對應之電氣信號，即與觀察像對應之圖像信號。該圖像信號以RAW資料之形式發送至相機控制單元(CCU：Camera Control Unit)11201。
CCU11201由CPU(Central Processing Unit，中央處理單元)或GPU(Graphics Processing Unit，圖形處理單元)等構成，統括控制內窺鏡11100及顯示裝置11202之動作。進而，CCU11201自相機鏡頭11102接收圖像信號，並對該圖像信號實施例如顯影處理(解馬賽克處理)等用以基於該圖像信號而顯示圖像之各種圖像處理。
顯示裝置11202藉由來自CCU11201之控制，基於藉由該CCU11201加以圖像處理後之圖像信號顯示圖像。
光源裝置11203例如由LED(Light Emitting Diode，發光二極體)等光源構成，將拍攝術部等時之照射光供給至內窺鏡11100。
輸入裝置11204係相對於內窺鏡手術系統11000之輸入介面。使用者能經由輸入裝置11204，對內窺鏡手術系統11000進行各種資訊之輸入或指示輸入。例如，使用者輸入意旨為變更內窺鏡11100之攝像條件(照射光之種類、倍率及焦點距離等)之指示等。
處置具控制裝置11205控制用以灼燒、切開組織，或密封血管等之能量處置具11112之驅動。氣腹裝置11206經由氣腹管11111向患者11132之體腔內通入氣體，使該體腔鼓起，以確保內窺鏡11100之視野，及確保手術施行者之作業空間。記錄器11207係能記錄與手術相關之各種資訊之裝置。印表機11208係能以文本、圖像或曲線圖等各種形式印刷出與手術相關之各種資訊之裝置。
再者，對內窺鏡11100供給拍攝術部時之照射光之光源裝置11203例如可由以LED、雷射光源或其等之組合構成之白色光源構成。於由RGB雷射光源之組合構成白色光源之情形時，能高精度地控制各色(各波長)之輸出強度及輸出時序，因此能於光源裝置11203中進行攝像圖像之白平衡 之調整。又，於該情形時，藉由將分別來自RGB雷射光源之雷射光以時分方式照射至觀察對象，並與該照射時序同步地控制相機鏡頭11102之攝像元件之驅動，亦能以時分方式拍攝與RGB分別對應之圖像。根據該方法，即便不於該攝像元件設置彩色濾光片，亦能獲得彩色圖像。
又，亦能以每隔特定時間變更一次輸出光之強度之方式，控制光源裝置11203之驅動。藉由與該光之強度變更之時序同步地控制相機鏡頭11102之攝像元件之驅動，以時分方式獲取圖像，並將該圖像合成，能產生所謂無過度曝光及曝光不足之高動態範圍之圖像。
又，光源裝置11203亦可構成為能供給與特殊光觀察對應之特定波長頻帶之光。於特殊光觀察中，例如，利用身體組織中之光之吸收之波長依存性，照射與普通觀察時之照射光(即，白色光)相比頻帶較窄之光，藉此進行以高對比度拍攝黏膜表層之血管等特定組織之所謂窄頻帶光觀察(Narrow Band Imaging)。或者，於特殊光觀察中，亦可進行螢光觀察，所謂螢光觀察，係指利用藉由照射激發光而產生之螢光，獲得圖像。於螢光觀察中，能進行如下操作等：對身體組織照射激發光，觀察來自該身體組織之螢光(自螢光觀察)；或將吲哚菁綠(ICG)等試藥局部注入身體組織，並且對該身體組織照射與該試藥之螢光波長對應之激發光，而獲得螢光像。光源裝置11203可構成為能供給與此種特殊光觀察對應之窄頻帶光及/或激發光。
圖85係表示圖84所示之相機鏡頭11102及CCU11201的功能構成之一 例之方塊圖。
相機鏡頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、相機鏡頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、控制部11413。相機鏡頭11102與CCU11201藉由傳送纜線11400可相互通信地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端取入之觀察光傳導至相機鏡頭11102，並向該透鏡單元11401入射。透鏡單元11401由包括變焦透鏡及聚焦透鏡在內之複數個透鏡組合而構成。
構成攝像部11402之攝像元件可為1個(所謂單板式)，亦可為複數個(所謂多板式)。於攝像部11402以多板式構成之情形時，例如亦可藉由各攝像元件產生與RGB分別對應之圖像信號，然後將其等合成，藉此獲得彩色圖像。或者，攝像部11402亦可構成為具有用以分別取得與3D(Dimensional，三維)顯示對應之用於右眼及用於左眼之圖像信號之一對攝像元件。藉由進行3D顯示，手術施行者11131能更準確地掌握術部之活體組織之進深部位。再者，於攝像部11402以多板式構成之情形時，可為透鏡單元11401亦與各攝像元件對應地設置有複數個系統。
又，攝像部11402未必設置於相機鏡頭11102。例如，攝像部11402亦可設置於鏡筒11101內部之對物透鏡之正後方。
驅動部11403由致動器構成，藉由來自相機鏡頭控制部11405之控制，使透鏡單元11401之變焦透鏡及聚焦透鏡沿著光軸移動特定距離。藉此，能適當調整攝像部11402之攝像圖像之倍率及焦點。
通信部11404由用以與CCU11201之間收發各種資訊之通信裝置構成。通信部11404將自攝像部11402獲得之圖像信號以RAW資料之形式經由傳送纜線11400發送至CCU11201。
又，通信部11404自CCU11201接收用以控制相機鏡頭11102之驅動之控制信號，並將其供給至相機鏡頭控制部11405。該控制信號中包含與攝像條件相關之資訊，例如，意旨為指定攝像圖像之幀率之資訊、意旨為指定攝像時之曝光值之資訊、及/或意旨為指定攝像圖像之倍率及焦點之資訊等。
再者，上述幀率、曝光值、倍率、焦點等攝像條件可由使用者適當指定，亦可基於所取得之圖像信號由CCU11201之控制部11413自動設定。於後者之情形時，便成為於內窺鏡11100搭載有所謂AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動聚焦)功能及AWB(Auto White Balance，自動白平衡)功能之情況。
相機鏡頭控制部11405基於經由通信部11404接收到之來自CCU11201之控制信號，控制相機鏡頭11102之驅動。
通信部11411由用以與相機鏡頭11102之間收發各種資訊之通信裝置構成。通信部11411自相機鏡頭11102接收經由傳送纜線11400而發送之圖像信號。
又，通信部11411對相機鏡頭11102發送用以控制相機鏡頭11102之驅動之控制信號。圖像信號或控制信號能藉由電通信或光通信等而發送。
圖像處理部11412對自相機鏡頭11102以RAW資料之形式發送之圖像信號實施各種圖像處理。
控制部11413進行與內窺鏡11100對術部等之拍攝、及藉由拍攝術部等而獲得之攝像圖像之顯示相關之各種控制。例如，控制部11413產生用以控制相機鏡頭11102之驅動之控制信號。
又，控制部11413基於藉由圖像處理部11412加以圖像處理後之圖像信號，使反映出術部等之攝像圖像顯示於顯示裝置11202。此時，控制部11413亦可利用各種圖像識別技術識別攝像圖像內之各種物體。例如，控制部11413能藉由檢測攝像圖像中包含之物體邊緣之形狀或顏色等，而識別鉗子等術具、特定活體部位、出血、使用能量處置具11112時之煙霧等。控制部11413使攝像圖像顯示於顯示裝置11202時，亦可利用該識別結果，使各種手術輔助資訊重疊顯示於該術部之圖像。藉由使手術輔助資訊重疊顯示而提示手術施行者11131，能減輕手術施行者11131之負擔， 或使手術施行者11131切實地推進手術。
將相機鏡頭11102與CCU11201連接之傳送纜線11400為與電氣信號通信對應之電氣信號纜線、與光通信對應之光纖、或兩者之複合纜線。
此處，於圖示之例中，使用傳送纜線11400以有線方式進行通信，但相機鏡頭11102與CCU11201之間之通信亦可採用無線方式。
再者，此處，作為一例，對內窺鏡手術系統進行了說明，但本發明之技術除此以外，例如亦可應用於顯微鏡手術系統等。
<應用於移動體之例>
又，例如，本發明之技術能以搭載於汽車、電動汽車、油電混合車、機車、自行車、個人移動工具、飛機、無人機、船舶、機器人等任一種移動體之裝置而實現。
圖86係表示可應用本發明之技術之移動體控制系統之一例的車輛控制系統之概略構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001而連接之複數個電子控制單元。於圖86所示之例中，車輛控制系統12000具備驅動系統控制單元12010、本體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢 測單元12040及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示出了微電腦12051、語音圖像輸出部12052及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010按照各種程式，控制與車輛之驅動系統相關之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛之驅動力之驅動力產生裝置，用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之轉向角之轉向機構、及產生車輛之制動力之制動裝置等控制裝置而發揮功能。
本體系統控制單元12020按照各種程式，控制車體上裝備之各種裝置之動作。例如，本體系統控制單元12020作為無鑰匙進入系統、智慧鑰匙系統、電動窗裝置、或者頭燈、尾燈、刹車燈、轉向燈或霧燈等各種燈之控制裝置而發揮功能。於該情形時，可向本體系統控制單元12020，輸入自代替鑰匙之手機發送之電波或各種開關之信號。本體系統控制單元12020受理該等電波或信號之輸入，控制車輛之門鎖裝置、電動窗裝置、燈等。
車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛之外部之資訊。例如，於車外資訊檢測單元12030，連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並且接收攝像所得之圖像。車外資訊檢測單元12030亦可基於所接收到之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光，並輸出與該光之接收量相應之電氣信號之光感測器。攝像部12031能將電氣信號以圖像之形式輸出，亦能以測距資訊之形式輸出。又，攝像部12031所接收之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040，例如連接有檢測駕駛員之狀態之駕駛員狀態檢測部12041。駕駛員狀態檢測部12041例如包含拍攝駕駛員之相機，車內資訊檢測單元12040基於自駕駛員狀態檢測部12041輸入之檢測資訊，可計算出駕駛員之疲勞程度或集中程度，亦可判別出駕駛員是否未打盹。
微電腦12051能基於利用車外資訊檢測單元12030或車內資訊檢測單元12040所取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，並向驅動系統控制單元12010輸出控制指令。例如，微電腦12051能進行以包括車輛之碰撞避免或衝擊緩和、基於車間距離進行之追蹤行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等在內之ADAS(Advanced Driver Assistance System，高級駕駛輔助系統)之功能實現為目的之協調控制。
又，微電腦12051能基於利用車外資訊檢測單元12030或車內資訊檢測單元12040所取得之車輛周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，藉此進行以不依據駕駛員之操作而自主行駛之自動駕駛等 為目的之協調控制。
又，微電腦12051能基於利用車外資訊檢測單元12030所取得之車外之資訊，向本體系統控制單元12020輸出控制指令。例如，微電腦12051能進行根據利用車外資訊檢測單元12030所檢測出之先行車或對向車之位置而控制頭燈，試圖將遠光切換成近光等以防眩為目的之協調控制。
語音圖像輸出部12052對車輛之搭乘者或車外，向能於視覺或聽覺上通知資訊之輸出裝置發送語音及圖像中至少一者之輸出信號。於圖86之例中，作為輸出裝置，例示出了音響揚聲器12061、顯示部12062及儀錶板12063。顯示部12062例如亦可包含車載顯示器及頭戴式顯示器中之至少一者。
圖87係表示攝像部12031之設置位置之例之圖。
於圖87中，作為攝像部12031，具有攝像部12101、12102、12103、12104、12105。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前鼻、側鏡、後保險杠、後門及車艙內之前玻璃之上部等位置。於前鼻具備之攝像部12101及於車艙內之前玻璃之上部具備之攝像部12105主要獲取車輛12100之前方之圖像。於側鏡具備之攝像部12102、12103主要獲取車輛12100之側方之圖像。於後保險杠或後門具備之攝像 部12104主要獲取車輛12100之後方之圖像。於車艙內之前玻璃之上部具備之攝像部12105主要用於先行車輛、行人、障礙物、信號燈、交通標識或車線等之檢測。
再者，圖87表示攝像部12101至12104之攝影範圍之一例。攝像範圍12111表示設置於前鼻之攝像部12101之攝像範圍，攝像範圍12112、12113分別表示設置於側鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險杠或後門之攝像部12104之攝像範圍。例如，藉由使利用攝像部12101至12104拍攝所得之圖像資料重合，而獲得自上方俯視車輛12100之俯瞰圖像。
攝像部12101至12104中之至少一者亦可具有獲取距離資訊之功能。例如，攝像部12101至12104中之至少一者可為包含複數個攝像元件之立體相機，亦可為具有相位差檢測用像素之攝像元件。
例如，微電腦12051能藉由基於自攝像部12101至12104獲得之距離資訊，求出距攝像範圍12111至12114內之各立體物之距離、該距離之時間性變化(相對於車輛12100之相對速度)，而抽出朝與車輛12100大致相同之方向以特定速度(例如，0km/h以上)行駛之立體物，尤其是位於車輛12100之行駛車道上之最近立體物，作為先行車。進而，微電腦12051能於先行車之前方預先設定應予以確保之車間距離，進行自動制動控制(亦包括追蹤停止控制)或自動加速控制(亦包括追蹤啟動控制)等。如此能進行以不依據駕駛員之操作而自主行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051能基於自攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分為兩輪車、普通車輛、大型車輛、行人、電線桿等其他立體物而抽出，並將其用於障礙物之自動避讓。例如，微電腦12051將車輛12100之周邊之障礙物按車輛12100之驅動器所能視認之障礙物與難以視認之障礙物加以識別。然後，微電腦12051判斷表示與各障礙物碰撞之危險度之碰撞風險，當屬於碰撞風險為設定值以上而存在碰撞可能性之狀況時，能經由音響揚聲器12061或顯示部12062向驅動器輸出警報，或者經由驅動系統控制單元12010進行強制減速或避讓轉向，藉此進行用以避免碰撞之駕駛輔助。
攝像部12101至12104中之至少一者亦可為檢測紅外線之紅外線相機。例如，微電腦12051能藉由判定攝像部12101至12104之攝像圖像中是否存在行人而識別行人。該行人之識別例如藉由如下工序而進行：抽出作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點；對表示物體之輪廓之一系列特徵點進行圖案匹配處理，判別是否為行人。當微電腦12051判定為攝像部12101至12104之攝像圖像中存在行人，而識別出行人時，語音圖像輸出部12052以於該被識別之行人重疊顯示用以強調之方形輪廓線之方式，控制顯示部12062。又，語音圖像輸出部12052亦能以使表示行人之圖標等顯示於所希望之位置之方式，控制顯示部12062。
再者，本技術之實施形態並不限定於上述實施形態，而可於不脫離本技術之主旨之範圍內加以各種變更。
本技術亦可採取如下所述之構成。
(1)
一種攝像元件，其具備：基板；第1光電轉換區域，其設置於上述基板；第2光電轉換區域，其與上述第1光電轉換區域相鄰，且設置於上述基板；像素分離部，其位於上述第1光電轉換區域與上述第2光電轉換區域之間，且設置於上述基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於上述像素分離部之側壁；且相較包圍上述第1光電轉換區域之4邊之上述像素分離部中平行2邊之上述像素分離部之間之長度，與上述平行2邊之上述像素分離部垂直相交之上述像素分離部之側壁上形成的上述第1雜質區域之邊之長度更大。
(2)
如上述(1)所記載之攝像元件，其中將上述平行2邊之上述像素分離部之間之長度作為基準時，上述第1雜質區域之邊之長度為1.3倍以上之長度。
(3)
如上述(1)或(2)所記載之攝像元件，其中上述第1雜質區域於上述第2雜質區域側具有凸部。
(4)
如上述(1)至(3)中任一項所記載之攝像元件，其中上述像素分離部具有凸部。
(5)
如上述(3)或(4)所記載之攝像元件，其中上述凸部形成為四角形狀。
(6)
如上述(3)或(4)所記載之攝像元件，其中上述凸部形成為三角形狀。
(7)
如上述(1)至(6)中任一項所記載之攝像元件，其中上述第1雜質區域與上述第2雜質區域之接合面為具有凹凸之形狀。
(8)
如上述(1)至(7)中任一項所記載之攝像元件，其中上述像素分離部之壁面為具有凹凸之形狀。
(9)
如上述(1)至(8)中任一項所記載之攝像元件，其中於上述第1光電轉換區域之四角中之至少一角進而具備上述接合區域。
(10)
如上述(1)至(9)中任一項所記載之攝像元件，其進而具備十字形之上述像素分離部，且於上述十字形之上述像素分離部之側面進而具備上述接合區域。
(11)
如上述(1)至(10)中任一項所記載之攝像元件，其中上述像素分離部具有一部分斷開之部分，且上述斷開部分之上述第1雜質區域形成為曲線形。
(12)
如上述(11)所記載之攝像元件，其中於1邊設置有複數個上述斷開部分。
(13)
如上述(1)至(12)中任一項所記載之攝像元件，其中上述第1雜質為N型雜質，上述第2雜質為P型雜質，或上述第1雜質為P型雜質，上述第2雜質為N型雜質。
(14)
如上述(1)至(13)中任一項所記載之攝像元件，其中上述像素分離部具有凸部，且上述凸部之前端面向傳輸電晶體之閘極側。
(15)
如上述(1)至(6)、(13)、(14)中任一項所記載之攝像元件，其中上述像素分離部具有凸部，且上述凸部形成為不貫通上述基板。
(16)
一種電子機器，其搭載有攝像元件，上述攝像元件具備：基板；第1光電轉換區域，其設置於上述基板；第2光電轉換區域，其與上述第1光電轉換區域相鄰，且設置於上述 基板；像素分離部，其位於上述第1光電轉換區域與上述第2光電轉換區域之間，且設置於上述基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於上述像素分離部之側壁；且相較包圍上述第1光電轉換區域之4邊之上述像素分離部中平行2邊之上述像素分離部之間之長度，與上述平行2邊之上述像素分離部垂直相交之上述像素分離部之側壁上形成的上述第1雜質區域之邊之長度更大。
50a:像素
70:Si基板
71:PD
72:P型區域
73:平坦化膜
74:遮光膜
75:背面Si界面
76:OCL
77:工作區域
78:STI
79:配線層
80:傳輸電晶體
81:縱向電晶體溝槽
82:DTI
83:P型固相擴散層
84:N型固相擴散層
85:側壁膜
86:填充劑

Claims (15)

  1. 一種攝像元件，其具備：基板；第1光電轉換區域，其設置於上述基板；第2光電轉換區域，其與上述第1光電轉換區域相鄰，且設置於上述基板；像素分離部，其位於上述第1光電轉換區域與上述第2光電轉換區域之間，且設置於上述基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於上述像素分離部之側壁；且相較包圍上述第1光電轉換區域之4邊之上述像素分離部中平行2邊之上述像素分離部之間之長度，與上述平行2邊之上述像素分離部垂直相交之上述像素分離部之側壁上形成的上述第1雜質區域之邊之長度更大；上述像素分離部具有一部分斷開之部分；上述斷開部分之上述第1雜質區域形成為曲線形。
  2. 如請求項1之攝像元件，其中將上述平行2邊之上述像素分離部之間之長度作為基準時，上述第1雜質區域之邊之長度為1.3倍以上之長度。
  3. 如請求項1之攝像元件，其中上述第1雜質區域於上述第2雜質區域側具有凸部。
  4. 如請求項1之攝像元件，其中上述像素分離部具有凸部。
  5. 如請求項3之攝像元件，其中上述凸部形成為四角形狀。
  6. 如請求項3之攝像元件，其中上述凸部形成為三角形狀。
  7. 如請求項1之攝像元件，其中上述第1雜質區域與上述第2雜質區域之接合面為具有凹凸之形狀。
  8. 如請求項1之攝像元件，其中上述像素分離部之壁面為具有凹凸之形狀。
  9. 如請求項1之攝像元件，其中於上述第1光電轉換區域之四角中之至少一角進而具備上述接合區域。
  10. 如請求項1之攝像元件，其進而具備十字形之上述像素分離部，且於上述十字形之上述像素分離部之側面進而具備上述接合區域。
  11. 如請求項1之攝像元件，其中於1邊設置有複數個上述斷開部分。
  12. 如請求項1之攝像元件，其中上述第1雜質為N型雜質，上述第2雜質為P型雜質，或上述第1雜質為P型雜質，上述第2雜質為N型雜質。
  13. 如請求項1之攝像元件，其中上述像素分離部具有凸部，且上述凸部之前端面向傳輸電晶體之閘極側。
  14. 如請求項1之攝像元件，其中上述像素分離部具有凸部，且上述凸部形成為不貫通上述基板。
  15. 一種電子機器，其搭載有攝像元件，上述攝像元件具備：基板；第1光電轉換區域，其設置於上述基板；第2光電轉換區域，其與上述第1光電轉換區域相鄰，且設置於上述基板；像素分離部，其位於上述第1光電轉換區域與上述第2光電轉換區域之間，且設置於上述基板；及接合區域，其由包含第1雜質之第1雜質區域、及包含第2雜質之第2雜質區域，構成於上述像素分離部之側壁；且相較包圍上述第1光電轉換區域之4邊之上述像素分離部中平行2邊之上述像素分離部之間之長度，與上述平行2邊之上述像素分離部垂直相交之上述像素分離部之側壁上形成的上述第1雜質區域之邊之長度更大；上述像素分離部具有一部分斷開之部分；上述斷開部分之上述第1雜質區域形成為曲線形。
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