KR20210088537A - 촬상 소자 및 전자 기기 - Google Patents

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KR20210088537A
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KR
South Korea
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pixel
substrate
region
unit
impurity
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Application number
KR1020217010711A
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Inventor
마사시 오우라
유스케 코야마
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
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Publication date
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Abstract

본 기술은 포화 전하량을 향상시킬 수 있도록 하는 촬상 소자 및 전자 기기에 관한 것이다. 기판과, 기판에 마련된 제1 광전 변환 영역과, 제1 광전 변환 영역의 옆으로서, 기판에 마련된 제2 광전 변환 영역과, 제1 광전 변환 영역과 제2 광전 변환 영역 사이로서, 기판에 마련된 화소 분리부와, 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역을 구비하고, 제1 광전 변환 영역을 둘러싸는 4변의 화소 분리부 중의 평행하는 2변의 화소 분리부 사이의 길이보다도 평행하는 2변의 화소 분리부와 수직으로 교차하는 화소 분리부의 측벽에 형성되어 있는 제1 불순물 영역의 변의 길이는 길다. 본 기술은 예를 들어 촬상 장치에 적용할 수 있다.

Description

촬상 소자 및 전자 기기
본 기술은 촬상 소자 및 전자 기기에 관한 것으로 특히, 각 화소 사이에 형성한 화소 사이 차광벽의 측벽에 P형 고상 확산층과 N형 고상 확산층을 형성하여 강전계 영역을 이루고, 전하를 유지시킴에 의해 각 화소의 포화 전하량(Qs)을 향상시키도록 하는 촬상 소자 및 전자 기기에 관한 것이다.
종래, 촬상 소자의 각 화소의 포화 전하량(Qs)을 향상시키는 것을 목적으로 하여, 각 화소 사이에 형성한 트렌치의 측벽에 P형 확산층과 N형 확산층을 형성하여 강전계 영역을 이루고, 전하를 유지시키는 기술이 알려져 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1: 일본 특개2015-162603호 공보
그렇지만, 특허 문헌 1이 개시하는 구조에서는 Si(실리콘) 기판의 광 입사측의 피닝이 약체화되고, 발생한 전하가 포토 다이오드에 유입하여 다크 특성이 악화하고, 예를 들면, 백점이 생기거나 암전류가 발생하거나 하는 가능성이 있었다. 또한, 더한층의 포화 전하량의 향상이 요망되고 있다.
본 기술은 이와 같은 상황을 감안하여 이루어진 것이고, 다크 특성의 악화를 억제할 수 있고, 또한 포화 전하량을 향상시키도록 하는 것이다.
본 기술의 한 측면의 촬상 소자는 기판과, 상기 기판에 마련된 제1 광전 변환 영역과, 상기 제1 광전 변환 영역의 옆으로서, 상기 기판에 마련된 제2 광전 변환 영역과, 상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역 사이로서, 상기 기판에 마련된 화소 분리부와, 상기 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역을 구비하고, 상기 제1 광전 변환 영역을 둘러싸는 4변의 상기 화소 분리부 중의 평행하는 2변의 상기 화소 분리부 사이의 길이보다도 상기 평행하는 2변의 상기 화소 분리부와 수직으로 교차하는 상기 화소 분리부의 측벽에 형성되어 있는 상기 제1 불순물 영역의 변의 길이는 길다.
본 기술의 한 측면의 전자 기기는 촬상 소자가 탑재된 전자 기기에서, 상기 촬상 소자는 기판과, 상기 기판에 마련된 제1 광전 변환 영역과, 상기 제1 광전 변환 영역의 옆으로서, 상기 기판에 마련된 제2 광전 변환 영역과, 상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역 사이로서, 상기 기판에 마련된 화소 분리부와, 상기 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역을 구비하고, 상기 제1 광전 변환 영역을 둘러싸는 4변의 상기 화소 분리부 중의 평행하는 2변의 상기 화소 분리부 사이의 길이보다도 상기 평행하는 2변의 상기 화소 분리부와 수직으로 교차하는 상기 화소 분리부의 측벽에 형성되어 있는 상기 제1 불순물 영역의 변의 길이는 길다.
본 기술의 한 측면의 촬상 소자에서는 기판과, 기판에 마련된 제1 광전 변환 영역과, 제1 광전 변환 영역의 옆으로서, 기판에 마련된 제2 광전 변환 영역과, 제1 광전 변환 영역과 제2 광전 변환 영역 사이로서, 기판에 마련된 화소 분리부와, 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역이 구비되어 있다. 또한 제1 광전 변환 영역을 둘러싸는 4변의 화소 분리부 중의 평행하는 2변의 화소 분리부 사이의 길이보다도 평행하는 2변의 화소 분리부와 수직으로 교차하는 화소 분리부의 측벽에 형성되어 있는 제1 불순물 영역의 변의 길이는 길어지도록 구성되어 있다.
또한, 전자 기기는 독립한 장치라도 좋고, 하나의 장치를 구성하고 있는 내부 블록이라도 좋다.
도 1은 촬상 장치의 구성례를 도시하는 도.
도 2는 촬상 소자의 구성례를 도시하는 도.
도 3은 본 기술이 적용된 화소의 제1 구성례를 도시하는 수직 방향 단면도.
도 4는 본 기술이 적용된 화소의 제1 실시의 형태의 표면측의 평면도.
도 5는 화소의 회로도.
도 6은 DTI(82) 주변의 제조 방법을 설명하기 위한 도.
도 7은 본 기술이 적용된 화소의 제2 구성례를 도시하는 수직 방향 단면도.
도 8은 본 기술이 적용된 화소의 제3 구성례를 도시하는 수직 방향 단면도.
도 9는 본 기술이 적용된 화소의 제4 구성례를 도시하는 수직 방향 단면도.
도 10은 본 기술이 적용된 화소의 제5 구성례를 도시하는 수직 방향 단면도.
도 11은 본 기술이 적용된 화소의 제6 구성례를 도시하는 수직 방향 단면도.
도 12는 본 기술이 적용된 화소의 제7 구성례를 도시하는 수직 방향 단면도.
도 13은 본 기술이 적용된 화소의 제8 구성례를 도시하는 수직 방향 단면도.
도 14는 본 기술이 적용된 화소의 제9 구성례를 도시하는 수직 방향 단면도.
도 15는 본 기술이 적용된 화소의 제10 구성례를 도시하는 수직 방향 단면도.
도 16은 본 기술이 적용된 화소의 제11 구성례를 도시하는 수직 방향 단면도와 평면도.
도 17은 본 기술이 적용된 화소의 제12 구성례를 도시하는 수직 방향 단면도와 평면도.
도 18은 본 기술이 적용된 화소의 제13의 구성례를 도시하는 수직 방향 단면도.
도 19는 본 기술이 적용된 화소의 제14의 구성례를 도시하는 수직 방향 단면도.
도 20은 본 기술이 적용된 화소의 구성례를 도시하는 평면도.
도 21은 본 기술이 적용된 화소의 제15의 구성례를 도시하는 평면도.
도 22는 본 기술이 적용된 화소의 제15의 다른 구성례를 도시하는 평면도.
도 23은 볼록부의 크기에 관해 설명하기 위한 도.
도 24는 본 기술이 적용된 화소의 제조에 관해 설명하기 위한 도.
도 25는 본 기술이 적용된 화소의 제조에 관해 설명하기 위한 도.
도 26은 에칭 후의 트렌치의 형상에 관해 설명하기 위한 도.
도 27은 에칭 후의 N형 고상 확산층의 형상에 관해 설명하기 위한 도.
도 28은 본 기술이 적용된 화소의 제16의 구성례를 도시하는 평면도.
도 29는 에칭 후의 트렌치의 형상에 관해 설명하기 위한 도.
도 30은 에칭 후의 트렌치의 형상에 관해 설명하기 위한 도.
도 31은 에칭 후의 N형 고상 확산층의 형상에 관해 설명하기 위한 도.
도 32는 본 기술이 적용된 화소의 제17의 구성례를 도시하는 평면도.
도 33은 본 기술이 적용된 화소의 제조에 관해 설명하기 위한 도.
도 34는 본 기술이 적용된 화소의 제18의 구성례를 도시하는 평면도.
도 35는 에칭 후의 트렌치의 형상에 관해 설명하기 위한 도.
도 36은 본 기술이 적용된 화소의 제19의 구성례를 도시하는 평면도.
도 37은 본 기술이 적용된 화소의 제19의 다른 구성례를 도시하는 평면도.
도 38은 에칭 후의 트렌치의 형상에 관해 설명하기 위한 도.
도 39는 본 기술이 적용된 화소의 제20의 구성례를 도시하는 평면도.
도 40은 효과에 관해 설명하기 위한 도.
도 41은 본 기술이 적용된 화소의 제20의 다른 구성례를 도시하는 평면도.
도 42는 본 기술이 적용된 화소의 제21의 구성례를 도시하는 평면도.
도 43은 본 기술이 적용된 화소의 제21의 구성례를 도시하는 단면도.
도 44는 본 개시의 한 실시의 형태에 관한 촬상 장치의 기능 구성의 한 예를 도시하는 블록도.
도 45는 도 44에 도시한 촬상 장치의 개략 구성을 도시하는 평면 모식도.
도 46은 도 45에 도시한 Ⅲ-Ⅲ'선에 따른 단면 구성을 도시하는 모식도.
도 47은 도 44에 도시한 화소 공유 유닛의 등가 회로도.
도 48은 복수의 화소 공유 유닛과 복수의 수직 신호선의 접속 양태의 한 예를 도시하는 도.
도 49는 도 46에 도시한 촬상 장치의 구체적인 구성의 한 예를 도시하는 단면 모식도.
도 50은 도 49에 도시한 제1 기판의 요부의 평면 구성의 한 예를 도시하는 모식도.
도 51은 도 50에 도시한 제1 기판의 요부와 함께 패드부의 평면 구성을 도시하는 모식도.
도 52는 도 49에 도시한 제2 기판(반도체층)의 평면 구성의 한 예를 도시하는 모식도.
도 53은 도 49에 도시한 제1 배선층과 함께, 화소 회로 및 제1 기판의 요부의 평면 구성의 한 예를 도시하는 모식도.
도 54는 도 49에 도시한 제1 배선층 및 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 55는 도 49에 도시한 제2 배선층 및 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 56은 도 49에 도시한 제3 배선층 및 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 57은 도 46에 도시한 촬상 장치로의 입력 신호의 경로에 관해 설명하기 위한 모식도.
도 58은 도 46에 도시한 촬상 장치의 화소 신호의 신호 경로에 관해 설명하기 위한 모식도.
도 59는 도 52에 도시한 제2 기판(반도체층)의 평면 구성의 한 변형례를 도시하는 모식도.
도 60은 도 59에 도시한 화소 회로와 함께, 제1 배선층 및 제1 기판의 요부의 평면 구성을 도시하는 모식도.
도 61은 도 60에 도시한 제1 배선층과 함께, 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 62는 도 61에 도시한 제2 배선층과 함께, 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 63은 도 62에 도시한 제3 배선층과 함께, 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 64는 도 50에 도시한 제1 기판의 평면 구성의 한 변형례를 도시하는 모식도.
도 65는 도 64에 도시한 제1 기판에 적층되는 제2 기판(반도체층)의 평면 구성의 한 예를 도시하는 모식도.
도 66은 도 65에 도시한 화소 회로와 함께, 제1 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 67은 도 66에 도시한 제1 배선층과 함께, 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 68은 도 67에 도시한 제2 배선층과 함께, 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 69는 도 68에 도시한 제3 배선층과 함께, 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 70은 도 64에 도시한 제1 기판의 평면 구성의 다른 예를 도시하는 모식도.
도 71은 도 70에 도시한 제1 기판에 적층되는 제2 기판(반도체층)의 평면 구성의 한 예를 도시하는 모식도.
도 72는 도 71에 도시한 화소 회로와 함께, 제1 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 73은 도 72에 도시한 제1 배선층과 함께, 제2 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 74는 도 73에 도시한 제2 배선층과 함께, 제3 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 75는 도 74에 도시한 제3 배선층과 함께, 제4 배선층의 평면 구성의 한 예를 도시하는 모식도.
도 76은 도 46에 도시한 촬상 장치의 다른 예를 도시하는 단면 모식도.
도 77은 도 76에 도시한 촬상 장치로의 입력 신호의 경로에 관해 설명하기 위한 모식도.
도 78은 도 76에 도시한 촬상 장치의 화소 신호의 신호 경로에 관해 설명하기 위한 모식도.
도 79는 도 49에 도시한 촬상 장치의 다른 예를 도시하는 단면 모식도.
도 80은 도 4에 도시한 등가 회로의 다른 예를 도시하는 도.
도 81은 도 50 등에 도시한 화소 분리부의 다른 예를 도시하는 평면 모식도.
도 82는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치를 구비한 촬상 시스템의 개략 구성의 한 예를 도시하는 도.
도 83은 도 82에 도시한 촬상 시스템의 촬상 순서의 한 예를 도시하는 도.
도 84는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도.
도 85는 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
도 86은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 87은 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
이하에 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다.
본 기술은 촬상 장치에 적용할 수 있기 때문에 여기서는 촬상 장치에 본 기술을 적용한 경우를 예로 들어 설명을 행한다. 또한 여기서는 촬상 장치를 예로 들어 설명을 계속하지만, 본 기술은 촬상 장치로의 적용으로 한정되는 것이 아니고, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치, 화상 판독부에 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전 변환 영역)에 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 또한, 전자 기기에 탑재되는 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치라고 하는 경우도 있다.
도 1은 본 개시의 전자 기기의 한 예인 촬상 장치의 구성례를 도시하는 블록도이다. 도 1에 도시하는 바와 같이 촬상 장치(10)는 렌즈군(11) 등을 포함하는 광학계, 촬상 소자(12), 카메라 신호 처리부인 DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17) 및 전원계(18) 등을 가지고 있다.
그리고, DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17) 및 전원계(18)가 버스 라인(19)을 통하여 서로 접속된 구성으로 되어 있다. CPU(20)는 촬상 장치(10) 내의 각 부분을 제어한다.
렌즈군(11)은 피사체로부터의 입사광(상광)을 취입하여 촬상 소자(12)의 촬상면상에 결상한다. 촬상 소자(12)는 렌즈군(11)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 촬상 소자(12)로서, 이하에 설명하는 화소를 포함하는 촬상 소자(이미지 센서)를 이용할 수 있다.
표시부(15)는 액정 표시부나 유기 EL(electro luminescence) 표시부 등의 패널형 표시부로 이루어지고, 촬상 소자(12)로 촬상된 동화 또는 정지화를 표시한다. 기록부(16)는 촬상 소자(12)로 촬상된 동화 또는 정지화를 HDD(Hard Disk Drive)나 메모리 카드 등의 기록 매체에 기록한다.
조작계(17)는 유저에 의한 조작하에 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(18)는 DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16) 및 조작계(17)의 동작 전원이 되는 각종의 전원을 이들 공급 대상에 대해 적절히 공급한다.
<촬상 소자의 구성>
도 2는 촬상 소자(12)의 구성례를 도시하는 블록도이다. 촬상 소자(12)는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 할 수 있다.
촬상 소자(12)는 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44) 및 시스템 제어부(45)를 포함하여 구성된다. 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44) 및 시스템 제어부(45)는 도시하지 않은 반도체 기판(칩)상에 형성되어 있다.
화소 어레이부(41)에는 입사광량에 응한 전하량의 광 전하를 발생하여 내부에 축적하는 광전 변환 소자를 갖는 단위 화소(예를 들면, 도 3의 화소(50))가 행렬형상으로 2차원 배치되어 있다. 또한, 이하에서는 입사광량에 응한 전하량의 광 전하를 단지 「전하」라고 기술하고, 단위 화소를 단지 「화소」라고 기술하는 경우도 있다.
화소 어레이부(41)에는 또한, 행렬형상의 화소 배열에 대해 행마다 화소 구동선(46)이 도면의 좌우 방향(화소행의 화소의 배열 방향)을 따라 형성되고, 열마다 수직 신호선(47)이 도면의 상하 방향(화소열의 화소의 배열 방향)을 따라 형성되어 있다. 화소 구동선(46)의 일단은 수직 구동부(42)의 각 행에 대응한 출력단에 접속되어 있다.
촬상 소자(12)는 또한, 신호 처리부(48) 및 데이터 격납부(49)를 구비하고 있다. 신호 처리부(48) 및 데이터 격납부(49)에 관해서는 촬상 소자(12)와는 다른 기판에 마련되는 외부 신호 처리부, 예를 들어 DSP(Digital Signal Processor)나 소프트웨어에 의한 처리라도 좋고, 촬상 소자(12)와 같은 기판상에 탑재하여도 좋다.
수직 구동부(42)는 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(41)의 각 화소를 전 화소 동시 또는 행 단위 등으로 구동하는 화소 구동부이다. 이 수직 구동부(42)는 그 구체적인 구성에 관해서는 도시를 생략하지만, 판독 주사계와, 소출 주사계 또는 일괄 소출, 일괄 전송을 갖는 구성으로 되어 있다.
판독 주사계는 단위 화소로부터 신호를 판독하기 위해, 화소 어레이부(41)의 단위 화소를 행 단위로 순차적으로 선택 주사한다. 행 구동(롤링 셔터 동작)인 경우, 소출에 대해서는 판독 주사계에 의해 판독 주사가 행해지는 판독 행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사가 행해진다. 또한, 글로벌 노광(글로벌 셔터 동작)인 경우는 일괄 전송보다도 셔터 스피드의 시간분만큼 선행하여 일괄 소출이 행해진다.
이 소출에 의해, 판독 행의 단위 화소의 광전 변환 소자로부터 불필요한 전하가 소출된다(리셋된다). 그리고, 불필요 전하의 소출(리셋)에 의해, 이른바 전자 셔터 동작이 행해진다. 여기서, 전자 셔터 동작이란, 광전 변환 소자의 광 전하를 버리고, 새롭게 노광을 시작하는(광 전하의 축적을 시작하는) 동작을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독되는 신호는 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응하는 것이다. 행 구동인 경우는 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍으로부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이 단위 화소에서의 광 전하의 축적 기간(노광 기간)이 된다. 글로벌 노광인 경우는 일괄 소출부터 일괄 전송까지의 기간이 축적 기간(노광 기간)이 된다.
수직 구동부(42)에 의해 선택 주사된 화소행의 각 단위 화소로부터 출력되는 화소 신호는 수직 신호선(47)의 각각을 통하여 칼럼 처리부(43)에 공급된다. 칼럼 처리부(43)는 화소 어레이부(41)의 화소열마다, 선택행의 각 단위 화소로부터 수직 신호선(47)을 통하여 출력되는 화소 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
구체적으로는 칼럼 처리부(43)는 신호 처리로서 적어도 노이즈 제거 처리, 예를 들어 CDS(Correlated Double Sampling;상관 이중 샘플링) 처리를 행한다. 이 칼럼 처리부(43)에 의한 상관 이중 샘플링에 의해, 리셋 노이즈나 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거된다. 또한, 칼럼 처리부(43)에 노이즈 제거 처리 이외에 예를 들면, AD(아날로그 디지털) 변환 기능을 주어, 신호 레벨을 디지털 신호로 출력하는 것도 가능하다.
수평 구동부(44)는 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(43)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(44)에 의한 선택 주사에 의해, 칼럼 처리부(43)에서 신호 처리된 화소 신호가 순번대로 신호 처리부(48)에 출력된다.
시스템 제어부(45)는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 구동부(42), 칼럼 처리부(43) 및 수평 구동부(44) 등의 구동 제어를 행한다.
신호 처리부(48)는 적어도 가산 처리 기능을 가지고, 칼럼 처리부(43)로부터 출력되는 화소 신호에 대해 가산 처리 등의 여러가지 신호 처리를 행한다. 데이터 격납부(49)는 신호 처리부(48)에서의 신호 처리에서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
<단위 화소의 구조>
다음으로 화소 어레이부(41)에 행렬형상으로 배치되어 있는 단위 화소(50)의 구체적인 구조에 관해 설명한다. 이하에 설명하는 화소(50)에 의하면, Si(실리콘) 기판(도 3에서는 Si 기판(70))의 광 입사측의 피닝이 약체화되어, 발생한 전하가 포토 다이오드(도 3에서는 PD(71))에 유입하여 다크 특성이 악화하고, 예를 들면, 백점이 생기거나 암전류가 발생하거나 하는 가능성을 저감시킬 수 있다.
<제1 실시의 형태에서의 화소의 구성례>
도 3은 본 기술이 적용된 화소(50)의 제1 실시의 형태에서의 화소(50a)의 수직 방향의 단면도이고, 도 4는 화소(50a)의 표면측의 평면도이다. 또한, 도 3은 도 4 중의 선분 X-X'의 위치에 대응하는 것이다.
이하에 설명하는 화소(50)는 이면 조사형인 경우를 예로 들어 설명을 행하지만, 표면 조사형에 대해서도 본 기술을 적용할 수는 있다.
도 3에 도시한 화소(50)는 Si 기판(70)의 내부에 형성된 각 화소의 광전 변환 소자인 PD(포토 다이오드)(71)를 가진다. PD(71)의 광 입사측(도면 중, 하측이고, 이면측이 된다)에는 P형 영역(72)이 형성되고, 그 P형 영역(72)의 더 하층에는 평탄화막(73)이 형성되어 있다. 이 P형 영역(72)과 평탄화막(73)의 경계를 이면 Si 계면(75)이라고 한다.
평탄화막(73)에는 차광막(74)이 형성되어 있다. 차광막(74)은 인접하는 화소로의 광의 누입을 방지하기 위해 마련되고, 인접하는 PD(71) 사이에 형성되어 있다. 차광막(74)은 예를 들면, W(텅스텐) 등의 금속재로 이루어진다.
평탄화막(73)상이고, Si 기판(70)의 이면측에는 입사광을 PD(71)에 집광시키는 OCL(온 칩 렌즈)(76)이 형성되어 있다. OCL(76)은 무기 재료로 형성할 수 있고, 예를 들면, SiN, SiO, SiOxNy(단, 0<x≤1, 0<y≤1이다)를 이용할 수 있다.
도 3에서는 도시하지 않지만, OCL(76)상에 커버 글라스나 수지 등의 투명판이 접착되어 있는 구성으로 할 수도 있다. 또한, 도 3에서는 도시하지 않지만, OCL(76)과 평탄화막(73) 사이에 컬러 필터층을 형성한 구성으로 하여도 좋다. 또한 그 컬러 필터층은 복수의 컬러 필터가 화소마다 마련되어 있고, 각 컬러 필터의 색은 예를 들면, 베이어 배열을 따라 나열되어 있도록 구성할 수 있다.
PD(71)의 광 입사측의 역측(도면 중, 상측이고, 표면측이 된다)에는 액티브 영역(Pwell)(77)이 형성되어 있다. 액티브 영역(77)에는 화소 트랜지스터 등을 분리하는 소자 분리 영역(이하, STI(Shallow Trench Isolation)라고 칭한다)(78)이 형성되어 있다.
Si 기판(70)의 표면측(도면 상측)이고, 액티브 영역(77)상에는 배선층(79)이 형성되어 있고, 이 배선층(79)에는 복수의 트랜지스터가 형성되어 있다. 도 3에서는 전송 트랜지스터(80)가 형성되어 있는 예를 도시하였다. 전송 트랜지스터(게이트)(80)는 종형 트랜지스터로 형성되어 있다. 즉, 전송 트랜지스터(게이트)(80)는 종형 트랜지스터 트렌치(81)가 개구되고, 거기에 PD(71)로부터 전하를 판독하기 위한 전송 게이트(TG)(80)가 형성되어 있다.
또한, Si 기판(70)의 표면측에는 앰프(AMP) 트랜지스터, 선택(SEL) 트랜지스터, 리셋(RST) 트랜지스터 등의 화소 트랜지스터가 형성되어 있다. 이들 트랜지스터의 배치에 관해서는 도 4를 참조하여 설명하고, 동작에 관해서는 도 5의 회로도를 참조하여 설명한다.
화소(50a) 사이에는 트렌치가 형성되어 있다. 이 트렌치를 DTI(Deep Trench Isolation)(82)라고 기술한다. 이 DTI(82)는 인접하는 화소(50a) 사이에 Si 기판(70)을 깊이 방향(도면 중 종방향이고, 표면으로부터 이면으로의 방향)으로 관통하는 형상으로 형성된다. 또한, DTI(82)는 인접하는 화소(50a)에 불필요한 광이 누설되지 않도록 화소 사이의 차광벽으로서도 기능한다.
PD(71)와 DTI(82) 사이에는 DTI(82)측부터 PD(71)를 향하여 순차적으로 P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되어 있다. P형 고상 확산층(83)은 DTI(82)를 따라 Si 기판(70)의 이면 Si 계면(75)에 접할 때까지 형성되어 있다. N형 고상 확산층(84)은 DTI(82)를 따라 Si 기판(70)의 P형 영역(72)에 접할 때까지 형성되어 있다.
또한, 고상 확산층이란, 불순물 도핑에 의한 P형층과 N형층의 형성을 후술하는 제법에 의해 형성한 층을 가리키지만, 본 기술에서는 고상 확산에 의한 제법으로 한정되지 않고, 이온 주입 등의 다른 제법에 의해 생성된 P형층과 N형층을 DTI(82)와 PD(71) 사이에 각각 마련하여도 좋다. 또한, 실시의 형태에서의 PD(71)는 N형 영역으로 구성되어 있다. 광전 변환은 이들 N형 영역의 일부, 또는 전부에서 행해진다.
P형 고상 확산층(83)은 이면 Si 계면(75)에 접할 때까지 형성되어 있는데, N형 고상 확산층(84)은 이면 Si 계면(75)에 접하고 있지 않고, N형 고상 확산층(84)과 이면 Si 계면(75) 사이에 간격이 마련되어 있다.
이와 같은 구성에 의해, P형 고상 확산층(83)과 N형 고상 확산층(84)의 PN 접합 영역은 강전계 영역을 이루고, PD(71)에서 발생된 전하를 유지하도록 되어 있다. 이와 같은 구성에 의하면, DTI(82)를 따라 형성한 P형 고상 확산층(83)과 N형 고상 확산층(84)이 강전계 영역을 이루고, PD(71)에서 발생된 전하를 유지할 수 있다.
가령, N형 고상 확산층(84)이 DTI(82)를 따라 Si 기판(70)의 이면 Si 계면(75)에 접할 때까지 형성되어 있던 경우, 광의 입사면측인 Si 기판(70)의 이면 Si 계면(75)과 N형 고상 확산층(84)이 접하는 부분에서, 전하의 피닝이 약체화되어 버리기 때문에 발생한 전하가 PD(71)에 유입하여 다크 특성이 악화해 버리고, 예를 들면, 백점이 생기거나 암전류가 발생하거나 해 버리는 가능성이 있다.
그렇지만, 도 3에 도시한 화소(50a)에서는 N형 고상 확산층(84)이 Si 기판(70)의 이면 Si 계면(75)과는 접하지 않는 구성으로 되고, DTI(82)를 따라 Si 기판(70)의 P형 영역(72)에 접하는 형성으로 되어 있다. 이와 같은 구성으로 함으로써, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 유입하여 다크 특성이 악화해 버리는 것을 막는 것이 가능해진다.
또한, 도 3에 도시한 화소(50a)는 DTI(82)의 내벽에 SiO2로 이루어지는 측벽막(85)이 형성되고, 그 내측에는 폴리실리콘으로 이루어지는 충전제(86)가 매입되어 있다.
제1 실시의 형태에서의 화소(50a)는 이면측에 P형 영역(72)이 마련되어 있고, PD(71) 및 N형 고상 확산층(84)이 이면 Si 계면(75) 근방에 존재하지 않는 구성으로 되어 있다. 이것에 의해, 이면 Si 계면(75) 근방에서의 피닝의 약체화가 생기지 않기 때문에 발생한 전하가 PD(71)에 유입하여 다크 특성이 악화해 버리는 것을 억제할 수 있다.
또한, DTI(82)에 관해서는 측벽막(85)에 채용한 SiO2 대신에 SiN을 채용하여도 좋다. 또한, 충전제(86)에 채용한 폴리실리콘 대신에 도핑 폴리실리콘을 이용하여도 좋다. 도핑 폴리실리콘을 충전한 경우, 또는 폴리실리콘을 충전한 후에 N형 불순물 또는 P형 불순물을 도핑한 경우에는 거기에 부 바이어스를 인가하면, DTI(82)의 측벽의 피닝을 강화할 수 있기 때문에 다크 특성을 더욱 개선할 수 있다.
도 4, 도 5를 참조하여, 화소(50a)에 형성되어 있는 트랜지스터의 배치와, 각 트랜지스터의 동작에 관해 설명한다. 도 4는 화소 어레이부(41)(도 2)에 배치되어 있는 3×3의 9화소(50a)를 표면측(도 3에서, 도면 중 상측)에서 보았을 때의 평면도이고, 도 5는 도 4에 도시한 각 트랜지스터의 접속 관계를 설명하기 위한 회로도이다.
도 4 중, 하나의 사각형은 1화소(50a)를 도시한다. 도 4에 도시한 바와 같이 DTI(82)는 화소(50a)(화소(50a)에 포함되는 PD(71))를 둘러싸도록 형성되어 있다. 또한, 화소(50a)의 표면측에는 전송 트랜지스터(게이트)(80), FD(플로팅 디퓨전)(91), 리셋 트랜지스터(92), 증폭 트랜지스터(93) 및 선택 트랜지스터(94)가 형성되어 있다.
PD(71)는 수광한 광량에 응한 전하(신호 전하)를 생성하고, 또한, 축적한다. PD(71)는 애노드 단자가 접지되어 있음과 함께, 캐소드 단자가 전송 트랜지스터(80)를 통하여, FD(91)에 접속되어 있다.
전송 트랜지스터(80)는 전송 신호(TR)에 의해 온 되었을 때, PD(71)에서 생성된 전하를 판독하고, FD(91)에 전송한다.
FD(91)는 PD(71)로부터 판독된 전하를 유지한다. 리셋 트랜지스터(92)는 리셋 신호(RST)에 의해 온 되었을 때, FD(91)에 축적되어 있는 전하가 드레인(정전압원(Vdd))에 배출됨으로써, FD(91)의 전위를 리셋한다.
증폭 트랜지스터(93)는 FD(91)의 전위에 응한 화소 신호를 출력한다. 즉, 증폭 트랜지스터(93)는 수직 신호선(33)을 통하여 접속되어 있는 정전류원으로서의 부하 MOS(도시 생략)와 소스 팔로워 회로를 구성하고, FD(91)에 축적되어 있는 전하에 응한 레벨을 나타내는 화소 신호가, 증폭 트랜지스터(93)로부터 선택 트랜지스터(94)와 수직 신호선(47)을 통하여 칼럼 처리부(43)(도 2)에 출력된다.
선택 트랜지스터(94)는 선택 신호(SEL)에 의해 화소(31)가 선택되었을 때 온 되고, 화소(31)의 화소 신호를 수직 신호선(33)을 통하여 칼럼 처리부(43)에 출력한다. 전송 신호(TR), 선택 신호(SEL) 및 리셋 신호(RST)가 전송되는 각 신호선은 도 2의 화소 구동선(46)에 대응한다.
화소(50a)는 이상과 같이 구성할 수 있는데, 이 구성으로 한정되는 것은 아니고, 그 외의 구성을 채용할 수도 있다.
<DTI(82) 주변의 제조 방법>
도 6은 DTI(82) 주변의 제조 방법을 설명하기 위한 도면이다.
Si 기판(70)에 DTI(82)를 개구함에 있어서, 도 6의 A에 도시되는 바와 같이 Si 기판(70)상의 DTI(82)를 형성하는 위치 이외를 SiN과 SiO2를 이용한 하드 마스크로 덮고, 하드 마스크에 의해 덮여 있지 않은 부분을 드라이 에칭에 의해 Si 기판(70)의 소정의 깊이까지 수직 방향으로 홈이 개구된다.
다음으로 개구된 홈의 내측에 N형의 불순물인 P(인)를 포함하는 SiO2막을 성막하고 나서 열처리를 행하고, SiO2막으로부터 Si 기판(70)측에 P(인)를 도핑(이하, 고상 확산이라고 칭한다)시킨다.
다음으로 도 6의 B에 도시되는 바와 같이 개구한 홈의 내측에 성막한 P를 포함하는 SiO2막을 제거하고 나서, 다시 열처리를 행하고, P(인)를 Si 기판(70)의 내부에까지 확산시킴에 의해, 현상의 홈의 형상에 셀프 얼라인된 N형 고상 확산층(84)이 형성된다. 이후, 드라이 에칭에 의해 홈의 저부가 에칭됨에 의해, 깊이 방향으로 연장된다.
다음으로 도 6의 C에 도시되는 바와 같이 연장한 홈의 내측에 P형의 불순물인 B(붕소)를 포함하는 SiO2막이 성막되고 나서 열처리가 행해지고, SiO2막으로부터 Si 기판(70)측에 B(붕소)가 고상 확산됨에 의해, 연장된 홈의 형상에 셀프 얼라인된 P형 고상 확산층(83)이 형성된다.
이후, 홈의 내벽에 성막되어 있는 B(붕소)를 포함하는 SiO2막이 제거된다.
다음으로 도 6의 D에 도시되는 바와 같이 개구되어 있는 홈의 내벽에 SiO2로 이루어지는 측벽막(85)을 성막하고, 폴리실리콘을 충전하여 DTI(82)를 형성한다. 그 후, 화소 트랜지스터나 배선이 형성된다. 그 후, 이면측부터 Si 기판(70)이 박막화된다. 이 박막화될 때, DTI(82)의 저부는 P형 고상 확산층(83)을 포함하여 동시에 박막화된다. 이 박막화는 N형 고상 확산층(84)에 달하지 않는 깊이까지 행하는 것으로 한다.
이상의 공정을 거침에 의해, 이면 Si 계면(75)에 접하지 않는 N형 고상 확산층(84)과, 이면 Si 계면(75)에 접하고 있는 P형 고상 확산층(83)으로 이루어지는 강전계 영역을 PD(71)에 인접하여 형성할 수 있다.
<제2 실시의 형태>
도 7은 본 기술이 적용된 제2 실시의 형태에서의 화소(50b)의 수직 방향의 단면도이다.
제2 실시의 형태에서는 DTI(82)가 STI(78)에 형성되어 있는 점이 제1 실시의 형태와 다르고, 그 외의 구성은 제1 실시의 형태와 마찬가지이고, 같은 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다. 이후의 화소(50)의 설명에서도 제1 실시의 형태에서의 화소(50b)와 동일한 부분에는 동일한 부호를 붙이고, 그 설명은 적절히 설명을 생략한다.
도 7에 도시한 화소(50b)에서는 액티브 영역(77)에 형성되어 있는 STI(78b)가, DTI(82b)가 형성되는 부분까지 형성(화소(50b)의 단부까지 형성)되어 있다. 그리고, 그 STI(78b)의 하부에 DTI(82b)가 형성되어 있다.
환언하면, DTI(82b)가 형성되어 있는 부분에 STI(78b)가 형성되고, STI(78b)와 DTI(82b)가 접하는 위치에 STI(78b)와 DTI(82b)가 형성되어 있다.
이와 같은 형성으로 함으로써, STI(78b)와 DTI(82b)를 다른 위치에 형성하는 경우(예를 들면, 제1 실시의 형태에서의 화소(50a)(도 3))에 비하여, 화소(50b)를 소형화하는 것이 가능해진다.
또한 제2 실시의 형태에서의 화소(50b)에 의해서도 제1 실시의 형태에서의 화소(50a)와 같은 효과, 즉, 다크 특성이 악화하는 것을 막을 수 있다는 효과를 얻을 수 있다.
<제3 실시의 형태>
도 8은 본 기술이 적용된 제3 실시의 형태에서의 화소(50c)의 수직 방향의 단면도이다.
제3 실시의 형태에서는 DTI(82c)의 측벽에 부의 고정 전하를 가진 막(101)이 형성되고, 그 내측에 충전제(86c)로서 SiO2가 충전되어 있는 점이 제1, 제2 실시의 형태에서의 화소(50a), 화소(50b)와 다르다.
제1 실시의 형태에서의 화소(50a)는 DTI(82)의 측벽에 SiO2의 측벽막(85)이 형성되고, 폴리실리콘이 충전되어 있는 구성으로 되어 있는 것에 대해 제3 실시의 형태에서의 화소(50c)는 DTI(82c)의 측벽에 부의 고정 전하를 가진 막(101)이 형성되고, 그 내측에 SiO2가 충전되어 있다.
DTI(82c)의 측벽에 형성하는 부의 고정 전하를 갖는 막(101)은 예를 들면, 산화하프늄(HfO2)막, 산화알루미늄(Al2O3)막, 산화지르코늄(ZrO2)막, 산화탄탈(Ta2O5)막, 또는 산화티탄(TiO2)막으로 형성할 수 있다. 상기한 종류의 막은 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막 등에 이용되고 있는 실적이 있고, 그 때문에 성막 방법이 확립되어 있기 때문에 용이하게 성막할 수 있다.
성막 방법으로서는 예를 들면, 화학 기상 성장법, 스퍼터링법, 원자층 증착법 등을 들 수 있는데, 원자층 증착법을 이용하면, 성막 중에 계면 준위를 저감하는 SiO2층을 동시에 1㎚ 정도 형성할 수 있기 때문에 알맞다.
또한, 상기 이외의 재료로서는 산화란탄(La2O3), 산화프라세오디뮴(Pr2O3), 산화세륨(CeO2), 산화네오디뮴(Nd2O3), 산화프로메튬(Pm2O3), 산화사마륨(Sm2O3) 산화유로퓸(Eu2O3), 산화가돌리늄(Gd2O3), 산화테르븀(Tb2O3), 산화디스프로슘(Dy2O3), 산화홀뮴(Ho2O3), 산화에르븀(Er2O3), 산화툴륨(Tm2O3), 산화이테르븀(Yb2O3), 산화루테튬(Lu2O3), 산화이트륨(Y2O3) 등을 들 수 있다.
또한, 상기 부의 고정 전하를 갖는 막(101)은 질화하프늄막, 질화알루미늄막, 산질화하프늄막 또는 산질화알루미늄막으로 형성하는 것도 가능하다.
상기 부의 고정 전하를 갖는 막(101)은 절연성을 손상시키지 않는 범위에서, 막 중에 실리콘(Si)이나 질소(N)가 첨가되어 있어도 좋다. 그 농도는 막의 절연성이 손상되지 않는 범위에서 적절히 결정된다. 단, 백점 등의 화상 결함을 발생시키지 않도록 하기 위해, 상기 실리콘이나 질소 등의 첨가물은 상기 부의 고정 전하를 갖는 막(101)의 표면, 즉 상기 PD(71)측과 반대측의 면에 첨가되어 있는 것이 바람직하다. 이와 같이 실리콘(Si)이나 질소(N)가 첨가됨에 의해, 막의 내열성이나 프로세스 중에서의 이온 주입의 저지 능력을 올리는 것이 가능해진다.
제3 실시의 형태에서는 DTI(82)의 트렌치 측벽의 피닝을 강화하는 것이 가능하다. 따라서, 예를 들면, 제1 실시의 형태에서의 화소(50a)와 비교했을 때, 화소(50c)에 의하면, 다크 특성이 악화하는 것을 보다 확실하게 막는 것이 가능해진다.
제3 실시의 형태에서의 DTI(82)를 형성하기 위해, 도 6의 D에 도시된 상태에서 이면측을 충전제(86)로서 충전된 폴리실리콘이 노출할 때까지 연마된 후에 포토레지스트와 웨트 에칭에 의해 홈 내부의 충전제(86)(폴리실리콘)와 측벽막(85)(SiO2)을 제거하고, 막(101)을 성막하고 나서 SiO2를 홈에 충전하면 좋다.
또한, 충전제로서 SiO2 대신에 홈의 내부를 W(텅스텐) 등의 금속재로 충전하여도 좋다. 이 경우, 경사 방향으로부터의 입사광에 대한 DTI(82)에서의 광투과가 억제되기 때문에 혼색을 개선할 수 있다.
<제4 실시의 형태>
도 9는 본 기술이 적용된 제4 실시의 형태에서의 화소(50d)의 수직 방향의 단면도이다.
제4 실시의 형태에서는 DTI(82)를 따라 형성되어 있는 N형 고상 확산층(84d)이 Si 기판(70)의 깊이 방향으로 농도 구배를 가지고 있는 점이 제1 실시의 형태에서의 화소(50a)와 다르고, 그 외의 구성은 제1 실시의 형태에서의 화소(50a)와 마찬가지이다.
제1 실시의 형태에서의 화소(50a)의 N형 고상 확산층(84)의 N형의 불순물의 농도는 깊이 방향에 관계없이 일정한 농도로 되어 있던 것에 대해, 제4 실시의 형태에서의 화소(50d)의 N형 고상 확산층(84d)의 N형의 불순물의 농도는 깊이 방향에 의존한 다른 농도로 되어 있다.
즉, 화소(50d)의 N형 고상 확산층(84d)의 표면측에 가까운 N형 고상 확산층(84d-1)은 N형의 불순물의 농도가 진하고, 이면측에 가까운 N형 고상 확산층(84d-2)은 N형의 불순물의 농도가 엷게 형성되어 있다.
제4 실시의 형태에서의 화소(50d)는 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있는 것에 더하여, N형 고상 확산층(84d)에 농도 구배를 마련한 것에 의해, 이면 측의 포텐셜이 얕아져서, 전하를 판독하기 쉽게 할 수 있다는 새로운 효과를 얻을 수도 있다.
N형 고상 확산층(84d)에 농도 구배를 마련하기 위해서는 예를 들면, DTI(82)의 홈을 개구할 때에 홈의 측벽에 에칭 데미지가 들어가기 때문에 그 데미지량에 의한 고상 확산 도핑량의 차이를 이용할 수 있다.
또한, N형 고상 확산층(84d)에 농도 구배를 마련하는 대신에 표면측에 가까운 P형 고상 확산층(83d)의 P형 불순물의 농도를 엷게 하고, 이면측에 가까운 P형 고상 확산층(83d)의 P형 불순물의 농도가 진해지도록 형성하도록 하여도 좋다. 이 경우에도 N형 고상 확산층(84d)에 농도 구배를 마련한 경우와 같은 효과를 얻을 수 있다.
또한, N형 고상 확산층(84d)과 P형 고상 확산층(83d)의 양쪽에 각각 농도 구배를 주어도 좋다.
<제5 실시의 형태>
도 10은 본 기술이 적용된 제5 실시의 형태에서의 화소(50e)의 수직 방향의 단면도이다.
제5 실시의 형태에서의 화소(50e)는 DTI(82e)의 내벽에 형성되어 있는 SiO2로 이루어지는 측벽막(85e)이 제1 실시의 형태에서의 화소(50e)의 측벽막(85)과 비교하여 두껍게 형성되어 있는 점이 제1 실시의 형태와 다르고, 그 외의 구성은 제1 실시의 형태와 마찬가지이다.
SiO2는 Si에 비해 광의 굴절율이 낮기 때문에 Si 기판(70)에 입사한 입사광은 스넬의 법칙에 따라 반사하여 인접 화소(50)에 광이 투과하는 것이 억제되지만, 측벽막(85)의 막두께가 얇으면 스넬의 법칙이 완전하게 성립되지 않아 투과광이 증가해 버릴 가능성이 있다.
제5 실시의 형태에서의 화소(50e)의 측벽막(85e)의 막두께는 두껍게 형성되어 있기 때문에 스넬의 법칙으로부터의 괴리를 적게 할 수 있고, 입사광의 측벽막(85e)에서의 반사가 증가하여 인접 화소(50e)로의 투과를 줄일 수 있다. 따라서, 제5 실시의 형태에서의 화소(50e)는 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있는 것에 더하여, 경사 입사광에 기인하는 인접 화소(50e)로의 혼색을 억제할 수 있다는 효과도 얻을 수 있다.
<제6 실시의 형태>
도 11은 본 기술이 적용된 제6 실시의 형태에서의 화소(50f)의 수직 방향의 단면도이다.
제6 실시의 형태에서의 화소(50f)는 PD(71)와 이면 Si 계면(75) 사이의 영역(111)에 P형 불순물을 도핑함에 의해, Si 기판(70)에서의 P형 불순물의 농도가 표면측보다도 이면측이 진해지도록 농도 구배가 마련되어 있는 점이 제1 실시의 형태의 화소(50a)와 다르고, 그 외의 구성은 제1 실시의 형태의 화소(50a)와 마찬가지이다.
제1 실시의 형태의 화소(50a)는 도 3을 한번 더 참조하면, Si 기판(70)에 농도 구배가 없고, 이면 Si 계면(75)과의 사이에 P형 영역(72)이 형성되어 있었다. 제6 실시의 형태에서의 화소(50f)는 Si 기판(70)에 농도 구배가 마련되어 있다. 그 농도 구배는 P형 불순물의 농도가 표면측보다도 이면측(P형 영역(111)측)이 진해지는 농도 구배로 되어 있다.
이와 같은 농도 구배를 갖는 제6 실시의 형태에서의 화소(50f)에 의하면, 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있는 것에 더하여, 제1 실시의 형태에서의 화소(50a)보다도 전하를 판독하기 쉬워진다는 더한층의 효과를 얻을 수 있다.
<제7 실시의 형태>
도 12는 본 기술이 적용된 제7 실시의 형태에서의 화소(50g)의 수직 방향의 단면도이다.
제7 실시의 형태에서의 화소(50g)는 제1 실시의 형태에서의 화소(50a)와 비교하여, Si 기판(70)의 두께가 두꺼워지고 있고, Si 기판(70)의 두께가 두꺼워짐에 따라, DTI(82) 등이 깊게 형성되어 있는 점이 화소(50a)와 다르다.
제7 실시의 형태에서의 화소(50g)는 Si 기판(70g)이 두껍게 형성되어 있다. Si 기판(70g)이 두껍게 형성되어 있음에 따라, PD(71g)의 면적(체적)이 증가하고, DTI(82g)도 깊게 형성된다. 또한 DTI(82g)가 깊게 형성됨에 따라, P형 고상 확산층(83g)과 N형 고상 확산층(84g)도 깊게(넓게) 형성된다.
P형 고상 확산층(83g)과 N형 고상 확산층(84g)이 넓어짐으로써, P형 고상 확산층(83g)과 N형 고상 확산층(84g)으로 구성되는 PN 접합 영역의 면적이 넓어진다. 따라서, 제7 실시의 형태에서의 화소(50g)는 제1 실시의 형태에서의 화소(50g)와 같은 효과를 얻을 수 있는 것에 더하여, 제1 실시의 형태에서의 화소(50a)보다도 더욱 포화 전하량(Qs)을 증가시킬 수 있다.
<제8 실시의 형태>
도 13은 본 기술이 적용된 제8 실시의 형태에서의 화소(50h)의 수직 방향의 단면도이다.
제8 실시의 형태에서의 화소(50h)는 도 12에 도시한 제7 실시의 형태에서의 화소(50g)와 같이 Si 기판(70g)의 깊이 방향의 길이가 연장된 화소로 되어 있다.
또한 화소(50r)에서는 PD(71)에 대해, 그 이면측에 이온 주입에 의해 P형 영역(121-1), N형 영역(122) 및 P형 영역(121-2)이 형성되어 있다. P형 영역(121-1), N형 영역(122) 및 P형 영역(121-2)에서 형성된 PN 접합부에는 강전계가 생기기 때문에 전하를 유지할 수 있다.
따라서, 제8 실시의 형태에서의 화소(50h)는 제7 실시의 형태에서의 화소(50g)와 같은 효과를 얻을 수 있는 것에 더하여, 또한 포화 전하량(Qs)을 증가시킬 수 있다.
<제9 실시의 형태>
도 14는 본 기술이 적용된 제9 실시의 형태에서의 화소(50i)의 수직 방향의 단면도이다.
제9 실시의 형태에서의 화소(50i)는 Si 기판(70)의 표면측에 MOS 커패시터(131) 및 화소 트랜지스터(도시 생략)가 형성되어 있는 점이 제1 실시의 형태에서의 화소(50a)와 다르고, 그 외의 구성은 제1 실시의 형태에서의 화소(50a)와 마찬가지이다.
통상적으로 PD(71)의 포화 전하량(Qs)을 크게 해도 변환 효율을 낮추지 않으면 수직 신호선(VSL)(도 2에 도시한 수직 신호선(47))의 진폭 리밋으로 출력이 제한되어 버려, 증가된 포화 전하량(Qs)을 완전히 살리는 것이 곤란하다.
PD(71)의 변환 효율을 낮추기 위해서는 FD(91)(도 4)에 용량을 부가할 필요가 있다. 그래서, 제9 실시의 형태에서의 화소(50i)는 MOS 커패시터(131)가 FD(91)(도 11에서는 도시 생략)에 부가하는 용량으로서 추가된 구성으로 되어 있다.
제9 실시의 형태에서의 화소(50i)는 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있는 것에 더하여, FD(91)에 MOS 커패시터(131)를 부가한 것에 의해, PD(71)의 변환 효율을 낮출 수 있고, 증가된 포화 전하량(Qs)을 완전히 살릴 수 있는 구성으로 할 수 있다.
<제10 실시의 형태>
도 15는 본 기술이 적용된 제10 실시의 형태에서의 화소(50j)의 수직 방향의 단면도이다.
제10 실시의 형태에서의 화소(50j)는 액티브 영역(77)에 형성되어 있는 웰 콘택트부(151)에 2개의 콘택트(152)가 형성되고, 콘택트(152)는 Cu 배선(153)과 접속되어 있는 점이 제1 실시의 형태에서의 화소(50a)와 다르고, 그 외의 구성은 제1 실시의 형태에서의 화소(50a)와 마찬가지이다.
이와 같이 웰 콘택트부(151)를 구비하는 구성으로 할 수도 있다. 또한, 도 15에서는 2개의 콘택트(152)가 형성되어 있는 예를 도시했지만, 웰 콘택트부(151)에 2 이상의 콘택트(152)를 형성하여도 좋다.
제10 실시의 형태에서의 화소(50j)에 의하면, 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있는 것에 더하여, 중결함(重缺陷) 수율을 개선할 수 있다.
<제11 실시의 형태>
도 16은 본 기술이 적용된 제11 실시의 형태에서의 화소(50k)의 수직 방향 단면도와 평면도를 도시한다.
제11 실시의 형태에서의 화소(50k)는 종형 트랜지스터 트렌치(81k)가 화소(50k)의 중앙에 개구되어 전송 트랜지스터(게이트)(80k)가 형성되어 있는 점이 제1 실시의 형태에서의 화소(50a)와 다르고, 그 외의 구성은 제1 실시의 형태에서의 화소(50a)와 마찬가지이다.
도 16에 도시한 화소(50k)는 전송 트랜지스터(게이트)(80k)가, PD(71)의 각 외주로부터 등거리에 위치한 상태로 형성되어 있다. 따라서, 제11 실시의 형태에서의 화소(50k)에 의하면, 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있는 것에 더하여, 전송 트랜지스터(게이트)가 PD(71)의 각 외주로부터 등거리에 존재하게 되기 때문에 전하의 전송을 개선할 수 있다.
<제12 실시의 형태>
도 17은 본 기술이 적용된 제12 실시의 형태에서의 화소(50m)의 수직 방향 단면도와 평면도를 도시한다.
제12 실시의 형태에서의 화소(50m)는 전송 트랜지스터(80m)가 2개의 종형 트랜지스터 트렌치(81-1, 81-2)에 의해 형성되어 있는 점이 제1 실시의 형태에서의 화소(50a)와 다르고, 다른 점은 마찬가지로 구성되어 있다.
제1 실시의 형태에서의 화소(50a)(도 3)는 전송 트랜지스터(80)가 하나의 종형 트랜지스터 트렌치(81)를 구비하는 구성으로 되어 있었는데, 제12 실시의 형태에서의 화소(50m)는 전송 트랜지스터(80m)가 2개의 종형 트랜지스터 트렌치(81-1, 81-2)에 의해 형성되어 있다.
이와 같이 2개의 종형 트랜지스터 트렌치(81-1, 81-2)를 구비하는 구성으로 함으로써, 전송 트랜지스터(80k)의 전위를 바꾸었을 때의 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)에 끼인 영역의 포텐셜의 추종성이 향상한다. 따라서, 변조도를 올릴 수 있다. 이 결과, 전하의 전송 효율을 개선할 수 있다.
또한, 제1 실시의 형태에서의 화소(50a)와 같은 효과도 얻어진다.
또한, 여기서는 전송 트랜지스터(80k)가, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)를 구비하는 예를 나타내여 설명을 행했지만, 각 화소 영역에 2개 이상의 종형 트랜지스터 트렌치(81)가 형성되도록 하여도 좋다.
또한, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)가 동일한 크기(길이 굵기)로 형성되어 있는 예를 나타냈지만, 복수의 종형 트랜지스터 트렌치(81)가 형성되는 경우, 다른 크기의 종형 트랜지스터 트렌치(81)가 형성되도록 하여도 좋다. 예를 들면, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2) 중, 일방을 타방보다도 길게 형성하거나 일방을 타방보다도 굵게 형성하거나 하여도 좋다.
<제13의 실시의 형태>
도 18은 본 기술이 적용된 제13의 실시의 형태에서의 화소(50n)의 수직 방향의 단면도이다.
제13의 실시의 형태에서의 화소(50n)는 차광막(74)의 구성이 제1 실시의 형태에서의 화소(50a)와 다르고, 다른 구성은 마찬가지로 되어 있다.
제13의 실시의 형태에서의 화소(50n)는 DTI(82n)의 상측과 하측에 각각 차광막(74n-1)과 차광막(74n-2)이 형성되어 있다. 제1 실시의 형태에서의 화소(50a)(도 3)는 DTI(82)의 이면측(도면 하측)에 그 이면측을 덮는 차광막(74)이 형성되어 있었는데, 화소(50n)(도 18)는 그 차광막(74)과 같은 금속재(예를 들면, 텅스텐)에 의해, DTI(82n)의 내부가 충전되어 있음과 함께, Si 기판(70)의 표면측(도면 상측)도 덮여 있다.
즉, 각 화소 영역의 이면 이외(광입사면 이외)가 금속재로 둘러싸인 구성으로 되어 있다. 단, 화소(50n)를 화소(50n)의 이면 이외를 금속재로 둘러싼 구성으로 한 경우, 차광막(74n-2)의, 전송 트랜지스터(80n)가 위치하는 부분은 개구되고, 외부와의 접속용의 단자가 형성되는 등, 필요한 개소에는 적절히 개구부분이 마련되어 있다.
또한, 차광막(74) 등에는 텅스텐(W) 이외의 금속재를 이용하여도 좋다.
제13의 실시의 형태에서의 화소(50n)에 의하면, 입사광이 인접 화소(50n)에 누출되는 것을 막을 수 있기 때문에 혼색을 억제할 수 있다.
또한, 이면측부터 입사하여 광전 변환되지 않고 표면측에 도달한 광은 금속재(차광막(74n-2))에 의해 반사되어 다시 PD(71)에 입사되는 구성으로 할 수 있다. 따라서, 제13의 실시의 형태에서의 화소(50n)에서는 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있는 것에 더하여, PD(71)의 감도를 보다 향상시킬 수 있다.
<제14의 실시의 형태>
도 19는 본 기술이 적용된 제14의 실시의 형태에서의 화소(50p)의 수직 방향의 단면도이다.
제14의 실시의 형태에서의 화소(50p)는 이면측에 형성되어 있는 P형 고상 확산층(83p)이나 측벽막(85p)의 형상이 제1 실시의 형태에서의 화소(50a)와 다르고, 그 외의 구성은 제1 실시의 형태에서의 화소(50a)와 마찬가지이다.
화소(50p)의 이면측의 P형 고상 확산층(83p)은 N형 고상 확산층(84p)의 하측에 돌출하는 형상으로 형성되어 있다. 화소(50p)는 P형 영역(72p)의 단부에 P형 영역(72p) 내에 돌출하는 형상으로 형성되어 있는 P형 고상 확산층(83p)을 가진다. 또한 P형 고상 확산층(83p) 내에 형성되어 있는 측벽막(85p)도 P형 영역(72p) 방향으로 돌출하는 형상으로 형성되어 있다. 또한, 측벽막(85p) 내에 형성되어 있는 충전제(86p)도 P형 영역(72p) 방향으로 돌출하는 형상으로 형성되어 있다.
이와 같은 형상으로 함으로써, N형 고상 확산층(84p)이 Si 기판(70)의 이면 Si 계면(75)과 보다 확실하게 접하지 않는 구성으로 할 수 있다. 따라서, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 유입하여 다크 특성이 악화해 버리는 것을 막는 것이 가능해진다.
N형 고상 확산층(84p)을 형성할 때, 그 깊이나 농도에는 편차가 있을 가능성이 있다. 예를 들면, A화소(50)의 N형 고상 확산층(84)의 깊이는 B화소(50)의 N형 고상 확산층(84)의 깊이보다도 깊게 형성된다는 편차가 있을 가능성이 있다. 이 경우, 깊게 형성된 N형 고상 확산층(84)은 P형 영역(72) 내나 P형 영역(72)을 관통하고, Si 기판(70)의 이면 Si 계면(75)에 도달해 버릴 가능성이 있다.
또한, 예를 들면, A화소(50)의 N형 고상 확산층(84)의 N형 불순물의 농도가, B화소(50)의 N형 고상 확산층(84)의 N형 불순물의 농도보다도 진하게 형성된다는 편차가 있을 가능성이 있다. 이 경우, 진하게 형성된 N형 고상 확산층(84)은 P형 영역(72) 내나 P형 영역(72)을 관통하고, Si 기판(70)의 이면 Si 계면(75)에 도달해 버릴 가능성이 있다.
화소(50p)에서는 N형 고상 확산층(84p)의 이면 Si 계면(75)측에는 P형 영역(72p)뿐만 아니라, P형 고상 확산층(83p)이 돌출하는 형태로 N형 고상 확산층(84p)의 하측에도 형성되어 있기 때문에 가령, 상기한 바와 같이 N형 고상 확산층(84p)의 깊이나 농도에 편차가 발생해도 그 편차를 흡수하고, 확실하게, P형 고상 확산층(83p)에 Si 기판(70)의 이면 Si 계면(75)에 N형 고상 확산층(84p)이 접하는 것을 막을 수 있다.
제14의 실시의 형태에서의 화소(50p)는 제1 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있다.
<강전계 영역의 형상에 관해>
상기한 제1 내지 제14의 실시의 형태에서의 화소(50)는 예를 들면, 도 20에 도시한 바와 같이 평면시에서, DTI(82)에 둘러싸이도록 형성되어 있다. DTI(82)의 측벽에는 P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성됨에 의한 PN 접합 영역이 형성되어 있고, 이 PN 접합 영역은 강전계 영역을 형성하고 있다. 또한, 상기 및 이하의 설명에서, PN 접합 영역은 P형 고상 확산층(83)과 N형 고상 확산층(84)만으로 구성되어 있는 경우를 포함하는 것은 물론이지만, 그 P형 고상 확산층(83)과 N형 고상 확산층(84) 사이에 공핍층 영역이 존재하고 있는 경우도 포함된다.
도 20에 도시한 바와 같이 PD(71)는 N형 고상 확산층(84)으로 둘러싸여 있다. 그 N형 고상 확산층(84)은 P형 고상 확산층(83)으로 둘러싸여 있다. 또한, P형 고상 확산층(83)은 DTI(82)로 둘러싸여 있다.
상기한 바와 같이 P형 고상 확산층(83)과 N형 고상 확산층(84)에 의해 PN 접합 영역이 형성되고, 강전계 영역이 PD(71)의 주위에 형성되어 있음에 의해, 포화 전하량을 향상시킬 수 있다. 평면시에서, 도 20에 도시한 바와 같이 PN 접합 영역을 직선 형상으로 형성하는 경우보다도 포화 전하량을 더욱 향상시키는 PN 접합 영역의 형상에 관해 이하에 설명을 가한다.
이하에 강전계 영역의 형상에 관해 제15 내지 제19의 실시의 형태로서 설명하는데, 이 제15 내지 제19의 실시의 형태의 어느 하나의 실시의 형태와, 상기한 제1 내지 제14의 실시의 형태의 어느 하나를 조합시키는 것이 가능하다.
또한, 상술 및 이하에 설명에서, PN 접합 영역은 DTI(82)측부터 PD(71)측에 P형 고상 확산층(83), N형 고상 확산층(84)의 순서로 배치되어 있는 경우를 예로 들어 설명하는데, PD(71)의 구성에 의해서는 DTI(82)측부터 PD(71)측에 N형 고상 확산층(84), P형 고상 확산층(83)의 순서로 배치되어 있는 PN 접합 영역이라도 좋다. DTI(82)의 측벽에 마련되어 있는 PN 접합 영역은 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되고, 제1 불순물을 N형의 불순물로 하고, 제2 불순물을 P형의 불순물로 한 경우, 또는 제1 불순물을 P형의 불순물로 하고, 제2 불순물을 N형의 불순물로 한 경우에 본 기술을 적용할 수 있다.
또한, 상기 및 이하에 설명하는 P형 또는 N형이란, 소정의 재료에 대해, P형으로서 기능하는 또는 N형으로서 기능하는 경우를 나타내는 것으로 한다. 여기서는 Si 기판(70)을 이용한 화소를 예로 들어 설명하고 있기 때문에 Si(실리콘)에 대해, P형으로서 기능하는 불순물을 P형의 불순물로 하고, N형으로서 기능하는 불순물을 N형의 불순물로서 취급하는 경우를 예로 들어 설명을 행한다.
<제15의 실시의 형태>
도 21은 본 기술이 적용된 제15의 실시의 형태에서의 화소(50q)의 수평 방향의 단면도(평면도)이다.
제15의 실시의 형태에서의 화소(50q)는 PD(71q)를 둘러싸는 강전계 영역에 요철이 있는 형상으로 되어 있다. 도 21에 도시한 화소(50q)를 참조하면, 화소(50q)에 포함되는 PD(71q-1)에 주목했을 때, PD(71q-1)를 둘러싸는 변의 DTI(82q)는 볼록부(오목부)를 갖는 형상으로 형성되어 있다.
여기서는 볼록부라고 기술하여 설명을 계속하지만, 기준으로 하는 변을 어디로 하는지에 따라, 기준으로 한 변에 대해 볼록이 되는지 오목인지는 다르다. 여기서는 DTI(82q) 중 직선 형상으로 연속적으로 형성되어 있는 부분(도 20에서 DTI(82)로서 기술한 부분)을 기준으로 하고, 그 기준으로 한 DTI(82q)에 대해 돌기하고 있는 부분을 볼록부로서 기술하고 설명을 계속한다.
DTI(82q)의 형상에 맞춰서, P형 고상 확산층(83q)도 볼록부를 갖는 형상으로 형성되어 있다. 또한, P형 고상 확산층(83q)의 형상에 맞춰서, N형 고상 확산층(84q)도 볼록부(P형 고상 확산층(83q)의 볼록부의 부분은 N형 고상 확산층(84q)의 오목부가 된다)를 갖는 형상으로 형성되어 있다.
P형 고상 확산층(83q)에 볼록부를 마련함으로써, N형 고상 확산층(84q)과 접하는 면적을 늘릴 수 있다. P형 고상 확산층(83q)과 N형 고상 확산층(84q)으로 형성되는 PN 접합 영역이 늘어나게 되기 때문에 강전계 영역이 늘어나게 된다. 강전계 영역이 커짐으로써, 강전계 영역에서 유지할 수 있는 전하량이 증가하고, 포화 전하량을 향상시킬 수 있다.
도 21에 도시한 화소(50q)에서는 예를 들면, PD(71q-1)를 둘러싸는 4변 중의 좌측에 형성되어 있는 DTI(82q-1)의 변에는 3개의 볼록부가 형성되어 있는 예를 도시하였다. 이 볼록부의 수는 한 예이고, 1 이상 형성되어 있으면 된다. 또한, 형상도 사각형 형상이 아니라, 다른 형상이라도 좋다. 다른 형상으로서는 제16의 실시의 형태로서 후술하는 삼각 형상이라도 좋다.
또한, 도 21에 도시한 화소(50q)에서는 PD(71q-1)를 둘러싸는 4변에 각각 3개의 볼록부가 형성되어 있는 예를 도시했지만, 4변 중의 적어도 1변에 볼록부가 형성되어 있는 구성으로 하는 것도 가능하다. 예를 들면, 도 22에 도시한 화소(50q)와 같이 PD(71q)를 둘러싸는 4변 중의 1변에 볼록부가 형성되어 있는 구성으로 하는 것도 가능하다.
도 22에 도시한 화소(50q)는 화소(50q)에 포함되는 PD(71q-1)에 주목했을 때, 좌측의 DTI(82q-1)에 볼록부가 형성되고, 우측의 DTI(82q-2), 상측의 DTI(82q-11) 및 하측의 DTI(82q-12)에는 볼록부는 형성되어 있지 않다. 이와 같이 PD(71q)를 둘러싸는 4변 중의 1변에 볼록부가 형성되고, 강전계 영역이 다른 강전계 영역보다도 크게 형성되어 있는 구성으로 하는 것도 가능하다.
또한, 도시는 하지 않지만, 4변 중의 2변 또는 3변에 볼록부를 마련한 구성으로 하여도 좋다.
볼록부를 마련함으로써, 강전계 영역을 크게할 수 있는데, PD(71q)의 수광 면적이 작아질 가능성이 있다. 볼록부의 크기는 PD(71q)의 크기와의 관계에서 설정할 수 있다. 또한, 볼록부의 크기는 상기한 바와 같이 볼록부를 마련하는 변(1 내지 4변 중의 어느 변에 마련하는지)을 설정함으로써 조정할 수 있다. 또한, 볼록부 자체의 크기를 조정하는 것으로도 강전계 영역의 크기를 조정할 수 있다.
도 23을 참조하여, 볼록부의 크기에 관해 설명을 가한다. 도 23에서는 PD(71)를 둘러싸는 1변을 예로 들어 설명한다. 도 23의 A는 도 20에 도시한 볼록부가 형성되어 있지 않은 경우의 1변을 나타내고, 도 23의 B는 도 21 또는 도 22에 도시한 볼록부가 형성되어 있는 경우의 1변을 나타낸다. 또한, 도 23을 참조한 설명에서는 층의 두께에 관해서는 고려하지 않고 설명한다.
도 23의 A를 참조하면, 볼록부가 형성되어 있지 않은 경우, DTI(82)는 직선 형상으로 형성되고, 그 DTI(82)를 따라 P형 고상 확산층(83)이 형성되어 있다. 이 때문에 P형 고상 확산층(83)도 직선 형상으로 형성되어 있다. 이 P형 고상 확산층(83)의 길이를 길이(L1)라고 한다. 이 길이(L1)는 PD(71)의 주위에 형성되어 있는 DTI(82)의 상변과 하변 사이의 거리에 해당한다.
도 23의 B를 참조하여, 볼록부가 형성되어 있는 경우에 관해 설명을 가한다. 도 23의 B에서는 1변에 하나의 볼록부가 형성되어 있는 경우를 예로 들어 설명을 가한다. 도 23의 B를 참조하면, DTI(82q)는 직선에 하나의 볼록부가 있는 형상으로 형성되고, 그 DTI(82q)를 따라 P형 고상 확산층(83q)이 형성되어 있다. 이 때문에 P형 고상 확산층(83q)도 직선과 하나의 볼록부가 합쳐진 형상으로 형성되어 있다.
이 P형 고상 확산층(83q)의 볼록부의 높이에 해당하는 부분의 길이를 길이(L2)라고 한다. 이 길이(L2)는 P형 고상 확산층(83q)의 직선 형상으로 형성되어 있는 부분부터, 볼록부의 선단의 부분까지의 길이에 해당한다. 볼록부를 갖는 P형 고상 확산층(83q)의 길이는 도 23의 B에 도시한 바와 같이 길이(L1+2×L2)가 된다.
P형 고상 확산층(83)에 볼록부를 형성하지 않은 구조와 P형 고상 확산층(83)에 하나의 볼록부를 형성한 구조를 비교한 경우, 볼록부를 1개 마련함으로써, (2×L2)분만큼 P형 고상 확산층(83)의 길이가 길어진다. P형 고상 확산층(83)의 길이는 N형 고상 확산층(84q)(도 23의 B에서는 도시 생략)과 접하고 있는 부분의 길이와 같다. 따라서, 볼록부를 하나 마련함으로써, (2×L2)분만큼 P형 고상 확산층(83)과 N형 고상 확산층(84)이 접하는 부분이 길어지고, PN 접합 면적이 증가하고, 강전계 영역을 크게 할 수 있다.
볼록부를 복수 마련함으로써, P형 고상 확산층(83)과 N형 고상 확산층(84)의 접합 영역을 확대시킬 수 있고 강전계 영역을 크게 할 수 있다.
볼록부의 길이(L2)는 화소(50q)의 크기에도 따르지만, 예를 들면, 10㎚ 이상으로 설정할 수 있다. 또한, 볼록부가 형성되어 있지 않은 P형 고상 확산층(83)의 길이(L1)를 1로 한 경우, 볼록부가 형성되어 있는 P형 고상 확산층(83q)의 길이(L3)는 소정의 값 이상, 예를 들면, 1.3배 이상이 되도록 설정된다. 길이(L3)는 하나의 볼록부의 길이(L2)나 볼록부의 개수에 의해 조정할 수 있다.
이와 같이 P형 고상 확산층(83q)의 길이(L3)를 PD(71q)를 둘러싸는 4변 중의 평행으로 배치되어 있는 2변, 예를 들면, DTI(82)의 상변과 하변 사이의 길이보다도 길어지도록 형성함으로써, PN 접합 면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다. P형 고상 확산층(83q)은 DTI(82q)를 따라 형성되기 때문에 P형 고상 확산층(83q)의 길이(L3)는 DTI(82q)의 측벽의 길이에 의존하기 때문에 DTI(82q)의 측벽의 길이를 PD(71q)를 둘러싸는 DTI(82u) 중의 평행으로 배치되어 있는 DTI(82q) 사이의 길이보다도 길게 형성함으로써, PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다.
이와 같이 P형 고상 확산층(83)에 볼록부를 형성함으로써, P형 고상 확산층(83)과 N형 고상 확산층(84)의 접합　면적을 확대할 수 있기 때문에 포화 전하량을 향상시킬 수 있다.
이와 같이 볼록부를 형성하는 경우의 강전계 영역의 제조의 방법에 관해 도 24, 도 25를 참조하여 설명한다. 여기서는 도 21에 도시한 PD(71)를 둘러싸는 4변에 각각 볼록부를 갖는 구조인 경우를 예로 들어 설명을 계속한다.
공정 S51(도 24)에서, DTI(82)를 형성하는 기판이 준비된다. 기판에는 실리콘 산화막(200)이 형성되고, 형성되어 있던 홈에는 절연막(절연 재료)(201)이 메워진다. 실리콘 산화막(200)으로서는 예를 들면, LP-TEOS가 퇴적된다.
공정 S52에서, 실리콘 산화막(200)의 일부, 절연막(201)의 일부, SiN의 일부, Si 기판(70)의 일부가, 드라이 에칭에 의해 깊이 파여진다. 이 공정 S52에서 깊은 홈(딥 트렌치)이 형성된다. 이 딥 트렌치의 형상은 평면 형상으로는 예를 들면, 도 26에 도시한 바와 같은 격자형상과 볼록부가 합쳐진 형상이 되고, 깊이는 이후의 공정의 고상 확산으로 N형 영역을 형성하고 싶은 영역의 하단까지가 된다.
공정 S53에서, 웨이퍼의 전면에 ALD(Atomic Layer Deposition) 방식이 이용되어, P(인)를 포함한 실리콘 산화막(PSG)(202)이 퇴적된다. 이 공정 S53에서의 처리에 의해, 딥 트렌치를 형성하지 않는 웨이퍼의 표면, 딥 트렌치의 측면 및 딥 트렌치의 저면에 PSG막(202)이 형성된다. 여기서는 P(인)가 이용되고 있기 때문에 PSG막(202)은 N형의 막으로서 성막된다.
공정 S54에서, 열 확산 처리가 실행된다. 공정 S54에서, 웨이퍼가 어닐됨으로써, PSG막(202)과 Si 기판(70)이 접촉하고 있는 영역에서는 PSG막(202)으로부터 Si 기판(70)으로 P(인)가 고상 확산된다. 그 결과, 도 20의 공정 S54에 도시한 바와 같이 N형의 불순물 영역(203)이 형성된다. 이 N형의 불순물 영역(203)은 N형 고상 확산층(84q)이 되는 영역이다.
공정 S55에서, 웨이퍼상의 PSG막(202)이 제거된다. PSG막(202)의 제거는 예를 들면, 불산을 이용한 웨트 에칭에 의해 행할 수 있다.
공정 S56에서, 웨이퍼의 딥 트렌치의 저면의 실리콘이 드라이 에칭에 의해 더욱 깊이 파인다. 이 때, 도 26에 도시한 격자형상의 트레인의 부분과 볼록부의 트렌치의 부분의 양쪽이 더욱 깊이 파인다. 이 시점에서는 도 27에 도시하는 바와 같이 N형 고상 확산층(84q)이 되는 영역이 형성되어 있는 상태이다. 도 27에 도시한 N형 고상 확산층(84q)은 PD(71)측은 개략 직선 형상으로 되어 있다.
공정 S54에서 인이 Si 기판(70) 내에 확산할 때, 트렌치(DTI82q)의 볼록부의 형상이나 개수에 의존하여, 도 27에 도시한 바와 같이 PD(71)측은 개략 직선 형상이 될 때까지 확산하는 경우도 있고, 반드시, 트렌치의 형상과 동일한 형상으로 N형 고상 확산층(84q)이 형성된다고는 한정되지 않는다. 도 27에 도시한 바와 같은 N형 고상 확산층(84q)의 형상이라도 도 21에 도시한 바와 같은 N형 고상 확산층(84q)의 형상이라도 좋고, 어느쪽 형상이라도 본 기술의 적용 범위 내이고, 어느쪽의 형상이라도 같은 효과를 얻을 수 있다.
공정 S57(도 25)에서, ALD(Atomic Layer Deposition) 방식이 이용되어, B(붕소)를 포함한 실리콘 산화막(BSG)(205)이 퇴적된다. 이 공정 S57에서의 처리에 의해, 딥 트렌치를 형성하지 않은 웨이퍼의 표면, 딥 트렌치의 측면 및 딥 트렌치의 저면에 BSG막(205)이 형성된다. 여기서는 B(붕소)가 이용되고 있기 때문에 BSG막(205)은 P형의 막으로서 성막된다.
공정 S58에서, 열 확산 처리가 실행된다. 공정 S58에서, 웨이퍼가 어닐됨으로써, BSG막(205)과 Si 기판(70)이 접촉하고 있는 영역에서는 BSG막(205)으로부터 Si 기판(70)으로 B(붕소)가 고상 확산된다. 그 결과, 도 25의 공정 S58에 도시한 바와 같이 P형의 불순물 영역(206)이 형성된다. 이 P형의 불순물 영역(206)은 P형 고상 확산층(83q)(도 21)이 되는 영역이다.
공정 S59에서, BSG막(205)이 제거된다. BSG막(205)의 제거는 예를 들면, 불산을 이용한 웨트 에칭에 의해 행할 수 있다.
공정 S60에서, 트렌치 내에 충전제(86p)로서, 폴리실리콘이 매입되고, 웨이퍼 상면에 퇴적된 불필요한 폴리실리콘이 제거된다. 또한, 화소 트랜지스터나 배선 등도 형성된다. 그 후, 이면측부터 Si 기판(70)이 박막화된다. 이 박막화는 딥 트렌치의 저부가 노출할 정도까지 행해진다.
이렇게 하여, 도 21 또는 도 22에 도시한 바와 같은 볼록부를 갖는 P형 고상 확산층(83q)이 형성됨으로써, 강전계 영역이 확대된 화소(50q)가 형성된다.
<제16의 실시의 형태>
도 28은 본 기술이 적용된 제16의 실시의 형태에서의 화소(50r)의 평면도이다.
제16의 실시의 형태에서의 화소(50r)는 제15의 실시의 형태에서의 화소(50q)와 같이 PD(71r)를 둘러싸는 강전계 영역이 요철이 있는 형상으로 되어 있다. 도 28에 도시한 화소(50r)의 볼록부는 삼각 형상인 점이 도 21에 도시한 화소(50q)와 다르고, 다른 점은 기본적으로 마찬가지이기 때문에 중복되는 설명은 생략한다.
도 28에 도시한 화소(50r)에서는 PD(71)를 둘러싸는 4변 중 2변에 볼록부가 형성되어 있는 예를 나타냈다. PD(71)를 둘러싸는 4변 중 적어도 1변에 볼록부가 형성되어 있는 구성으로 할 수 있고, 4변 중의 1변, 2변, 3변 또는 4변에 볼록부가 형성되어 있는 구성으로 할 수 있다.
도 28에 도시한 화소(50r)에서는 예를 들면, PD(71r-1)를 둘러싸는 4변 중의 좌측에 형성되어 있는 DTI(82r-1)의 변에는 2개의 삼각 형상의 볼록부가 형성되어 있는 예를 나타냈다. 이 볼록부의 수는 한 예이고, 1 이상 형성되어 있으면 된다. 또한, 형상도 삼각 형상이라도 정점이 둥글게 되어 있거나 삼각을 구성하는 변이 직선이 아니라 곡선이거나 하여도 좋다. 또한, 삼각 형상이 아니라, 반원이나 타원에 가까운 형상이나 다각형이라도 좋다.
삼각 형상의 볼록부를 형성하는 경우의 볼록부의 높이는 화소(50q)의 크기에도 따르지만, 예를 들면, 10㎚ 이상으로 설정할 수 있다. 또한, 도 23을 참조하여 설명한 경우와 같이 볼록부가 형성되어 있지 않은 P형 고상 확산층(83)의 길이에 대한, 볼록부가 형성되어 있는 P형 고상 확산층(83r)의 길이는 소정의 값 이상, 예를 들면, 1.3배 이상이 되도록 설정된다. 길이의 조정은 하나의 볼록부의 높이나 볼록부의 개수에 의해 조정할 수 있다.
제16의 실시의 형태에서의 화소(50r)도 제15의 실시의 형태에서의 화소(50q)와 같이 P형 고상 확산층(83q)의 길이를 PD(71q)를 둘러싸는 4변 중의 평행으로 배치되어 있는 2변 사이의 길이보다도 길어지도록 형성할 수 있기 때문에 PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다. 환언하면, DTI(82r)의 측벽의 길이를 PD(71r)를 둘러싸는 DTI(82r) 중의 평행으로 배치되어 있는 DTI(82r) 사이의 길이보다도 길게 형성함으로써, PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다.
이와 같이 볼록부를 형성하는 경우의 강전계 영역의 제조의 방법에 관해 설명한다. 도 28에 도시한 화소(50r)의 제조의 방법은 기본적으로 도 21에 도시한 화소(50q)와 마찬가지이고, 도 24, 도 25를 참조하여 설명한 제조의 방법과 마찬가지이기 때문에 같은 부분은 설명을 생략하고, 다른 점에 관해 설명을 가한다.
화소(50r)와 같이 삼각 형상의 볼록부를 형성하는 경우, 공정 S52(도 24)에서, 딥 트렌치가 형성될 때의 공정이 2공정으로 나눠지는 점이 화소(50q)(도 21)를 제조할 때의 공정과 다르다.
우선 공정 S52-1로서, 실리콘 산화막(200)의 일부, 절연막(201)의 일부, SiN의 일부, Si 기판(70)의 일부가, 드라이 에칭에 의해 깊이 파여진다. 이 공정 S52에 의해 깊은 홈(딥 트렌치)이 형성된다. 이 딥 트렌치의 형상은 평면 형상으로는 예를 들면, 도 29에 도시한 바와 같은 격자형상과 볼록부가 합쳐진 형상이 되고, 깊이는 이후의 공정의 고상 확산으로 N형 영역을 형성하고 싶은 영역의 하단까지가 된다.
공정 S52-2로서, 또한, 웨트 에칭으로 실리콘 산화막(200)의 일부, 절연막(201)의 일부, SiN의 일부, Si 기판(70)의 일부가 깊이 파여진다. 웨트 에칭에 의해, 특히 볼록부의 부분의 형태가 결정면에서 가지런하도록 에칭됨으로써, 딥 트렌치의 형상은 평면 형상으로는 예를 들면, 도 30에 도시한 바와 같은 볼록부의 부분이 삼각 형상으로 형성된 형상이 되고, 깊이는 이후의 공정의 고상 확산으로 N형 영역을 형성하고 싶은 영역의 하단까지가 된다.
이와 같이 드라이 에칭과 웨트 에칭을 조합시킴에 의해, 소망되는 형상, 이 경우, 볼록부가 삼각 형상의 딥 트렌치가 형성된다. 이후의 공정에서, N형 고상 확산층(84r)에 해당하는 영역이 형성되거나 P형 고상 확산층(83r)에 해당하는 영역이 형성되거나 하는 공정은 도 24, 도 25를 참조하여 설명한 경우와 마찬가지로 행해진다.
도 31에 공정 S56에서 딥 트렌치의 저면의 실리콘이 드라이 에칭에 의해 더욱 깊이 파여진 후의 화소(50r)의 구성을 나타낸다. 공정 S56에서는 도 30에 도시한 격자형상의 트레인의 부분과 삼각 형상의 볼록부의 트렌치의 부분의 양쪽이 더욱 깊이 파여진다. 이 시점에서는 도 31에 도시하는 바와 같이 N형 고상 확산층(84r)이 되는 영역이 형성되어 있는 상태이다.
공정 S54에서 인이 Si 기판(70) 내에 확산할 때, 트렌치(DTI82r)의 볼록부의 형상이나 개수에 의존하여, 도 31에 도시한 바와 같이 트렌치의 형상과 개략 같은 형상의 N형 고상 확산층(84r)이 형성된다. 또는 도 27을 참조하여 설명한 바와 같이 트렌치의 볼록부의 형상이나 개수에 의존하여, 트렌치의 형상과 달리, PD(71)측은 개략 직선 형상이 될 때까지 확산하는 경우도 있다.
따라서 트렌치의 형상과 동일한 형상으로 N형 고상 확산층(84r)이 형성된다고는 한정되지 않는다. 트렌치의 형상과 일치하는 N형 고상 확산층(84r)이라도 트렌치의 형상과는 일치하지 않는 N형 고상 확산층(84r)의 형상이라도 좋고, 어느쪽 형상이라도 본 기술의 적용 범위 내이다.
이렇게 하여, 도 28에 도시한 바와 가튼 삼각 형상의 볼록부를 갖는 P형 고상 확산층(83r)이 형성됨으로써, 강전계 영역이 확대된 화소(50r)가 형성된다.
<제17의 실시의 형태>
도 32는 본 기술이 적용된 제17의 실시의 형태에서의 화소(50s)의 평면도이다.
제17의 실시의 형태에서의 화소(50s)는 제15의 실시의 형태에서의 화소(50q)와 같이 PD(71r)를 둘러싸는 강전계 영역에 요철이 있는 형상으로 되어 있다. 도 32에 도시한 화소(50s)는 미세한 요철이 형성되어 있는 점이 화소(50q)와 다르다.
도 32를 참조하면, 화소(50s)의 평면시에서의 구성은 도 20에 도시한 화소(50)의 평면시에서의 구성과 같이 PD(71s)가, DTI(82s)에 둘러싸이도록 형성되고, DTI(82s)의 측벽에는 P형 고상 확산층(83s)과 N형 고상 확산층(84s)이 형성됨에 의한 PN 접합 영역이 형성되어 있다.
DTI(82s)를 포함하는 부분을 확대하면, 도 32의 우측 도면에 도시한 바와 같이 된다. 도 32의 우측 도면을 참조하면, DTI(82s-1)의 PD(71s-1)측은 요철 형상으로 되어 있다. 이 요철 형상의 DTI(82s-1)의 형상과 같이 P형 고상 확산층(83s-1)의 DTI(82s-1)측의 면과 PD(71s-1)측의 면도 요철 형상으로 되어 있다. 또한, P형 고상 확산층(83s-1)의 요철 형상과 같이 N형 고상 확산층(84s-1)의 P형 고상 확산층(83s-1)측도 요철 형상으로 되어 있다.
P형 고상 확산층(83s)이 미세한 요철을 갖는 형상이 됨으로써, P형 고상 확산층(83s)과 N형 고상 확산층(84s)이 접하는 접합　면적을 늘리는 것이 가능해진다. 따라서, P형 고상 확산층(83s)과 N형 고상 확산층(84s)으로 구성되는 강전계 영역을 확대시킬 수 있고, 포화 전하량을 향상시킬 수 있다.
제17의 실시의 형태에서의 화소(50s)도 제15의 실시의 형태에서의 화소(50q)와 같이 P형 고상 확산층(83s)의 길이를 PD(71s)를 둘러싸는 4변 중의 평행으로 배치되어 있는 2변 사이의 길이보다도 길어지도록 형성할 수 있기 때문에 PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다. 환언하면, DTI(82s)의 측벽의 길이를 PD(71s)를 둘러싸는 DTI(82s) 중의 평행으로 배치되어 있는 DTI(82s) 사이의 길이보다도 길게 형성함으로써, PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다.
이와 같이 미세한 요철을 형성하는 경우의 강전계 영역의 제조의 방법에 관해 설명한다. 도 32에 도시한 화소(50s)의 제조의 방법은 도 21에 도시한 화소(50q)와 도중까지 같은 공정이다. 공정 S51(도 24)부터 공정 S56의 처리가 실행됨으로써, 딥 트렌치의 측벽에 N형 고상 확산층(84s)이 되는 영역이 형성되기까지의 공정은 화소(50s)의 제조 공정에서도 마찬가지로 행해진다.
딥 트렌치의 측벽에 N형 고상 확산층(84s)이 되는 영역이 형성된 후의 처리에 관해, 도 33을 참조하여 설명한다.
폴리실리콘의 표면에 요철을 형성하고, 표면적을 증가시키는 방법이 제안되어 있고, 이 때에 얻어지는 폴리실리콘은 그 표면의 상태로부터 조면(粗面) 폴리실리콘(Rugged Polysilicon)이라고 칭해지는 경우가 있다. 여기서는 조면 폴리실리콘을 형성함으로써, DTI(82s)에 요철 형상을 형성하고, P형 고상 확산층(83s)이나 N형 고상 확산층(84s)에도 요철 형상을 형성하는 경우를 예로 들어 설명한다.
공정 S101(도 33)에서, 딥 트렌치의 측벽에 N형 고상 확산층(84s)이 되는 영역이 형성되어 있는 Si 기판(70)에 대해, 트렌치의 측벽에 요철 형상(조면 폴리실리콘의 막)이 형성된다. 조면 폴리실리콘의 막을 RP막(301)이라고 기술한다. RP막(301)은 예를 들어 실리콘 산화막상에 도프트 폴리실리콘막과 어모퍼스 실리콘막을 형성하고, 그 어모퍼스 실리콘막에 소정의 조면화 처리를 시행함에 의해 형성할 수 있다.
공정 S102는 공정 S57(도 25)과 같은 공정이고, ALD 방식이 이용되어, B(붕소)를 포함한 실리콘 산화막(BSG)(205)이 퇴적된다. 이 공정 S102에서의 처리에 의해, 딥 트렌치를 형성하고 있지 않은 웨이퍼의 표면, 딥 트렌치의 측면이며 RP막(301)상 및 딥 트렌치의 저면에 BSG막(205)이 형성된다. 여기서는 B(붕소)가 이용되고 있기 때문에 BSG막(205)은 P형의 막으로서 성막된다.
공정 S103에서, 공정 S58, 공정 S59(도 25)와 같은 공정이며, 우선 열 확산 처리가 실행된다. 웨이퍼가 어닐됨으로써, BSG막(205)과 Si 기판(70)이 접촉하고 있는 영역에서는 BSG막(205)으로부터 Si 기판(70)으로 B(붕소)가 고상 확산된다. 그 결과, 도 33의 공정 S103에 도시한 바와 같이 P형의 불순물 영역(206)이 형성된다. 이 P형의 불순물 영역(206)은 P형 고상 확산층(83s)(도 32)이 되는 영역이다.
붕소의 고상 확산은 RP막(301)이 확산 저해층이 되기 때문에 트렌치측의 측벽 내에 확산하는 붕소는 불균일해진다. 붕소의 확산이 불균일해짐으로써, 도 33의 공정 S103에 도시한 바와 같이 P형의 불순물 영역(206)에 요철이 형성된다. P형의 불순물 영역(206)이 요철이 있는 형상이 됨으로써, 이미 형성되어 있는 N형의 불순물 영역(203)과 접하는 부분이 요철이 있는 형상이 되기 때문에 P형 고상 확산층(83s)과 N형 고상 확산층(84s)이 접하는 접합　면적을 붕소가 균일하게 확산될 때보다도 늘릴 수 있다.
열처리 후, BSG막(205)이 제거된다. BSG막(205)의 제거는 예를 들면, 불산을 이용한 웨트 에칭에 의해 행할 수 있다.
공정 S104는 공정 S60(도 25)과 같은 공정이고, 트렌치 내에 충전제(86p)로서, 폴리실리콘이 매입되고, 웨이퍼 상면에 퇴적된 불필요한 폴리실리콘이 제거된다. 또한, 화소 트랜지스터나 배선 등도 형성된다. 그 후, 이면측부터 Si 기판(70)이 박막화된다. 이 박막화는 딥 트렌치의 저부가 노출될 정도까지 행해진다.
이렇게 하여, 도 32에 도시한 바와 같은 미세한 요철을 갖는 P형 고상 확산층(83s)이 형성됨으로써, 강전계 영역이 확대된 화소(50s)가 형성된다.
<제18의 실시의 형태>
도 34는 본 기술이 적용된 제18의 실시의 형태에서의 화소(50t)의 평면도이다.
제18의 실시의 형태에서의 화소(50t)는 강전계 영역을 확대하기 위해, PD(71)의 일부에 강전계 확대 영역이 형성되어 있다. 강전계 확대 영역은 강전계 영역을 확대하기 위해 형성된 PN 접합 영역이고, 도 34에서는 PD(71t-1)의 영역의 네 모퉁이에 각각 사각 형상의 강전계 영역이 형성되고, PD(71t-2)의 영역의 중앙에 크로스 형상의 강전계 영역이 형성되어 있는 예를 나타냈다.
PD(71t-1)의 영역의 네 모퉁이에 각각 형성되어 있는 사각 형상의 강전계 영역은 중심부에 DTI(82t-21)가 형성되고, 그 주위에 P형 고상 확산층(83t-21)이 형성되어 있다. 또한 P형 고상 확산층(83t-21)의 주위에 N형 고상 확산층(84t-21)이 형성되어 있다. 이와 같은 구성은 PD(71t)를 둘러싸는 DTI(82t)에 형성되어 있는 강전계 영역과 동일한 구성이다.
N형 고상 확산층(84t-21)의 일부는 DTI(82t-1)의 측벽에 형성되어 있는 N형 고상 확산층(84t-1)과 공유되어 있다. 또한 N형 고상 확산층(84t-21)의 일부는 DTI(82t-11)의 측벽에 형성되어 있는 N형 고상 확산층(84t-11)과 공유되어 있다.
PD(71t-2)의 영역에 형성되어 있는 크로스 형상의 강전계 영역은 크로스(십자) 형상으로 DTI(82t-22)가 형성되고, 그 주위에 P형 고상 확산층(83t-22)이 형성되어 있다. 또한 P형 고상 확산층(83t-22)의 주위에 N형 고상 확산층(84t-22)이 형성되어 있다. 이와 같은 구성은 PD(71t)를 둘러싸는 DTI(82t)에 형성되어 있는 강전계 영역과 동일한 구성이다.
N형 고상 확산층(84t-22)의 일부, 환언하면 크로스의 선단 부분의 N형 고상 확산층(84t-22)은 DTI(82t-2)의 측벽에 형성되어 있는 N형 고상 확산층(84t-3), DTI(82t-3)의 측벽에 형성되어 있는 N형 고상 확산층(84t-4), DTI(82t-11)의 측벽에 형성되어 있는 N형 고상 확산층(84t-11), DTI(82t-12)의 측벽에 형성되어 있는 N형 고상 확산층(84t-12)과 각각 공유되어 있다.
도 34에 도시한 예에서는 사각 형상의 강전계 영역과 크로스 형상의 강전계 영역을 나타냈지만, 다른 형상이라도 좋다. 또한, 사각 형상의 강전계 영역과 크로스 형상의 강전계 영역이 1화소(50t) 내에 형성되어 있는 예를 나타냈지만, 다른 형상의 강전계 영역이 형성되어 있을 필요는 없고, 모든 사각 형상의 강전계 영역 또는 크로스 형상의 강전계 영역이라도 좋다.
또한 도 34에서는 PD(71t-1)의 네 모퉁이에 사각 형상의 강전계 영역이 형성되어 있는 경우를 나타냈지만, 4개의 강전계 영역이 아니라, 1, 2, 또는 3개의 강전계 영역이 PD(71t-1)의 네 모퉁이의 어느 한 모퉁이에 형성되어 있도록 하여도 좋다.
또한, 도 34에서는 PD(71t-2)에 크로스 형상의 강전계 영역이 형성되어 있는 경우를 나타냈지만, 크로스 형상이 아니라도 좋고, 크로스 형상의 일부, 예를 들면, L자 형상의 강전계 영역이 형성되어 있거나 세로봉(또는 가로봉)만인 강전계 영역이 형성되어 있거나 하는 형상으로 되어 있어도 좋다.
또한, 제15 내지 제17의 실시의 형태의 화소(50q) 내지 (50s)와 조합시켜, PD(71t)를 둘러싸는 DTI(82t)의 측벽에 형성되어 있는 강전계 영역에 요철이 형성되어 있도록 구성하여도 좋다.
이와 같이 PD(71t)를 둘러싸는 DTI(82t) 이외의 영역에 P형 고상 확산층(83t)과 N형 고상 확산층(84t)으로 이루어지는 강전계 확대 영역을 형성함으로써, 1화소(50t)에 마련되어 있는 강전계 영역을 확대할 수 있고, 포화 전하량을 향상시킬 수 있다.
제18의 실시의 형태에서의 화소(50t)도 제15의 실시의 형태에서의 화소(50q)와 같이 P형 고상 확산층(83t)의 길이를 PD(71t)를 둘러싸는 4변 중의 평행으로 배치되어 있는 2변 사이의 길이보다도 길어지도록 형성할 수 있기 때문에 PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다.
제18의 실시의 형태에서의 화소(50t)에서는 P형 고상 확산층(83t)의 길이는 DTI(82t)의 측벽의 길이뿐만 아니라, PD(71t)의 네 모퉁이에 형성된 사각 형상의 강전계 영역에 포함되는 P형 고상 확산층(83t)의 길이나 PD(71t)에 크로스 형상으로 형성된 강전계 영역에 포함되는 P형 고상 확산층(83t)의 길이도 포함되기 때문에 상기한 바와 같이 P형 고상 확산층(83t)의 길이는 PD(71t)를 둘러싸는 4변 중의 평행으로 배치되어 있는 2변 사이의 길이보다도 길어지도록 형성할 수 있다.
따라서, 환언하면, DTI(82t)의 측벽의 길이를 PD(71t)를 둘러싸는 DTI(82t) 중의 평행으로 배치되어 있는 DTI(82t) 사이의 길이보다도 길게 형성할 수 있고, PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다.
이와 같이 PD(71t)의 영역에 강전계 영역을 형성한 화소(50t)의 제조의 방법에 관해 설명한다. 도 34에 도시한 화소(50t)의 제조의 방법은 도 24, 도 25를 참조하여 설명한 도 21에 도시한 화소(50q)와 같은 공정으로 제조할 수 있기 때문에 여기서는 설명을 생략한다. 단, 공정 S52(도 24)에서 형성되는 DTI(82t)의 형상이 다르기 때문에 이 점에 관해 설명을 가한다.
공정 S52로서, 실리콘 산화막(200)의 일부, 절연막(201)의 일부, SiN의 일부, Si 기판(70)의 일부가, 드라이 에칭에 의해 깊이 파여짐에 의해 깊은 홈(딥 트렌치)이 형성된다. 이 딥 트렌치의 형상은 평면 형상으로는 예를 들면, 도 35에 도시한 바와 같은 격자형상의 DTI(82t), 사각 형상의 강전계 영역이 형성되는 부분의 DTI(82t-21), 크로스 형상의 강전계 영역이 형성되는 부분의 DTI(82t-22)가 형성된다. 형성되는 트렌치의 깊이는 이후의 공정의 고상 확산으로 N형 영역을 형성하고 싶은 영역의 하단까지가 된다.
이와 같이 드라이 에칭에 의해 강전계 영역이 형성되는 부분에 소망되는 형상으로 딥 트렌치가 형성된다. 이후의 공정에서, N형 고상 확산층(84r)에 해당하는 영역이 형성되거나 P형 고상 확산층(83r)에 해당하는 영역이 형성되거나 하는 공정은 도 24, 도 25를 참조하여 설명한 경우와 마찬가지로 행해진다.
이와 같이 하여, 도 34에 도시한 바와 같은 사각 형상이나 크로스 형상의 강전계 영역을 포함하는 강전계 영역이 형성됨으로써, 강전계 영역이 확대된 화소(50t)가 형성된다.
<제19의 실시의 형태>
도 36은 본 기술이 적용된 제19의 실시의 형태에서의 화소(50u)의 평면도이다.
제19의 실시의 형태에서의 화소(50u)는 PD(71u)를 둘러싸는 DTI(82u)의 일부가 도절(途切)되도록 형성되어 있다. 도 36을 참조하면, 도면 중 좌우 방향(횡방향)으로 형성되어 있는 DTI(82u-11)는 일부가 도절되도록 형성되어 있다. 다른 DTI(82u), 예를 들면, DTI(82u-12)는 도절되는 일 없이 형성되어 있다.
DTI(82u-11)를 포함하는 부분을 확대하면, 도 36의 우측 도면에 도시한 바와 같이 된다. 도 36의 우측 도면을 참조하면, DTI(82u-11)는 도절된 부분이 있도록 형성되어 있다. 이 도절된 부분은 PD(71u-1)를 둘러싸는 DTI(82u) 중의, DTI(82u-11)와 DTI(82u-2) 사이에 형성되어 있다. 환언하면, 도 36에 도시한 예에서는 PD(71-1)의 오른쪽 위에 DTI(82u)가 도절된 부분이 마련되어 있다.
DTI(82-11)가 도절되어 있는 부분은 P형 고상 확산층(83u)으로 덮여 있다.
DTI(82u-11)의 도면 중 상측에 형성되어 있는 P형 고상 확산층(83u-10)과, DTI(82-11)의 도면 중 하측에 형성되어 있는 P형 고상 확산층(83u-11)은 DTI(82u-11)가 도절되어 있는 부분에서 접하도록 형성되어 있다. 따라서 도 36에 도시한 바와 같이 DTI(82u-11)이 도절되어 있는 부분은 P형 고상 확산층(83u)으로 덮여 있도록 형성되어 있다.
DTI(82u-11)의 도면 중 상측에 형성되어 있는 P형 고상 확산층(83u-10)을 참조하면, P형 고상 확산층(83u-10)은 DTI(82u-11)가 도절되어 있는 부분에서는 원호 형상(곡면 형상)으로 되어 있다. 또한, DTI(82u-11)의 도면 중 하측에 형성되어 있는 P형 고상 확산층(83u-10)을 참조하면, P형 고상 확산층(83u-11)은 DTI(82u-11)가 도절되어 있는 부분에서는 원호 형상(곡면 형상)으로 되어 있다.
P형 고상 확산층(83u)이 곡면 형상으로 됨으로써, N형 고상 확산층(84u)과 접하는 부분(접합면)이 증대하기 때문에 강전계 영역을 확대시키고, 포화 전하량을 향상시키는 것이 가능해진다.
도 32에 도시한 예에서는 DTI(82u)가 도절된 부분은 예를 들면, PD(71u-1)에 주목했을 때, 오른쪽 위의 1개소에 형성되어 있는 경우를 나타냈지만, 도절된 부분의 위치나 개수는 도 32에 도시한 위치나 개수로 한정되는 것은 아니다.
예를 들면, DTI(82u)가 도절된 부분은 PD(71u)에 대한 네 모퉁이에 각각 형성되어 있어도 좋다. 또한 예를 들면, DTI(82u)가 도절된 부분은 변의 중앙에 형성되어 있어도 좋다. 또한 예를 들면, DTI(82u)가 도절된 부분은 1변에 복수 형성되어 있어도 좋다. 이 1변에 복수 형성되어 있는 경우의 한 예를 도 37에 도시한다.
도 37은 본 기술이 적용된 제19의 실시의 형태에서의 화소(50u)의 다른 구성을 도시하는 평면도이다. 도 37에 도시한 화소(50u)는 DTI(82u)의 1변에 복수의 도절된 부분이 형성되어 있다.
DTI(82u-2)를 포함하는 부분을 확대하면, 도 37의 우측 도면에 도시한 바와 같이 된다. 도 37의 우측 도면을 참조하면, DTI(82u-2)는 불연속적으로 형성되고, 도절된 부분이 있도록 형성되어 있다. DTI(82u-2)는 복수의 DTI(82u-2)로 구성되고, 각 DTI(82u-2)는 P형 고상 확산층(83u)에 의해 둘러싸여 있다. DTI(82u-2)의 도면 중 좌측에 형성되어 있는 P형 고상 확산층(83u-2)과, DTI(82u-2)의 도면 중 하측에 형성되어 있는 P형 고상 확산층(83u-11)은 DTI(82-11)가 도절되어 있는 부분에서 접하도록 형성되어 있다.
따라서 도 37에 도시한 바와 같이 DTI(82-2)가 도절되어 있는 부분에서, DTI(82-2)는 P형 고상 확산층(83u)으로 덮여 있도록 형성되어 있기 때문에 개개의 DTI(82u-2)는 P형 고상 확산층(83u)으로 둘러싸인 형상으로 형성되어 있다.
이와 같이 개개의 DTI(82u)를 둘러싸도록 P형 고상 확산층(83u)을 형성함으로써, N형 고상 확산층(84u)과 접하는 부분(접합면)을 증대하기 때문에 강전계 영역을 증대시키고, 포화 전하량을 향상시키는 것이 가능해진다.
도 37의 좌측 도면에서는 개개의 DTI(82u)는 사각 형상으로 도시하고, 도 37의 우측 도면에서는 개개의 DTI(82u)는 타원 형상으로 도시되어 있다. 개개의 DTI(82u)의 형상은 사각 형상이라도 타원 형상이고도 좋고, 또한 다른 형상이라도 좋다. 타원과 같이 곡선을 포함하는 형상으로 개개의 DTI(82u)를 형성하면, N형 고상 확산층(84u)과 접하는 부분(접합면)을 보다 증대시킬 수 있다.
상기한 제15 내지 제18의 실시의 형태의 화소(50q) 내지 (50t)와 조합시켜, PD(71t)를 둘러싸는 DTI(82u)의 측벽에 형성되어 있는 강전계 영역에 요철이 형성되어 있도록 구성하거나 PD(71u)의 영역에 강전계 영역을 형성한 구성으로 하거나 할 수도 있다.
제19의 실시의 형태에서의 화소(50u)도 제15의 실시의 형태에서의 화소(50q)와 같이 P형 고상 확산층(83s)의 길이를 PD(71s)를 둘러싸는 4변 중의 평행으로 배치되어 있는 2변 사이의 길이보다도 길어지도록 형성할 수 있기 때문에 PN 접합　면적을 늘릴 수 있고 강전계 영역을 크게 할 수 있다.
이와 같이 DTI(82u)를 불연속적으로 형성하는 경우의 강전계 영역의 제조의 방법에 관해 설명한다. 도 36 또는 도 37에 도시한 화소(50t)의 제조의 방법은 도 24, 도 25를 참조하여 설명한 도 21에 도시한 화소(50q)와 같은 공정으로 제조할 수 있기 때문에 여기서는 설명을 생략한다. 단, 공정 S52(도 24)에서 형성되는 트렌치의 형상이 다르기 때문에 이 점에 관해 설명을 가한다.
공정 S52로서, 실리콘 산화막(200)의 일부, 절연막(201)의 일부, SiN의 일부, Si 기판(70)의 일부가, 드라이 에칭에 의해 깊이 파여짐에 의해 깊은 홈(딥 트렌치)이 형성된다. 이 딥 트렌치의 형상은 평면 형상으로는 예를 들면, 도 37에 도시한 불연속적인 DTI(82u)를 형성하는 경우, 도 38에 도시한 바와 같은 격자형상이지만 불연속적으로 형성된 DTI(82u)가 형성된다. 형성되는 트렌치의 깊이는 이후의 공정의 고상 확산으로 N형 영역을 형성하고 싶은 영역의 하단까지가 된다.
이와 같이 드라이 에칭에 의해 강전계 영역이 형성되는 부분에 소망되는 형상으로 딥 트렌치가 형성된다. 이후의 공정 S53, 공정 S54(도 24)에서, N형 고상 확산층(84u)에 해당하는 영역이 형성된다. 이 공정으로 형성되는 N형 고상 확산층(84u)은 DTI(82u)가 도절되어 있는 부분에서 접합된 상태로 형성된다.
또한, 공정 S57, 공정 S58(도 25)에서, P형 고상 확산층(83u)에 해당하는 영역이 형성된다. 이 공정으로 형성되는 P형 고상 확산층(83u)은 DTI(82u)가 도절되어 있는 부분에서 접합된 상태로 형성된다.
이렇게 하여, 도 36 또는 도 37에 도시한 바와 같은 DTI(82u)에 도절된 부분을 가지고, 그 도절된 부분에서 강전계 영역을 확대된 화소(50t)가 형성된다.
제15 내지 제19의 실시의 형태에 의하면, 고상 확산층의 PN 접합　면적을 증대시킬 수 있고, 포화 전하량을 증대시킬 수 있다.
<제20의 실시의 형태>
도 39는 본 기술이 적용된 제20의 실시의 형태에서의 화소(50v)의 평면도이다.
제20의 실시의 형태에서의 화소(50v)는 PD(71v)를 둘러싸는 강전계 영역에 요철이 있는 형상으로 되어 있다. 이와 같은 구성은 도 21에 도시한 제15의 실시의 형태에서의 화소(50q)와 동일하지만, 볼록부가 방사형상으로 형성되어 있는 점이 다르다.
도 39에 도시한 화소(50v)를 참조하면, 화소(50v)에 포함되는 PD(71v-1)에 주목했을 때, PD(71v-1)를 둘러싸는 변의 DTI(82v)는 볼록부를 갖는 형상으로 형성되어 있다. DTI(82v) 중 직선 형상으로 연속적으로 형성되어 있는 부분을 기준으로 하고, 그 기준으로 한 DTI(82v)에 대해 돌기(突起)하고 있는 부분을 볼록부로 했을 때, 그 볼록부는 방사형상으로 형성되어 있다.
도 39에 도시한 예에서는 화소(50v)의 개략 중앙에 전송 트랜지스터(80)(의 게이트)가 형성되어 있는 경우를 나타냈다. 이와 같이 전송 트랜지스터(80)가 중앙 부분에 형성되어 있는 경우, 볼록부의 끝(先)이 전송 트랜지스터(80)의 방향을 향하도록 형성된다.
이와 같은 볼록부를 갖는 DTI(82v)의 형상에 맞춰서, P형 고상 확산층(83v)도 볼록부를 갖는 형상으로 형성되어 있다. 또한, P형 고상 확산층(83v)의 형상에 맞춰서, N형 고상 확산층(84v)도 볼록부를 갖는 형상으로 형성되어 있다.
P형 고상 확산층(83v)에 볼록부를 마련함으로써, N형 고상 확산층(84v)과 접하는 면적을 늘릴 수 있다. P형 고상 확산층(83v)과 N형 고상 확산층(84v)으로 형성되는 PN 접합 영역이 늘어나게 되기 때문에 강전계 영역이 늘어나게 된다. 강전계 영역이 커짐으로써, 강전계 영역에서 유지할 수 있는 전하량이 증가하고, 포화 전하량을 향상시킬 수 있다.
여기서, 볼록부를 방사형상, 환언하면, 볼록부의 끝을 전송 트랜지스터(80)측을 향하도록 형성함에 의해 얻어지는 효과에 관해, 도 40을 참조하여 설명을 가한다.
도 40의 A에 비교를 위해, 도 21에 도시한 PD(71q)의 일부를 확대한 도면을 도시한다. 도 40의 B는 도 39에 도시한 PD(71v)의 일부를 확대한 도면이다. 도 40의 A를 참조하면, 볼록부를 직선 형상으로 연속적으로 형성되어 있는 DTI(82q)에 대해 수직이 되도록 형성한 경우, PD(71q)의 모퉁이 부분에 축적된 전자는 볼록부를 피하고 전송 트랜지스터(80)까지 도달하고, 판독된다. 볼록부를 크게(볼록부를 길게) 형성하면, 모퉁이 부분에 축적된 전자는 보다 우회하지 않으면, 전송 트랜지스터(80)에 도달하지 않게 된다. 볼록부가 커지면, PD(71q)의 모퉁이 부분에 축적된 전자는 판독하기 어려워진다.
도 40의 B를 참조하면, 볼록부를 직선 형상으로 연속적으로 형성되어 있는 DTI(82v)에 대해 경사 방향이고, 전송 트랜지스터(80)를 향하도록 형성한 경우도 PD(71v)의 모퉁이 부분에 축적된 전자는 볼록부를 피하여 전송 트랜지스터(80)까지 도달하고, 판독되는 점은 도 40의 A에 도시한 PD(71q)인 경우와 마찬가지이다. 그렇지만, PD(71v)인 경우, 볼록부가 비스듬하게 형성되어 있음으로써, PD(71v)의 모퉁이 부분에서, 전송 트랜지스터(80)측에 개구된 부분이 커지고, 전자가 흐르기 쉬운 길을 형성할 수 있다.
따라서, PD(71v)인 경우, PD(71v)의 모퉁이 부분에 축적된 전자도 전송 트랜지스터(80)에 이동하기 쉬워지고, 판독하기 어려워지는 것을 막는 것이 가능해진다. 또한, 도시는 하지 않지만, PD(71v)의 모퉁이 부분뿐만 아니라, 다른 부분도 전송 트랜지스터(80v)측을 향하는 길이 뚫려 있기 때문에 판독하기 쉬운 구조로 되어 있다.
이와 같이 볼록부의 선단이 전송 트랜지스터(80)(의 게이트)측을 향하도록 형성함으로써, 전송 트랜지스터(80)에서의 판독 효율을 향상시킬 수 있다. 따라서, 전송 트랜지스터(80)의 게이트가 형성되어 있는 위치에 의해, 예를 들면, 도 41에 도시한 바와 같은 구성으로 할 수도 있다.
도 41에 도시한 PD(71v')(도 39에 도시한 PD(71v)와 구별하기 위해 대시를 붙여서 기재한다)는 전송 트랜지스터(80v')의 게이트가 PD(71v')의 4개의 모퉁이 중, 하나의 모퉁이 근방에 형성되어 있다. 이와 같은 위치에 전송 트랜지스터(80v')가 형성되어 있는 경우도 이 전송 트랜지스터(80v') 쪽을 향하도록 볼록부가 형성된다.
도 41에 도시한 예에서는 전송 트랜지스터(80v')가 배치되어 있는 모퉁이의 대각에 해당하는 2변에 각각 볼록부가 형성되고, 그 볼록부의 선단은 전송 트랜지스터(80v')를 향하도록 형성되어 있다.
제20의 실시의 형태는 상술한 제1 내지 제19의 실시의 형태의 어느 하나와 조합시키는 것도 가능하다.
<제21의 실시의 형태>
도 42, 도 43은 본 기술이 적용된 제21의 실시의 형태에서의 화소(50w)의 구성례를 도시하는 도면이다.
도 21의 실시의 형태에서의 화소(50w)도 상기한 예를 들어 제15의 실시의 형태에서의 화소(50q)(도 21)와 같이 PD(71w)를 둘러싸는 강전계 영역에 볼록부가 있는 형상으로 되어 있다. 여기서는 도 42에 도시하는 바와 같이 볼록부가, PD(71w)를 둘러싸는 4변의 각각에 1개소 마련되어 있는 경우를 예로 들고, 또한 수직으로 형성되어 있는 경우를 예로 들어 설명을 계속한다.
도 42에 도시한 PD(71w)의 구성은 도 21에 도시한 PD(71q)와 동일하지만, 1변에 형성되어 있는 볼록부가, 1개인 점이 다르다. 도 42에 도시한 PD(71w)에서, 선분 A-A'에서의 단면도를 도 43에 도시한다.
선분 A-A'의 부분에는 볼록부가 형성되어 있다. 여기서는 볼록부를 구성하는 DTI(82w'), P형 고상 확산층(83w'), N형 고상 확산층(84w')은 볼록부 이외의 부분의 DTI(82w), P형 고상 확산층(83w), N형 고상 확산층(84w)과 구별하기 위해 대시를 붙여서 기재한다.
도 43을 참조하면, PD(71w)의 양측에는 관통한 DTI(82)가 형성되어 있다. 이에 대해, 볼록부의 부분은 관통한 DTI(82w)가 아니라, 비관통한 DTI(82w')가 형성되어 있다. 환언하면, 볼록부의 부분에 형성되어 있는 DTI(82w')는 온 칩 렌즈(76w)측에 PD(71w)를 구성하는 부분이 남은 상태로 형성되어 있다.
여기서, 도 20과 도 21을 다시 참조한다. 도 20은 볼록부가 형성되어 있지 않은 경우의 PD(71)의 평면도이고, 도 21은 볼록부가 형성되어 있는 경우의 PD(71q)의 평면도이다. 도 21을 참조하여 설명한 바와 같이 볼록부를 마련함으로써, 강전계 영역을 크게 할 수 있다. 그렇지만, PD(71q)의 수광 면적이 작아질 가능성이 있다.
도 20에 도시한 PD(71)의 영역과, 도 21에 도시한 PD(71q)의 영역을 비교한 경우, 볼록부가 없는 분만큼, 도 20에 도시한 PD(71)의 영역 쪽이 도 21에 도시한 PD(71q)의 영역보다도 커지고 있다.
도 20은 예를 들면, 도 43의 선분 B―B'의 부분에서 절단했을 때의 평면도에 해당하고, 도 21은 예를 들면, 도 43의 선분 A―A'의 부분에서 절단했을 때의 평면도에 해당한다. 따라서, 볼록부를 형성한 경우라도 광입사면측은 도 20에 도시한 바와 같이 PD(71w)의 영역이 커지기 때문에 볼록부를 형성함으로써, 감도가 열화되는 것을 막을 수 있다. 한편으로 광입사면측부터 떨어진 영역에서는 도 21에 도시한 바와 같이 볼록부가 형성됨으로써, PN 접합 영역이 증가하고, 강전계 영역을 늘릴 수 있다.
이와 같이 감도를 열화시키지 않고, 포화 전하량을 증대시킬 수 있다.
제21의 실시의 형태는 제15의 실시의 형태에서의 화소(50q)(도 21), 제16의 실시의 형태에서의 화소(50r)(도 28), 제18의 실시의 형태에서의 화소(50t), 제20의 실시의 형태에서의 화소(50v)(도 39)와 조합시킬 수 있다. 즉, 볼록부를 갖는 구성으로 했을 때, 그 볼록부는 비관통으로 형성할 수 있다.
이와 같이 볼록부에 해당하는 부분은 비관통으로 형성하고, 볼록부 이외의 부분은 관통으로 형성하는 경우, 제조시에 DTI(82)의 폭을 다르도록 함으로써, 비관통의 부분과 관통의 부분을 형성할 수 있다. 도 43을 다시 참조한다. 볼록부의 DTI(82w')의 폭을 폭(L1)으로 하고, 볼록부 이외의 DTI(82w)의 폭을 폭(L2)으로 한다. 폭(L1)은 폭(L2)보다도 좁은 폭으로 한다.
이와 같이 폭을 다르게 하면, 트렌치를 형성할 때의 공정에서, 로딩 효과에 의해, 폭이 좁은 쪽은 트렌치의 깊이가 얕아지고, 폭이 넓은 쪽은 트렌치의 깊이는 깊어진다. 이 경우, 폭(L1)의 트렌치는 얕아지고, 폭(L2)의 트렌치는 깊어진다.
예를 들면, 도 24 내지 27을 참조하여, 볼록부를 갖는 강전계 영역의 제조의 방법에 관해 설명했지만, 공정 S52에서, 드라이 에칭으로 실리콘 기판이 깊이 파여진다. 이 드라이 에칭으로서, 예를 들어 RIE(Reactive Ion Etching)를 이용할 수 있다. 그리고 드라이 에칭으로 트렌치를 형성하면, 로딩 효과에 의해, 폭이 좁은 쪽은 폭이 넓은 쪽보다도 얕은 트렌치가 된다.
볼록부의 DTI(82w')의 깊이는 폭(L1)을 조정함으로써, 소망하는 깊이로 형성할 수 있다. 따라서, 볼록부에 해당하는 부분은 비관통으로 형성하고, 볼록부 이외의 부분은 관통으로 형성하는 경우라도 프로세스를 추가하는 일 없이 깊이가 다른 DTI(82)를 형성할 수 있다.
제1 내지 제21의 실시의 형태는 이하에 설명하는 촬상 장치(1)에도 적용할 수 있다. 이하에 촬상 장치(1)에 관해 설명한다.
[촬상 장치(1)의 기능 구성]
도 44는 본 개시의 한 실시의 형태에 관한 촬상 장치(촬상 장치(1))의 기능 구성의 한 예를 도시하는 블록도이다.
도 44의 촬상 장치(1)는 예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 화소 어레이부(540), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)를 포함하고 있다.
화소 어레이부(540)에는 화소(541)가 어레이형상으로 반복 배치되어 있다. 보다 구체적으로는 복수의 화소를 포함한 화소 공유 유닛(539)이 반복 단위가 되고, 이것이 행방향과 열방향으로 이루어지는 어레이형상으로 반복 배치되어 있다. 또한, 본 명세서에서는 편의상, 행방향을 H방향, 행방향과 직교하는 열방향을 V방향이라고 부르는 경우가 있다. 도 44의 예에서, 하나의 화소 공유 유닛(539)이 4개의 화소(화소(541A, 541B, 541C, 541D))를 포함하고 있다. 화소(541A, 541B, 541C, 541D)는 각각, 포토 다이오드(PD)(후술하는 도 49 등에 도시)를 가지고 있다. 화소 공유 유닛(539)은 하나의 화소 회로(후술하는 도 46의 화소 회로(210))를 공유하는 단위이다. 환언하면, 4개의 화소(화소(541A, 541B, 541C, 541D))마다, 하나의 화소 회로(후술하는 화소 회로(210))를 가지고 있다. 이 화소 회로를 시분할로 동작시킴에 의해, 화소(541A, 541B, 541C, 541D) 각각의 화소 신호가 순차적으로 판독되도록 되어 있다. 화소(541A, 541B, 541C, 541D)는 예를 들어 2행×2열로 배치되어 있다. 화소 어레이부(540)에는 화소(541A, 541B, 541C, 541D)와 함께, 복수의 행 구동 신호선(542) 및 복수의 수직 신호선(열 판독선)(543)이 마련되어 있다. 행 구동 신호선(542)은 화소 어레이부(540)에서 행방향으로 나란히 배열된, 복수의 화소 공유 유닛(539) 각각에 포함되는 화소(541)를 구동한다. 화소 공유 유닛(539) 중, 행방향으로 나란히 배열된 각 화소를 구동한다. 후에 도 4를 참조하여 상세히 설명하는데, 화소 공유 유닛(539)에는 복수의 트랜지스터가 마련되어 있다. 이들 복수의 트랜지스터를 각각 구동하기 위해, 하나의 화소 공유 유닛(539)에는 복수의 행 구동 신호선(542)이 접속되어 있다. 수직 신호선(열 판독선)(543)에는 화소 공유 유닛(539)이 접속되어 있다. 화소 공유 유닛(539)에 포함되는 화소(541A, 541B, 541C, 541D) 각각으로부터, 수직 신호선(열 판독선)(543)을 통하여 화소 신호가 판독된다.
행 구동부(520)는 예를 들면, 화소 구동하기 위한 행의 위치를 결정하는 행 어드레스 제어부, 환언하면, 행 디코더부와, 화소(541A, 541B, 541C, 541D)를 구동하기 위한 신호를 발생시키는 행 구동 회로부를 포함하고 있다.
열 신호 처리부(550)는 예를 들면, 수직 신호선(543)에 접속되고, 화소(541A, 541B, 541C, 541D)(화소 공유 유닛(539))와 소스 팔로워 회로를 형성하는 부하 회로부를 구비한다. 열 신호 처리부(550)는 수직 신호선(543)을 통하여 화소 공유 유닛(539)으로부터 판독된 신호를 증폭하는 증폭 회로부를 가지고 있어도 좋다. 열 신호 처리부(550)는 노이즈 처리부를 가지고 있어도 좋다. 노이즈 처리부에서는 예를 들면, 광전 변환의 결과로서 화소 공유 유닛(539)으로부터 판독된 신호로부터 계(系)의 노이즈 레벨이 제거된다.
열 신호 처리부(550)는 예를 들면, 아날로그 디지털 컨버터(ADC)를 가지고 있다. 아날로그 디지털 컨버터에서는 화소 공유 유닛(539)으로부터 판독된 신호 또는 상기 노이즈 처리된 아날로그 신호가 디지털 신호로 변환된다. ADC는 예를 들면, 컴퍼레이터부 및 카운터부를 포함하고 있다. 컴퍼레이터부에서는 변환 대상이 되는 아날로그 신호와, 이것과 비교 대상이 되는 참조 신호가 비교된다. 카운터부에서는 컴퍼레이터부에서의 비교 결과가 반전하기까지의 시간이 계측되도록 되어 있다. 열 신호 처리부(550)는 판독 열을 주사하는 제어를 행하는 수평 주사 회로부를 포함하고 있어도 좋다.
타이밍 제어부(530)는 장치에 입력된 기준 클록 신호나 타이밍 제어 신호를 기초로 하여, 행 구동부(520) 및 열 신호 처리부(550)에 타이밍을 제어하는 신호를 공급한다.
화상 신호 처리부(560)는 광전 변환의 결과 얻어진 데이터, 환언하면, 촬상 장치(1)에서의 촬상 동작의 결과 얻어진 데이터에 대해, 각종의 신호 처리를 시행하는 회로이다. 화상 신호 처리부(560)는 예를 들면, 화상 신호 처리 회로부 및 데이터 유지부를 포함하고 있다. 화상 신호 처리부(560)는 프로세서부를 포함하고 있어도 좋다.
화상 신호 처리부(560)에서 실행되는 신호 처리의 한 예는 AD 변환된 촬상 데이터가, 어두운 피사체를 촬영한 데이터인 경우에는 계조를 많이 주고, 밝은 피사체를 촬영한 데이터인 경우에는 계조를 적게 하는 톤 커브 보정 처리이다. 이 경우, 촬상 데이터의 계조를 어떤 톤 커브에 의거하여 보정하는지, 톤 커브의 특성 데이터를 미리 화상 신호 처리부(560)의 데이터 유지부에 기억시켜 두는 것이 바람직하다.
입력부(510A)는 예를 들면, 상기 기준 클록 신호, 타이밍 제어 신호 및 특성 데이터 등을 장치 외부로부터 촬상 장치(1)에 입력하기 위한 것이다. 타이밍 제어 신호는 예를 들면, 수직 동기 신호 및 수평 동기 신호 등이다. 특성 데이터는 예를 들면, 화상 신호 처리부(560)의 데이터 유지부에 기억시키기 위한 것이다. 입력부(510A)는 예를 들면, 입력 단자(511), 입력 회로부(512), 입력 진폭 변경부(513), 입력 데이터 변환 회로부(514) 및 전원 공급부(도시생략)를 포함하고 있다.
입력 단자(511)는 데이터를 입력하기 위한 외부 단자이다. 입력 회로부(512)는 입력 단자(511)에 입력된 신호를 촬상 장치(1)의 내부로 취입하기 위한 것이다. 입력 진폭 변경부(513)에서는 입력 회로부(512)에서 취입된 신호의 진폭이 촬상 장치(1)의 내부에서 이용하기 쉬운 진폭으로 변경된다. 입력 데이터 변환 회로부(514)에서는 입력 데이터의 데이터 열의 병렬이 변경된다. 입력 데이터 변환 회로부(514)는 예를 들면, 시리얼 패럴렐 변환 회로에 의해 구성되어 있다. 이 시리얼 패럴렐 변환 회로에서는 입력 데이터로서 수취한 시리얼 신호가 패럴렐 신호로 변환된다. 또한, 입력부(510A)에서는 입력 진폭 변경부(513) 및 입력 데이터 변환 회로부(514)가, 생략되어 있어도 좋다. 전원 공급부는 외부로부터 촬상 장치(1)에 공급된 전원을 기초로 하여, 촬상 장치(1)의 내부에서 필요해지는 각종의 전압에 설정된 전원을 공급한다.
촬상 장치(1)가 외부의 메모리 디바이스와 접속될 때, 입력부(510A)에는 외부의 메모리 디바이스로부터의 데이터를 수취하는 메모리 인터페이스 회로가 마련되어 있어도 좋다. 외부의 메모리 디바이스는 예를 들면, 플래시 메모리, SRAM 및 DRAM 등이다.
출력부(510B)는 화상 데이터를 장치 외부로 출력한다. 이 화상 데이터는 예를 들면, 촬상 장치(1)에서 촬영된 화상 데이터 및 화상 신호 처리부(560)에서 신호 처리된 화상 데이터 등이다. 출력부(510B)는 예를 들면, 출력 데이터 변환 회로부(515), 출력 진폭 변경부(516), 출력 회로부(517) 및 출력 단자(518)를 포함하고 있다.
출력 데이터 변환 회로부(515)는 예를 들면, 패럴렐 시리얼 변환 회로에 의해 구성되어 있고, 출력 데이터 변환 회로부(515)에서는 촬상 장치(1) 내부에서 사용한 패럴렐 신호가 시리얼 신호로 변환된다. 출력 진폭 변경부(516)는 촬상 장치(1)의 내부에서 이용한 신호의 진폭을 변경한다. 변경된 진폭의 신호는 촬상 장치(1)의 외부에 접속되는 외부 디바이스에서 이용하기 쉬워진다. 출력 회로부(517)는 촬상 장치(1)의 내부로부터 장치 외부로 데이터를 출력하는 회로이고, 출력 회로부(517)에 의해, 출력 단자(518)에 접속된 촬상 장치(1) 외부의 배선이 구동된다. 출력 단자(518)에서는 촬상 장치(1)로부터 장치 외부로 데이터가 출력된다. 출력부(510B)에서는 출력 데이터 변환 회로부(515) 및 출력 진폭 변경부(516)가, 생략되어 있어도 좋다.
촬상 장치(1)가 외부의 메모리 디바이스와 접속될 때, 출력부(510B)에는 외부의 메모리 디바이스와 데이터를 출력하는 메모리 인터페이스 회로가 마련되어 있어도 좋다. 외부의 메모리 디바이스는 예를 들면, 플래시 메모리, SRAM 및 DRAM 등이다.
[촬상 장치(1)의 개략 구성]
도 45 및 도 46은 촬상 장치(1)의 개략 구성의 한 예를 도시한 것이다. 촬상 장치(1)는 3개의 기판(제1 기판(100), 제2 기판(260), 제3 기판(300))을 구비하고 있다. 도 45는 제1 기판(100), 제2 기판(260), 제3 기판(300) 각각의 평면 구성을 모식적으로 도시한 것이고, 도 46은 서로 적층된 제1 기판(100), 제2 기판(260) 및 제3 기판(300)의 단면 구성을 모식적으로 도시하고 있다. 도 46은 도 45에 도시한 Ⅲ-Ⅲ'선에 따른 단면 구성에 대응한다. 촬상 장치(1)는 3개의 기판(제1 기판(100), 제2 기판(260), 제3 기판(300))을 맞붙여 구성된 3차원 구조의 촬상 장치이다. 제1 기판(100)은 반도체층(100S) 및 배선층(100T)을 포함한다. 제2 기판(260)은 반도체층(260S) 및 배선층(260T)을 포함한다. 제3 기판(300)은 반도체층(300S) 및 배선층(300T)을 포함한다. 여기서, 제1 기판(100), 제2 기판(260) 및 제3 기판(300)의 각 기판에 포함되는 배선과 그 주위의 층간 절연막을 합친 것을 편의상, 각각의 기판(제1 기판(100), 제2 기판(260) 및 제3 기판(300))에 마련된 배선층(100T, 260T, 300T)이라고 부른다. 제1 기판(100), 제2 기판(260) 및 제3 기판(300)은 이 순서로로 적층되어 있고, 적층 방향을 따라, 반도체층(100S), 배선층(100T), 반도체층(260S), 배선층(260T), 배선층(300T) 및 반도체층(300S)의 순서로 배치되어 있다. 제1 기판(100), 제2 기판(260) 및 제3 기판(300)의 구체적인 구성에 관해서는 후술한다. 도 46에 도시한 화살표는 촬상 장치(1)로의 광(L)의 입사 방향을 나타낸다. 본 명세서에서는 편의상, 이후의 단면도에서, 촬상 장치(1)에서의 광 입사측을 「하」「하측」「하방」, 광 입사측과 반대측을 「상」「상측」「상방」이라고 부르는 경우가 있다. 또한, 본 명세서에서는 편의상, 반도체층과 배선층을 구비한 기판에 관해, 배선층측을 표면, 반도체층측을 이면이라고 부르는 경우가 있다. 또한, 명세서의 기재는 상기한 부르는 방법으로 한정되지 않는다. 촬상 장치(1)는 예를 들면, 포토 다이오드를 갖는 제1 기판(100)의 이면측부터 광이 입사하는 이면 조사형 촬상 장치로 되어 있다.
화소 어레이부(540) 및 화소 어레이부(540)에 포함되는 화소 공유 유닛(539)은 모두, 제1 기판(100) 및 제2 기판(260)의 쌍방을 이용하여 구성되어 있다. 제1 기판(100)에는 화소 공유 유닛(539)이 갖는 복수의 화소(541A, 541B, 541C, 541D)가 마련되어 있다. 이들 화소(541)의 각각이 포토 다이오드(후술하는 포토 다이오드(PD)) 및 전송 트랜지스터(후술하는 전송 트랜지스터(TR))를 가지고 있다. 제2 기판(260)에는 화소 공유 유닛(539)이 갖는 화소 회로(후술하는 화소 회로(210))가 마련되어 있다. 화소 회로는 화소(541A, 541B, 541C, 541D) 각각의 포토 다이오드로부터 전송 트랜지스터를 통하여 전송된 화소 신호를 판독하고, 또는 포토 다이오드를 리셋한다. 이 제2 기판(260)은 이와 같은 화소 회로에 더하여, 행방향으로 연재되는 복수의 행 구동 신호선(542) 및 열 방향으로 연재되는 복수의 수직 신호선(543)을 가지고 있다. 제2 기판(260)은 또한, 행방향으로 연재되는 전원선(544)을 가지고 있다. 제3 기판(300)은 예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)를 가지고 있다. 행 구동부(520)는 예를 들면, 제1 기판(100), 제2 기판(260) 및 제3 기판(300)의 적층 방향(이하, 단지 적층 방향이라고 한다)에서, 일부가 화소 어레이부(540)에 겹치는 영역에 마련되어 있다. 보다 구체적으로는 행 구동부(520)는 적층 방향에서, 화소 어레이부(540)의 H방향의 단부 근방에 겹치는 영역에 마련되어 있다(도 45). 열 신호 처리부(550)는 예를 들면, 적층 방향에서, 일부가 화소 어레이부(540)에 겹치는 영역에 마련되어 있다. 보다 구체적으로는 열 신호 처리부(550)는 적층 방향에서, 화소 어레이부(540)의 V방향의 단부 근방에 겹치는 영역에 마련되어 있다(도 45). 도시는 생략하지만, 입력부(510A) 및 출력부(510B)는 제3 기판(300) 이외의 부분에 배치되어 있어도 좋고, 예를 들면, 제2 기판(260)에 배치되어 있어도 좋다. 또는 제1 기판(100)의 이면(광입사면)측에 입력부(510A) 및 출력부(510B)를 마련하도록 하여도 좋다. 또한, 상기 제2 기판(260)에 마련된 화소 회로는 다른 호칭으로서, 화소 트랜지스터 회로, 화소 트랜지스터 군, 화소 트랜지스터, 화소 판독 회로 또는 판독 회로라고 불리는 일도 있다. 본 명세서에서는 화소 회로라는 호칭을 이용한다.
제1 기판(100)과 제2 기판(260)은 예를 들면, 관통 전극(후술하는 도 49의 관통 전극(120E, 121E))에 의해 전기적으로 접속되어 있다. 제2 기판(260)과 제3 기판(300)은 예를 들면, 콘택트부(261, 262, 305, 302)를 통하여 전기적으로 접속되어 있다. 제2 기판(260)에 콘택트부(261, 262)가 마련되고, 제3 기판(300)에 콘택트부(305, 302)가 마련되어 있다. 제2 기판(260)의 콘택트부(261)가 제3 기판(300)의 콘택트부(305)에 접하고, 제2 기판(260)의 콘택트부(262)가 제3 기판(300)의 콘택트부(302)에 접해 있다. 제2 기판(260)은 복수의 콘택트부(261)가 마련된 콘택트 영역(261R)과, 복수의 콘택트부(262)가 마련된 콘택트 영역(262R)을 가지고 있다. 제3 기판(300)은 복수의 콘택트부(305)가 마련된 콘택트 영역(305R)과, 복수의 콘택트부(302)가 마련된 콘택트 영역(302R)을 가지고 있다. 콘택트 영역(261R, 305R)은 적층 방향에서, 화소 어레이부(540)와 행 구동부(520) 사이에 마련되어 있다(도 46). 환언하면, 콘택트 영역(261R, 305R)은 예를 들면, 행 구동부(520)(제3 기판(300))와, 화소 어레이부(540)(제2 기판(260))가 적층 방향으로 겹치는 영역, 또는 이 근방 영역에 마련되어 있다. 콘택트 영역(261R, 305R)은 예를 들면, 이와 같은 영역 중, H방향의 단부에 배치되어 있다(도 45). 제3 기판(300)에서는 예를 들면, 행 구동부(520)의 일부, 구체적으로는 행 구동부(520)의 H방향의 단부에 겹치는 위치에 콘택트 영역(305R)이 마련되어 있다(도 45, 도 46). 콘택트부(261, 305)는 예를 들면, 제3 기판(300)에 마련된 행 구동부(520)와, 제2 기판(260)에 마련된 행 구동선(542)을 접속하는 것이다. 콘택트부(261, 305)는 예를 들면, 제3 기판(300)에 마련된 입력부(510A)와 전원선(544) 및 기준 전위선(후술하는 기준 전위선(VSS))을 접속하고 있어도 좋다. 콘택트 영역(262R, 302R)은 적층 방향에서, 화소 어레이부(540)와 열 신호 처리부(550) 사이에 마련되어 있다(도 46). 환언하면, 콘택트 영역(262R, 302R)은 예를 들면, 열 신호 처리부(550)(제3 기판(300))와 화소 어레이부(540)(제2 기판(260))가 적층 방향으로 겹치는 영역, 또는 이 근방 영역에 마련되어 있다. 콘택트 영역(262R, 302R)은 예를 들면, 이와 같은 영역 중, V방향의 단부에 배치되어 있다(도 45). 제3 기판(300)에서는 예를 들면, 열 신호 처리부(550)의 일부, 구체적으로는 열 신호 처리부(550)의 V방향의 단부에 겹치는 위치에 콘택트 영역(305R)이 마련되어 있다(도 45, 도 46). 콘택트부(262, 302)는 예를 들면, 화소 어레이부(540)가 갖는 복수의 화소 공유 유닛(539) 각각으로부터 출력된 화소 신호(포토 다이오드에서의 광전 변환의 결과 발생한 전하의 양에 대응한 신호)를 제3 기판(300)에 마련된 열 신호 처리부(550)로 접속하기 위한 것이다. 화소 신호는 제2 기판(260)으로부터 제3 기판(300)에 보내지도록 되어 있다.
도 46은 상기와 같이 촬상 장치(1)의 단면도의 한 예이다. 제1 기판(100), 제2 기판(260), 제3 기판(300)은 배선층(100T, 260T, 300T)를 통하여 전기적으로 접속된다. 예를 들면, 촬상 장치(1)는 제2 기판(260)과 제3 기판(300)을 전기적으로 접속하는 전기적 접속부를 가진다. 구체적으로는 도전 재료로 형성된 전극으로 콘택트부(261, 262, 305, 302)를 형성한다. 도전 재료는 예를 들면, 구리(Cu), 알루미늄(Al), 금(Au), 등의 금속재료로 형성된다. 콘택트 영역(261R, 262R, 305R, 302R)은 예를 들어 전극으로서 형성된 배선끼리를 직접 접합함으로써, 제2 기판과 제3 기판을 전기적으로 접속하고, 제2 기판(260)과 제3 기판(300)과의 신호의 입력 및/또는 출력을 가능하게 한다.
제2 기판(260)과 제3 기판(300)을 전기적으로 접속하는 전기적 접속부는 소망하는 개소에 마련할 수 있다. 예를 들면, 도 46에서 콘택트 영역(261R, 262R, 305R, 302R)으로서 기술한 바와 같이 화소 어레이부(540)와 적층 방향으로 겹치는 영역에 마련하여도 좋다. 또한, 전기적 접속부를 화소 어레이부(540)와 적층 방향으로 겹치지 않는 영역에 마련하여도 좋다. 구체적으로는 화소 어레이부(540)의 외측에 배치된 주변부와, 적층 방향으로 겹치는 영역에 마련하여도 좋다.
제1 기판(100) 및 제2 기판(260)에는 예를 들면, 접속 구멍부(H1, H2)가 마련되어 있다. 접속 구멍부(H1, H2)는 제1 기판(100) 및 제2 기판(260)을 관통하고 있다(도 46). 접속 구멍부(H1, H2)는 화소 어레이부(540)(또는 화소 어레이부(540)에 겹치는 부분)의 외측에 마련되어 있다(도 45). 예를 들면, 접속 구멍부(H1)는 H방향에서 화소 어레이부(540)보다 외측에 배치되어 있고, 접속 구멍부(H2)는 V방향에서 화소 어레이부(540)보다도 외측에 배치되어 있다. 예를 들면, 접속 구멍부(H1)는 제3 기판(300)에 마련된 입력부(510A)에 도달하고 있고, 접속 구멍부(H2)는 제3 기판(300)에 마련된 출력부(510B)에 도달하고 있다. 접속 구멍부(H1, H2)는 공동(空洞)이라도 좋고, 적어도 일부에 도전 재료를 포함하고 있어도 좋다. 예를 들면, 입력부(510A) 및/또는 출력부(510B)로서 형성된 전극에 본딩 와이어를 접속하는 구성이 있다. 또는 입력부(510A) 및/또는 출력부(510B)로서 형성된 전극과, 접속 구멍부(H1, H2)에 마련된 도전 재료를 접속하는 구성이 있다. 접속 구멍부(H1, H2)에 마련된 도전 재료는 접속 구멍부(H1, H2)의 일부 또는 전부에 매입되어 있어도 좋고, 도전 재료가 접속 구멍부(H1, H2)의 측벽에 형성되어 있어도 좋다.
또한, 도 46에서는 제3 기판(300)에 입력부(510A), 출력부(510B)를 마련하는 구조라고 했지만, 이것으로 한정되지 않는다. 예를 들면, 배선층(260T, 300T)을 통하여 제3 기판(300)의 신호를 제2 기판(260)에 보냄으로써, 입력부(510A) 및/또는 출력부(510B)를 제2 기판(260)에 마련할 수도 있다. 마찬가지로, 배선층(100T, 260T)을 통하여, 제2 기판(260)의 신호를 제1 기판(1000)에 보냄으로써, 입력부(510A) 및/또는 출력부(510B)를 제1 기판(100)에 마련할 수도 있다.
도 47은 화소 공유 유닛(539)의 구성의 한 예를 도시하는 등가 회로도이다. 화소 공유 유닛(539)은 복수의 화소(541)(도 47에서는 화소(541A, 541B, 541C, 541D)의 4개의 화소(541)를 도시한다)와, 이 복수의 화소(541)에 접속된 하나의 화소 회로(210)와, 화소 회로(210)에 접속된 수직 신호선(543)을 포함하고 있다. 화소 회로(210)는 예를 들면, 4개의 트랜지스터, 구체적으로는 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FD)를 포함하고 있다. 상술한 바와 같이 화소 공유 유닛(539)은 하나의 화소 회로(210)를 시분할로 동작시킴에 의해, 화소 공유 유닛(539)에 포함되는 4개의 화소(541)(화소(541A, 541B, 541C, 541D)) 각각의 화소 신호를 순차적으로 수직 신호선(543)에 출력하도록 되어 있다. 복수의 화소(541)에 하나의 화소 회로(210)가 접속되어 있고, 이 복수의 화소(541)의 화소 신호가, 하나의 화소 회로(210)에 의해 시분할로 출력되는 양태를 「복수의 화소(541)가 하나의 화소 회로(210)를 공유한다」라고 한다.
화소(541A, 541B, 541C, 541D)는 서로 공통의 구성 요소를 가지고 있다. 이후, 화소(541A, 541B, 541C, 541D)의 구성 요소를 서로 구별하기 위해, 화소(541A)의 구성 요소의 부호의 말미에는 식별 번호 1, 화소(541B)의 구성 요소의 부호의 말미에는 식별 번호 2, 화소(541C)의 구성 요소의 부호의 말미에는 식별 번호 3, 화소(541D)의 구성 요소의 부호의 말미에는 식별 번호 4를 부여한다. 화소(541A, 541B, 541C, 541D)의 구성 요소를 서로 구별할 필요가 없는 경우에는 화소(541A, 541B, 541C, 541D)의 구성 요소의 부호의 말미의 식별 번호를 생략한다.
화소(541A, 541B, 541C, 541D)는 예를 들면, 포토 다이오드(PD)와, 포토 다이오드(PD)와 전기적으로 접속된 전송 트랜지스터(TR)와, 전송 트랜지스터(TR)에 전기적으로 접속된 플로팅 디퓨전(FD)을 가지고 있다. 포토 다이오드(PD)(PD1, PD2, PD3, PD4)에서는 캐소드가 전송 트랜지스터(TR)의 소스에 전기적으로 접속되어 있고, 애노드가 기준 전위선(예를 들어 그라운드)에 전기적으로 접속되어 있다. 포토 다이오드(PD)는 입사한 광을 광전 변환하고, 그 수광량에 응한 전하를 발생한다. 전송 트랜지스터(TR)(전송 트랜지스터(TR1, TR2, TR3, TR4)는 예를 들면, n형의 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터이다. 전송 트랜지스터(TR)에서는 드레인이 플로팅 디퓨전(FD)에 전기적으로 접속되고, 게이트가 구동 신호선에 전기적으로 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542)(도 44 참조) 중의 일부이다. 전송 트랜지스터(TR)는 포토 다이오드(PD)에서 발생한 전하를 플로팅 디퓨전(FD)으로 전송한다. 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 p형 반도체층 중에 형성된 n형 확산층 영역이다. 플로팅 디퓨전(FD)은 포토 다이오드(PD)로부터 전송된 전하를 일시적으로 유지하는 전하 유지 수단이고, 또한, 그 전하량에 응한 전압을 발생시키는 전하―전압 변환 수단이다.
하나의 화소 공유 유닛(539)에 포함되는 4개의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 서로 전기적으로 접속됨과 함께, 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 전기적으로 접속되어 있다. FD 변환 게인 전환 트랜지스터(FDG)의 드레인은 리셋 트랜지스터(RST)의 소스에 접속되고, FD 변환 게인 전환 트랜지스터(FDG)의 게이트는 구동 신호선에 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중의 일부이다. 리셋 트랜지스터(RST)의 드레인은 전원선(VDD)에 접속되고, 리셋 트랜지스터(RST)의 게이트는 구동 신호선에 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중의 일부이다. 증폭 트랜지스터(AMP)의 게이트는 플로팅 디퓨전(FD)에 접속되고, 증폭 트랜지스터(AMP)의 드레인은 전원선(VDD)에 접속되고, 증폭 트랜지스터(AMP)의 소스는 선택 트랜지스터(SEL)의 드레인에 접속되어 있다. 선택 트랜지스터(SEL)의 소스는 수직 신호선(543)에 접속되고, 선택 트랜지스터(SEL)의 게이트는 구동 신호선에 접속되어 있다. 이 구동 신호선은 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중의 일부이다.
전송 트랜지스터(TR)는 전송 트랜지스터(TR)가 온 상태가 되면, 포토 다이오드(PD)의 전하를 플로팅 디퓨전(FD)에 전송한다. 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는 예를 들면, 이른바 종형 전극을 포함하고 있고, 후술하는 도 49에 도시하는 바와 같이 반도체층(후술하는 도 49의 반도체층(100S))의 표면으로부터 PD에 도달하는 깊이까지 연재되어 마련되어 있다. 리셋 트랜지스터(RST)는 플로팅 디퓨전(FD)의 전위를 소정의 전위로 리셋한다. 리셋 트랜지스터(RST)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 전원선(VDD)의 전위로 리셋한다. 선택 트랜지스터(SEL)는 화소 회로(210)로부터의 화소 신호의 출력 타이밍을 제어한다. 증폭 트랜지스터(AMP)는 화소 신호로서, 플로팅 디퓨전(FD)에 유지된 전하의 레벨에 응한 전압의 신호를 생성한다. 증폭 트랜지스터(AMP)는 선택 트랜지스터(SEL)를 통하여 수직 신호선(543)에 접속되어 있다. 이 증폭 트랜지스터(AMP)는 열 신호 처리부(550)에서, 수직 신호선(543)에 접속된 부하 회로부(도 44 참조)와 함께 소스 팔로워를 구성하고 있다. 증폭 트랜지스터(AMP)는 선택 트랜지스터(SEL)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전압을 수직 신호선(543)을 통하여 열 신호 처리부(550)에 출력한다. 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)는 예를 들면, N형의 CMOS 트랜지스터이다.
FD 변환 게인 전환 트랜지스터(FDG)는 플로팅 디퓨전(FD)에서의 전하―전압 변환의 게인을 변경할 때에 이용된다. 일반적으로 어두운 장소에서의 촬영시에는 화소 신호가 작다. Q=CV에 의거하여, 전하 전압 변환을 행할 때에 플로팅 디퓨전(FD)의 용량(FD 용량(C))이 크면, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 작아져 버린다. 한편, 밝은 장소에서는 화소 신호가 커지기 때문에 FD 용량(C)이 크지 않으면, 플로팅 디퓨전(FD)에서, 포토 다이오드(PD)의 전하를 완전히 받지 못한다. 또한, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 너무 커지지 않도록(환언하면, 작아지도록), FD 용량(C)이 커져 있을 필요가 있다. 이들에 입각하면, FD 변환 게인 전환 트랜지스터(FDG)를 온으로 했을 때에는 FD 변환 게인 전환 트랜지스터(FDG) 분의 게이트 용량이 증가하기 때문에 전체의 FD 용량(C)이 커진다. 한편, FD 변환 게인 전환 트랜지스터(FDG)를 오프로 했을 때에는 전체의 FD 용량(C)이 작아진다. 이와 같이 FD 변환 게인 전환 트랜지스터(FDG)를 온 오프 전환함으로써, FD 용량(C)을 가변으로 하여, 변환 효율을 전환할 수 있다. FD 변환 게인 전환 트랜지스터(FDG)는 예를 들면, N형의 CMOS 트랜지스터이다.
또한, FD 변환 게인 전환 트랜지스터(FDG)를 마련하지 않는 구성도 가능하다. 이 때, 예를 들면, 화소 회로(210)는 예를 들어 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL) 및 리셋 트랜지스터(RST)의 3개의 트랜지스터로 구성된다. 화소 회로(210)는 예를 들면, 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG) 등의 화소 트랜지스터의 적어도 하나를 가진다.
선택 트랜지스터(SEL)는 전원선(VDD)과 증폭 트랜지스터(AMP) 사이에 마련되어 있어도 좋다. 이 경우, 리셋 트랜지스터(RST)의 드레인이 전원선(VDD) 및 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스가 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트가 행 구동 신호선(542)(도 44 참조)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스(화소 회로(210)의 출력단)가 수직 신호선(543)에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트가 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되어 있다. 또한, 도시는 생략하지만, 하나의 화소 회로(210)를 공유하는 화소(541)의 수는 4 이외라도 좋다. 예를 들면, 2개 또는 8개의 화소(541)가 하나의 화소 회로(210)를 공유하여도 좋다.
도 48은 복수의 화소 공유 유닛(539)과, 수직 신호선(543)의 접속 양태의 한 예를 도시한 것이다. 예를 들면, 열방향으로 늘어서는 4개의 화소 공유 유닛(539)이 4개의 그룹으로 나눠져 있고, 이 4개의 그룹 각각에 수직 신호선(543)이 접속되어 있다. 도 48에는 설명을 간단하게 하기 위해, 4개의 그룹이 각각, 하나의 화소 공유 유닛(539)을 갖는 예를 나타냈지만, 4개의 그룹이 각각, 복수의 화소 공유 유닛(539)을 포함하고 있어도 좋다. 이와 같이 촬상 장치(1)에서는 열방향으로 늘어서는 복수의 화소 공유 유닛(539)이 하나 또는 복수의 화소 공유 유닛(539)을 포함하는 그룹으로 나누어져 있어도 좋다. 예를 들면, 이 그룹 각각에 수직 신호선(543) 및 열 신호 처리 회로(550)가 접속되어 있고, 각각의 그룹으로부터 화소 신호를 동시에 판독할 수 있도록 되어 있다. 또는 촬상 장치(1)에서는 열방향으로 늘어서는 복수의 화소 공유 유닛(539)에 하나의 수직 신호선(543)이 접속되어 있어도 좋다. 이 때, 하나의 수직 신호선(543)에 접속된 복수의 화소 공유 유닛(539)으로부터, 시분할로 순차적으로 화소 신호가 판독되도록 되어 있다.
[촬상 장치(1)의 구체적 구성]
도 49는 촬상 장치(1)의 제1 기판(100), 제2 기판(260) 및 제3 기판(300)의 주면에 대해 수직 방향의 단면 구성의 한 예를 도시한 것이다. 도 49는 구성 요소의 위치 관계를 알기 쉽게 하기 위해, 모식적으로 도시한 것이고, 실제의 단면과 달라도 좋다. 촬상 장치(1)에서는 제1 기판(100), 제2 기판(260) 및 제3 기판(300)이 이 순서로 적층되어 있다. 촬상 장치(1)는 또한, 제1 기판(100)의 이면측(광입사면측)에 수광 렌즈(401)를 가지고 있다. 수광 렌즈(401)와 제1 기판(100) 사이에 컬러 필터층(도시 생략)이 마련되어 있어도 좋다. 수광 렌즈(401)는 예를 들면, 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 촬상 장치(1)는 예를 들면, 이면 조사형의 촬상 장치이다. 촬상 장치(1)는 중앙부에 배치된 화소 어레이부(540)와, 화소 어레이부(540)의 외측에 배치된 주변부(540B)를 가지고 있다.
제1 기판(100)은 수광 렌즈(401)측부터 순차적으로 절연막(110), 고정 전하막(112), 반도체층(100S) 및 배선층(100T)을 가지고 있다. 반도체층(100S)은 예를 들어 실리콘 기판에 의해 구성되어 있다. 반도체층(100S)은 예를 들면, 표면(배선층(100T)측의 면)의 일부 및 그 근방에 p웰층(115)을 가지고 있고, 그 외의 영역(p웰층(115)보다도 깊은 영역)에 n형 반도체 영역(114)을 가지고 있다. 예를 들면, 이 n형 반도체 영역(114) 및 p웰층(115)에 의해 pn 접합형의 포토 다이오드(PD)가 구성되어 있다. p웰층(115)은 p형 반도체 영역이다.
도 50은 제1 기판(100)의 평면 구성의 한 예를 도시한 것이다. 도 50은 주로, 제1 기판(100)의 화소 분리부(117), 포토 다이오드(PD), 플로팅 디퓨전(FD), VSS 콘택트 영역(118) 및 전송 트랜지스터(TR)의 평면 구성을 도시하고 있다. 도 49와 함께, 도 50을 이용하여 제1 기판(100)의 구성에 관해 설명한다.
반도체층(100S)의 표면 근방에는 플로팅 디퓨전(FD) 및 VSS 콘택트 영역(118)이 마련되어 있다. 플로팅 디퓨전(FD)은 p웰층(115) 내에 마련된 n형 반도체 영역에 의해 구성되어 있다. 화소(541A, 541B, 541C, 541D) 각각의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 예를 들면, 화소 공유 유닛(539)의 중앙부에 서로 근접하여 마련되어 있다(도 50). 상세는 후술하지만, 이 공유 유닛(539)에 포함되는 4개의 플로팅 디퓨전(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 제1 기판(100) 내(보다 구체적으로는 배선층(100T) 내)에서, 전기적 접속 수단(후술하는 패드부(120))을 통하여 서로 전기적으로 접속되어 있다. 또한, 플로팅 디퓨전(FD)은 제1 기판(100)으로부터 제2 기판(260)에(보다 구체적으로는 배선층(100T)으로부터 배선층(260T)에)과 전기적 수단(후술하는 관통 전극(120E))을 통하여 접속되어 있다. 제2 기판(260)(보다 구체적으로는 배선층(260T)의 내부)에서는 이 전기적 수단에 의해, 플로팅 디퓨전(FD)이 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 전기적으로 접속되어 있다.
VSS 콘택트 영역(118)은 기준 전위선(VSS)에 전기적으로 접속되는 영역이고, 플로팅 디퓨전(FD)과 이간하여 배치되어 있다. 예를 들면, 화소(541A, 541B, 541C, 541D)에서는 각 화소의 V방향의 일단에 플로팅 디퓨전(FD)이 배치되고, 타단에 VSS 콘택트 영역(118)이 배치되어 있다(도 50). VSS 콘택트 영역(118)은 예를 들면, p형 반도체 영역에 의해 구성되어 있다. VSS 콘택트 영역(118)은 예를 들어 접지 전위나 고정 전위에 접속되어 있다. 이것에 의해, 반도체층(100S)에 기준 전위가 공급된다.
제1 기판(100)에는 포토 다이오드(PD), 플로팅 디퓨전(FD) 및 VSS 콘택트 영역(118)과 함께, 전송 트랜지스터(TR)가 마련되어 있다. 이 포토 다이오드(PD), 플로팅 디퓨전(FD), VSS 콘택트 영역(118) 및 전송 트랜지스터(TR)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 전송 트랜지스터(TR)는 반도체층(100S)의 표면측(광입사면측과는 반대측, 제2 기판(260)측)에 마련되어 있다. 전송 트랜지스터(TR)는 전송 게이트(TG)를 가지고 있다. 전송 게이트(TG)는 예를 들면, 반도체층(100S)의 표면에 대향하는 수평 부분(TGb)과, 반도체층(100S) 내에 마련된 수직 부분(TGa)을 포함하고 있다. 수직 부분(TGa)는 반도체층(100S)의 두께 방향으로 연재되어 있다. 수직 부분(TGa)의 일단은 수평 부분(TGb)에 접하고, 타단은 n형 반도체 영역(114) 내에 마련되어 있다. 전송 트랜지스터(TR)를 이와 같은 종형 트랜지스터에 의해 구성함에 의해, 화소 신호의 전송 불량이 생기기 어려워지고, 화소 신호의 판독 효율을 향상시킬 수 있다.
전송 게이트(TG)의 수평 부분(TGb)은 수직 부분(TGa)에 대향하는 위치로부터 예를 들면, H방향에서 화소 공유 유닛(539)의 중앙부를 향하여 연재되어 있다(도 50). 이것에 의해, 전송 게이트(TG)에 도달하는 관통 전극(후술하는 관통 전극(TGV))의 H방향의 위치를 플로팅 디퓨전(FD), VSS 콘택트 영역(118)에 접속되는 관통 전극(후술하는 관통 전극(120E, 121E))의 H방향의 위치에 가까이 할 수 있다. 예를 들면, 제1 기판(100)에 마련된 복수의 화소 공유 유닛(539)은 서로 같은 구성을 가지고 있다(도 50).
반도체층(100S)에는 화소(541A, 541B, 541C, 541D)를 서로 분리하는 화소 분리부(117)가 마련되어 있다. 화소 분리부(117)는 반도체층(100S)의 법선 방향(반도체층(100S)의 표면에 대해 수직 방향)으로 연재되어 형성되어 있다. 화소 분리부(117)는 화소(541A, 541B, 541C, 541D)를 서로 구획하도록 마련되어 있고, 예를 들어 격자형상의 평면 형상을 가지고 있다(도 50, 도 51). 화소 분리부(117)는 예를 들면, 화소(541A, 541B, 541C, 541D)를 서로 전기적 및 광학적으로 분리한다. 화소 분리부(117)는 예를 들면, 차광막(117A) 및 절연막(117B)을 포함하고 있다. 차광막(117A)에는 예를 들면, 텅스텐(W) 등이 이용된다. 절연막(117B)은 차광막(117A)과 p웰층(115) 또는 n형 반도체 영역(114) 사이에 마련되어 있다. 절연막(117B)은 예를 들면, 산화실리콘(SiO)에 의해 구성되어 있다. 화소 분리부(117)는 예를 들면, FTI(Full Trench Isolation) 구조를 가지고 있고, 반도체층(100S)을 관통하고 있다. 도시하지 않지만, 화소 분리부(117)는 반도체층(100S)을 관통하는 FTI 구조로 한정되지 않는다. 예를 들면, 반도체층(100S)을 관통하지 않는 DTI(Deep Trench Isolation) 구조라도 좋다. 화소 분리부(117)는 반도체층(100S)의법선 방향으로 연재되고, 반도체층(100S)의 일부의 영역에 형성된다.
반도체층(100S)에는 예를 들면, 제1 피닝 영역(113) 및 제2 피닝 영역(116)이 마련되어 있다. 제1 피닝 영역(113)은 반도체층(100S)의 이면 근방에 마련되어 있고, n형 반도체 영역(114)과 고정 전하막(112) 사이에 배치되어 있다. 제2 피닝 영역(116)은 화소 분리부(117)의 측면, 구체적으로는 화소 분리부(117)와 p웰층(115) 또는 n형 반도체 영역(114) 사이에 마련되어 있다. 제1 피닝 영역(113) 및 제2 피닝 영역(116)은 예를 들면, p형 반도체 영역에 의해 구성되어 있다.
반도체층(100S)과 절연막(110) 사이에는 부의 고정 전하를 갖는 고정 전하막(112)이 마련되어 있다. 고정 전하막(112)이 유기하는 전계에 의해, 반도체층(100S)의 수광면(이면)측의 계면에 홀 축적층의 제1 피닝 영역(113)이 형성된다. 이것에 의해, 반도체층(100S)의 수광면측의 계면 준위에 기인한 암전류의 발생이 억제된다. 고정 전하막(112)은 예를 들면, 부의 고정 전하를 갖는 절연막에 의해 형성되어 있다. 이 부의 고정 전하를 갖는 절연막의 재료로서는 예를 들면, 산화하프늄, 산화지르콘, 산화알루미늄, 산화티탄 또는 산화탄탈을 들 수 있다.
고정 전하막(112)과 절연막(110) 사이에는 차광막(117A)이 마련되어 있다. 이 차광막(117A)은 화소 분리부(117)를 구성하는 차광막(117A)과 연속하여 마련되어 있어도 좋다. 이 고정 전하막(112)과 절연막(110) 사이의 차광막(117A)은 예를 들면, 반도체층(100S) 내의 화소 분리부(117)에 대향하는 위치에 선택적으로 마련되어 있다. 절연막(110)은 이 차광막(117A)을 덮도록 마련되어 있다. 절연막(110)은 예를 들면, 산화실리콘에 의해 구성되어 있다.
반도체층(100S)과 제2 기판(260) 사이에 마련된 배선층(100T)은 반도체층(100S)측으로부터, 층간 절연막(119), 패드부(120, 121), 패시베이션막(126), 층간 절연막(123) 및 접합막(124)을 이 순서로 가지고 있다. 전송 게이트(TG)의 수평 부분(TGb)은 예를 들면, 이 배선층(100T)에 마련되어 있다. 층간 절연막(119)은 반도체층(100S)의 표면 전면에 걸쳐 마련되어 있고, 반도체층(100S)에 접해 있다. 층간 절연막(119)은 예를 들어 산화실리콘막에 의해 구성되어 있다. 또한, 배선층(100T)의 구성은 상술한 것에 한하지 않고, 배선과 절연막을 갖는 구성이라면 좋다.
도 51은 도 50에 도시한 평면 구성과 함께, 패드부(120, 121)의 구성을 도시하고 있다. 패드부(120, 121)는 층간 절연막(119)상의 선택적인 영역에 마련되어 있다. 패드부(120)는 화소(541A, 541B, 541C, 541D) 각각의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))을 서로 접속하기 위한 것이다. 패드부(120)는 예를 들면, 화소 공유 유닛(539)마다, 평면시로 화소 공유 유닛(539)의 중앙부에 배치되어 있다(도 51). 이 패드부(120)는 화소 분리부(117)를 넘도록 마련되어 있고, 플로팅 디퓨전(FD1, FD2, FD3, FD4) 각각의 적어도 일부에 중첩하여 배치되어 있다(도 49, 도 51). 구체적으로는 패드부(120)는 화소 회로(210)를 공유하는 복수의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4)) 각각의 적어도 일부와, 그 화소 회로(210)를 공유하는 복수의 포토 다이오드(PD)(포토 다이오드(PD1), PD2, PD3, PD4) 사이에 형성된 화소 분리부(117)의 적어도 일부에 대해, 반도체층(100S)의 표면에 대해 수직 방향으로 겹치는 영역에 형성된다. 층간 절연막(119)에는 패드부(120)와 플로팅 디퓨전(FD1, FD2, FD3, FD4)을 전기적으로 접속하기 위한 접속 비아(120C)가 마련되어 있다. 접속 비아(120C)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 예를 들면, 접속 비아(120C)에 패드부(120)의 일부가 매입됨에 의해, 패드부(120)와 플로팅 디퓨전(FD1, FD2, FD3, FD4)이 전기적으로 접속되어 있다.
패드부(121)는 복수의 VSS 콘택트 영역(118)을 서로 접속하기 위한 것이다. 예를 들면, V방향으로 이웃하는 일방의 화소 공유 유닛(539)의 화소(541C, 541D)에 마련된 VSS 콘택트 영역(118)과, 타방의 화소 공유 유닛(539)의 화소(541A, 541B)에 마련된 VSS 콘택트 영역(118)이 패드부(121)에 의해 전기적으로 접속되어 있다. 패드부(121)는 예를 들면, 화소 분리부(117)를 넘도록 마련되어 있고, 이들 4개의 VSS 콘택트 영역(118) 각각의 적어도 일부에 중첩하여 배치되어 있다. 구체적으로는 패드부(121)는 복수의 VSS 콘택트 영역(118) 각각의 적어도 일부와, 그 복수의 VSS 콘택트 영역(118) 사이에 형성된 화소 분리부(117)의 적어도 일부에 대해, 반도체층(100S)의 표면에 대해 수직 방향으로 겹치는 영역에 형성된다. 층간 절연막(119)에는 패드부(121)와 VSS 콘택트 영역(118)을 전기적으로 접속하기 위한 접속 비아(120C)가 마련되어 있다. 접속 비아(120C)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 예를 들면, 접속 비아(120C)에 패드부(121)의 일부가 매입됨에 의해, 패드부(121)와 VSS 콘택트 영역(118)이 전기적으로 접속되어 있다. 예를 들면, V방향으로 늘어서는 복수의 화소 공유 유닛(539) 각각의 패드부(120) 및 패드부(121)는 H방향에서 개략 같은 위치에 배치되어 있다(도 51).
패드부(120)를 마련함으로써, 칩 전체에서, 각 플로팅 디퓨전(FD)으로부터 화소 회로(210)(예를 들어 증폭 트랜지스터(AMP)의 게이트 전극)에 접속하기 위한 배선을 줄일 수 있다. 마찬가지로, 패드부(121)를 마련함으로써, 칩 전체에서, 각 VSS 콘택트 영역(118)으로의 전위를 공급하는 배선을 줄일 수 있다. 이것에 의해, 칩 전체의 면적의 축소, 미세화된 화소에서의 배선 사이의 전기적 간섭의 억제 및/또는 부품 점수의 삭감에 의한 비용 삭감 등이 가능해진다.
패드부(120, 121)는 제1 기판(100), 제2 기판(260)의 소망하는 위치에 마련할 수 있다. 구체적으로는 패드부(120, 121)를 배선층(100T), 반도체층(260S)의 절연 영역(212)의 어느 하나에 마련할 수 있다. 배선층(100T)에 마련하는 경우에는 패드부(120, 121)를 반도체층(100S)에 직접 접촉시켜도 좋다. 구체적으로는 패드부(120, 121)가, 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)의 각각의 적어도 일부와 직접 접속되는 구성이라도 좋다. 또한, 패드부(120, 121)에 접속하는 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)의 각각으로부터 접속 비아(120C, 121C)를 마련하고, 배선층(100T), 반도체층(260S)의 절연 영역(212)의 소망하는 위치에 패드부(120, 121)를 마련하는 구성이라도 좋다.
특히, 패드부(120, 121)를 배선층(100T)에 마련하는 경우에는 반도체층(260S)의 절연 영역(212)에서의 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)에 접속되는 배선을 줄일 수 있다. 이것에 의해, 화소 회로(210)를 형성하는 제2 기판(260) 중, 플로팅 디퓨전(FD)으로부터 화소 회로(210)에 접속하기 위한 관통 배선을 형성하기 위한 절연 영역(212)의 면적을 삭감할 수 있다. 따라서, 화소 회로(210)를 형성하는 제2 기판(260)의 면적을 크게 확보할 수 있다. 화소 회로(210)의 면적을 확보함으로써, 화소 트랜지스터를 크게 형성할 수 있고, 노이즈 저감 등에 의한 화질 향상에 기여할 수 있다.
특히, 화소 분리부(117)에 FTI 구조를 이용한 경우, 플로팅 디퓨전(FD) 및/또는 VSS 콘택트 영역(118)은 각 화소(541)에 마련하는 것이 바람직하기 때문에 패드부(120, 121)의 구성을 이용함으로써, 제1 기판(100)과 제2 기판(260)을 접속하는 배선을 대폭적으로 삭감할 수 있다.
또한, 도 51과 같이 예를 들어 복수의 플로팅 디퓨전(FD)이 접속되는 패드부(120)와, 복수의 VSS 콘택트 영역(118)이 접속되는 패드부(121)는 V방향에서 직선형상으로 교대로 배치된다. 또한, 패드부(120, 121)는 복수의 포토 다이오드(PD)나 복수의 전송 게이트(TG)나 복수의 플로팅 디퓨전(FD)에 둘러싸이는 위치에 형성된다. 이것에 의해, 복수의 소자를 형성하는 제1 기판(100)에서, 플로팅 디퓨전(FD)과 VSS 콘택트 영역(118) 이외의 소자를 자유롭게 배치할 수 있고, 칩 전체의 레이아웃의 효율화를 도모할 수 있다. 또한, 각 화소 공유 유닛(539)에 형성되는 소자의 레이아웃에서의 대칭성이 확보되고, 각 화소(541)의 특성의 편차를 억제할 수 있다.
패드부(120, 121)는 예를 들면, 폴리실리콘(Poly Si), 보다 구체적으로는 불순물이 첨가된 도프드 폴리실리콘에 의해 구성되어 있다. 패드부(120, 121)는 폴리실리콘, 텅스텐(W), 티탄(Ti) 및 질화티탄(TiN) 등의 내열성이 높은 도전성 재료에 의해 구성되어 있는 것이 바람직하다. 이것에 의해, 제1 기판(100)에 제2 기판(260)의 반도체층(260S)을 맞붙인 후에 화소 회로(210)를 형성하는 것이 가능해진다. 이하, 이 이유에 관해 설명한다. 또한, 이하의 설명에서, 제1 기판(100)과 제2 기판(260)의 반도체층(260S)을 맞붙인 후에 화소 회로(210)를 형성하는 방법을 제1 제조 방법이라고 부른다.
여기서, 제2 기판(260)에 화소 회로(210)를 형성한 후에 이것을 제1 기판(100)에 맞붙이는 것도 생각할 수 있다(이하 제2 제조 방법이라고 한다). 이 제2 제조 방법에서는 제1 기판(100)의 표면(배선층(100T)의 표면) 및 제2 기판(260)의 표면(배선층(260T)의 표면) 각각에 전기적 접속용의 전극을 미리 형성해 둔다. 제1 기판(100)과 제2 기판(260)을 맞붙이면, 이것과 동시에 제1 기판(100)의 표면과 제2 기판(260)의 표면의 각각에 형성된 전기적 접속용의 전극끼리가 접촉한다. 이것에 의해, 제1 기판(100)에 포함되는 배선과 제2 기판(260)에 포함되는 배선 사이에서 전기적 접속이 형성된다. 따라서, 제2 제조 방법을 이용한 촬상 장치(1)의 구성으로 함으로써, 예를 들어 제1 기판(100)과 제2 기판(260)의 각각의 구성에 응하여 적절한 프로세스를 이용하여 제조할 수 있고, 고품질, 고성능의 촬상 장치를 제조할 수 있다.
이와 같은 제2 제조 방법에서는 제1 기판(100)과 제2 기판(260)을 맞붙일 때에 맞붙임용의 제조 장치에 기인하여, 위치 맞춤의 오차가 생기는 일이 있다. 또한, 제1 기판(100) 및 제2 기판(260)은 예를 들면, 직경 수십㎝ 정도의 크기를 갖는데, 제1 기판(100)과 제2 기판(260)을 맞붙일 때에 이 제1 기판(100), 제2 기판(260) 각 부분이 미시적 영역에서, 기판의 신축이 발생할 우려가 있다. 이 기판의 신축은 기판끼리가 접촉하는 타이밍이 다소 어긋나는 것에 기인한다. 이와 같은 제1 기판(100) 및 제2 기판(260)의 신축에 기인하여, 제1 기판(100)의 표면 및 제2 기판(260)의 표면 각각에 형성된 전기적 접속용의 전극의 위치에 오차가 생기는 일이 있다. 제2 제조 방법에서는 이와 같은 오차가 생겨도 제1 기판(100) 및 제2 기판(260) 각각의 전극끼리가 접촉하도록 대처해 두는 것이 바람직하다. 구체적으로는 제1 기판(100) 및 제2 기판(260)의 전극의 적어도 일방, 바람직하게는 양쪽을 상기 오차를 고려하여 크게 해 둔다. 이 때문에 제2 제조 방법을 이용하면, 예를 들면, 제1 기판(100) 또는 제2 기판(260)의 표면에 형성된 전극의 크기(기판 평면 방향의 크기)가, 제1 기판(100) 또는 제2 기판(260)의 내부로부터 표면에 두께 방향으로 연재되는 내부 전극의 크기보다도 커진다.
한편, 패드부(120, 121)를 내열성의 도전 재료에 의해 구성함으로써, 상기 제1 제조 방법을 이용하는 것이 가능해진다. 제1 제조 방법에서는 포토 다이오드(PD) 및 전송 트랜지스터(TR) 등을 포함하는 제1 기판(100)을 형성한 후, 이 제1 기판(100)과 제2 기판(260)(반도체층(260S))을 맞붙인다. 이 때, 제2 기판(260)은 화소 회로(210)를 구성하는 능동 소자 및 배선층 등의 패턴은 미형성 상태이다. 제2 기판(260)은 패턴을 형성하기 전의 상태이기 때문에 가령, 제1 기판(100)과 제2 기판(260)을 맞붙일 때, 그 맞붙임 위치에 오차가 생겼다 해도 이 맞붙임 오차에 의해, 제1 기판(100)의 패턴과 제2 기판(260)의 패턴 사이의 위치 맞춤에 오차가 생기는 일은 없다. 왜냐하면, 제2 기판(260)의 패턴은 제1 기판(100)과 제2 기판(260)을 맞붙인 후에 형성하기 때문이다. 또한, 제2 기판에 패턴을 형성할 때에는 예를 들면, 패턴 형성을 위한 노광 장치에서, 제1 기판에 형성된 패턴을 위치 맞춤의 대상으로 하면서 패턴 형성한다. 상기 이유에 의해, 제1 기판(100)과 제2 기판(260)의 맞붙임 위치의 오차는 제1 제조 방법에서는 촬상 장치(1)를 제조하는데 문제가 되지 않는다. 같은 이유로, 제2 제조 방법에서 생기는 기판의 신축에 기인한 오차도 제1 제조 방법에서는 촬상 장치(1)를 제조하는데 문제가 되지 않는다.
제1 제조 방법에서는 이렇게 하여 제1 기판(100)과 제2 기판(260)(반도체층(260S))을 맞붙인 후, 제2 기판(260)상에 능동 소자를 형성한다. 이후, 관통 전극(120E, 121E) 및 관통 전극(TGV)(도 49)을 형성한다. 이 관통 전극(120E, 121E, TGV)의 형성에서는 예를 들면, 제2 기판(260)의 상방으로부터, 노광 장치에 의한 축소 투영 노광을 이용하여 관통 전극의 패턴을 형성한다. 축소 노광 투영을 이용하기 때문에 가령, 제2 기판(260)과 노광 장치의 위치 맞춤에 오차가 생겨도 그 오차의 크기는 제2 기판(260)에서는 상기 제2 제조 방법의 오차의 수분의 1(축소 노광 투영 배율의 역수)밖에 되지 않는다. 따라서, 제1 제조 방법을 이용한 촬상 장치(1)의 구성으로 함으로써, 제1 기판(100)과 제2 기판(260)의 각각에 형성되는 소자끼리의 위치 맞춤이 용이해지고, 고품질, 고성능의 촬상 장치를 제조할 수 있다.
이와 같은 제1 제조 방법을 이용하여 제조된 촬상 장치(1)는 제2 제조 방법으로 제조된 촬상 장치와 다른 특징을 가진다. 구체적으로는 제1 제조 방법에 의해 제조된 촬상 장치(1)에서는 예를 들면, 관통 전극(120E, 121E, TGV)이 제2 기판(260)으로부터 제1 기판(100)에 이르기까지, 개략 일정의 굵기(기판 평면 방향의 크기)로 되어 있다. 또는 관통 전극(120E, 121E, TGV)이 테이퍼 형상을 가질 때에는 일정한 경사의 테이퍼 형상을 가지고 있다. 이와 같은 관통 전극(120E, 121E, TGV)을 갖는 촬상 장치(1)는 화소(541)를 미세화하기 쉽다.
여기서, 제1 제조 방법에 의해 촬상 장치(1)를 제조하면, 제1 기판(100)과 제2 기판(260)(반도체층(260S))을 맞붙인 후에 제2 기판(260)에 능동 소자를 형성하기 때문에 제1 기판(100)에도 능동 소자의 형성시에 필요한 가열 처리의 영향이 미치게 된다. 이 때문에 상기와 같이 제1 기판(100)에 마련된 패드부(120, 121)에는 내열성이 높은 도전 재료를 이용하는 것이 바람직하다. 예를 들면, 패드부(120, 121)에는 제2 기판(260)의 배선층(260T)에 포함되는 배선재의 적어도 일부보다도 융점이 높은(즉 내열성이 높은) 재료를 이용하고 있는 것이 바람직하다. 예를 들면, 패드부(120, 121)에 도프트 폴리실리콘, 텅스텐, 티탄 또는 질화티탄 등의 내열성이 높은 도전재를 이용한다. 이것에 의해, 상기 제1 제조 방법을 이용하여 촬상 장치(1)를 제조하는 것이 가능해진다.
패시베이션막(126)은 예를 들면, 패드부(120, 121)를 덮도록 반도체층(100S)의 표면 전면에 걸쳐 마련되어 있다(도 49). 패시베이션막(126)은 예를 들면, 질화실리콘(SiN)막에 의해 구성되어 있다. 층간 절연막(123)은 패시베이션막(126)을 사이에 두고 패드부(120, 121)를 덮고 있다. 이 층간 절연막(123)은 예를 들면, 반도체층(100S)의 표면 전면에 걸쳐 마련되어 있다. 층간 절연막(123)은 예를 들어 산화실리콘(SiO)막에 의해 구성되어 있다. 접합막(124)은 제1 기판(100)(구체적으로는 배선층(100T))과 제2 기판(260)의 접합면에 마련되어 있다. 즉, 접합막(124)은 제2 기판(260)에 접해 있다. 이 접합막(124)은 제1 기판(100)의 주면 전면에 걸쳐 마련되어 있다. 접합막(124)은 예를 들면, 질화실리콘막에 의해 구성되어 있다.
수광 렌즈(401)는 예를 들면, 고정 전하막(112) 및 절연막(110)을 사이에 두고 반도체층(100S)에 대향하고 있다(도 49). 수광 렌즈(401)는 예를 들어 화소(541A, 541B, 541C, 541D) 각각의 포토 다이오드(PD)에 대향하는 위치에 마련되어 있다.
제2 기판(260)은 제1 기판(100)측으로부터, 반도체층(260S) 및 배선층(260T)을 이 순서로 가지고 있다. 반도체층(260S)은 실리콘 기판으로 구성되어 있다. 반도체층(260S)에서는 두께 방향에 걸쳐, 웰 영역(211)이 마련되어 있다. 웰 영역(211)은 예를 들면, p형 반도체 영역이다. 제2 기판(20)에는 화소 공유 유닛(539)마다 배치된 화소 회로(210)가 마련되어 있다. 이 화소 회로(210)는 예를 들면, 반도체층(260S)의 표면측(배선층(260T)측)에 마련되어 있다. 촬상 장치(1)에서는 제1 기판(100)의 표면측(배선층(100T)측)에 제2 기판(260)의 이면측(반도체층(260S)측)이 향하도록 하여, 제2 기판(260)이 제1 기판(100)에 맞붙임되어 있다. 즉, 제2 기판(260)은 제1 기판(100)에 페이스 투 백으로 맞붙임되어 있다.
도 52∼도 56은 제2 기판(260)의 평면 구성의 한 예를 모식적으로 도시하고 있다. 도 52에는 반도체층(260S)의 표면 근방에 마련된 화소 회로(210)의 구성을 도시한다. 도 53은 배선층(260T)(구체적으로는 후술하는 제1 배선층(W1))과, 배선층(260T)에 접속된 반도체층(260S) 및 제1 기판(100)의 각 부분의 구성을 모식적으로 도시하고 있다. 도 54∼도 56은 배선층(260T)의 평면 구성의 한 예를 도시하고 있다. 이하, 도 49와 함께, 도 52∼도 56을 이용하여 제2 기판(260)의 구성에 관해 설명한다. 도 52 및 도 53에서는 포토 다이오드(PD)의 외형(화소 분리부(117)와 포토 다이오드(PD)의 경계)을 파선으로 나타내고, 화소 회로(210)를 구성하는 각 트랜지스터의 게이트 전극에 겹치는 부분의 반도체층(260S)과 소자 분리 영역(213) 또는 절연 영역(212)의 경계를 점선으로 나타낸다. 증폭 트랜지스터(AMP)의 게이트 전극에 겹치는 부분에서는 채널 폭 방향의 일방에 반도체층(260S)과 소자 분리 영역(213)의 경계 및 소자 분리 영역(213)과 절연 영역(212)의 경계가 마련되어 있다.
제2 기판(260)에는 반도체층(260S)을 분단하는 절연 영역(212)과, 반도체층(260S)의 두께 방향의 일부에 마련된 소자 분리 영역(213)이 마련되어 있다(도 49). 예를 들면, H방향으로 이웃하는 2개의 화소 회로(210) 사이에 마련된 절연 영역(212)에 이 2개의 화소 회로(210)에 접속된 2개의 화소 공유 유닛(539)의 관통 전극(120E, 121E) 및 관통 전극(TGV)(관통 전극(TGV1, TGV2, TGV3, TGV4))이 배치되어 있다(도 53).
절연 영역(212)은 반도체층(260S)의 두께와 개략 같은 두께를 가지고 있다(도 49). 반도체층(260S)은 이 절연 영역(212)에 의해 분단되어 있다. 이 절연 영역(212)에 관통 전극(120E, 121E) 및 관통 전극(TGV)이 배치되어 있다. 절연 영역(212)은 예를 들어 산화실리콘에 의해 구성되어 있다.
관통 전극(120E, 121E)은 절연 영역(212)을 두께 방향으로 관통하여 마련되어 있다. 관통 전극(120E, 121E)의 상단은 배선층(260T)의 배선(후술하는 제1 배선(W1), 제2 배선(W2), 제3 배선(W3), 제4 배선(W4))에 접속되어 있다. 이 관통 전극(120E, 121E)은 절연 영역(212), 접합막(124), 층간 절연막(123) 및 패시베이션막(126)을 관통하여 마련되고, 그 하단은 패드부(120, 121)에 접속되어 있다(도 49). 관통 전극(120E)은 패드부(120)와 화소 회로(210)를 전기적으로 접속하기 위한 것이다. 즉, 관통 전극(120E)에 의해, 제1 기판(100)의 플로팅 디퓨전(FD)이 제2 기판(260)의 화소 회로(210)에 전기적으로 접속된다. 관통 전극(121E)은 패드부(121)와 배선층(260T)의 기준 전위선(VSS)을 전기적으로 접속하기 위한 것이다. 즉, 관통 전극(121E)에 의해, 제1 기판(100)의 VSS 콘택트 영역(118)이 제2 기판(260)의 기준 전위선(VSS)에 전기적으로 접속된다.
관통 전극(TGV)은 절연 영역(212)을 두께 방향으로 관통하여 마련되어 있다. 관통 전극(TGV)의 상단은 배선(260T)의 배선에 접속되어 있다. 이 관통 전극(TGV)은 절연 영역(212), 접합막(124), 층간 절연막(123), 패시베이션막(126) 및 층간 절연막(119)을 관통하여 마련되고, 그 하단은 전송 게이트(TG)에 접속되어 있다(도 49). 이와 같은 관통 전극(TGV)은 화소(541A, 541B, 541C, 541D) 각각의 전송 게이트(TG)(전송 게이트(TG1, TG2, TG3, TG4))와, 배선층(260T)의 배선(행 구동 신호선(542)의 일부, 구체적으로는 후술하는 도 55의 배선(TRG1, TRG2, TRG3, TRG4))을 전기적으로 접속하기 위한 것이다. 즉, 관통 전극(TGV)에 의해, 제1 기판(100)의 전송 게이트(TG)가 제2 기판(260)의 배선 TRG에 전기적으로 접속되고, 전송 트랜지스터(TR)(전송 트랜지스터(TR1, TR2, TR3, TR4)) 각각에 구동 신호가 보내지도록 되어 있다.
절연 영역(212)은 제1 기판(100)과 제2 기판(260)을 전기적으로 접속하기 위한 상기 관통 전극(120E, 121E) 및 관통 전극(TGV)을 반도체층(260S)과 절연하여 마련하기 위한 영역이다. 예를 들면, H방향으로 이웃하는 2개의 화소 회로(210)(공유 유닛(539))의 사이에 마련된 절연 영역(212)에 이 2개의 화소 회로(210)에 접속된 관통 전극(120E, 121E) 및 관통 전극(TGV)(관통 전극(TGV1, TGV2, TGV3, TGV4))이 배치되어 있다. 절연 영역(212)은 예를 들면, V방향으로 연재되어 마련되어 있다(도 52, 도 53). 여기서는 전송 게이트(TG)의 수평 부분(TGb)의 배치를 궁리함에 의해, 수직 부분(TGa)의 위치에 비해, 관통 전극(TGV)의 H방향의 위치가 관통 전극(120E, 121E)의 H방향의 위치에 가까워지도록 배치되어 있다(도 50, 도 53). 예를 들면, 관통 전극(TGV)은 H방향에서, 관통 전극(120E, 121E)과 개략 같은 위치에 배치되어 있다. 이것에 의해, V방향으로 연재되는 절연 영역(212)에 관통 전극(120E, 121E) 및 관통 전극(TGV)을 통합하여 마련할 수 있다. 다른 배치례로서, 수직 부분(TGa)에 중첩하는 영역만에만 수평 부분(TGb)을 마련하는 것도 생각할 수 있다. 이 경우에는 수직 부분(TGa)의 개략 바로 위에 관통 전극(TGV)이 형성되고, 예를 들면, 각 화소(541)의 H방향 및 V방향의 개략 중앙부에 관통 전극(TGV)이 배치된다. 이 때, 관통 전극(TGV)의 H방향의 위치와 관통 전극(120E, 121E)의 H방향의 위치가 크게 어긋난다. 관통 전극(TGV) 및 관통 전극(120E, 121E)의 주위에는 근접하는 반도체층(260S)으로부터 전기적으로 절연하기 위해, 예를 들면, 절연 영역(212)을 마련한다. 관통 전극(TGV)의 H방향의 위치와 관통 전극(120E, 121E)의 H방향의 위치가 크게 떨어지는 경우에는 관통 전극(120E, 121E, TGV) 각각의 주위에 절연 영역(212)을 독립하여 마련하는 것이 필요해진다. 이것에 의해, 반도체층(260S)이 세밀하게 분단되게 된다. 이에 비해, V방향으로 연재되는 절연 영역(212)에 관통 전극(120E, 121E) 및 관통 전극(TGV)을 통합하여 배치하는 레이아웃은 반도체층(260S)의 H방향의 크기를 크게 할 수 있다. 따라서, 반도체층(260S)에서의 반도체 소자 형성 영역의 면적을 크게 확보할 수 있다. 이것에 의해, 예를 들면, 증폭 트랜지스터(AMP) 사이즈를 크게 하고, 노이즈를 억제하는 것이 가능해진다.
화소 공유 유닛(539)은 도 47를 참조하여 설명한 바와 같이 복수의 화소(541)의 각각에 마련된 플로팅 디퓨전(FD) 사이를 전기적으로 접속하고, 이들 복수의 화소(541)가 하나의 화소 회로(210)를 공유하는 구조를 가지고 있다. 그리고, 상기 플로팅 디퓨전(FD) 사이의 전기적 접속은 제1 기판(100)에 마련된 패드부(120)에 의해 이루어지고 있다(도 49, 도 51). 제1 기판(100)에 마련된 전기적 접속부(패드부(120))와 제2 기판(260)에 마련된 화소 회로(210)는 하나의 관통 전극(120E)을 통하여 전기적으로 접속되어 있다. 다른 구조례로서, 플로팅 디퓨전(FD) 사이의 전기적 접속부를 제2 기판(260)에 마련하는 것도 생각할 수 있다. 이 경우, 화소 공유 유닛(539)에는 플로팅 디퓨전(FD1, FD2, FD3, FD4) 각각에 접속되는 4개의 관통 전극이 마련된다. 따라서, 제2 기판(260)에서, 반도체층(260S)을 관통하는 관통 전극의 수가 증가하고, 이들 관통 전극의 주위를 절연하는 절연 영역(212)이 커진다. 이에 비해, 제1 기판(100)에 패드부(120)를 마련하는 구조(도 49, 도 51)는 관통 전극의 수를 줄이고, 절연 영역(212)을 작게 할 수 있다. 따라서, 반도체층(260S)에서의 반도체 소자 형성 영역의 면적을 크게 확보할 수 있다. 이것에 의해, 예를 들면, 증폭 트랜지스터(AMP) 사이즈를 크게 하고, 노이즈를 억제하는 것이 가능해진다.
소자 분리 영역(213)은 반도체층(260S)의 표면측에 마련되어 있다. 소자 분리 영역(213)은 STI(Shallow Trench Isolation) 구조를 가지고 있다. 이 소자 분리 영역(213)에서는 반도체층(260S)이 두께 방향(제2 기판(260)의 주면에 대해 수직 방향)으로 깊이 파여져 있고, 이 파여진 부분에 절연막이 매입되어 있다. 이 절연막은 예를 들면, 산화실리콘에 의해 구성되어 있다. 소자 분리 영역(213)은 화소 회로(210)를 구성하는 복수의 트랜지스터 사이를 화소 회로(210)의 레이아웃에 응하여 소자 분리하는 것이다. 소자 분리 영역(213)의 하방(반도체층(260S)의 심부(深部))에는 반도체층(260S)(구체적으로는 웰 영역(211))이 연재되어 있다.
여기서, 도 50, 도 51 및 도 52를 참조하여, 제1 기판(100)에서의 화소 공유 유닛(539)의 외형 형상(기판 평면 방향의 외형 형상)과, 제2 기판(260)에서의 화소 공유 유닛(539)의 외형 형상의 차이를 설명한다.
촬상 장치(1)에서는 제1 기판(100) 및 제2 기판(260)의 양쪽에 걸쳐, 화소 공유 유닛(539)이 마련되어 있다. 예를 들면, 제1 기판(100)에 마련된 화소 공유 유닛(539)의 외형 형상과, 제2 기판(260)에 마련된 화소 공유 유닛(539)의 외형 형상은 서로 다르다.
도 50, 도 51에서는 화소(541A, 541B, 541C, 541D)의 외형선을 1점 쇄선으로 나타내고, 화소 공유 유닛(539)의 외형 형상을 태선으로 나타내고 있다. 예를 들면, 제1 기판(100)의 화소 공유 유닛(539)은 H방향으로 인접하여 배치된 2개의 화소(541)(화소(541A, 541B))와, 이것에 V방향으로 인접하여 배치된 2개의 화소(541)(화소(541C, 541D))에 의해 구성되어 있다. 즉, 제1 기판(100)의 화소 공유 유닛(539)은 인접하는 2행×2열의 4개의 화소(541)에 의해 구성되어 있고, 제1 기판(100)의 화소 공유 유닛(539)은 개략 정방형의 외형 형상을 가지고 있다. 화소 어레이부(540)에서는 이와 같은 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개 분에 상당하는 피치), 또한, V방향으로 2화소 피치(화소(541)의 2개 분에 상당하는 피치)로 인접하여 배열되어 있다.
도 52 및 도 53에서는 화소(541A, 541B, 541C, 541D)의 외형선을 1점 쇄선으로 나타내고, 화소 공유 유닛(539)의 외형 형상을 태선으로 나타내고 있다. 예를 들면, 제2 기판(260)의 화소 공유 유닛(539)의 외형 형상은 H방향에서 제1 기판(100)의 화소 공유 유닛(539)보다도 작고, V방향에서 제1 기판(100)의 화소 공유 유닛(539)보다도 커지고 있다. 예를 들면, 제2 기판(260)의 화소 공유 유닛(539)은 H방향에는 화소 1개 분에 상당하는 크기(영역)로 형성되고, V방향에는 화소 4개 분에 상당하는 크기로 형성되어 있다. 즉, 제2 기판(260)의 화소 공유 유닛(539)은 인접하는 1행×4열에 배열된 화소에 상당하는 크기로 형성되어 있고, 제2 기판(260)의 화소 공유 유닛(539)은 개략 장방형의 외형 형상을 가지고 있다.
예를 들면, 각 화소 회로(210)에서는 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)가 이 순서로 V방향으로 나란히 배치되어 있다(도 52). 각 화소 회로(210)의 외형 형상을 상기와 같이 개략 장방 형상으로 마련함에 의해, 일방향(도 52에서는 V방향)으로 4개의 트랜지스터(선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG))를 나란히 배치할 수 있다. 이것에 의해, 증폭 트랜지스터(AMP)의 드레인과, 리셋 트랜지스터(RST)의 드레인을 하나의 확산 영역(전원선(VDD)에 접속되는 확산 영역)에서 공유할 수 있다. 예를 들면, 각 화소 회로(210)의 형성 영역을 개략 정방 형상으로 마련하는 것도 가능하다(후술하는 도 65 참조). 이 경우에는 일방향을 따라 2개의 트랜지스터가 배치되고, 증폭 트랜지스터(AMP)의 드레인과, 리셋 트랜지스터(RST)의 드레인을 하나의 확산 영역에서 공유하는 것이 곤란해진다. 따라서, 화소 회로(210)의 형성 영역을 개략 장방 형상으로 마련함에 의해, 4개의 트랜지스터를 근접하여 배치하기 쉬워지고, 화소 회로(210)의 형성 영역을 작게 할 수 있다. 즉, 화소의 미세화를 할 수가 있다. 또한, 화소 회로(210)의 형성 영역을 작게 하는 것이 불필요할 때에는 증폭 트랜지스터(AMP)의 형성 영역을 크게 하고, 노이즈를 억제하는 것이 가능해진다.
예를 들면, 반도체층(260S)의 표면 근방에는 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)에 더하여, 기준 전위선(VSS)에 접속되는 VSS 콘택트 영역(218)이 마련되어 있다. VSS 콘택트 영역(218)은 예를 들면, p형 반도체 영역에 의해 구성되어 있다. VSS 콘택트 영역(218)은 배선층(260T)의 배선 및 관통 전극(121E)을 통하여 제1 기판(100)(반도체층(100S))의 VSS 콘택트 영역(118)에 전기적으로 접속되어 있다. 이 VSS 콘택트 영역(218)은 예를 들면, 소자 분리 영역(213)을 사이에 두고, FD 변환 게인 전환 트랜지스터(FDG)의 소스와 이웃하는 위치에 마련되어 있다(도 52).
다음으로 도 51 및 도 52를 참조하여, 제1 기판(100)에 마련된 화소 공유 유닛(539)과 제2 기판(260)에 마련된 화소 공유 유닛(539)의 위치 관계를 설명한다. 예를 들면, 제1 기판(100)의 V방향으로 늘어서는 2개의 화소 공유 유닛(539) 중, 일방(예를 들어 도 51의 지면 상측)의 화소 공유 유닛(539)은 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539) 중의 일방(예를 들면, 도 52의 지면 좌측)의 화소 공유 유닛(539)에 접속되어 있다. 예를 들면, 제1 기판(100)의 V방향으로 늘어서는 2개의 화소 공유 유닛(539) 중, 타방(예를 들어 도 51의 지면 하측)의 화소 공유 유닛(539)은 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539) 중의 타방(예를 들면, 도 52의 지면 우측)의 화소 공유 유닛(539)에 접속되어 있다.
예를 들면, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)에서는 일방의 화소 공유 유닛(539)의 내부 레이아웃(트랜지스터 등의 배치)이 타방의 화소 공유 유닛(539)의 내부 레이아웃을 V방향 및 H방향으로 반전시킨 레이아웃에 개략 동등해지고 있다. 이하, 이 레이아웃에 의해 얻어지는 효과를 설명한다.
제1 기판(100)의 V방향으로 늘어서는 2개의 화소 공유 유닛(539)에서는 각각의 패드부(120)가, 화소 공유 유닛(539)의 외형 형상의 중앙부, 즉, 화소 공유 유닛(539)의 V방향 및 H방향의 중앙부에 배치된다(도 51). 한편, 제2 기판(260)의 화소 공유 유닛(539)은 상기와 같이 V방향으로 긴 개략 장방형의 외형 형상을 가지고 있기 때문에 예를 들면, 패드부(120)에 접속되는 증폭 트랜지스터(AMP)는 화소 공유 유닛(539)의 V방향의 중앙으로부터 지면 상방으로 어긋난 위치에 배치되어 있다. 예를 들면, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)의 내부 레이아웃이 같을 때, 일방의 화소 공유 유닛(539)의 증폭 트랜지스터(AMP)와, 패드부(120)(예를 들면, 도 47의 지면 상측의 화소 공유 유닛(539)의 패드부(120))의 거리는 비교적 짧아진다. 그러나 타방의 화소 공유 유닛(539)의 증폭 트랜지스터(AMP)와, 패드부(120)(예를 들면, 도 47의 지면 하측의 화소 공유 유닛(539)의 패드부(120))의 거리가 길어진다. 이 때문에 이 증폭 트랜지스터(AMP)와 패드부(120)의 접속에 필요로 하는 배선의 면적이 커지고, 화소 공유 유닛(539)의 배선 레이아웃이 복잡해질 우려가 있다. 이것은 촬상 장치(1)의 미세화에 영향을 미칠 가능성이 있다.
이에 대해, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)에서, 서로의 내부 레이아웃을 적어도 V방향으로 반전시킴에 의해, 이들 2개의 화소 공유 유닛(539)의 양쪽의 증폭 트랜지스터(AMP)와 패드부(120)의 거리를 짧게 할 수 있다. 따라서 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)의 내부 레이아웃을 같게 한 구성에 비해, 촬상 장치(1)의 미세화를 행하기 쉬워진다. 또한, 제2 기판(260)의 복수의 화소 공유 유닛(539) 각각의 평면 레이아웃은 도 52에 기재된 범위에서는 좌우 대칭이지만, 후술하는 도 53에 기재된 제1 배선층(W1)의 레이아웃까지 포함하면, 좌우 비대칭의 것이 된다.
또한, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)의 내부 레이아웃은 서로, H방향으로도 반전되어 있는 것이 바람직하다. 이하, 이 이유에 관해 설명한다. 도 53에 도시한 바와 같이 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)은 각각, 제1 기판(100)의 패드부(120, 121)에 접속되어 있다. 예를 들면, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)의 H방향의 중앙부(H방향으로 늘어서는 2개의 화소 공유 유닛(539) 사이)에 패드부(120, 121)가 배치되어 있다. 따라서, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)의 내부 레이아웃을 서로, H방향으로도 반전시킴에 의해, 제2 기판(260)의 복수의 화소 공유 유닛(539) 각각 과 패드부(120, 121)의 거리를 작게 할 수 있다. 즉, 촬상 장치(1)의 미세화를 더욱 행하기 쉬워진다.
또한, 제2 기판(260)의 화소 공유 유닛(539)의 외형선의 위치는 제1 기판(100)의 화소 공유 유닛(539)의 어느 하나의 외형선의 위치에 갖추어져 있지 않아도 좋다. 예를 들면, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539) 중, 일방(예를 들어 도 53의 지면 좌측)의 화소 공유 유닛(539)에서는 V방향의 일방(예를 들어 도 53의 지면 상측)의 외형선이 대응하는 제1 기판(100)의 화소 공유 유닛(539)(예를 들어 도 51의 지면 상측)의 V방향의 일방의 외형선의 외측에 배치되어 있다. 또한, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539) 중, 타방(예를 들어 도 53의 지면 우측)의 화소 공유 유닛(539)에서는 V방향의 타방(예를 들어 도 53의 지면 하측)의 외형선이 대응하는 제1 기판(100)의 화소 공유 유닛(539)(예를 들어 도 51의 지면 하측)의 V방향의 타방의 외형선의 외측에 배치되어 있다. 이와 같이 제2 기판(260)의 화소 공유 유닛(539)과, 제1 기판(100)의 화소 공유 유닛(539)을 서로 배치함에 의해, 증폭 트랜지스터(AMP)와 패드부(120)의 거리를 짧게 하는 것이 가능해진다. 따라서 촬상 장치(1)의 미세화를 행하기 쉬워진다.
또한, 제2 기판(260)의 복수의 화소 공유 유닛(539) 사이에서, 서로의 외형선의 위치는 갖추어져 있지 않아도 좋다. 예를 들면, 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539)은 V방향의 외형선의 위치가 어긋나게 배치되어 있다. 이것에 의해, 증폭 트랜지스터(AMP)와 패드부(120)의 거리를 짧게 하는 것이 가능해진다. 따라서, 촬상 장치(1)의 미세화를 행하기 쉬워진다.
도 51 및 도 53을 참조하여, 화소 어레이부(540)에서의 화소 공유 유닛(539)의 반복 배치에 관해 설명한다. 제1 기판(100)의 화소 공유 유닛(539)은 H방향에 2개 분의 화소(541)의 크기 및 V방향에 2개 분의 화소(541)의 크기를 가지고 있다(도 51). 예를 들면, 제1 기판(100)의 화소 어레이부(540)에서는 이 4개의 화소(541)에 상당하는 크기의 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개 분에 상당하는 피치), 또한, V방향으로 2화소 피치(화소(541)의 2개 분에 상당하는 피치)로 인접하여 반복 배열되어 있다. 또는 제1 기판(100)의 화소 어레이부(540)에 화소 공유 유닛(539)이 V방향으로 2개 인접하여 배치된 한 쌍의 화소 공유 유닛(539)이 마련되어 있어도 좋다. 제1 기판(100)의 화소 어레이부(540)에서는 예를 들면, 이 한 쌍의 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개 분에 상당하는 피치), 또한, V방향으로 4 화소 피치(화소(541)의 4개 분에 상당하는 피치)로 인접하여 반복 배열하고 있다. 제2 기판(260)의 화소 공유 유닛(539)은 H방향에 1개 분의 화소(541)의 크기 및 V방향에 4개 분의 화소(541)의 크기를 가지고 있다(도 53). 예를 들면, 제2 기판(260)의 화소 어레이부(540)에는 이 4개의 화소(541)에 상당하는 크기의 화소 공유 유닛(539)을 2개 포함하는 한 쌍의 화소 공유 유닛(539)이 마련되어 있다. 이 화소 공유 유닛(539)은 H방향에 인접하여 배치되고, 또한, V방향에는 어긋나게 배치되어 있다. 제2 기판(260)의 화소 어레이부(540)에서는 예를 들면, 이 한 쌍의 화소 공유 유닛(539)이 H방향으로 2화소 피치(화소(541)의 2개 분에 상당하는 피치), 또한, V방향으로 4화소 피치(화소(541)의 4개 분에 상당하는 피치)로 간극 없이 인접하여 반복 배열되어 있다. 이와 같은 화소 공유 유닛(539)의 반복 배치에 의해, 화소 공유 유닛(539)을 간극 없이 배치하는 것이 가능해진다. 따라서, 촬상 장치(1)의 미세화를 행하기 쉬워진다.
증폭 트랜지스터(AMP)는 예를 들면, Fin형 등의 3차원 구조를 가지고 있는 것이 바람직하다(도 49). 이것에 의해, 실효의 게이트 폭의 크기가 커지고, 노이즈를 억제하는 것이 가능해진다. 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)는 예를 들면, 플래너 구조를 가지고 있다. 증폭 트랜지스터(AMP)가 플래너 구조를 가지고 있어도 좋다. 또는 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 또는 FD 변환 게인 전환 트랜지스터(FDG)가, 3차원 구조를 가지고 있어도 좋다.
배선층(260T)은 예를 들면, 패시베이션막(221), 층간 절연막(222) 및 복수의 배선(제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4))을 포함하고 있다. 패시베이션막(221)은 예를 들면, 반도체층(260S)의 표면에 접하고 있고, 반도체층(260S)의 표면 전면을 덮고 있다. 이 패시베이션막(221)은 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG) 각각의 게이트 전극을 덮고 있다. 층간 절연막(222)은 패시베이션막(221)과 제3 기판(300) 사이에 마련되어 있다. 이 층간 절연막(222)에 의해, 복수의 배선(제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4))이 분리되어 있다. 층간 절연막(222)은 예를 들면, 산화실리콘에 의해 구성되어 있다.
배선층(260T)에는 예를 들면, 반도체층(260S)측으로부터, 제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4) 및 콘택트부(261, 262)가 이 순서로 마련되고, 이들이 서로 층간 절연막(222)에 의해 절연되어 있다. 층간 절연막(222)에는 제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3) 또는 제4 배선층(W4)과, 이들 하층을 접속하는 접속부가 복수 마련되어 있다. 접속부는 층간 절연막(222)에 마련한 접속 구멍에 도전 재료를 매설한 부분이다. 예를 들면, 층간 절연막(222)에는 제1 배선층(W1)과 반도체층(260S)의 VSS 콘택트 영역(218)을 접속하는 접속부(218V)가 마련되어 있다. 예를 들면, 이와 같은 제2 기판(260)의 소자끼리를 접속하는 접속부의 구멍 지름은 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 지름과 다르다. 구체적으로는 제2 기판(260)의 소자끼리를 접속하는 접속 구멍의 구멍 지름은 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 지름보다도 작아지고 있는 것이 바람직하다. 이하, 이 이유에 관해 설명한다. 배선층(260T) 내에 마련된 접속부(접속부(218V) 등)의 깊이는 관통 전극(120E, 121E) 및 관통 전극(TGV)의 깊이보다도 작다. 이 때문에 접속부는 관통 전극(120E, 121E) 및 관통 전극(TGV)에 비해, 용이하게 접속 구멍에 도전재를 메울 수 있다. 이 접속부의 구멍 지름을 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 지름보다도 작게 함에 의해, 촬상 장치(1)의 미세화를 행하기 쉬워진다.
예를 들면, 제1 배선층(W1)에 의해, 관통 전극(120E)과 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스(구체적으로는 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 도달하는 접속 구멍)가 접속되어 있다. 제1 배선층(W1)은 예를 들면, 관통 전극(121E)과 접속부(218V)를 접속하고 있고, 이것에 의해, 반도체층(260S)의 VSS 콘택트 영역(218)과 반도체층(100S)의 VSS 콘택트 영역(118)이 전기적으로 접속된다.
다음으로 도 54∼도 56을 이용하여, 배선층(260T)의 평면 구성에 관해 설명한다. 도 54는 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시한 것이다. 도 55는 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시한 것이다. 도 56은 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시한 것이다.
예를 들면, 제3 배선층(W3)은 H방향(행방 향)으로 연재되는 배선(TRG1, TRG2, TRG3, TRG4, SELL, RSTL, FDGL)을 포함하고 있다(도 55). 이들 배선은 도 47을 참조하여 설명한 복수의 행 구동 신호선(542)에 해당한다. 배선(TRG1, TRG2, TRG3, TRG4)은 각각, 전송 게이트(TG1, TG2, TG3, TG4)에 구동 신호를 보내기 위한 것이다. 배선(TRG1, TRG2, TRG3, TRG4)은 각각, 제2 배선층(W2), 제1 배선층(W1) 및 관통 전극(120E)을 통하여 전송 게이트(TG1, TG2, TG3, TG4)에 접속되어 있다. 배선(SELL)은 선택 트랜지스터(SEL)의 게이트에 배선(RSTL)은 리셋 트랜지스터(RST)의 게이트에 배선(FDGL)은 FD 변환 게인 전환 트랜지스터(FDG)의 게이트에 각각 구동 신호를 보내기 위한 것이다. 배선(SELL, RSTL, FDGL)은 각각, 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여, 선택 트랜지스터(SEL), 리셋 트랜지스터(RST), FD 변환 게인 전환 트랜지스터(FDG) 각각의 게이트에 접속되어 있다.
예를 들면, 제4 배선층(W4)은 V방향(열방향)으로 연재되는 전원선(VDD), 기준 전위선(VSS) 및 수직 신호선(543)을 포함하고 있다(도 56). 전원선(VDD)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여 증폭 트랜지스터(AMP)의 드레인 및 리셋 트랜지스터(RST)의 드레인에 접속되어 있다. 기준 전위선(VSS)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부(218V)를 통하여 VSS 콘택트 영역(218)에 접속되어 있다. 또한, 기준 전위선(VSS)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1), 관통 전극(121E) 및 패드부(121)를 통하여 제1 기판(100)의 VSS 콘택트 영역(118)에 접속되어 있다. 수직 신호선(543)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여 선택 트랜지스터(SEL)의 소스(Vout)에 접속되어 있다.
콘택트부(261, 262)는 평면시로 화소 어레이부(540)에 겹치는 위치에 마련되어 있어도 좋으며(예를 들면, 도 46), 또는 화소 어레이부(540)의 외측의 주변부(540B)에 마련되어 있어도 좋다(예를 들면, 도 49). 콘택트부(261, 262)는 제2 기판(260)의 표면(배선층(260T)측의 면)에 마련되어 있다. 콘택트부(261, 262)는 예를 들면, Cu(구리) 및 Al(알루미늄) 등의 금속에 의해 구성되어 있다. 콘택트부(261, 262)는 배선층(260T)의 표면(제3 기판(300)측의 면)에 노출되고 있다. 콘택트부(261, 262)는 제2 기판(260)과 제3 기판(300)의 전기적인 접속 및 제2 기판(260)과 제3 기판(300)의 맞붙임에 이용된다.
도 49에는 제2 기판(260)의 주변부(540B)에 주변 회로를 마련한 예를 도시하였다. 이 주변 회로는 행 구동부(520)의 일부 또는 열 신호 처리부(550)의 일부 등을 포함하고 있어도 좋다. 또한, 도 46에 기재한 바와 같이 제2 기판(260)의 주변부(540B)에는 주변 회로를 배치하지 않고, 접속 구멍부(H1, H2)를 화소 어레이부(540)의 근방에 배치하도록 하여도 좋다.
제3 기판(300)은 예를 들면, 제2 기판(260)측부터 배선층(300T) 및 반도체층(300S)을 이 순서로 가지고 있다. 예를 들면, 반도체층(300S)의 표면은 제2 기판(260)측에 마련되어 있다. 반도체층(300S)은 실리콘 기판으로 구성되어 있다. 이 반도체층(300S)의 표면측의 부분에는 회로가 마련되어 있다. 구체적으로는 반도체층(300S)의 표면측의 부분에는 예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B) 중의 적어도 일부가 마련되어 있다. 반도체층(300S)과 제2 기판(260) 사이에 마련된 배선층(300T)은 예를 들면, 층간 절연막과, 이 층간 절연막에 의해 분리된 복수의 배선층과, 콘택트부(305, 302)를 포함하고 있다. 콘택트부(305, 302)는 배선층(300T)의 표면(제2 기판(260)측의 면)에 노출되어 있고, 콘택트부(305)는 제2 기판(260)의 콘택트부(261)에 콘택트부(302)는 제2 기판(260)의 콘택트부(262)에 각각 접해 있다. 콘택트부(305, 302)는 반도체층(300S)에 형성된 회로(예를 들면, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)의 적어도 어느 하나)에 전기적으로 접속되어 있다. 콘택트부(305, 302)는 예를 들면, Cu(구리) 및 알루미늄(Al) 등의 금속에 의해 구성되어 있다. 예를 들면, 접속 구멍부(H1)를 통하여 외부 단자(TA)가 입력부(510A)에 접속되어 있고, 접속 구멍부(H2)를 통하여 외부 단자(TB)가 출력부(510B)에 접속되어 있다.
여기서, 촬상 장치(1)의 특징에 관해 설명한다.
일반적으로 촬상 장치는 주된 구성으로서, 포토 다이오드와 화소 회로로 이루어진다. 여기서, 포토 다이오드의 면적을 크게 하면 광전 변환의 결과 발생하는 전하가 증가하고, 그 결과 화소 신호의 시그널/노이즈비(S/N비)가 개선되고, 촬상 장치는 보다 좋은 화상 데이터(화상 정보)를 출력할 수 있다. 한편, 화소 회로에 포함되는 트랜지스터 사이즈(특히 증폭 트랜지스터 사이즈)를 크게 하면, 화소 회로에서 발생하는 노이즈가 감소하고, 그 결과 촬상 신호의 S/N비가 개선되고, 촬상 장치는 보다 좋은 화상 데이터(화상 정보)를 출력할 수 있다.
그러나 포토 다이오드와 화소 회로를 동일한 반도체 기판에 마련한 촬상 장치에서, 반도체 기판이 한정된 면적 중에서 포토 다이오드의 면적을 크게 하면, 화소 회로에 구비되는 트랜지스터 사이즈가 작아져 버리는 것을 생각할 수 있다. 또한, 화소 회로에 구비되는 트랜지스터 사이즈를 크게 하면, 포토 다이오드의 면적이 작아져 버리는 것을 생각할 수 있다.
이들 과제를 해결하기 위해, 예를 들면, 본 실시의 형태의 촬상 장치(1)는 복수의 화소(541)가 하나의 화소 회로(210)를 공유하고, 또한, 공유한 화소 회로(210)를 포토 다이오드(PD)에 중첩하여 배치하는 구조를 이용한다. 이것에 의해, 반도체 기판이 한정된 면적 중에서, 포토 다이오드(PD)의 면적을 가능한 한 크게 하는 것과, 화소 회로(210)에 구비되는 트랜지스터 사이즈를 가능한 한 크게 하는 것을 실현할 수 있다. 이것에 의해, 화소 신호의 S/N비를 개선하고, 촬상 장치(1)가 보다 좋은 화상 데이터(화상 정보)를 출력할 수 있다.
복수의 화소(541)가 하나의 화소 회로(210)를 공유하고, 이것을 포토 다이오드(PD)에 중첩하여 배치하는 구조를 실현할 때, 복수의 화소(541) 각각의 플로팅 디퓨전(FD)으로부터 하나의 화소 회로(210)에 접속되는 복수의 배선이 연재된다. 화소 회로(210)를 형성하는 반도체 기판(260)의 면적을 크게 확보하기 위해서는 예를 들어 이들 연재되는 복수의 배선 사이를 상호 접속하고, 1개로 통합하는 접속 배선을 형성할 수 있다. VSS 콘택트 영역(118)으로부터 연재되는 복수의 배선에 대해서도 마찬가지로, 연재되는 복수의 배선 사이를 상호 접속하고, 1개로 통합하는 접속 배선을 형성할 수 있다.
예를 들면, 복수의 화소(541) 각각의 플로팅 디퓨전(FD)으로부터 연재되는 복수의 배선 사이를 상호 접속하는 접속 배선을 화소 회로(210)를 형성하는 반도체 기판(260)에서 형성하면, 화소 회로(210)에 포함되는 트랜지스터를 형성하는 면적이 작아져 버리는 것을 생각할 수 있다. 마찬가지로, 복수의 화소(541) 각각의 VSS 콘택트 영역(118)으로부터 연재되는 복수의 배선 사이를 상호 접속하여 1개로 통합하는 접속 배선을 화소 회로(210)를 형성하는 반도체 기판(260)에 형성하면, 이것에 의해 화소 회로(210)에 포함되는 트랜지스터를 형성하는 면적이 작아져 버리는 것을 생각할 수 있다.
이들 과제를 해결하기 위해, 예를 들어 본 실시의 형태의 촬상 장치(1)는 복수의 화소(541)가 하나의 화소 회로(210)를 공유하고, 또한, 공유한 화소 회로(210)를 포토 다이오드(PD)에 중첩하여 배치하는 구조로서, 상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541)의 각각에 구비되는 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 제1 기판(100)에 마련한 구조를 구비할 수 있다.
여기서, 상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541) 각각의 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 제1 기판(100)에 마련하기 위한 제조 방법으로서, 앞서 말한 제2 제조 방법을 이용하면, 예를 들면, 제1 기판(100) 및 제2 기판(260) 각각의 구성에 응하여 적절한 프로세스를 이용하여 제조할 수 있고, 고품질, 고성능의 촬상 장치를 제조할 수 있다. 또한, 용이한 프로세스로 제1 기판(100) 및 제2 기판(260)의 접속 배선을 형성할 수 있다. 구체적으로는 상기 제2 제조 방법을 이용하는 경우, 제1 기판(100)과 제2 기판(260)의 맞붙임 경계면이 되는 제1 기판(100)의 표면과 제2 기판(260)의 표면에 플로팅 디퓨전(FD)에 접속하는 전극과 VSS 콘택트 영역(118)에 접속하는 전극을 각각 마련한다. 또한, 제1 기판(100)과 제2 기판(260)을 맞붙였을 때에 이들 2개의 기판 표면에 마련한 전극 사이에서 위치 어긋남이 발생해도 이들 2개의 기판 표면에 형성한 전극끼리가 접촉하도록 이들 2개의 기판 표면에 형성하는 전극을 크게 하는 것이 바람직하다. 이 경우, 촬상 장치(1)에 구비되는 각 화소의 한정된 면적의 중에 상기 전극을 배치하는 것이 어려워져 버리는 것을 생각할 수 있다.
제1 기판(100)과 제2 기판(260)의 맞붙임 경계면에 큰 전극이 필요해지는 과제를 해결하기 위해, 예를 들어 본 실시의 형태의 촬상 장치(1)는 복수의 화소(541)가 하나의 화소 회로(210)를 공유하고, 또한, 공유한 화소 회로(210)를 포토 다이오드(PD)에 중첩하여 배치하는 제조 방법으로서, 앞서 말한 제1 제조 방법을 이용할 수 있다. 이것에 의해, 제1 기판(100) 및 제2 기판(260) 각각에 형성되는 소자끼리의 위치 맞춤이 용이해지고, 고품질, 고성능의 촬상 장치를 제조할 수 있다. 또한, 이 제조 방법을 이용함에 의해 생기는 고유의 구조를 구비할 수 있다. 즉, 제1 기판(100)의 반도체층(100S)과 배선층(100T)과 제2 기판(260)의 반도체층(260S)과 배선층(260T)을 이 순서로 적층한 구조, 환언하면, 제1 기판(100)과 제2 기판(260)을 페이스 투 백으로 적층한 구조를 구비하고, 또한, 제2 기판(260)의 반도체층(260S)의 표면측으로부터, 반도체층(260S)과 제1 기판(100)의 배선층(100T)을 관통하여, 제1 기판(100)의 반도체층(100S)의 표면에 이르는 관통 전극(120E, 121E)을 구비한다.
상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541) 각각의 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 제1 기판(100)에 마련한 구조에서, 이 구조와 제2 기판(260)을 상기 제1 제조 방법을 이용하여 적층하고 제2 기판(260)에 화소 회로(210)를 형성하면, 화소 회로(210)에 구비되는 능동 소자를 형성했을 때에 필요해지는 가열 처리의 영향이 제1 기판(100)에 형성한 상기 접속 배선에 미치여 버릴 가능성이 있다.
그래서, 상기 접속 배선에 대해, 상기 능동 소자를 형성할 때의 가열 처리의 영향이 미치여 버리는 과제를 해결하기 위해, 본 실시의 형태의 촬상 장치(1)는 상기 복수의 화소(541) 각각의 플로팅 디퓨전(FD)끼리를 상호 접속하여 1개로 통합하는 접속 배선과, 상기 복수의 화소(541) 각각의 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선에 내열성이 높은 도전 재료를 이용하는 것이 바람직하다. 구체적으로는 내열성이 높은 도전 재료는 제2 기판(260)의 배선층(260T)에 포함되는 배선재의 적어도 일부보다도 융점이 높은 재료를 이용할 수 있다.
이와 같이 예를 들어 본 실시의 형태의 촬상 장치(1)는 (1) 제1 기판(100)과 제2 기판(260)을 페이스 투 백으로 적층한 구조(구체적으로는 제1 기판(100)의 반도체층(100S)과 배선층(100T)과 제2 기판(260)의 반도체층(260S)과 배선층(260T)을 이 순서로 적층하는 구조)와, (2) 제2 기판(260)의 반도체층(260S)의 표면측으로부터, 반도체층(260S)과 제1 기판(100)의 배선층(100T)을 관통하여, 제1 기판(100)의 반도체층(100S)의 표면으로 이르는 관통 전극(120E, 125E)을 마련한 구조와, (3) 복수의 화소(541)의 각각에 구비되는 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 복수의 화소(541)의 각각에 r구비되는 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 내열성이 높은 도전 재료로 형성한 구조를 구비함으로써, 제1 기판(100)과 제2 기판(260)의 계면에 큰 전극을 구비하는 일 없이 제1 기판(100)에 복수의 화소(541)의 각각에 구비되는 플로팅 디퓨전(FD) 사이를 상호 접속하여 1개로 통합하는 접속 배선과, 복수의 화소(541)의 각각에 구비되는 VSS 콘택트 영역(118) 사이를 상호 접속하여 1개로 통합하는 접속 배선을 마련하는 것을 가능하게 하고 있다.
[촬상 장치(1)의 동작]
다음으로 도 57 및 도 58을 이용하여 촬상 장치(1)의 동작에 관해 설명한다. 도 57 및 도 58은 도 46에 각 신호의 경로를 나타내는 화살표를 추기한 것이다. 도 57은 외부로부터 촬상 장치(1)에 입력되는 입력 신호와, 전원 전위 및 기준 전위의 경로를 화살표로 나타낸 것이다. 도 58은 촬상 장치(1)로부터 외부에 출력되는 화소 신호의 신호 경로를 화살표로 나타내고 있다. 예를 들면, 입력부(510A)를 통하여 촬상 장치(1)에 입력된 입력 신호(예를 들면, 화소 클록 및 동기 신호)는 제3 기판(300)의 행 구동부(520)로 전송되고, 행 구동부(520)에서 행 구동 신호가 만들어진다. 이 행 구동 신호는 콘택트부(305, 261)를 통하여 제2 기판(260)에 보내진다. 또한, 이 행 구동 신호는 배선층(260T) 내의 행 구동 신호선(542)을 통하여, 화소 어레이부(540)의 화소 공유 유닛(539) 각각에 도달한다. 제2 기판(260)의 화소 공유 유닛(539)에 도달한 행 구동 신호 중, 전송 게이트(TG) 이외의 구동 신호는 화소 회로(210)에 입력되고, 화소 회로(210)에 포함되는 각 트랜지스터가 구동된다. 전송 게이트(TG)의 구동 신호는 관통 전극(TGV)을 통하여 제1 기판(100)의 전송 게이트(TG1, TG2, TG3, TG4)에 입력되고, 화소(541A, 541B, 541C, 541D)가 구동된다(도 57). 또한, 촬상 장치(1)의 외부로부터, 제3 기판(300)의 입력부(510A)(입력 단자(511))에 공급된 전원 전위 및 기준 전위는 콘택트부(305, 261)를 통하여 제2 기판(260)에 보내지고, 배선층(260T) 내의 배선을 통하여, 화소 공유 유닛(539) 각각의 화소 회로(210)에 공급된다. 기준 전위는 또한 관통 전극(125E)을 통하여, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에도 공급된다. 한편, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에서 광전 변환된 화소 신호는 관통 전극(120E)을 통하여 화소 공유 유닛(539)마다 제2 기판(260)의 화소 회로(210)에 보내진다. 이 화소 신호에 의거하는 화소 신호는 화소 회로(210)로부터 수직 신호선(543) 및 콘택트부(262, 302)를 통하여 제3 기판(300)에 보내진다. 이 화소 신호는 제3 기판(300)의 열 신호 처리부(550) 및 화상 신호 처리부(560)에서 처리된 후, 출력부(510B)를 통하여 외부에 출력된다.
[효과]
본 실시의 형태에서는 화소(541A, 541B, 541C, 541D)(화소 공유 유닛(539))와 화소 회로(210)가 서로 다른 기판(제1 기판(100) 및 제2 기판(260))에 마련되어 있다. 이것에 의해, 화소(541A, 541B, 541C, 541D) 및 화소 회로(210)를 동일 기판에 형성한 경우에 비해, 화소(541A, 541B, 541C, 541D) 및 화소 회로(210)의 면적을 확대할 수 있다. 그 결과, 광전 변환에 의해 얻어지는 화소 신호의 양을 증대시키고, 또한, 화소 회로(210)의 트랜지스터 노이즈를 저감하는 것이 가능해진다. 이들에 의해, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다. 또한, 촬상 장치(1)의 미세화(환언하면, 화소 사이즈의 축소 및 촬상 장치(1)의 소형화)가 가능해진다. 촬상 장치(1)는 화소 사이즈의 축소에 의해, 단위 면적당의 화소수를 증가시킬 수 있고, 고화질의 화상을 출력할 수 있다.
또한, 촬상 장치(1)에서는 제1 기판(100) 및 제2 기판(260)이 절연 영역(212)에 마련된 관통 전극(120E, 125E)에 의해 서로 전기적으로 접속되어 있다. 예를 들면, 제1 기판(100)과 제2 기판(260)을 패드 전극끼리의 접합에 의해 접속하는 방법이나 반도체층을 관통하는 관통 배선(예를 들어 TSV(Thorough Si Via))에 의해 접속하는 방법도 생각할 수 있다. 이와 같은 방법에 비해, 절연 영역(212)에 관통 전극(120E, 125E)을 마련함에 의해, 제1 기판(100) 및 제2 기판(260)의 접속에 필요로 하는 면적을 작게 할 수 있다. 이것에 의해, 화소 사이즈를 축소하고, 촬상 장치(1)를 보다 소형화할 수 있다. 또한, 1화소당의 면적의 더한층의 미세화에 의해, 해상도를 보다 높게 할 수 있다. 칩 사이즈의 소형화가 불필요할 때에는 화소(541A, 541B, 541C, 541D) 및 화소 회로(210)의 형성 영역을 확대할 수 있다. 그 결과, 광전 변환에 의해 얻어지는 화소 신호의 양을 증대시키고, 또한, 화소 회로(210)에 구비되는 트랜지스터의 노이즈를 저감하는 것이 가능해진다. 이것에 의해, 화소 신호의 시그널/노이즈비를 개선하고, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는 화소 회로(210)와 열 신호 처리부(550) 및 화상 신호 처리부(560)가 서로 다른 기판(제2 기판(260) 및 제3 기판(300))에 마련되어 있다. 이것에 의해, 화소 회로(210)와 열 신호 처리부(550) 및 화상 신호 처리부(560)를 동일 기판에 형성한 경우에 비해, 화소 회로(210)의 면적과, 열 신호 처리부(550) 및 화상 신호 처리부(560)의 면적을 확대할 수 있다. 이것에 의해, 열 신호 처리부(550)에서 생기는 노이즈를 저감하거나 화상 신호 처리부(560)에 의해 고도의 화상 처리 회로를 탑재하는 것이 가능해진다. 따라서, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는 화소 어레이부(540)가, 제1 기판(100) 및 제2 기판(260)에 마련되고, 또한, 열 신호 처리부(550) 및 화상 신호 처리부(560)가 제3 기판(300)에 마련되어 있다. 또한, 제2 기판(260)과 제3 기판(300)을 접속하는 콘택트부(261, 262, 305, 302)는 화소 어레이부(540)의 상방에 형성되어 있다. 이 때문에 콘택트부(261, 262, 305, 302)는 화소 어레이에 구비되는 각종 배선으로부터 레이아웃상의 간섭을 받지 않고 자유롭게 레이아웃으로 하는 것이 가능해진다. 이것에 의해, 제2 기판(260)과 제3 기판(300)의 전기적인 접속에 콘택트부(261, 262, 305, 302)를 이용하는 것이 가능해진다. 콘택트부(261, 262, 305, 302)를 이용함에 의해, 예를 들면, 열 신호 처리부(550) 및 화상 신호 처리부(560)는 레이아웃의 자유도가 높아진다. 이것에 의해, 열 신호 처리부(550)에서 생기는 노이즈를 저감하거나 화상 신호 처리부(560)에 의해 고도의 화상 처리 회로를 탑재하는 것이 가능해진다. 따라서 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는 화소 분리부(117)가 반도체층(100S)을 관통하고 있다. 이것에 의해, 1화소당의 면적의 미세화에 의해 서로 이웃하는 화소(화소(541A, 541B, 541C, 541D))의 거리가 접근한 경우라도 화소(541A, 541B, 541C, 541D) 사이에서의 혼색을 억제할 수 있다. 이것에 의해, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는 화소 공유 유닛(539)마다 화소 회로(210)가 마련되어 있다. 이것에 의해, 화소(541A, 541B, 541C, 541D) 각각에 화소 회로(210)를 마련한 경우에 비해, 화소 회로(210)를 구성하는 트랜지스터(증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL), FD 변환 게인 전환 트랜지스터(FDG))의 형성 영역을 크게 하는 것이 가능해진다. 예를 들면, 증폭 트랜지스터(AMP)의 형성 영역을 크게 함에 의해, 노이즈를 억제하는 것이 가능해진다. 이것에 의해, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
또한, 촬상 장치(1)에서는 4개의 화소(화소(541A, 541B, 541C, 541D))의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))을 전기적으로 접속하는 패드부(120)가, 제1 기판(100)에 마련되어 있다. 이것에 의해, 이와 같은 패드부(120)를 제2 기판(260)에 마련하는 경우에 비해, 제1 기판(100)과 제2 기판(260)을 접속하는 관통 전극(관통 전극(120E))의 수를 줄일 수 있다. 따라서, 절연 영역(212)을 작게 하고, 화소 회로(210)를 구성하는 트랜지스터의 형성 영역(반도체층(260S))을 충분한 크기로 확보할 수 있다. 이것에 의해, 화소 회로(210)에 구비되는 트랜지스터의 노이즈를 저감하는 것이 가능해지고, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
이하, 상기 실시의 형태에 관한 촬상 장치(1)의 변형례에 관해 설명한다. 이하의 변형례에서는 상기 실시의 형태와 공통의 구성에 동일한 부호를 붙여서 설명한다.
<변형례 1>
도 59∼도 63은 상기 실시의 형태에 관한 촬상 장치(1)의 평면 구성의 한 변형례를 도시한 것이다. 도 59는 제2 기판(260)의 반도체층(260S)의 표면 근방의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 52에 대응한다. 도 60은 제1 배선층(W1)과, 제1 배선층(W1)에 접속된 반도체층(260S) 및 제1 기판(100)의 각 부분의 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명하는 도 53에 대응한다. 도 61은 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 54에 대응한다. 도 62는 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 55에 대응한다. 도 63은 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 56에 대응한다.
본 변형례에서는 도 60에 도시한 바와 같이 제2 기판(260)의 H방향으로 늘어서는 2개의 화소 공유 유닛(539) 중, 일방(예를 들어 지면 우측)의 화소 공유 유닛(539)의 내부 레이아웃이 타방(예를 들어 지면 좌측)의 화소 공유 유닛(539)의 내부 레이아웃을 H방향으로만 반전시킨 구성으로 되어 있다. 또한, 일방의 화소 공유 유닛(539)의 외형선과 타방의 화소 공유 유닛(539)의 외형선 사이의 V방향의 어긋남이 상기 실시의 형태에서 설명한 어긋남(도 53)보다도 커지고 있다. 이와 같이 V방향의 어긋남을 크게 함에 의해, 타방의 화소 공유 유닛(539)의 증폭 트랜지스터(AMP)와, 이것에 접속된 패드부(120)(도 7에 기재된 V방향으로 늘어서는 2개의 화소 공유 유닛(539) 중의 타방(지면 하측)의 패드부(120)) 사이의 거리를 작게 할 수 있다. 이와 같은 레이아웃에 의해, 도 59∼도 63에 기재된 촬상 장치(1)의 변형례 1은 H방향으로 늘어서는 2개의 화소 공유 유닛(539)의 평면 레이아웃을 서로 V방향으로 반전시키는 일 없이 그 면적을 상기 실시의 형태에서 설명한 제2 기판(260)의 화소 공유 유닛(539)의 면적과 같게 할 수 있다. 또한, 제1 기판(100)의 화소 공유 유닛(539)의 평면 레이아웃은 상기 실시의 형태에서 설명한 평면 레이아웃(도 50, 도 51)과 같다. 따라서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 같은 효과를 얻을 수 있다. 제2 기판(260)의 화소 공유 유닛(539)의 배치는 상기 실시의 형태 및 본 변형례에서 설명한 배치로 한정되는 것은 아니다.
<변형례 2>
도 64∼도 69는 상기 실시의 형태에 관한 촬상 장치(1)의 평면 구성의 한 변형례를 도시한 것이다. 도 64는 제1 기판(100)의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 50에 대응한다. 도 65는 제2 기판(260)의 반도체층(260S)의 표면 근방의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 52에 대응한다. 도 66은 제1 배선층(W1)과, 제1 배선층(W1)에 접속된 반도체층(260S) 및 제1 기판(100)의 각 부분의 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 53에 대응한다. 도 67은 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 54에 대응한다. 도 68은 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 55에 대응한다. 도 69는 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 56에 대응한다.
본 변형례에서는 각 화소 회로(210)의 외형이 개략 정방형의 평면 형상을 가지고 있다(도 65 등). 이 점에서, 본 변형례의 촬상 장치(1)의 평면 구성은 상기 실시의 형태에서 설명한 촬상 장치(1)의 평면 구성과 다르다.
예를 들면, 제1 기판(100)의 화소 공유 유닛(539)은 상기 실시의 형태에서 설명한 것과 마찬가지로, 2행×2열의 화소 영역에 걸쳐 형성되어 있고, 개략 정방형의 평면 형상을 가지고 있다(도 64). 예를 들면, 각각의 화소 공유 유닛(539)에서는 일방의 화소열의 화소(541A) 및 화소(541C)의 전송 게이트(TG1, TG3)의 수평 부분(TGb)이 수직 부분(TGa)에 중첩하는 위치로부터 H방향에서 화소 공유 유닛(539)의 중앙부를 향하는 방향(보다 구체적으로는 화소(541A, 541C)의 외연을 향하는 방향, 또한 화소 공유 유닛(539)의 중앙부를 향하는 방향)으로 연재되고, 타방의 화소열의 화소(541B) 및 화소(541D)의 전송 게이트(TG2, TG4)의 수평 부분(TGb)이 수직 부분(TGa)에 중첩하는 위치로부터 H방향에서 화소 공유 유닛(539)의 외측을 향하는 방향(보다 구체적으로는 화소(541B, 541D)의 외연을 향하는 방향, 또한 화소 공유 유닛(539)의 외측을 향하는 방향)으로 연재되어 있다. 플로팅 디퓨전(FD)에 접속된 패드부(120)는 화소 공유 유닛(539)의 중앙부(화소 공유 유닛(539)의 H방향 및 V방향의 중앙부)에 마련되고, VSS 콘택트 영역(118)에 접속된 패드부(125)는 적어도 H방향에서(도 64에서는 H방향 및 V방향에서) 화소 공유 유닛(539)의 단부에 마련되어 있다.
다른 배치례로서, 전송 게이트(TG1, TG2, TG3, TG4)의 수평 부분(TGb)을 수직 부분(TGa)에 대향하는 영역에만 마련하는 것도 생각할 수 있다. 이 때에는 상기 실시의 형태에서 설명한 것과 마찬가지로, 반도체층(260S)이 세밀하게 분단되기 쉽다. 따라서 화소 회로(210)의 트랜지스터를 크게 형성하는 것이 곤란해진다. 한편, 전송 게이트(TG1, TG2, TG3, TG4)의 수평 부분(TGb)을 상기 변형례와 같이 수직 부분(TGa)에 중첩하는 위치로부터 H방향으로 연재시키면, 상기 실시의 형태에서 설명한 것과 마찬가지로, 반도체층(260S)의 폭을 크게 하는 것이 가능해진다. 구체적으로는 전송 게이트(TG1, TG3)에 접속된 관통 전극(TGV1, TGV3)의 H방향의 위치를 관통 전극(120E)의 H방향의 위치에 근접시켜서 배치하고, 전송 게이트(TG2, TG4)에 접속된 관통 전극(TGV2, TGV4)의 H방향의 위치를 관통 전극(125E)의 H방향의 위치에 근접하여 배치하는 것이 가능해진다(도 66). 이것에 의해, 상기 실시의 형태에서 설명한 것과 마찬가지로, V방향으로 연재되는 반도체층(260S)의 폭(H방향의 크기)을 크게 할 수 있다. 따라서, 화소 회로(210)의 트랜지스터의 사이즈, 특히 증폭 트랜지스터(AMP)의 사이즈를 크게 하는 것이 가능해진다. 그 결과, 화소 신호의 시그널/노이즈비를 개선하여, 촬상 장치(1)는 보다 좋은 화소 데이터(화상 정보)를 출력하는 것이 가능해진다.
제2 기판(260)의 화소 공유 유닛(539)은 예를 들면, 제1 기판(100)의 화소 공유 유닛(539)의 H방향 및 V방향의 크기와 개략 같고, 예를 들면, 개략 2행×2열의 화소 영역에 대응하는 영역에 걸쳐 마련되어 있다. 예를 들면, 각 화소 회로(210)에서는 V방향으로 연재되는 하나의 반도체층(260S)에 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)가 V방향으로 나란히 배치되고, FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)가 V방향으로 연재되는 하나의 반도체층(260S)에 V방향으로 나란히 배치되어 있다. 이 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)가 마련된 하나의 반도체층(260S)과, FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)가 마련된 하나의 반도체층(260S)은 절연 영역(212)을 통하여 H방향으로 늘어서 있다. 이 절연 영역(212)은 V방향으로 연재되어 있다(도 65).
여기서, 제2 기판(260)의 화소 공유 유닛(539)의 외형에 관해, 도 65 및 도 66을 참조하여 설명한다. 예를 들면, 도 64에 도시한 제1 기판(100)의 화소 공유 유닛(539)은 패드부(120)의 H방향의 일방(도 66의 지면 좌측)에 마련된 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)와, 패드부(120)의 H방향의 타방(도 66의 지면 우측)에 마련된 FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)에 접속되어 있다. 이 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), FD 변환 게인 전환 트랜지스터(FDG) 및 리셋 트랜지스터(RST)를 포함하는 제2 기판(260)의 공유 유닛(541)의 외형은 다음 4개의 외연에 의해 정해진다.
제1 외연은 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)를 포함하는 반도체층(260S)의 V방향의 일단(도 66의 지면 상측의 단)의 외연이다. 이 제1 외연은 당해 화소 공유 유닛(539)에 포함되는 증폭 트랜지스터(AMP)와, 이 화소 공유 유닛(539)의 V방향의 일방(도 66의 지면 상측)에 이웃하는 화소 공유 유닛(539)에 포함되는 선택 트랜지스터(SEL) 사이에 마련되어 있다. 보다 구체적으로는 제1 외연은 이들 증폭 트랜지스터(AMP)와 선택 트랜지스터(SEL) 사이의 소자 분리 영역(213)의 V방향의 중앙부에 마련되어 있다. 제2 외연은 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)를 포함하는 반도체층(260S)의 V방향의 타단(도 66의 지면 하측의 단)의 외연이다. 이 제2 외연은 당해 화소 공유 유닛(539)에 포함되는 선택 트랜지스터(SEL)와, 이 화소 공유 유닛(539)의 V방향의 타방(도 66의 지면 하측)에 이웃하는 화소 공유 유닛(539)에 포함되는 증폭 트랜지스터(AMP) 사이에 마련되어 있다. 보다 구체적으로는 제2 외연은 이들 선택 트랜지스터(SEL)와 증폭 트랜지스터(AMP) 사이의 소자 분리 영역(213)의 V방향의 중앙부에 마련되어 있다. 제3 외연은 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)를 포함하는 반도체층(260S)의 V방향의 타단(도 66의 지면 하측의 단)의 외연이다. 이 제3 외연은 당해 화소 공유 유닛(539)에 포함되는 FD 변환 게인 전환 트랜지스터(FDG)와, 이 화소 공유 유닛(539)의 V방향의 타방(도 66의 지면 하측)에 이웃하는 화소 공유 유닛(539)에 포함되는 리셋 트랜지스터(RST) 사이에 마련되어 있다. 보다 구체적으로는 제3 외연은 이들 FD 변환 게인 전환 트랜지스터(FDG)와 리셋 트랜지스터(RST) 사이의 소자 분리 영역(213)의 V방향의 중앙부에 마련되어 있다. 제4 외연은 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)를 포함하는 반도체층(260S)의 V방향의 일단(도 66의 지면 상측의 단)의 외연이다. 이 제4 외연은 당해 화소 공유 유닛(539)에 포함되는 리셋 트랜지스터(RST)와, 이 화소 공유 유닛(539)의 V방향의 일방(도 66의 지면 상측)에 이웃하는 화소 공유 유닛(539)에 포함되는 FD 변환 게인 전환 트랜지스터(FDG)(도시 생략) 사이에 마련되어 있다. 보다 구체적으로는 제4 외연은 이들 리셋 트랜지스터(RST)와 FD 변환 게인 전환 트랜지스터(FDG) 사이의 소자 분리 영역(213)(도시 생략)의 V방향의 중앙부에 마련되어 있다.
이와 같은 제1, 제2, 제3, 제4 외연을 포함하는 제2 기판(260)의 화소 공유 유닛(539)의 외형에서는 제1, 제2 외연에 대해, 제3, 제4 외연이 V방향의 일방측으로 어긋나게 배치되어 있다(환언하면 V방향의 일방측에 오프셋 되어 있다). 이와 같은 레이아웃을 이용함에 의해, 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스를 함께, 패드부(120)에 가능한 한 근접하여 배치하는 것이 가능해진다. 따라서, 이들을 접속하는 배선의 면적을 작게 하고, 촬상 장치(1)의 미세화를 행하기 쉬워진다. 또한 VSS 콘택트 영역(218)은 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)를 포함하는 반도체층(260S)과, 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)를 포함하는 반도체층(260S) 사이에 마련되어 있다. 예를 들면, 복수의 화소 회로(210)는 서로 같은 배치를 가지고 있다.
이와 같은 제2 기판(260)을 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과를 얻을 수 있다. 제2 기판(260)의 화소 공유 유닛(539)의 배치는 상기 실시의 형태 및 본 변형례에서 설명한 배치로 한정되는 것은 아니다.
<변형례 3>
도 70∼도 75는 상기 실시의 형태에 관한 촬상 장치(1)의 평면 구성의 한 변형례를 도시한 것이다. 도 70은 제1 기판(100)의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 51에 대응한다. 도 71은 제2 기판(260)의 반도체층(260S)의 표면 근방의 평면 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 52에 대응한다. 도 72는 제1 배선층(W1)과, 제1 배선층(W1)에 접속된 반도체층(260S) 및 제1 기판(100)의 각 부분의 구성을 모식적으로 도시하고 있고, 상기 실시의 형태에서 설명한 도 53에 대응한다. 도 73은 제1 배선층(W1) 및 제2 배선층(W2)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 54에 대응한다. 도 74는 제2 배선층(W2) 및 제3 배선층(W3)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 55에 대응한다. 도 75는 제3 배선층(W3) 및 제4 배선층(W4)의 평면 구성의 한 예를 도시하고 있고, 상기 실시의 형태에서 설명한 도 56에 대응한다.
본 변형례에서는 제2 기판(260)의 반도체층(260S)이 H방향으로 연재되어 있다(도 72). 즉, 상기 도 65 등에 도시한 촬상 장치(1)의 평면 구성을 90도 회전시킨 구성에 개략 대응하고 있다.
예를 들면, 제1 기판(100)의 화소 공유 유닛(539)은 상기 실시의 형태에서 설명한 것과 마찬가지로, 2행×2열의 화소 영역에 걸쳐 형성되어 있고, 개략 정방형의 평면 형상을 가지고 있다(도 70). 예를 들면, 각각의 화소 공유 유닛(539)에서는 일방의 화소행의 화소(541A) 및 화소(541B)의 전송 게이트(TG1, TG2)가, V방향에서 화소 공유 유닛(539)의 중앙부를 향하여 연재되고, 타방의 화소행의 화소(541C) 및 화소(541D)의 전송 게이트(TG3, TG4)가, V방향에서 화소 공유 유닛(539)의 외측 방향으로 연재되어 있다. 플로팅 디퓨전(FD)에 접속된 패드부(120)는 화소 공유 유닛(539)의 중앙부에 마련되고, VSS 콘택트 영역(118)에 접속된 패드부(125)는 적어도 V방향에서(도 70에서는 V방향 및 H방향에서) 화소 공유 유닛(539)의 단부에 마련되어 있다. 이때, 전송 게이트(TG1, TG2)의 관통 전극(TGV1, TGV2)의 V방향의 위치가 관통 전극(120E)의 V방향의 위치에 근접하고, 전송 게이트(TG3, TG4)의 관통 전극(TGV3, TGV4)의 V방향의 위치가 관통 전극(125E)의 V방향의 위치에 근접한다(도 72). 따라서, 상기 실시의 형태에서 설명한 것과 같은 이유에 의해, H방향으로 연재되는 반도체층(260S)의 폭(V방향의 크기)을 크게 할 수 있다. 따라서, 증폭 트랜지스터(AMP)의 사이즈를 크게 하고, 노이즈를 억제하는 것이 가능해진다.
각각의 화소 회로(210)에서는 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMP)가 H방향으로 나란히 배치되고, 선택 트랜지스터(SEL)와 절연 영역(212)을 사이에 두고 V방향으로 이웃하는 위치에 리셋 트랜지스터(RST)가 배치되어 있다(도 71). FD 변환 게인 전환 트랜지스터(FDG)는 리셋 트랜지스터(RST)와 H방향으로 나란히 배치되어 있다. VSS 콘택트 영역(218)은 절연 영역(212)에 섬형상으로 마련되어 있다. 예를 들면, 제3 배선층(W3)은 H방향으로 연재되고(도 74), 제4 배선층(W4)은 V방향으로 연재되어 있다(도 75).
이와 같은 제2 기판(260)을 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과를 얻을 수 있다. 제2 기판(260)의 화소 공유 유닛(539)의 배치는 상기 실시의 형태 및 본 변형례에서 설명한 배치로 한정되는 것은 아니다. 예를 들면, 상기 실시의 형태 및 변형례 1에서 설명한 반도체층(260S)이 H방향으로 연재되어 있어도 좋다.
<변형례 4>
도 76은 상기 실시의 형태에 관한 촬상 장치(1)의 단면 구성의 한 변형례를 모식적으로 도시한 것이다. 도 76은 상기 실시의 형태에서 설명한 도 46에 대응한다. 본 변형례에서는 촬상 장치(1)가, 콘택트부(261, 262, 305, 302)에 더하여, 화소 어레이부(540)의 중앙부에 대향하는 위치에 콘택트부(263, 204, 303, 304)를 가지고 있다. 이 점에서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 다르다.
콘택트부(263, 204)는 제2 기판(260)에 마련되어 있고, 제3 기판(300)과의 접합면에 노출되어 있다. 콘택트부(303, 304)는 제3 기판(300)에 마련되어 있고, 제2 기판(260)과의 접합면에 노출되어 있다. 콘택트부(263)는 콘택트부(303)와 접하고 있고, 콘택트부(204)는 콘택트부(304)와 접하고 있다. 즉, 이 촬상 장치(1)에서는 제2 기판(260)과 제3 기판(300)이 콘택트부(261, 262, 305, 302)에 더하여 콘택트부(263, 204, 303, 304)에 의해 접속되어 있다.
다음으로 도 77 및 도 78을 이용하여 이 촬상 장치(1)의 동작에 관해 설명한다. 도 77에는 외부로부터 촬상 장치(1)에 입력되는 입력 신호와, 전원 전위 및 기준 전위의 경로를 화살표로 나타낸다. 도 78에는 촬상 장치(1)로부터 외부에 출력되는 화소 신호의 신호 경로를 화살표로 나타내고 있다. 예를 들면, 입력부(510A)를 통하여 촬상 장치(1)에 입력된 입력 신호는 제3 기판(300)의 행 구동부(520)에 전송되고, 행 구동부(520)에서 행 구동 신호가 만들어진다. 이 행 구동 신호는 콘택트부(303, 263)를 통하여 제2 기판(260)에 보내진다. 또한, 이 행 구동 신호는 배선층(260T) 내의 행 구동 신호선(542)을 통하여, 화소 어레이부(540)의 화소 공유 유닛(539) 각각에 도달한다. 제2 기판(260)의 화소 공유 유닛(539)에 도달한 행 구동 신호 중, 전송 게이트(TG) 이외의 구동 신호는 화소 회로(210)에 입력되어, 화소 회로(210)에 포함되는 각 트랜지스터가 구동된다. 전송 게이트(TG)의 구동 신호는 관통 전극(TGV)을 통하여 제1 기판(100)의 전송 게이트(TG1, TG2, TG3, TG4)에 입력되고, 화소(541A, 541B, 541C, 541D)가 구동된다. 또한, 촬상 장치(1)의 외부로부터, 제3 기판(300)의 입력부(510A)(입력 단자(511))에 공급된 전원 전위 및 기준 전위는 콘택트부(303, 263)를 통하여 제2 기판(260)에 보내지고, 배선층(260T) 내의 배선을 통하여, 화소 공유 유닛(539) 각각의 화소 회로(210)에 공급된다. 기준 전위는 또한 관통 전극(125E)을 통하여, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에도 공급된다. 한편, 제1 기판(100)의 화소(541A, 541B, 541C, 541D)에서 광전 변환된 화소 신호는 화소 공유 유닛(539)마다 제2 기판(260)의 화소 회로(210)에 보내진다. 이 화소 신호에 의거하는 화소 신호는 화소 회로(210)로부터 수직 신호선(543) 및 콘택트부(204, 304)를 통하여 제3 기판(300)에 보내진다. 이 화소 신호는 제3 기판(300)의 열 신호 처리부(550) 및 화상 신호 처리부(560)에서 처리된 후, 출력부(510B)를 통하여 외부에 출력된다.
이와 같은 콘택트부(263, 204, 303, 304)를 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과를 얻을 수 있다. 콘택트부(303, 304)를 통한 배선의 접속지인, 제3 기판(300)의 회로 등의 설계에 응하여 콘택트부의 위치 및 수 등을 바꿀 수 있다.
<변형례 5>
도 79는 상기 실시의 형태에 관한 촬상 장치(1)의 단면 구성의 한 변형례를 도시한 것이다. 도 79는 상기 실시의 형태에서 설명한 도 49에 대응한다. 본 변형례에서는 제1 기판(100)에 플래너 구조를 갖는 전송 트랜지스터(TR)가 마련되어 있다. 이 점에서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 다르다.
이 전송 트랜지스터(TR)는 수평 부분(TGb)만에 의해 전송 게이트(TG)가 구성되어 있다. 환언하면, 전송 게이트(TG)는 수직 부분(TGa)을 가지고 있지 않고, 반도체층(100S)에 대향하여 마련되어 있다.
이와 같은 플래너 구조의 전송 트랜지스터(TR)를 갖는 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과를 얻을 수 있다. 또한, 제1 기판(100)에 플래너형의 전송 게이트(TG)를 마련함에 의해, 종형의 전송 게이트(TG)를 제1 기판(100)에 마련하는 경우에 비해, 보다 반도체층(100S)의 표면 근처까지 포토 다이오드(PD)를 형성하고, 이것에 의해, 포화 신호량(Qs)을 증가시키는 것도 생각할 수 있다. 또한, 제1 기판(100)에 플래너형의 전송 게이트(TG)를 형성하는 방법은 제1 기판(100)에 종형의 전송 게이트(TG)를 형성하는 방법에 비해, 제조 공정수가 적고, 제조 공정에 기인한 포토 다이오드(PD)로의 악영향이 생기기 어렵다, 라고도 생각할 수 있다.
<변형례 6>
도 80은 상기 실시의 형태에 관한 촬상 장치(1)의 화소 회로의 한 변형례를 도시한 것이다. 도 80은 상기 실시의 형태에서 설명한 도 47에 대응한다. 본 변형례에서는 하나의 화소(화소(541A))마다 화소 회로(210)가 마련되어 있다. 즉, 화소 회로(210)는 복수의 화소에서 공유되어 있지 않다. 이 점에서, 본 변형례의 촬상 장치(1)는 상기 실시의 형태에서 설명한 촬상 장치(1)와 다르다.
본 변형례의 촬상 장치(1)는 화소(541A)와 화소 회로(210)를 서로 다른 기판(제1 기판(100) 및 제2 기판(260))에 마련하는 점에서는 상기 실시의 형태에서 설명한 촬상 장치(1)와 같다. 이 때문에 본 변형례에 관한 촬상 장치(1)도 상기 실시의 형태에서 설명한 것과 같은 효과를 얻을 수 있다.
<변형례 7>
도 81은 상기 실시의 형태에서 설명한 화소 분리부(117)의 평면 구성의 한 변형례를 도시한 것이다. 화소(541A, 541B, 541C, 541D) 각각을 둘러싸는 화소 분리부(117)에 간극이 마련되어 있어도 좋다. 즉, 화소(541A, 541B, 541C, 541D)의 전둘레가 화소 분리부(117)에 둘러싸여 있지 않아도 좋다. 예를 들면, 화소 분리부(117)의 간극은 패드부(120, 125) 근방에 마련되어 있다(도 51 참조).
상기 실시의 형태에서는 화소 분리부(117)가 반도체층(100S)을 관통하는 FTI 구조를 갖는 예(도 49 참조)를 설명했지만, 화소 분리부(117)는 FTI 구조 이외의 구성을 가지고 있어도 좋다. 예를 들면, 화소 분리부(117)는 반도체층(100S)을 완전히 관통하도록 마련되어 있지 않아도 좋고, 이른바, DTI(Deep Trench Isolation) 구조를 가지고 있어도 좋다.
<적용례>
도 82는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)를 구비한 촬상 시스템(7)의 개략 구성의 한 예를 도시한 것이다.
촬상 시스템(7)은 예를 들면, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나 스마트폰이나 태블릿형 단말 등의 휴대 단말 장치 등의 전자 기기이다. 촬상 시스템(7)은 예를 들면, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)를 구비하고 있다. 촬상 시스템(7)에서, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)는 버스 라인(249)을 통하여 상호 접속되어 있다.
상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)는 입사광에 응한 화상 데이터를 출력한다. DSP 회로(243)는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)로부터 출력되는 신호(화상 데이터)를 처리하는 신호 처리 회로이다. 프레임 메모리(244)는 DSP 회로(243)에 의해 처리된 화상 데이터를 프레임 단위로 일시적으로 유지한다. 표시부(245)는 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)에서 촬상된 동화 또는 정지화를 표시한다. 기억부(246)는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)에서 촬상된 동화 또는 정지화의 화상 데이터를 반도체 메모리나 하드 디스크 등의 기록 매체에 기록한다. 조작부(247)는 유저에 의한 조작에 따라, 촬상 시스템(7)이 갖는 각종의 기능에 관한 조작 지령을 발한다. 전원부(248)는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246) 및 조작부(247)의 동작 전원이 되는 각종의 전원을 이들 공급 대상에 대해 적절히 공급한다.
다음으로 촬상 시스템(7)에서의 촬상 순서에 관해 설명한다.
도 83은 촬상 시스템(7)에서의 촬상 동작의 플로우차트의 한 예를 도시한다. 유저는 조작부(247)를 조작함에 의해 촬상 시작을 지시한다(스텝 S101). 그러면, 조작부(247)는 촬상 지령을 촬상 장치(1)에 송신한다(스텝 S102). 촬상 장치(1)(구체적으로는 시스템 제어 회로(36))는 촬상 지령을 받으면, 소정의 촬상 방식으로의 촬상을 실행한다(스텝 S103).
촬상 장치(1)는 촬상에 의해 얻어진 화상 데이터를 DSP 회로(243)에 출력한다. 여기서, 화상 데이터란, 플로팅 디퓨전(FD)에 일시적으로 유지된 전하에 의거하여 생성된 화소 신호의 전 화소분의 데이터이다. DSP 회로(243)는 촬상 장치(1)로부터 입력된 화상 데이터에 의거하여 소정의 신호 처리(예를 들어 노이즈 저감 처리 등)를 행한다(스텝 S104). DSP 회로(243)는 소정의 신호 처리가 이루어진 화상 데이터를 프레임 메모리(244)에 유지시키고, 프레임 메모리(244)는 화상 데이터를 기억부(246)에 기억시킨다(스텝 S105). 이와 같이 하여, 촬상 시스템(7)에서의 촬상이 행해진다.
본 적용례에서는 상기 실시의 형태 및 그 변형례에 관한 촬상 장치(1)가 촬상 시스템(7)에 적용된다. 이것에 의해, 촬상 장치(1)를 소형화 또는 고정밀화할 수 있기 때문에 소형 또는 고정밀 촬상 시스템(7)을 제공할 수 있다.
<내시경 수술 시스템으로의 응용례>
또한, 예를 들면, 본 개시에 관한 기술(본 기술)은 내시경 수술 시스템에 적용되어도 좋다.
도 84는 본 개시에 관한 기술(본 기술)이 적용될 수 있는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면이다.
도 84에서는 수술자(의사)(11131)가, 내시경 수술 시스템(11000)을 이용하여, 환자 베드(11133)상의 환자(11132)에게 수술을 행하고 있는 양상이 도시되어 있다. 도시하는 바와 같이 내시경 수술 시스템(11000)은 내시경(11100)과, 기복 튜브(11111)나 에너지 처치구(11112) 등의, 그 밖의 수술구(11110)와, 내시경(11100)을 지지하는 지지 암 장치(11120)와, 내시경하 수술을 위한 각종의 장치가 탑재된 카트(11200)로 구성된다.
내시경(11100)은 선단으로부터 소정 길이의 영역이 환자(11132)의 체강 내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속된 카메라 헤드(11102)로 구성된다. 도시한 예에서는 경성의 경통(11101)을 갖는 이른바 경성경으로서 구성되는 내시경(11100)을 도시하고 있지만, 내시경(11100)은 연성의 경통을 갖는 이른바 연성경으로서 구성되어도 좋다.
경통(11101)의 선단에는 대물 렌즈가 감입된 개구부가 마련되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 당해 광원 장치(11203)에 의해 생성된 광이 경통(11101)의 내부에 연설(延設)되는 라이트 가이드에 의해 당해 경통의 선단까지 도광되고, 대물 렌즈를 통하여 환자(11132)의 체강 내의 관찰 대상을 향하여 조사된다. 또한, 내시경(11100)은 직시경이라도 좋고, 사시경 또는 측시경이라도 좋다.
카메라 헤드(11102)의 내부에는 광학계 및 촬상 소자가 마련되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 당해 광학계에 의해 당해 촬상 소자에 집광된다. 당해 촬상 소자에 의해 관찰광이 광전 변환되고, 관찰광에 대응하는 전기 신호, 즉 관찰상에 대응하는 화상 신호가 생성된다. 당해 화상 신호는 RAW 데이터로서 카메라 컨트롤 유닛(CCU: Camera Control Unit)(11201)에 송신된다.
CCU(11201)는 CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 또한, CCU(11201)는 카메라 헤드(11102)로부터 화상 신호를 수취하고, 그 화상 신호에 대해, 예를 들어 현상 처리(디모자이크 처리) 등의, 당해 화상 신호에 의거한 화상을 표시하기 위한 각종의 화상 처리를 시행한다.
표시 장치(11202)는 CCU(11201)로부터의 제어에 의해, 당해 CCU(11201)에 의해 화상 처리가 시행된 화상 신호에 의거한 화상을 표시한다.
광원 장치(11203)는 예를 들어 LED(Light Emitting Diode) 등의 광원으로 구성되고, 수술부 등을 촬영할 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는 입력 장치(11204)를 통하여, 내시경 수술 시스템(11000)에 대해 각종의 정보의 입력이나 지시 입력을 행할 수가 있다. 예를 들면, 유저는 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는 조직의 소작(燒灼), 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는 내시경(11100)에 의한 시야의 확보 및 수술자의 작업 공간의 확보의 목적으로 환자(11132)의 체강을 팽창시키기 위해에 기복 튜브(11111)를 통하여 당해 체강 내에 가스를 보낸다. 레코더(11207)는 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는 수술에 관한 각종의 정보를 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
또한, 내시경(11100)에 수술부를 촬영할 때의 조사광을 공급하는 광원 장치(11203)는 예를 들어 LED, 레이저 광원 또는 이들 조합에 의해 구성되는 백색 광원으로 구성할 수 있다. RGB 레이저 광원의 조합에 의해 백색 광원이 구성되는 경우에는 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에 광원 장치(11203)에서 촬상 화상의 화이트 밸런스의 조정을 행할 수가 있다. 또한, 이 경우에는 RGB 레이저광원 각각으로부터의 레이저광을 시분할로 관찰 대상에 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어함에 의해, RGB 각각에 대응한 화상을 시분할로 촬상하는 것도 가능하다. 당해 방법에 의하면, 당해 촬상 소자에 컬러 필터를 마련하지 않아도 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는 출력하는 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 좋다. 그 광의 강도의 변경의 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하여 시분할로 화상을 취득하고, 그 화상을 합성함에 의해, 이른바 흑바램 및 백바램이 없는 고다이내믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는 특수광 관찰에 대응한 소정의 파장 대역의 광을 공급 가능하게 구성되어도 좋다. 특수광 관찰에서는 예를 들면, 체조직에서의 광의 흡수의 파장 의존성을 이용하여, 통상의 관찰시에서의 조사광(즉, 백색광)과 비교하여 협대역의 광을 조사함에 의해, 점막 표층의 혈관 등의 소정의 조직을 고콘트라스트로 촬영하는 이른바 협대역 광관찰(Narrow Band Imaging)이 행하여진다. 또는 특수광 관찰에서는 여기광을 조사함에 의해 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행하여져도 좋다. 형광 관찰에서는 체조직에 여기광을 조사하여 당해 체조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도시아닌그린(ICG) 등의 시약을 체조직에 국주(局注)함과 함께 당해 체조직에 그 시약의 형광 파장에 대응한 여기광을 조사하여 형광상을 얻는 것 등을 행할 수가 있다. 광원 장치(11203)는 이와 같은 특수광 관찰에 대응한 협대역광 및/또는 여기광을 공급 가능하게 구성될 수 있다.
도 85는 도 84에 도시하는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 한 예를 도시하는 블록도이다.
카메라 헤드(11102)는 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 가진다. CCU(11201)는 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 가진다. 카메라 헤드(11102)와 CCU(11201)는 전송 케이블(11400)에 의해 서로 통신 가능하게 접속되어 있다.
렌즈 유닛(11401)은 경통(11101)과의 접속부에 마련되는 광학계이다. 경통(11101)의 선단으로부터 받아들여진 관찰광은 카메라 헤드(11102)까지 도광되고, 당해 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은 줌렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)는 촬상 소자로 구성된다. 촬상부(11402)를 구성하는 촬상 소자는 하나(이른바 단판식)라도 좋고, 복수(이른바 다판식)라도 좋다. 촬상부(11402)가 다판식으로 구성되는 경우에는 예를 들어 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 그들이 합성됨에 의해 컬러 화상이 얻어져도 좋다. 또는 촬상부(11402)는 3D(Dimensional) 표시에 대응하는 우안용 및 좌안용의 화상 신호를 각각 취득하기 위한 한 쌍의 촬상 소자를 갖도록 구성되어도 좋다. 3D 표시가 행해짐에 의해, 수술자(11131)는 수술부에서의 생체 조직의 깊이를 보다 정확하게 파악하는 것이 가능해지다. 또한, 촬상부(11402)가 다판식으로 구성되는 경우에는 각 촬상 소자에 대응하여, 렌즈 유닛(11401)도 복수 계통 마련될 수 있다.
또한, 촬상부(11402)는 반드시 카메라 헤드(11102)에 마련되지 않아도 좋다. 예를 들면, 촬상부(11402)는 경통(11101)의 내부에 대물 렌즈의 직후에 마련되어도 좋다.
구동부(11403)는 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)로부터의 제어에 의해, 렌즈 유닛(11401)의 줌렌즈 및 포커스 렌즈를 광축을 따라 소정의 거리만큼 이동시킨다. 이것에 의해, 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적절히 조정될 수 있다.
통신부(11404)는 CCU(11201)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는 촬상부(11402)로부터 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 통하여 CCU(11201)에 송신한다.
또한, 통신부(11404)는 CCU(11201)로부터, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)에 공급한다. 당해 제어 신호에는 예를 들면, 촬상 화상의 프레임 레이트를 지정하는 취지의 정보, 촬상 시의 노출치를 지정하는 취지의 정보 및/또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등, 촬상 조건에 관한 정보가 포함된다.
또한, 상기한 프레임 레이트나 노출치, 배율, 초점 등의 촬상 조건은 유저에 의해 적절히 지정되어도 좋고, 취득된 화상 신호에 의거하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 좋다. 후자인 경우에는 이른바 AE(Auto Exposure) 기능, AF(Auto Focus) 기능 및 AWB(Auto White Balance) 기능이 내시경(11100)에 탑재되어 있게 된다.
카메라 헤드 제어부(11405)는 통신부(11404)를 통하여 수신한 CCU(11201)로부터의 제어 신호에 의거하여, 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는 카메라 헤드(11102)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는 카메라 헤드(11102)로부터, 전송 케이블(11400)을 통하여 송신되는 화상 신호를 수신한다.
또한, 통신부(11411)는 카메라 헤드(11102)에 대해, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는 전기통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는 카메라 헤드(11102)로부터 송신된 RAW 데이터인 화상 신호에 대해 각종의 화상 처리를 시행한다.
제어부(11413)는 내시경(11100)에 의한 수술부 등의 촬상 및 수술부 등의 촬상에 의해 얻어지는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는 화상 처리부(11412)에 의해 화상 처리가 시행된 화상 신호에 의거하여, 수술부 등이 찍힌 촬상 화상을 표시 장치(11202)에 표시시킨다. 이 때, 제어부(11413)는 각종의 화상 인식 기술을 이용하여 촬상 화상 내에서의 각종의 물체를 인식하여도 좋다. 예를 들면, 제어부(11413)는 촬상 화상에 포함되는 물체의 에지의 형상이나 색 등을 검출함에 의해, 겸자(鉗子) 등의 수술구, 특정한 생체 부위, 출혈, 에너지 처치구(11112)의 사용시의 미스트 등을 인식할 수 있다. 제어부(11413)는 표시 장치(11202)에 촬상 화상을 표시시킬 때에 그 인식 결과를 이용하여, 각종의 수술 지원 정보를 당해 수술부의 화상에 중첩 표시시켜도 좋다. 수술 지원 정보가 중첩 표시되고, 수술자(11131)에게 제시됨에 의해, 수술자(11131)의 부담을 경감하는 것이나 수술자(11131)가 확실하게 수술을 진행하는 것이 가능해진다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은 전기 신호의 통신에 대응한 전기 신호 케이블, 광통신에 대응한 광파이버, 또는 이들 복합 케이블이다.
여기서, 도시하는 예에서는 전송 케이블(11400)을 이용하여 유선으로 통신이 행해지고 있었지만, 카메라 헤드(11102)와 CCU(11201) 사이의 통신은 무선으로 행하여져도 좋다.
또한, 여기서는 한 예로서 내시경 수술 시스템에 관해 설명했지만, 본 개시에 관한 기술은 그 외에 예를 들면, 현미경 수술 시스템 등에 적용되어도 좋다.
<이동체로의 응용례>
또한, 예를 들면, 본 개시에 관한 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.
도 86은 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 57에 도시한 예에서는 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는 키를 대체하는 휴대기로부터 발신된 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는 촬상부(12031)이 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는 전기 신호를 화상으로서 출력할 수도 있고, 거리 측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출히여도 좋고, 운전자가 앉아서 졸고 있지 않는지를 판별하여도 좋다.
마이크로 컴퓨터(12051)는 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는 차외 정보 검출 유닛(12030)에서 취득된 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현(防眩)을 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성 화상 출력부(12052)는 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 86의 예에서는 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 87은 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 87에서는 차량(12100)은 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 가진다.
촬상부(12101, 12102, 12103, 12104, 12105)는 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실 내의 프런트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실 내의 프런트글라스의 상부에 구비되는 촬상부(12105)는 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득된 전방의 화상은 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 87에는 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 맞겹침에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는 선행차와 내 차와의 사이에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를 이륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차량(12100)의 주변의 장애물을 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황일 때에는 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행하여진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.
또한, 본 기술의 실시의 형태는 상술한 실시의 형태로 한정되는 것은 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능하다.
본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 기판과,
상기 기판에 마련된 제1 광전 변환 영역과,
상기 제1 광전 변환 영역의 옆으로서, 상기 기판에 마련된 제2 광전 변환 영역과,
상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역 사이로서, 상기 기판에 마련된 화소 분리부와,
상기 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역을 구비하고,
상기 제1 광전 변환 영역을 둘러싸는 4변의 상기 화소 분리부 중의 평행하는 2변의 상기 화소 분리부 사이의 길이보다도 상기 평행하는 2변의 상기 화소 분리부와 수직으로 교차하는 상기 화소 분리부의 측벽에 형성되어 있는 상기 제1 불순물 영역의 변의 길이는 긴 촬상 소자.
(2) 상기 평행하는 2변의 상기 화소 분리부 사이의 길이를 기준으로 했을 때, 상기 제1 불순물 영역의 변의 길이는 1.3배 이상의 길이인 상기 (1)에 기재된 촬상 소자.
(3) 상기 제1 불순물 영역은 상기 제2 불순물 영역측에 볼록부를 갖는 상기 (1) 또는 (2)에 기재된 촬상 소자.
(4) 상기 화소 분리부는 볼록부를 갖는 상기 (1) 내지 (3) 중 어느 하나에 기재된 촬상 소자.
(5) 상기 볼록부는 사각 형상으로 형성되어 있는 상기 (3) 또는 (4)에 기재된 촬상 소자.
(6) 상기 볼록부는 삼각 형상으로 형성되어 있는 상기 (3) 또는 (4)에 기재된 촬상 소자.
(7) 상기 제1 불순물 영역과 상기 제2 불순물 영역의 접합면은 요철을 갖는 형상인 상기 (1) 내지 (6) 중 어느 하나에 기재된 촬상 소자.
(8) 상기 화소 분리부의 벽면은 요철을 갖는 형상인 상기 (1) 내지 (7) 중 어느 하나에 기재된 촬상 소자.
(9) 상기 제1 광전 변환 영역의 네 모퉁이의 적어도 한 모퉁이에 상기 접합 영역을 더 구비하는 상기 (1) 내지 (8) 중 어느 하나에 기재된 촬상 소자.
(10) 크로스 형상의 상기 화소 분리부를 더 구비하고, 상기 크로스 형상의 상기 화소 분리부의 측면에 상기 접합 영역을 더 구비하는 상기 (1) 내지 (9) 중 어느 하나에 기재된 촬상 소자.
(11) 상기 화소 분리부는 일부에 도절된 부분을 가지고,
상기 도절된 부분의 상기 제1 불순물 영역은 곡선 형상으로 형성되어 있는 상기 (1) 내지 (10) 중 어느 하나에 기재된 촬상 소자.
(12) 상기 도절된 부분은 1변에 복수 마련되어 있는 상기 (11)에 기재된 촬상 소자.
(13) 상기 제1 불순물은 N형의 불순물이고, 상기 제2 불순물은 P형의 불순물이거나 또는 상기 제1 불순물은 P형의 불순물이고, 상기 제2 불순물은 N형의 불순물인 상기 (1) 내지 (12) 중 어느 하나에 기재된 촬상 소자.
(14) 상기 화소 분리부는 볼록부를 가지고, 상기 볼록부의 선단은 전송 트랜지스터의 게이트측을 향하고 있는 상기 (1) 내지 (13) 중 어느 하나에 기재된 촬상 소자.
(15) 상기 화소 분리부는 볼록부를 가지고, 상기 볼록부는 상기 기판을 비관통으로 형성되어 있는 상기 (1) 내지 (6), (13), (14) 중 어느 하나에 기재된 촬상 소자.
(14) 촬상 소자가 탑재된 전자 기기에서,
상기 촬상 소자는,
기판과,
상기 기판에 마련된 제1 광전 변환 영역과,
상기 제1 광전 변환 영역의 옆으로서, 상기 기판에 마련된 제2 광전 변환 영역과,
상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역 사이로서, 상기 기판에 마련된 화소 분리부와,
상기 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역을 구비하고,
상기 제1 광전 변환 영역을 둘러싸는 4변의 상기 화소 분리부 중의 평행하는 2변의 상기 화소 분리부 사이의 길이보다도 상기 평행하는 2변의 상기 화소 분리부와 수직으로 교차하는 상기 화소 분리부의 측벽에 형성되어 있는 상기 제1 불순물 영역의 변의 길이는 긴 전자 기기.
10: 촬상 장치 11: 렌즈군
12: 촬상 소자 13: DSP 회로
14: 프레임 메모리 15: 표시부
16: 기록부 17: 조작계
18: 전원계 19: 버스 라인
20: CPU 31: 화소
33: 수직 신호선 41: 화소 어레이부
42: 수직 구동부 43: 칼럼 처리부
44: 수평 구동부 45: 시스템 제어부
46: 화소 구동선 47: 수직 신호선
48: 신호 처리부 49: 데이터 격납부
50: 화소 70: Si 기판
72: P형 영역 73: 평탄화막
74: 차광막 75: 이면 Si 계면
77: 액티브 영역 79: 배선층
80: 전송 트랜지스터 81: 종형 트랜지스터 트렌치
83: P형 고상 확산층 84: N형 고상 확산층
85: 측벽막 86: 충전제
92: 리셋 트랜지스터 93: 증폭 트랜지스터
94: 선택 트랜지스터 101: 막
121: P형 영역 122: N형 영역
131: MOS 커패시터 151: 웰 콘택트부
152: 콘택트 153: Cu 배선
200: 실리콘 산화막 201: 절연막
202: PSG막 203: 불순물 영역
204: BSG막 205: 레지스트
206: 불순물 영역 301: RP막
1: 촬상 장치 7: 촬상 시스템
100: 제1 기판 100S, 260S, 300S: 반도체층
100T, 260T, 300T: 배선층 111: 절연막
112: 고정 전하막 113: 제1 피닝 영역
114: n형 반도체 영역 115: p웰층
116: 제2 피닝 영역 117: 화소 분리부
117A: 차광막 117B: 절연막
118, 218: VSS 콘택트 영역 119, 123, 222: 층간 절연막
120, 121: 패드부 120E, 121E: 관통 전극
126, 221: 패시베이션막 124: 접합막
260: 제2 기판 261, 262, 263, 204, 305, 302, 303, 304: 콘택트부
212: 절연 영역 213: 소자 분리 영역
218V: 접속부 TGV: 관통 전극
300: 제3 기판 401: 수광 렌즈
541A, 541B, 541C, 541D: 화소 TR: 전송 트랜지스터
TG: 전송 게이트 RST: 리셋 트랜지스터
AMP: 증폭 트랜지스터 SEL: 선택 트랜지스터
FDG: FD 전송 트랜지스터 FD: 플로팅 디퓨전

Claims (16)

  1. 기판과,
    상기 기판에 마련된 제1 광전 변환 영역과,
    상기 제1 광전 변환 영역의 옆으로서, 상기 기판에 마련된 제2 광전 변환 영역과,
    상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역 사이로서, 상기 기판에 마련된 화소 분리부와,
    상기 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역을 구비하고,
    상기 제1 광전 변환 영역을 둘러싸는 4변의 상기 화소 분리부 중의 평행하는 2변의 상기 화소 분리부 사이의 길이보다도 상기 평행하는 2변의 상기 화소 분리부와 수직으로 교차하는 상기 화소 분리부의 측벽에 형성되어 있는 상기 제1 불순물 영역의 변의 길이는 긴 것을 특징으로 하는 촬상 소자.
  2. 제1항에 있어서,
    상기 평행하는 2변의 상기 화소 분리부 사이의 길이를 기준으로 했을 때, 상기 제1 불순물 영역의 변의 길이는 1.3배 이상의 길이인 것을 특징으로 하는 촬상 소자.
  3. 제1항에 있어서,
    상기 제1 불순물 영역은 상기 제2 불순물 영역측에 볼록부를 갖는 것을 특징으로 하는 촬상 소자.
  4. 제1항에 있어서,
    상기 화소 분리부는 볼록부를 갖는 것을 특징으로 하는 촬상 소자.
  5. 제3항에 있어서,
    상기 볼록부는 사각 형상으로 형성되어 있는 것을 특징으로 하는 촬상 소자.
  6. 제3항에 있어서,
    상기 볼록부는 삼각 형상으로 형성되어 있는 것을 특징으로 하는 촬상 소자.
  7. 제1항에 있어서,
    상기 제1 불순물 영역과 상기 제2 불순물 영역의 접합면은 요철을 갖는 형상인 것을 특징으로 하는 촬상 소자.
  8. 제1항에 있어서,
    상기 화소 분리부의 벽면은 요철을 갖는 형상인 것을 특징으로 하는 촬상 소자.
  9. 제1항에 있어서,
    상기 제1 광전 변환 영역의 네 모퉁이의 적어도 한 모퉁이에 상기 접합 영역을 더 구비하는 것을 특징으로 하는 촬상 소자.
  10. 제1항에 있어서,
    크로스 형상의 상기 화소 분리부를 더 구비하고, 상기 크로스 형상의 상기 화소 분리부의 측면에 상기 접합 영역을 더 구비하는 것을 특징으로 하는 촬상 소자.
  11. 제1항에 있어서,
    상기 화소 분리부는 일부에 도절된 부분을 가지고,
    상기 도절된 부분의 상기 제1 불순물 영역은 곡선 형상으로 형성되어 있는 것을 특징으로 하는 촬상 소자.
  12. 제11항에 있어서,
    상기 도절된 부분은 1변에 복수 마련되어 있는 것을 특징으로 하는 촬상 소자.
  13. 제1항에 있어서,
    상기 제1 불순물은 N형의 불순물이고, 상기 제2 불순물은 P형의 불순물이거나 또는 상기 제1 불순물은 P형의 불순물이고, 상기 제2 불순물은 N형의 불순물인 것을 특징으로 하는 촬상 소자.
  14. 제1항에 있어서,
    상기 화소 분리부는 볼록부를 가지고, 상기 볼록부의 선단은 전송 트랜지스터의 게이트측을 향하고 있는 것을 특징으로 하는 촬상 소자.
  15. 제1항에 있어서,
    상기 화소 분리부는 볼록부를 가지고, 상기 볼록부는 상기 기판을 비관통으로 형성되어 있는 것을 특징으로 하는 촬상 소자.
  16. 촬상 소자가 탑재된 전자 기기에서,
    상기 촬상 소자는,
    기판과,
    상기 기판에 마련된 제1 광전 변환 영역과,
    상기 제1 광전 변환 영역의 옆으로서, 상기 기판에 마련된 제2 광전 변환 영역과,
    상기 제1 광전 변환 영역과 상기 제2 광전 변환 영역 사이로서, 상기 기판에 마련된 화소 분리부와,
    상기 화소 분리부의 측벽에 제1 불순물을 포함하는 제1 불순물 영역과 제2 불순물을 포함하는 제2 불순물 영역으로 구성되는 접합 영역을 구비하고,
    상기 제1 광전 변환 영역을 둘러싸는 4변의 상기 화소 분리부 중의 평행하는 2변의 상기 화소 분리부 사이의 길이보다도 상기 평행하는 2변의 상기 화소 분리부와 수직으로 교차하는 상기 화소 분리부의 측벽에 형성되어 있는 상기 제1 불순물 영역의 변의 길이는 긴 것을 특징으로 하는 전자 기기.
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