JP2015012074A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】限られた領域の中で飽和電子数を増加させることができる光電変換素子を備えた固体撮像装置および固体撮像装置の製造方法を提供する。【解決手段】本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第１導電型の半導体領域と第２導電型の半導体領域との接合面が凹凸形状に形成される光電変換素子が撮像画像の各画素に対応してマトリックス状に２次元配列される画素アレイを備える。また、第１導電型の半導体領域と第２導電型の半導体領域との接合面は、光電変換素子の受光面と平行に配置されるストライプ状の凸部および凹部を備える。【選択図】図３
Description
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
従来、デジタルカメラやカメラ機能付き携帯端末等の電子機器には、固体撮像装置を備えるカメラモジュールが設けられる。固体撮像装置は、撮像画像の各画素に対応して２次元に配列された複数の光電変換素子を備える。各光電変換素子は、入射光を受光量に応じた量の電荷（例えば、電子）へ光電変換し、各画素の輝度を示す情報として蓄積する。
かかる固体撮像装置では、装置の小型化に伴って、光電変換素子の微細化が進んでいる。光電変換素子の微細化が進むと、各光電変換素子が蓄積可能な電子数、所謂飽和電子数が少なくなるので、撮像画像の再現特性が低下する。このため、固体撮像装置では、限られた領域の中で、飽和電子数を増加させることができる光電変換素子が望まれている。
本発明の一つの実施形態は、限られた領域の中で飽和電子数を増加させることができる光電変換素子を備えた固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第１導電型の半導体領域と第２導電型の半導体領域との接合面が凹凸形状に形成される光電変換素子が撮像画像の各画素に対応してマトリックス状に２次元配列される画素アレイを備える。
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
図１は、第１実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。
後段処理部１２は、ＩＳＰ（Image Signal Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、第１実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである場合について説明する。
なお、本実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等といった任意のイメージセンサであってもよい。
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３は、各画素に対応する各光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。
タイミング制御部２５は、垂直シフトレジスタ２４に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に配置された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部である。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
かかるイメージセンサ２０の画素アレイ２３に配置される複数の各光電変換素子は、第１導電型（ここでは、「Ｎ型」とする）半導体（ここでは、「Ｓｉ：シリコン」とする）領域と、第２導電型（ここでは、「Ｐ型」とする）Ｓｉ領域とのＰＮ接合によって形成されるフォトダイオードである。
そして、光電変換素子は、入射光を光電変換して発生させた信号電荷（ここでは、「電子」）をＮ型Ｓｉ領域とＰ型Ｓｉ領域との接合部分に蓄積する。このため、光電変換素子は、Ｎ型Ｓｉ領域とＰ型Ｓｉ領域との接合面の面積が大きいほど、蓄積可能な電子数（以下、「飽和電子数」と記載する）が多くなる。
しかしながら、固体撮像装置１４の小型化に伴う光電変換素子の微細化が進むにつれて、各光電変換素子では、Ｎ型Ｓｉ領域とＰ型Ｓｉ領域との接合面の面積が縮小されるため、各光電変換素子の飽和電子数が少なくなり、撮像画像の再現特性が低下する。
そこで、第１実施形態に係る固体撮像装置１４では、限られた領域の中で飽和電子数を増加させることができるように各光電変換素子が構成される。以下、図３および図４を参照して、第１実施形態に係る光電変換素子の構成について説明する。
図３は、第１実施形態に係る光電変換素子３の断面視による説明図であり、図４は、第１実施形態に係る光電変換素子３の平面視による説明図である。なお、図４には、撮像画像の１画素に対応する光電変換素子３を受光面に対して垂直な方向へ切断した断面を模式的に示している。また、図４には、撮像画像の１画素に対応する光電変換素子３の受光面を模式的に示している。
図３に示すように、光電変換素子３は、例えば、Ｓｉウェハ等の半導体基板３１上に設けられるＮ型Ｓｉ領域４と、Ｎ型Ｓｉ領域４の上面および側面に設けられる第１のＰ型Ｓｉ領域５とを備える。なお、Ｎ型Ｓｉ領域４の側面に設けられる第１のＰ型Ｓｉ領域５よりもさらに外側には、ＳＴＩ（Shallow Trench Isolation）３２が形成されている。各光電変換素子３は、かかるＳＴＩ３２によって、隣り合う他の光電変換素子３から電気的に素子分離される。
さらに、光電変換素子３は、Ｎ型Ｓｉ領域４の上面部分に設けられる第１のＰ型Ｓｉ領域５とＮ型Ｓｉ領域４との接合面からＮ型Ｓｉ領域４側へ向けて突出するように設けられる複数の第２のＰ型Ｓｉ領域５１を備える。
かかる第２のＰ型Ｓｉ領域５１は、図４に示すように、平面視ストライプ形状となるように、各第２のＰ型Ｓｉ領域５１同士が平行かつ、光電変換素子３の受光面と平行となるように設けられる。なお、以下では、第１のＰ型Ｓｉ領域５および第２のＰ型Ｓｉ領域５１によって形成されるＰ型の半導体領域を意図する場合には、単に「Ｐ型Ｓｉ領域」と記載する。
このように、光電変換素子３は、第１のＰ型Ｓｉ領域５に加え、第１のＰ型Ｓｉ領域５からＮ型Ｓｉ領域４側へ深さ方向に突出する第２のＰ型Ｓｉ領域５１を備える。これにより、光電変換素子３では、Ｎ型Ｓｉ領域４と第１のＰ型Ｓｉ領域５との接合部にＰＮ接合が形成され、さらに、Ｎ型Ｓｉ領域４と第２のＰ型Ｓｉ領域５１との接合部にもＰＮ接合が形成される。
つまり、光電変換素子３では、Ｎ型Ｓｉ領域４とＰ型Ｓｉ領域との接合面は、図３に太線で示すように、半導体基板１３側へ向けて突出する凸部５ａと、光電変換素子３の受光面側へ向けて凹んだ凹部５ｂとが形成された凹凸形状となる。したがって、光電変換素子３によれば、第２のＰ型Ｓｉ領域５１を備えていない他の光電変換素子に比べて、Ｎ型Ｓｉ領域４とＰ型Ｓｉ領域との接合面の面積、すなわち、ＰＮ接合の面積を増大させることができるので、飽和電子数を増加させることができる。
なお、ここでは、各第２のＰ型Ｓｉ領域５１同士が平面視で平行かつ、光電変換素子３の受光面と平行となるように設けられる場合について説明したが、第２のＰ型Ｓｉ領域５１の平面視による形状は、これに限定するものではない。
次に、図５および図６を参照して、第１実施形態に係る第２のＰ型Ｓｉ領域５１の変形例について説明する。図５は、変形例１に係る光電変換素子３ａにおける受光面の平面視による説明図であり、図６は、変形例２に係る光電変換素子３ｂにおける受光面の平面視による説明図である。なお、図５および図６に示す構成要素のうち、図３に示す構成要素と同一の構成要素については、図３と同一の符号を付している。
図５に示すように、変形例１に係る光電変換素子３ａは、平面視格子状に配置されるストライプ形状の第２のＰ型Ｓｉ領域５２を備える。なお、第２のＰ型Ｓｉ領域５２も、図３に示す第２のＰ型Ｓｉ領域５１と同様に、第１のＰ型Ｓｉ領域５からＮ型Ｓｉ領域４側へ深さ方向に突出するように設けられる。これにより、ＰＮ接合の面積をさらに増大させることができるので、飽和電子数をより一層増加させることができる。
また、図６に示すように、変形例２に係る光電変換素子３ｂは、光電変換素子３ｂの受光面にドット状に複数設けられる第２のＰ型Ｓｉ領域５３を備える。なお、第２のＰ型Ｓｉ領域５３も、図３に示す第２のＰ型Ｓｉ領域５１と同様に、第１のＰ型Ｓｉ領域５からＮ型Ｓｉ領域４側へ深さ方向に突出するように設けられる。かかる第２のＰ型Ｓｉ領域５３によっても、ＰＮ接合の面積を増大させることができるので、飽和電子数を増加させることができる。
次に、光電変換素子３を備えた固体撮像装置１４の製造方法について説明する。なお、固体撮像装置１４の製造工程において、光電変換素子３の形成工程以外の製造工程は、一般的な固体撮像装置と同様である。このため、ここでは、光電変換素子３の形成工程について説明し、その他の製造工程については、その説明を省略する。
図７は、第１実施形態に係る光電変換素子３の形成工程を示す説明図である。光電変換素子３を形成する工程では、まず、図７の（ａ）に示すように、半導体基板３１上にＮ型Ｓｉ領域４を形成する。
かかるＮ型Ｓｉ領域４は、例えば、半導体基板３１へリン等のＮ型の不純物をイオン注入し、その後、アニール処理を行うことによって形成される。なお、Ｎ型Ｓｉ領域４は、例えば、ＣＶＤ（Chemical Vapor Deposition）によって半導体基板３１上に形成されるＮ型の不純物がドープされたＳｉ層であってもよい。
その後、図７の（ｂ）に示すように、Ｎ型Ｓｉ領域４におけるＳＴＩ３２の形成位置に、トレンチ（溝）を形成する。続いて、図７（ｃ）に示すように、第１のＰ型Ｓｉ領域５とＳＴＩ３２とを順次形成する。
第１のＰ型Ｓｉ領域５は、例えば、Ｎ型Ｓｉ領域４の上面、側面（トレンチの側面）、およびトレンチの底面へ、例えば、ボロン等のＰ型の不純物をイオン注入し、その後、アニール処理を行うことによって形成される。
また、ＳＴＩ３２は、第１のＰ型Ｓｉ領域５が内周面に形成されたトレンチの内部へ、例えば、ＣＶＤによって酸化シリコンを埋め込むことにより形成される。なお、図７（ｃ）に示す状態では、Ｎ型Ｓｉ領域４の上面と第１のＰ型Ｓｉ領域５との接合面は、同図に太線で示すように平面形状である。
続いて、図７（ｄ）に示すように、第２のＰ型Ｓｉ領域５１を形成する。第２のＰ型Ｓｉ領域５１は、例えば、第１のＰ型Ｓｉ領域５の上面に、ストライプ形状の開口が設けられたマスクを形成し、かかるマスク越しにＮ型Ｓｉ領域４へ向けてＰ型の不純物をイオン注入し、その後、アニール処理を行うことによって形成される。
また、第２のＰ型Ｓｉ領域５１を形成する場合には、第１のＰ型Ｓｉ領域５を形成するイオン注入の際よりも高いエネルギーをＰ型の不純物へ印加してイオン注入を行う。これにより、Ｐ型の不純物は、第１のＰ型Ｓｉ領域５よりもＮ型Ｓｉ領域４の内部へ深くイオン注入され、その後、アニール処理を行うことにより、第１のＰ型Ｓｉ領域５からＮ型Ｓｉ領域４側へ深さ方向に突出する第２のＰ型Ｓｉ領域５１が形成される。
その結果、図７の（ｄ）に示す状態では、Ｎ型Ｓｉ領域４とＰ型Ｓｉ領域との接合面は、同図に太線で示すように、凹凸形状となる。ここで、図７の（ｃ）と図７（ｄ）とを対比すれば明らかなように、第２のＰ型Ｓｉ領域５１を形成する前よりも、第２のＰ型Ｓｉ領域５１を形成した後の方が、ＰＮ接合（両図に示す太線参照）の面積が大きい。
このように、光電変換素子３の形成工程では、第１のＰ型Ｓｉ領域５を形成する場合よりも高いエネルギーでＰ型の不純物をイオン注入して第２のＰ型Ｓｉ領域５１を形成することによって、凹凸形状のＰＮ接合を形成する。
これにより、光電変換素子３によれば、第２のＰ型Ｓｉ領域５１が設けられない場合よりも、ＰＮ接合の面積を増大させて飽和電子数を増加させることが可能となるので、撮像画像の再現特性を向上させることができる。
なお、図７に示す例では、イオン注入によって第２のＰ型Ｓｉ領域５１を形成したが、第２のＰ型Ｓｉ領域５１は、イオン注入以外の方法によって形成されてもよい。
例えば、図７（ｃ）に示す構造体を形成した後、フォトリソグラフィー技術を用いたパターニングを行うことによって、Ｎ型Ｓｉ領域４および第１のＰ型Ｓｉ領域５を、図７の（ｄ）に示す形状となるようにパターニングする。
この状態では、図７の（ｄ）に示す第２のＰ型Ｓｉ領域５１が形成されている領域が平面視ストライプ状の溝となっている。そして、かかる溝へＰ型の不純物がドープされたＳｉをＣＶＤ等によって埋め込むことにより、第２のＰ型Ｓｉ領域５１を形成してもよい。
上述したように、第１実施形態に係る光電変換素子３は、Ｎ型Ｓｉ領域４とＰ型Ｓｉ領域との接合面が凹凸形状となるように形成される。これにより、各光電変換素子３の飽和電子数を増加させることができるので、撮像画像の再現性を向上させることができる。なお、図３〜図６に示す光電変換素子３、３ａ、３ｂの構成は一例であり、種々の変形が可能である。以下、他の実施形態に係る光電変換素子について説明する。
（第２実施形態）
図８は、第２実施形態に係る光電変換素子３ｃの断面視による説明図である。図８に示すように、光電変換素子３ｃは、図３に示すＮ型Ｓｉ領域４に代えて、Ｎ型Ｓｉ領域４よりも肉薄に形成される第１のＮ型Ｓｉ領域４１と、第１のＮ型Ｓｉ領域４１よりも深くまで形成される第２のＮ型Ｓｉ領域４２とを備える。
図８は、第２実施形態に係る光電変換素子３ｃの断面視による説明図である。図８に示すように、光電変換素子３ｃは、図３に示すＮ型Ｓｉ領域４に代えて、Ｎ型Ｓｉ領域４よりも肉薄に形成される第１のＮ型Ｓｉ領域４１と、第１のＮ型Ｓｉ領域４１よりも深くまで形成される第２のＮ型Ｓｉ領域４２とを備える。
なお、光電変換素子３ｃは、図３に示すＮ型Ｓｉ領域４に代えて、図８に示す第１のＮ型Ｓｉ領域４１および第２のＮ型Ｓｉ領域４２を備える点以外は、図３に示すものと同様の構成である。第２のＮ型Ｓｉ領域４２は、例えば、図４に示すような平面視平行なストライプ形状に形成されてもよく、図５に示すような格子状に形成されてもよく、図６に示すようなドット状に形成されてもよい。
第２のＮ型Ｓｉ領域４２は、例えば、第１のＮ型Ｓｉ領域４１を形成する際のイオン注入よりも高いエネルギーによってＮ型の不純物を半導体基板３１へイオン注入することによって形成される。
これにより、第２のＮ型Ｓｉ領域４２は、第１のＮ型Ｓｉ領域４１と半導体基板３１との接合面から半導体基板３１側へ突出するように形成される。なお、第２のＮ型Ｓｉ領域４２についても、イオン注入ではなく、第１のＮ型Ｓｉ領域４１および半導体基板３１をパターニングして形成した溝へ、Ｎ型の不純物がドープされたＳｉをＣＶＤ等により埋め込むことによって形成してもよい。
第２実施形態によれば、図８に太線で示すように、第１のＮ型Ｓｉ領域４１および第２のＮ型Ｓｉ領域４２と、Ｐ型Ｓｉ領域との接合面が凹凸形状となるので、第２のＰ型Ｓｉ領域５１を設けない場合よりも飽和電子数を増加させることができる。
また、第２実施形態によれば、何らかの理由により、第１のＮ型Ｓｉ領域４１を深く形成できない場合に、少なくとも第２のＰ型Ｓｉ領域５１を被覆可能な第２のＮ型Ｓｉ領域４２を設けることで、凹凸形状のＰＮ接合を形成することができる。
（第３実施形態）
図９は、第３実施形態に係る光電変換素子３ｄの断面視による説明図である。図９に示すように、光電変換素子３ｄは、Ｎ型Ｓｉ領域４の内部に、第３のＰ型Ｓｉ領域５４を備える点以外は、図３に示す光電変換素子３と同様の構成である。第３のＰ型Ｓｉ領域５４は、第２のＰ型Ｓｉ領域５１を形成する場合よりも、さらに高いエネルギーでＮ型Ｓｉ領域４へＰ型の不純物をイオン注入することによって形成される。
図９は、第３実施形態に係る光電変換素子３ｄの断面視による説明図である。図９に示すように、光電変換素子３ｄは、Ｎ型Ｓｉ領域４の内部に、第３のＰ型Ｓｉ領域５４を備える点以外は、図３に示す光電変換素子３と同様の構成である。第３のＰ型Ｓｉ領域５４は、第２のＰ型Ｓｉ領域５１を形成する場合よりも、さらに高いエネルギーでＮ型Ｓｉ領域４へＰ型の不純物をイオン注入することによって形成される。
第３実施形態によれば、第３のＰ型Ｓｉ領域５４とＮ型Ｓｉ領域４との界面にも光電変換された電子を蓄積可能なＰＮ接合が形成されるので、飽和電子数のさらなる増加が可能となる。
（第４実施形態）
図１０は、第４実施形態に係る光電変換素子３ｅの断面視による説明図である。図１０に示すように、光電変換素子３ｅは、図８に示す第２のＮ型Ｓｉ領域４２よりも半導体基板３１の深い位置まで形成される第２のＮ型Ｓｉ領域４３を備える。
図１０は、第４実施形態に係る光電変換素子３ｅの断面視による説明図である。図１０に示すように、光電変換素子３ｅは、図８に示す第２のＮ型Ｓｉ領域４２よりも半導体基板３１の深い位置まで形成される第２のＮ型Ｓｉ領域４３を備える。
また、光電変換素子３ｅは、第２のＮ型Ｓｉ領域４３の内部に、図８に示す第２のＰ型Ｓｉ領域５１よりも半導体基板３１の深い位置まで形成される第２のＰ型Ｓｉ領域５５を備える。さらに、光電変換素子３ｅは、第２のＰ型Ｓｉ領域５５の内部に、酸化Ｓｉ等の絶縁体によって形成される絶縁領域６１を備える。
光電変換素子３ｅを形成する場合には、まず、図７の（ａ）〜（ｃ）に示す工程によって、図７の（ｃ）に示す構造体を形成する。続いて、第１のＰ型Ｓｉ領域５の上面における複数個所の所定位置から半導体基板３１に深さ方向へトレンチを形成する。ここで形成されるトレンチは、平面視平行なストライプ形状に形成されてもよく、平面視格子状に形成されてもよく、平面視ドット状に形成されてもよい。なお、かかるトレンチは、後に酸化Ｓｉによって埋め戻される。
続いて、トレンチの内周面へＮ型の不純物、Ｐ型の不純物を順次イオン注入し、その後、アニール処理を行うことによって、第２のＮ型Ｓｉ領域４３および第２のＰ型Ｓｉ領域５５を形成する。最後に、トレンチの内部へ例えば、ＣＶＤ等によって酸化Ｓｉ等の絶縁体を埋め込むことによって絶縁領域６１を形成し、図１０に示す光電変換素子３ｅが形成される。
このように、第４実施形態では、トレンチを形成した後、トレンチの内周面へＮ型の不純物およびＰ型の不純物をイオン注入して、第２のＮ型Ｓｉ領域４３および第２のＰ型Ｓｉ領域５５を形成するので、半導体基板３１のより深い位置までＰＮ接合が形成される。
したがって、第４実施形態によれば、光電変換素子３ｅに形成されるＰＮ接合を半導体基板３１の深さ方向へさらに拡張することができるので、飽和電子数をより一層増加させることができる。
（第５実施形態）
図１１は、第５実施形態に係る光電変換素子３ｆの断面視による説明図である。図１１に示すように、光電変換素子３ｆは、図１０に示す第２のＰ型Ｓｉ領域５５を備えない点、絶縁領域６１に代えて、導電領域６２を備える点が図１０に示すものとは異なる。また、光電変換素子３ｆの導電領域６２は、配線７２を介して直流電源７１と接続され、直流電源７１から負の電圧が印加される。
図１１は、第５実施形態に係る光電変換素子３ｆの断面視による説明図である。図１１に示すように、光電変換素子３ｆは、図１０に示す第２のＰ型Ｓｉ領域５５を備えない点、絶縁領域６１に代えて、導電領域６２を備える点が図１０に示すものとは異なる。また、光電変換素子３ｆの導電領域６２は、配線７２を介して直流電源７１と接続され、直流電源７１から負の電圧が印加される。
光電変換素子３ｆは、図１０に示す光電変換素子３ｅを形成する工程における第２のＰ型Ｓｉ領域５５を形成する工程を省略し、絶縁領域６１を形成する工程に代えて、例えば、ＣＶＤ等によってトレンチへポリＳｉ等の導電体を埋め込むことで形成される。
かかる光電変換素子３ｆでは、導電領域６２へ負の電圧が印加されると、第２のＮ型Ｓｉ領域４３における導電領域６２と接する部分において、電気的特性の正負が反転した反転領域５６が形成される。反転領域５６は、図１０に示す第２のＰ型Ｓｉ領域５５と同様の機能を担う。
したがって、第５実施形態によれば、第２のＰ型Ｓｉ領域５５（図１０）を形成する工程を省略しても、第４実施形態と同様に、ＰＮ接合を半導体基板３１の深さ方向へさらに拡張することができるので、飽和電子数をより一層増加させることができる。
なお、第５実施形態における導電領域６２の材料は、ポリＳｉに限定するものではなく、例えば、ＩＴＯ（酸化インジウムスズ）に代表される透明電極材料であってもよい。導電領域６２の材料として透明電極材料を用いた場合には、光電変換素子３ｆへ入射する入射光量の低減を抑制しつつ、飽和電子量を増加させることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ デジタルカメラ、 １１ カメラモジュール、 １２ 後段処理部、 １３ 撮像光学系、 １４ 固体撮像装置、 １５ ＩＳＰ、 １６ 記憶部、 １７ 表示部、 ２０ イメージセンサ、 ２１ 信号処理回路、 ２２ 周辺回路、 ２３ 画素アレイ、 ２４ 垂直シフトレジスタ、 ２５ タイミング制御部、 ２６ ＣＤＳ、 ２７ ＡＤＣ、 ２８ ラインメモリ、 ３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ 光電変換素子、 ３１ 半導体基板、 ３２ ＳＴＩ、 ４ Ｎ型Ｓｉ領域、 ５ 第１のＰ型Ｓｉ領域、 ５１、５２、５３ 第２のＰ型Ｓｉ領域、 ５４ 第３のＰ型Ｓｉ領域、 ５ａ 凸部、 ５ｂ 凹部、 ４１ 第１のＮ型Ｓｉ領域、 ４２、４３ 第２のＮ型Ｓｉ領域、 ５６ 反転領域、 ６１ 絶縁領域、 ６２ 導電領域、 ７１ 直流電源、 ７２ 配線
Claims (5)
- 第１導電型の半導体領域と第２導電型の半導体領域との接合面が凹凸形状に形成される光電変換素子が撮像画像の各画素に対応してマトリックス状に２次元配列される画素アレイ
を備えることを特徴とする固体撮像装置。 - 前記接合面は、
前記光電変換素子の受光面と平行に配置されるストライプ状の凸部および凹部
を備えることを特徴とする請求項１に記載の固体撮像装置。 - 前記ストライプ状の凸部および凹部は、
格子状に設けられる
ことを特徴とする請求項２に記載の固体撮像装置。 - 前記第２導電型の半導体領域は、
前記第１導電型の半導体領域における光が入射する側の面に設けられる第２導電型の第１の領域と、
該第１の領域と前記第１導電型の半導体領域との接合面から、前記第１導電型の半導体領域側へ突出する第２導電型の第２の領域と
を備えることを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。 - 半導体基板に、第１導電型の半導体領域をマトリックス状に２次元配列する工程と、
前記第１導電型の半導体領域のそれぞれに、該第１導電型の半導体領域との接合面が凹凸形状となるように第２導電型の半導体領域を形成して、撮像画像の各画素に対応する光電変換素子を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
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