JPWO2020095689A1 - 撮像素子、および電子機器 - Google Patents

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Abstract

本技術は、飽和電荷量を向上させることができるようにする撮像素子、および電子機器に関する。基板と、基板に設けられた第１の光電変換領域と、第１の光電変換領域の隣であって、基板に設けられた第２の光電変換領域と、第１の光電変換領域と第２の光電変換領域との間であって、基板に設けられた画素分離部と、画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域とを備え、第１の光電変換領域を囲む４辺の画素分離部のうちの平行する２辺の画素分離部の間の長さよりも、平行する２辺の画素分離部と垂直に交わる画素分離部の側壁に形成されている第１の不純物領域の辺の長さは長い。本技術は、例えば撮像装置に適用できる。

Description

本技術は、撮像素子、および電子機器に関し、特に、各画素間に形成した画素間遮光壁の側壁にＰ型固相拡散層とＮ型固相拡散層を形成して強電界領域を成し、電荷を保持させることにより各画素の飽和電荷量Qsを向上させるようにした撮像素子、および電子機器に関する。
従来、撮像素子の各画素の飽和電荷量Qsを向上させることを目的として、各画素間に形成したトレンチの側壁にＰ型拡散層とＮ型拡散層を形成して強電界領域を成し、電荷を保持させる技術が知られている（例えば、特許文献１参照）。
特開２０１５−１６２６０３号公報
しかしながら、特許文献１が開示する構造ではＳｉ（シリコン）基板の光入射側のピニングが弱体化し、発生した電荷がフォトダイオードに流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性があった。また、さらなる飽和電荷量の向上が望まれている。
本技術はこのような状況に鑑みてなされたものであり、Dark特性の悪化を抑止でき、さらに飽和電荷量を向上させるようにするものである。
本技術の一側面の撮像素子は、基板と、前記基板に設けられた第１の光電変換領域と、前記第１の光電変換領域の隣であって、前記基板に設けられた第２の光電変換領域と、前記第１の光電変換領域と前記第２の光電変換領域との間であって、前記基板に設けられた画素分離部と、前記画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域とを備え、前記第１の光電変換領域を囲む４辺の前記画素分離部のうちの平行する２辺の前記画素分離部の間の長さよりも、前記平行する２辺の前記画素分離部と垂直に交わる前記画素分離部の側壁に形成されている前記第１の不純物領域の辺の長さは長い。
本技術の一側面の電子機器は、撮像素子が搭載された電子機器において、前記撮像素子は、基板と、前記基板に設けられた第１の光電変換領域と、前記第１の光電変換領域の隣であって、前記基板に設けられた第２の光電変換領域と、前記第１の光電変換領域と前記第２の光電変換領域との間であって、前記基板に設けられた画素分離部と、前記画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域とを備え、前記第１の光電変換領域を囲む４辺の前記画素分離部のうちの平行する２辺の前記画素分離部の間の長さよりも、前記平行する２辺の前記画素分離部と垂直に交わる前記画素分離部の側壁に形成されている前記第１の不純物領域の辺の長さは長い。
本技術の一側面の撮像素子においては、基板と、基板に設けられた第１の光電変換領域と、第１の光電変換領域の隣であって、基板に設けられた第２の光電変換領域と、第１の光電変換領域と第２の光電変換領域との間であって、基板に設けられた画素分離部と、画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域とが備えられている。また第１の光電変換領域を囲む４辺の画素分離部のうちの平行する２辺の画素分離部の間の長さよりも、平行する２辺の画素分離部と垂直に交わる画素分離部の側壁に形成されている第１の不純物領域の辺の長さは長くなるように構成されている。
なお、電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
撮像装置の構成例を示す図である。 撮像素子の構成例を示す図である。 本技術が適用された画素の第１の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１の実施の形態の表面側の平面図である。 画素の回路図である。 ＤＴＩ８２周辺の製造方法を説明するための図である。 本技術が適用された画素の第２の構成例を示す垂直方向断面図である。 本技術が適用された画素の第３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第４の構成例を示す垂直方向断面図である。 本技術が適用された画素の第５の構成例を示す垂直方向断面図である。 本技術が適用された画素の第６の構成例を示す垂直方向断面図である。 本技術が適用された画素の第７の構成例を示す垂直方向断面図である。 本技術が適用された画素の第８の構成例を示す垂直方向断面図である。 本技術が適用された画素の第９の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１０の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１１の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１２の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１４の構成例を示す垂直方向断面図である。 本技術が適用された画素の構成例を示す平面図である。 本技術が適用された画素の第１５の構成例を示す平面図である。 本技術が適用された画素の第１５の他の構成例を示す平面図である。 凸部の大きさについて説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 エッチング後のトレンチの形状について説明するための図である。 エッチング後のＮ型固相拡散層の形状について説明するための図である。 本技術が適用された画素の第１６の構成例を示す平面図である。 エッチング後のトレンチの形状について説明するための図である。 エッチング後のトレンチの形状について説明するための図である。 エッチング後のＮ型固相拡散層の形状について説明するための図である。 本技術が適用された画素の第１７の構成例を示す平面図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の第１８の構成例を示す平面図である。 エッチング後のトレンチの形状について説明するための図である。 本技術が適用された画素の第１９の構成例を示す平面図である。 本技術が適用された画素の第１９の他の構成例を示す平面図である。 エッチング後のトレンチの形状について説明するための図である。 本技術が適用された画素の第２０の構成例を示す平面図である。 効果について説明するための図である。 本技術が適用された画素の第２０の他の構成例を示す平面図である。 本技術が適用された画素の第２１の構成例を示す平面図である。 本技術が適用された画素の第２１の構成例を示す断面図である。 本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図４４に示した撮像装置の概略構成を表す平面模式図である。 図４５に示したＩＩＩ−ＩＩＩ’線に沿った断面構成を表す模式図である。 図４４に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図４６に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図４９に示した第１基板の要部の平面構成の一例を表す模式図である。 図５０に示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図４９に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図４９に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図４９に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図４９に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図４９に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図４６に示した撮像装置への入力信号の経路について説明するための模式図である。 図４６に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図５２に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図５９に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図６０に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図６１に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６２に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図５０に示した第１基板の平面構成の一変形例を表す模式図である。 図６４に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図６５に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図６６に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図６７に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６８に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図６４に示した第１基板の平面構成の他の例を表す模式図である。 図７０に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図７１に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図７２に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図７３に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図７４に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図４６に示した撮像装置の他の例を表す断面模式図である。 図７６に示した撮像装置への入力信号の経路について説明するための模式図である。 図７６に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図４９に示した撮像装置の他の例を表す断面模式図である。 図４に示した等価回路の他の例を表す図である。 図５０等に示した画素分離部の他の例を表す平面模式図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図８２に示した撮像システムの撮像手順の一例を表す図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
本技術は、撮像装置に適用できるため、ここでは、撮像装置に本技術を適用した場合を例に挙げて説明を行う。なおここでは、撮像装置を例に挙げて説明を続けるが、本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置、携帯電話機などの撮像機能を有する携帯端末装置、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換領域）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。
そして、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８がバスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
表示部１５は、液晶表示部や有機ＥＬ（electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ＨＤＤ（Hard Disk Drive）やメモリカード等の記録媒体に記録する。
操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
＜撮像素子の構成＞
図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。
撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図３の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばＤＳＰ（Digital Signal Processor）やソフトウエアによる処理でも良いし、撮像素子１２と同じ基板上に搭載しても良い。
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行われる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行われる。
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログーデジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
＜単位画素の構造＞
次に、画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。以下に説明する画素５０によると、Ｓｉ（シリコン）基板（図３においては、Ｓｉ基板７０）の光入射側のピニングが弱体化し、発生した電荷がフォトダイオード（図３においては、ＰＤ７１）に流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性を低減させることができる。
＜第１の実施の形態における画素の構成例＞
図３は、本技術が適用された画素５０の第１の実施の形態における画素５０ａの垂直方向の断面図であり、図４は、画素５０ａの表面側の平面図である。なお、図３は、図４中の線分Ｘ−Ｘ’の位置に対応するものである。
以下に説明する画素５０は、裏面照射型である場合を例に挙げて説明を行うが、表面照射型に対しても本技術を適用することはできる。
図３に示した画素５０は、Ｓｉ基板７０の内部に形成された各画素の光電変換素子であるＰＤ（フォトダイオード）７１を有する。ＰＤ７１の光入射側（図中、下側であり、裏面側となる）には、Ｐ型領域７２が形成され、そのＰ型領域７２のさらに下層には、平坦化膜７３が形成されている。このＰ型領域７２と平坦化膜７３の境界を、裏面Ｓｉ界面７５とする。
平坦化膜７３には、遮光膜７４が形成されている。遮光膜７４は、隣接する画素への光の漏れ込みを防止するために設けられ、隣接するＰＤ７１の間に形成されている。遮光膜７４は、例えば、Ｗ（タングステン）等の金属材から成る。
平坦化膜７３上であり、Ｓｉ基板７０の裏面側には、入射光をＰＤ７１に集光させるＯＣＬ（オンチップレンズ）７６が形成されている。ＯＣＬ７６は、無機材料で形成することができ、例えば、ＳｉＮ、ＳｉＯ、ＳｉＯｘＮｙ（ただし、０＜ｘ≦１、０＜ｙ≦１である）を用いることができる。
図３では図示していないが、ＯＣＬ７６上にカバーガラスや、樹脂などの透明板が接着されている構成とすることもできる。また、図３では図示していないが、ＯＣＬ７６と平坦化膜７３との間にカラーフィルタ層を形成した構成としても良い。またそのカラーフィルタ層は、複数のカラーフィルタが画素毎に設けられており、各カラーフィルタの色は、例えば、ベイヤ配列に従って並べられているように構成することができる。
ＰＤ７１の光入射側の逆側（図中、上側であり、表面側となる）には、アクティブ領域（Pwell）７７が形成されている。アクティブ領域７７には、画素トランジスタ等を分離する素子分離領域（以下、ＳＴＩ（Shallow Trench Isolation）と称する）７８が形成されている。
Ｓｉ基板７０の表面側（図面上側）であり、アクティブ領域７７上には、配線層７９が形成されており、この配線層７９には、複数のトランジスタが形成されている。図３では、転送トランジスタ８０が形成されている例を示した。転送トランジスタ（ゲート）８０は、縦型トランジスタで形成されている。すなわち、転送トランジスタ（ゲート）８０は、縦型トランジスタトレンチ８１が開口され、そこにＰＤ７１から電荷を読み出すための転送ゲート（TG）８０が形成されている。
さらに、Ｓｉ基板７０の表面側にはアンプ（AMP）トランジスタ、選択（SEL）トランジスタ、リセット（RST）トランジスタ等の画素トランジスタが形成されている。これらのトランジスタの配置については、図４を参照して説明し、動作については、図５の回路図を参照して説明する。
画素５０a間には、トレンチが形成されている。このトレンチを、ＤＴＩ（Deep Trench Isolation)８２と記述する。このＤＴＩ８２は、隣接する画素５０ａ間に、Ｓｉ基板７０を深さ方向（図中縦方向であり、表面から裏面への方向）に貫く形状で形成される。また、ＤＴＩ８２は、隣接する画素５０ａに不要な光が漏れないように、画素間の遮光壁としても機能する。
ＰＤ７１とＤＴＩ８２との間には、ＤＴＩ８２側からＰＤ７１に向かって順にＰ型固相拡散層８３とＮ型固相拡散層８４が形成されている。Ｐ型固相拡散層８３は、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されている。Ｎ型固相拡散層８４は、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接するまで形成されている。
なお、固相拡散層とは、不純物ドーピングによるＰ型層とＮ型層の形成を、後述する製法によって形成した層を指すが、本技術では固相拡散による製法に限られず、イオン注入などの別の製法によって生成されたＰ型層とＮ型層をＤＴＩ８２とＰＤ７１との間にそれぞれ設けてもよい。また、実施の形態におけるＰＤ７１はＮ型領域で構成されている。光電変換は、これらＮ型領域の一部、または全てにおいて行われる。
Ｐ型固相拡散層８３は裏面Ｓｉ界面７５に接するまで形成されているが、Ｎ型固相拡散層８４は裏面Ｓｉ界面７５に接しておらず、Ｎ型固相拡散層８４と裏面Ｓｉ界面７５の間に間隔が設けられている。
このような構成により、Ｐ型固相拡散層８３とＮ型固相拡散層８４のＰＮ接合領域は強電界領域を成し、ＰＤ７１にて発生された電荷を保持するようにされている。このような構成によれば、ＤＴＩ８２に沿って形成したＰ型固相拡散層８３とＮ型固相拡散層８４が強電界領域を成し、ＰＤ７１にて発生された電荷を保持することができる。
仮に、Ｎ型固相拡散層８４が、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されていた場合、光の入射面側であるＳｉ基板７０の裏面Ｓｉ界面７５とＮ型固相拡散層８４が接する部分で、電荷のピニングが弱体化してしまうため、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまい、例えば、白点が生じたり、暗電流が発生したりしてしまう可能性がある。
しかしながら、図３に示した画素５０ａにおいては、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５とは接しない構成とされ、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接する形成とされている。このような構成とすることで、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
また、図３に示した画素５０ａは、ＤＴＩ８２の内壁に、ＳｉＯ２から成る側壁膜８５が形成され、その内側にはポリシリコンから成る充填剤８６が埋め込まれている。
第１の実施の形態における画素５０ａは、裏面側にＰ型領域７２が設けられており、ＰＤ７１およびＮ型固相拡散層８４が裏面Ｓｉ界面７５付近に存在しないような構成とされている。これにより、裏面Ｓｉ界面７５付近におけるピニングの弱体化が生じないので、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを抑止することができる。
なお、ＤＴＩ８２については、側壁膜８５に採用したＳｉＯ２の代わりＳｉＮを採用してもよい。また、充填剤８６に採用したポリシリコンの代わりにドーピングポリシリコンを用いてもよい。ドーピングポリシリコンを充填した場合、または、ポリシリコンを充填した後にＮ型不純物またはＰ型不純物をドーピングした場合には、そこに負バイアスを印加すれば、ＤＴＩ８２の側壁のピニングを強化することができるので、Dark特性をさらに改善することができる。
図４、図５を参照し、画素５０ａに形成されているトランジスタの配置と、各トランジスタの動作について説明する。図４は、画素アレイ部４１（図２）に配置されている３×３の９画素５０ａを表面側（図３において、図中上側）から見たときの平面図であり、図５は、図４に示した各トランジスタの接続関係を説明するための回路図である。
図４中、１つの四角形は、１画素５０ａを表す。図４に示したように、ＤＴＩ８２は、画素５０a（画素５０ａに含まれるＰＤ７１）を取り囲むように形成されている。また、画素５０ａの表面側には、転送トランジスタ（ゲート）８０、ＦＤ（フローティングディフュージョン)９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。
ＰＤ７１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。ＰＤ７１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ８０を介して、ＦＤ９１に接続されている。
転送トランジスタ８０は、転送信号TRによりオンされたとき、ＰＤ７１で生成された電荷を読み出し、ＦＤ９１に転送する。
ＦＤ９１は、ＰＤ７１から読み出された電荷を保持する。リセットトランジスタ９２は、リセット信号RSTによりオンされたとき、ＦＤ９１に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、ＦＤ９１の電位をリセットする。
増幅トランジスタ９３は、ＦＤ９１の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ９３は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、ＦＤ９１に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ９３から選択トランジスタ９４と垂直信号線４７を介してカラム処理部４３（図２）に出力される。
選択トランジスタ９４は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介してカラム処理部４３に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の画素駆動線４６に対応する。
画素５０ａは、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
＜ＤＴＩ８２周辺の製造方法＞
図６は、ＤＴＩ８２周辺の製造方法を説明するための図である。
Ｓｉ基板７０にＤＴＩ８２を開口するに際しては、図６のＡに示されるように、Ｓｉ基板７０上のＤＴＩ８２を形成する位置以外をＳｉＮとＳｉＯ２を用いたハードマスクで覆い、ハードマスクによって覆われていない部分をドライエッチングによりＳｉ基板７０の所定の深さまで垂直方向に溝が開口される。
次に、開口された溝の内側にＮ型の不純物であるＰ（リン）を含むＳｉＯ２膜を成膜してから熱処理を行い、ＳｉＯ２膜からＳｉ基板７０側にＰ（リン）をドーピング(以下、固相拡散と称する)させる。
次に、図６のＢに示されるように、開口した溝の内側に成膜したＰを含むＳｉＯ２膜を除去してから、再び熱処理を行い、Ｐ（リン）をＳｉ基板７０の内部にまで拡散させることによって、現状の溝の形状にセルフアラインされたＮ型固相拡散層８４が形成される。この後、ドライエッチングにより溝の底部がエッチングされることにより、深さ方向に延長される。
次に、図６のＣに示されるように、延長した溝の内側にＰ型の不純物であるＢ（ボロン）を含むＳｉＯ２膜が成膜されてから熱処理が行われ、ＳｉＯ２膜からＳｉ基板７０側にＢ（ボロン）が固相拡散されることにより、延長された溝の形状にセルフアラインされたＰ型固相拡散層８３が形成される。
この後、溝の内壁に成膜されているＢ（ボロン）を含むＳｉＯ２膜が除去される。
次に図６のＤに示されるように、開口されている溝の内壁にＳｉＯ２から成る側壁膜８５を成膜し、ポリシリコンを充填してＤＴＩ８２を形成する。その後、画素トランジスタや配線が形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化されるとき、ＤＴＩ８２の底部はＰ型固相拡散層８３を含めて同時に薄膜化される。この薄膜化は、Ｎ型固相拡散層８４に達しない深さまで行うものとする。
以上の工程を経ることにより、裏面Ｓｉ界面７５に接していないＮ型固相拡散層８４と、裏面Ｓｉ界面７５に接しているＰ型固相拡散層８３とから成る強電界領域をＰＤ７１に隣接して形成することができる。
＜第２の実施の形態＞
図７は、本技術が適用された第２の実施の形態における画素５０ｂの垂直方向の断面図である。
第２の実施の形態では、ＤＴＩ８２がＳＴＩ７８に形成されている点が、第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様であり、同様の部分には、同一の符号を付し、適宜説明を省略する。この後の画素５０の説明においても、第１の実施の形態における画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜説明を省略する。
図７に示した画素５０ｂにおいては、アクティブ領域７７に形成されているＳＴＩ７８ｂが、ＤＴＩ８２ｂが形成される部分まで形成（画素５０ｂの端部まで形成）されている。そして、そのＳＴＩ７８ｂの下部にＤＴＩ８２ｂが形成されている。
換言すれば、ＤＴＩ８２ｂが形成されている部分に、ＳＴＩ７８ｂが形成され、ＳＴＩ７８ｂとＤＴＩ８２ｂが接するような位置に、ＳＴＩ７８ｂとＤＴＩ８２ｂが形成されている。
このような形成とすることで、ＳＴＩ７８ｂとＤＴＩ８２ｂを別の位置に形成する場合（例えば、第１の実施の形態における画素５０ａ（図３））と比べ、画素５０ｂを小型化することが可能となる。
また第２の実施の形態における画素５０ｂによっても、第１の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果を得ることができる。
＜第３の実施の形態＞
図８は、本技術が適用された第３の実施の形態における画素５０ｃの垂直方向の断面図である。
第３の実施の形態では、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側に充填剤８６ｃとしてＳｉＯ２が充填されている点が第１、第２の実施の形態における画素５０ａ、画素５０ｂと異なる。
第１の実施の形態における画素５０ａは、ＤＴＩ８２の側壁にＳｉＯ２の側壁膜８５が形成され、ポリシリコンが充填されている構成とされているのに対し第３の実施の形態における画素５０ｃは、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側にＳｉＯ２が充填されている。
ＤＴＩ８２ｃの側壁に形成する負の固定電荷を有する膜１０１は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、もしくは酸化チタン（ＴｉＯ2）膜で形成することができる。上記した種類の膜は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があり、そのため、成膜方法が確立されているので容易に成膜することができる。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられるが、原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ2層を同時に１ｎｍ程度形成することができるので好適である。
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等があげられる。
さらに、上記負の固定電荷を有する膜１０１は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
上記負の固定電荷を有する膜１０１は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。ただし、白点等の画像欠陥を生じさせないようにするために、上記シリコンや窒素等の添加物は、上記負の固定電荷を有する膜１０１の表面、すなわち上記ＰＤ７１側とは反対側の面に添加されていることが好ましい。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
第３の実施の形態では、ＤＴＩ８２のトレンチ側壁のピニングを強化することが可能である。よって、例えば、第１の実施の形態における画素５０ａと比較したとき、画素５０ｃによれば、Dark特性が悪化するようなことをより確実に防ぐことが可能となる。
第３の実施の形態におけるＤＴＩ８２を形成するために、図６のＤに示された状態から裏面側を、充填剤８６として充填されたポリシリコンが露出するまで研磨された後に、フォトレジストとウェットエッチングにより溝内部の充填剤８６（ポリシリコン）と側壁膜８５（ＳｉＯ２）を除去し、膜１０１を成膜してからＳｉＯ２を溝に充填すればよい。
なお、充填剤としてＳｉＯ２の代わりに、溝の内部をＷ（タングステン）等の金属材で充填してもよい。この場合、斜め方向からの入射光に対するＤＴＩ８２での光透過が抑制されるので混色を改善することができる。
＜第４の実施の形態＞
図９は、本技術が適用された第４の実施の形態における画素５０ｄの垂直方向の断面図である。
第４の実施の形態では、ＤＴＩ８２に沿って形成されているＮ型固相拡散層８４ｄが、Ｓｉ基板７０の深さ方向に濃度勾配を持っている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
第１の実施の形態における画素５０ａのＮ型固相拡散層８４のＮ型の不純物の濃度は、深さ方向に関係なく、一定の濃度とされていたのに対し、第４の実施の形態における画素５０ｄのＮ型固相拡散層８４ｄのＮ型の不純物の濃度は、深さ方向に依存した異なる濃度とされている。
すなわち、画素５０ｄのＮ型固相拡散層８４ｄの表面側に近いＮ型固相拡散層８４ｄ−１は、Ｎ型の不純物の濃度が濃く、裏面側に近いＮ型固相拡散層８４ｄ−２は、Ｎ型の不純物の濃度が薄く形成されている。
第４の実施の形態における画素５０ｄは、第１の実施の形態における画素５０ａと同様の効果が得られることに加えて、Ｎ型固相拡散層８４ｄに濃度勾配を設けたことにより、裏面側のポテンシャルが浅くなり、電荷を読み出し易くすることできるという新たな効果を得ることもできる。
Ｎ型固相拡散層８４ｄに濃度勾配を設けるには、例えば、ＤＴＩ８２の溝を開口する際に溝の側壁にエッチングダメージが入るので、そのダメージ量による固相拡散ドーピング量の違いを利用することができる。
なお、Ｎ型固相拡散層８４ｄに濃度勾配を設ける代わりに、表面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度を薄くし、裏面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度が濃くなるように形成するようにしてもよい。この場合にも、Ｎ型固相拡散層８４ｄに濃度勾配を設けた場合と同様の効果を得ることができる。
また、Ｎ型固相拡散層８４ｄとＰ型固相拡散層８３ｄの両方に、それぞれ濃度勾配を持たせてもよい。
＜第５の実施の形態＞
図１０は、本技術が適用された第５の実施の形態における画素５０ｅの垂直方向の断面図である。
第５の実施の形態における画素５０ｅは、ＤＴＩ８２ｅの内壁に形成されているＳｉＯ２から成る側壁膜８５ｅが、第１の実施の形態における画素５０ｅの側壁膜８５と比較して厚く形成されている点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。
ＳｉＯ２は、Ｓｉに比較して光の屈折率が低いので、Ｓｉ基板７０に入射した入射光は、スネルの法則に従って反射して隣接画素５０に光が透過することが抑制されるが、側壁膜８５の膜厚が薄いとスネルの法則が完全に成り立たずに透過光が増えてしまう可能性がある。
第５の実施の形態における画素５０ｅの側壁膜８５ｅの膜厚は、厚く形成されているため、スネルの法則からの乖離を少なくすることができ、入射光の側壁膜８５ｅでの反射が増えて隣接画素５０ｅへの透過を減らすことができる。よって、第５の実施の形態における画素５０ｅは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、斜め入射光に起因する隣接画素５０ｅへの混色を抑止することができるという効果も得ることができる。
＜第６の実施の形態＞
図１１は、本技術が適用された第６の実施の形態における画素５０ｆの垂直方向の断面図である。
第６の実施の形態における画素５０ｆは、ＰＤ７１と裏面Ｓｉ界面７５の間の領域１１１にＰ型不純物をドーピングすることにより、Ｓｉ基板７０におけるＰ型不純物の濃度が表面側よりも裏面側が濃くなるように濃度勾配が設けられている点が、第１の実施の形態の画素５０ａと異なり、その他の構成は第１の実施の形態の画素５０ａと同様である。
第１の実施の形態の画素５０ａは、図３を再度参照するに、Ｓｉ基板７０に濃度勾配が無く、裏面Ｓｉ界面７５との間に、Ｐ型領域７２が形成されていた。第６の実施の形態における画素５０ｆは、Ｓｉ基板７０に濃度勾配が設けられている。その濃度勾配は、Ｐ型不純物の濃度が表面側よりも裏面側（Ｐ型領域１１１側）が濃くなるような濃度勾配とされている。
このような濃度勾配を有する第６の実施の形態における画素５０ｆによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、電荷を読み出し易くなるというさらなる効果を得ることができる。
＜第７の実施の形態＞
図１２は、本技術が適用された第７の実施の形態における画素５０ｇの垂直方向の断面図である。
第７の実施の形態のおける画素５０ｇは、第１の実施の形態における画素５０ａと比較して、Ｓｉ基板７０の厚さが厚くなっており、Ｓｉ基板７０の厚さが厚くなるに伴い、ＤＴＩ８２などの深く形成されている点が、画素５０ａと異なる。
第７の実施の形態のおける画素５０ｇは、Ｓｉ基板７０ｇが厚く形成されている。Ｓｉ基板７０ｇが厚く形成されていることに伴い、ＰＤ７１ｇの面積（体積）が増加し、ＤＴＩ８２ｇも深く形成される。またＤＴＩ８２ｇが深く形成されるのに伴い、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇも深く（広く）形成される。
Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇが広くなることで、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇから構成されるＰＮ接合領域の面積が広くなる。よって、第７の実施の形態における画素５０ｇは、第１の実施の形態における画素５０ｇと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、さらに飽和電荷量Qsを増加させることができる。
＜第８の実施の形態＞
図１３は、本技術が適用された第８の実施の形態における画素５０ｈの垂直方向の断面図である。
第８の実施の形態における画素５０ｈは、図１２に示した第７の実施の形態における画素５０ｇと同じく、Ｓｉ基板７０ｇの深さ方向の長さが延長された画素とされている。
さらに画素５０ｒにおいては、ＰＤ７１に対し、その裏面側にイオン注入によりＰ型領域１２１−１、Ｎ型領域１２２、およびＰ型領域１２１−２が形成されている。Ｐ型領域１２１−１、Ｎ型領域１２２、およびＰ型領域１２１−２で形成されるＰＮ接合部には、強電界が生じるため、電荷を保持することができる。
よって、第８の実施の形態における画素５０ｈは、第７の実施の形態における画素５０ｇと同様の効果が得られることに加えて、さらに飽和電荷量Qsを増加させることができる。
＜第９の実施の形態＞
図１４は、本技術が適用された第９の実施の形態における画素５０ｉの垂直方向の断面図である。
第９の実施の形態における画素５０ｉは、Ｓｉ基板７０の表面側にMOSキャパシタ１３１および画素トランジスタ（不図示）が形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
通常、ＰＤ７１の飽和電荷量Qsを大きくしても、変換効率を下げないと垂直信号線VSL（図２に示した垂直信号線４７）の振幅リミットで出力が制限されてしまい、増加された飽和電荷量Qsを生かしきることが困難である。
ＰＤ７１の変換効率を下げるためには、ＦＤ９１（図４）に容量を付加する必要がある。そこで、第９の実施の形態における画素５０ｉは、MOSキャパシタ１３１がＦＤ９１（図１１では不図示）に付加する容量として追加された構成とされている。
第９の実施の形態における画素５０ｉは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＦＤ９１にMOSキャパシタ１３１を付加したことにより、ＰＤ７１の変換効率を下げることができ、増加された飽和電荷量Qsを生かしきることができる構成とすることができる。
＜第１０の実施の形態＞
図１５は、本技術が適用された第１０の実施の形態における画素５０ｊの垂直方向の断面図である。
第１０の実施の形態における画素５０ｊは、アクティブ領域７７に形成されているウェルコンタクト部１５１に２つのコンタクト１５２が形成され、コンタクト１５２は、Ｃｕ配線１５３と接続されている点が第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
このように、ウェルコンタクト部１５１を備える構成とすることもできる。なお、図１５では、２つのコンタクト１５２が形成されている例を示したが、ウェルコンタクト部１５１に２以上のコンタクト１５２を形成してもよい。
第１０の実施の形態における画素５０ｊによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、重欠陥歩留まりを改善することができる。
＜第１１の実施の形態＞
図１６は、本技術が適用された第１１の実施の形態における画素５０ｋの垂直方向断面図と平面図を表す。
第１１の実施の形態における画素５０ｋは、縦型トランジスタトレンチ８１ｋが画素５０ｋの中央に開口されて転送トランジスタ（ゲート）８０ｋが形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
図１６に示した画素５０ｋは、転送トランジスタ（ゲート）８０ｋが、ＰＤ７１の各外周から等距離に位置した状態で形成されている。よって、第１１の実施の形態における画素５０ｋによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、転送トランジスタ（ゲート）がＰＤ７１の各外周から等距離に存在することになるので、電荷の転送を改善することができる。
＜第１２の実施の形態＞
図１７は、本技術が適用された第１２の実施の形態における画素５０ｍの垂直方向断面図と平面図を表す。
第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１−１，８１−２によって形成されている点が、第１の実施の形態における画素５０ａと異なり、他の点は同様に構成されている。
第１の実施の形態における画素５０ａ（図３）は、転送トランジスタ８０が１本の縦型トランジスタトレンチ８１を備える構成とされていたが、第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１−１，８１−２によって形成されている。
このように、２本の縦型トランジスタトレンチ８１−１，８１−２を備える構成とすることで、転送トランジスタ８０ｋの電位を変えたときの２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２に挟まれた領域のポテンシャルの追随性が向上する。よって、変調度を上げることができる。この結果、電荷の転送効率を改善することができる。
また、第１の実施の形態における画素５０ａと同様の効果も得られる。
なお、ここでは、転送トランジスタ８０ｋが、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２を備える例を示して説明を行ったが、各画素領域に２本以上の縦型トランジスタトレンチ８１が形成されるようにしても良い。
また、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２が同一の大きさ（長さ、太さ）で形成されている例を示したが、複数の縦型トランジスタトレンチ８１が形成される場合、異なる大きさの縦型トランジスタトレンチ８１が形成されるようにしても良い。例えば、２本の縦型トランジスタトレンチ８１−１と縦型トランジスタトレンチ８１−２のうち、一方を他方よりも長く形成したり、一方を他方よりも太く形成したりしても良い。
＜第１３の実施の形態＞
図１８は、本技術が適用された第１３の実施の形態における画素５０ｎの垂直方向の断面図である。
第１３の実施の形態における画素５０ｎは、遮光膜７４の構成が、第１の実施の形態における画素５０ａと異なり、他の構成は同様とされている。
第１３の実施の形態における画素５０ｎは、ＤＴＩ８２ｎの上側と下側に、それぞれ遮光膜７４ｎ−１と遮光膜７４ｎ−２が形成されている。第１の実施の形態における画素５０ａ（図３）は、ＤＴＩ８２の裏面側（図面下側）に、その裏面側を覆う遮光膜７４が形成されていたが、画素５０ｎ（図１８）は、その遮光膜７４と同じ金属材（例えば、タングステン）により、ＤＴＩ８２ｎの内部が充填されているとともに、Ｓｉ基板７０の表面側（図面上側）も覆われている。
すなわち、各画素領域の裏面以外（光入射面以外）が金属材で囲まれた構成とされている。ただし、画素５０ｎを、画素５０ｎの裏面以外を金属材で囲んだ構成とした場合、遮光膜７４ｎ−２の、転送トランジスタ８０ｎが位置する部分は開口され、外部との接続用の端子が形成されるなど、必要な箇所には、適宜開口部分が設けられている。
なお、遮光膜７４等には、タングステン（Ｗ）以外の金属材を用いてもよい。
第１３の実施の形態における画素５０ｎによれば、入射光が隣接画素５０ｎに漏れ出すことを防ぐことができるため混色を抑止することができる。
また、裏面側から入射して光電変換されずに表面側に到達した光は、金属材（遮光膜７４ｎ−２）により反射されて再びＰＤ７１に入射される構成とすることができる。よって、第１３の実施の形態における画素５０ｎでは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＰＤ７１の感度をより向上させることができる。
＜第１４の実施の形態＞
図１９は、本技術が適用された第１４の実施の形態における画素５０ｐの垂直方向の断面図である。
第１４の実施の形態における画素５０ｐは、裏面側に形成されているＰ型固相拡散層８３ｐや側壁膜８５ｐの形状が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
画素５０ｐの裏面側のＰ型固相拡散層８３ｐは、Ｎ型固相拡散層８４ｐの下側に張り出すような形状で形成されている。画素５０ｐは、Ｐ型領域７２ｐの端部に、Ｐ型領域７２ｐ内に張り出すような形状で形成されているＰ型固相拡散層８３ｐを有する。またＰ型固相拡散層８３ｐ内に形成されている側壁膜８５ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。さらに、側壁膜８５ｐ内に形成されている充填剤８６ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。
このような形状とすることで、Ｎ型固相拡散層８４ｐが、Ｓｉ基板７０の裏面Ｓｉ界面７５とより確実に接しない構成とすることができる。よって、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
Ｎ型固相拡散層８４ｐを形成する際、その深さや濃度にはばらつきがある可能性がある。例えば、Ａ画素５０のＮ型固相拡散層８４の深さは、Ｂ画素５０のＮ型固相拡散層８４の深さよりも深く形成されるといったようなばらつきがある可能性がある。この場合、深く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。
また、例えば、Ａ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度が、Ｂ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度よりも濃く形成されるといったようなばらつきがある可能性がある。この場合、濃く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。
画素５０ｐにおいては、Ｎ型固相拡散層８４ｐの裏面Ｓｉ界面７５側には、Ｐ型領域７２ｐだけでなく、Ｐ型固相拡散層８３ｐが、張り出すような形でＮ型固相拡散層８４ｐの下側にも形成されているため、仮に、上記したように、Ｎ型固相拡散層８４ｐの深さや濃度にばらつきが発生しても、そのばらつきを吸収し、確実に、Ｐ型固相拡散層８３ｐにて、Ｓｉ基板７０の裏面Ｓｉ界面７５にＮ型固相拡散層８４ｐが接するようなことを防ぐことができる。
第１４の実施の形態における画素５０ｐは、第１の実施の形態における画素５０ａと同様の効果を得られる。
＜強電界領域の形状について＞
上記した第１乃至第１４の実施の形態における画素５０は、例えば、図２０に示したように、平面視において、ＤＴＩ８２に取り囲まれるように形成されている。ＤＴＩ８２の側壁には、Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されることによるＰＮ接合領域が形成されており、このＰＮ接合領域は、強電界領域を形成している。なお、上記および以下の説明において、ＰＮ接合領域は、Ｐ型固相拡散層８３とＮ型固相拡散層８４のみから構成されている場合を含むのはもちろんであるが、そのＰ型固相拡散層８３とＮ型固相拡散層８４との間に空乏層領域が存在している場合も含まれる。
図２０に示したように、ＰＤ７１は、Ｎ型固相拡散層８４で囲まれている。そのＮ型固相拡散層８４は、Ｐ型固相拡散層８３で囲まれている。さらに、Ｐ型固相拡散層８３は、ＤＴＩ８２で囲まれている。
上記したように、Ｐ型固相拡散層８３とＮ型固相拡散層８４によりＰＮ接合領域が形成され、強電界領域が、ＰＤ７１の周りに形成されていることにより、飽和電荷量を向上させることができる。平面視において、図２０に示したように、ＰＮ接合領域を直線形状で形成する場合よりも飽和電荷量をさらに向上させるＰＮ接合領域の形状について以下に説明を加える。
以下に、強電界領域の形状に関して第１５乃至第１９の実施の形態として説明するが、この第１５乃至第１９の実施の形態のいずれかの実施の形態と、上記した第１乃至第１４の実施の形態のいずれかを組み合わせることが可能である。
また、上述および以下に説明において、ＰＮ接合領域は、ＤＴＩ８２側からＰＤ７１側にＰ型固相拡散層８３、Ｎ型固相拡散層８４の順で配置されている場合を例に挙げて説明するが、ＰＤ７１の構成によっては、ＤＴＩ８２側からＰＤ７１側にＮ型固相拡散層８４、Ｐ型固相拡散層８３の順で配置されているＰＮ接合領域であっても良い。ＤＴＩ８２の側壁に設けられているＰＮ接合領域は、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成され、第１の不純物をＮ型の不純物とし、第２の不純物をＰ型の不純物とした場合、または第１の不純物をＰ型の不純物とし、第２の不純物をＮ型の不純物とした場合に、本技術を適用できる。
また、上記および以下に説明するＰ型またはＮ型とは、所定の材料に対して、Ｐ型として機能するまたはＮ型として機能する場合を表すとする。ここでは、Ｓｉ基板７０を用いた画素を例に挙げて説明しているため、Ｓｉ（シリコン）に対して、Ｐ型として機能する不純物をＰ型の不純物とし、Ｎ型として機能する不純物をＮ型の不純物として扱う場合を例に挙げて説明を行う。
＜第１５の実施の形態＞
図２１は、本技術が適用された第１５の実施の形態における画素５０ｑの水平方向の断面図（平面図）である。
第１５の実施の形態における画素５０ｑは、ＰＤ７１ｑを囲む強電界領域に凹凸がある形状とされている。図２１に示した画素５０ｑを参照するに、画素５０ｑに含まれるＰＤ７１ｑ−１に注目したとき、ＰＤ７１ｑ−１を囲む辺のＤＴＩ８２ｑは、凸部（凹部）を有する形状で形成されている。
ここでは、凸部と記述して説明を続けるが、基準とする辺をどこにするかにより、基準とした辺に対して凸となるか凹であるかは異なる。ここでは、ＤＴＩ８２ｑのうち直線形状で連続的に形成されている部分（図２０でＤＴＩ８２として記述した部分）を基準とし、その基準としたＤＴＩ８２ｑに対して突起している部分を凸部として記述し、説明を続ける。
ＤＴＩ８２ｑの形状に合わせて、Ｐ型固相拡散層８３ｑも凸部を有する形状で形成されている。さらに、Ｐ型固相拡散層８３ｑの形状に合わせて、Ｎ型固相拡散層８４ｑも凸部（Ｐ型固相拡散層８３ｑの凸部の部分は、Ｎ型固相拡散層８４ｑの凹部となる）を有する形状で形成されている。
Ｐ型固相拡散層８３ｑに凸部を設けることで、Ｎ型固相拡散層８４ｑと接する面積を増やすことができる。Ｐ型固相拡散層８３ｑとＮ型固相拡散層８４ｑから形成されるＰＮ接合領域が増すことになるため、強電界領域が増すことになる。強電界領域が大きくなることで、強電界領域で保持できる電荷量が増え、飽和電荷量を向上させることができる。
図２１に示した画素５０ｑでは、例えば、ＰＤ７１ｑ−１を囲む４辺のうちの左側に形成されているＤＴＩ８２ｑ−１の辺には、３つの凸部が形成されている例を示した。この凸部の数は、一例であり、１以上形成されていれば良い。また、形状も、四角形状ではなく、他の形状であっても良い。他の形状としては、第１６の実施の形態として後述するような三角形状であっても良い。
また、図２１に示した画素５０ｑでは、ＰＤ７１ｑ−１を囲む４辺にそれぞれ３個の凸部が形成されている例を示したが、４辺のうちの少なくとも１辺に凸部が形成されている構成とすることも可能である。例えば、図２２に示した画素５０ｑのように、ＰＤ７１ｑを囲む４辺のうちの１辺に、凸部が形成されている構成とすることも可能である。
図２２に示した画素５０ｑは、画素５０ｑに含まれるＰＤ７１ｑ−１に注目したとき、左側のＤＴＩ８２ｑ−１に凸部が形成され、右側のＤＴＩ８２ｑ−２、上側のＤＴＩ８２ｑ−１１、および下側のＤＴＩ８２ｑ−１２には、凸部は形成されていない。このように、ＰＤ７１ｑを囲む４辺のうちの１辺に凸部が形成され、強電界領域が他の強電界領域よりも大きく形成されている構成とすることも可能である。
また、図示はしないが、４辺のうちの２辺または３辺に、凸部を設ける構成としても良い。
凸部を設けることで、強電界領域を大きくすることができるが、ＰＤ７１ｑの受光面積が小さくなる可能性がある。凸部の大きさは、ＰＤ７１ｑの大きさとの関係で設定することができる。また、凸部の大きさは、上記したように、凸部を設ける辺（１乃至４辺のうちの何辺に設けるか）を設定することで調整することができる。また、凸部自体の大きさを調整することでも、強電界領域の大きさを調整することができる。
図２３を参照し、凸部の大きさについて説明を加える。図２３では、ＰＤ７１を囲む１辺を例に挙げて説明する。図２３のＡは、図２０に示した凸部が形成されていない場合の１辺を示し、図２３のＢは、図２１または図２２に示した凸部が形成されている場合の１辺を示す。なお、図２３を参照した説明においては、層の厚さについては考慮せずに説明する。
図２３のＡを参照するに、凸部が形成されていない場合、ＤＴＩ８２は、直線形状で形成され、そのＤＴＩ８２に沿ってＰ型固相拡散層８３が形成されている。このため、Ｐ型固相拡散層８３も、直線形状で形成されている。このＰ型固相拡散層８３の長さを長さＬ１とする。この長さＬ１は、ＰＤ７１の周りに形成されているＤＴＩ８２の上辺と下辺との間の距離に該当する。
図２３のＢを参照し、凸部が形成されている場合について説明を加える。図２３のＢでは、１辺に１つの凸部が形成されている場合を例に挙げて説明を加える。図２３のＢを参照するに、ＤＴＩ８２ｑは、直線に１つの凸部がある形状で形成され、そのＤＴＩ８２ｑに沿ってＰ型固相拡散層８３ｑが形成されている。このため、Ｐ型固相拡散層８３ｑも、直線と１つの凸部が合わさった形状で形成されている。
このＰ型固相拡散層８３ｑの凸部の高さに該当する部分の長さを長さＬ２とする。この長さＬ２は、Ｐ型固相拡散層８３ｑの直線形状に形成されている部分から、凸部の先端の部分までの長さに該当する。凸部を有するＰ型固相拡散層８３ｑの長さは、図２３のＢに示したように、長さ（Ｌ１＋２×Ｌ２）となる。
Ｐ型固相拡散層８３に凸部を形成しない構造とＰ型固相拡散層８３に１つの凸部を形成した構造を比較した場合、凸部を１つ設けることで、（２×Ｌ２）分だけＰ型固相拡散層８３の長さが長くなる。Ｐ型固相拡散層８３の長さは、Ｎ型固相拡散層８４ｑ（図２３のＢでは不図示）と接している部分の長さと等しい。よって、凸部を１つ設けることで、（２×Ｌ２）分だけＰ型固相拡散層８３とＮ型固相拡散層８４が接する部分が長くなり、ＰＮ接合面積が増え、強電界領域を大きくすることができる。
凸部を複数設けることで、Ｐ型固相拡散層８３とＮ型固相拡散層８４の接合領域を拡大させることができ、強電界領域を大きくすることができる。
凸部の長さＬ２は、画素５０ｑの大きさにもよるが、例えば、１０ｎｍ以上に設定することができる。また、凸部が形成されていないＰ型固相拡散層８３の長さＬ１を１とした場合、凸部が形成されているＰ型固相拡散層８３ｑの長さＬ３は、所定の値以上、例えば、１．３倍以上になるように設定される。長さＬ３は、１つの凸部の長さＬ２や、凸部の個数により調整することができる。
このように、Ｐ型固相拡散層８３ｑの長さＬ３を、ＰＤ７１ｑを囲む４辺のうちの平行に配置されている２辺、例えば、ＤＴＩ８２の上辺と下辺の間の長さよりも長くなるように形成することで、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。Ｐ型固相拡散層８３ｑは、ＤＴＩ８２ｑに沿って形成されるため、Ｐ型固相拡散層８３ｑの長さＬ３は、ＤＴＩ８２ｑの側壁の長さに依存するため、ＤＴＩ８２ｑの側壁の長さを、ＰＤ７１ｑを囲むＤＴＩ８２ｕのうちの平行に配置されているＤＴＩ８２ｑの間の長さよりも長く形成することで、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
このように、Ｐ型固相拡散層８３に凸部を形成することで、Ｐ型固相拡散層８３とＮ型固相拡散層８４の接合面積を拡大することができるため、飽和電荷量を向上させることができる。
このように、凸部を形成する場合の強電界領域の製造の仕方について図２４、図２５を参照して説明する。ここでは、図２１に示したＰＤ７１を囲む４辺にそれぞれ凸部を有する構造である場合を例に挙げて説明を続ける。
工程Ｓ５１（図２４）において、ＤＴＩ８２を形成する基板が用意される。基板には、シリコン酸化膜２００が形成され、形成されていた溝には絶縁膜（絶縁材料）２０１が埋められる。シリコン酸化膜２００としては、例えば、LP-TEOSが堆積される。
工程Ｓ５２において、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれる。この工程Ｓ５２において深い溝（ディープトレンチ）が形成される。このディープトレンチの形状は、平面形状では、例えば、図２６に示したような格子状と凸部が合わさった形状となり、深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。
工程Ｓ５３において、ウエハの全面に、ＡＬＤ（Atomic Layer Deposition）方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）２０２が堆積される。この工程Ｓ５３における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＰＳＧ膜２０２が形成される。ここでは、Ｐ（リン）が用いられているため、ＰＳＧ膜２０２は、Ｎ型の膜として成膜される。
工程Ｓ５４において、熱拡散処理が実行される。工程Ｓ５４において、ウエハがアニールされることで、ＰＳＧ膜２０２とＳｉ基板７０が接触している領域では、ＰＳＧ膜２０２からＳｉ基板７０へ、Ｐ（リン）が固相拡散される。その結果、図２０の工程Ｓ５４に示したように、Ｎ型の不純物領域２０３が形成される。このＮ型の不純物領域２０３は、Ｎ型固相拡散層８４ｑとなる領域である。
工程Ｓ５５において、ウエハ上のＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
工程Ｓ５６において、ウエハのディープトレンチの底面のシリコンがドライエッチングによりさらに掘り込まれる。このとき、図２６に示した格子状のトレインの部分と凸部のトレンチの部分の両方が、さらに掘り込まれる。この時点では、図２７に示すように、Ｎ型固相拡散層８４ｑとなる領域が形成されている状態である。図２７に示したＮ型固相拡散層８４ｑは、ＰＤ７１側は、ほぼ直線形状となっている。
工程Ｓ５４においてリンがＳｉ基板７０内に拡散するとき、トレンチ（ＤＴＩ８２ｑ）の凸部の形状や個数に依存し、図２７に示したように、ＰＤ７１側は、ほぼ直線形状になるまで拡散する場合もあり、必ずしも、トレンチの形状と同一の形状に、Ｎ型固相拡散層８４ｑが形成されるとは限らない。図２７に示したようなＮ型固相拡散層８４ｑの形状であっても、図２１に示したようなＮ型固相拡散層８４ｑの形状であっても良く、どちらの形状であっても本技術の適用範囲内であり、どちらの形状であっても、同様の効果を得られる。
工程Ｓ５７（図２５）において、ＡＬＤ（Atomic Layer Deposition）方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）２０５が堆積される。この工程Ｓ５７における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＢＳＧ膜２０５が形成される。ここでは、Ｂ（ボロン）が用いられているため、ＢＳＧ膜２０５は、Ｐ型の膜として成膜される。
工程Ｓ５８において、熱拡散処理が実行される。工程Ｓ５８において、ウエハがアニールされることで、ＢＳＧ膜２０５とＳｉ基板７０が接触している領域では、ＢＳＧ膜２０５からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。その結果、図２５の工程Ｓ５８に示したように、Ｐ型の不純物領域２０６が形成される。このＰ型の不純物領域２０６は、Ｐ型固相拡散層８３ｑ（図２１）となる領域である。
工程Ｓ５９において、ＢＳＧ膜２０５が除去される。ＢＳＧ膜２０５の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
工程Ｓ６０において、トレンチ内に、充填剤８６ｐとして、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
このようにして、図２１または図２２に示したような凸部を有するＰ型固相拡散層８３ｑが形成されることで、強電界領域が拡大された画素５０ｑが形成される。
＜第１６の実施の形態＞
図２８は、本技術が適用された第１６の実施の形態における画素５０ｒの平面図である。
第１６の実施の形態における画素５０ｒは、第１５の実施の形態における画素５０ｑと同じくＰＤ７１ｒを囲む強電界領域に凹凸がある形状とされている。図２８に示した画素５０ｒの凸部は、三角形状である点が、図２１に示した画素５０ｑと異なり、他の点は基本的に同様であるため、重複する説明は省略する。
図２８に示した画素５０ｒでは、ＰＤ７１を囲む４辺のうち２辺に凸部が形成されている例を示した。ＰＤ７１を囲む４辺のうち少なくとも１辺に凸部が形成されている構成とすることができ、４辺のうちの１辺、２辺、３辺または４辺に凸部が形成されている構成とすることができる。
図２８に示した画素５０ｒでは、例えば、ＰＤ７１ｒ−１を囲む４辺のうちの左側に形成されているＤＴＩ８２ｒ−１の辺には、２つの三角形状の凸部が形成されている例を示した。この凸部の数は、一例であり、１以上形成されていれば良い。また、形状も、三角形状であっても、頂点が丸まっていたり、三角を構成する辺が直線でなく曲線であったりしても良い。また、三角形状ではなく、半円や楕円に近い形状や、多角形であっても良い。
三角形状の凸部を形成する場合の凸部の高さは、画素５０ｑの大きさにもよるが、例えば、１０ｎｍ以上に設定することができる。また、図２３を参照して説明した場合と同じく、凸部が形成されていないＰ型固相拡散層８３の長さに対する、凸部が形成されているＰ型固相拡散層８３ｒの長さは、所定の値以上、例えば、１．３倍以上になるように設定される。長さの調整は、１つの凸部の高さや、凸部の個数により調整することができる。
第１６の実施の形態における画素５０ｒも、第１５の実施の形態における画素５０ｑと同じく、Ｐ型固相拡散層８３ｑの長さを、ＰＤ７１ｑを囲む４辺のうちの平行に配置されている２辺の間の長さよりも長くなるように形成することできるため、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。換言すれば、ＤＴＩ８２ｒの側壁の長さを、ＰＤ７１ｒを囲むＤＴＩ８２ｒのうちの平行に配置されているＤＴＩ８２ｒの間の長さよりも長く形成することで、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
このように、凸部を形成する場合の強電界領域の製造の仕方について説明する。図２８に示した画素５０ｒの製造の仕方は、基本的に図２１に示した画素５０ｑと同様であり、図２４、図２５を参照して説明した製造の仕方と同様であるため、同様の部分は説明を省略し、異なる点について説明を加える。
画素５０ｒのように、三角形状の凸部を形成する場合、工程Ｓ５２（図２４）において、ディープトレンチが形成されるときの工程が、２工程に分けられる点が、画素５０ｑ（図２１）を製造する際の工程と異なる。
まず工程Ｓ５２−１として、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれる。この工程Ｓ５２により深い溝（ディープトレンチ）が形成される。このディープトレンチの形状は、平面形状では、例えば、図２９に示したような格子状と凸部が合わさった形状となり、深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。
工程Ｓ５２−２として、さらに、ウェットエッチングにて、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が掘り込まれる。ウェットエッチングにより、特に凸部の部分の形が結晶面で揃うようにエッチングされることで、ディープトレンチの形状は、平面形状では、例えば、図３０に示したような凸部の部分が三角形状に形成された形状となり、深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。
このように、ドライエッチングとウェットエッチングを組み合わせることにより、所望とされる形状、この場合、凸部が三角形状のディープトレンチが形成される。この後の工程にて、Ｎ型固相拡散層８４ｒに該当する領域が形成されたり、Ｐ型固相拡散層８３ｒに該当する領域が形成されたりする工程は、図２４、図２５を参照して説明した場合と同様に行われる。
図３１に、工程Ｓ５６においてディープトレンチの底面のシリコンがドライエッチングによりさらに掘り込まれた後の画素５０ｒの構成を示す。工程Ｓ５６においては、図３０に示した格子状のトレインの部分と三角形状の凸部のトレンチの部分の両方が、さらに掘り込まれる。この時点では、図３１に示すように、Ｎ型固相拡散層８４ｒとなる領域が形成されている状態である。
工程Ｓ５４においてリンがＳｉ基板７０内に拡散するとき、トレンチ（ＤＴＩ８２ｒ）の凸部の形状や個数に依存し、図３１に示したように、トレンチの形状とほぼ同様の形状のＮ型固相拡散層８４ｒが形成される。または、図２７を参照して説明したように、トレンチの凸部の形状や個数に依存し、トレンチの形状と異なり、ＰＤ７１側は、ほぼ直線形状になるまで拡散する場合もある。
よってトレンチの形状と同一の形状に、Ｎ型固相拡散層８４ｒが形成されるとは限らない。トレンチの形状と一致するようなＮ型固相拡散層８４ｒであっても、トレンチの形状とは一致しないＮ型固相拡散層８４ｒの形状であっても良く、どちらの形状であっても本技術の適用範囲内である。
このようにして、図２８に示したような三角形状の凸部を有するＰ型固相拡散層８３ｒが形成されることで、強電界領域が拡大された画素５０ｒが形成される。
＜第１７の実施の形態＞
図３２は、本技術が適用された第１７の実施の形態における画素５０ｓの平面図である。
第１７の実施の形態における画素５０ｓは、第１５の実施の形態における画素５０ｑと同じくＰＤ７１ｒを囲む強電界領域に凹凸がある形状とされている。図３２に示した画素５０ｓは、微細な凹凸が形成されている点が、画素５０ｑと異なる。
図３２を参照するに、画素５０ｓの平面視における構成は、図２０に示した画素５０の平面視における構成と同じく、ＰＤ７１ｓが、ＤＴＩ８２ｓに取り囲まれるように形成され、ＤＴＩ８２ｓの側壁には、Ｐ型固相拡散層８３ｓとＮ型固相拡散層８４ｓが形成されることによるＰＮ接合領域が形成されている。
ＤＴＩ８２ｓを含む部分を拡大すると、図３２の右図に示したようになる。図３２の右図を参照するに、ＤＴＩ８２ｓ−１のＰＤ７１ｓ−１側は、凸凹した形状とされている。この凸凹した形状のＤＴＩ８２ｓ−１の形状と同じく、Ｐ型固相拡散層８３ｓ−１のＤＴＩ８２ｓ−１側の面とＰＤ７１ｓ−１側の面も、凸凹した形状となっている。さらに、Ｐ型固相拡散層８３ｓ−１の凸凹した形状と同じく、Ｎ型固相拡散層８４ｓ−１のＰ型固相拡散層８３ｓ−１側も、凸凹した形状となっている。
Ｐ型固相拡散層８３ｓが微細な凸凹を有する形状とされることで、Ｐ型固相拡散層８３ｓとＮ型固相拡散層８４ｓが接する接合面積を増やすことが可能となる。よって、Ｐ型固相拡散層８３ｓとＮ型固相拡散層８４ｓとから構成される強電界領域を拡大させることができ、飽和電荷量を向上させることができる。
第１７の実施の形態における画素５０ｓも、第１５の実施の形態における画素５０ｑと同じく、Ｐ型固相拡散層８３ｓの長さを、ＰＤ７１ｓを囲む４辺のうちの平行に配置されている２辺の間の長さよりも長くなるように形成することできるため、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。換言すれば、ＤＴＩ８２ｓの側壁の長さを、ＰＤ７１ｓを囲むＤＴＩ８２ｓのうちの平行に配置されているＤＴＩ８２ｓの間の長さよりも長く形成することで、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
このように、微細な凹凸を形成する場合の強電界領域の製造の仕方について説明する。図３２に示した画素５０ｓの製造の仕方は、図２１に示した画素５０ｑと途中まで同様の工程である。工程Ｓ５１（図２４）から工程Ｓ５６の処理が実行されることで、ディープトレンチの側壁に、Ｎ型固相拡散層８４ｓとなる領域が形成されるまでの工程は、画素５０ｓの製造工程においても、同様に行われる。
ディープトレンチの側壁に、Ｎ型固相拡散層８４ｓとなる領域が形成された後の処理について、図３３を参照して説明する。
ポリシコンの表面に凹凸を形成し、表面積を増加させる方法が提案されており、このときに得られるポリシリコンは、その表面の状態から粗面ポリシコン（Rugged Polysilicon）と称される場合がある。ここでは、粗面ポリシコンを形成することで、ＤＴＩ８２ｓに凹凸形状を形成し、Ｐ型固相拡散層８３ｓやＮ型固相拡散層８４ｓにも凸凹形状を形成する場合を例に挙げて説明する。
工程Ｓ１０１（図３３）において、ディープトレンチの側壁に、Ｎ型固相拡散層８４ｓとなる領域が形成されているＳｉ基板７０に対して、トレンチの側壁に凹凸形状（粗面ポリシリコンの膜）が形成される。粗面ポリシコンの膜を、ＲＰ膜３０１と記述する。ＲＰ膜３０１は、例えばシリコン酸化膜上にドープトポリシリコン膜とアモルファスシリコン膜を形成し、そのアモルファスシリコン膜に所定の粗面化処理を施すことにより形成することができる。
工程Ｓ１０２は、工程Ｓ５７（図２５）と同じ工程であり、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）２０５が堆積される。この工程Ｓ１０２における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面でありＲＰ膜３０１上、およびディープトレンチの底面に、ＢＳＧ膜２０５が形成される。ここでは、Ｂ（ボロン）が用いられているため、ＢＳＧ膜２０５は、Ｐ型の膜として成膜される。
工程Ｓ１０３において、工程Ｓ５８、工程Ｓ５９（図２５）と同じ工程であり、まず熱拡散処理が実行される。ウエハがアニールされることで、ＢＳＧ膜２０５とＳｉ基板７０が接触している領域では、ＢＳＧ膜２０５からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。その結果、図３３の工程Ｓ１０３に示したように、Ｐ型の不純物領域２０６が形成される。このＰ型の不純物領域２０６は、Ｐ型固相拡散層８３s（図３２）となる領域である。
ボロンの固相拡散は、ＲＰ膜３０１が拡散阻害層となるため、トレンチ側の側壁内に拡散するボロンは不均一となる。ボロンの拡散が不均一となることで、図３３の工程Ｓ１０３に示したように、Ｐ型の不純物領域２０６に凹凸が形成される。Ｐ型の不純物領域２０６が凹凸のある形状となることで、既に形成されているＮ型の不純物領域２０３と接する部分が凹凸のある形状となるため、Ｐ型固相拡散層８３ｓとＮ型固相拡散層８４ｓの接する接合面積を、ボロンが均一に拡散されるときよりも増やすことができる。
熱処理後、ＢＳＧ膜２０５が除去される。ＢＳＧ膜２０５の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
工程Ｓ１０４は、工程Ｓ６０（図２５）と同じ工程であり、トレンチ内に、充填剤８６ｐとして、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
このようにして、図３２に示したような微細な凹凸を有するＰ型固相拡散層８３ｓが形成されることで、強電界領域が拡大された画素５０ｓが形成される。
＜第１８の実施の形態＞
図３４は、本技術が適用された第１８の実施の形態における画素５０ｔの平面図である。
第１８の実施の形態における画素５０ｔは、強電界領域を拡大するために、ＰＤ７１の一部に、強電界拡大領域が形成されている。強電界拡大領域は、強電界領域を拡大するために形成されたＰＮ接合領域であり、図３４では、ＰＤ７１ｔ−１の領域の四隅にそれぞれ四角形状の強電界領域が形成され、ＰＤ７１ｔ−２の領域の中央にクロス形状の強電界領域が形成されている例を示した。
ＰＤ７１ｔ−１の領域の四隅にそれぞれ形成されている四角形状の強電界領域は、中心部にＤＴＩ８２ｔ−２１が形成され、その周りにＰ型固相拡散層８３ｔ−２１が形成されている。さらにＰ型固相拡散層８３ｔ−２１の周りにＮ型固相拡散層８４ｔ−２１が形成されている。このような構成は、ＰＤ７１ｔを囲むＤＴＩ８２ｔに形成されている強電界領域と同一の構成である。
Ｎ型固相拡散層８４ｔ−２１の一部は、ＤＴＩ８２ｔ−１の側壁に形成されているＮ型固相拡散層８４ｔ−１と共有されている。またＮ型固相拡散層８４ｔ−２１の一部は、ＤＴＩ８２ｔ−１１の側壁に形成されているＮ型固相拡散層８４ｔ−１１と共有されている。
ＰＤ７１ｔ−２の領域に形成されているクロス形状の強電界領域は、クロス（十字）形状にＤＴＩ８２ｔ−２２が形成され、その周りにＰ型固相拡散層８３ｔ−２２が形成されている。さらにＰ型固相拡散層８３ｔ−２２の周りにＮ型固相拡散層８４ｔ−２２が形成されている。このような構成は、ＰＤ７１ｔを囲むＤＴＩ８２ｔに形成されている強電界領域と同一の構成である。
Ｎ型固相拡散層８４ｔ−２２の一部、換言すればクロスの先端部分のＮ型固相拡散層８４ｔ−２２は、ＤＴＩ８２ｔ−２の側壁に形成されているＮ型固相拡散層８４ｔ−３、ＤＴＩ８２ｔ−３の側壁に形成されているＮ型固相拡散層８４ｔ−４、ＤＴＩ８２ｔ−１１の側壁に形成されているＮ型固相拡散層８４ｔ−１１、ＤＴＩ８２ｔ−１２の側壁に形成されているＮ型固相拡散層８４ｔ−１２と、それぞれ共有されている。
図３４に示した例では、四角形状の強電界領域とクロス形状の強電界領域を示したが、他の形状であっても良い。また、四角形状の強電界領域とクロス形状の強電界領域が１画素５０ｔ内に形成されている例を示したが、異なる形状の強電界領域が形成されている必要はなく、全て四角形状の強電界領域またはクロス形状の強電界領域であっても良い。
また図３４では、ＰＤ７１ｔ−１の四隅に四角形状の強電界領域が形成されている場合を示したが、４個の強電界領域ではなく、１、２、または３個の強電界領域がＰＤ７１ｔ−１の四隅のいずれかの隅に形成されているようにしても良い。
また、図３４では、ＰＤ７１ｔ−２にクロス形状の強電界領域が形成されている場合を示したが、クロス形状でなくても良く、クロス形状の一部、例えば、Ｌ字形状の強電界領域が形成されていたり、縦棒（または横棒）だけの強電界領域が形成されていたりする形状とされていても良い。
また、第１５乃至第１７の実施の形態の画素５０ｑ乃至５０ｓと組み合わせ、ＰＤ７１ｔを囲むＤＴＩ８２ｔの側壁に形成されている強電界領域に凹凸が形成されているように構成しても良い。
このように、ＰＤ７１ｔを囲むＤＴＩ８２ｔ以外の領域に、Ｐ型固相拡散層８３ｔとＮ型固相拡散層８４ｔからなる強電界拡大領域を形成することで、１画素５０ｔに設けられている強電界領域を拡大することができ、飽和電荷量を向上させることができる。
第１８の実施の形態における画素５０ｔも、第１５の実施の形態における画素５０ｑと同じく、Ｐ型固相拡散層８３ｔの長さを、ＰＤ７１ｔを囲む４辺のうちの平行に配置されている２辺の間の長さよりも長くなるように形成することできるため、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
第１８の実施の形態における画素５０ｔにおいては、Ｐ型固相拡散層８３ｔの長さは、ＤＴＩ８２ｔの側壁の長さだけでなく、ＰＤ７１ｔの四隅に形成された四角形状の強電界領域に含まれるＰ型固相拡散層８３ｔの長さや、ＰＤ７１ｔにクロス形状に形成された強電界領域に含まれるＰ型固相拡散層８３ｔの長さも含まれるため、上記したように、Ｐ型固相拡散層８３ｔの長さは、ＰＤ７１ｔを囲む４辺のうちの平行に配置されている２辺の間の長さよりも長くなるように形成することできる。
よって、換言すれば、ＤＴＩ８２ｔの側壁の長さを、ＰＤ７１ｔを囲むＤＴＩ８２ｔのうちの平行に配置されているＤＴＩ８２ｔの間の長さよりも長く形成することができ、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
このように、ＰＤ７１ｔの領域に強電界領域を形成した画素５０ｔの製造の仕方について説明する。図３４に示した画素５０ｔの製造の仕方は、図２４、図２５を参照して説明した図２１に示した画素５０ｑと同様の工程で製造することができるため、ここでは説明を省略する。ただし、工程Ｓ５２（図２４）において形成されるＤＴＩ８２ｔの形状が異なるため、この点について説明を加える。
工程Ｓ５２として、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれることにより深い溝（ディープトレンチ）が形成される。このディープトレンチの形状は、平面形状では、例えば、図３５に示したような格子状のＤＴＩ８２ｔ、四角形状の強電界領域が形成される部分のＤＴＩ８２ｔ−２１、クロス形状の強電界領域が形成される部分のＤＴＩ８２ｔ−２２が形成される。形成されるトレンチの深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。
このように、ドライエッチングにより強電界領域が形成される部分に所望とされる形状でディープトレンチが形成される。この後の工程にて、Ｎ型固相拡散層８４ｒに該当する領域が形成されたり、Ｐ型固相拡散層８３ｒに該当する領域が形成されたりする工程は、図２４、図２５を参照して説明した場合と同様に行われる。
このようにして、図３４に示したような四角形状やクロス形状の強電界領域を含む強電界領域が形成されることで、強電界領域が拡大された画素５０ｔが形成される。
＜第１９の実施の形態＞
図３６は、本技術が適用された第１９の実施の形態における画素５０ｕの平面図である。
第１９の実施の形態における画素５０ｕは、ＰＤ７１ｕを囲むＤＴＩ８２ｕの一部が途切れるように形成されている。図３６を参照するに、図中左右方向（横方向）に形成されているＤＴＩ８２ｕ−１１は、一部が途切れるように形成されている。他のＤＴＩ８２ｕ、例えば、ＤＴＩ８２ｕ−１２は、途切れることなく形成されている。
ＤＴＩ８２ｕ−１１を含む部分を拡大すると、図３６の右図に示したようになる。図３６の右図を参照するに、ＤＴＩ８２ｕ−１１は、途切れた部分があるように形成されている。この途切れた部分は、ＰＤ７１ｕ−１囲むＤＴＩ８２ｕのうちの、ＤＴＩ８２ｕ−１１とＤＴＩ８２ｕ―２の間に形成されている。換言すれば、図３６に示した例では、ＰＤ７１−１の右上に、ＤＴＩ８２ｕが途切れた部分が設けられている。
ＤＴＩ８２−１１が途切れている部分は、Ｐ型固相拡散層８３ｕで覆われている。
ＤＴＩ８２ｕ−１１の図中上側に形成されているＰ型固相拡散層８３ｕ−１０と、ＤＴＩ８２−１１の図中下側に形成されているＰ型固相拡散層８３ｕ−１１は、ＤＴＩ８２ｕ−１１が途切れている部分で接するように形成されている。よって図３６に示したように、ＤＴＩ８２ｕ−１１が途切れている部分は、Ｐ型固相拡散層８３ｕで覆われているように形成されている。
ＤＴＩ８２ｕ−１１の図中上側に形成されているＰ型固相拡散層８３ｕ−１０を参照するに、Ｐ型固相拡散層８３ｕ−１０は、ＤＴＩ８２ｕ−１１途切れている部分では、円弧形状（曲面形状）となっている。また、ＤＴＩ８２ｕ−１１の図中下側に形成されているＰ型固相拡散層８３ｕ−１０を参照するに、Ｐ型固相拡散層８３ｕ−１１は、ＤＴＩ８２ｕ−１１途切れている部分では、円弧形状（曲面形状）となっている。
Ｐ型固相拡散層８３ｕが曲面形状となることで、Ｎ型固相拡散層８４ｕと接する部分（接合面）が増大するため、強電界領域を拡大させ、飽和電荷量を向上させることが可能となる。
図３２に示した例ではＤＴＩ８２ｕが途切れた部分は、例えば、ＰＤ７１ｕ−１に注目したとき、右上の一カ所に形成されている場合を示したが、途切れた部分の位置や個数は、図３２に示した位置や個数に限定されるわけではない。
例えば、ＤＴＩ８２ｕの途切れた部分は、ＰＤ７１ｕに対する四隅にそれぞれ形成されていても良い。また例えば、ＤＴＩ８２ｕの途切れた部分は、辺の中央に形成されていてもよい。また例えば、ＤＴＩ８２ｕの途切れた部分は、１辺に複数形成されていても良い。この１辺に複数形成されている場合の一例を図３７に示す。
図３７は、本技術が適用された第１９の実施の形態における画素５０ｕの他の構成を示す平面図である。図３７に示した画素５０ｕは、ＤＴＩ８２ｕの１辺に複数の途切れた部分が形成されている。
ＤＴＩ８２ｕ−２を含む部分を拡大すると、図３７の右図に示したようになる。図３７の右図を参照するに、ＤＴＩ８２ｕ−２は、不連続に形成され、途切れた部分があるように形成されている。ＤＴＩ８２ｕ−２は、複数のＤＴＩ８２ｕ−２から構成され、各ＤＴＩ８２ｕ−２は、Ｐ型固相拡散層８３ｕにより囲まれている。ＤＴＩ８２ｕ−２の図中左側に形成されているＰ型固相拡散層８３ｕ−２と、ＤＴＩ８２ｕ−２の図中下側に形成されているＰ型固相拡散層８３ｕ−１１は、ＤＴＩ８２−１１が途切れている部分で接するように形成されている。
よって図３７に示したように、ＤＴＩ８２−２が途切れている部分で、ＤＴＩ８２−２はＰ型固相拡散層８３ｕで覆われているように形成されているため、個々のＤＴＩ８２ｕ−２は、Ｐ型固相拡散層８３ｕで囲まれた形状で形成されている。
このように、個々のＤＴＩ８２ｕを囲むようにＰ型固相拡散層８３ｕを形成することで、Ｎ型固相拡散層８４ｕと接する部分（接合面）を増大するため、強電界領域を増大させ、飽和電荷量を向上させることが可能となる。
図３７の左図では、個々のＤＴＩ８２ｕは四角形状で図示し、図３７の右図では、個々のＤＴＩ８２ｕは楕円形状で図示してある。個々のＤＴＩ８２ｕの形状は、四角形状であっても、楕円形状であっても良く、また他の形状であっても良い。楕円のように曲線を含む形状で個々のＤＴＩ８２ｕを形成すると、Ｎ型固相拡散層８４ｕと接する部分（接合面）をより増大させることができる。
上記した第１５乃至第１８の実施の形態の画素５０ｑ乃至５０ｔと組み合わせ、ＰＤ７１ｔを囲むＤＴＩ８２ｕの側壁に形成されている強電界領域に凹凸が形成されているように構成したり、ＰＤ７１ｕの領域に強電界領域を形成した構成としたりすることもできる。
第１９の実施の形態における画素５０ｕも、第１５の実施の形態における画素５０ｑと同じく、Ｐ型固相拡散層８３ｓの長さを、ＰＤ７１ｓを囲む４辺のうちの平行に配置されている２辺の間の長さよりも長くなるように形成することできるため、ＰＮ接合面積を増やすことができ、強電界領域を大きくすることができる。
このように、ＤＴＩ８２ｕを不連続に形成する場合の強電界領域の製造の仕方について説明する。図３６または図３７に示した画素５０ｔの製造の仕方は、図２４、図２５を参照して説明した図２１に示した画素５０ｑと同様の工程で製造することができるため、ここでは説明を省略する。ただし、工程Ｓ５２（図２４）において形成されるトレンチの形状が異なるため、この点について説明を加える。
工程Ｓ５２として、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれることにより深い溝（ディープトレンチ）が形成される。このディープトレンチの形状は、平面形状では、例えば、図３７に示した不連続なＤＴＩ８２ｕを形成する場合、図３８に示したような格子状であるが不連続に形成されたＤＴＩ８２ｕが形成される。形成されるトレンチの深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。
このように、ドライエッチングにより強電界領域が形成される部分に所望とされる形状でディープトレンチが形成される。この後の工程Ｓ５３、工程Ｓ５４（図２４）において、Ｎ型固相拡散層８４ｕに該当する領域が形成される。この工程で形成されるＮ型固相拡散層８４ｕは、ＤＴＩ８２ｕが途切れている部分で接合された状態で形成される。
また、工程Ｓ５７、工程Ｓ５８（図２５）において、Ｐ型固相拡散層８３uに該当する領域が形成される。この工程で形成されるＰ型固相拡散層８３uは、ＤＴＩ８２ｕが途切れている部分で接合された状態で形成される。
このようにして、図３６または図３７に示したようなＤＴＩ８２ｕに途切れた部分を有し、その途切れた部分で強電界領域を拡大された画素５０ｔが形成される。
第１５乃至第１９の実施の形態によれば、固相拡散層のＰＮ接合面積を増大させることができ、飽和電荷量を増大させることができる。
＜第２０の実施の形態＞
図３９は、本技術が適用された第２０の実施の形態における画素５０ｖの平面図である。
第２０の実施の形態における画素５０ｖは、ＰＤ７１ｖを囲む強電界領域に凹凸がある形状とされている。このような構成は、図２１に示した第１５の実施の形態における画素５０ｑと同一であるが、凸部が放射状に形成されている点が異なる。
図３９に示した画素５０ｖを参照するに、画素５０ｖに含まれるＰＤ７１ｖ−１に注目したとき、ＰＤ７１ｖ−１を囲む辺のＤＴＩ８２ｖは、凸部を有する形状で形成されている。ＤＴＩ８２ｖのうち直線形状で連続的に形成されている部分を基準とし、その基準としたＤＴＩ８２ｖに対して突起している部分を凸部としたとき、その凸部は、放射状に形成されている。
図３９に示した例では、画素５０ｖの略中央に転送トランジスタ８０（のゲート）が形成されている場合を示した。このように、転送トランジスタ８０が中央部分に形成されている場合、凸部の先が、転送トランジスタ８０の方向に向くように形成される。
このような凸部を有するＤＴＩ８２ｖの形状に合わせて、Ｐ型固相拡散層８３ｖも凸部を有する形状で形成されている。さらに、Ｐ型固相拡散層８３ｖの形状に合わせて、Ｎ型固相拡散層８４ｖも凸部を有する形状で形成されている。
Ｐ型固相拡散層８３ｖに凸部を設けることで、Ｎ型固相拡散層８４ｖと接する面積を増やすことができる。Ｐ型固相拡散層８３ｖとＮ型固相拡散層８４ｖから形成されるＰＮ接合領域が増すことになるため、強電界領域が増すことになる。強電界領域が大きくなることで、強電界領域で保持できる電荷量が増え、飽和電荷量を向上させることができる。
ここで、凸部を放射状、換言すれば、凸部の先を転送トランジスタ８０側に向くように形成することにより得られる効果について、図４０を参照して説明を加える。
図４０のＡに、比較のため、図２１に示したＰＤ７１ｑの一部を拡大した図を示す。図４０のＢは、図３９に示したＰＤ７１ｖの一部を拡大した図である。図４０のＡを参照するに、凸部を直線形状で連続的に形成されているＤＴＩ８２ｑに対して垂直になるように形成した場合、ＰＤ７１ｑの角の部分に蓄積された電子は、凸部を避けて転送トランジスタ８０まで到達し、読み出される。凸部を大きく（凸部を長く）形成すると、角の部分に蓄積された電子は、より遠回りしなければ、転送トランジスタ８０に到達しないことになる。凸部が大きくなると、ＰＤ７１ｑの角の部分に蓄積された電子は読み出しづらくなる。
図４０のＢを参照するに、凸部を直線形状で連続的に形成されているＤＴＩ８２ｖに対して斜め方向であり、転送トランジスタ８０に向くように形成した場合も、ＰＤ７１ｖの角の部分に蓄積された電子は、凸部を避けて転送トランジスタ８０まで到達し、読み出される点は、図４０のＡに示したＰＤ７１ｑの場合と同様である。しかしながら、ＰＤ７１ｖの場合、凸部が斜めに形成されていることで、ＰＤ７１ｖの角の部分で、転送トランジスタ８０側に開口された部分が大きくなり、電子が流れやすい道を形成することができる。
よって、ＰＤ７１ｖの場合、ＰＤ７１ｖの角の部分に蓄積された電子も、転送トランジスタ８０に移動しやすくなり、読み出しづらくなるといったようなことを防ぐことが可能となる。また、図示はしないが、ＰＤ７１ｖの角の部分だけでなく、他の部分も、転送トランジスタ８０ｖ側に向かう道ができているため、読み出しやすい構造となっている。
このように、凸部の先端が、転送トランジスタ８０（のゲート）側に向くように形成することで、転送トランジスタ８０での読み出し効率を向上させることができる。よって、転送トランジスタ８０のゲートが形成されている位置により、例えば、図４１に示したような構成とすることもできる。
図４１に示したＰＤ７１ｖ’（図３９に示したＰＤ７１ｖと区別するためにダッシュを付して記載する）は、転送トランジスタ８０ｖ’のゲートがＰＤ７１ｖ’の４つの角のうち、１つの角付近に形成されている。このような位置に転送トランジスタ８０ｖ’が形成されている場合も、この転送トランジスタ８０ｖ’の方に向くように、凸部が形成される。
図４１に示したで例では、転送トランジスタ８０ｖ’が配置されている角の対角に当たる２辺に、それぞれ凸部が形成され、その凸部の先端は、転送トランジスタ８０ｖ’に向くように形成されている。
第２０の実施の形態は、上述した第１乃至第１９の実施の形態のいずれかと組み合わせることも可能である。
＜第２１の実施の形態＞
図４２、図４３は、本技術が適用された第２１の実施の形態における画素５０ｗの構成例を示す図である。
図２１の実施の形態における画素５０ｗも、上記した例えば第１５の実施の形態における画素５０ｑ（図２１）と同じく、ＰＤ７１ｗを囲む強電界領域に凸部がある形状とされている。ここでは、図４２に示すように、凸部が、ＰＤ７１ｗを囲む４辺のそれぞれに１箇所設けられている場合を例に挙げ、また垂直に形成されている場合を例に挙げて説明を続ける。
図４２に示したＰＤ７１ｗの構成は、図２１に示したＰＤ７１ｑと同一であるが、１辺に形成されている凸部が、１つである点が異なる。図４２に示したＰＤ７１ｗにおいて、線分Ａ−Ａ’における断面図を図４３に示す。
線分Ａ−Ａ’の部分には、凸部が形成されている。ここでは、凸部を構成するＤＴＩ８２ｗ’、Ｐ型固相拡散層８３ｗ’、Ｎ型固相拡散層８４ｗ’は、凸部以外の部分のＤＴＩ８２ｗ、Ｐ型固相拡散層８３ｗ、Ｎ型固相拡散層８４ｗと区別するためにダッシュを付して記載する。
図４３を参照するに、ＰＤ７１ｗの両側には、貫通したＤＴＩ８２が形成されている。これに対して、凸部の部分は、貫通したＤＴＩ８２ｗではなく、非貫通なＤＴＩ８２ｗ’が形成されている。換言すれば、凸部の部分に形成されているＤＴＩ８２ｗ’は、オンチップレンズ７６ｗ側にＰＤ７１ｗを構成する部分が残った状態で形成されている。
ここで、図２０と図２１を再度参照する。図２０は、凸部が形成されていない場合のＰＤ７１の平面図であり、図２１は、凸部が形成されている場合のＰＤ７１ｑの平面図である。図２１を参照して説明したように、凸部を設けることで、強電界領域を大きくすることができる。しかしながら、ＰＤ７１ｑの受光面積が小さくなる可能性がある。
図２０に示したＰＤ７１の領域と、図２１に示したＰＤ７１ｑの領域を比較した場合、凸部がない分だけ、図２０に示したＰＤ７１の領域の方が、図２１に示したＰＤ７１ｑの領域よりも大きくなっている。
図２０は、例えば、図４３の線分Ｂ―Ｂ’の部分で切断したときの平面図に該当し、図２１は、例えば、図４３の線分Ａ―Ａ’の部分で切断したときの平面図に該当する。よって、凸部を形成した場合でも、光入射面側は、図２０に示したように、ＰＤ７１ｗの領域が大きくなるため、凸部を形成することで、感度が劣化するようなことを防ぐことができる。一方で、光入射面側から離れた領域では、図２１に示したように、凸部が形成されることで、ＰＮ接合領域が増し、強電界領域が増やすことができる。
このように、感度を劣化させずに、飽和電荷量を増大させることができる。
第２１の実施の形態は、第１５の実施の形態における画素５０ｑ（図２１）、第１６の実施の形態における画素５０ｒ（図２８）、第１８の実施の形態における画素５０t、第２０の実施の形態における画素５０ｖ（図３９）と組み合わせることができる。すなわち、凸部を有する構成としたとき、その凸部は、非貫通に形成することができる。
このように、凸部に該当する部分は非貫通に形成し、凸部以外の部分は貫通に形成する場合、製造時にＤＴＩ８２の幅を異なるようにすることで、非貫通の部分と貫通の部分を形成することができる。図４３を再度参照する。凸部のＤＴＩ８２ｗ’の幅を幅Ｌ１とし、凸部以外のＤＴＩ８２ｗの幅を幅Ｌ２とする。幅Ｌ１は、幅Ｌ２よりも狭い幅とする。
このように、幅を異ならせると、トレンチを形成するときの工程において、ローディング効果により、幅が狭い方はトレンチの深さが浅くなり、幅が広い方はトレンチの深さは深くなる。この場合、幅Ｌ１のトレンチは浅くなり、幅Ｌ２のトレンチは深くなる。
例えば、図２４乃至２７を参照して、凸部を有する強電界領域の製造の仕方について説明したが、工程Ｓ５２において、ドライエッチングでシリコン基板が掘り込まれる。このドライエッチングとして、例えばＲＩＥ（Reactive Ion Etching）を用いることができる。そしてドライエッチングでトレンチを形成すると、ローディング効果により、幅が狭い方は、幅が広い方よりも浅いトレンチとなる。
凸部のＤＴＩ８２ｗ’の深さは、幅Ｌ１を調整することで、所望の深さで形成することができる。よって、凸部に該当する部分は非貫通に形成し、凸部以外の部分は貫通に形成する場合であっても、プロセスを追加することなく、深さの異なるＤＴＩ８２を形成することができる。
第１乃至第２１の実施の形態は、以下に説明する撮像装置１にも適用できる。以下に、撮像装置１について説明する。
[撮像装置１の機能構成]
図４４は、本開示の一実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
図４４の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図４４の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図４９等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図４６の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
[撮像装置１の概略構成]
図４５および図４６は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２６０、第３基板３００）を備えている。図４５は、第１基板１００、第２基板２６０、第３基板３００各々の平面構成を模式的に表したものであり、図４６は、互いに積層された第１基板１００、第２基板２６０および第３基板３００の断面構成を模式的に表している。図４６は、図４５に示したＩＩＩ−ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２６０、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２６０は、半導体層２６０Ｓおよび配線層２６０Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２６０および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２６０および第３基板３００）に設けられた配線層（１００Ｔ、２６０Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２６０および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２６０Ｓ、配線層２６０Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２６０および第３基板３００の具体的な構成については後述する。図４６に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２６０の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２６０には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２６０は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２６０は、さらに、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２６０および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図４５）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図４５）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２６０に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２６０に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
第１基板１００と第２基板２６０とは、例えば、貫通電極（後述の図４９の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２６０と第３基板３００とは、例えば、コンタクト部２６１，２６２，３０５，３０２を介して電気的に接続されている。第２基板２６０にコンタクト部２６１，２６２が設けられ、第３基板３００にコンタクト部３０５，３０２が設けられている。第２基板２６０のコンタクト部２６１が第３基板３００のコンタクト部３０５に接し、第２基板２６０のコンタクト部２６２が第３基板３００のコンタクト部３０２に接している。第２基板２６０は、複数のコンタクト部２６１が設けられたコンタクト領域２６１Ｒと、複数のコンタクト部２６２が設けられたコンタクト領域２６２Ｒとを有している。第３基板３００は、複数のコンタクト部３０５が設けられたコンタクト領域３０５Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２６１Ｒ，３０５Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図４６）。換言すれば、コンタクト領域２６１Ｒ，３０５Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２６０）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２６１Ｒ，３０５Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図４５）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０５Ｒが設けられている（図４５，図４６）。コンタクト部２６１，３０５は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２６０に設けられた行駆動線５４２とを接続するものである。コンタクト部２６１，３０５は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２６２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図４６）。換言すれば、コンタクト領域２６２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２６０）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２６２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図４５）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０５Ｒが設けられている（図４５，図４６）。コンタクト部２６２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２６０から第３基板３００に送られるようになっている。
図４６は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２６０、第３基板３００は、配線層１００Ｔ、２６０Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２６０と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２６１，２６２，３０５，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２６１Ｒ、２６２Ｒ、３０５Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２６０と第３基板３００との信号の入力および／または出力を可能にする。
第２基板２６０と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図４６においてコンタクト領域２６１Ｒ、２６２Ｒ、３０５Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
第１基板１００および第２基板２６０には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２６０を貫通している（図４６）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図４５）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａおよび／または出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａおよび／または出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
なお、図４６では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２６０Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２６０へ送ることで、入力部５１０Ａおよび／または出力部５１０Ｂを第２基板２６０に設けることもできる。同様に、配線層１００Ｔ、２６０Ｔを介して、第２基板２６０の信号を第１基板１０００へ送ることで、入力部５１０Ａおよび／または出力部５１０Ｂを第１基板１００に設けることもできる。
図４は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図４４参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図４９に示すように、半導体層（後述の図４９の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図４４参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図４４参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
図４８は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図４８には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理回路５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
[撮像装置１の具体的構成]
図４９は、撮像装置１の第１基板１００、第２基板２６０および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図４９は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２６０および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１０、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
図５０は、第１基板１００の平面構成の一例を表したものである。図５０は、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図４９とともに、図５０を用いて第１基板１００の構成について説明する。
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図５０）。詳細は後述するが、この共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。さらに、フローティングディフュージョンＦＤは、第１基板１００から第２基板２６０へ（より具体的には、配線層１００Ｔから配線層２６０Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２６０（より具体的には配線層２６０Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図５０）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２６０側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図５０）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図５０）。
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図５０，図５１）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
半導体層１００Ｓと絶縁膜１１０との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
固定電荷膜１１２と絶縁膜１１０との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１０との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１０は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１０は、例えば、酸化シリコンにより構成されている。
半導体層１００Ｓと第２基板２６０との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２６、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
図５１は、図５０に示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図５１）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図４９，図５１）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図５１）。
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、および／または部品点数の削減によるコスト削減などが可能になる。
パッド部１２０、１２１は、第１基板１００、第２基板２６０の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２６０Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤおよび／またはＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤおよび／またはＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２６０Ｓの絶縁領域２１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２６０Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤおよび／またはＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２６０のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２６０の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤおよび／またはＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２６０とを接続する配線を大幅に削減することができる。
また、図５１のように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２６０の半導体層２６０Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２６０の半導体層２６０Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
ここで、第２基板２６０に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２６０の表面（配線層２６０Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２６０を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２６０の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２６０に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２６０の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
このような第２の製造方法では、第１基板１００と第２基板２６０とを貼り合わせる際に、貼り合わせ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２６０は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２６０とを貼り合わせる際に、この第１基板１００、第２基板２６０各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２６０の伸び縮みに起因して、第１基板１００の表面および第２基板２６０の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２６０それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２６０の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２６０の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２６０の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２６０（半導体層２６０Ｓ）とを貼り合わせる。このとき、第２基板２６０は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２６０はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２６０を貼り合わせる際、その貼り合わせ位置に誤差が生じたとしても、この貼り合わせ誤差によって、第１基板１００のパターンと第２基板２６０のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２６０のパターンは、第１基板１００と第２基板２６０を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２６０との貼り合わせ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
第１の製造方法では、このようにして第１基板１００と第２基板２６０（半導体層２６０Ｓ）とを貼り合せた後、第２基板２６０上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図４９）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２６０の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２６０と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２６０においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２６０の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２６０から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２６０（半導体層２６０Ｓ）とを貼り合わせた後に、第２基板２６０に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２６０の配線層２６０Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
パッシベーション膜１２６は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図４９）。パッシベーション膜１２６は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２６を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２６０との接合面に設けられている。即ち、接合膜１２４は、第２基板２６０に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１０を間にして半導体層１００Ｓに対向している（図４９）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
第２基板２６０は、第１基板１００側から、半導体層２６０Ｓおよび配線層２６０Ｔをこの順に有している。半導体層２６０Ｓは、シリコン基板で構成されている。半導体層２６０Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２０には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２６０Ｓの表面側（配線層２６０Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２６０の裏面側（半導体層２６０Ｓ側）が向かうようにして、第２基板２６０が第１基板１００に貼り合わされている。つまり、第２基板２６０は、第１基板１００に、フェイストゥーバックで貼り合わされている。
図５２〜図５６は、第２基板２６０の平面構成の一例を模式的に表している。図５２には、半導体層２６０Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図５３は、配線層２６０Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２６０Ｔに接続された半導体層２６０Ｓおよび第１基板１００の各部の構成を模式的に表している。図５４〜図５６は、配線層２６０Ｔの平面構成の一例を表している。以下、図４９とともに、図５２〜図５６を用いて第２基板２６０の構成について説明する。図５２および図５３ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２６０Ｓと素子分離領域２１３または絶縁領域２１２との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２６０Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。
第２基板２６０には、半導体層２６０Ｓを分断する絶縁領域２１２と、半導体層２６０Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている（図４９)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図５３）。
絶縁領域２１２は、半導体層２６０Ｓの厚みと略同じ厚みを有している（図４９）。半導体層２６０Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２６０Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２６を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図４９）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２６０の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２６０Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２６０の基準電位線ＶＳＳに電気的に接続される。
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線２６０Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２６および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図４９）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２６０Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図５５の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２６０の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
絶縁領域２１２は、第１基板１００と第２基板２６０とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２６０Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図５２，図５３）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図５０，図５３）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２１Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２６０Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２６０Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２６０ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２６０Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
画素共有ユニット５３９は、図４を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図４９、図５１）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２６０に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２６０に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２６０において、半導体層２６０Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図４９，図５１）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２６０Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
素子分離領域２１３は、半導体層２６０Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２６０Ｓが厚み方向（第２基板２６０の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２６０Ｓの深部）には、半導体層２６０Ｓ（具体的には、ウエル領域２１１）が延在している。
ここで、図５０，図５１および図５２を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２６０での画素共有ユニット５３９の外形形状との違いを説明する。
撮像装置１では、第１基板１００および第２基板２６０の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２６０に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
図５０，図５１では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
図５２および図５３では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２６０の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２６０の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２６０の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２６０の画素共有ユニット５３９は、略長方形の外形形状を有している。
例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図５２）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図５２ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図６５参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
例えば、半導体層２６０Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２６０Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図５２）。
次に、図５１および図５２を参照して、第１基板１００に設けられた画素共有ユニット５３９と第２基板２６０に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図５１の紙面上側）の画素共有ユニット５３９は、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図５２の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図５１の紙面下側）の画素共有ユニット５３９は、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図５２の紙面右側）の画素共有ユニット５３９に接続されている。
例えば、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図５１）。一方、第２基板２６０の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
これに対して、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２６０の複数の画素共有ユニット５３９各々の平面レイアウトは、図５２に記載の範囲では左右対称であるが、後述する図５３に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
また、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図５３に示したように、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２６０の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化をさらに行いやすくなる。
また、第２基板２６０の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図５３の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図５３の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図５１の紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図５３の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図５３の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図５１の紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２６０の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
また、第２基板２６０の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
図５１および図５３を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図５１）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２６０の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図５３）。例えば、第２基板２６０の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２６０の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図４９）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
配線層２６０Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２６０Ｓの表面に接しており、半導体層２６０Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
配線層２６０Ｔには、例えば、半導体層２６０Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２６１，２６２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２６０ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２６０の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２６０の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２６０Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２６０ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
次に、図５４〜図５６を用いて、配線層２６０Ｔの平面構成について説明する。図５４は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図５５は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図５６は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図５５）。これらの配線は、図４７を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図５６）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
コンタクト部２６１，２６２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図４６）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図４９）。コンタクト部２６１，２６２は、第２基板２６０の表面（配線層２６０Ｔ側の面）に設けられている。コンタクト部２６１，２６２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２６１，２６２は、配線層２６０Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２６１，２６２は、第２基板２６０と第３基板３００との電気的な接続および、第２基板２６０と第３基板３００との貼り合わせに用いられる。
図４９には、第２基板２６０の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図４６に記載のように、第２基板２６０の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
第３基板３００は、例えば、第２基板２６０側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２６０側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２６０との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０５，３０２とを含んでいる。コンタクト部３０５，３０２は、配線層３００Ｔの表面（第２基板２６０側の面）に露出されており、コンタクト部３０５は第２基板２６０のコンタクト部２６１に、コンタクト部３０２は第２基板２６０のコンタクト部２６２に各々接している。コンタクト部３０５，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０５，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
ここで、撮像装置１の特徴について説明する。
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２６０の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２６０において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２６０に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２６０各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２６０の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２６０の貼り合わせ境界面となる第１基板１００の表面と第２基板２６０の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２６０を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
第１基板１００と第２基板２６０の貼り合わせ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２６０各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２６０の半導体層２６０Ｓと配線層２６０Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２６０をフェイストゥーバックで積層した構造を備え、かつ、第２基板２６０の半導体層２６０Ｓの表面側から、半導体層２６０Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２６０とを前記第１の製造方法を用いて積層し第２基板２６０に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２６０の配線層２６０Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２６０をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２６０の半導体層２６０Ｓと配線層２６０Ｔをこの順で積層する構造）と、（２）第２基板２６０の半導体層２６０Ｓの表面側から、半導体層２６０Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２５Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２６０との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
[撮像装置１の動作]
次に、図５７および図５８を用いて撮像装置１の動作について説明する。図５７および図５８は、図４６に各信号の経路を表す矢印を追記したものである。図５７は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図５８は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０５，２６１を介して第２基板２６０に送られる。さらに、この行駆動信号は、配線層２６０Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２６０の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図５７）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０５，２６１を介して第２基板２６０に送られ、配線層２６０Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２５Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２６０の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２６２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２６０）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
また、撮像装置１では、第１基板１００および第２基板２６０が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２５Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２６０とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２５Ｅを設けることにより、第１基板１００および第２基板２６０の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２６０および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２６０に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２６０と第３基板３００とを接続するコンタクト部２６１，２６２，３０５，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２６１，２６２，３０５，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２６０と第３基板３００との電気的な接続に、コンタクト部２６１，２６２，３０５，３０２を用いることが可能となる。コンタクト部２６１，２６２，３０５，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
さらに、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２６０に設ける場合に比べて、第１基板１００と第２基板２６０とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２６０Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
＜変形例１＞
図５９〜図６３は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図５９は、第２基板２６０の半導体層２６０Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図５２に対応する。図６０は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２６０Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図５３に対応する。図６１は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図５４に対応する。図６２は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図５５に対応する。図６３は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図５６に対応する。
本変形例では、図６０に示したように、第２基板２６０のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図５３）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図５９〜図６３に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２６０の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図５０，図５１）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２６０の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜変形例２＞
図６４〜図６９は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図６４は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図５０に対応する。図６５は、第２基板２６０の半導体層２６０Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図５２に対応する。図６６は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２６０Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図５３に対応する。図６７は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図５４に対応する。図６８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図５５に対応する。図６９は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図５６に対応する。
本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図６５等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図６４）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２５は、少なくともＨ方向において（図６４ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２６０Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２６０Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２５ＥのＨ方向の位置に近接して配置することが可能となる（図６６）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２６０Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
第２基板２６０の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２６０Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２６０Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２６０Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２６０Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図６５）。
ここで、第２基板２６０の画素共有ユニット５３９の外形について、図６５および図６６を参照して説明する。例えば、図６４に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図６６の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図６６の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２６０の共有ユニット５４１の外形は、次の４つの外縁により決まる。
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２６０ＳのＶ方向の一端（図６６の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図６６の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２６０ＳのＶ方向の他端（図６６の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図６６の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２６０ＳのＶ方向の他端（図６６の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図６６の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２６０ＳのＶ方向の一端（図６６の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図６６の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
このような第１，第２，第３，第４の外縁を含む第２基板２６０の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２６０Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２６０Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
このような第２基板２６０を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２６０の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜変形例３＞
図７０〜図７５は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図７０は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図５１に対応する。図７１は、第２基板２６０の半導体層２６０Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図５２に対応する。図７２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２６０Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図５３に対応する。図７３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図５４に対応する。図７４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図５５に対応する。図７５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図５６に対応する。
本変形例では、第２基板２６０の半導体層２６０Ｓが、Ｈ方向に延在している（図７２）。即ち、上記図６５等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図７０）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２５は、少なくともＶ方向において（図７０ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２５ＥのＶ方向の位置に近づく（図７２）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２６０Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図７１）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図７４）、第４配線層Ｗ４はＶ方向に延在している（図７５）。
このような第２基板２６０を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２６０の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２６０Ｓが、Ｈ方向に延在していてもよい。
＜変形例４＞
図７６は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図７６は、上記実施の形態で説明した図４６に対応する。本変形例では、撮像装置１が、コンタクト部２６１，２６２，３０５，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２６３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
コンタクト部２６３，２０４は、第２基板２６０に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２６０との接合面に露出されている。コンタクト部２６３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２６０と第３基板３００とが、コンタクト部２６１，２６２，３０５，３０２に加えてコンタクト部２６３，２０４，３０３，３０４により接続されている。
次に、図７７および図７８を用いてこの撮像装置１の動作について説明する。図７７には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図７８には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２６３を介して第２基板２６０に送られる。さらに、この行駆動信号は、配線層２６０Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２６０の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２６３を介して第２基板２６０に送られ、配線層２６０Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２５Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２６０の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
このようなコンタクト部２６３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３，３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
＜変形例５＞
図７９は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図７９は、上記実施の形態で説明した図４９に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。さらに、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
＜変形例６＞
図８０は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図８０は、上記実施の形態で説明した図４７に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２６０）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
＜変形例７＞
図８１は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２５近傍に設けられている（図５１参照）。
上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図４９参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。
＜適用例＞
図８２は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画または静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム７における撮像手順について説明する。
図８３は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
＜内視鏡手術システムへの応用例＞
また、例えば、本開示に係る技術（本技術）は、内視鏡手術システムに適用されてもよい。
図８４は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図８４では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図８５は、図８４に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜移動体への応用例＞
また、例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図８６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図８６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図８６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図８７は、撮像部１２０３１の設置位置の例を示す図である。
図８７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図８７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本技術は以下のような構成も取ることができる。
（１）
基板と、
前記基板に設けられた第１の光電変換領域と、
前記第１の光電変換領域の隣であって、前記基板に設けられた第２の光電変換領域と、
前記第１の光電変換領域と前記第２の光電変換領域との間であって、前記基板に設けられた画素分離部と、
前記画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域と
を備え、
前記第１の光電変換領域を囲む４辺の前記画素分離部のうちの平行する２辺の前記画素分離部の間の長さよりも、前記平行する２辺の前記画素分離部と垂直に交わる前記画素分離部の側壁に形成されている前記第１の不純物領域の辺の長さは長い
撮像素子。
（２）
前記平行する２辺の前記画素分離部間の長さを基準としたとき、前記第１の不純物領域の辺の長さは、１．３倍以上の長さである
前記（１）に記載の撮像素子。
（３）
前記第１の不純物領域は、前記第２の不純物領域側に凸部を有する
前記（１）または（２）に記載の撮像素子。
（４）
前記画素分離部は凸部を有する
前記（１）乃至（３）のいずれか記載の撮像素子。
（５）
前記凸部は、四角形状で形成されている
前記（３）または（４）に記載の撮像素子。
（６）
前記凸部は、三角形状で形成されている
前記（３）または（４）に記載の撮像素子。
（７）
前記第１の不純物領域と前記第２の不純物領域の接合面は、凹凸を有する形状である
前記（１）乃至（６）のいずれかに記載の撮像素子。
（８）
前記画素分離部の壁面は、凹凸を有する形状である
前記（１）乃至（７）のいずれかに記載の撮像素子。
（９）
前記第１の光電変換領域の四隅の少なくとも１隅に前記接合領域をさらに備える
前記（１）乃至（８）のいずれかに記載の撮像素子。
（１０）
クロス形状の前記画素分離部をさらに備え、前記クロス形状の前記画素分離部の側面に前記接合領域をさらに備える
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
前記画素分離部は、一部に途切れた部分を有し、
前記途切れた部分の前記第１の不純物領域は曲線形状で形成されている
前記（１）乃至（１０）のいずれかに記載の撮像素子。
（１２）
前記途切れた部分は、１辺に複数設けられている
前記（１１）に記載の撮像素子。
（１３）
前記第１の不純物は、Ｎ型の不純物であり、前記第２の不純物は、Ｐ型の不純物であるか、または前記第１の不純物は、Ｐ型の不純物であり、前記第２の不純物は、Ｎ型の不純物である
前記（１）乃至（１２）のいずれかに記載の撮像素子。
（１４）
前記画素分離部は凸部を有し、前記凸部の先端は、転送トランジスタのゲート側に向いている
前記（１）乃至（１３）のいずれかに記載の撮像素子。
（１５）
前記画素分離部は凸部を有し、前記凸部は、前記基板を非貫通に形成されている
前記（１）乃至（６）、（１３）、（１４）のいずれかに記載の撮像素子。
（１４）
撮像素子が搭載された電子機器において、
前記撮像素子は、
基板と、
前記基板に設けられた第１の光電変換領域と、
前記第１の光電変換領域の隣であって、前記基板に設けられた第２の光電変換領域と、
前記第１の光電変換領域と前記第２の光電変換領域との間であって、前記基板に設けられた画素分離部と、
前記画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域と
を備え、
前記第１の光電変換領域を囲む４辺の前記画素分離部のうちの平行する２辺の前記画素分離部の間の長さよりも、前記平行する２辺の前記画素分離部と垂直に交わる前記画素分離部の側壁に形成されている前記第１の不純物領域の辺の長さは長い
電子機器。
１０ 撮像装置， １１ レンズ群， １２ 撮像素子， １３ ＤＳＰ回路， １４ フレームメモリ， １５ 表示部， １６ 記録部， １７ 操作系， １８ 電源系， １９ バスライン， ２０ ＣＰＵ， ３１ 画素， ３３ 垂直信号線， ４１ 画素アレイ部， ４２ 垂直駆動部， ４３ カラム処理部， ４４ 水平駆動部， ４５ システム制御部， ４６ 画素駆動線， ４７ 垂直信号線， ４８ 信号処理部， ４９ データ格納部， ５０ 画素， ７０ Ｓｉ基板， ７２ Ｐ型領域， ７３ 平坦化膜， ７４ 遮光膜， ７５ 裏面Ｓｉ界面， ７７ アクティブ領域， ７９ 配線層， ８０ 転送トランジスタ， ８１ 縦型トランジスタトレンチ， ８３ Ｐ型固相拡散層， ８４ Ｎ型固相拡散層， ８５ 側壁膜， ８６ 充填剤， ９２ リセットトランジスタ， ９３ 増幅トランジスタ， ９４ 選択トランジスタ， １０１ 膜， １２１ Ｐ型領域， １２２ Ｎ型領域， １３１ MOSキャパシタ， １５１ ウェルコンタクト部， １５２ コンタクト， １５３ Ｃｕ配線， ２００ シリコン酸化膜， ２０１ 絶縁膜， ２０２ ＰＳＧ膜， ２０３ 不純物領域， ２０４ ＢＳＧ膜， ２０５ レジスト， ２０６ 不純物領域， ３０１ ＲＰ膜， １ 撮像装置， ７ 撮像システム， １００ 第１基板， １００Ｓ， ２６０Ｓ， ３００Ｓ 半導体層， １００Ｔ， ２６０Ｔ， ３００Ｔ 配線層， １１１ 絶縁膜， １１２ 固定電荷膜， １１３ 第１ピニング領域， １１４ ｎ型半導体領域， １１５ ｐウェル層， １１６ 第２ピニング領域， １１７ 画素分離部， １１７Ａ 遮光膜， １１７Ｂ 絶縁膜， １１８， ２１８ ＶＳＳコンタクト領域， １１９， １２３， ２２２ 層間絶縁膜， １２０， １２１ パッド部， １２０Ｅ， １２１Ｅ 貫通電極， １２６， ２２１ パッシベーション膜， １２４ 接合膜， ２６０ 第２基板， ２６１， ２６２， ２６３， ２０４， ３０５， ３０２， ３０３， ３０４ コンタクト部， ２１２ 絶縁領域， ２１３ 素子分離領域， ２１８Ｖ 接続部， ＴＧＶ 貫通電極， ３００ 第３基板， ４０１ 受光レンズ， ５４１Ａ， ５４１Ｂ， ５４１Ｃ， ５４１Ｄ 画素， ＴＲ 転送トランジスタ， ＴＧ 転送ゲート， ＲＳＴ リセットトランジスタ， ＡＭＰ 増幅トランジスタ， ＳＥＬ 選択トランジスタ， ＦＤＧ ＦＤ転送トランジスタ， ＦＤ フローティングディフュージョン

Claims (16)

  1. 基板と、
    前記基板に設けられた第１の光電変換領域と、
    前記第１の光電変換領域の隣であって、前記基板に設けられた第２の光電変換領域と、
    前記第１の光電変換領域と前記第２の光電変換領域との間であって、前記基板に設けられた画素分離部と、
    前記画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域と
    を備え、
    前記第１の光電変換領域を囲む４辺の前記画素分離部のうちの平行する２辺の前記画素分離部の間の長さよりも、前記平行する２辺の前記画素分離部と垂直に交わる前記画素分離部の側壁に形成されている前記第１の不純物領域の辺の長さは長い
    撮像素子。
  2. 前記平行する２辺の前記画素分離部間の長さを基準としたとき、前記第１の不純物領域の辺の長さは、１．３倍以上の長さである
    請求項１に記載の撮像素子。
  3. 前記第１の不純物領域は、前記第２の不純物領域側に凸部を有する
    請求項１に記載の撮像素子。
  4. 前記画素分離部は凸部を有する
    請求項１に記載の撮像素子。
  5. 前記凸部は、四角形状で形成されている
    請求項３に記載の撮像素子。
  6. 前記凸部は、三角形状で形成されている
    請求項３に記載の撮像素子。
  7. 前記第１の不純物領域と前記第２の不純物領域の接合面は、凹凸を有する形状である
    請求項１に記載の撮像素子。
  8. 前記画素分離部の壁面は、凹凸を有する形状である
    請求項１に記載の撮像素子。
  9. 前記第１の光電変換領域の四隅の少なくとも１隅に前記接合領域をさらに備える
    請求項１に記載の撮像素子。
  10. クロス形状の前記画素分離部をさらに備え、前記クロス形状の前記画素分離部の側面に前記接合領域をさらに備える
    請求項１に記載の撮像素子。
  11. 前記画素分離部は、一部に途切れた部分を有し、
    前記途切れた部分の前記第１の不純物領域は曲線形状で形成されている
    請求項１に記載の撮像素子。
  12. 前記途切れた部分は、１辺に複数設けられている
    請求項１１に記載の撮像素子。
  13. 前記第１の不純物は、Ｎ型の不純物であり、前記第２の不純物は、Ｐ型の不純物であるか、または前記第１の不純物は、Ｐ型の不純物であり、前記第２の不純物は、Ｎ型の不純物である
    請求項１に記載の撮像素子。
  14. 前記画素分離部は凸部を有し、前記凸部の先端は、転送トランジスタのゲート側に向いている
    請求項１に記載の撮像素子。
  15. 前記画素分離部は凸部を有し、前記凸部は、前記基板を非貫通に形成されている
    請求項１に記載の撮像素子。
  16. 撮像素子が搭載された電子機器において、
    前記撮像素子は、
    基板と、
    前記基板に設けられた第１の光電変換領域と、
    前記第１の光電変換領域の隣であって、前記基板に設けられた第２の光電変換領域と、
    前記第１の光電変換領域と前記第２の光電変換領域との間であって、前記基板に設けられた画素分離部と、
    前記画素分離部の側壁に、第１の不純物を含む第１の不純物領域と第２の不純物を含む第２の不純物領域とから構成される接合領域と
    を備え、
    前記第１の光電変換領域を囲む４辺の前記画素分離部のうちの平行する２辺の前記画素分離部の間の長さよりも、前記平行する２辺の前記画素分離部と垂直に交わる前記画素分離部の側壁に形成されている前記第１の不純物領域の辺の長さは長い
    電子機器。
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