KR20210099350A - 이미지 센싱 장치 - Google Patents
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Abstract
본 기술의 일 실시예에 따른 이미지 센싱 장치는 제 1 광전변환영역과 제 1 플로팅 디퓨젼 영역을 포함하는 제 1 유닛 픽셀, 제 2 광전변환영역과 제 2 플로팅 디퓨젼 영역을 포함하는 제 2 유닛 픽셀, 제 3 광전변환영역과 제 3 플로팅 디퓨젼 영역을 포함하는 제 3 유닛 픽셀, 및 제 4 광전변환영역과 제 4 플로팅 디퓨젼 영역을 포함하는 제 4 유닛 픽셀을 포함하며, 상기 제 1 내지 제 4 유닛 픽셀들은 제 1 소자분리구조에 의해 분리되고, 상기 제 1 내지 제 4 플로팅 디퓨젼 영역들은 도전 라인을 통해 공통 플로팅 디퓨젼 노드와 연결되며, 상기 제 1 내지 제 4 유닛 픽셀들 중 적어도 하나의 유닛 픽셀은 게인 제어 신호에 응답하여 상기 공통 플로팅 디퓨젼 노드의 캐패시턴스를 조절하는 컨버젼 게인 트랜지스터를 포함할 수 있다.
Description
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치(image sensing device)는 광학 영상을 전기 신호로 변환시키는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라, 디지털 카메라, 캠코더, PCS(personal communication system), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 또는 로봇 등의 다양한 분야에서 이미지 센서의 수요가 증가하고 있다.
이미지 센싱 장치로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이들 중 CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, CMOS 이미지 센서는 고해상도 구현이 가능하여 그 사용이 늘어나고 있다.
또한 CMOS 이미지 센서의 해상도가 높아짐에 따라, 칩 사이즈(Chip Size)의 증가 없이 픽셀(Pixel)들의 수를 증가시키기 위해 픽셀 사이즈가 점점 작아지고 있다.
본 발명의 실시예는 변환 이득(conversion gain)을 조절하여 저조도 및 고조도 특성을 모두 확보할 수 있는 하이 다이나믹 레인지(High Dynamic Range)의 이미지 센싱 장치를 제공하고자 한다.
또한 본 발명의 실시예는 플로팅 디퓨젼 영역들을 공유하는 공유 픽셀 구조에서 변환 이득을 조절할 수 있는 새로운 배치 구조한 갖는 이미지 센싱 장치를 제공하고자 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 이미지 센싱 장치는, 입사광을 광전변환하여 광전하를 생성하는 제 1 광전변환영역 및 상기 제 1 광전변환영역에서 생성된 광전하를 전송받는 제 1 플로팅 디퓨젼 영역을 포함하는 제 1 유닛 픽셀, 입사광을 광전변환하여 광전하를 생성하는 제 2 광전변환영역 및 상기 제 2 광전변환영역에서 생성된 광전하를 전송받는 제 2 플로팅 디퓨젼 영역을 포함하는 제 2 유닛 픽셀, 입사광을 광전변환하여 광전하를 생성하는 제 3 광전변환영역 및 상기 제 3 광전변환영역에서 생성된 광전하를 전송받는 제 3 플로팅 디퓨젼 영역을 포함하는 제 3 유닛 픽셀, 및 입사광을 광전변환하여 광전하를 생성하는 제 4 광전변환영역 및 상기 제 4 광전변환영역에서 생성된 광전하를 전송받는 제 4 플로팅 디퓨젼 영역을 포함하는 제 4 유닛 픽셀을 포함하며, 상기 제 1 내지 제 4 유닛 픽셀들은 제 1 소자분리구조에 의해 분리되고, 상기 제 1 내지 제 4 플로팅 디퓨젼 영역들은 도전 라인을 통해 공통 플로팅 디퓨젼 노드와 연결되며, 상기 제 1 내지 제 4 유닛 픽셀들 중 적어도 하나의 유닛 픽셀은 게인 제어 신호에 응답하여 상기 공통 플로팅 디퓨젼 노드의 캐패시턴스를 조절하는 컨버젼 게인 트랜지스터를 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는 제 1 방향 및 상기 제 1 방향과 교차되는 제 2 방향으로 반복적으로 배열되는 복수의 픽셀 그룹들을 포함하며, 각 픽셀 그룹은 제 1 소자분리구조에 의해 분리된 제 1 내지 제 4 유닛 픽셀들을 포함하고, 상기 제 1 내지 제 4 유닛 픽셀들 각각은 입사광을 광전변환하여 광전하를 생성하는 광전변환영역, 상기 광전하를 전송받는 플로팅 디퓨젼 영역 및 상기 광전변환영역에서 생성된 광전하를 상기 플로팅 디퓨젼 영역으로 전송하는 전송 트랜지스터를 포함하되, 상기 제 1 내지 제 4 유닛 픽셀들의 상기 플로팅 디퓨젼 영역들은 도전 라인을 통해 공통 플로팅 디퓨전 노드에 연결되며, 상기 제 1 내지 제 4 유닛 픽셀들 중 적어도 하나의 유닛 픽셀은 게인 제어 신호에 응답하여 상기 공통 플로팅 디퓨전 노드의 캐패시턴스를 조절하는 컨버젼 게인 트랜지스터를 포함할 수 있다.
본 발명의 실시예는 이미지 센싱 장치의 동작 특성을 향상시킬 수 있다.
특히, 본 발명의 실시예에 따른 이미지 센싱 장치는 복수의 픽셀들이 플로팅 디퓨전 영역을 공유하는 구조에서 픽셀들의 면적을 증가시키지 않으면서 변환 이득을 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센싱 장치의 구성을 간략하게 나타낸 블록도.
도 2는 도 1의 픽셀 그룹(PXG)에 대한 배치 구조를 예시적으로 나타낸 도면.
도 3은 도 1의 픽셀 그룹(PXG)에 대응하는 등가 회로도의 일 실시예를 나타낸 도면.
도 4a는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX1)의 배치 구조를 보다 상세하게 나타낸 도면.
도 4b는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX2)의 배치 구조를 보다 상세하게 나타낸 도면.
도 4c는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX3)의 배치 구조를 보다 상세하게 나타낸 도면.
도 4d는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX4)의 배치 구조를 보다 상세하게 나타낸 도면.
도 5는 도 4c에서 A-A’의 절취선을 따라 절단된 단면의 모습을 예시적으로 나타낸 도면.
도 2는 도 1의 픽셀 그룹(PXG)에 대한 배치 구조를 예시적으로 나타낸 도면.
도 3은 도 1의 픽셀 그룹(PXG)에 대응하는 등가 회로도의 일 실시예를 나타낸 도면.
도 4a는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX1)의 배치 구조를 보다 상세하게 나타낸 도면.
도 4b는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX2)의 배치 구조를 보다 상세하게 나타낸 도면.
도 4c는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX3)의 배치 구조를 보다 상세하게 나타낸 도면.
도 4d는 도 2의 픽셀 그룹(PXG)에서 유닛 픽셀(PX4)의 배치 구조를 보다 상세하게 나타낸 도면.
도 5는 도 4c에서 A-A’의 절취선을 따라 절단된 단면의 모습을 예시적으로 나타낸 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타낸 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(pixel array, 110), 로우 디코더(row decoder, 120), 상관 이중 샘플러(Correlate Double Sampler; CDS, 130), 아날로그-디지털 컨버터(Analog-Digital Converter; ADC, 140), 출력 버퍼(output buffer, 150), 컬럼 디코더(column decoder, 160) 및 타이밍 컨트롤러(timing controller, 170)를 포함할 수 있다. 여기서, 이미지 센서(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.
픽셀 어레이(110)는 매트릭스(matrix) 형태로 연속되게 반복적으로 배열된 복수의 픽셀 그룹(PXG)들을 포함할 수 있다. 각 픽셀 그룹(PXG)은 외부에서 입사된 광을 전기신호로 변환하는 복수의 유닛 픽셀들을 포함할 수 있다. 각 유닛 픽셀은 입사광을 광전변환하여 광전하를 생성하는 광센싱(photosensing) 픽셀을 포함할 수 있다. 각 픽셀 그룹(PXG)에 포함된 복수의 유닛 픽셀들은 각 유닛 픽셀에 개별적으로 형성된 플로팅 디퓨전 영역들이 도전 라인을 통해 서로 연결되는 공유 픽셀들일 수 있다. 유닛 픽셀들은 로우 라인들을 통해 로우 디코더(120)로부터 선택 신호, 리셋 신호, 전송 신호 및 게인 제어 신호 등을 포함하는 구동 신호를 수신하고, 그 구동 신호에 따라 구동될 수 있다.
로우 디코더(120)는 타이밍 컨트롤러(170)의 제어에 따라 픽셀 어레이(110)를 구동할 수 있다. 구체적으로, 로우 디코더(120)는 픽셀 어레이(110)의 적어도 하나의 로우를 선택할 수 있다. 로우 디코더(120)는 복수의 로우들 중 적어도 하나의 로우를 선택하기 위하여 로우 선택 신호를 생성할 수 있다. 그리고, 로우 디코더(120)는 선택된 적어도 하나의 로우에 대응하는 픽셀들에 대해 픽셀 리셋 신호 및 전송 신호를 순차적으로 인에이블시킬 수 있다. 이에 따라, 선택된 로우의 픽셀들 각각으로부터 생성되는 아날로그 형태의 기준 신호와 영상 신호가 순차적으로 상관 이중 샘플러(130)로 전달될 수 있다. 여기서, 기준 신호와 영상 신호는 픽셀 신호로 통칭될 수 있다.
상관 이중 샘플러(130)는 픽셀 어레이(110)로부터 복수의 컬럼 라인들 각각에 제공되는 기준 신호와 영상 신호를 순차적으로 샘플링 및 홀딩(sampling and holding)할 수 있다. 즉, 상관 이중 샘플러(130)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 기준 신호와 영상 신호의 레벨을 샘플링하고 홀딩할 수 있다.
상관 이중 샘플러(130)는 타이밍 컨트롤러(170)의 제어에 따라 컬럼들 각각의 기준 신호와 영상 신호를 상관 이중 샘플링 신호로서 ADC(140)로 전달할 수 있다.
ADC(140)는 상관 이중 샘플러(130)로부터 출력되는 각각의 컬럼들에 대한 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다. ADC(140)는 각각의 컬럼에 대한 상관 이중 샘플링 신호 및 타이밍 컨트롤러(170)로부터 제공되는 램프 신호(ramp signal)를 기반으로 카운팅 동작과 연산 동작을 수행함에 따라 각각의 컬럼에 해당하는 노이즈(예를 들어, 각 픽셀 고유의 리셋 노이즈)가 제거된 디지털 형태의 영상 데이터를 생성할 수 있다.
ADC(140)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 복수의 컬럼 카운터들을 포함하고, 컬럼 카운터들을 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다. 다른 실시예에 따라, ADC(140)는 하나의 글로벌 카운터를 포함하고, 글로벌 카운터에서 제공되는 글로벌 코드를 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다.
출력 버퍼(150)는 ADC(140)에서 제공되는 각각의 컬럼 단위의 영상 데이터를 캡쳐하여 출력할 수 있다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어에 따라 ADC(140)에서 출력되는 영상 데이터를 일시 저장할 수 있다. 출력 버퍼(150)는 이미지 센서(100)와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.
컬럼 디코더(160)는 타이밍 컨트롤러(170)의 제어에 따라 출력 버퍼(150)의 컬럼을 선택하고, 선택된 출력 버퍼(150) 컬럼에 일시 저장된 영상 데이터가 순차적으로 출력될 수 있다. 구체적으로, 컬럼 디코더(160)는 타이밍 컨트롤러(170)로부터 어드레스 신호를 수신할 수 있다. 컬럼 디코더(160)는 어드레스 신호를 기반으로 컬럼 선택 신호를 생성하여 출력 버퍼(150)의 컬럼을 선택함으로써, 선택된 출력 버퍼(150)의 컬럼으로부터 영상 데이터가 출력 신호(SO)로 출력되도록 제어할 수 있다.
타이밍 컨트롤러(170)는 로우 디코더(120), ADC(140), 출력 버퍼(150) 및 컬럼 디코더(160)를 제어할 수 있다.
타이밍 컨트롤러(170)는 이미지 센서(100)의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 디코더(120), 컬럼 디코더(160), ADC(140) 및 출력 버퍼(150)에 제공할 수 있다. 실시예에 따라, 타이밍 컨트롤러(170)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.
도 2는 도 1의 픽셀 그룹(PXG)에 대한 배치 구조를 예시적으로 나타낸 도면이다.
도 2를 참조하면, 각 픽셀 그룹(PXG)은 4개의 유닛 픽셀들(PX1~PX4)을 포함할 수 있다. 유닛 픽셀들(PX1~PX4)은 제 1 방향(예를 들어, X 방향) 및 제 1 방향과 교차되는 제 2 방향(예를 들어, Y 방향)으로 인접하게 배치될 수 있다. 예를 들어, 유닛 픽셀들(PX1~PX4)은 2ㅧ2의 매트릭스 구조로 배치될 수 있다.
유닛 픽셀들(PX1~PX4) 각각은 소자분리구조(ISO1)에 의해 인접하는 유닛 픽셀들과 물리적으로 분리된 고립형 픽셀(isolated pixel)일 수 있다. 예를 들어, 유닛 픽셀들(PX1~PX4) 각각은 인접하는 유닛 픽셀들과 광전변환영역(PD1~PD4), 플로팅 디퓨젼 영역(FD1~FD4) 및 트랜지스터(TX1~TX4, DX1~DX3, SX1~SX3, RX, CGX)를 물리적으로 공유하지 않는다. 여기서, 물리적으로 공유되지 않는다는 것은, 하나의 광전변환영역, 하나의 플로팅 디퓨전 또는 하나의 트랜지스터는 하나의 유닛 픽셀 내에만 포함될 수 있을 뿐 인접하는 2 이상의 유닛 픽셀들에 걸쳐서 형성될 수 없음을 의미할 수 있다.
이때, 소자분리구조(ISO1)는 기판이 일정 깊이로 식각된 후 식각된 영역 내에 절연물이 매립된 트렌치형 분리구조를 포함할 수 있다. 예를 들어, 소자분리구조(ISO1)는 DTI(Deep Trench Isolation) 구조, 또는 DTI 구조와 STI(Swallow Trench Isolation) 구조가 결합된 구조를 포함할 수 있다.
서로 다른 유닛 픽셀들에 속한 소자들 간의 전기적인 연결은 기판 상부에 형성되는 도전 라인(예를 들어, 메탈 라인)을 통해 이루어질 수 있다.
유닛 픽셀들(PX1~PX4) 각각은 BSI(Back Side Illumination) 또는 FSI(Front Side Illumination) 방식의 구조를 가질 수 있다.
유닛 픽셀들(PX1~PX4) 각각은 하나의 광전변환영역(PD1~PD4 중 어느 하나), 하나의 플로팅 디퓨전 영역(FD1~FD4 중 어느 하나) 및 3개의 트랜지스터들을 포함할 수 있다. 이때, 픽셀 그룹(PXG)에서 3개의 유닛 픽셀들(PX1, PX2, PX4)은, 3개의 트랜지스터들로서, 전송 트랜지스터(transfer transistor)(TX1, TX2, TX4 중 어느 하나), 소스 팔로워 트랜지스터(source follower transistor)(DX1, DX2, DX4 중 어느 하나) 및 선택 트랜지스터(select transistor)(SX1, SX2, SX4 중 어느 하나)를 포함할 수 있다. 그리고 픽셀 그룹(PXG)에서 나머지 하나의 유닛 픽셀(PX3)은, 3개의 트랜지스터들로서, 전송 트랜지스터(TX3), 리셋 트랜지스터(reset transistor)(RX) 및 컨버젼 게인 트랜지스터(conversion gain transistor)(CGX)를 포함할 수 있다.
즉, 4개의 전송 트랜지스터들, 3개의 소스 팔로워 트랜지스터들, 3개의 선택 트랜지스터들, 하나의 리셋 트랜지스터 및 하나의 컨버젼 게인 트랜지스터를 4개의 유닛 픽셀들(PX1~PX4)에 나누어 형성하되, 각 유닛 픽셀(PX1~PX4)에는 동일한 수만큼의 트랜지스터들이 포함되도록 한다.
이를 위해, 4개의 전송 트랜지스터들은 유닛 픽셀들(PX1~PX4)에 하나씩 형성된다. 3개의 소스 팔로워 트랜지스터들과 3개의 선택 트랜지스터들은 유닛 픽셀들(PX1~PX4) 중 3개의 유닛 픽셀들(PX1, PX2, PX4)에만 각각 하나씩 형성된다. 하나의 리셋 트랜지스터와 하나의 컨버젼 게인 트랜지스터는 소스 팔로워 트랜지스터와 선택 트랜지스터가 형성되지 않은 나머지 하나의 유닛 픽셀(PX3)에 형성된다.
광전변환영역들(PD1~PD4) 각각은 대응되는 유닛 픽셀(PX1~PX4)의 기판 내에 형성될 수 있다. 광전변환영역들(PD1~PD4)은 입사광을 광전변환하여 광전하를 생성할 수 있다.
플로팅 디퓨전 영역들(FD1~FD4) 각각은 광전변환영역(PD1~PD4)에서 생성된 광전하를 전송 트랜지스터(TX1~TX4)를 통해 전송받아 임시 저장할 수 있다. 본 실시예에서 플로팅 디퓨전 영역들(FD1~FD4)은 도전 라인을 통해 전기적으로 서로 연결될 수 있다. 즉, 픽셀 그룹(PXG)에 포함되는 유닛 픽셀들(PX1~PX4)은 플로팅 디퓨전 영역들(FD1~FD4)을 공유하는 4-공유(4-shared) 픽셀들일 수 있다.
플로팅 디퓨전 영역들(FD1~FD4)을 서로 연결하는 도전 라인의 길이를 최소화하기 위해, 플로팅 디퓨전 영역들(FD1~FD4)은 픽셀 그룹(PXG) 내에서 서로 물리적으로 최대한 가까운 위치에 배치될 수 있다. 예를 들어, 플로팅 디퓨전 영역들(FD1~FD4)은 픽셀 그룹(PXG)의 중앙부에 서로 가까이 모여 있을 수 있도록 해당 유닛 픽셀(PX1~PX4)의 코너(corner) 영역에 위치할 수 있다.
유닛 픽셀들(PX1~PX4) 내에서, 전송 트랜지스터(TX1~TX4)는 제 1 방향으로 플로팅 디퓨전 영역(FD1~FD4)과 인접하게 위치할 수 있다. 유닛 픽셀들(PX1, PX2, PX4) 내에서, 소스 팔로워 트랜지스터(DX1~DX3)는 제 2 방향으로 플로팅 디퓨전 영역(FD1, FD2, FD4)과 인접하게 위치하고, 선택 트랜지스터(SX1~SX3)는 제 1 방향으로 소스 팔로워 트랜지스터(DX1~DX3)와 인접하게 위치할 수 있다. 유닛 픽셀(PX3) 내에서, 컨버젼 게인 트랜지스터(CGX)는 제 2 방향으로 플로팅 디퓨전 영역(FD3)과 인접하게 위치하고, 리셋 트랜지스터(RX)는 제 1 방향으로 컨버젼 게인 트랜지스터(CGX)와 인접하게 위치할 수 있다.
각 유닛 픽셀(PX1~PX4)에서, 제 1 방향으로 전송 트랜지스터(TX1~TX4)의 일측(플로팅 디퓨전 영역과 반대측)에는 기판의 웰(well) 영역에 바이어스 전압을 인가하기 위한 탭(TAP) 영역(T1~T4)이 형성될 수 있다.
상술한 바와 같이, 유닛 픽셀들(PX1, PX2, PX4)은 동일한 구성 요소들을 포함할 수 있다. 이때, 유닛 픽셀(PX1)에 포함된 구성 요소들과 유닛 픽셀(PX2)에 포함된 구성 요소들은 유닛 픽셀(PX1)과 유닛 픽셀(PX2)의 경계 영역을 중심으로 서로 대칭되게 배치될 수 있다. 또한, 유닛 픽셀(PX2)에 포함된 구성 요소들과 유닛 픽셀(PX4)에 포함된 구성 요소들은 유닛 픽셀(PX2)과 유닛 픽셀(PX4)의 경계 영역을 중심으로 서로 대칭되게 배치될 수 있다.
도 2의 실시예에서는, 리셋 트랜지스터(RX)와 컨버젼 게인 트랜지스터(CGX)가 유닛 픽셀(PX3)에 형성되는 경우를 예시적으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 리셋 트랜지스터(RX)와 컨버젼 게인 트랜지스터(CGX)는 유닛 픽셀들(PX1, PX2, PX4) 중 어느 하나에 형성되고, 유닛 픽셀(PX3)에는 선택 트랜지스터와 소스 팔로워 트랜지스터가 형성될 수 있다.
도 3은 도 1의 픽셀 그룹에 대응하는 등가 회로도의 일 실시예를 나타낸 도면이다.
도 3을 참조하면, 픽셀 그룹(PXG)은 광전변환영역들(PD1~PD4), 플로팅 디퓨전 영역들(FD1~FD4), 전송 트랜지스터들(TX1~TX4), 소스 팔로워 트랜지스터들(DX1~DX3), 선택 트랜지스터들(SX1~SX3), 리셋 트랜지스터(RX), 컨버젼 게인 트랜지스터(CGX) 및 컨버젼 게인 캐패시터(C)를 포함할 수 있다.
광전변환영역들(PD1~PD4) 각각은 입사광을 광전변환하여 입사광의 광량에 대응하는 광전하를 생성할 수 있다. 광전변환영역들(PD1~PD4)은 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀형(pinned) 포토 다이오드 또는 이들의 조합으로 구현될 수도 있다.
전송 트랜지스터들(TX1~TX4) 각각은 대응되는 광전변환영역(PD1~PD4) 및 플로팅 디퓨전 영역(FD1~FD4)과 연결될 수 있다. 예를 들어, 각 전송 트랜지스터들(TX1~TX4)의 일측 단자는 같은 유닛 픽셀 내의 광전변환영역(PD1~PD4)과 연결되고 다른 일측 단자는 같은 유닛 픽셀 내의 플로팅 디퓨전 영역(FD1~FD4)과 연결될 수 있다. 전송 트랜지스터들(TX1~TX4) 각각은 게이트 전극으로 인가되는 전송 신호(TS1~TS4)에 응답하여 턴온(turn-on) 또는 턴오프(turn-off)됨으로써 광전변환영역(PD1~PD4)에서 생성된 광전하를 플로팅 디퓨전 영역(FD1~FD4)으로 전송할 수 있다.
플로팅 디퓨전 영역들(FD1~FD4)은 도전 라인에 의해 전기적으로 공통 연결됨으로써 공통 플로팅 디퓨전 노드(CFD)를 구성할 수 있다. 공통 플로팅 디퓨전 노드(CFD)는 플로팅 디퓨전 영역들(FD1~FD4)이 병렬 연결된 하나의 정션 커패시터(junction capacitor)로 모델링될 수 있다. 공통 플로팅 디퓨전 노드(CFD)의 캐패시턴스는 플로팅 디퓨전 영역들(FD1~FD4)의 캐패시턴스들의 합이 될 수 있다. 공통 플로팅 디퓨전 노드(CFD)는 전송 트랜지스터들(TX1~TX4)을 통해 전달된 광전변환영역(PD1~PD4) 각각의 광전하를 임시 저장할 수 있다.
소스 팔로워 트랜지스터들(DX1~DX3) 각각은 전원 전압 노드(VDD) 및 대응되는 선택 트랜지스터들(SX1~SX3)와 연결될 수 있다. 예를 들어, 각 소스 팔로워 트랜지스터들(DX1~DX3)의 일측 단자는 전원 전압 노드(VDD)에 연결되고 다른 일측 단자는 같은 유닛 픽셀 내의 선택 트랜지스터(SX1~SX3)와 연결될 수 있다. 소스 팔로워 트랜지스터들(DX1~DX3) 각각은 게이트가 공통 플로팅 디퓨전 노드(CFD)와 연결됨으로써 공통 플로팅 디퓨전 노드(CFD)의 전위 크기에 대응되는 신호를 생성하여 대응되는 선택 트랜지스터들(SX1~SX3)에 출력할 수 있다. 즉, 소스 팔로워 트랜지스터들(DX1~DX3) 각각은 공통 플로팅 디퓨전 노드(CFD)의 전위(potential)의 변화를 증폭하여 선택 트랜지스터들(SX1~SX3)에 출력할 수 있다.
선택 트랜지스터들(SX1~SX3) 각각은 대응되는 소스 팔로워 트랜지스터들(DX1~DX3)과 출력 노드(OUT)에 연결될 수 있다. 선택 트랜지스터들(SX1~SX3)은 게이트에 인가되는 로우 선택 신호(RSS)에 응답하여 턴온(turn-on) 또는 턴오프(turn-off)되어 소스 팔로워 트랜지스터들(DX1~DX3)의 출력 신호를 출력 노드(OUT)에 출력할 수 있다. 출력 노드(OUT)는 컬럼 라인과 연결될 수 있다. 본 실시예에서의 선택 트랜지스터들(SX1~SX3)은 하나의 출력 노드(OUT)와 공통 연결되고 게이트에 동일한 로우 선택 신호(RSS)를 인가받음으로써 상대적으로 넓은 채널폭을 갖는 하나의 트랜지스터와 같이 동작할 수 있다.
리셋 트랜지스터(RX)와 컨버젼 게인 트랜지스터(CGX)는 전원 전압(VDD)과 공통 플로팅 디퓨전 노드(CFD) 사이에 직렬 연결될 수 있다. 리셋 트랜지스터(RX)와 컨버젼 게인 트랜지스터(CGX)의 공통 노드에는 공통 플로팅 디퓨전 노드(CFD)의 캐패시턴스를 조절하기 위한 컨버젼 게인 캐패시터(C)가 연결될 수 있다. 리셋 트랜지스터(RX)는 게이트에 인가되는 리셋 신호(RS)에 응답하여 턴온(turn-on) 또는 턴오프(turn-off)되어 공통 플로팅 디퓨전 노드(CFD)를 전원 전압 레벨로 리셋시킬 수 있다. 컨버젼 게인 트랜지스터(CGX)는 게이트에 인가되는 게인 제어 신호(GCS)에 응답하여 공통 플로팅 디퓨전 노드(CFD)와 컨버젼 게인 캐패시터(C)를 선택적으로 병렬연결시킴으로서 공통 플로팅 디퓨전 노드(CFD)의 캐패시턴스를 조절할 수 있다. 게인 제어 신호(GCS)는 로우 디코더(120)로부터 제공받을 수 있다.
도 4a 내지 도 4d는 각각 도 2의 픽셀 그룹(PXG)에서 각 유닛 픽셀(PX1~PX4)의 배치 구조를 보다 상세하게 나타낸 도면이다.
기판에서 유닛 픽셀들이 형성되는 영역은 소자분리막(ISO1)에 의해 정의될 수 있다. 즉, 소자분리막(ISO1)은 인접한 유닛 픽셀들의 경계 영역에 형성되어 유닛 픽셀들을 물리적으로 분리시킬 수 있다. 이러한, 소자분리막(ISO1)은 DTI 구조 또는 DTI 구조와 STI 구조가 결합된 구조를 포함할 수 있다. 예를 들어, 유닛 픽셀의 광전변환소자가 형성되는 기판은 광이 입사되는 제 1 면 및 제 1 면과 대향되며 픽셀 트랜지스터들(TX1, DX1, SX1)이 형성되는 제 2 면을 포함할 수 있으며, 소자분리막(ISO1)은 기판의 제 2 면에서부터 제 1 면쪽으로 기판이 관통되도록 식각된 트렌치에 절연물이 매립된 FDTI(Front Deep Trench Isolation) 구조를 포함할 수 있다.
유닛 픽셀(PX1)은 소자분리막(ISO21)에 의해 정의되는 액티브 영역들(ACT11, ACT12)을 포함할 수 있다. 액티브 영역(ACT11)에는 선택 트랜지스터(SX1), 소스 팔로워 트랜지스터(DX1) 및 전송 트랜지스터(TX1)가 형성될 수 있다. 예를 들어, 선택 트랜지스터(SX1), 소스 팔로워 트랜지스터(DX1) 및 전송 트랜지스터(TX1)는 동일한 하나의 액티브 영역(ACT11)을 공유하며 형성될 수 있다. 액티브 영역(ACT12)에는 탭(tap) 영역(T1)이 형성될 수 있다. 소자분리막(ISO21)는 기판이 일정 깊이로 식각된 트렌치에 절연물질이 매립된 STI(Swallow Trench Isolation) 구조로 형성될 수 있다.
선택 트랜지스터(SX1)는 액티브 영역(ACT11) 상부에 형성되는 선택 게이트(SG1)를 포함할 수 있다. 액티브 영역(ACT11)에서, 선택 게이트(SG1)의 일측은 출력 노드(OUT)와 도전 라인을 통해 연결될 수 있으며 다른 일측은 소스 팔로워 트랜지스터(DX1)와 연결될 수 있다. 선택 게이트(SG1)는 도전 라인을 통해 로우 선택 신호(RSS)를 인가받을 수 있다.
소스 팔로워 트랜지스터(DX1)는 액티브 영역(ACT11) 상부에 형성되는 구동 게이트(DG1)를 포함할 수 있다. 액티브 영역(ACT11)에서, 구동 게이트(DG1)의 일측은 전원 전압 노드(VDD)와 도전 라인을 통해 연결될 수 있으며 다른 일측은 선택 트랜지스터(SX1)와 연결될 수 있다. 이때, 선택 트랜지스터(SX1)와 소스 팔로워 트랜지스터(DX1)는 도전 라인을 통해 서로 전기적으로 연결되는 것이 아니라, 액티브 영역(ACT11)을 공유함으로써 서로 전기적으로 연결될 수 있다. 구동 게이트(DG1)는 도전 라인을 통해 공통 플로팅 디퓨전 노드(CFD)와 연결될 수 있다.
전송 트랜지스터(TX1)는 액티브 영역(ACT11) 상부에 형성되는 전송 게이트(TG1)를 포함할 수 있다. 전송 트랜지스터(TX1)는 광전변환영역(PD1)과 플로팅 디퓨젼 영역(FD1)을 소스/드레인 영역으로 하는 트랜지스터이다. 이때, 전송 게이트(TG1)는 기판에 일정 깊이로 매립되며 전송 신호(TS1)에 따라 광전변환영역(PD1)과 플로팅 디퓨젼 영역(FD1) 사이에 수직 채널 영역을 형성해주는 리세스 게이트 형태로 형성될 수 있다.
이러한 전송 게이트(TG1)는 액티브 영역(ACT11)에 형성될 수 있다. 즉, 액티브 영역(ACT11)에서, 전송 게이트(TG1)의 일측에는 플로팅 디퓨젼 영역(FD1)이 형성되고 다른 일측은 선택 트랜지스터(SX1) 및 소스 팔로워 트랜지스터(DX1)와 연결될 수 있다. 예를 들어, 액티브 영역(ACT11)은, 3개의 가지들(branches)이 공통 연결되는 “T”자 형태에서 각 가지들이 꺾어진 형태로 형성될 수 있으며, 각 가지의 중앙부에 선택 게이트(SG1), 구동 게이트(DG1) 및 전송 게이트(TG1)가 각각 형성될 수 있다. 이때, 액티브 영역(ACT11)에서, 전송 트랜지스터(TX1)가 형성되는 영역은 선택 트랜지스터(SX1) 및 소스 팔로워 트랜지스터(DX1)가 형성되는 영역과 액티브 영역(ACT11)을 통해 물리적으로는 연결되어 있으나 전기적으로는 연결되지 않는다. 예를 들어, 액티브 영역(ACT11) 중 유닛 픽셀(PX1)의 중앙부에 있는 영역에는 트랜지스터의 소스/드레인 영역을 형성하기 위한 불순물이 주입되지 않음으로써, 전송 게이트(TG1)가 턴온 되더라도 플로팅 디퓨전 영역(FD1)은 선택 트랜지스터(SX1) 또는 소스 팔로워 트랜지스터(DX1)와 전기적으로 연결되지 않을 수 있다.
전송 게이트(TG1)는 도전 라인을 통해 전송 신호(TS1)를 인가받을 수 있다. 플로팅 디퓨전 영역(FD1)은 도전 라인을 통해 공통 플로팅 디퓨전 노드(CFD)와 연결될 수 있다.
탭 영역(T1)은 기판의 웰(well) 영역에 바이어스 전압을 인가하기 위한 영역으로, 소자분리막(ISO21)에 의해 액티브 영역(ACT11)과 분리된 액티브 영역(ACT12)에 형성될 수 있다. 액티브 영역(ACT12)은 유닛 픽셀(PX1)의 코너 영역에 아일랜드 형태로 형성될 수 있다. 탭 영역(T1)은 바이어스 전압 노드(BV)와 도전 라인을 통해 연결될 수 있다.
유닛 픽셀(PX2)은 제 1 방향으로 유닛 픽셀(PX1)과 인접하게 배치될 수 있다. 유닛 픽셀(PX2)은 소자분리막(ISO22)에 의해 정의되는 액티브 영역들(ACT21, ACT22)을 포함할 수 있다. 액티브 영역(ACT21)에는 선택 트랜지스터(SX2), 소스 팔로워 트랜지스터(DX2) 및 전송 트랜지스터(TX2)가 형성될 수 있다. 예를 들어, 선택 트랜지스터(SX2), 소스 팔로워 트랜지스터(DX2) 및 전송 트랜지스터(TX2)는 동일한 하나의 액티브 영역(ACT21)을 공유하며 형성될 수 있다. 액티브 영역(ACT22)에는 탭(tap) 영역(T2)이 형성될 수 있다.
유닛 픽셀(PX2)은 유닛 픽셀(PX1)과 그 경계 영역을 기준으로 제 1 방향으로 서로 대칭되는 배치 구조를 포함할 수 있다. 예를 들어, 액티브 영역들(ACT21, ACT22)은 각각 유닛 픽셀(PX1)의 액티브 영역들(ACT11, ACT12)과 제 1 방향으로 대칭되게 형성될 수 있다. 유닛 픽셀(PX2)의 게이트들(SG2, DG2, TG2)은 각각 유닛 픽셀(PX1)의 게이트들(SG1, DG1, TG1)과 제 1 방향으로 대칭되게 액티브 영역(ACT21) 상부에 형성될 수 있다. 즉, 유닛 픽셀(PX2)의 트랜지스터들(SX2, DX2, TX2)은 유닛 픽셀(PX1)의 트랜지스터들(SX1, DX1, TX1)과 제 1 방향으로 대칭되는 위치에 형성될 수 있다. 유닛 픽셀(PX2)의 트랜지스터들(SX2, DX2, TX2)은 각각 유닛 픽셀(PX1)의 트랜지스터들(SX1, DX1, TX1)과 동일한 구조로 형성되고 동일한 기능을 수행할 수 있다.
탭 영역(T2)은 유닛 픽셀(PX1)의 탭 영역(T1)과 제 1 방향으로 대칭되게 배치될 수 있다. 탭 영역(T2)은 소자분리막(ISO22)에 의해 액티브 영역(ACT21)과 분리된 액티브 영역(ACT22)에 형성될 수 있다. 액티브 영역(ACT22)은 유닛 픽셀(PX2)의 코너 영역에 아일랜드 형태로 형성될 수 있다. 탭 영역(T2)은 바이어스 전압 노드(BV)와 도전 라인을 통해 연결될 수 있다.
유닛 픽셀(PX3)은 제 2 방향으로 유닛 픽셀(PX1)과 인접하게 배치될 수 있다. 유닛 픽셀(PX3)은 소자분리막(ISO23)에 의해 정의되는 액티브 영역들(ACT31, ACT32)을 포함할 수 있다. 액티브 영역(ACT31)에는 전송 트랜지스터(TX3), 리셋 트랜지스터(RX) 및 컨버젼 게인 트랜지스터(CGX)가 형성될 수 있다. 예를 들어, 전송 트랜지스터(TX3), 리셋 트랜지스터(RX) 및 컨버젼 게인 트랜지스터(CGX)는 동일한 하나의 액티브 영역(ACT31)을 공유하며 형성될 수 있다. 액티브 영역(ACT32)에는 탭 영역(T3)이 형성될 수 있다.
전송 트랜지스터(TX3)는 액티브 영역(ACT31)에 형성되는 전송 게이트(TG3)를 포함할 수 있다. 전송 게이트(TG3)는 전송 신호(TS3)에 따라 광전변환영역(PD3)과 플로팅 디퓨젼 영역(FD3) 사이에 수직 채널 영역을 형성해주는 리세스 게이트를 포함할 수 있다.
액티브 영역(ACT31)에서, 전송 게이트(TG31)의 일측에는 플로팅 디퓨젼 영역(FD3)이 형성되고 다른 일측은 리셋 트랜지스터(RX) 및 컨버젼 게인 트랜지스터(CGX)와 연결될 수 있다. 전송 게이트(TG3)는 도전 라인을 통해 전송 신호(TS3)를 인가받을 수 있다. 플로팅 디퓨전 영역(FD3)은 도전 라인을 통해 공통 플로팅 디퓨전 노드(CFD)와 연결될 수 있다.
리셋 트랜지스터(RX)는 액티브 영역(ACT31) 상부에 형성되는 리셋 게이트(RG)를 포함할 수 있다. 액티브 영역(ACT31)에서, 리셋 게이트(RG)의 일측은 전원 전압 노드(VDD)와 도전 라인을 통해 연결될 수 있으며 다른 일측은 컨버젼 게인 트랜지스터(CGX) 및 컨버젼 게인 캐패시터(C)와 연결될 수 있다. 이때, 리셋 트랜지스터(RX)는 컨버젼 게인 트랜지스터(CGX)와는 액티브 영역(ACT31)을 공유함으로써 서로 연결될 수 있으며, 컨버젼 게인 캐패시터(C)와는 도전 라인을 통해 연결될 수 있다. 리셋 게이트(RG)는 도전 라인을 통해 리셋 신호(RS)를 인가받을 수 있다.
컨버젼 게인 트랜지스터(CGX)는 액티브 영역(ACT31) 상부에 형성되는 컨버젼 게이트(CG)를 포함할 수 있다. 액티브 영역(ACT31)에서, 컨버젼 게이트(CG)의 일측에는 플로팅 디퓨전 영역(FD3)이 형성될 수 있으며 다른 일측은 리셋 트랜지스터(RX) 및 컨버젼 게인 캐패시터(C)와 연결될 수 있다. 이때, 컨버젼 게인 트랜지스터(CGX)는 리셋 트랜지스터(RX)와는 액티브 영역(ACT31)을 공유함으로써 연결될 수 있으며, 컨버젼 게인 캐패시터(C)와는 도전 라인을 통해 연결될 수 있다. 컨버젼 게이트(CG)는 도전 라인을 통해 게인 제어 신호(GCS)를 인가받을 수 있다.
액티브 영역(ACT31) 중 유닛 픽셀(PX3)의 중앙부에 위치하는 영역에는 컨버젼 게인 캐패시터(C)와 연결되는 불순물 영역(VSS)이 부분적으로 형성될 수 있다. 예를 들어, 불순물 영역(VSS)은 컨버젼 게인 캐패시터(C)의 일측 단자를 접지시키기 위한 영역일 수 있다.
탭 영역(T3)은 유닛 픽셀(PX1)의 탭 영역(T1)과 제 2 방향으로 대칭되게 배치될 수 있다. 탭 영역(T3)은 소자분리막(ISO23)에 의해 액티브 영역(ACT31)과 분리된 액티브 영역(ACT32)에 형성될 수 있다. 액티브 영역(ACT32)은 유닛 픽셀(PX3)의 코너 영역에 아일랜드 형태로 형성될 수 있다. 탭 영역(T3)은 바이어스 전압 노드(BV)와 도전 라인을 통해 연결될 수 있다.
유닛 픽셀(PX4)은 제 1 방향으로 유닛 픽셀(PX3)과 인접하고 제 2 방향으로 유닛 픽셀(PX2)과 인접하게 배치될 수 있다. 유닛 픽셀(PX4)은 소자분리막(ISO24)에 의해 정의되는 액티브 영역들(ACT41, ACT42)을 포함할 수 있다. 액티브 영역(ACT41)에는 선택 트랜지스터(SX3), 소스 팔로워 트랜지스터(DX3) 및 전송 트랜지스터(TX4)가 형성될 수 있다. 예를 들어, 선택 트랜지스터(SX3), 소스 팔로워 트랜지스터(DX3) 및 전송 트랜지스터(TX4)는 동일한 하나의 액티브 영역(ACT41)을 공유하며 형성될 수 있다. 액티브 영역(ACT42)에는 탭(tap) 영역(T4)이 형성될 수 있다.
유닛 픽셀(PX4)은 유닛 픽셀(PX2)과 그 경계 영역을 기준으로 제 2 방향으로 서로 대칭되는 배치 구조를 포함할 수 있다. 예를 들어, 액티브 영역들(ACT41, ACT42)은 각각 유닛 픽셀(PX2)의 액티브 영역들(ACT21, ACT22)과 제 2 방향으로 대칭되게 형성될 수 있다. 유닛 픽셀(PX4)의 게이트들(SG3, DG3, TG4)은 각각 유닛 픽셀(PX2)의 게이트들(SG2, DG2, TG2)과 제 2 방향으로 대칭되게 액티브 영역(ACT41) 상부에 형성될 수 있다. 즉, 유닛 픽셀(PX4)의 트랜지스터들(SX3, DX3, TX4)은 유닛 픽셀(PX2)의 트랜지스터들(SX2, DX2, TX2)과 제 2 방향으로 대칭되는 위치에 형성될 수 있다. 유닛 픽셀(PX4)의 트랜지스터들(SX3, DX3, TX4)은 각각 유닛 픽셀(PX2)의 트랜지스터들(SX2, DX2, TX2)과 동일한 구조로 형성되고 동일한 기능을 수해할 수 있다.
탭 영역(T4)은 유닛 픽셀(PX2)의 탭 영역(T2)과 제 2 방향으로 대칭되게 배치될 수 있다. 탭 영역(T4)은 소자분리막(ISO24)에 의해 액티브 영역(ACT41)과 분리된 액티브 영역(ACT42)에 형성될 수 있다. 액티브 영역(ACT42)은 유닛 픽셀(PX4)의 코너 영역에 아일랜드 형태로 형성될 수 있다. 탭 영역(T4)은 바이어스 전압 노드(BV)와 도전 라인을 통해 연결될 수 있다.
도 5는 도 4C에서 A-A’의 절취선을 따라 절단된 단면의 모습을 예시적으로 나타낸 도면으로, 컨버젼 게인 캐패시터의 형성 모습을 예시적으로 나타낸 도면이다.
도 5를 참조하면, 컨버젼 게인 캐패시터(C)는 유닛 픽셀(PX3)에서 액티브 영역(ACT31) 상부에 형성될 수 있다. 예를 들어, 컨버젼 게인 캐패시터(C)는 액티브 영역(ACT31) 상부에 2개의 메탈 플레이트들(MP0, MP1) 사이에 절연물질이 형성된 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다.
이때, 메탈 플레이트(MP0)는 컨버젼 게인 캐패시터(C)의 하부 전극에 해당하는 것으로, 메탈 레이어(M0)의 도전 라인들이 형성될 때 함께 형성될 수 있다. 그리고 메탈 플레이트(MP1)는 컨버젼 게인 캐패시터(C)의 상부 전극에 해당하는 것으로, 메탈 레이어(M1)의 도전 라인들이 형성될 때 함께 형성될 수 있다. 메탈 플레이트(MP0)는 불순물 영역(VSS)과 연결될 수 있으며, 메탈 플레이트(MP1)는 컨버젼 게이트(CG)와 리셋 게이트(RG) 사이에 있는 불순물 영역(CAP)과 연결될 수 있다.
도 5에서는, 컨버젼 게인 캐패시터(C)와 컨버젼 게인 트랜지스터(CGX)를 연결시키는 도전 라인의 길이를 최소화하기 위해 컨버젼 게인 캐패시터(C)가 유닛 픽셀(PX3)에 형성되는 경우가 예시적으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 컨버젼 게인 캐패시터(C)는 픽셀 그룹(PXG) 내에서 도전 라인들이 형성되지 않는 여유 공간이면 어느 곳이든 형성될 수 있다.
또한, 도 5에서는 하나의 컨버젼 게인 캐패시터(C)만이 도시되었으나, 복수의 컨버젼 게인 캐패시터들이 병렬 연결되는 형태로 형성될 수도 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 이미지 센서
110: 픽셀 어레이
112: 기판
120: 로우 디코더
130: 상관 이중 샘플러
140: 아날로그-디지털 컨버터
150: 출력 버퍼
160: 컬럼 디코더
170: 타이밍 컨트롤러
PXG: 픽셀 그룹
PX1~PX4: 유닛 픽셀
PD1~PD4: 광전변환영역
FD1~FD4: 플로팅 디퓨젼 영역
TX1~TX4: 전송 트랜지스터
DX1~DX3: 소스 팔로워 트랜지스터
SX1~SX3: 션택 트랜지스터
RX: 리셋 트랜지스터
CGX: 컨버젼 게인 트랜지스터
110: 픽셀 어레이
112: 기판
120: 로우 디코더
130: 상관 이중 샘플러
140: 아날로그-디지털 컨버터
150: 출력 버퍼
160: 컬럼 디코더
170: 타이밍 컨트롤러
PXG: 픽셀 그룹
PX1~PX4: 유닛 픽셀
PD1~PD4: 광전변환영역
FD1~FD4: 플로팅 디퓨젼 영역
TX1~TX4: 전송 트랜지스터
DX1~DX3: 소스 팔로워 트랜지스터
SX1~SX3: 션택 트랜지스터
RX: 리셋 트랜지스터
CGX: 컨버젼 게인 트랜지스터
Claims (20)
- 입사광을 광전변환하여 광전하를 생성하는 제 1 광전변환영역 및 상기 제 1 광전변환영역에서 생성된 광전하를 전송받는 제 1 플로팅 디퓨젼 영역을 포함하는 제 1 유닛 픽셀;
입사광을 광전변환하여 광전하를 생성하는 제 2 광전변환영역 및 상기 제 2 광전변환영역에서 생성된 광전하를 전송받는 제 2 플로팅 디퓨젼 영역을 포함하는 제 2 유닛 픽셀;
입사광을 광전변환하여 광전하를 생성하는 제 3 광전변환영역 및 상기 제 3 광전변환영역에서 생성된 광전하를 전송받는 제 3 플로팅 디퓨젼 영역을 포함하는 제 3 유닛 픽셀; 및
입사광을 광전변환하여 광전하를 생성하는 제 4 광전변환영역 및 상기 제 4 광전변환영역에서 생성된 광전하를 전송받는 제 4 플로팅 디퓨젼 영역을 포함하는 제 4 유닛 픽셀을 포함하며,
상기 제 1 내지 제 4 유닛 픽셀들은 제 1 소자분리구조에 의해 분리되고,
상기 제 1 내지 제 4 플로팅 디퓨젼 영역들은 도전 라인을 통해 공통 플로팅 디퓨젼 노드와 연결되며,
상기 제 1 내지 제 4 유닛 픽셀들 중 적어도 하나의 유닛 픽셀은
게인 제어 신호에 응답하여 상기 공통 플로팅 디퓨젼 노드의 캐패시턴스를 조절하는 컨버젼 게인 트랜지스터를 포함하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 소자분리구조는
DTI(Deep Trench Isolation) 구조를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 적어도 하나의 유닛 픽셀은
상기 컨버젼 게인 트랜지스터와 연결되는 컨버젼 게인 캐패시터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 3에 있어서, 상기 컨버젼 게인 캐패시터는
MIM(Metal-Insulator-Metal) 캐패시터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 내지 제 4 유닛 픽셀들 각각은
대응되는 광전변환영역에서 생성된 광전하를 대응되는 플로팅 디퓨젼 영역으로 전송하는 전송 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서, 상기 적어도 하나의 유닛 픽셀은
리셋 신호에 응답하여 상기 공통 플로팅 디퓨젼 노드를 리셋시키는 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 6에 있어서, 상기 적어도 하나의 유닛 픽셀은
제 2 소자분리구조에 의해 정의되는 제 1 액티브 영역 및 제 2 액티브 영역을 포함하며,
상기 컨버젼 게인 트랜지스터, 상기 전송 트랜지스터 및 상기 리셋 트랜지스터는 상기 제 1 액티브 영역을 공유하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 7에 있어서, 상기 제 2 액티브 영역은
바이어스 전압이 인가되는 탭 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서,
상기 제 1 내지 제 4 유닛 픽셀들 중 상기 적어도 하나의 유닛 픽셀을 제외한 나머지 유닛 픽셀들 각각은
상기 공통 플로팅 디퓨전 노드의 전위 크기에 대응되는 신호를 생성하여 출력하는 소스 팔로워 트랜지스터; 및
선택 신호에 응답하여 상기 소스 팔로워 트랜지스터의 출력 신호를 출력 노드에 출력하는 선택 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 9에 있어서, 상기 나머지 유닛 픽셀들 각각은
제 2 소자분리구조에 의해 정의되는 제 1 액티브 영역 및 제 2 액티브 영역을 포함하며,
상기 전송 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터는 상기 제 1 액티브 영역을 공유하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 10에 있어서, 상기 제 2 액티브 영역은
바이어스 전압이 인가되는 탭 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 제 1 방향 및 상기 제 1 방향과 교차되는 제 2 방향으로 반복적으로 배열되는 복수의 픽셀 그룹들을 포함하며,
각 픽셀 그룹은 제 1 소자분리구조에 의해 분리된 제 1 내지 제 4 유닛 픽셀들을 포함하고,
상기 제 1 내지 제 4 유닛 픽셀들 각각은
입사광을 광전변환하여 광전하를 생성하는 광전변환영역, 상기 광전하를 전송받는 플로팅 디퓨젼 영역 및 상기 광전변환영역에서 생성된 광전하를 상기 플로팅 디퓨젼 영역으로 전송하는 전송 트랜지스터를 포함하되,
상기 제 1 내지 제 4 유닛 픽셀들의 상기 플로팅 디퓨젼 영역들은 도전 라인을 통해 공통 플로팅 디퓨전 노드에 연결되며,
상기 제 1 내지 제 4 유닛 픽셀들 중 적어도 하나의 유닛 픽셀은
게인 제어 신호에 응답하여 상기 공통 플로팅 디퓨전 노드의 캐패시턴스를 조절하는 컨버젼 게인 트랜지스터를 포함하는 이미지 센싱 장치. - 청구항 12에 있어서, 상기 제 1 내지 제 4 유닛 픽셀들 각각은
제 2 소자분리구조에 의해 정의되는 제 1 액티브 영역 및 제 2 액티브 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 13에 있어서, 상기 적어도 하나의 유닛 픽셀은
리셋 신호에 응답하여 상기 공통 플로팅 디퓨젼 노드를 리셋시키는 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 14에 있어서, 상기 적어도 하나의 유닛 픽셀에서,
상기 전송 트랜지스터, 상기 컨버젼 게인 트랜지스터 및 상기 리셋 트랜지스터는 상기 제 1 액티브 영역을 공유하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 13에 있어서, 상기 제 1 내지 제 4 유닛 픽셀들 중 상기 적어도 하나의 유닛 픽셀을 제외한 나머지 유닛 픽셀들 각각은
상기 공통 플로팅 디퓨전 노드의 전위 크기에 대응되는 신호를 생성하여 출력하는 소스 팔로워 트랜지스터; 및
선택 신호에 응답하여 상기 소스 팔로워 트랜지스터의 출력 신호를 출력 노드에 출력하는 선택 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 16에 있어서, 상기 나머지 유닛 픽셀들 각각에서,
상기 전송 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터는 상기 제 1 액티브 영역을 공유하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 17에 있어서,
상기 나머지 유닛 픽셀들 중 서로 인접하게 위치하는 유닛 픽셀들은
해당 유닛 픽셀들의 경계 영역을 기준으로 상기 전송 트랜지스터, 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터가 서로 대칭되게 배치되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 13에 있어서, 상기 제 2 액티브 영역은
바이어스 전압이 인가되는 탭 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 13에 있어서, 상기 적어도 하나의 유닛 픽셀은
하부 전극이 상기 적어도 하나의 유닛 픽셀의 제 1 액티브 영역에 연결되고 상부 전극이 상기 컨버젼 게인 트랜지스터와 연결되는 컨버젼 게인 캐패시터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
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