JP2016082103A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents

Abstract

【課題】混色の発生を抑制しつつ暗電流の増大を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】実施形態に係る固体撮像装置は、複数の光電変換素子と、トレンチアイソレーションとを備える。複数の光電変換素子は、２次元に配列される。トレンチアイソレーションは、複数の光電変換素子間の境界となる領域のうち、短波長の可視光を光電変換する光電変換素子とこの光電変換素子に隣接する光電変換素子との境界となる領域に限って設けられる。【選択図】図４

Description

本実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。

従来、２次元に配列された複数の各光電変換素子同士をＤＴＩ（Deep Trench Isolation）によって素子分離することによって、撮像画像の各画素における混色を抑制した固体撮像装置がある。かかる固体撮像装置は、例えば、ＲＩＥ（Reactive Ion Etching）によって形成されるＤＴＩ用のトレンチの表面荒れに起因して暗電流が増大することがある。

特開２０１３−１６６７６号公報

一つの実施形態は、混色の発生を抑制しつつ暗電流の増大を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。

一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、複数の光電変換素子と、トレンチアイソレーションとを備える。複数の光電変換素子は、２次元に配列される。トレンチアイソレーションは、前記複数の光電変換素子間の境界となる領域のうち、短波長の可視光を光電変換する光電変換素子と当該光電変換素子に隣接する光電変換素子との境界となる領域に限って設けられる。

第１実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図。 第１実施形態に係る固体撮像装置の概略構成を示すブロック図。 第１実施形態に係る画素アレイの受光面の一部を示す説明図。 第１実施形態に係る画素アレイの図３に示すＬ１−Ｌ１´線による断面を示す説明図。 第１実施形態に係る画素アレイの図３に示すＬ２−Ｌ２´線による断面を示す説明図。 第１実施形態に係る画素アレイの製造工程を示す説明図。 第１実施形態に係る画素アレイの製造工程を示す説明図。 第１実施形態に係る画素アレイの製造工程を示す説明図。 第２実施形態に係る画素アレイを示す説明図。

以下、添付図面を参照して、本願の開示する固体撮像装置および固体撮像装置の製造方法の実施形態を詳細に説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。

カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。

後段処理部１２は、ＩＳＰ（Image Signal Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。

そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。

記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。

次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、第１実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。

ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである場合について説明する。なお、本実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサであってもよい。

イメージセンサ２０は、アナログ回路中心に構成される周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。

画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３では、各画素に対応する光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。

光電変換素子に蓄積された信号電荷は、光電変換素子毎に設けられる読み出しゲートへ所定の電圧が印加された場合に、電荷転送領域を通ってフローティングディフュージョンへ転送されて保持される。

タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８に接続されており、これら垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８の動作のタイミング制御を行う。

垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。

画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。

ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。

信号処理回路２１は、デジタル回路中心に構成され、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行い、信号処理後の画素信号を画像信号として後段処理部１２へ出力する処理部である。かかる信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。

このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。

かかるイメージセンサ２０が備える画素アレイ２３は、光電変換素子間を素子分離するトレンチアイソレーションを備える。そして、本実施形態では、画素アレイ２３に２次元に配置される複数の光電変換素子間の境界となる領域全体ではなく、一部の領域に限ってトレンチアイソレーションを設けることによって、電気的および光学的混色の発生を防止しつつ暗電流の増大を抑制している。

以下、かかる画素アレイ２３の具体的な構成の一例について、図３〜図５を参照して説明する。図３は、第１実施形態に係る画素アレイ２３の受光面の一部を示す説明図である。また、図４は、第１実施形態に係る画素アレイ２３の図３に示すＬ１−Ｌ１´線による断面を示す説明図であり、図５は、第１実施形態に係る画素アレイ２３の図３に示すＬ２−Ｌ２´線による断面を示す説明図である。

なお、図３では、画素アレイ２３に設けられるＤＴＩ（Deep Trench Isolation）５を示すために、後述のマイクロレンズ３６、カラーフィルタ３５Ｒ，３５Ｇ，３５Ｂ、平坦化層３３、反射防止膜３２（図４および図５参照）の図示を省略している。

また、図３では、各光電変換素子が光電変換する光色が分かるように、赤色光を光電変換する光電変換素子（以下、「赤用素子４Ｒ」と記載する）の受光面にＲの文字を記載している。同様に、図３では、緑色光を光電変換する光電変換素子（以下、「緑用素子４Ｇ」と記載する）の受光面にＧの文字を記載し、青色光を光電変換する光電変換素子（以下、「青用素子４Ｂ」と記載する）の受光面にＢの文字を記載している。

図３に示すように、画素アレイ２３は、２次元にベイヤー配列される複数の赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂを備える。そして、画素アレイ２３は、複数の赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂ間の境界となる領域のうち、短波長の可視光を光電変換する青用素子４Ｂと青用素子４Ｂに隣接する赤用素子４Ｒおよび緑用素子４Ｇとの境界となる領域に限って設けられるＤＴＩ５を備える。

このように、画素アレイ２３は、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂ毎に画素アレイ２３を区画する平面視格子状の領域のうち、青用素子４Ｂを囲む領域に限って選択的に設けられるＤＴＩ５を備える。

これにより、画素アレイ２３は、全ての赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂの周りにそれぞれＤＴＩ５が形成されるような他の画素アレイに比べて、ＤＴＩ５用のトレンチの形成領域が狭くて済む。したがって、画素アレイ２３によれば、ＤＴＩ５用のトレンチの表面荒れに起因する暗電流の増大を抑制することができる。

かかる画素アレイ２３は、図４および図５に示すような構造となっている。具体的には、図４および図５に示すように、画素アレイ２３は、支持基板３０と、支持基板３０上に設けられる多層配線層３１と、多層配線層３１上に設けられる半導体層４とを備える。さらに、画素アレイ２３は、半導体層４上に順次積層される反射防止膜３２、平坦化層３３、カラーフィルタ３５Ｒ，３５Ｇ，３５Ｂ、およびマイクロレンズ３６を備える。

支持基板３０は、画素アレイ２３の製造工程において半導体層４を薄化する場合に、半導体層４を支持する基板である。多層配線層３１は、層間絶縁膜４１の内部に多層配線４２や読み出しゲート４３などが設けられる層である。

多層配線４２は、例えば、画素アレイ２３内の半導体素子と周辺回路２２とを接続する配線である。読み出しゲート４３は、半導体層４内の赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂから光電変換された信号電荷を読み出す読出トランジスタのゲートである。

半導体層４は、内部に赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂを備える。赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂは、Ｐ型の半導体層４４と、Ｐ型の半導体層４４の内部に２次元アレイ状に設けられる複数のＮ型の半導体領域４５とのＰＮ接合によって形成されるフォトダイオードである。各Ｎ型の半導体領域４５は、光電変換された信号電荷の蓄積領域となる。

また、半導体層４は、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂの境界となる領域における長波長および中波長の可視光が吸収される深さ位置に、Ｐ型の不純物がドープされた素子分離領域４６を備える。ここで、長波長の可視光は、例えば、赤色光であり、中波長光は、例えば、緑色光である。素子分離領域４６は、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂ間の信号電荷の移動を抑制することによって、撮像画像における電気的混色を抑制する。

さらに、半導体層４は、図４に示すように、青用素子４Ｂと青用素子４Ｂに隣接する緑用素子４Ｇとの境界となる領域に、受光面（ここでは、上面）から短波長の可視光が吸収される深さまで達するＤＴＩ５を備える。

ＤＴＩ５は、例えば、アルミニウムなどの遮光部材５２と、遮光部材５２の表面を被覆する酸化シリコンなどの絶縁膜５１とを備える。かかるＤＴＩ５は、遮光部材５２によって青用素子４Ｂおよび緑用素子４Ｇ間の光の透過を抑制することにより、撮像画像における光学的混色を抑制する。さらに、ＤＴＩ５は、絶縁膜５１によって青用素子４Ｂおよび緑用素子４Ｇ間の信号電荷の移動を抑制することにより、撮像画像における電気的混色を抑制する。

反射防止膜３２は、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂよりも屈折率が小さく、平坦化層３３よりも屈折率が大きな材料によって形成される透明な薄膜である。かかる反射防止膜３２は、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂにおける受光面の表面反射を少なくすることによって、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂへの透過光量を増大させる。平坦化層３３は、平坦化層３３の形成後に積層されるカラーフィルタ３５Ｒ，３５Ｇ，３５Ｂの積層面を平坦化するために設けられる透光性を備えた層である。

カラーフィルタ３５Ｒは、平坦化層３３を介して赤用素子４Ｒの光が入射する側に設けられ、赤色光を選択的に透過させる。カラーフィルタ３５Ｇは、平坦化層３３を介して緑用素子４Ｇの光が入射する側に設けられ、緑色光を選択的に透過させる。カラーフィルタ３５Ｂは、平坦化層３３を介して青用素子４Ｂの光が入射する側に設けられ、青色光を選択的に透過させる。マイクロレンズ３６は、入射光を赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂへ集光する平凸レンズである。

この画素アレイ２３では、マイクロレンズ３６およびカラーフィルタ３５Ｂを透過した青色光は、可視光のなかで波長が比較的短いので、図４に示すように、青用素子４Ｂの受光面近傍の領域で吸収されて信号電荷１０へ光電変換される。

かかる信号電荷１０は、青用素子４Ｂの受光面近傍の領域内で移動するが、青用素子４Ｂと緑用素子４Ｇとの境界領域には受光面から青色光が吸収される深さまで達するＤＴＩ５が設けられているため、隣接する緑用素子４Ｇや赤用素子４Ｒへの移動が抑止される。これにより、画素アレイ２３は、青用素子４Ｂから緑用素子４Ｇや赤用素子４Ｒへ信号電荷１０が移動することによる電気的混色の発生を抑制することができる。

しかも、前述したように、ＤＴＩ５が設けられるのは、青用素子４Ｂの周囲における受光面から青色光が吸収される深さまでである。これにより、ＤＴＩ５用のトレンチの深さは、青色光が光電変換された信号電荷１０を緑用素子４Ｇや赤用素子４Ｒへ移動させないために必要最小限の深さに抑えられる。このように、画素アレイ２３では、ＤＴＩ５の深さを必要最小限に抑えることによってＤＴＩ５用のトレンチの表面荒れに起因する暗電流の増大をさらに抑制することができる。

また、画素アレイ２３では、マイクロレンズ３６およびカラーフィルタ３５Ｇを透過した緑色光は、波長が青色光よりも長く赤色光よりも短いので、図４および図５に示すように、緑用素子４Ｇの中央領域近傍の領域で吸収されて信号電荷１０へ光電変換される。

また、画素アレイ２３では、マイクロレンズ３６およびカラーフィルタ３５Ｒを透過した赤色光は、可視光のなかで波長が比較的長いので、図５に示すように、赤用素子４Ｒの受光面とは逆側の面近傍の領域で吸収されて信号電荷１０へ光電変換される。

そして、緑色光が光電変換された信号電荷１０は、緑用素子４Ｇの中央領域内を移動し、赤色光が光電変換された信号電荷１０は、赤用素子４Ｒの受光面とは逆側の面近傍の領域内を移動する。

ただし、これらの信号電荷１０は、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂの境界領域の赤色光および緑色光が吸収される位置に、素子分離領域４６が設けられているため、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂ間の移動が抑止される。

このように、画素アレイ２３は、青用素子４Ｂによって光電変換された信号電荷１０が隣接する緑用素子４Ｇおよび赤用素子４Ｒへ移動することをＤＴＩ５によって抑止する。また、画素アレイ２３は、赤用素子４Ｒおよび緑用素子４Ｇによって光電変換された信号電荷１０が赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂ間を移動することを素子分離領域４６によって抑止する。

これにより、画素アレイ２３は、撮像画像の各画素における電気的混色の発生を抑制することができる。さらに、画素アレイ２３は、ＤＴＩ５の設置領域を必要最小限に抑えることによって、ＤＴＩ５用のトレンチの表面荒れに起因する暗電流の発生を抑制することができる。

次に、図６〜図８を参照して、第１実施形態に係る画素アレイ２３の製造方法について説明する。図６〜図８は、第１実施形態に係る画素アレイ２３の製造工程を示す説明図である。画素アレイ２３を製造する場合には、図６の（ａ）に示すように、シリコンウェハなどの半導体基板へボロンなどのＰ型の不純物をドープすることによってＰ型の半導体層４４を形成する。

続いて、例えば、リンなどのＮ型の不純物をＰ型の半導体層４４の表面から内部の所定位置へイオン注入し、アニール処理を行うことによって、複数のＮ型の半導体領域４５を半導体層４内の同一の深さ位置に形成する。これにより、赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂが２次元アレイ状に形成される。

その後、図６の（ｂ）に示すように、半導体層４におけるＮ型の半導体領域４５間の領域へ表面側から内部へ向けて、例えば、ボロンなどのＰ型の不純物をイオン注入し、アニール処理を行うことによって、素子分離領域４６を形成する。このとき、半導体層４の表面からＮ型の半導体領域４５の深さ方向における中心位置と同程度の深さ位置まで達する素子分離領域４６を形成する。

続いて、図６の（ｃ）に示すように、半導体層４の表面に多層配線層３１を形成する。多層配線層３１を形成する工程では、まず、半導体層４の表面における所定位置に、例えば、ポリシリコンによって読み出しゲート４３などの半導体素子の構成要素を形成する。

その後、層間絶縁膜４１を形成し、層間絶縁膜４１に配線パターンのパターニングを行い、形成された配線パターンへ、例えば、銅などの金属を埋め込むことによって多層配線４２を形成するという一連の工程を繰り返す。これにより、多層配線層３１が形成される。

続いて、図７の（ａ）に示すように、多層配線層３１の表面に支持基板３０を貼着する。その後、図７の（ｂ）に示すように、図７の（ａ）に示す構造体の表裏を反転させ、半導体層４の裏面（ここでは、上面）を研削および研磨することによって、半導体層４を薄化する。

続いて、図７の（ｃ）に示すように、青用素子４ＢのＮ型の半導体領域４５と、緑用素子４ＧのＮ型の半導体領域４５との間におけるＰ型の半導体層４４へ、半導体層４の裏面（ここでは、上面）から所定の深さ位置まで達するトレンチ５０を形成する。

ここでの所定の深さ位置は、半導体層４へ裏面（ここでは、上面）から入射する青色光が吸収される深さ位置である。また、この工程では、緑用素子４ＧのＮ型の半導体領域４５と、赤用素子４ＲのＮ型の半導体領域４５との間には、トレンチ５０は形成しない。

その後、図８の（ａ）に示すように、例えば、熱酸化処理を行うことによって、トレンチ５０の内周面に酸化シリコンの絶縁膜５１を形成した後、図８の（ｂ）に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）によって、トレンチ５０内に遮光部材５２を埋め込む。

続いて、図８の（ｃ）に示すように、半導体層４上に、例えば、ＣＶＤによって、例えば、窒化シリコン膜を成膜することにより反射防止膜３２を形成し、その後、反射防止膜３２上にアクリル樹脂などの有機系樹脂を塗布し、固化した有機系樹脂の表面を研磨して平坦化層３３を形成する。その後、平坦化層３３の上面にカラーフィルタ３５Ｒ，３５Ｇ，３５Ｂおよびマイクロレンズ３６を順次形成することによって、図４および図５に示す画素アレイ２３が完成する。

上述したように、第１実施形態に係る画素アレイは、２次元に配列される赤用素子、緑用素子、および青用素子間の領域のうち、平面視において青用素子を囲む領域に限って設けられるＤＴＩを備える。

これにより、第１実施形態に係る画素アレイは、ＤＴＩを設ける領域を必要最小限に抑えることができるので、電気的混色を抑制しつつＤＴＩ用のトレンチの表面荒れに起因する暗電流の増大を抑制することができる。

（第２実施形態）
次に、第２実施形態に係る画素アレイについて説明する。図９は、第２実施形態に係る画素アレイ２３ａを示す説明図である。なお、ここでは、図９に示す画素アレイ２３ａの構成要素のうち、図４または図５に示す構成要素と同様の機能を有する構成要素については、図４または図５に示す符号と同一の符号を付することにより、その説明を省略する。

図９に示すように、第２実施形態に係る画素アレイ２３ａは、半導体層４ａの構成が第１実施形態に係る画素アレイ２３の半導体層４とは異なり、その他の構成は、第１実施形態に係る画素アレイ２３と同様である。

具体的には、素子分離領域４６（図４参照）を備えておらず、青用素子４ＢのＮ型の半導体領域４５と、緑用素子４ＧのＮ型の半導体領域４５との間の領域に、半導体層４ａの表裏を貫通するＤＴＩ５ａを備える。

なお、かかるＤＴＩ５ａは、緑用素子４ＧのＮ型の半導体領域４５と、赤用素子４ＲのＮ型の半導体領域４５との間の領域には設けられない。つまり、画素アレイ２３ａにおける緑用素子４Ｇと赤用素子４Ｒとが隣接する部分の断面は、図５に示す断面と同様である。

かかる画素アレイ２３ａによっても、全ての赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂの周りにそれぞれＤＴＩ５ａが形成されるような他の画素アレイに比べて、ＤＴＩ５ａ用のトレンチの形成領域を狭くすることができる。したがって、画素アレイ２３ａによれば、ＤＴＩ５ａ用のトレンチの表面荒れに起因する暗電流の増大を抑制することができる。

また、画素アレイ２３ａを形成する場合には、例えば、図６の（ａ）に示す赤用素子４Ｒ、緑用素子４Ｇ、および青用素子４Ｂが形成される前に、青用素子４Ｂの形成予定領域を囲むように、形成予定の青用素子４Ｂが形成される深さを超えるトレンチを形成する。

続いて、トレンチの内周面に酸化シリコンなどの絶縁膜５１ａを形成し、その後、トレンチの内部にアルミニウムなどの遮光部材５２ａを埋め込む。これにより、ＤＴＩ５ａが形成される。以後の製造工程は、ＤＴＩ５ａの形成箇所に素子分離領域４６を形成しない点を除き、図６〜図８に示す製造工程と同様である。

上述したように、第２実施形態に係る画素アレイが備えるＤＴＩは、２次元に配列される赤用素子、緑用素子、および青用素子間の領域のうち、平面視において青用素子を囲む領域に限って設けられ、青用素子が形成される半導体層の表裏を貫通する。

かかる画素アレイは、全ての赤用素子、緑用素子、および青用素子の周りにそれぞれＤＴＩが形成されるような他の画素アレイに比べて、ＤＴＩ用のトレンチの形成領域を狭くすることができる。したがって、第２実施形態の画素アレイによれば、ＤＴＩ用のトレンチの表面荒れに起因する暗電流の増大を抑制することができる。

なお、上記した実施形態では、図４に示すＤＴＩ５の深さ、および図９に示すＤＴＩ５ａの深さは一例であり、実施形態に係るトレンチアイソレーションの深さはこれに限定されるものではない。

トレンチアイソレーションは、例えば、半導体層４の受光面から緑色光が吸収される深さまで達する構成であってもよい。かかる構成によれば、トレンチアイソレーションと素子分離領域４６とが連結されるので、電気的混色をさらに抑制することができる。

また、上記した実施形態では、トレンチアイソレーションがＤＴＩである場合を例に挙げたが、トレンチアイソレーションは、ＳＴＩ（Shallow Trench Isolation）であってもよい。

また、上記した実施形態では、光電変換素子がベイヤー配列される場合について説明したが、光電変換素子の配列は、これに限定されるものではない。光電変換素子がベイヤー配列以外の配列の場合、画素アレイには、赤用素子、緑用素子、および青用素子が光電変換する光とは異なる色の光を光電変換する光電変換素子が設けられる場合がある。

例えば、画素アレイは、赤用素子、青用素子、青色に近い緑色光を光電変換する光電変換素子、および赤色に近い緑色光を光電変換する光電変換素子を備えるものがある。そして、青色に近い緑色光は、可視光の中で波長が比較的短い光である。

このため、かかる画素アレイの場合、青色に近い緑色光を光電変換する光電変換素子および青用素子の周りに限って、本実施形態のトレンチアイソレーションを設ける。また、画素アレイが白色光を光電変換する光電変換素子をさらに備える場合には、白色光を光電変換する光電変換素子の周りにも本実施形態のトレンチアイソレーションを設ける。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ デジタルカメラ、 １１ カメラモジュール、 １２ 後段処理部、 １３ 撮像光学系、 １４ 固体撮像装置、 １５ ＩＳＰ、 １６ 記憶部、 １７ 表示部、 ２０ イメージセンサ、 ２１ 信号処理回路、 ２２ 周辺回路、 ２３，２３ａ 画素アレイ、 ２４ 垂直シフトレジスタ、 ２５ タイミング制御部、 ２６ ＣＤＳ、 ２７ ＡＤＣ、 ２８ ラインメモリ、 ３０ 支持基板、 ３１ 多層配線層、 ３２ 反射防止膜、 ３３ 平坦化層、 ３５Ｒ，３５Ｇ，３５Ｂ カラーフィルタ、 ３６ マイクロレンズ、 ４Ｒ 赤用素子、 ４Ｇ 緑用素子、 ４Ｂ 青用素子、 ４，４ａ 半導体層、 ４１ 層間絶縁膜、 ４２ 多層配線、 ４３ 読み出しゲート、 ４４ Ｐ型の半導体層、 ４５ Ｎ型の半導体領域、 ４６ 素子分離領域、 ５，５ａ ＤＴＩ、 ５１，５１ａ 絶縁膜、 ５２，５２ａ 遮光部材

Claims (5)

1. ２次元に配列される複数の光電変換素子と、
   前記複数の光電変換素子間の境界となる領域のうち、短波長の可視光を光電変換する光電変換素子と当該光電変換素子に隣接する光電変換素子との境界となる領域に限って設けられるトレンチアイソレーションと
   を備えることを特徴とする固体撮像装置。
2. 前記トレンチアイソレーションは、
   前記短波長の可視光を光電変換する光電変換素子と当該光電変換素子に隣接する光電変換素子との境界となる領域における受光面から前記短波長の可視光が吸収される深さまで達する
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記複数の光電変換素子の境界となる領域における長波長および中波長の可視光が吸収される深さ位置に設けられ、前記光電変換素子の電荷蓄積領域とは逆導電型の不純物がドープされる素子分離領域
   を備えることを特徴とする請求項１または請求項２に記載の固体撮像装置。
4. 前記トレンチアイソレーションは、
   前記光電変換素子が形成される半導体層における受光面から当該受光面とは逆側の面まで達する
   ことを特徴とする請求項１に記載の固体撮像装置。
5. ２次元に複数の光電変換素子を形成する工程と、
   前記複数の光電変換素子間の境界となる領域のうち、短波長の可視光を光電変換する光電変換素子と当該光電変換素子に隣接する光電変換素子との境界となる領域に限ってトレンチアイソレーションを形成する工程と
   を含むことを特徴とする固体撮像装置の製造方法。

Images