JP2006140331A - 固体撮像素子及びその製造方法 - Google Patents

Abstract

【課題】 オーバーフロードレイン用のエピタキシャル層を深い位置に形成し、リーク電流を防止しつつ、光電変換部の感度向上を図る。
【解決手段】 半導体ウエハのＮ型基板上にＰ型エピタキシャル層を形成し、このウエハのダイジングラインの内側領域にトレンチ溝を環状に形成し、トレンチ溝の内面をシリコン酸化膜で覆い、その上に導電性多結晶シリコンを形成する。そして、トレンチ溝に形成した多結晶シリコン膜に正の電圧を印加することで、トレンチ溝の内壁部分のＰ型エピタキシャル層をＮ型に反転し、内部領域のＰ型エピタキシャル層に対してトレンチ溝の周辺部分が等価的にチャネルストップとして機能するようにした。
【選択図】図１

Description

本発明は、縦型オーバーフロードレイン構造を有する固体撮像素子及びその製造方法に関する。

従来より、例えばＣＣＤイメージセンサ等の固体撮像素子において、いわゆる縦型オーバーフロードレイン構造を有するものが知られている。ここで、縦型オーバーフロードレイン構造とは、半導体基板の受光面側に形成した光電変換部の信号電荷蓄積領域に過剰な入射光によって余剰電荷が生じた場合、この余剰電荷を半導体基板の深い位置に形成したポテンシャルバリア（オーバーフロードレイン）を通して基板の反対側に排出する構造のものであり、例えば、Ｎ型のシリコン基板にＮ型のエピタキシャル層を形成し、オーバーフロードレインを形成する領域にＰ型イオンを注入してＰ型ウェル層を設けることにより形成している。
ところで、近年の固体撮像素子では、多画素化の進展等により、基板上に２次元アレイ状に配列された各画素の受光部（光電変換部）の大きさも微細化されており、それに伴い、信号電荷の蓄積量も低下する傾向になっている。

そこで、このような固体撮像素子の感度を上げる方法として、Ｐ型ウェル層を深い位置に形成することが有効となる。そして、従来はＰ型ウェル層を形成するイオン注入時のＰ型不純物の加速エネルギーを高くすることで対処を進めてきた。
しかし、加速エネルギーにも限界があり、代替技術として、Ｐ型のエピタキシャル層を形成すれば、容易に厚い（すなわち、深い）Ｐ型ウェル層を形成することが可能となる。
（例えば特許文献１参照）。
特開平９−３３１０５８号公報

しかしながら、上述したＰ型のエピタキシャル層は、シリコンウエハ全面に形成されるものであるため、組み立て工程で、ウエハからチップにダイジング（カッティング）する際に、例えば図５に示すように、ダイジングによるクラックで粗くなったチップ１０の端面１０Ａに、Ｎ型基板（Ｎ型エピタキシャル層）１２とその上のＰ型エピタキシャル層１４との間のＰＮ接合部が露出することになる。
しかし、実際の固体撮像素子では、Ｐ型層を接地電位として裏面側のＮ型基板に例えば３０Ｖ程度の電圧を印加しており、上述のようにダイジング時のクラックで耐圧性が低下した粗いチップ端面に、電位差をもつＰＮ接合部が露出することにより、この部分にリーク電流が発生し、動作不良が生じる欠点がある。

そこで本発明は、ウエハからダイジングしたチップ端面に電位差をもつＰＮ接合部を露出させることなくオーバーフロードレイン用のエピタキシャル層を形成でき、リーク電流を防止しつつ、光電変換部の感度向上を図ることができる固体撮像素子及びその製造方法を提供することを目的とする。

上述の目的を達成するため、本発明の固体撮像素子は、第１導電型層を含む半導体チップと、前記第１導電型層の上に形成された第２導電型エピタキシャル層と、前記半導体チップの外周の内側に沿って前記第２導電型エピタキシャル層から第１導電型層に至る深さで環状に形成されたトレンチ溝と、前記トレンチ溝の内面に形成された絶縁膜と、前記絶縁膜の内面からトレンチ溝の縁部にかけて形成される導電膜と、前記導電膜にトレンチ溝の内壁領域の第２導電型エピタキシャル層を第１導電型に反転させる電圧を印加する給電手段と、前記第２導電型エピタキシャル層のトレンチ溝の内側領域に形成される画素アレイ部及び回路部とを有することを特徴とする。

また、本発明の製造方法は、半導体ウエハの第１導電型層の上に第２導電型エピタキシャル層を形成する工程と、前記半導体ウエハのダイジングラインの内側領域に前記第２導電型エピタキシャル層から第１導電型層に至る深さの環状のトレンチ溝を形成する工程と、前記トレンチ溝の内面に絶縁膜を形成する工程と、前記絶縁膜の内面からトレンチ溝の縁部にかけて導電膜を形成する工程と、前記第２導電型エピタキシャル層のトレンチ溝の内側領域に固体撮像素子を形成する工程と、前記半導体ウエハをダイジングラインに沿って分断する工程とを有することを特徴とする。

本発明の固体撮像素子によれば、半導体チップの第１導電型層上に設けた第２導電型エピタキシャル層が環状のトレンチ溝によって画素アレイ部及び回路部を設けた領域と外周領域とに分断され、このトレンチ溝に絶縁膜を介して形成された導電膜に電圧を印加することで、トレンチ溝の内壁領域の第２導電型エピタキシャル層を第１導電型に反転させることにより、トレンチ溝の周囲をチャネルストップとして機能させた構造を得ることができる。
したがって、半導体チップの端面に電位差をもつＰＮ接合部を露出させることなく、第２導電型エピタキシャル層によって深い位置にオーバーフロードレインを形成でき、リーク電流を防止しつつ、光電変換部の感度向上を図ることができる効果がある。

また、本発明の製造方法によれば、半導体ウエハの第１導電型層上に第２導電型エピタキシャル層を形成し、この半導体ウエハのダイジングラインの内側領域に環状のトレンチ溝を形成し、このトレンチ溝の内面に絶縁膜を形成し、さらに絶縁膜の内面からトレンチ溝の縁部にかけて導電膜を形成し、トレンチ溝の内側領域に固体撮像素子を形成した後、半導体ウエハをダイジングラインに沿って分断することにより、トレンチ溝によって第２導電型エピタキシャル層を内側領域と外側領域に分離し、電圧の印加によって外側領域を第１導電型に反転させてトレンチ溝の周囲をチャネルストップとして機能させた構造の固体撮像素子を作成することができる。
したがって、半導体チップの端面に電位差をもつＰＮ接合部を露出させることなく、第２導電型エピタキシャル層によって深い位置にオーバーフロードレインを形成でき、リーク電流を防止しつつ、光電変換部の感度を向上させた固体撮像素子を得ることができる効果がある。

なお、第１導電型をＮ型とし、前記第２導電型をＰ型とし、電圧を正の電圧とすることで、一般的に実施されている製品に容易に適用することができる。
また、半導体チップとしては、例えば第１導電型シリコン基板や、あるいは第１導電層上に第１導電型エピタキシャル層を成長させたものなど、種々のものを用いることができ、その上に第２導電型エピタキシャル層を成長させることで、十分な厚さの第２導電型エピタキシャル層によって深い位置にオーバーフロードレインを形成できる。
また、トレンチ溝内に形成する絶縁膜は第２導電型エピタキシャル層に形成されるＭＯＳトランジスタのゲート絶縁膜と同一膜を用いて同時工程で形成することで、新たな成膜工程を追加することなく、容易に形成でき、また、同様に導電膜は第２導電型エピタキシャル層に形成されるＭＯＳトランジスタのゲート電極膜と同一膜を用いて同時工程で形成することで、新たな成膜工程を追加することなく、容易に形成できる。また、絶縁膜を熱酸化膜とすることで、トレンチ溝の内面に容易に絶縁膜を作成できる。

本発明の実施の形態では、上述したリーク電流の原因となるチップ端面のＰＮ接合部の露出を回避する構造として、以下のような工程で固体撮像素子を作成する。
まず、半導体ウエハのＮ型基板（Ｎ型エピタキシャル層）の上にＰ型エピタキシャル層を形成し、このウエハのダイジングラインの内側領域にトレンチ溝を環状に形成する。
次に、このトレンチ溝の内面をシリコン酸化膜で覆う。なお、このシリコン酸化膜には、ＭＯＳトランジスタのゲート酸化膜に用いるものと同一の膜を用い、同一工程で作成することができる。
さらに、その上に導電性多結晶シリコンを堆積し、トレンチ溝の周辺に沿って多結晶シリコン膜を残し、その他の不要部分を除去する。なお、この多結晶シリコンも、ＭＯＳトランジスタのゲート電極膜に用いるものと同一の膜を用い、同一工程で作成することができる。

次に、Ｐ型エピタキシャル層の内側領域に固体撮像素子やその他の回路部を形成する。なお、トレンチ溝に形成した多結晶シリコン膜には必要な電圧を給電可能な電極等に接続するものとする。
この後、半導体ウエハをダイジングラインに沿って分断し、固体撮像素子の半導体チップを得る。
このようにして形成した固体撮像素子では、トレンチ溝に形成した多結晶シリコン膜に正の電圧を印加することで、トレンチ溝の内壁部分のＰ型エピタキシャル層がＮ型に反転し、内部領域のＰ型エピタキシャル層に対してトレンチ溝の周辺部分が等価的にチャネルストップとして機能する。これにより、チップ端面には電位差をもつＰＮ接合部が露出せず、リーク電流の問題を回避でき、また、Ｐ型エピタキシャル層によって深い位置にオーバーフロードレインを形成でき、感度のよい固体撮像素子となる。

図１〜図４は本発明の実施例による固体撮像素子の製造工程を示す断面図である。なお、各図は、１つの半導体チップを示しているが、実際は半導体ウエハをダイジングする前の状態であるものとする。
まず、図１（Ａ）において、半導体ウエハ１００は、Ｎ型基板（Ｎ型エピタキシャル層）１１０の上にＰ型エピタキシャル層１２０が形成されており、この半導体ウエハ１００にトレンチ溝１３０を形成した状態を示している。なお、Ｎ型基板１１０には、例えばＮ型導電層の上にＮ型エピタキシャル層を成長させたものを用いる。また、トレンチ溝１３０は、例えばフォトリソグラフィとエッチングを用いて形成するが、その形成方法としては特に限定しないものとする。

図１（Ｂ）はトレンチ溝１３０の形成パターン例を示している。図示のように、完成した固体撮像素子の半導体チップには、多数の画素を２次元状に配列した画素アレイ部（イメージエリア）１４１、水平レジスタ１４２、及び周辺回路１４３等が形成されるが、本例のトレンチ溝１３０は、半導体チップの外周の内側（すなわち、ダイジングラインの内側）に沿って方形状の環状に形成されている。
なお、トレンチ溝１３０は、図１（Ａ）に示すように、Ｐ型エピタキシャル層１２０を貫通してＮ型基板１１０まで到達してＮ層が露出するように形成されており、具体的には４μｍ程度の深さで形成され、Ｐ型エピタキシャル層１２０を完全に分断している。

次に、図２において、トレンチ溝１３０の内面にシリコン酸化膜１５０を形成する。このシリコン酸化膜１５０は、例えばＭＯＳトランジスタのゲート酸化膜と同一膜を用いて同時工程で形成するものであり、例えばエピタキシャル層の表面を熱酸化してシリコン酸化膜を形成した後、不要な領域の酸化膜をフォトリソグラフィ及びエッチング等によって除去したものであり、トレンチ溝１３０には内面にだけ酸化膜が残った状態とする。
次に、図３において、全面に導電性多結晶シリコン膜１６０を堆積し、図４に示すように、トレンチ溝１３０に沿って不要部分を除去する。なお、この多結晶シリコン膜１６０は、例えばＭＯＳトランジスタのゲート電極膜と同一膜を用いて同時工程で形成するものであり、例えばＣＶＤ等によって全面に形成した多結晶シリコン膜を、フォトリソグラフィ及びエッチング等によって所望のパターンに形成する。
トレンチ溝１３０の周辺では、トレンチ溝１３０の内部（すなわち、シリコン酸化膜１５０の内側）からトレンチ溝１３０の縁部に至る領域に形成されている。具体的には、溝部の外側に１〜２μｍ程度はみ出した状態で形成されている。

次に、Ｐ型エピタキシャル層１２０の上に固体撮像素子を構成する各素子（光電変換部やＭＯＳトランジスタ等）を形成し、さらに配線等の上層膜を形成するが、この際、トレンチ溝１３０の多結晶シリコン膜１６０には、後述する正の電圧を印加するための電極等を接続するようにし、また、内側のＰ型エピタキシャル層１２０には接地電位に接続するように配線する。この後、ダイジングを行い、半導体ウエハを固体撮像素子のチップに分割する。

このように形成した固体撮像素子において、実際の使用時にトレンチ溝１３０の多結晶シリコン膜１６０に周辺回路の電源供給部（給電手段）から例えば５Ｖ程度の正の電圧を印加することにより、トレンチ溝１３０の内壁のＰ層１２０ＡがＮ型に反転し、内側のＰ型エピタキシャル層１２０に対するチャネルストップとして機能する。これにより、あたかもＮ層内にＰ型ウェル層を形成したのと等価の構成を得ることができ、深い位置にオーバーフロードレインを形成することが可能となる。また、チップ端面には、電位差を有するＰＮ接合部が露出することを回避でき、リーク電流の発生を抑制できる。
なお、本発明は以上の実施例に限定されず、適宜変形が可能である。例えば、絶縁膜や導電膜の膜種は、シリコン酸化膜や多結晶シリコン膜以外のものを用いることが可能である。

本発明の実施例による固体撮像素子の製造工程を示す断面図である。 本発明の実施例による固体撮像素子の製造工程を示す断面図である。 本発明の実施例による固体撮像素子の製造工程を示す断面図である。 本発明の実施例による固体撮像素子の製造工程を示す断面図である。 従来の半導体ウエハの例を示す断面図である。

符号の説明

１００……半導体ウエハ、１１０……Ｎ型基板、１２０……Ｐ型エピタキシャル層、１３０……トレンチ溝、１４１……画素アレイ部、１４２……水平レジスタ、１４３……周辺回路、１５０……シリコン酸化膜、１６０……導電性多結晶シリコン膜。

Claims (12)

1. 第１導電型層を含む半導体チップと、
   前記第１導電型層の上に形成された第２導電型エピタキシャル層と、
   前記半導体チップの外周の内側に沿って前記第２導電型エピタキシャル層から第１導電型層に至る深さで環状に形成されたトレンチ溝と、
   前記トレンチ溝の内面に形成された絶縁膜と、
   前記絶縁膜の内面からトレンチ溝の縁部にかけて形成される導電膜と、
   前記導電膜にトレンチ溝の内壁領域の第２導電型エピタキシャル層を第１導電型に反転させる電圧を印加する給電手段と、
   前記第２導電型エピタキシャル層のトレンチ溝の内側領域に形成される画素アレイ部及び回路部と、
   を有することを特徴とする固体撮像素子。
2. 前記半導体チップは第１導電層上に第１導電型エピタキシャル層を成長させて形成され、その上に前記第２導電型エピタキシャル層を成長させたものであることを特徴とする請求項１記載の固体撮像素子。
3. 前記絶縁膜は前記第２導電型エピタキシャル層に形成されるＭＯＳトランジスタのゲート絶縁膜と同一膜を用いて形成されることを特徴とする請求項１記載の固体撮像素子。
4. 前記導電膜は前記第２導電型エピタキシャル層に形成されるＭＯＳトランジスタのゲート電極膜と同一膜を用いて形成されることを特徴とする請求項１記載の固体撮像素子。
5. 前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、前記電圧は正の電圧であることを特徴とする請求項１記載の固体撮像素子。
6. 前記絶縁膜が熱酸化膜であることを特徴とする請求項１記載の固体撮像素子。
7. 半導体ウエハの第１導電型層の上に第２導電型エピタキシャル層を形成する工程と、
   前記半導体ウエハのダイジングラインの内側領域に前記第２導電型エピタキシャル層から第１導電型層に至る深さの環状のトレンチ溝を形成する工程と、
   前記トレンチ溝の内面に絶縁膜を形成する工程と、
   前記絶縁膜の内面からトレンチ溝の縁部にかけて導電膜を形成する工程と、
   前記第２導電型エピタキシャル層のトレンチ溝の内側領域に固体撮像素子を形成する工程と、
   前記半導体ウエハをダイジングラインに沿って分断する工程と、
   を有することを特徴とする固体撮像素子の製造方法。
8. 前記半導体ウエハは第１導電層上に第１導電型エピタキシャル層を成長させ、その上に前記第２導電型エピタキシャル層を成長させることを特徴とする請求項７記載の固体撮像素子の製造方法。
9. 前記絶縁膜を前記第２導電型エピタキシャル層に形成されるＭＯＳトランジスタのゲート絶縁膜と同時形成することを特徴とする請求項７記載の固体撮像素子の製造方法。
10. 前記導電膜を前記第２導電型エピタキシャル層に形成されるＭＯＳトランジスタのゲート電極膜と同時形成することを特徴とする請求項７記載の固体撮像素子の製造方法。
11. 前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項７記載の固体撮像素子の製造方法。
12. 前記絶縁膜を熱酸化によって形成することを特徴とする請求項７記載の固体撮像素子の製造方法。
    

Images