KR20200136364A - 고체 촬상 장치 및 전자 기기 - Google Patents

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 기술은, 트랜지스터의 배치에 관한 자유도를 높일 수 있도록 하는 고체 촬상 장치 및 전자 기기에 관한 것이다. 광전 변환을 행하는 광전 변환부와, 반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 광전 변환부의 사이에 형성된 트렌치와, 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성되는 PN 접합 영역을 구비하고, 광전 변환부를 감싸는 변의 일부에 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역을 포함한다. 광전 변환부를 감싸는 4변 중 적어도 1변에 PN 접합 영역이 형성되고, 나머지 변에는 P형 영역은 형성되어 있지 않다. 본 기술은 예를 들면, 이면 조사형 CMOS 이미지 센서에 적용할 수 있다.

Description

고체 촬상 장치 및 전자 기기
본 기술은, 고체 촬상 장치 및 전자 기기에 관한 것으로서, 특히, 각 화소간에 형성한 화소간 차광벽의 측벽에 P형 고상 확산층과 N형 고상 확산층을 형성하여 강전계 영역을 이루고, 전하를 유지시키는 것에 의해 각 화소의 포화 전하량(Qs)을 향상시키도록 한 고체 촬상 장치 및 전자 기기에 관한 것이다.
종래, 고체 촬상 장치의 각 화소의 포화 전하량(Qs)을 향상시키는 것을 목적으로 하고, 각 화소간에 형성한 트렌치의 측벽에 P형 확산층과 N형 확산층을 형성하여 강전계 영역을 이루어 전하를 유지시키는 기술이 알려져 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 일본 특개2015-162603호 공보
그렇지만, 특허 문헌 1이 개시하는 구조에서는 Si(실리콘)기판의 광 입사측의 피닝이 약체화되고, 발생한 전하가 포토 다이오드에 흘러 들어가 Dark 특성이 악화되며, 예를 들면, 백점이 생기거나 암 전류가 발생하거나 하는 가능성이 있었다. 또한, 강전계 영역을 형성함으로써 트랜지스터 등을 배치할 수 있는 영역이 제한되어 버릴 가능성이 있었다.
본 기술은 이와 같은 상황을 감안하여 이루어진 것으로서, Dark 특성의 악화를 억제할 수 있고, 트랜지스터 등의 배치의 자유도를 높이도록 한 것이다.
본 기술의 한 측면의 고체 촬상 장치는, 광전 변환을 행하는 광전 변환부와, 반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 상기 광전 변환부의 사이에 형성된 트렌치와, 상기 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성된 PN 접합 영역을 구비하고, 상기 광전 변환부를 감싸는 변의 일부에 상기 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역을 포함한다.
본 기술의 한 측면의 전자 기기는, 고체 촬상 장치가 탑재된 전자 기기에 있어서 상기 고체 촬상 장치는, 광전 변환을 행하는 광전 변환부와, 반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 상기 광전 변환부의 사이에 형성된 트렌치와, 상기 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성된 PN 접합 영역을 구비하고, 상기 광전 변환부를 감싸는 변의 일부에 상기 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역을 포함한다.
본 기술의 한 측면의 고체 촬상 장치에 있어서는, 광전 변환을 행하는 광전 변환부와, 반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 광전 변환부의 사이에 형성된 트렌치와, 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성된 PN 접합 영역이 갖추어져 있다. 또한 광전 변환부를 감싸는 변의 일부에 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역이 포함된다.
본 기술의 한 측면의 전자 기기에 있어서는, 상기 고체 촬상 장치가 포함된다.
본 기술에 의하면, Dark 특성의 악화를 억제할 수 있고, 트랜지스터 등의 배치의 자유도를 높일 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시중에 기재되어진 어느 하나의 효과라도 좋다.
도 1은 촬상 장치의 구성례를 나타내는 도면.
도 2는 촬상 소자의 구성례를 나타내는 도면.
도 3은 본 기술이 적용된 화소의 제1의 구성례를 나타내는 수직 방향 단면도.
도 4는 본 기술이 적용된 화소의 제1의 실시 형태의 표면측의 평면도.
도 5는 화소의 회로도.
도 6은 DTI(82) 주변의 제조 방법을 설명하기 위한 도면.
도 7은 본 기술이 적용된 화소의 제2의 구성례를 나타내는 수직 방향 단면도.
도 8은 본 기술이 적용된 화소의 제3의 구성례를 나타내는 수직 방향 단면도.
도 9는 본 기술이 적용된 화소의 제4의 구성례를 나타내는 수직 방향 단면도.
도 10은 본 기술이 적용된 화소의 제5의 구성례를 나타내는 수직 방향 단면도.
도 11은 본 기술이 적용된 화소의 제6의 구성례를 나타내는 수직 방향 단면도.
도 12는 본 기술이 적용된 화소의 제7의 구성례를 나타내는 수직 방향 단면도.
도 13은 본 기술이 적용된 화소의 제8의 구성례를 나타내는 수직 방향 단면도.
도 14는 본 기술이 적용된 화소의 제9의 구성례를 나타내는 수직 방향 단면도.
도 15는 본 기술이 적용된 화소의 제10의 구성례를 나타내는 수직 방향 단면도.
도 16은 본 기술이 적용된 화소의 제11의 구성례를 나타내는 수직 방향 단면도와 평면도.
도 17은 본 기술이 적용된 화소의 제12의 구성례를 나타내는 수직 방향 단면도와 평면도.
도 18은 본 기술이 적용된 화소의 제13의 구성례를 나타내는 수직 방향 단면도.
도 19는 본 기술이 적용된 화소의 제14의 구성례를 나타내는 수직 방향 단면도.
도 20은 본 기술이 적용된 화소의 구성례를 나타내는 평면도.
도 21은 본 기술이 적용된 화소의 제15의 구성례를 나타내는 평면도.
도 22는 본 기술이 적용된 화소의 제15의 다른 구성례를 나타내는 평면도.
도 23은 본 기술이 적용된 화소의 제15의 다른 구성례를 나타내는 평면도.
도 24는 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 25는 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 26은 본 기술이 적용된 화소의 제16의 구성례를 나타내는 평면도.
도 27은 본 기술이 적용된 화소의 제16의 다른 구성례를 나타내는 평면도.
도 28은 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 29는 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 30은 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 31은 본 기술이 적용된 화소의 제18의 구성례를 나타내는 평면도.
도 32는 본 기술이 적용된 화소의 제18의 다른 구성례를 나타내는 평면도.
도 33은 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 34는 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 35는 본 기술이 적용된 화소의 제조에 관하여 설명하기 위한 도면.
도 36은 내시경 수술 시스템의 개략적인 구성의 일례를 나타내는 도면.
도 37은 카메라 헤드 및 CCU의 기능 구성의 일례를 나타내는 블록도.
도 38은 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블록도.
도 39는 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도.
이하, 본 기술을 실시하기 위한 최선의 형태(이하, 실시 형태라고 칭한다)에 관하여, 도면을 참조하면서 상세히 설명한다.
본 기술은, 촬상 장치에 적용할 수 있기 때문에 여기에서는, 촬상 장치에 본 기술을 적용한 경우를 예로 들어 설명을 행한다. 또한 여기에서는, 촬상 장치를 예로 들어 설명을 계속하지만, 본 기술은, 촬상 장치에의 적용에 한정되는 것이 아니고, 디지털 카메라나 비디오 카메라 등의 촬상 장치, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치, 화상 판독부에 촬상 장치를 이용한 복사기등, 화상 취입부(광전 변환부)에 촬상 장치를 이용하는 전자 기기 전반에 대하여 적용 가능하다. 또한, 전자 기기에 탑재된 모듈상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
도 1은, 본 개시의 전자 기기의 일례인 촬상 장치의 구성례를 도시하는 블록도이다. 도 1에 나타내듯이, 촬상 장치(10)는, 렌즈군(11) 등을 포함하는 광학계, 촬상 소자(12), 카메라 신호 처리부인 DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17) 및 전원계(18) 등을 갖고 있다.
그리고, DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17) 및 전원계(18)가 버스 라인(19)을 통해 서로 접속된 구성으로 되어 있다. CPU(20)는 촬상 장치(10) 안의 각 부분을 제어한다.
렌즈군(11)은, 피사체로부터의 입사광(상광)을 취입하고 촬상 소자(12)의 촬상 면상에 결상한다. 촬상 소자(12)는, 렌즈군(11)에 의해 촬상 면상에 결상된 입사광의 광량을 화소 단위로 전기 신호에 변환하고 화소 신호로서 출력한다. 이 촬상 소자(12)로서, 이하에 설명하는 화소를 포함하는 촬상 소자(이미지 센서)를 이용할 수 있다.
표시부(15)는, 액정 표시부나 유기 EL(electro luminescence)표시부 등의 패널형 표시부로 이루어지고, 촬상 소자(12)에서 촬상된 동화 또는 정지 화상을 표시한다. 기록부(16)는, 촬상 소자(12)에서 촬상된 동화 또는 정지 화상을 HDD(Hard Disk Drive)나 메모리 카드 등의 기록 매체에 기록한다.
조작계(17)는, 유저에 의한 조작 아래, 본 촬상 장치가 갖는 다양한 기능에 관하여 조작 지령을 발한다. 전원계(18)는, DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16) 및 조작계(17)의 동작 전원으로 된 각종의 전원을 이들 공급 대상에 대하여 적절히 공급한다.
<촬상 소자의 구성>
도 2는, 촬상 소자(12)의 구성례를 도시하는 블록도 이다. 촬상 소자(12)는, CMOS(Complementary Metal Oxide Semiconductor)이미지 센서로 할 수 있다.
촬상 소자(12)는, 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44) 및 시스템 제어부(45)를 포함하여 구성된다. 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44) 및 시스템 제어부(45)는 도시하지 않는 반도체 기판(칩)위에 형성되어 있다.
화소 어레이부(41)에는, 입사광량에 응한 전하량의 광 전하를 발생하고 내부에 축적한 광전 변환 소자를 갖는 단위 화소(예를 들면, 도 3의 화소(50))가 행렬상에 2차원 배치되어 있다. 또한, 이하에서는, 입사광량에 응한 전하량의 광 전하를 단순하게 「전하」라고 기술하고, 단위 화소를 단순하게 「화소」라고 기술하는 경우도 있다.
화소 어레이부(41)에는 또한, 행렬상의 화소 배열에 대하여 행마다 화소 구동선(46)이 도의 좌우 방향(화소행의 화소의 배열 방향)에 따라 형성되고, 열마다 수직 신호선(47)이 도의 상하 방향(화소 열의 화소의 배열 방향)에 따라 형성되어 있다. 화소 구동선(46)의 일단은 수직 구동부(42)의 각 행에 대응한 출력단에 접속되어 있다.
촬상 소자(12)는 또한, 신호 처리부(48) 및 데이터 격납부(49)를 구비하고 있다. 신호 처리부(48) 및 데이터 격납부(49)에 관해서는, 촬상 소자(12)와는 다른 기판에 마련되는 외부 신호 처리부, 예를 들면 DSP(Digital Signal Processor)나 소프트웨어에 의한 처리라도 좋고, 촬상 소자(12)와 동일한 기판상에 탑재해도 좋다.
수직 구동부(42)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(41)의 각 화소를 전 화소 동시 또는 행 단위 등으로 구동하는 화소 구동부이다. 이 수직 구동부(42)는, 그 구체적인 구성에 관해서는 도시를 생략하지만, 판독 주사계와 쓸어냄 주사계(sweepout scanning system) 또는, 일괄 쓸어내기(batch sweeping), 일괄 전송을 갖는 구성으로 되어 있다.
판독 주사계는, 단위 화소로부터 신호를 판독하기 위해 화소 어레이부(41)의 단위 화소를 행 단위로 순서로 선택 주사한다. 행 구동(롤링 셔터 동작)의 경우, 쓸어 내는 것에 대해서는 판독 주사계에 의해 판독 주사가 행해지는 판독행에 대하여 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 쓸어냄 주사가 행해진다. 또한, 글로벌 노광(글로벌 셔터 동작)의 경우는, 일괄 전송보다도 셔터 스피드의 시간분 선행하여 일괄 쓸어 내는 것이 행해진다.
이 쓸어 내는 것에 의해 , 판독행의 단위 화소의 광전 변환 소자로부터 불필요한 전하가 쓸어 내어진다(리셋된다). 그리고, 불필요 전하가 쓸어내어지는 것에 의해(리셋)에 의해 이른바 전자 셔터 동작이 행해진다. 여기에서, 전자 셔터 동작이란, 광전 변환 소자의 광 전하를 버리고, 새롭게 노광을 시작하는(광 전하의 축적을 시작하다)동작에 관한 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독된 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응하는 것이다. 행 구동의 경우는, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 쓸어냄 타이밍으로부터 이번의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위 화소에 있어서 광 전하의 축적 기간(노광 기간)으로 된다. 글로벌 노광의 경우는, 일괄 쓸어내는 것부터 일괄 전송까지의 기간이 축적 기간(노광 기간)으로 된다.
수직 구동부(42)에 의해 선택 주사된 화소행의 각 단위 화소로부터 출력된 화소 신호는, 수직 신호선(47)의 각각을 통하여 칼럼 처리부(43)에 공급된다. 칼럼 처리부(43)는, 화소 어레이부(41)의 화소 열마다, 선택행의 각 단위 화소로부터 수직 신호선(47)을 통하여 출력된 화소 신호에 대하여 소정의 신호 처리를 행함과 동시에 신호 처리후의 화소 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(43)는, 신호 처리로서 적어도, 노이즈 제거 처리, 예를 들면 CDS(Correlated Double Sampling;상관 이중 샘플링)처리를 행한다. 이 칼럼 처리부(43)에 의한 상관 이중 샘플링에 의해 리셋 노이즈나 증폭 트랜지스터의 역치 불균형 등의 화소 고유의 고정 패턴 노이즈가 제거된다. 또한, 칼럼 처리부(43)에 노이즈 제거 처리 이외에 예를 들면, AD(아날로그-디지털)변환 기능을 갖게하고, 신호 레벨을 디지털 신호로 출력하는 것도 가능하다.
수평 구동부(44)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(43)의 화소 열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(44)에 의한 선택 주사에 의해 칼럼 처리부(43)에서 신호 처리된 화소 신호가 순번대로 신호 처리부(48)로 출력된다.
시스템 제어부(45)는, 각종의 타이밍 신호를 생성한 타이밍 제너레이터 등에 의해 구성되고, 타이밍 제너레이터로 생성된 각종의 타이밍 신호를 기초로 수직 구동부(42), 칼럼 처리부(43) 및 수평 구동부(44) 등의 구동 제어를 행한다.
신호 처리부(48)는, 적어도 가산 처리기능을 가지며, 칼럼 처리부(43)에서 출력된 화소 신호에 대하여 가산 처리 등의 여러 가지의 신호 처리를 행한다. 데이터 격납부(49)는, 신호 처리부(48)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
<단위 화소의 구조>
다음에 화소 어레이부(41)에 행렬상으로 배치되어 있는 단위 화소(50)의 구체적인 구조에 관하여 설명한다. 이하에 설명하는 화소(50)에 의하면, Si(실리콘)기판(도 3에 있어서는, Si기판(70))의 광 입사측의 피닝이 약체화되며, 발생한 전하가 포토 다이오드(도 3에 있어서는, PD(71))에 흘러 들어가 Dark 특성이 악화되며, 예를 들면, 백점이 생기거나 암 전류가 발생하거나 하는 가능성을 저감시킬 수 있다.
<제1의 실시 형태에 있어서 화소의 구성례>
도 3은, 본 기술이 적용된 화소(50)의 제1의 실시 형태에 있어서 화소(50a)의 수직 방향의 단면도이고, 도 4는, 화소(50a)의 표면측 평면도이다. 또한, 도 3은, 도 4 중 선분 X-X’의 위치에 대응하는 것이다.
이하에 설명하는 화소(50)는, 이면 조사형인 경우를 예로 열거하여 설명을 행하지만, 표면 조사형에 대해서도 본 기술을 적용하는 것은 가능하다.
도 3에 나타낸 화소(50)는, Si기판(70)의 내부에 형성된 각 화소의 광전 변환 소자인 PD(포토 다이오드)(71)를 갖는다. PD(71)의 광 입사측(도 중, 하측이며, 이면측으로 된다)에는, P형 영역(72)이 형성되고, 그 P형 영역(72)의 또한 하층에는 평탄화막(73)이 형성되어 있다. 이 P형 영역(72)과 평탄화막(73)의 경계를 이면 Si계면(75)이라고 한다.
평탄화막(73)에는, 차광막(74)이 형성되어 있다. 차광막(74)은, 인접하는 화소로 광의 누설 진입을 방지하기 위해 마련되며, 인접한 PD(71)의 사이에 형성되어 있다. 차광막(74)은 예를 들면, W(텅스텐) 등의 금속재로 이루어진다.
평탄화막(73) 위이며 Si기판(70)의 이면측에는 입사광을 PD(71)에 집광시키는 OCL(온 칩 렌즈)(76)이 형성되어 있다. OCL(76)은, 무기물 재료로 형성할 수 있고, 예를 들면, SiN, SiO, SiOxNy(단, 0<x≤1, 0<y≤1이다)를 이용할 수 있다.
도 3에서는 도시하고 있지 않지만, OCL(76)위에 커버 유리나, 수지 등의 투명판이 접착되어 있는 구성으로 하는 것도 가능하다. 또한, 도 3에서는 도시하고 있지 않지만, OCL(76)과 평탄화막(73)과의 사이에 컬러 필터층을 형성한 구성으로 해도 좋다. 또한 그 컬러 필터층은 복수의 컬러 필터가 화소마다 마련되어 있고, 각 컬러 필터의 색은, 예를 들면, 베이야 배열에 따라서 늘어서 있는 것처럼 구성할 수 있다.
PD(71)의 광 입사측의 역측(도 중, 상측이고, 표면측으로 된다)에는, 액티브 영역(Pwell)(77)이 형성되어 있다. 액티브 영역(77)에는, 화소 트랜지스터 등을 분리한 소자 분리 영역(이하, STI(Shallow Trench Isolation)라고 칭한다)(78)이 형성되어 있다.
Si기판(70)의 표면측(도면 상측)이며, 액티브 영역(77) 위에는, 배선층(79)이 형성되어 있고, 이 배선층(79)에는, 복수의 트랜지스터가 형성되어 있다. 도 3에서는, 전송 트랜지스터(80)가 형성되어 있는 예를 나타냈다. 전송 트랜지스터(게이트)(80)는 종형 트랜지스터(Vertical transistor)로 형성되어 있다. 즉, 전송 트랜지스터(게이트)(80)는 종형 트랜지스터 트렌치(81)가 개구되고, 거기에 PD(71)에서 전하를 판독하기 위한 전송 게이트(TG)(80)가 형성되어 있다.
또한, Si기판(70)의 표면측에는 앰프(AMP)트랜지스터, 선택(SEL)트랜지스터, 리셋(RST)트랜지스터 등의 화소 트랜지스터가 형성되어 있다. 이러한 트랜지스터의 배치에 관해서는, 도 4를 참조하여 설명하고, 동작에 관해서는 도 5의 회로도를 참조하여 설명한다.
화소(50a) 사이에는 트렌치가 형성되어 있다. 이 트렌치를 DTI(Deep Trench Isolation)(82)라고 기술한다. 이 DTI(82)는 인접하는 화소(50a) 사이에 Si기판(70)을 깊이 방향(도 중 세로방향이며, 표면으로부터 이면으로의 방향)으로 꿰뚫는 형상으로 형성된다. 또한, DTI(82)는 인접하는 화소(50a)에 불필요한 광이 누설되지 않도록 화소간의 차광벽으로서도 기능 한다.
PD(71)와 DTI(82)의 사이에는, DTI(82) 측에서 PD(71)를 향하여 순서로 P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되어 있다. P형 고상 확산층(83)은 DTI(82)에 따라 Si기판(70)의 이면 Si계면(75)에 접할 때까지 형성되어 있다. N형 고상 확산층(84)은 DTI(82)에 따라 Si기판(70)의 P형 영역(72)에 접할 때까지 형성되어 있다.
또한, 고상 확산층이란, 불순물 도핑에 의한 P형층과 N형층의 형성을 후술하는 제법에 의해 형성한 층을 가리키지만, 본 기술에서는 고상 확산에 의한 제법에 한정되지 않고, 이온 주입 등의 다른 제법에 의해 생성된 P형층과 N형층을 DTI(82)와 PD(71)와의 사이에 각각 마련되어도 좋다. 또한, 실시 형태에 있어서 PD(71)는 N형 영역에서 구성되어 있다. 광전 변환은 이들 N형 영역의 일부 또는 전부에서 행해진다.
P형 고상 확산층(83)은 이면 Si계면(75)에 접할 때까지 형성되어 있지만, N형 고상 확산층(84)은 이면 Si계면(75)에 접하고 있지 않고, N형 고상 확산층(84)과 이면 Si계면(75)의 사이에 간격이 마련되어 있다.
이와 같은 구성에 의해 P형 고상 확산층(83)과 N형 고상 확산층(84)의 PN 접합 영역은 강전계 영역을 이루고, PD(71)에서 발생된 전하를 유지하도록 되어 있다. 이와 같은 구성에 의하면 DTI(82)에 따라서 형성된 P형 고상 확산층(83)과 N형 고상 확산층(84)이 강전계 영역을 이루고, PD(71)에서 발생된 전하를 유지할 수 있다.
가령, N형 고상 확산층(84)이, DTI(82)에 따라서 Si기판(70)의 이면 Si계면(75)에 접할 때까지 형성되어 있던 경우, 광의 입사면 측인 Si기판(70)의 이면 Si계면(75)과 N형 고상 확산층(84)이 접한 부분에서, 전하의 피닝이 약체화되어 버리기 때문에 발생한 전하가 PD(71)에 흘러 들어가서 Dark 특성이 악화되어 버리고 예를 들면, 백점이 생기거나 암 전류가 발생하거나 되어 버리는 가능성이 있다.
그렇지만, 도 3에 나타낸 화소(50a)에 있어서는, N형 고상 확산층(84)이, Si기판(70)의 이면 Si계면(75)과는 접하지 않는 구성으로 되고, DTI(82)에 따라 Si기판(70)의 P형 영역(72)에 접한 형성으로 되어 있다. 이와 같은 구성으로 함으로써, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 흘러 들어가 Dark 특성이 악화되어 버릴 것 같은 것을 막는 것이 가능해진다.
또한, 도 3에 나타낸 화소(50a)는, DTI(82)의 내벽에 SiO2로 이루어지는 측벽막(85)이 형성되고, 그 내측에는 폴리실리콘으로 이루어지는 충전재(86)가 매입되어 있다.
제1의 실시 형태에 있어서 화소(50a)는, 이면측에 P형 영역(72)이 마련되어 있고, PD(71) 및 N형 고상 확산층(84)이 이면 Si계면(75) 부근에 존재하지 않은 것과 같은 구성으로 되어 있다. 이것에 의해 이면 Si계면(75) 부근에 있어서 피닝의 약체화가 생기지 않기 때문에 발생한 전하가 PD(71)에 흘러 들어가 Dark 특성이 악화되어 버리는 것 같은 것을 억제할 수 있다.
또한, DTI(82)에 관해서는, 측벽막(85)에 채용한 SiO2의 대용 SiN을 채용해도 좋다. 또한, 충전재(86)에 채용한 폴리실리콘 대용으로 도핑 폴리실리콘을 이용해도 좋다. 도핑 폴리실리콘을 충전한 경우, 또는, 폴리실리콘을 충전한 후에 N형 불순물 또는 P형 불순물을 도핑 한 경우에는, 거기에 부 바이어스를 인가하면, DTI(82)의 측벽의 피닝을 강화할 수 있기 때문에 Dark 특성을 더욱 개선할 수 있다.
도 4, 도 5를 참조하여 화소(50a)에 형성되어 있는 트랜지스터의 배치와 각 트랜지스터의 동작에 관하여 설명한다. 도 4는, 화소 어레이부(41)(도 2)에 배치되어 있는 3×3의 9 화소(50a)를 표면측(도 3에서 도 중 상측)에서 본 때의 평면도이고, 도 5는, 도 4에 나타낸 각 트랜지스터의 접속 관계를 설명하기 위한 회로도이다.
도 4 중, 1개의 사각형은 1 화소(50a)를 나타낸다. 도 4에 나타낸 것처럼 DTI(82)는, 화소(50a)(화소(50a)에 포함된 PD(71))를 둘러싸도록 형성되어 있다. 또한, 화소(50a)의 표면측에는, 전송 트랜지스터(게이트)(80), FD(플로팅 디퓨전)(91), 리셋 트랜지스터(92), 증폭 트랜지스터(93) 및 선택 트랜지스터(94)가 형성되어 있다.
PD(71)는, 수광한 광량에 응한 전하(신호 전하)를 생성하고, 또한, 축적한다. PD(71)는, 양극 단자가 접지되어 있음과 동시에 캐소드 단자가 전송 트랜지스터(80)를 통해 FD(91)에 접속되어 있다.
전송 트랜지스터(80)는, 전송 신호(TR)에 의해 온 된 때, PD(71)로 생성된 전하를 해독하고, FD(91)에 전송한다.
FD(91)는, PD(71)에서 판독된 전하를 유지한다. 리셋 트랜지스터(92)는, 리셋 신호(RST)에 의해 온 된 때, FD(91)에 축적되어 있는 전하가 드레인(정전압원(Vdd))에 배출되는 것으로서 FD(91)의 전위를 리셋한다.
증폭 트랜지스터(93)는, FD(91)의 전위에 응한 화소 신호를 출력한다. 즉, 증폭 트랜지스터(93)는, 수직 신호선(33)을 통해 접속되어 있는 정전류원으로서의 부하 MOS(부도시)와 소스 팔로어 회로를 구성하고, FD(91)에 축적되어 있는 전하에 응한 레벨을 나타내는 화소 신호가, 증폭 트랜지스터(93)에서 선택 트랜지스터(94)와 수직 신호선(47)을 통해 칼럼 처리부(43)(도 2)에 출력된다.
선택 트랜지스터(94)는, 선택 신호(SEL)에 의해 화소(31)가 선택된 때 온 되고, 화소(31)의 화소 신호를 수직 신호선(33)을 통해 칼럼 처리부(43)에 출력한다. 전송 신호(TR), 선택 신호(SEL) 및 리셋 신호(RST)가 전송된 각 신호선은 도 2의 화소 구동선(46)에 대응한다.
화소(50a)는, 이상과 같이 구성 할 수 있지만, 이 구성으로 한정되는 것이 아니고, 그 밖의 구성을 채용하는 것도 가능하다.
<DTI(82) 주변의 제조 방법>
도 6은, DTI(82) 주변의 제조 방법을 설명하기 위한 도면이다.
Si기판(70)에 DTI(82)를 개구하는 경우에는 도 6의 A에 나타내는 것과 같이 Si기판(70) 위의 DTI(82)를 형성하는 위치 이외를 SiN과 SiO2를 이용한 하드 마스크로 덮고, 하드 마스크에 의해 덮여지지 않은 부분을 드라이 에칭에 의해 Si기판(70)의 소정의 깊이까지 수직 방향으로 홈이 개구된다.
다음에 개구된 홈의 내측에 N형의 불순물인 P(인)를 포함한 SiO2막을 성막하고 나서 열처리를 행하고, SiO2막으로부터 Si기판(70) 측에 P(인)를 도핑(이하, 고상 확산이라고 칭함)시킨다.
다음에 도 6의 B에 나타나도록, 개구한 홈의 내측에 성막한 P를 포함하는 SiO2막을 제거하고 나서, 다시 한번 열처리를 행하고, P(인)를 Si기판(70)의 내부까지 확산시키는 것에 의해 현재 상태의 홈의 형상으로 셀프 얼라인된 N형 고상 확산층(84)이 형성된다. 이 후, 드라이 에칭에 의해 홈의 바닥부가 에칭되는 것에 의해 깊이 방향으로 연장된다.
다음에 도 6의 C에 나타내는 것과 같이, 연장한 홈의 내측에 P형의 불순물인 B(붕소)를 포함한 SiO2막이 성막되고 나서 열처리가 행해지고, SiO2막으로부터 Si기판(70)측에 B(붕소)가 고상 확산되는 것에 의해 연장된 홈의 형상으로 셀프 얼라인 된 P형 고상 확산층(83)이 형성된다.
이 후, 홈의 내벽에 성막되어 있는 B(붕소)를 포함하는 SiO2막이 제거된다.
다음에 도 6의 D에 나타내는 것과 같이, 개구되어 있는 홈의 내벽에 SiO2로 이루어지는 측벽막(85)을 성막하고, 폴리실리콘을 충전해 DTI(82)를 형성한다. 그 후, 화소 트랜지스터나 배선이 형성된다. 그 후, 이면측에서 Si기판(70)이 박막화된다. 이 박막화된 때, DTI(82)의 바닥부는 P형 고상 확산층(83)을 포함하고 동시에 박막화된다. 이 박막화는, N형 고상 확산층(84)에 이르지 않는 깊이까지 행하는 것으로 한다.
이상의 공정을 거치는 것에 의해 이면 Si계면(75)에 접해 있지 않은 N형 고상 확산층(84)과, 이면 Si계면(75)에 접해 있는 P형 고상 확산층(83)으로 되는 강전계 영역을 PD(71)에 인접하여 형성할 수 있다.
<제2의 실시 형태>
도 7은, 본 기술이 적용된 제2의 실시 형태에 있어서 화소(50b)의 수직 방향의 단면도이다.
제2의 실시 형태에서는, DTI(82)가 STI(78)에 형성되어 있는 점이, 제1의 실시 형태와 다르고, 그 밖의 구성은 제1의 실시 형태와 마찬가지이며 동일한 부분에는 동일한 부호를 붙여 적절히 설명을 생략한다. 이 후의 화소(50)의 설명에 있어서도, 제1의 실시 형태에 있어서 화소(50b)와 동일한 부분에는 동일한 부호를 붙이고 그 설명은 적절히 설명을 생략한다.
도 7에 나타낸 화소(50b)에 있어서는, 액티브 영역(77)에 형성되어 있는 STI(78b)가, DTI(82b)가 형성된 부분까지 형성(화소(50b)의 단부까지 형성)되어 있다. 그리고, 그 STI(78b)의 하부에 DTI(82b)가 형성되어 있다.
환언하면, DTI(82b)가 형성되어 있는 부분에 STI(78b)가 형성되고, STI(78b)와 DTI(82b)가 접하는 것 같은 위치에 STI(78b)와 DTI(82b)가 형성되어 있다.
이와 같은 형성으로 함으로써, STI(78b)와 DTI(82b)를 다른 위치에 형성하는 경우(예를 들면, 제1의 실시 형태에 있어서 화소(50a)(도 3))와 비교하여 화소(50b)를 소형화하는 것이 가능해진다.
또한, 제2의 실시 형태에 있어서의 화소(50b)에 의해서도, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과, 즉, Dark 특성이 악화하는 것을 방지할 수 있다는 효과를 얻을 수 있다.
<제3의 실시 형태>
도 8은, 본 기술이 적용된 제3의 실시 형태에 있어서 화소(50c)의 수직 방향의 단면도이다.
제3의 실시 형태에서는, DTI(82c)의 측벽에 부의 고정 전하를 가진막(101)이 형성되고, 그 내측에 충전제(86c)로서 SiO2가 충전되어 있는 점이 제1, 제2의 실시 형태에 있어서 화소(50a), 화소(50b)와 다르다.
제1의 실시 형태에 있어서의 화소(50a)는, DTI(82)의 측벽에 SiO2의 측벽막(85)이 형성되고, 폴리실리콘이 충전되어 있는 구성으로 되어 있는 것에 대하여 제3의 실시 형태에 있어서의 화소(50c)는, DTI(82c)의 측벽에 부의 고정 전하를 가진막(101)이 형성되고, 그 내측에 SiO2가 충전되어 있다.
DTI(82c)의 측벽에 형성하는 부의 고정 전하를 갖는 막(101)은, 예를 들면, 산화 하프늄(HfO2)막, 산화 알루미늄(Al2O3)막, 산화 지르코늄(ZrO2)막, 산화 탄탈(Ta2O5)막, 또는 산화 티탄(TiO2)막으로 형성할 수 있다. 상기 열거한 종류의 막은, 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막 등에 이용되고 있는 실적이 있고, 그 때문에 성막 방법이 확립되어 있으므로 용이하게 성막할 수 있다.
성막 방법으로서는, 예를 들면, 화학 기상 성장법, 스퍼터링법, 원자층 증착법 등을 들 수 있지만, 원자층 증착법을 이용하면, 성막중에 계면준위를 저감하는 SiO2 층을 동시에 1nm 정도 형성할 수 있기 때문에 매우 적합하다.
또한, 상기 이외의 재료로서는, 산화 란탄(La2O3), 산화 프라세오디뮴(Pr2O3), 산화 세륨(CeO2), 산화 네오디뮴(Nd2O3), 산화 프로메튬(Pm2O3), 산화 사마륨(Sm2O3), 산화 유로퓸(EU2O3), 산화 가돌리늄(Gd2O3), 산화 테르븀(Tb2O3), 산화 디스프로슘(Dy2O3), 산화 홀뮴(Ho2O3), 산화 에르븀(Er2O3), 산화 튤륨(Tm2O3), 산화 이테르븀(Yb2O3), 산화 루테튬(LU(2)O3), 산화 이트륨(Y2O3) 등을 들 수 있다.
또한, 상기 부의 고정 전하를 갖는 막(101)은, 질화 하프늄막, 질화 알루미늄막, 산 질화 하프늄막 또는 산 질화 알루미늄막으로 형성하는 것도 가능하다.
상기 부의 고정 전하를 갖는 막(101)은, 절연성을 손상시키지 않는 범위에서, 막안에 실리콘(Si)이나 질소(N)가 첨가되어 있어도 좋다. 그 농도는 막의 절연성이 손상되지 않는 범위에서 적절히 결정된다. 단, 백점 등의 화상 결함을 발생시키지 않도록 하기 위해 상기 실리콘이나 질소 등의 첨가물은, 상기 부의 고정 전하를 갖는 막(101)의 표면, 즉 상기 PD(71) 측과는 반대측의 면에 첨가되어 있는 것이 바람직하다. 이와 같이, 실리콘(Si)이나 질소(N)가 첨가되는 것에 의해 막의 내열성이나 프로세스 가운데에서의 이온 주입의 저지 능력을 올리는 것이 가능해진다.
제3의 실시 형태에서는, DTI(82)의 트렌치 측벽의 피닝을 강화하는 것이 가능하다. 따라서, 예를 들면, 제1의 실시 형태에 있어서의 화소(50a)와 비교할 때, 화소(50c)에 의하면 Dark 특성이 악화되는 것과 같은 것을 보다 확실하게 방지하는 것이 가능하게 된다.
제3의 실시 형태에 있어서 DTI(82)를 형성하기 위해, 도 6의 D에 나타낸 상태에서 이면측을 충전제(86)로서 충전된 폴리실리콘이 노출될 때까지 연마된 후에 감광성 수지와 웨트 에칭에 의해 홈내부의 충전제(86)(폴리실리콘)와 측벽막(85)(SiO2)을 제거하고, 막(101)을 성막하고 나서 SiO2를 홈에 충전하면 좋다.
또한, 충전재로서 SiO2 대용으로, 홈의 내부를 W(텅스텐) 등의 금속재로 충전해도 좋다. 이 경우, 경사 방향에서의 입사광에 대한 DTI(82)로의 광투과가 억제되기 때문에 혼색을 개선할 수 있다.
<제4의 실시 형태>
도 9는, 본 기술이 적용된 제4의 실시 형태에 있어서 화소(50d)의 수직 방향의 단면도이다.
제4의 실시 형태에서는, DTI(82)에 따라 형성되어 있는 N형 고상 확산층(84d)이, Si기판(70)의 깊이 방향으로 농도 균배를 갖고 있는 점이, 제1의 실시 형태에 있어서의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시 형태에 있어서의 화소(50a)와 마찬가지이다.
제1의 실시 형태에 있어서 화소(50a)의 N형 고상 확산층(84)의 N형의 불순물의 농도는, 깊이 방향에 관계없이 일정한 농도로 되어 있던 것에 대해, 제4의 실시 형태에 있어서 화소(50d)의 N형 고상 확산층(84d)의 N형의 불순물의 농도는, 깊이 방향에 의존한 다른 농도로 되어 있다.
즉, 화소(50d)의 N형 고상 확산층(84d)의 표면측에 가까운 N형 고상 확산층(84d-1)은, N형의 불순물의 농도가 진하고, 이면측에 가까운 N형 고상 확산층(84d-2)은, N형의 불순물의 농도가 얇게 형성되어 있다.
제4의 실시 형태에 있어서 화소(50d)는, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과를 얻을 수 있는 것에 더하여 N형 고상 확산층(84d)에 농도 균배를 마련한 것에 의해 이면측의 포텐셜이 얕아지고, 전하를 판독하기 쉽게 할 수 있다는 새로운 효과를 얻을 수도 있다.
N형 고상 확산층(84d)에 농도 균배를 마련함에 있어서는 예를 들면, DTI(82)의 홈을 개구하는 때에 홈의 측벽에 에칭 데미지가 들어가기 때문에 그 데미지 양에 의한 고상 확산 도핑 양의 다름을 이용할 수 있다.
또한, N형 고상 확산층(84d)에 농도 균배를 마련하는 대신에 표면측에 가까운 P형 고상 확산층(83d)의 P형 불순물의 농도를 얇게 하고, 이면측에 가까운 P형 고상 확산층(83d)의 P형 불순물의 농도가 진해지도록 형성하여도 좋다. 이 경우에도, N형 고상 확산층(84d)에 농도 균배를 마련한 경우와 동일한 효과를 얻을 수 있다.
또한, N형 고상 확산층(84d)과 P형 고상 확산층(83d)의 양쪽에 각각 농도 균배를 갖게하여도 좋다.
<제5의 실시 형태>
도 10은, 본 기술이 적용된 제5의 실시 형태에 있어서 화소(50e)의 수직 방향의 단면도이다.
제5의 실시 형태에 있어서 화소(50e)는, DTI(82e)의 내벽에 형성되어 있는 SiO2로 이루어지는 측벽막(85e)이 제1의 실시 형태에 있어서의 화소(50e)의 측벽막(85)과 비교하여 두껍게 형성되어 있는 점이 제1의 실시 형태와 다르고, 그 밖의 구성은 제1의 실시 형태와 마찬가지이다.
SiO2는, Si에 비교하여 광의 굴절율이 낮기 때문에 Si기판(70)에 입사한 입사광은, 스넬의 법칙에 따라 반사하고 인접 화소(50)에 광이 투과하는 것이 억제되지만, 측벽막(85)의 막두께가 얇다면 스넬의 법칙이 완전하게 성립되지 않고 투과광이 증가하여 버릴 가능성이 있다.
제5의 실시 형태에 있어서 화소(50e)의 측벽막(85e)의 막두께는, 두껍게 형성되어 있기 때문에 스넬의 법칙으로부터의 괴리를 적게 할 수 있고, 입사광의 측벽막(85e)으로의 반사가 증가하고 인접 화소(50e)로의 투과를 줄일 수 있다. 따라서, 제5의 실시 형태에 있어서의 화소(50e)는, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과가 얻어지는 것에 더하여 경사 입사광에 기인한 인접 화소(50e)에의 혼색을 억제할 수 있다는 효과도 얻을 수 있다.
<제6의 실시 형태>
도 11은, 본 기술이 적용된 제6의 실시 형태에 있어서 화소(50f)의 수직 방향의 단면도이다.
제6의 실시 형태에 있어서 화소(50f)는, PD(71)와 이면 Si계면(75)의 사이의 영역(111)에 P형 불순물을 도핑하는 것에 의해 Si기판(70)에 있어서 P형 불순물의 농도가 표면측보다 이면측이 진해지도록 농도 균배 마련되어 있는 점이, 제1의 실시 형태의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시 형태의 화소(50a)와 마찬가지이다.
제1의 실시 형태의 화소(50a)는, 도 3을 한번 더 참조하면 Si기판(70)에 농도 균배가 없고, 이면 Si계면(75)과의 사이에 P형 영역(72)이 형성되어 있다. 제6의 실시 형태에 있어서 화소(50f)는, Si기판(70)에 농도 균배가 마련되어 있다. 그 농도 균배는, P형 불순물의 농도가 표면측보다도 이면측(P형 영역(111)측)이 진해지는 것 같은 농도 균배로 되어 있다.
이와 같은 농도 균배를 갖는 제6의 실시 형태에 있어서 화소(50f)에 의하면, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과를 얻어지는 것에 더하여 제1의 실시 형태에 있어서의 화소(50a)보다도 전하를 판독하기 쉽게 된다는 새로운 효과를 얻을 수 있다.
<제7의 실시 형태>
도 12는, 본 기술이 적용된 제7의 실시 형태에 있어서 화소(50g)의 수직 방향의 단면도이다.
제7의 실시 형태에 있어서의 화소(50g)는, 제1의 실시 형태에 있어서의 화소(50a)와 비교하여 Si기판(70)의 두께가 두꺼워지고 있고, Si기판(70)의 두께가 두꺼워짐에 따라, DTI(82) 등이 깊게 형성되어 있는 점이 화소(50a)와 다르다.
제7의 실시 형태에 있어서의 화소(50g)는, Si기판(70g)가 두껍게 형성되어 있다. Si기판(70g)이 두껍게 형성되어 있는 것에 수반하여 PD(71g)의 면적(체적)이 증가하고, DTI(82g)도 깊게 형성된다. 또한 DTI(82g)가 깊게 형성되는 것에 수반하여 P형 고상 확산층(83g)과 N형 고상 확산층(84g)도 깊게(넓게)형성된다.
P형 고상 확산층(83g)과 N형 고상 확산층(84g)이 넓게 됨으로써 P형 고상 확산층(83g)과 N형 고상 확산층(84g)으로부터 구성되는 PN 접합 영역의 면적이 넓게 된다. 따라서, 제7의 실시 형태에 있어서의 화소(50g)는 제1의 실시 형태에 있어서의 화소(50g)와 동일한 효과를 얻어지는 것에 더하여 제1의 실시 형태에 있어서의 화소(50a)보다도 더욱 포화 전하량(Qs)을 증가시킬 수 있다.
<제8의 실시 형태>
도 13은, 본 기술이 적용된 제8의 실시 형태에 있어서 화소(50h)의 수직 방향의 단면도이다.
제8의 실시 형태에 있어서 화소(50h)는, 도 12에 나타내는 제7의 실시 형태에 있어서의 화소(50g)와 같으며 Si기판(70g)의 깊이 방향의 길이가 연장된 화소로 되어 있다.
또한, 화소(50r)에 있어서는, PD(71)에 대하여 그 이면측에 이온 주입에 의하여 P형 영역(121-1), N형 영역(122) 및 P형 영역(121-2)이 형성되어 있다. P형 영역(121-1), N형 영역(122) 및 P형 영역(121-2)으로 형성된 PN 접합부에는, 강전계가 생기기 때문에 전하를 유지할 수 있다.
따라서, 제8의 실시 형태에 있어서의 화소(50h)는 제7의 실시 형태에 있어서의 화소(50g)와 동일한 효과를 얻을 수 있는 것에 더하여 더욱 포화 전하량(Qs)을 증가시킬 수 있다.
<제9의 실시 형태>
도 14는, 본 기술이 적용된 제9의 실시 형태에 있어서 화소(50i)의 수직 방향의 단면도이다.
제9의 실시 형태에 있어서의 화소(50i)는, Si기판(70)의 표면측에 MOS 캐패시터(131) 및 화소 트랜지스터(부도시)가 형성되어 있는 점이, 제1의 실시 형태에 있어서 화소(50a)와 다르고, 그 밖의 구성은, 제1의 실시 형태에 있어서의 화소(50a)와 마찬가지이다.
통상, PD(71)의 포화 전하량(Qs)을 크게 하여도, 변환 효율을 내리지 않으면 수직 신호선(VSL)(도 2에 나타낸 수직 신호선(47))의 진폭 리밋으로 출력이 제한되어 버리고, 증가된 포화 전하량(Qs)을 살리는 것이 곤란하다.
PD(71)의 변환 효율을 내리기 위해서는, FD(91)(도 4)에 용량을 부가할 필요가 있다. 그러면, 제9의 실시 형태에 있어서의 화소(50i)는, MOS 캐패시터(131)가 FD(91)(도 11으로는 부도시)에 부가하는 용량으로서 추가된 구성으로 되어 있다.
제9의 실시 형태에 있어서의 화소(50i)는, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과를 얻어지는 것에 더하여 FD(91)에 MOS 캐패시터(131)를 부가하는 것에 의해 PD(71)의 변환 효율을 내릴 수 있고, 증가된 포화 전하량(Qs)을 살려낼 수 있는 구성으로 할 수 있다.
<제10의 실시 형태>
도 15는, 본 기술이 적용된 제10의 실시 형태에 있어서 화소(50j)의 수직 방향의 단면도이다.
제10의 실시 형태에 있어서의 화소(50j)는, 액티브 영역(77)에 형성되어 있는 웰 콘택트부(151)에 2개의 콘택트(152)가 형성되고, 콘택트(152)는, Cu배선(153)과 접속되어 있는 점이 제1의 실시 형태에 있어서의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시 형태에 있어서의 화소(50a)와 마찬가지이다.
이와 같이, 웰 콘택트부(151)를 구비하는 구성으로 하는 것도 가능하다. 또한, 도 15에서는 2개의 콘택트(152)가 형성되어 있는 예를 나타냈지만, 웰 콘택트부(151)에 2 이상의 콘택트(152)를 형성해도 좋다.
제10의 실시 형태에 있어서 화소(50j)에 의하면, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과를 얻어지는 것에 더하여 중결함 수율을 개선할 수 있다.
<제11의 실시 형태>
도 16은, 본 기술이 적용된 제11의 실시 형태에 있어서 화소(50k)의 수직 방향 단면도와 평면도를 나타낸다.
제11의 실시 형태에 있어서 화소(50k)는, 종형 트랜지스터 트렌치(81k)가 화소(50k)의 중앙에 개구되어 전송 트랜지스터(게이트)(80k)가 형성되어 있는 점이, 제1의 실시 형태에 있어서의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시 형태에 있어서의 화소(50a)와 마찬가지이다.
도 16에 나타낸 화소(50k)는, 전송 트랜지스터(게이트)(80k)가, PD(71)의 각 외주에서 등 거리에 위치한 상태로 형성되어 있다. 따라서, 제11의 실시 형태에 있어서 화소(50k)에 의하면, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과를 얻어지는 것에 더하여 전송 트랜지스터(게이트)가 PD(71)의 각 외주에서 등 거리에 존재하는 것이 되기 때문에 전하의 전송을 개선할 수 있다.
<제12의 실시 형태>
도 17은, 본 기술이 적용된 제12의 실시 형태에 있어서 화소(50m)의 수직 방향 단면도와 평면도를 나타낸다.
제12의 실시 형태에 있어서 화소(50m)는, 전송 트랜지스터(80m)가 2개의 종형 트랜지스터 트렌치(81-1, 81-2)에 의해 형성되어 있는 점이, 제1의 실시 형태에 있어서의 화소(50a)와 다르며, 다른 점은 마찬가지로 구성되어 있다.
제1의 실시 형태에 있어서 화소(50a)(도 3)는, 전송 트랜지스터(80)가 1개의 종형 트랜지스터 트렌치(81)를 구비하는 구성으로 되어 있지만, 제12의 실시 형태에 있어서의 화소(50m)는, 전송 트랜지스터(80m)가 2개의 종형 트랜지스터 트렌치(81-1, 81-2)에 의해 형성되어 있다.
이와 같이, 2개의 종형 트랜지스터 트렌치(81-1, 81-2)를 구비한 구성으로 함으로써, 전송 트랜지스터(80k)의 전위를 변환한 때의 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)에 끼어진 영역의 포텐셜의 추종성이 향상된다. 따라서, 변조도를 올릴수 있다. 이 결과, 전하의 전송 효율을 개선할 수 있다.
또한, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과도 얻어진다.
또한, 여기에서는, 전송 트랜지스터(80k)가 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)를 구비한 예를 나타내어 설명을 하였지만, 각 화소 영역에 2개 이상의 종형 트랜지스터 트렌치(81)가 형성되도록 하여도 좋다.
또한, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)가 동일한 크기(길이, 두께)로 형성되어 있는 예를 나타냈지만, 복수의 종형 트랜지스터 트렌치(81)가 형성된 경우, 다른 크기의 종형 트랜지스터 트렌치(81)가 형성되도록 하여도 좋다. 예를 들면, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)중, 한편을 다른 편보다도 길게 형성하거나, 한편을 다른 편보다도 굵게 형성하거나 하여도 좋다.
<제13의 실시 형태>
도 18은, 본 기술이 적용된 제13의 실시 형태에 있어서 화소(50n)의 수직 방향의 단면도이다.
제13의 실시 형태에 있어서 화소(50n)는, 차광막(74)의 구성이, 제1의 실시 형태에 있어서 화소(50a)와 다르고, 다른 구성은 마찬가지로 되어 있다.
제13의 실시 형태에 있어서 화소(50n)는, DTI(82n)의 상측과 하측에 각각 차광막(74n-1)과 차광막(74n-2)이 형성되어 있다. 제1의 실시 형태에 있어서 화소(50a)(도 3)는, DTI(82)의 이면측(도면 하측)에 그 이면측을 덮는 차광막(74)이 형성되어 있지만, 화소(50n)(도 18)는, 그 차광막(74)과 동일한 금속재(예를 들면, 텅스텐)에 의해 DTI(82n)의 내부가 충전되어 있음과 동시에 Si기판(70)의 표면측(도면 상측)도 덮고 있다.
즉, 각 화소 영역의 이면 이외(광입사면 이외)가 금속재로 둘러싸였던 구성으로 되어 있다. 단, 화소(50n)를 화소(50n)의 이면 이외를 금속재로 감쌌던 구성으로 하는 경우, 차광막(74n-2)의 전송 트랜지스터(80n)가 위치한 부분은 개구되고, 외부와의 접속용의 단자가 형성되는 등 필요한 부분에는 적절히 개구부분이 마련되어 있다.
또한, 차광막(74) 등에는 텅스텐(W)이외의 금속재를 이용해도 좋다.
제13의 실시 형태에 있어서 화소(50n)에 의하면, 입사광이 인접 화소(50n)로 새 나가는 것을 막을 수 있기 때문에 혼색을 억제할 수 있다.
또한, 이면측으로부터 입사하고 광전 변환되지 않고 표면측에 도달한 광은, 금속재(차광막(74n-2))에 의해 반사되고 다시 한번 PD(71)에 입사되는 구성으로 할수 있다. 따라서, 제13의 실시 형태에 있어서의 화소(50n)에서는, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과를 얻어지는 것에 더하여 PD(71)의 감도를 보다 향상시킬 수 있다.
<제14의 실시 형태>
도 19는, 본 기술이 적용된 제14의 실시 형태에 있어서 화소(50p)의 수직 방향의 단면도이다.
제14의 실시 형태에 있어서 화소(50p)는, 이면측에 형성되어 있는 P형 고상 확산층(83p)이나 측벽막(85p)의 형상이, 제1의 실시 형태에 있어서의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시 형태에 있어서의 화소(50a)와 마찬가지이다.
화소(50p)의 이면측의 P형 고상 확산층(83p)는, N형 고상 확산층(84p)의 하측에 내달은 것 같은 형상으로 형성되어 있다. 화소(50p)는, P형 영역(72p)의 단부에 P형 영역(72p)내로 내달은 것 같은 형상으로 형성되어 있는 P형 고상 확산층(83p)을 갖는다. 또한 P형 고상 확산층(83p) 내에 형성되어 있는 측벽막(85p)도 P형 영역(72p) 방향으로 내달은 것 같은 형상으로 형성되어 있다. 또한, 측벽막(85p) 내에 형성되어 있는 충전재(86p)도, P형 영역(72p) 방향으로 내달은 것 같은 형상으로 형성되어 있다.
이와 같은 형상으로 함으로써, N형 고상 확산층(84p)이 Si기판(70)의 이면 Si계면(75)보다 확실하게 접하지 않는 구성으로 할수 있다. 따라서, 전하의 피닝이 약체화되어 버리는 것을 막을수 있고, 전하가 PD(71)에 흘러 들어가 Dark 특성이 악화되어 버릴 것 같은 것을 막는 것이 가능해진다.
N형 고상 확산층(84p)을 형성하는 때, 그 깊이나 농도에는 불규칙한 가능성이 있다. 예를 들면, A 화소(50)의 N형 고상 확산층(84)의 깊이는, B 화소(50)의 N형 고상 확산층(84)의 깊이보다도 깊게 형성되는 것 같은 불균형이 있을 가능성이 있다. 이 경우, 깊게 형성된 N형 고상 확산층(84)은, P형 영역(72) 내나 P형 영역(72)를 꿰뚫어 Si기판(70)의 이면 Si계면(75)에 도달하여 버릴 가능성이 있다.
또한, 예를 들면, A 화소(50)의 N형 고상 확산층(84)의 N형 불순물의 농도가, B 화소(50)의 N형 고상 확산층(84)의 N형 불순물의 농도보다도 진하게 형성된다는 것 같은 불균형이 있을 가능성이 있다. 이 경우, 진하게 형성된 N형 고상 확산층(84)은, P형 영역(72)내나, P형 영역(72)을 꿰뚫어 Si기판(70)의 이면 Si계면(75)에 도달해 버릴 가능성이 있다.
화소(50p)에 있어서는, N형 고상 확산층(84p)의 이면 Si계면(75) 측에는, P형 영역(72p)뿐만 아니라, P형 고상 확산층(83p)이 달아낸 형태로 N형 고상 확산층(84p)의 하측에도 형성되어 있기 때문에 가령, 상기한 바와 같이 N형 고상 확산층(84p)의 깊이나 농도에 분산이 발생해도, 그 분산을 흡수하여 확실하게 P형 고상 확산층(83p)에 Si기판(70)의 이면 Si계면(75)에 N형 고상 확산층(84p)이 접하고자 하는 것을 막을 수 있다.
제14의 실시 형태에 있어서 화소(50p)는, 제1의 실시 형태에 있어서의 화소(50a)와 동일한 효과를 얻을 수 있다.
<트랜지스터의 배치에 관한 자유도를 높인 구성에 관하여>
상기한 제1내지 제14의 실시 형태에 있어서 화소(50)는, 예를 들면, 도 20에 나타낸 것처럼, 평면시에 있어서 DTI(82)에 둘러싸이도록 형성되어 있다. DTI(82)의 측벽에는, P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성된 것에 의한 PN 접합 영역이 형성되어 있고, 이 PN 접합 영역은, 강전계 영역을 형성하고 있다. 또한, 상기 및 이하의 설명에 있어서 PN 접합 영역은, P형 고상 확산층(83)과 N형 고상 확산층(84)만으로부터 구성되어 있는 경우를 포함하는 것은 물론이지만, 그 P형 고상 확산층(83)과 N형 고상 확산층(84)과의 사이에 공핍층 영역이 존재하고 있는경우도 포함된다.
도 20에 나타내는 것 처럼, PD(71)는, N형 고상 확산층(84)으로 둘러싸여 있다. 그 N형 고상 확산층(84)은, P형 고상 확산층(83)으로 둘러싸여 있다. 또한, P형 고상 확산층(83)은, DTI(82)로 둘러싸여 있다. 또한 도 4를 참조하여 설명했던 것처럼, 화소(50)에는, 전송 트랜지스터(80), FD(91), 리셋 트랜지스터(92), 증폭 트랜지스터(93) 및 선택 트랜지스터(94)가 형성되어 있다.
강전계 영역을 DTI(82)의 전면에 형성하면, 그 강전계 영역으로 둘러싸였던 영역 내에 상기하는 것 같은 화소 트랜지스터를 배치할 필요가 있다. 이 때문에 화소 트랜지스터를 배치하는 자유도가 낮아지고, 화소 트랜지스터를 배치하는 영역을 좁혀 버릴 가능성이 있다. 그래서, 이하에 설명하는 것과 같이 강전계 영역을 형성하지 않는 변이나, 강전계 영역이 얇은 부분을 마련함으로써, 화소 트랜지스터를 배치하는 영역을 확보하고, 화소 트랜지스터의 배치의 자유도가 늘어나도록 된다.
이하에 강전계 영역의 농담에 관하여 제15내지 제18의 실시 형태로서 설명하지만, 이 제15내지 제18의 실시 형태의 어느 한쪽의 실시 형태와, 상기한 제1내지 제14의 실시 형태의 어느 한쪽을 조합시키는 것이 가능하다.
<제15의 실시 형태>
도 21은, 본 기술이 적용된 제15의 실시 형태에 있어서 화소(50q)의 수평 방향의 단면도(평면도)이다.
제15의 실시 형태에 있어서 화소(50q)는, PD(71)를 감싸는 강전계 영역이 일부 형성되어 있지 않은 구성으로 되어 있다. 도 21에 나타낸 화소(50q)를 참조함에 있어서, 화소(50q)에 포함되는 PD(71-1)에 주목할 때, PD(71-1)를 감싸는 4변 중, 2변에 강전계 영역이 형성되고, 다른 2변에는 형성되어 있지 않다.
이 경우, PD(71-1)의 도 중 좌측의 DTI(82-1)에는, P형 고상 확산층(83-1)과 N형 고상 확산층(84-1)이 형성되고, PD(71-1)의 도 중 우측의 DTI(82-2)에는, P형 고상 확산층(83-2)과 N형 고상 확산층(84-2)이 형성되어 있다. 따라서, PD(71-1)의 도 중 좌변과 우변에는 각각 강전계 영역이 형성되어 있다.
한편 PD(71-1)의 도 중 상측의 DTI(82-11)에는, N형 고상 확산층(84-11)은 형성되어 있지만, P형 고상 확산층(83)은 형성되어 있지 않다. 또한, PD(71-1)의 도 중 하측의 DTI(82-12)에는, N형 고상 확산층(84-12)은 형성되어 있지만, P형 고상 확산층(83)은 형성되어 있지 않다. 따라서, PD(71-1)의 도 중 상변과 하변에는 강전계 영역은 형성되어 있지 않다.
이와 같이, 강전계 영역을 형성하고 있지 않은 변을 마련함으로써, 그 변 위에도 화소 트랜지스터(의 일부)를 배치하는 것이 가능해지고, 화소 트랜지스터를 배치하는 영역을 넓혀 화소 트랜지스터의 배치에 관한 자유도를 높일 수 있다.
도 21에서는, 1 화소(50q)에 주목한 때, 화소(50q)의 4변 중의 2변에 강전계 영역(P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되어 있는 영역)이 형성되어 있는 경우를 나타냈지만, 1변만으로 강전계 영역이 형성되어 있는 경우나, 3변에 강전계 영역이 형성되어 있는 경우 등도 본 기술의 적용 범위이다.
예를 들면, 도 22에 나타내듯이 종방향으로 배치되어 있는 PD(71-3)를 포함하는 화소(50q-3)와 PD(71-1)를 포함하는 화소(50q-1)로, 소정의 트랜지스터를 공유하는 2 화소 공유의 경우, 공유 화소로 되어 있는 화소간의 변에는 강전계 영역을 형성하지 않고, 다른 3변에는 강전계 영역을 형성하는 구성으로 해도 좋다.
도 22에 나타낸 예로는 PD(71―3)와 PD(71-1)의 사이의 DTI(82-11)에는, P형 고상 확산층(83)이 형성되어 있지 않은 DTI(82-11)로 되고, 이 DTI(82-11) 위나 부근에도 화소 트랜지스터를 배치할 수 있도록 구성되어 있다.
또한, 도 23에 나타내듯이 1 화소(50q)의 변의 일부에 P형 고상 확산층(83)을 형성하지 않는 구성으로 하는 것도 가능하다. 도 23의 A에 나타낸 예로는, 화소(50q)의 좌변과 우변의 중앙 부근에 P형 고상 확산층(83)이 없는 영역이 형성되어 있다.
예를 들면, PD(71-1)의 좌변의 P형 고상 확산층(83-1)은, 중앙 부분에 개구부분이 형성되어 있다. 또한, PD(71-1)의 우변의 P형 고상 확산층(83-2)에도, 중앙 부분에 개구부분이 형성되어 있다. 이와 같이, 소정의 변에 P형 고상 확산층(83)이 형성되어 있지 않은 부분(P형 고상 확산층(83)의 개구부분)을 마련되어도 좋다.
또한, 도 23에서는 화소(50q)의 4변 중의 2변에 P형 고상 확산층(83)이 형성되어 있지 않은 부분(개구부분)을 형성하는 경우를 나타냈지만, 4변 중의 1변, 3변, 또는 4변에 개구부분을 형성해도 좋다.
또한, 인접하는 화소(50q) 끼리로 개구부분의 위치가 동일한 위치, 예를 들면, 도 23의 A에 나타낸 것처럼, 변의 중앙 부분을 개구부분으로 하여도 좋고, 인접하는 화소(50q)끼리로 개구부분이 다른 위치, 예를 들면, 도 23의 B에 나타낸 것처럼 PD(71-1)의 우변의 P형 고상 확산층(83-2)은 상측에 개구부분이 형성되고, PD(71-2)의 좌변의 P형 고상 확산층(83-3)은 하측에 개구부분이 형성되어 있는 것 같이 다른 위치에 형성되어 있어도 좋다.
또한, 1변에 형성한 개구부분의 수는, 1개소라도 좋고 복수 개소라도 좋다. 또한, 1개의 개구부분의 크기도, 배치하고자 하는 트랜지스터의 크기 등에 의해 적절하게 설정할 수 있다.
이와 같이, DTI(82)의 측벽에 P형 고상 확산층(83)을 형성하는 영역과 형성하지 않은 영역을 마련하는 경우의 강전계 영역의 제조 방법에 관하여 도 24, 도 25를 참조하여 설명한다.
공정 S51(도 24)에 있어서 DTI(82)를 형성한 기판이 준비된다. 기판에는, 실리콘 산화막(200)이 형성되고, 형성되어 있던 홈에는 절연막(절연 재료(201)이 메워진다. 실리콘 산화막(200)으로서는, 예를 들면, LP-TEOS가 퇴적된다.
공정 S52에 있어서 실리콘 산화막(200)의 일부, 절연막(201)의 일부, SiN의 일부, Si기판(70)의 일부가, 드라이 에칭에 의해 매립된다. 이 공정 S52에 의해 깊은 홈(딥 트렌치)이 형성된다. 이 딥 트렌치의 형상은, 평면 형상으로는, 예를 들면, 도 21에 나타내는 것 같았던 격자상으로 되고, 깊이는, 이 후의 공정의 고상 확산으로 N형 영역을 형성하고자 하는 영역의 하단까지로 된다.
공정 S53에 있어서 웨이퍼의 전면에 ALD(Atomic Layer Deposition)쪽이 이용되고, P(인)를 포함한 실리콘 산화막(PSG)(202)이 퇴적된다. 이 공정 S53에 있어서 처리에 의해 딥 트렌치를 형성하고 있지 않은 웨이퍼의 표면, 딥 트렌치의 측면 및 딥 트렌치의 바닥면에 PSG막(202)이 형성된다. 여기에서는, P(인)가 이용되고 있기 때문에 PSG막(202)은 N형의 막으로서 성막된다.
공정 S54에 있어서 열 확산 처리가 실행된다. 공정 S54에 있어서 웨이퍼가 어닐된 것으로, PSG막(202)과 Si기판(70)이 접촉하고 있는 영역에서는, PSG막(202)에서 Si기판(70)에 P(인)가 고상 확산된다. 그 결과, 도 20의 공정 S54에 나타낸 것처럼, N형의 불순물 영역(203)이 형성된다. 이 N형의 불순물 영역(203)은, N형 고상 확산층(84)으로 되는 영역이다.
공정 S55에 있어서 웨이퍼 위의 PSG막(202)이 제거된다. PSG막(202)의 제거는, 예를 들면, 불화수소산을 이용한 웨트 에칭에 의해 행할 수 있다.
공정 S56(도 21)에 있어서 웨이퍼의 딥 트렌치의 바닥면의 실리콘이 드라이 에칭에 의하여 또한 매립된다.
공정 S57에 있어서, 웨이퍼의 전면에 ALD 쪽이 이용되어지며, B(붕소)를 포함한 실리콘 산화막(BSG)(204)이 퇴적된다. 이 공정 S54에 있어서 처리에 의해 딥 트렌치를 형성하고 있지 않은 웨이퍼의 표면, 딥 트렌치의 측면 및 딥 트렌치의 바닥면에 BSG막(204)이 형성된다. 여기에서는, B(인)가 이용되고 있기 때문에 BSG막(204)은 P형의 막으로서 성막된다.
BSG막(204)은, 후단의 처리로 열 확산 처리가 실행된 것으로, P형의 불순물 영역으로 되고, P형 고상 확산층(83)이 된 부분이다. P형 고상 확산층(83)을 형성하는 부분과 형성하지 않는 부분을 마련하는 경우, 공정 S58내지 S60의 처리가 행해진 후, 열 확산 처리가 행해진다.
공정 S58 이후에 있어서는, 도 중 좌측이 P형 고상 확산층(83)을 형성하는 부분(변)이며, 도 중 우측이 P형 고상 확산층(83)을 형성하지 않는 부분(변)으로 서 설명을 계속한다.
공정 S58에 있어서 웨이퍼 전면에 레지스트(205)가 도포된다. 레지스트(205)는, 웨이퍼의 표면에 성막됨과 동시에 딥 트렌치 내에 충전된다.
공정 S59에 있어서 P형 고상 확산층(83)을 형성하지 않는 부분에 해당하는 부분에 도포되어 있는 레지스트(205)가 제거된다. 예를 들면, P형 고상 확산층(83)을 형성하지 않는 부분에 해당하는 부분에 도포되어 있는 레지스트(205)를 마스크 하여, 감광하고 박리함으로써, P형 고상 확산층(83)을 형성하지 않는 부분에 해당하는 부분에 도포되어 있던 레지스트(205)가 제거된다. 공정 S59에 있어서는, P형 고상 확산층(83)을 형성하고자 하는 부분에 해당하는 부분의 레지스트(205)를 남겨 두기 위한 처리가 행해진다.
공정 S60에 있어서 웨이퍼의 레지스트(205)의 개구부(공정 S59로 레지스트(205)가 제거된 부분)의 BSG막(204)이 제거된다. 예를 들면, 불화수소산을 이용한 웨트 에칭에 의해 BSG막(204)은 제거된다. BSG막(204)이 제거된 후, 남아 있는 레지스트(205)도 박리된다.
공정 S61에 있어서 열 확산 처리가 실행된다. 공정 S61에 있어서 웨이퍼가 어닐된 것으로, BSG막(204)과 Si기판(70)이 접촉하고 있는 영역에서는, BSG막(204)에서 Si기판(70)에 B(붕소)가 고상 확산된다. 그 결과, 도 25의 공정 S61에 나타낸 것처럼, P형의 불순물 영역(206)이 형성된다. 이 P형의 불순물 영역(206)은, P형 고상 확산층(83)으로 되는 영역이다.
또한 공정 S61에 있어서는, BSG막(204)이 제거된다. BSG막(204)의 제거는, 공정 S60과 같이, 예를 들면, 불화수소산을 이용한 웨트 에칭에 의해 행할 수 있다.
공정 S62에 있어서 트렌치 내에 충전재(86)로서, 폴리실리콘이 매입되고, 웨이퍼 윗면에 퇴적된 불필요한 폴리실리콘이 제거된다. 또한, 화소 트랜지스터나 배선 등도 형성된다. 그 후, 이면측에서 Si기판(70)이 박막화된다. 이 박막화는 딥 트렌치의 바닥부가 노출하는 정도까지 행해진다.
이와 같이 하여, 도 21 내지 도 23에 나타내는 것 같은 P형 고상 확산층(83)이 형성되어 있는 부분과 형성되어 있지 않은 부분이 혼재한 화소(50q)가 형성된다. 이와 같이 하여 형성된 화소(50q)는, N형 고상 확산층(84)이, Si기판(70)의 이면 Si계면(75)과 접하지 않는 구성으로 할 수 있고, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 흘러 들어가 Dark 특성이 악화해 버리는 것을 막는 것이 가능해진다. 또한, 트랜지스터의 배치 영역을 크게할 수 있고, 트랜지스터의 배치에 관한 자유도를 높일 수 있다.
<제16의 실시 형태>
도 26은, 본 기술이 적용된 제16의 실시 형태에 있어서의 화소(50r)의 평면도이다.
제16의 실시 형태에 있어서 화소(50r)는, PD(71)를 감싸는 강전계 영역이 일부 얇게 되어 있는 구성으로 되어 있다. 도 26에 나타낸 화소(50r)를 참조하여, 화소(50r)에 포함된 PD(71-1)에 주목한 때, PD(71-1)를 감싸는 4변에 강전계 영역은 형성되어 있지만 상변과 하변의 2변에 형성되어 있는 P형 고상 확산층(83)이, 좌변과 우변의 2변에 형성되어 있는 P형 고상 확산층(83)보다도 두께가 얇게 형성되어 있다.
이 경우, PD(71-1)의 도 중 좌측의 DTI(82-1)에는, P형 고상 확산층(83-1)과 N형 고상 확산층(84-1)이 형성되고, PD(71-1)의 도 중 우측의 DTI(82-2)에는, P형 고상 확산층(83-2)과 N형 고상 확산층(84-2)이 형성되어 있다. 따라서, PD(71-1)의 도 중 좌변과 우변에는, 각각 강전계 영역이 형성되어 있다.
한편 PD(71-1)의 도 중 상측의 DTI(82-11)에는, P형 고상 확산층(83-11)과 N형 고상 확산층(84-11)이 형성되어 있지만, P형 고상 확산층(83-11)의 두께는 얇게 형성되어 있다. 또한, PD(71-1)의 도 중 하측의 DTI(82-12)에는, P형 고상 확산층(83-12)과 N형 고상 확산층(84-12)이 형성되어 있지만, P형 고상 확산층(83-12)의 두께는 얇게 형성되어 있다.
PD(71-1)의 4변에 형성되어 있는 N형 고상 확산층(84-1), N형 고상 확산층(84-2), N형 고상 확산층(84-11), N형 고상 확산층(84-12)은, 거의 동일한 두께로 형성되어 있다.
PD(71-1)의 4변에 형성되어 있는 P형 고상 확산층(83-1), P형 고상 확산층(83-2), P형 고상 확산층(83-11), P형 고상 확산층(83-12)중, P형 고상 확산층(83-1)과 P형 고상 확산층(83-2)은 거의 동일한 두께로 형성되고, P형 고상 확산층(83-11)과 P형 고상 확산층(83-12)은 거의 동일한 두께로 형성되어 있다. 또한, P형 고상 확산층(83-1, 83-2)의 두께보다도 얇은 두께로, P형 고상 확산층(83-11, 83-12)이 형성되어 있다.
또한, 두께가 두껍다, 두께가 얇다는 것은, 고상 확산층의 폭이 물리적인 크기로서 두껍다 또는 얇다고 하는 의미도 있으며, P형 또는 N형의 불순물의 농도가 진하다, 얇다고 하는 의미도 있다. 두께가 두껍다는 것은, 불순물 농도가 진하다고 바꾸어 말할 수 있고, 두께가 얇다는 것은, 불순물 농도가 얇다고 바꾸어 말할 수 있는 것으로서, 이하의 설명을 계속한다.
이와 같이, 강전계 영역이 얇은 변을 마련함으로써 그 변 위에도 화소 트랜지스터(의 일부)를 배치하는 것이 가능해지고, 화소 트랜지스터를 배치하는 영역을 넓혀 화소 트랜지스터의 배치에 관한 자유도를 높일 수 있다.
도 26에서는, 1 화소(50r)에 주목한 때, 화소(50r)의 4변 중의 2변이, 강전계 영역이 얇게(P형 고상 확산층(83)이 얇게)형성되어 있는 경우를 나타냈지만, 강전계 영역이 얇은 변이 1변만의 경우나, 3변의 경우 등도 본 기술의 적용 범위이다.
예를 들면, 도시는 하지 않지만, 도 22에 나타낸 화소(50p)와 같이, 종방향으로 배치되어 있는 화소(50r)로, 소정의 트랜지스터를 공유하는 2 화소 공유의 경우 공유 화소로 되어 있는 화소간의 변에는, 다른 변보다도 얇은 강전계 영역을 형성하는 구성으로 해도 좋다.
또한, 도 27에 나타내듯이 1 화소(50r)의 변의 일부에 P형 고상 확산층(83)을 얇게 형성하는 구성으로 하는 것도 가능하다. 도 27의 A에 나타낸 예로는, 화소(50r)의 좌변과 우변의 중앙 부근에 P형 고상 확산층(83)이 얇게 형성되어 있는 영역이 마련되어 있다. P형 고상 확산층(83)이 얇게 형성되어 있는 영역을 움푹 들어간 부분이라고 기술한다.
예를 들면, PD(71-1)의 좌변의 P형 고상 확산층(83-1)은, 중앙 부분에 움푹 들어간 부분이 형성되어 있다. 또한, PD(71-1)의 우변의 P형 고상 확산층(83-2)에도, 중앙 부분에 움푹 들어간 부분이 형성되어 있다. 이와 같이, 소정의 변에 P형 고상 확산층(83)이 얇게 형성되어 있는 부분(P형 고상 확산층(83)의 움푹 들어간 부분)을 마련해도 좋다.
또한, 도 27에서는 화소(50r)의 4변 중의 2변에 P형 고상 확산층(83)이 얇게 형성되어 있는 부분(움푹 들어간 부분)을 형성한 경우를 나타냈지만, 4변 중의 1변, 3변, 또는 4변에 움푹 들어간 부분을 형성해도 좋다.
또한, 인접하는 화소(50r) 끼리로, 움푹 들어간 부분의 위치가 동일한 위치, 예를 들면, 도 27의 A에 나타낸 것처럼, 변의 중앙 부분을 움푹 들어간 부분으로하여도 좋으며, 인접하는 화소(50r)끼리로 움푹 들어간 부분이 다른 위치, 예를 들면, 도 27의 B에 나타내는 것처럼, PD(71-1)의 우변의 P형 고상 확산층(83-2)은, 상측으로 움푹 들어간 부분이 형성되고, PD(71-2)의 좌변의 P형 고상 확산층(83-3)은 하측으로 움푹 들어간 부분이 형성되어 있는 것과 같이 다른 위치에 형성되어 있어도 좋다.
또한, 1변에 형성한 움푹 들어간 부분의 수는, 1개소라도 좋으며, 복수 개소라도 좋다. 또한, 1개의 움푹 들어간 부분의 크기도, 배치하고자 하는 트랜지스터의 크기 등에 의해 적절하게 설정할 수 있다.
이와 같이, DTI(82)의 측벽에 P형 고상 확산층(83)을 소정의 두께보다도 얇게 형성한 영역과, 소정의 두께로 형성한 영역을 마련하는 경우의 강전계 영역의 제조의 방법에 관하여 도 28, 도 29를 참조하여 설명한다.
DTI(82)의 측면에 N형 고상 확산층(84)을 형성한 후, P형 고상 확산층(83)을 형성한 흐름은, 제15의 실시 형태의 화소(50q)를 제조하는 때와 동일한 흐름이다. N형 고상 확산층(84)을 형성하기 까지의 처리는 제15의 실시 형태의 화소(50q)를 제조하는 때와 마찬가지의 흐름이기 때문에 그 설명은 생략한다.
도 24에 나타낸 공정 S51내지 S56의 처리가 실행된 것으로, DTI(82)의 측면에 N형 고상 확산층(84)으로 되는 N형의 불순물 영역(203)이 형성된다. N형의 불순물 영역(203)이 형성되면, 공정 S101(도 28)에 있어서, 웨이퍼 전면에 레지스트(301)가 도포된다. 레지스트(301)는 웨이퍼의 표면에 성막됨과 동시에 딥 트렌치 내에 충전된다.
공정 S101 이후에 있어서는, 도 중 좌측이 P형 고상 확산층(83)을 소정의 두께로 형성하는 부분(변)이며, 도 중 우측이 P형 고상 확산층(83)을 소정의 두께보다도 얇게 형성하는 부분(변)으로서 설명을 계속한다.
공정 S102에 있어서, P형 고상 확산층(83)을 얇게 형성하는 부분에 해당하는 부분에 도포되어 있는 레지스트(301)가 제거된다. 예를 들면, P형 고상 확산층(83)을 얇게 형성하는 부분에 해당하는 부분에 도포되어 있는 레지스트(301)를 마스크 하여 감광하고 박리하는 것으로서, P형 고상 확산층(83)을 얇게 형성하는 부분에 해당하는 부분에 도포되어 있던 레지스트(301)가 제거된다. 공정 S59에 있어서는, P형 고상 확산층(83)을 형성하고자 하는 부분에 해당하는 부분의 레지스트(301)를 남겨 두기 위한 처리가 행해진다.
공정 S103에 있어서, 웨이퍼에 P형의 이온, 예를 들면 P(인)을 이용한 경사 방향에서의 이온임프라가 행해진다. 경사 방향으로부터의 임프라가 행해지는 것으로, 레지스트(301)가 없는 부분에 임프라에 의한 데미지를 부여할 수 있다. 도 28의 공정 S103의 곳에 나타낸 것처럼, 딥 트렌치의 측면(도 중 우측의 측면)과, 바닥면에 임프라데미지층(302)(도 중, x 표시를 기재한 부분)이 형성된다.
공정 S104에 있어서 레지스트(301)가 박리되고, 웨이퍼의 전면에 ALD가 이용되고, B(붕소)를 포함한 실리콘 산화막(BSG)(303)이 퇴적된다. 이 공정 S104에 있어서의 처리에 의해 딥 트렌치를 형성하고 있지 않은 웨이퍼의 표면, 딥 트렌치의 측면(임프라데미지층(302)을 포함한 측면) 및 딥 트렌치의 바닥면(임프라데미지층(302)를 포함한 바닥면)에 BSG막(303)이 형성된다. 여기에서는, B(인)가 이용되고 있기 때문에 BSG막(204)은 P형의 막으로서 성막된다.
공정 S105(도 29)에 있어서, 열 확산 처리가 실행된다. 공정 S105에 있어서, 웨이퍼가 어닐된 것으로, BSG막(303)과 Si기판(70)이 접촉하고 있는 영역에서는, BSG막(303)에서 Si기판(70)에 B(붕소)가 고상 확산된다. 이때, 임프라데미지층(302)에도, B(붕소)가 고상 확산된다.
도 28의 공정 S105에 나타내는 것처럼, P형의 불순물 영역(304, 305)이 형성된다. P형의 불순물 영역(305)은, 임프라데미지층(302)에 형성된 영역이다. P형의 불순물 영역(304)은, 소정의 두께의 P형 고상 확산층(83)으로 된 영역이고, P형의 불순물 영역(305)은, 소정의 두께보다도 얇은 P형 고상 확산층(83)으로 된 영역이다.
공정 S106에 있어서, BSG막(303)이 제거된다. BSG막(303)의 제거는, 예를 들면, 불화수소산을 이용한 웨트 에칭에 의해 행할 수 있다. BSG막(303)이 제거된 때, 임프라데미지층(302)도 에칭 되기 때문에 도 중 우측에 나타낸 딥 트렌치의 측벽이며, 고상 확산된 Si기판(70)도 에칭 된다. 즉, P형의 불순물 영역(305)의 두께가 얇게되도록 깍여진다.
이와 같이 하여, P형 고상 확산층(83)의 농담을 만들어 나눌 수 있다.
공정 S107에 있어서, 트렌치 내에 충전재(86)로서, 폴리실리콘이 매입되고, 웨이퍼 윗면에 퇴적된 불필요한 폴리실리콘이 제거된다. 또한, 화소 트랜지스터나 배선 등도 형성된다. 그 후, 이면측에서 Si기판(70)이 박막화된다. 이 박막화는, 딥 트렌치의 바닥부가 노출되는 정도까지 행해진다.
이와 같이 하여, 도 26, 도 27에 나타내는 것 같은 P형 고상 확산층(83)이, 소정의 두께를 갖고 형성되어 있는 부분과 소정의 두께보다도 얇게 형성되어 있는 부분이 혼재하는 화소(50r)가 형성된다. 이와 같이 하여 형성된 화소(50r)는, N형 고상 확산층(84)이, Si기판(70)의 이면 Si계면(75)와 접하지 않는 구성으로 할 수 있고, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 흘러 들어가 Dark 특성이 악화해 버리는 것 같은 것을 막는 것이 가능해진다. 또한, 트랜지스터의 배치 영역을 크게할 수 있고, 트랜지스터의 배치에 관한 자유도를 높일 수 있다.
<제17의 실시 형태>
도 26과 도 27을 참조하여 설명하는 제16의 실시 형태에 있어서 화소(50r)의 다른 제조 공정에 관하여 설명한다.
P형 고상 확산층(83)이, 소정의 두께를 갖고 형성되어 있는 부분과 소정의 두께보다도 얇게 형성되어 있는 부분이 혼재하는 화소(50r)를 제조하는 경우, 도 30에 나타내는 것 같은 제조 공정에 의해 제조하는 것도 가능하다.
이 경우도, DTI(82)의 측면에 N형 고상 확산층(84)을 형성한 후, P형 고상 확산층(83)을 형성하는 흐름은, 제15의 실시 형태의 화소(50q)를 제조하는 때와 마찬가지의 흐름이기 때문에 N형 고상 확산층(84)을 형성하기 까지의 처리에 관해서는, 이미 제15의 실시 형태의 화소(50q)를 제조하는 때에 설명했기 때문에 그 설명은 생략한다.
도 24에 나타낸 공정 S51내지 S56의 처리가 실행되는 것으로서, DTI(82)의 측면에 N형 고상 확산층(84)으로 되는 N형의 불순물 영역(203)이 형성된다. 또한, 도 25의 공정 S57내지 S61이 실행되는 것으로, P형 고상 확산층(83)중 소정의 두께를 갖고 형성된 부분에 P형의 불순물 영역(206)이 형성된다.
도 25의 공정 S61과 동일한 상태를 공정 S151(도 30)에 나타낸다. 공정 S151에 있어서 열 확산 처리가 실행되는 것으로 P형의 불순물 영역(206)이 형성된다. 이 P형의 불순물 영역(206)은, 소정의 두께로 형성된 P형 고상 확산층(83)으로 되는 영역이다. 공정 S151에 있어서 P형의 불순물 영역(206)이 형성되면, BSG막(204)(도 30으로는 부도시)이 제거된다.
공정 S152에 있어서 웨이퍼의 전면에 ALD 쪽이 이용되고, B(붕소)를 포함한 실리콘 산화막(BSG)(351)이 퇴적된다. 이 공정 S153에서의 처리에 의해 딥 트렌치를 형성하고 있지 않은 웨이퍼의 표면, 딥 트렌치의 측면(P형의 불순물 영역(206)의 측면) 및 딥 트렌치의 바닥면(P형의 불순물 영역(206)의 바닥면)에 BSG막(351)이 형성된다.
공정 S153에 있어서 열 확산 처리가 실행된다. 공정 S153에 있어서 웨이퍼가 어닐된 것으로, BSG막(351)과 Si기판(70)이 접촉하고 있는 영역에서는, BSG막(351)에서 Si기판(70)에 B(붕소)가 고상 확산된다. 이때, 이미 형성되어 있는 P형의 불순물 영역(206)에 대해서도 고상 확산이 행해지기 때문에 이 P형의 불순물 영역(206)의 두께는 두꺼워진다(농도가 진해진다).
이와 같이, P형의 고상 확산을 2번 행함으로써, 도 30의 공정 S153에 나타낸 것처럼, P형의 불순물 영역(352, 353)이 형성된다. P형의 불순물 영역(352)은, 1회째의 P형의 불순물 영역의 형성 처리로서 P형의 불순물 영역(206)이 형성된 영역이다. P형의 불순물 영역(352)은 소정의 두께의 P형 고상 확산층(83)으로 되는 영역이고, P형의 불순물 영역(353)은 소정의 두께보다도 얇은 P형 고상 확산층(83)으로 되는 영역이다.
공정 S154에 있어서 트렌치 내에 충전재(86)로서 폴리실리콘이 매입되고, 웨이퍼 윗면에 퇴적된 불필요한 폴리실리콘이 제거된다. 또한, 화소 트랜지스터나 배선 등도 형성된다. 그 후, 이면측에서 Si기판(70)이 박막화된다. 이 박막화는 딥 트렌치의 바닥부가 노출하는 정도까지 행해진다.
이와 같이 하여, 도 26, 도 27에 나타내는 것 같은 P형 고상 확산층(83)의 두께가, 소정의 두께로 형성되어 있는 부분과 소정의 두께보다도 얇게 형성되어 있는 부분이 혼재하는 화소(50r)가 형성된다. 이와 같이 하여 형성된 화소(50r)는 N형 고상 확산층(84)이, Si기판(70)의 이면 Si계면(75)과 접하지 않는 구성으로 할 수 있고, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 흘러 들어가 Dark 특성이 악화되어 버릴 것 같은 것을 막는 것이 가능해진다. 또한, 트랜지스터의 배치 영역을 크게할 수 있고, 트랜지스터의 배치에 관한 자유도를 높일 수 있다.
<제18의 실시 형태>
도 31은, 본 기술이 적용된 제18의 실시 형태에 있어서 화소(50s)의 평면도이다.
도 26, 도 27을 참조하여 설명하는 화소(50r)는, PD(71)를 감싸는 강전계 영역의 일부가 얇게 형성되어 있는 실시 형태이었다. 구체적으로는, P형 고상 확산층(83)이 얇게 형성되고, N형 고상 확산층(84)은 얇게 형성되어 있지 않은 실시 형태이었다.
제18의 실시 형태에 있어서 화소(50s)는, PD(71)를 감싸는 강전계 영역의 일부가 얇게 형성되어 있는 점은, 상기한 화소(50r)와 마찬가지이지만, 그 얇게 형성되어 있는 부분은, P형 고상 확산층(83)과 N형 고상 확산층(84)의 양쪽의 층이 얇게 형성되어 있는 점이 다르다.
제18의 실시 형태에 있어서 화소(50s)는, PD(71)를 감싸는 강전계 영역이 일부 얇게 되어 있는 구성으로 되어 있다. 도 31에 나타낸 화소(50s)를 참조함에 있어서 화소(50s)에 포함된 PD(71-1)에 주목한 때, PD(71-1)를 감싸는 4변에 강전계 영역은 형성되어 있지만, 상변과 하변의 2변에 형성되어 있는 P형 고상 확산층(83)이, 좌변과 우변의 2변에 형성되어 있는 P형 고상 확산층(83)보다도 두께가 얇게 형성되고, 또한 상변과 하변의 2변에 형성되어 있는 N형 고상 확산층(84)이, 좌변과 우변의 2변에 형성되어 있는 N형 고상 확산층(84)보다도 두께가 얇게 형성되어 있다.
이 경우, PD(71-1)의 도 중 좌측의 DTI(82-1)에는, P형 고상 확산층(83-1)과 N형 고상 확산층(84-1)이 형성되고, PD(71-1)의 도 중 우측의 DTI(82-2)에는, P형 고상 확산층(83-2)과 N형 고상 확산층(84-2)이 형성되어 있다. 따라서, PD(71-1)의 도 중 좌변과 우변에는 각각 강전계 영역이 형성되어 있다.
또한, PD(71-1)의 도 중 상측의 DTI(82-11)에는, P형 고상 확산층(83-11)과 N형 고상 확산층(84-11)이 형성되어 있지만, P형 고상 확산층(83-11)과 N형 고상 확산층(84-11)의 두께는 얇게 형성되어 있다. 또한, PD(71-1)의 도 중 하측의 DTI(82-12)에는, P형 고상 확산층(83-12)과 N형 고상 확산층(84-12)이 형성되어 있지만, P형 고상 확산층(83-12)과 N형 고상 확산층(84-12)의 두께는 얇게 형성되어 있다.
PD(71-1)의 4변에 형성되어 있는 P형 고상 확산층(83-1), P형 고상 확산층(83-2), P형 고상 확산층(83-11), P형 고상 확산층(83-12)중, P형 고상 확산층(83-1)과 P형 고상 확산층(83-2)은 거의 동일의 두께로 형성되고, P형 고상 확산층(83-11)과 P형 고상 확산층(83-12)은 거의 동일의 두께로 형성되어 있다. 또한, P형 고상 확산층(83-1, 83-2)의 두께보다도 얇은 두께로 P형 고상 확산층(83-11, 83-12)이 형성되어 있다.
PD(71-1)의 4변에 형성되어 있는 N형 고상 확산층(84-1), N형 고상 확산층(84-2), N형 고상 확산층(84-11), N형 고상 확산층(84-12)중, N형 고상 확산층(84-1)과 N형 고상 확산층(84-2)은 거의 동일의 두께로 형성되고, N형 고상 확산층(84-11)과 N형 고상 확산층(84-12)는 거의 동일의 두께로 형성되어 있다. 또한, N형 고상 확산층(84-1, 84-2)의 두께보다도 얇은 두께로, N형 고상 확산층(84-11, 84-12)이 형성되어 있다.
이와 같이, 강전계 영역이 얇은 변을 마련함으로써 그 변 위에도 화소 트랜지스터(의 일부)를 배치하는 것이 가능해지고, 화소 트랜지스터를 배치하는 영역을 넓혀 화소 트랜지스터의 배치에 관한 자유도를 높일 수 있다.
도 31에서는 1 화소(50s)에 주목한 때, 화소(50s)의 4변 중의 2변이, 강전계 영역이 얇게(P형 고상 확산층(83)과 N형 고상 확산층(84)이 얇게)형성되어 있는 경우를 나타냈지만, 강전계 영역이 얇은 변이 1변만의 경우나, 3변의 경우 등도 본 기술의 적용 범위이다.
예를 들면, 도시는 하지 않지만 도 22에 나타낸 화소(50p)와 같이, 종방향으로 배치되어 있는 화소(50s)에서 소정의 트랜지스터를 공유하는 2 화소 공유의 경우, 공유 화소로 되어 있는 화소간의 변에는 다른 변보다도 얇은 강전계 영역을 형성하는 구성으로 해도 좋다.
또한, 도 32에 나타내듯이 1 화소(50s)의 변의 일부에 P형 고상 확산층(83)과 N형 고상 확산층(84)을 얇게 형성하는 구성으로 하는 것도 가능하다. 도 32에 나타낸 예에서는 화소(50s)의 좌변과 우변의 중앙 부근에 P형 고상 확산층(83)과 N형 고상 확산층(84)이 얇게 형성되어 있는 영역이 마련되어 있다. P형 고상 확산층(83)과 N형 고상 확산층(84)이 얇게 형성되어 있는 영역을 움푹 들어간 부분이라고 기술한다.
예를 들면, PD(71-1)의 좌변의 P형 고상 확산층(83-1)과 N형 고상 확산층(84-1)은, 중앙 부분에 움푹 들어간 부분이 형성되어 있다. 또한, PD(71-1)의 우변의 P형 고상 확산층(83-2)와 N형 고상 확산층(84-2)에도, 중앙 부분에 움푹 들어간 부분이 형성되어 있다. 이와 같이, 소정의 변에 P형 고상 확산층(83)과 N형 고상 확산층(84)이 얇게 형성되어 있는 부분(P형 고상 확산층(83)과 N형 고상 확산층(84)의 움푹 들어간 부분)을 마련해도 좋다.
또한, 도 32에서는 화소(50s)의 4변 중의 2변에 P형 고상 확산층(83)과 N형 고상 확산층(84)이 얇게 형성되어 있는 부분(움푹 들어간 부분)을 형성한 경우를 나타냈지만, 4변 중의 1변, 3변, 또는 4변에 움푹 들어간 부분을 형성해도 좋다.
1변에 형성한 움푹 들어간 부분의 수는, 1개소라도 좋으며 복수 개소라도 좋다. 또한, 1개의 움푹 들어간 부분의 크기도, 배치하고자 하는 트랜지스터의 크기 등에 의해 적절하게 설정할 수 있다.
이와 같이, DTI(82)의 측벽에 P형 고상 확산층(83)과 N형 고상 확산층(84)을 소정의 두께보다도 얇게 형성하는 영역과, 소정의 두께로 형성하는 영역을 마련하는 경우의 강전계 영역의 제조 방법에 관하여 도 33 내지 도 35를 참조하여 설명한다.
이 경우도, DTI(82)의 측면에 N형 고상 확산층(84)을 형성한 후, P형 고상 확산층(83)을 형성하는 흐름은, 제15의 실시 형태의 화소(50q)를 제조하는 때와 동일한 흐름이다. DTI(82)의 측면에 N형 고상 확산층(84)을 형성할 때 2회의 N형의 고상 확산이 행해지고, 그 후, P형 고상 확산층(83)을 형성할 때 2회의 P형의 고상 확산이 행해진다.
공정 S201(도 33)내지 S203은, 도 24의 공정 S51내지 S53과 동일한 처리를 포함하는 공정이다. 즉 공정 S201에 있어서 DTI(82)를 형성하는 기판이 준비된다. 기판에는, 실리콘 산화막(200)이 형성되고, 형성되어 있던 홈에는 절연막(절연 재료(201))이 메워진다. 실리콘 산화막(200)으로서는 예를 들면, LP-TEOS가 퇴적된다.
공정 S202에 있어서 실리콘 산화막(200)의 일부, 절연막(201)의 일부, SiN의 일부, Si기판(70)의 일부가 드라이 에칭에 의해 매립된다. 이 공정 S102에 의해 깊은 홈(딥 트렌치)이 형성된다.
공정 S203에 있어서 웨이퍼의 전면에 ALD 쪽이 이용되고, P(인)를 포함한 실리콘 산화막(PSG)(202)이 퇴적된다. 여기에서는, P(인)이 이용되고 있기 때문에 PSG막(202)은 N형의 막으로서 성막된다.
공정 S204에 있어서 소정의 두께로 N형 고상 확산층(84)을 형성하고자 하는 부분에 해당하는 부분의 레지스트(401)를 남겨 두기 위한 처리가 행해진다. 공정 S204 이후에 있어서는, 도 중 좌측이 N형 고상 확산층(84)과 P형 고상 확산층(83)을 소정의 두께로 형성하는 부분(변)이며, 도 중 우측이 N형 고상 확산층(84)과 P형 고상 확산층(83)을 소정의 두께보다도 얇게 형성한 부분(변)으로서 설명을 계속한다.
도 33의 공정 S204에서는 레지스트(401)가 남아 있던 상태를 나타내고 있지만, 예를 들면, 도 28의 공정 S101, S102와 동등의 공정이 행해짐으로써 소정의 두께로 N형 고상 확산층(84)을 형성하고자 하는 부분에 해당하는 부분의 레지스트(401)가 남아 있다.
웨이퍼 전면에 레지스트(401)가 도포되고, 레지스트(401)를 마스크 하여 감광하고 박리하는 것으로, N형 고상 확산층(84)을 얇게 형성하는 부분에 해당하는 부분에 도포되어 있던 레지스트(401)가 제거되는 것으로서 소정의 두께로 N형 고상 확산층(84)을 형성하고자 하는 부분에 해당하는 부분의 레지스트(401)가 남게 된다.
또한 공정 S204에 있어서는, 레지스트(401)로 덮여 있는 부분 이외의 PSG막(202)이 제거된다. PSG막(202)의 제거는 예를 들면, 불화수소산을 이용한 웨트 에칭에 의해 행할 수 있다. 이 처리에 의해 레지스트(401)로 덮여 있는 PSG막(202) 이외의 PSG막(202)이 제거된다.
공정 S205에 있어서 레지스트(401)가 제거되고, 열 확산 처리가 실행되는 것으로, PSG막(202)과 Si기판(70)이 접촉하고 있는 영역에서는, PSG막(202)에서 Si기판(70)에 P(인)이 고상 확산되고, N형의 불순물 영역(203)이 형성된다. 이 N형의 불순물 영역(203)은, 소정의 두께의 N형 고상 확산층(84)으로 되는 영역이다.
공정 S206(도 34)에 있어서 웨이퍼 위에 남아 있는 PSG막(202)이 제거된다. PSG막(202)의 제거는, 예를 들면, 불화수소산을 이용한 웨트 에칭에 의해 행할 수 있다.
공정 S207에 있어서 웨이퍼의 전면에 ALD 쪽이 이용되고, P(인)를 포함한 실리콘 산화막(PSG(402))이 퇴적된다.
공정 S208에 있어서 열 확산 처리가 실행되는 것으로, PSG막(403)과 Si기판(70)이 접촉하고 있는 영역에서는, PSG막(403)에서 Si기판(70)에 P(인)이 고상 확산된다. 이때, 이미 형성되어 있는 N형의 불순물 영역(203)에 대해서도 고상 확산이 행해지기 때문에 이 N형의 불순물 영역(203)의 두께는 두꺼워진다(농도가 진해진다).
이와 같이, N형의 고상 확산을 2번 행함으로써, 도 34의 공정 S208에 나타낸 것처럼, N형의 불순물 영역(403, 404)이 형성된다. N형의 불순물 영역(403)은, 1회째의 N형의 불순물 영역의 형성 처리로서 N형의 불순물 영역(203)이 형성된 영역이다. N형의 불순물 영역(403)은, 소정의 두께의 N형 고상 확산층(84)으로 되는 영역이고, N형의 불순물 영역(404)은, 소정의 두께보다도 얇은 N형 고상 확산층(84)으로 되는 영역이다.
다음에 P형 고상 확산층(83)으로 되는 부분이 형성된다. P형 고상 확산층(83)도, 2회의 P형의 고상 확산이 실행되는 것으로 형성된다. 이 2회의 고상 확산을 행하는 것으로, P형 고상 확산층(83)을 형성하는 처리는, 도 30을 참조하여 설명하는 경우와 마찬가지로 행할 수 있다.
공정 S210에 있어서 웨이퍼의 전면에 ALD 쪽이 이용되고, B(붕소)를 포함한 실리콘 산화막(BSG(412))이 퇴적된다. 또한, 공정 S210에 있어서 소정의 두께로 P형 고상 확산층(83)을 형성하고자 하는 부분에 해당하는 부분의 레지스트(411)를 남겨두기 위한 처리가 행해진다.
도 33의 공정 S210에서는, 레지스트(411)가 남아 있던 상태를 나타내고 있지만, 예를 들면, 공정 S204와 같이 웨이퍼 전면에 레지스트(411)가 도포되고, 레지스트(411)를 마스크 하여 감광하고 박리하는 것으로, P형 고상 확산층(83)을 얇게 형성하는 부분에 해당하는 부분에 도포되어 있던 레지스트(411)가 제거되는 것으로, 소정의 두께로 P형 고상 확산층(83)을 형성하고자 하는 부분에 해당하는 부분의 레지스트(411)가 남아 있다.
공정 S211(도 35)에 있어서 레지스트(411)로 덮여 있지 않은 부분의 BSG막(412)이 제거된다. BSG막(412)의 제거는 예를 들면, 불화수소산을 이용한 웨트 에칭에 의해 행할 수 있다. 이 처리에 의해 레지스트(411)로 덮여 있는 부분의 BSG막(412) 이외의 BSG막(412)은 제거된다.
공정 S212에 있어서 열 확산 처리가 실행된 것으로서, P형의 불순물 영역(413)이 형성된다. 이 P형의 불순물 영역(413)은, 소정의 두께로 형성되는 P형 고상 확산층(83)으로 되는 영역이다. 공정 S212에 있어서 P형의 불순물 영역(413)이 형성되면, BSG막(412)이 제거된다.
공정 S213에 있어서 2번째의 P형의 불순물 영역의 형성이 행해진다. 웨이퍼의 전면에 ALD 쪽이 이용되고, B(붕소)를 포함한 실리콘 산화막(BSG(414))이 퇴적된다. 그리고, 공정 S214에 있어서 열 확산 처리가 실행된다. 이때, 이미 형성되어 있는 P형의 불순물 영역(413)에 대해서도 고상 확산이 행해지기 때문에 이 P형의 불순물 영역(413)의 두께는 두꺼워진다(농도가 진해진다).
이와 같이, P형의 고상 확산을 2번 행하는 것으로, P형의 불순물 영역(415, 416)이 형성된다. P형의 불순물 영역(415)은, 1회째의 P형의 불순물 영역의 형성 처리로서 P형의 불순물 영역(413)이 형성된 영역이다. P형의 불순물 영역(415)은, 소정의 두께의 P형 고상 확산층(83)으로 되는 영역이고, P형의 불순물 영역(416)은, 소정의 두께보다도 얇은 P형 고상 확산층(83)으로 되는 영역이다.
공정 S215에 있어서 트렌치 내에 충전재(86)로서, 폴리실리콘이 매입되고, 웨이퍼 윗면에 퇴적된 불필요한 폴리실리콘이 제거된다. 또한, 화소 트랜지스터나 배선 등도 형성된다. 그 후, 이면측에서 Si기판(70)이 박막화된다. 이 박막화는 딥 트렌치의 바닥부가 노출하는 정도까지 행해진다.
이와 같이 하여, 도 31, 도 32에 나타내는 것 같은 P형 고상 확산층(83)과 N형 고상 확산층(84)에 움푹 들어간 부분이 형성되어 있는 화소(50s)가 형성된다. 이와 같이 하여 형성된 화소(50s)는 N형 고상 확산층(84)이 Si기판(70)의 이면 Si계면(75)과 접하지 않는 구성으로 할 수 있고, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있으며, 전하가 PD(71)에 흘러 들어가 Dark 특성이 악화되어 버릴 것 같은 것을 막는 것이 가능해진다. 또한, 트랜지스터의 배치 영역을 크게할 수 있고, 트랜지스터의 배치에 관한 자유도를 높일 수 있다.
<내시경 수술 시스템에의 응용례>
또한, 예를 들면, 본 개시에 관계된 기술(본 기술)은, 내시경 수술 시스템에 적용되어도 좋다.
도 36은, 본 개시에 관계된 기술(본 기술)이 적용되어질 수 있는 내시경 수술 시스템의 개략적인 구성의 일례를 나타내는 도면이다.
도 36에서는, 시술자(의사)(11131)가, 내시경 수술 시스템(11000)을 이용하여 환자 베드(11133) 위의 환자(11132)에게 수술을 행하고 있는 모습이 도시되어 있다. 도시와 같이, 내시경 수술 시스템(11000)은, 내시경(11100)과, 기복 튜브(11111)나 에너지 처치구(11112) 등의, 그 밖의 수술구(11110)와, 내시경(11100)을 지지하는 지지암 장치(11120)와, 내시경하 수술을 위한 각종의 장치가 탑재된 카트(11200)로부터 구성된다.
내시경(11100)은, 선단에서 소정 길이의 영역이 환자(11132)의 체강내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속되는 카메라 헤드(11102)로부터 구성된다. 도시한 예로는, 경성의 경통(11101)을 갖는 이른바 경성경으로서 구성된 내시경(11100)을 도시하고 있지만, 내시경(11100)은, 연성의 경통을 갖는 이른바 연성경으로서 구성되어도 좋다.
경통(11101)의 선단에는, 대물 렌즈가 끼워넣어진 개구부가 마련되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 해당 광원 장치(11203)에 의해 생성된 광이, 경통(11101)의 내부에 연설되는 라이트 가이드에 의해 해당 경통의 선단까지 도광되고, 대물 렌즈를 이용하여 환자(11132)의 체강내의 관찰 대상을 향하여 조사된다. 또한, 내시경(11100)은, 직시경이라도 좋고, 사시경 또는 측시경이라도 좋다.
카메라 헤드(11102)의 내부에는 광학계 및 촬상 소자가 마련되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 해당 광학계에 의해 해당 촬상 소자에 집광된다. 해당 촬상 소자에 의해 관찰광이 광전 변환되고, 관찰광에 대응한 전기 신호, 즉 관찰상에 대응한 화상 신호가 생성된다. 해당 화상 신호는, RAW 데이터로서 카메라 컨트롤 유닛(CCU: Camera Control Unit)(11201)에 송신된다.
CCU(11201)는, CPU(Central Processing Unit)나 GPU(Graphics Processing Unit)등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 또한, CCU(11201)는, 카메라 헤드(11102)에서 화상 신호를 수취하고, 그 화상 신호에 대하여, 예를 들면 현상 처리(디모자이크 처리) 등의 해당 화상 신호에 의거한 화상을 표시하기 위한 각종의 화상 처리를 가한다.
표시 장치(11202)는, CCU(11201)에서의 제어에 의해 해당 CCU(11201)에 의해 화상 처리가 행해진 화상 신호에 의거한 화상을 표시한다.
광원 장치(11203)는, 예를 들면 LED(light emitting diode) 등의 광원으로부터 구성되고, 수술부 등을 촬영하는 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는, 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는 입력 장치(11204)를 통해, 내시경 수술 시스템(11000)에 대하여 각종 정보의 입력이나 지시 입력을 할 수가 있다. 예를 들면, 유저는 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는, 조직의 소작, 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는 내시경(11100)에 의한 시야의 확보 및 시술자의 작업 공간의 확보 목적으로, 환자(11132)의 체강을 팽창시키기 위해 기복 튜브(11111)를 통해 해당 체강내로 가스를 보내 넣는다. 레코더(11207)는 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는, 수술에 관한 각종의 정보를 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
또한, 내시경(11100)에 수술부를 촬영하는 때의 조사광을 공급하는 광원 장치(11203)는 예를 들면 LED, 레이저광원 또는 이러한 조합에 의해 구성되는 백색광원으로부터 구성할 수 있다. RGB 레이저광원의 조합에 의해 백색광원이 구성되는 경우에는, 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에 광원 장치(11203)에 있어서 촬상 화상의 화이트 밸런스의 조정을 할 수가 있다. 또한, 이 경우에는, RGB 레이저광원 각각으로부터의 레이저광을 시분할로 관찰 대상에 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하는 것에 의해 RGB 각각에 대응하는 화상을 시분할로 촬상하는 것도 가능하다. 해당 방법에 의하면, 해당 촬상 소자에 컬러 필터를 마련하지 않아도 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는 출력하는 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 좋다. 그 광의 강도의 변경 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하고 시분할로 화상을 취득하고, 그 화상을 합성하는 것에 의해 이른바 흑 찌부러짐(clipped blacks) 및 백 찌부러짐(flared highlights)이 없는 고다이내믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는, 특수광 관찰에 대응하는 소정의 파장 대역의 광을 공급 가능하게 구성되어도 좋다. 특수광 관찰으로는 예를 들면, 체조직에 있어서 광의 흡수의 파장 의존성을 이용하고, 통상의 관찰시에 있어서 조사광(즉, 백색광)과 비교하여 협대역의 광을 조사하는 것에 의해 점막 표층의 혈관 등의 소정의 조직을 높은 콘트라스트로 촬영한다, 이른바 협대역 광관찰(narrow band imaging)이 행해진다. 또는, 특수광 관찰으로는, 여기광을 조사하는 것에 의해 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행해져도 좋다. 형광 관찰으로는, 체조직에 여기광을 조사하고 해당체 조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도시아닌그린(ICG) 등의 시약을 체조직 부위에 주사함과 함께 해당 체조직에 그 시약의 형광 파장에 대응하는 여기광을 조사하여 형광상을 얻는 것 등을 할 수가 있다. 광원 장치(11203)는, 이와 같은 특수광 관찰에 대응하는 협대역광 및/ 또는 여기광을 공급 가능하게 구성되어 진다.
도 37은, 도 36에 나타내는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 일례를 도시하는 블록도다.
카메라 헤드(11102)는, 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 갖는다. CCU(11201)는 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 갖는다. 카메라 헤드(11102)와 CCU(11201)는 전송 케이블(11400)에 의해 서로 통신 가능하게 접속되어 있다.
렌즈 유닛(11401)은, 경통(11101)과의 접속부에 마련된 광학계이다. 경통(11101)의 선단에서 받아들여진 관찰광은, 카메라 헤드(11102)까지 도광되고, 해당 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은 줌렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)를 구성하는 촬상 소자는, 1개(이른바 단판식)라도 좋고, 복수개(이른바 다판식)라도 좋다. 촬상부(11402)가 다판식으로 구성되는 경우에는, 예를 들면 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 그것들이 합성되는 것에 의해 컬러 화상을 얻을 수 있어도 좋다. 또는, 촬상부(11402)는, 3D(dimensional)표시에 대응하는 오른쪽 눈용 및 왼쪽 눈용의 화상 신호를 각각 취득하기 위한 1대의 촬상 소자를 갖도록 구성되어도 좋다. 3D 표시가 행해지는 것에 의해 시술자(11131)는 수술부에 있어서의 생체조직의 속으로 감으로 보다 정확하게 파악하는 것이 가능해지다. 또한, 촬상부(11402)가 다판식으로 구성되는 경우에는 각 촬상 소자에 대응하여 렌즈 유닛(11401)도 복수 계통 마련된다.
또한, 촬상부(11402)는 반드시 카메라 헤드(11102)에 마련되지 않아도 좋다. 예를 들면, 촬상부(11402)는 경통(11101)의 내부에 대물 렌즈의 직후에 마련되어도 좋다.
구동부(11403)는 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)에서의 제어에 의해 렌즈 유닛(11401)의 줌렌즈 및 포커스 렌즈를 광축에 따라 소정의 거리만큼 이동시킨다. 이것에 의해 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적절히 조정되어 진다.
통신부(11404)는, CCU(11201)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는, 촬상부(11402)에서 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 이용해 CCU(11201)로 송신한다.
또한, 통신부(11404)는, CCU(11201)에서 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)에 공급한다. 해당 제어 신호에는, 예를 들면, 촬상 화상의 프레임 레이트를 지정한 취지의 정보, 촬상시의 노출치를 지정하는 취지의 정보 및/ 또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등 촬상 조건에 관한 정보가 포함된다.
또한, 상기의 프레임 레이트나 노출치, 배율, 초점 등의 촬상 조건은, 유저에 의해 적절히 지정되어도 좋으며, 취득된 화상 신호에 의거하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 좋다. 후자의 경우에는, 이른바 AE(Auto Exposure)기능, AF(Auto Focus)기능 및 AWB(Auto White Balance)기능이 내시경(11100)에 탑재되어 있는 것으로 된다.
카메라 헤드 제어부(11405)는, 통신부(11404)를 통해 수신한 CCU(11201)에서의 제어 신호에 의거하여, 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는, 카메라 헤드(11102)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는, 카메라 헤드(11102)에서 전송 케이블(11400)을 통해 송신되는 화상 신호를 수신한다.
또한, 통신부(11411)는, 카메라 헤드(11102)에 대하여 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는, 전기통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는, 카메라 헤드(11102)에서 송신된 RAW 데이터인 화상 신호에 대하여 각종의 화상 처리를 가한다.
제어부(11413)는, 내시경(11100)에 의한 수술부 등의 촬상 및 수술부 등의 촬상에 의해 얻을 수 있는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는, 화상 처리부(11412)에 의해 화상 처리가 행해진 화상 신호에 의거하여, 수술부 등이 비쳤던 촬상 화상을 표시 장치(11202)에 표시시킨다. 이때, 제어부(11413)는, 각종의 화상 인식 기술을 이용하여 촬상 화상 내에 있어서 각종의 물체를 인식해도 좋다. 예를 들면, 제어부(11413)는, 촬상 화상에 포함된 물체의 에지의 형상이나 색 등을 검출하는 것에 의해 집게 등의 수술구, 특정한 생체 부위, 출혈, 에너지 처치구(11112)의 이용시의 미스트 등을 인식할 수 있다. 제어부(11413)는, 표시 장치(11202)에 촬상 화상을 표시시키는 때에 그 인식 결과를 이용하여 각종의 수술 지원 정보를 해당 수술부의 화상에 중첩 표시시켜도 좋다. 수술 지원 정보가 중첩 표시되어 시술자(11131)에게 제시되는 것에 의해 시술자(11131)의 부담을 경감하는 것이나, 시술자(11131)가 확실하게 수술을 진행하는 것이 가능해진다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은, 전기 신호의 통신에 대응한 전기 신호 케이블, 광통신에 대응한 광파이버, 또는 이와 같은 복합 케이블이다.
여기에서, 도시하는 예로는, 전송 케이블(11400)을 이용하여 유선으로 통신이 행해지고 있지만, 카메라 헤드(11102)와 CCU(11201)의 사이의 통신은 무선으로 행해져도 좋다.
또한, 여기에서는, 일례로서 내시경 수술 시스템에 관하여 설명했지만, 본 개시에 관계되는 기술은, 그 밖에 예를 들면, 현미경 수술 시스템 등에 적용되어도 좋다.
<이동체에의 응용례>
또한, 예를 들면, 본 개시에 관계된 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.
도 38은, 본 개시에 관한 기술이 적용되어 얻어지는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통해 접속된 복수의 전자 제어 유닛을 구비한다. 도 38에 나타낸 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절한 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능 한다.
보디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그램프 등의 각종 램프의 제어 장치로서 기능 한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기에서 발신되는 전파 또는 각종 스위치의 신호가 입력되어진다. 보디계 제어 유닛(12020)은, 이러한 전파 또는 신호의 입력을 접수, 차량의 도어 록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 동시에 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차량, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 좋다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는 전기 신호를 화상으로서 출력하는 것도 가능하고, 측거의 정보로서 출력하는 것도 가능하다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)에서 입력되는 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 좋고, 운전자가 앉아서 졸고 있지 않은지를 판별해도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대하여 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어하는 것에 의해 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로한 협조 제어를 할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 의거하여, 보디계 제어 유닛(12020)에 대하여 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하고, 하이 빔을 로 빔으로 전환하는 등의 방현을 도모하는 것을 목적으로한 협조 제어를 할 수가 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대하여, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 한쪽의 출력 신호를 송신한다. 도 38의 예로는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스투르먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 39는, 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 39에서는 촬상부(12031)로서 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프론트 유리의 상부 등의 위치에 설치된다. 프런트 노즈에 갖춰지는 촬상부(12101) 및 차실내의 프론트 유리의 상부에 갖춰지는 촬상부(12105)는, 주로 차량(12100)의 앞쪽 화상을 취득한다. 사이드 미러에 갖춰지는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 갖춰지는 촬상부(12104)는, 주로 차량(12100)의 뒤쪽의 화상을 취득한다. 차실내의 프론트 유리의 상부에 갖춰지는 촬상부(12105)는, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 39에는 촬상부(12101 내지 12104)의 촬영 범위의 일례가 나타나고 있다. 촬상 범위(12111)는, 프런트 노즈에 설치되어진 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중합시켜지는 것에 의해 차량(12100)을 상방으로부터 본 부감 화상이 얻어진다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 되는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)에서 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구하는 것에 의해 특히 차량(12100)의 진행 노상에 있는 가장 가까운 입체물로, 차량(12100)과 거의 동일 방향에 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차의 앞에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로한 협조 제어를 할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)에서 얻어진 거리 정보를 기초로 입체물에 관한 입체물 데이터를 2륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100) 주변의 장애물을 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하며, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황인 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하는 것이나 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행하는 것으로 충돌 회피를 위한 운전 지원을 할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정하는 것으로 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 순서에 의해 행해진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면 음성 화상 출력부(12052)는 해당 인식된 보행자에게 강조를 위한 네모 윤곽선을 중첩 표시하도록 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 좋다.
또한, 본 기술의 실시 형태는, 상술한 실시 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 광전 변환을 행하는 광전 변환부와,
반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 상기 광전 변환부의 사이에 형성된 트렌치와,
상기 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성되는 PN 접합 영역을 구비하고,
상기 광전 변환부를 감싸는 변의 일부에 상기 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역을 포함하는 고체 촬상 장치.
(2) 상기 광전 변환부를 감싸는 4변 중 적어도 1변에 상기 PN 접합 영역이 형성되고, 나머지 변에는 상기 P형 영역은 형성되어 있지 않은 상기(1)에 기재된 고체 촬상 장치.
(3) 상기 광전 변환부를 감싸는 4변 중 적어도 1변은, 상기 PN 접합 영역을 형성하는 상기 P형 영역이, 다른 P형 영역의 두께보다도 얇게 형성되어 있는 상기(1)에 기재된 고체 촬상 장치.
(4) 상기 광전 변환부를 감싸는 변의 일부는, 상기 PN 접합 영역을 형성하는 상기 P형 영역의 두께가 다른 P형 영역의 두께보다도 얇게 형성되어 있는 상기(1)에 기재된 고체 촬상 장치.
(5) 상기 광전 변환부를 감싸는 변의 일부는, 상기 PN 접합 영역이 다른 PN 접합 영역의 두께보다도 얇게 형성되어 있는 상기(1)에 기재된 고체 촬상 장치.
(6) 상기 P형 영역과 상기 N형 영역은, 고상 확산층인 상기(1) 내지 (5)의 어느 하나에 기재된 고체 촬상 장치.
(7) 고체 촬상 장치가 탑재된 전자 기기에 있어서,
상기 고체 촬상 장치는,
광전 변환을 행하는 광전 변환부와,
반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 상기 광전 변환부의 사이에 형성된 트렌치와,
상기 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성되는 PN 접합 영역을 구비하고,
상기 광전 변환부를 감싸는 변의 일부에 상기 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역을 포함하는 전자 기기.
10 : 촬상 장치 11 : 렌즈군
12 : 촬상 소자 13 : DSP 회로
14 : 프레임 메모리 15 : 표시부
16 : 기록부 17 : 조작계
18 : 전원계 19 : 버스 라인
20 : CPU 31 : 화소
33 : 수직 신호선 41 : 화소 어레이부
42 : 수직 구동부 43 : 칼럼 처리부
44 : 수평 구동부 45 : 시스템 제어부
46 : 화소 구동선 47 : 수직 신호선
48 : 신호 처리부 49 : 데이터 격납부
50 : 화소 70 : Si기판
72 : P형 영역 73 : 평탄화막
74 : 차광막 75 : 이면 Si계면
77 : 액티브 영역 79 : 배선층
80 : 전송 트랜지스터
81 : 종형 트랜지스터 트렌치(Vertical transistor trench)
83 : P형 고상 확산층 84 : N형 고상 확산층
85 : 측벽막 86 : 충전재
92 : 리셋 트랜지스터 93 : 증폭 트랜지스터
94 : 선택 트랜지스터 101 : 막
121 : P형 영역 122 : N형 영역
131 : MOS 캐패시터 151 : 웰 콘택트부
152 : 콘택트 153 : Cu배선
200 : 실리콘 산화막 201 : 절연막
202 : PSG막 203 : 불순물 영역
204 : BSG막 205 : 레지스트
206 : 불순물 영역 301 : 레지스트
302 : 임프라데미지층(Implantation damage layer)
303 : BSG막

Claims (7)

  1. 광전 변환을 행하는 광전 변환부와,
    반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 상기 광전 변환부의 사이에 형성된 트렌치와,
    상기 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성되는 PN 접합 영역을 구비하고,
    상기 광전 변환부를 감싸는 변의 일부에 상기 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역을 포함하는 것을 특징으로 하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 광전 변환부를 감싸는 4변 중 적어도 1변에 상기 PN 접합 영역이 형성되고, 나머지 변에는 상기 P형 영역은 형성되어 있지 않은 것을 특징으로 하는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 광전 변환부를 감싸는 4변 중 적어도 1변은, 상기 PN 접합 영역을 형성하는 상기 P형 영역이 다른 P형 영역의 두께보다도 얇게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 광전 변환부를 감싸는 변의 일부는, 상기 PN 접합 영역을 형성하는 상기 P형 영역의 두께가 다른 P형 영역의 두께보다도 얇게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 광전 변환부를 감싸는 변의 일부는, 상기 PN 접합 영역이, 다른 PN 접합 영역의 두께보다도 얇게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  6. 제1항에 있어서,
    상기 P형 영역과 상기 N형 영역은, 고상 확산층인 것을 특징으로 하는 고체 촬상 장치.
  7. 고체 촬상 장치가 탑재된 전자 기기에 있어서,
    상기 고체 촬상 장치는,
    광전 변환을 행하는 광전 변환부와,
    반도체 기판을 깊이 방향으로 관통하고, 인접하는 화소에 각각 형성되어 있는 상기 광전 변환부의 사이에 형성된 트렌치와,
    상기 트렌치의 측벽에 P형 영역과 N형 영역으로부터 구성되는 PN 접합 영역을 구비하고,
    상기 광전 변환부를 감싸는 변의 일부에 상기 P형 영역이 형성되어 있지 않은 영역, 또는 P형 영역이 얇게 형성되어 있는 영역을 포함하는 것을 특징으로 하는 전자 기기.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7178597B2 (ja) * 2019-03-28 2022-11-28 パナソニックＩｐマネジメント株式会社 固体撮像素子
TW202133410A (zh) * 2019-12-02 2021-09-01 日商索尼半導體解決方案公司 攝像裝置及其製造方法以及電子機器
JPWO2021124975A1 (ko) * 2019-12-16 2021-06-24
JP7309647B2 (ja) * 2020-03-24 2023-07-18 株式会社東芝 受光装置及び半導体装置
KR20220005888A (ko) 2020-07-07 2022-01-14 삼성전자주식회사 이미지 센서

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110032405A1 (en) * 2009-08-07 2011-02-10 Omnivision Technologies, Inc. Image sensor with transfer gate having multiple channel sub-regions
JP2013041915A (ja) * 2011-08-12 2013-02-28 Sony Corp 固体撮像素子および製造方法、並びに電子機器
KR20150094489A (ko) * 2014-02-10 2015-08-19 가부시끼가이샤 도시바 고체 촬상 장치
JP2015162603A (ja) 2014-02-27 2015-09-07 株式会社東芝 半導体装置
WO2017187957A1 (ja) * 2016-04-25 2017-11-02 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354789B2 (en) * 2003-11-04 2008-04-08 Dongbu Electronics Co., Ltd. CMOS image sensor and method for fabricating the same
JP5581954B2 (ja) 2010-10-07 2014-09-03 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
DE102012218755B4 (de) 2012-10-15 2018-07-05 Continental Automotive Gmbh Verfahren zum Herstellen eines elektronischen Bauelements als Stapel und als Stapel ausgebildetes elektronisches Bauelement
US9653507B2 (en) 2014-06-25 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation shrinkage method for enhanced device performance
CN113437104A (zh) 2015-02-27 2021-09-24 索尼公司 固态成像装置及电子装置
JP2016162917A (ja) * 2015-03-03 2016-09-05 ソニー株式会社 固体撮像素子および電子機器
JP6862986B2 (ja) 2017-03-24 2021-04-21 日本製鉄株式会社 ガス予熱装置の操業方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110032405A1 (en) * 2009-08-07 2011-02-10 Omnivision Technologies, Inc. Image sensor with transfer gate having multiple channel sub-regions
JP2013041915A (ja) * 2011-08-12 2013-02-28 Sony Corp 固体撮像素子および製造方法、並びに電子機器
KR20150094489A (ko) * 2014-02-10 2015-08-19 가부시끼가이샤 도시바 고체 촬상 장치
JP2015162603A (ja) 2014-02-27 2015-09-07 株式会社東芝 半導体装置
WO2017187957A1 (ja) * 2016-04-25 2017-11-02 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器

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