WO2019188386A1 - 固体撮像装置、および電子機器 - Google Patents

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Definitions

  • the present technology relates to a solid-state imaging device and an electronic apparatus, and in particular, forms a strong electric field region by forming a P-type solid phase diffusion layer and an N-type solid phase diffusion layer on the side wall of a light shielding wall between pixels formed between pixels.
  • the present invention relates to a solid-state imaging device and an electronic apparatus in which the saturation charge amount Qs of each pixel is improved by holding charges.
  • a strong electric field region is formed by forming a P-type diffusion layer and an N-type diffusion layer on the sidewall of a trench formed between the pixels.
  • a technique for holding charges is known (for example, see Patent Document 1).
  • Patent Document 1 pinning on the light incident side of the Si (silicon) substrate is weakened, and the generated charge flows into the photodiode to deteriorate the Dark characteristic. For example, a white spot is generated or dark current is generated. could occur.
  • the strong electric field region there is a possibility that a region where a transistor or the like can be arranged is limited.
  • This technology has been made in view of such a situation, and can suppress deterioration of dark characteristics and increase the degree of freedom of arrangement of transistors and the like.
  • a solid-state imaging device includes a photoelectric conversion unit that performs photoelectric conversion, and a trench that is formed between the photoelectric conversion units that are formed in adjacent pixels through a semiconductor substrate in the depth direction.
  • region is formed thin is included.
  • An electronic device is an electronic device in which a solid-state imaging device is mounted.
  • the solid-state imaging device includes a photoelectric conversion unit that performs photoelectric conversion, and a semiconductor substrate that penetrates in the depth direction and is adjacent to each adjacent pixel.
  • the part includes a region where the P-type region is not formed or a region where the P-type region is thinly formed.
  • a photoelectric conversion unit that performs photoelectric conversion, and a trench that is formed between the photoelectric conversion units that are formed in adjacent pixels through the semiconductor substrate in the depth direction,
  • the trench sidewall is provided with a PN junction region composed of a P-type region and an N-type region.
  • a part of the side surrounding the photoelectric conversion portion includes a region where the P-type region is not formed or a region where the P-type region is thinly formed.
  • the electronic apparatus includes the solid-state imaging device.
  • the present technology can be applied to an imaging apparatus, here, a case where the present technology is applied to an imaging apparatus will be described as an example.
  • the description will be continued by taking the imaging device as an example, but the present technology is not limited to the application to the imaging device, and the imaging function of an imaging device such as a digital still camera or a video camera, a mobile phone, etc.
  • the present invention is applicable to all electronic devices using an imaging device as an image capturing unit (photoelectric conversion unit), such as a portable terminal device and a copying machine using an imaging device as an image reading unit.
  • a module-like form mounted on an electronic device that is, a camera module is used as an imaging device.
  • FIG. 1 is a block diagram illustrating a configuration example of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • the imaging apparatus 10 includes an optical system including a lens group 11 and the like, an imaging element 12, a DSP circuit 13 that is a camera signal processing unit, a frame memory 14, a display unit 15, a recording unit 16, and an operation system 17. And a power supply system 18 and the like.
  • the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, the operation system 17, and the power supply system 18 are connected to each other via a bus line 19.
  • the CPU 20 controls each unit in the imaging device 10.
  • the lens group 11 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging element 12.
  • the imaging element 12 converts the amount of incident light imaged on the imaging surface by the lens group 11 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • this image sensor 12 an image sensor (image sensor) including pixels described below can be used.
  • the display unit 15 includes a panel type display unit such as a liquid crystal display unit or an organic EL (electroluminescence) display unit, and displays a moving image or a still image captured by the image sensor 12.
  • the recording unit 16 records a moving image or a still image captured by the image sensor 12 on a recording medium such as an HDD (Hard Disk Drive) or a memory card.
  • the operation system 17 issues operation commands for various functions of the imaging apparatus under operation by the user.
  • the power source system 18 appropriately supplies various power sources serving as operation power sources for the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, and the operation system 17 to these supply targets.
  • FIG. 2 is a block diagram illustrating a configuration example of the image sensor 12.
  • the imaging element 12 can be a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the imaging device 12 includes a pixel array unit 41, a vertical drive unit 42, a column processing unit 43, a horizontal drive unit 44, and a system control unit 45.
  • the pixel array unit 41, the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, and the system control unit 45 are formed on a semiconductor substrate (chip) (not shown).
  • unit pixels for example, the pixels 50 in FIG. 3 having a photoelectric conversion element that generates and accumulates photoelectric charges having a charge amount corresponding to the amount of incident light are two-dimensionally arranged in a matrix.
  • a photocharge having a charge amount corresponding to the amount of incident light may be simply referred to as “charge”
  • a unit pixel may be simply referred to as “pixel”.
  • pixel drive lines 46 are formed for each row with respect to the matrix-like pixel arrangement along the horizontal direction in the drawing (pixel arrangement direction of the pixel row), and the vertical signal line 47 is provided for each column. Are formed along the vertical direction of the figure (pixel arrangement direction of the pixel column). One end of the pixel drive line 46 is connected to an output end corresponding to each row of the vertical drive unit 42.
  • the image sensor 12 further includes a signal processing unit 48 and a data storage unit 49.
  • the signal processing unit 48 and the data storage unit 49 may be processed by an external signal processing unit provided on a separate substrate from the image sensor 12, for example, DSP (Digital Signal Processor) or software, or on the same substrate as the image sensor 12. May be installed.
  • DSP Digital Signal Processor
  • the vertical drive unit 42 is configured by a shift register, an address decoder, or the like, and is a pixel drive unit that drives each pixel of the pixel array unit 41 at the same time or in units of rows.
  • the vertical drive unit 42 is configured to have a readout scanning system and a sweep-out scanning system, or batch sweep-out and batch transfer, although illustration of the specific configuration is omitted.
  • the readout scanning system selectively scans the unit pixels of the pixel array unit 41 in units of rows in order to read out signals from the unit pixels.
  • sweeping-out scanning is performed prior to the readout scanning by the time of the shutter speed with respect to the readout row in which readout scanning is performed by the readout scanning system.
  • global exposure global shutter operation
  • collective sweeping is performed prior to the collective transfer by a time corresponding to the shutter speed.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges.
  • the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion element is discarded and a new exposure is started (photocharge accumulation is started).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light incident after the immediately preceding readout operation or electronic shutter operation.
  • the period from the read timing by the previous read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation period (exposure period) in the unit pixel.
  • the period from batch sweep to batch transfer is the accumulation period (exposure period).
  • the pixel signal output from each unit pixel in the pixel row selectively scanned by the vertical drive unit 42 is supplied to the column processing unit 43 through each of the vertical signal lines 47.
  • the column processing unit 43 performs predetermined signal processing on the pixel signal output from each unit pixel in the selected row through the vertical signal line 47 for each pixel column of the pixel array unit 41, and the pixel signal after the signal processing. Hold temporarily.
  • the column processing unit 43 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • This correlated double sampling by the column processing unit 43 removes fixed pattern noise unique to the pixel such as reset noise and threshold variation of the amplification transistor.
  • the column processing unit 43 may have, for example, an AD (analog-digital) conversion function and output a signal level as a digital signal.
  • the horizontal drive unit 44 is configured by a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel columns of the column processing unit 43. By the selective scanning by the horizontal driving unit 44, the pixel signals subjected to signal processing by the column processing unit 43 are sequentially output to the signal processing unit 48.
  • the system control unit 45 includes a timing generator that generates various timing signals, and the vertical driving unit 42, the column processing unit 43, the horizontal driving unit 44, and the like based on the various timing signals generated by the timing generator. Drive control is performed.
  • the signal processing unit 48 has at least an addition processing function, and performs various signal processing such as addition processing on the pixel signal output from the column processing unit 43.
  • the data storage unit 49 temporarily stores data necessary for the signal processing in the signal processing unit 48.
  • FIG. 3 is a vertical cross-sectional view of the pixel 50a in the first embodiment of the pixel 50 to which the present technology is applied
  • FIG. 4 is a plan view of the surface side of the pixel 50a. 3 corresponds to the position of the line segment XX ′ in FIG.
  • the pixel 50 described below will be described by taking as an example the case of the backside illumination type, but the present technology can also be applied to the frontside illumination type.
  • PD photodiode
  • the pixel 50 shown in FIG. A P-type region 72 is formed on the light incident side of PD 71 (the lower side and the back side in the drawing), and a planarizing film 73 is formed in a lower layer of the P-type region 72. .
  • the boundary between the P-type region 72 and the planarizing film 73 is a back Si interface 75.
  • a light shielding film 74 is formed on the planarizing film 73.
  • the light shielding film 74 is provided to prevent light from leaking into adjacent pixels, and is formed between adjacent PDs 71.
  • the light shielding film 74 is made of a metal material such as W (tungsten).
  • An OCL (on-chip lens) 76 that focuses incident light on the PD 71 is formed on the planarizing film 73 and on the back surface side of the Si substrate 70.
  • the OCL 76 can be formed of an inorganic material. For example, SiN, SiO, or SiOxNy (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) can be used.
  • a cover glass or a transparent plate such as a resin may be bonded to the OCL 76.
  • a color filter layer may be formed between the OCL 76 and the planarizing film 73.
  • the color filter layer can be configured such that a plurality of color filters are provided for each pixel, and the colors of the color filters are arranged in accordance with, for example, a Bayer array.
  • An active region (Pwell) 77 is formed on the opposite side of the light incident side of the PD 71 (upper side in the drawing and the front side).
  • an element isolation region (hereinafter referred to as STI (Shallow Trench Isolation)) 78 for separating pixel transistors and the like is formed.
  • the wiring layer 79 is formed on the active region 77 on the surface side (the upper side in the drawing) of the Si substrate 70, and a plurality of transistors are formed in the wiring layer 79.
  • FIG. 3 shows an example in which the transfer transistor 80 is formed.
  • the transfer transistor (gate) 80 is formed of a vertical transistor. That is, in the transfer transistor (gate) 80, a vertical transistor trench 81 is opened, and a transfer gate (TG) 80 for reading charges from the PD 71 is formed therein.
  • pixel transistors such as an amplifier (AMP) transistor, a selection (SEL) transistor, and a reset (RST) transistor are formed on the surface side of the Si substrate 70.
  • AMP amplifier
  • SEL selection
  • RST reset
  • a trench is formed between the pixels 50a.
  • This trench is described as DTI (Deep Trench Isolation) 82.
  • This DTI 82 is formed between adjacent pixels 50a in a shape that penetrates the Si substrate 70 in the depth direction (the vertical direction in the figure, the direction from the front surface to the back surface).
  • the DTI 82 also functions as a light shielding wall between the pixels so that unnecessary light does not leak to the adjacent pixels 50a.
  • a P-type solid phase diffusion layer 83 and an N-type solid phase diffusion layer 84 are formed in this order from the DTI 82 side toward the PD 71.
  • the P-type solid phase diffusion layer 83 is formed along the DTI 82 until it contacts the back surface Si interface 75 of the Si substrate 70.
  • the N-type solid phase diffusion layer 84 is formed until it contacts the P-type region 72 of the Si substrate 70 along the DTI 82.
  • the solid phase diffusion layer refers to a layer formed by the manufacturing method described later for the formation of the P-type layer and the N-type layer by impurity doping, but the present technology is not limited to the manufacturing method by solid phase diffusion, and ion implantation or the like.
  • a P-type layer and an N-type layer generated by another manufacturing method may be provided between the DTI 82 and the PD 71, respectively.
  • the PD 71 in the embodiment is composed of an N-type region. Photoelectric conversion is performed in some or all of these N-type regions.
  • the P-type solid phase diffusion layer 83 is formed until it contacts the back surface Si interface 75, but the N-type solid phase diffusion layer 84 does not contact the back surface Si interface 75, and the N-type solid phase diffusion layer 84 and the back surface Si interface. A space is provided between 75.
  • the PN junction region of the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 forms a strong electric field region, and holds the charge generated in the PD 71.
  • the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 formed along the DTI 82 form a strong electric field region and can hold the charge generated in the PD 71. .
  • the N-type solid phase diffusion layer 84 is formed along the DTI 82 until it contacts the back-side Si interface 75 of the Si substrate 70, the back-side Si interface 75 of the Si substrate 70 on the light incident surface side and the N-type Since the pinning of the charge is weakened at the portion where the solid phase diffusion layer 84 is in contact, the generated charge flows into the PD 71 and the dark characteristics are deteriorated. For example, a white spot is generated or a dark current is generated. There is a possibility that.
  • the N-type solid phase diffusion layer 84 is not in contact with the back Si interface 75 of the Si substrate 70, and the P-type region 72 of the Si substrate 70 is formed along the DTI 82. It is said to be in contact. With such a configuration, it is possible to prevent charge pinning from being weakened, and it is possible to prevent the charge from flowing into the PD 71 and the dark characteristics from being deteriorated.
  • a sidewall film 85 made of SiO 2 is formed on the inner wall of the DTI 82, and a filling material 86 made of polysilicon is embedded inside thereof.
  • the pixel 50a in the first embodiment is configured such that the P-type region 72 is provided on the back side, and the PD 71 and the N-type solid phase diffusion layer 84 do not exist in the vicinity of the back Si interface 75. Thereby, since the weakening of pinning in the vicinity of the back Si interface 75 does not occur, it is possible to prevent the generated charge from flowing into the PD 71 and the dark characteristics from deteriorating.
  • DTI 82 SiN may be used instead of SiO2 used for the sidewall film 85.
  • doped polysilicon may be used instead of the polysilicon employed for the filler 86.
  • pinning of the sidewalls of the DTI 82 can be enhanced by applying a negative bias thereto. Therefore, the Dark characteristic can be further improved.
  • FIGS. 4 and 5 the arrangement of the transistors formed in the pixel 50a and the operation of each transistor will be described.
  • 4 is a plan view of the 3 ⁇ 3 9 pixels 50a arranged in the pixel array section 41 (FIG. 2) when viewed from the front surface side (the upper side in FIG. 3).
  • FIG. 5 is a circuit diagram for explaining a connection relation of each transistor shown in FIG. 4.
  • one square represents one pixel 50a.
  • the DTI 82 is formed so as to surround the pixel 50a (PD 71 included in the pixel 50a).
  • a transfer transistor (gate) 80, an FD (floating diffusion) 91, a reset transistor 92, an amplification transistor 93, and a selection transistor 94 are formed on the surface side of the pixel 50a.
  • the PD 71 generates and accumulates a charge (signal charge) corresponding to the amount of received light.
  • the PD 71 has an anode terminal grounded and a cathode terminal connected to the FD 91 via the transfer transistor 80.
  • the transfer transistor 80 When the transfer transistor 80 is turned on by the transfer signal TR, the transfer transistor 80 reads the charge generated by the PD 71 and transfers it to the FD 91.
  • FD91 holds the electric charge read from PD71.
  • the reset transistor 92 is turned on by the reset signal RST, the charge accumulated in the FD 91 is discharged to the drain (constant voltage source Vdd), thereby resetting the potential of the FD 91.
  • the amplification transistor 93 outputs a pixel signal corresponding to the potential of the FD 91. That is, the amplifying transistor 93 constitutes a load MOS (not shown) as a constant current source connected via the vertical signal line 33 and a source follower circuit, and exhibits a level corresponding to the charge accumulated in the FD 91.
  • a pixel signal is output from the amplification transistor 93 to the column processing unit 43 (FIG. 2) via the selection transistor 94 and the vertical signal line 47.
  • the selection transistor 94 is turned on when the pixel 31 is selected by the selection signal SEL, and outputs the pixel signal of the pixel 31 to the column processing unit 43 via the vertical signal line 33.
  • Each signal line to which the transfer signal TR, the selection signal SEL, and the reset signal RST are transmitted corresponds to the pixel drive line 46 in FIG.
  • the pixel 50a can be configured as described above, but is not limited to this configuration, and other configurations may be employed.
  • FIG. 6 is a diagram for explaining a manufacturing method around the DTI 82.
  • the positions other than the position where the DTI 82 is formed on the Si substrate 70 are covered with a hard mask using SiN and SiO2, and are covered with the hard mask. Grooves are opened in the vertical direction to a predetermined depth of the Si substrate 70 by dry etching.
  • SiO 2 film containing P (phosphorus), which is an N-type impurity, is formed inside the opened groove, and then heat treatment is performed, and P (phosphorus) is doped from the SiO 2 film to the Si substrate 70 side (hereinafter referred to as “Si”). , Referred to as solid phase diffusion).
  • a heat treatment is performed after a SiO 2 film containing B (boron), which is a P-type impurity, is formed inside the extended groove.
  • B (boron) is solid-phase diffused on the side to form a P-type solid phase diffusion layer 83 that is self-aligned in the shape of the extended groove.
  • the SiO 2 film containing B (boron) formed on the inner wall of the groove is removed.
  • a sidewall film 85 made of SiO 2 is formed on the inner wall of the opened groove and filled with polysilicon to form a DTI 82. Thereafter, pixel transistors and wirings are formed. Thereafter, the Si substrate 70 is thinned from the back side. When this thin film is formed, the bottom of the DTI 82 including the P-type solid phase diffusion layer 83 is simultaneously thinned. This thinning is performed to a depth that does not reach the N-type solid phase diffusion layer 84.
  • a strong electric field region composed of the N-type solid phase diffusion layer 84 not in contact with the back Si interface 75 and the P-type solid phase diffusion layer 83 in contact with the back Si interface 75 is adjacent to the PD 71. Can be formed.
  • FIG. 7 is a vertical sectional view of the pixel 50b in the second embodiment to which the present technology is applied.
  • the point that the DTI 82 is formed in the STI 78 is different from the first embodiment, and other configurations are the same as those in the first embodiment.
  • the description is omitted as appropriate.
  • the same reference numerals are given to the same portions as the pixels 50b in the first embodiment, and description thereof will be omitted as appropriate.
  • the STI 78b formed in the active region 77 is formed up to the portion where the DTI 82b is formed (up to the end of the pixel 50b).
  • a DTI 82b is formed below the STI 78b.
  • the STI 78b is formed at the portion where the DTI 82b is formed, and the STI 78b and the DTI 82b are formed at positions where the STI 78b and the DTI 82b are in contact with each other.
  • the pixel 50b in the second embodiment can provide the same effect as that of the pixel 50a in the first embodiment, that is, the effect that the dark characteristics can be prevented from deteriorating.
  • FIG. 8 is a vertical cross-sectional view of the pixel 50c in the third embodiment to which the present technology is applied.
  • the film 101 having a negative fixed charge is formed on the side wall of the DTI 82c, and the inside is filled with SiO2 as the filler 86c in the first and second embodiments. Different from the pixel 50a and the pixel 50b.
  • the pixel 50a in the first embodiment is configured such that the sidewall film 85 of SiO2 is formed on the sidewall of the DTI 82 and filled with polysilicon, whereas the pixel 50c in the third embodiment is A film 101 having a negative fixed charge is formed on the side wall of the DTI 82c, and the inside thereof is filled with SiO2.
  • the film 101 having a negative fixed charge formed on the sidewall of the DTI 82c is, for example, a hafnium oxide (HfO2) film, an aluminum oxide (Al2O3) film, a zirconium oxide (ZrO2) film, a tantalum oxide (Ta2O5) film, or a titanium oxide (Ta2O5) film.
  • HfO2 hafnium oxide
  • Al2O3 aluminum oxide
  • ZrO2 zirconium oxide
  • Ta2O5 tantalum oxide
  • TiO5 titanium oxide
  • Examples of the film formation method include chemical vapor deposition, sputtering, and atomic layer deposition. If atomic layer deposition is used, an SiO2 layer that reduces the interface state during film formation can be simultaneously reduced to 1 nm. Since it can be formed to a certain extent, it is preferable.
  • La2O3 lanthanum oxide
  • Pr2O3 praseodymium oxide
  • CeO2 cerium oxide
  • Nd2O3 neodymium oxide
  • Sm2O3 promethium oxide
  • Eu2O3 europium oxide
  • Gadolinium oxide Gd2O3
  • Tb2O3 terbium oxide
  • Dy2O3 dysprosium oxide
  • Ho2O3 holmium oxide
  • Er2O3 erbium oxide
  • Tm2O3 thulium oxide
  • Yb2O3 ytterbium oxide
  • LuO3 oxide LuO3 oxide
  • the film 101 having a negative fixed charge can be formed of a hafnium nitride film, an aluminum nitride film, a hafnium oxynitride film, or an aluminum oxynitride film.
  • silicon (Si) or nitrogen (N) may be added to the film as long as the insulating property is not impaired.
  • the concentration is appropriately determined as long as the insulating properties of the film are not impaired.
  • the additive such as silicon and nitrogen is added to the surface of the film 101 having the negative fixed charge, that is, the surface opposite to the PD 71 side. It is preferable that it is added.
  • silicon (Si) or nitrogen (N) it becomes possible to increase the heat resistance of the film and the ability to prevent ion implantation in the process.
  • the pixel 50c can more reliably prevent the dark characteristics from deteriorating.
  • the back side is polished from the state shown in FIG. 6D until the polysilicon filled as the filler 86 is exposed, and then the photoresist and the wet are exposed. It is only necessary to remove the filler 86 (polysilicon) and the sidewall film 85 (SiO 2) inside the groove by etching and form the film 101 and then fill the groove with SiO 2.
  • metal materials such as W (tungsten)
  • FIG. 9 is a vertical cross-sectional view of a pixel 50d according to the fourth embodiment to which the present technology is applied.
  • the pixel in the first embodiment is that the N-type solid phase diffusion layer 84 d formed along the DTI 82 has a concentration gradient in the depth direction of the Si substrate 70. Unlike 50a, other configurations are the same as those of the pixel 50a in the first embodiment.
  • the concentration of the N-type impurity in the N-type solid phase diffusion layer 84 of the pixel 50a in the first embodiment is constant regardless of the depth direction, whereas the fourth embodiment The concentration of the N-type impurity in the N-type solid phase diffusion layer 84d of the pixel 50d is different depending on the depth direction.
  • the N-type solid phase diffusion layer 84d-1 close to the surface side of the N-type solid phase diffusion layer 84d of the pixel 50d has a high N-type impurity concentration and is close to the back side. Is formed with a low concentration of N-type impurities.
  • the same effect as that of the pixel 50a in the first embodiment can be obtained, and in addition, a concentration gradient is provided in the N-type solid phase diffusion layer 84d, so that the back side As a result, a new effect can be obtained in that the potential of the capacitor becomes shallower and the charge can be easily read out.
  • etching damage enters the side wall of the groove when the groove of the DTI 82 is opened. Can do.
  • the concentration of the P-type impurity in the P-type solid phase diffusion layer 83d close to the front surface side is reduced and the P-type solid phase diffusion layer 83d close to the back side is removed. You may make it form so that the density
  • both the N-type solid phase diffusion layer 84d and the P-type solid phase diffusion layer 83d may have a concentration gradient.
  • FIG. 10 is a vertical cross-sectional view of a pixel 50e in the fifth embodiment to which the present technology is applied.
  • the sidewall film 85e made of SiO2 formed on the inner wall of the DTI 82e is formed thicker than the sidewall film 85 of the pixel 50e in the first embodiment.
  • other configurations are the same as those of the first embodiment.
  • SiO 2 has a lower refractive index of light than Si
  • incident light incident on the Si substrate 70 is reflected according to Snell's law and transmitted through the adjacent pixels 50. If the thickness of 85 is thin, Snell's law may not be completely established, and transmitted light may increase.
  • the pixel 50e according to the fifth embodiment can obtain the same effect as the pixel 50a according to the first embodiment, and can suppress color mixture to the adjacent pixel 50e due to oblique incident light. It is also possible to obtain the effect of being able to
  • FIG. 11 is a vertical cross-sectional view of the pixel 50f according to the sixth embodiment to which the present technology is applied.
  • the concentration of the P type impurities in the Si substrate 70 is higher on the back side than on the front side.
  • the other configuration is the same as that of the pixel 50a of the first embodiment.
  • the Si substrate 70 is provided with a concentration gradient.
  • the concentration gradient is such that the concentration of the P-type impurity is higher on the back surface side (P-type region 111 side) than on the front surface side.
  • the pixel 50f in the sixth embodiment having such a density gradient, in addition to obtaining the same effect as the pixel 50a in the first embodiment, the pixel 50a in the first embodiment. In addition, it is possible to obtain a further effect that the charge can be easily read out.
  • FIG. 12 is a vertical sectional view of a pixel 50g in the seventh embodiment to which the present technology is applied.
  • the Si substrate 70 is thicker than the pixel 50a in the first embodiment, and as the thickness of the Si substrate 70 increases, It differs from the pixel 50a in that the DTI 82 and the like are formed deeply.
  • the Si substrate 70g is formed thick. As the Si substrate 70g is formed thick, the area (volume) of the PD 71g increases and the DTI 82g is also formed deep. Further, as the DTI 82g is formed deeper, the P-type solid phase diffusion layer 83g and the N-type solid phase diffusion layer 84g are also formed deeper (wider).
  • the pixel 50g in the seventh embodiment can obtain the same effect as the pixel 50g in the first embodiment, and further has a saturated charge amount as compared with the pixel 50a in the first embodiment. Qs can be increased.
  • FIG. 13 is a vertical cross-sectional view of the pixel 50h according to the eighth embodiment to which the present technology is applied.
  • the pixel 50h in the eighth embodiment is a pixel in which the length in the depth direction of the Si substrate 70g is extended, like the pixel 50g in the seventh embodiment shown in FIG.
  • a P-type region 121-1, an N-type region 122, and a P-type region 121-2 are formed on the back surface side of the PD 71 by ion implantation.
  • a strong electric field is generated in the PN junction formed by the P-type region 121-1, the N-type region 122, and the P-type region 121-2, so that electric charges can be held.
  • the pixel 50h in the eighth embodiment can obtain the same effect as the pixel 50g in the seventh embodiment, and can further increase the saturation charge amount Qs.
  • FIG. 14 is a vertical sectional view of a pixel 50i in the ninth embodiment to which the present technology is applied.
  • the pixel 50i in the ninth embodiment differs from the pixel 50a in the first embodiment in that a MOS capacitor 131 and a pixel transistor (not shown) are formed on the surface side of the Si substrate 70.
  • the configuration is the same as that of the pixel 50a in the first embodiment.
  • the pixel 50i in the ninth embodiment has a configuration in which the MOS capacitor 131 is added as a capacitor added to the FD 91 (not shown in FIG. 11).
  • the pixel 50i in the ninth embodiment reduces the conversion efficiency of the PD 71 by adding the MOS capacitor 131 to the FD 91.
  • a configuration in which the increased saturation charge amount Qs can be fully utilized can be obtained.
  • FIG. 15 is a vertical cross-sectional view of a pixel 50j in the tenth embodiment to which the present technology is applied.
  • two contacts 152 are formed in the well contact portion 151 formed in the active region 77, and the contact 152 is connected to the Cu wiring 153 in the first embodiment.
  • the other configuration is the same as that of the pixel 50a in the first embodiment.
  • the well contact portion 151 may be provided.
  • FIG. 15 shows an example in which two contacts 152 are formed, two or more contacts 152 may be formed in the well contact portion 151.
  • the pixel 50j in the tenth embodiment in addition to obtaining the same effect as the pixel 50a in the first embodiment, it is possible to improve the yield of serious defects.
  • FIG. 16 shows a vertical sectional view and a plan view of a pixel 50k according to an eleventh embodiment to which the present technology is applied.
  • the pixel 50k according to the eleventh embodiment is different from the pixel 50a according to the first embodiment in that a vertical transistor trench 81k is opened at the center of the pixel 50k to form a transfer transistor (gate) 80k.
  • the other configuration is the same as that of the pixel 50a in the first embodiment.
  • the 16 is formed in a state in which transfer transistors (gates) 80k are located at equal distances from the outer periphery of the PD 71.
  • the pixel 50k shown in FIG. Therefore, according to the pixel 50k in the eleventh embodiment, in addition to obtaining the same effect as the pixel 50a in the first embodiment, the transfer transistor (gate) is equidistant from each outer periphery of the PD 71. As a result, the charge transfer can be improved.
  • FIG. 17 shows a vertical sectional view and a plan view of a pixel 50m in the twelfth embodiment to which the present technology is applied.
  • the pixel 50m in the twelfth embodiment differs from the pixel 50a in the first embodiment in that the transfer transistor 80m is formed by two vertical transistor trenches 81-1 and 81-2. This point is similarly configured.
  • the pixel 50a (FIG. 3) in the first embodiment is configured such that the transfer transistor 80 includes one vertical transistor trench 81, but the pixel 50m in the twelfth embodiment includes the transfer transistor 80m. Is formed by two vertical transistor trenches 81-1 and 81-2.
  • the configuration including the two vertical transistor trenches 81-1 and 81-2 allows the two vertical transistor trenches 81-1 and the vertical transistor when the potential of the transfer transistor 80k is changed.
  • the followability of the potential in the region sandwiched between the trenches 81-2 is improved. Therefore, the modulation degree can be increased. As a result, the charge transfer efficiency can be improved.
  • the transfer transistor 80k includes two vertical transistor trenches 81-1 and 81-2 has been described, but two or more vertical transistors are provided in each pixel region.
  • a transistor trench 81 may be formed.
  • the two vertical transistor trenches 81-1 and the vertical transistor trench 81-2 are formed with the same size (length, thickness)
  • a plurality of vertical transistor trenches 81-1 are shown.
  • the vertical transistor trenches 81 having different sizes may be formed.
  • one of the two vertical transistor trenches 81-1 and 81-2 may be formed longer than the other, or one may be formed thicker than the other.
  • FIG. 18 is a vertical sectional view of a pixel 50n according to a thirteenth embodiment to which the present technology is applied.
  • the configuration of the light shielding film 74 is different from the pixel 50a in the first embodiment, and the other configurations are the same.
  • a light shielding film 74n-1 and a light shielding film 74n-2 are formed on the upper side and the lower side of the DTI 82n, respectively.
  • the light shielding film 74 covering the back surface side is formed on the back surface side (the lower side in the drawing) of the DTI 82, but the pixel 50n (FIG. 18)
  • the inside of the DTI 82n is filled with the same metal material (for example, tungsten) as the light shielding film 74, and the surface side (upper side in the drawing) of the Si substrate 70 is also covered.
  • the configuration is such that each of the pixel regions other than the back surface (other than the light incident surface) is surrounded by a metal material.
  • the pixel 50n is configured to be surrounded by a metal material other than the back surface of the pixel 50n, the portion of the light shielding film 74n-2 where the transfer transistor 80n is located is opened, and a terminal for connection to the outside is formed. Where necessary, openings are provided where appropriate.
  • a metal material other than tungsten (W) may be used for the light shielding film 74 and the like.
  • the pixel 50n in the thirteenth embodiment it is possible to prevent incident light from leaking into the adjacent pixel 50n, and thus color mixing can be suppressed.
  • the sensitivity of the PD 71 can be further improved.
  • FIG. 19 is a vertical sectional view of a pixel 50p in the fourteenth embodiment to which the present technology is applied.
  • the pixel 50p in the fourteenth embodiment differs from the pixel 50a in the first embodiment in the shape of the P-type solid phase diffusion layer 83p and the sidewall film 85p formed on the back surface side, and the other configurations are as follows. This is the same as the pixel 50a in the first embodiment.
  • the P-type solid phase diffusion layer 83p on the back surface side of the pixel 50p is formed in such a shape as to protrude below the N-type solid phase diffusion layer 84p.
  • the pixel 50p has a P-type solid phase diffusion layer 83p formed in a shape that protrudes into the P-type region 72p at the end of the P-type region 72p.
  • the sidewall film 85p formed in the P-type solid phase diffusion layer 83p is also formed in a shape that projects in the direction of the P-type region 72p.
  • the filler 86p formed in the side wall film 85p is also formed in a shape protruding in the direction of the P-type region 72p.
  • the N-type solid phase diffusion layer 84p can be configured not to contact the back surface Si interface 75 of the Si substrate 70 more reliably. Therefore, it is possible to prevent the pinning of the charge from being weakened, and it is possible to prevent the charge from flowing into the PD 71 and the dark characteristics from being deteriorated.
  • the depth and concentration may vary.
  • the depth of the N-type solid phase diffusion layer 84 of the A pixel 50 may vary such that it is formed deeper than the depth of the N-type solid phase diffusion layer 84 of the B pixel 50.
  • the deeply formed N-type solid phase diffusion layer 84 may penetrate into the P-type region 72 or the P-type region 72 and reach the back Si interface 75 of the Si substrate 70.
  • the variation is such that the N-type impurity concentration of the N-type solid phase diffusion layer 84 of the A pixel 50 is formed higher than the N-type impurity concentration of the N-type solid phase diffusion layer 84 of the B pixel 50.
  • the N-type solid phase diffusion layer 84 formed deeply may penetrate the P-type region 72 or the P-type region 72 and reach the back Si interface 75 of the Si substrate 70.
  • the P-type solid phase diffusion layer 83p protrudes on the back Si interface 75 side of the N-type solid phase diffusion layer 84p. Since it is also formed on the lower side of 84p, even if variations occur in the depth and concentration of the N-type solid phase diffusion layer 84p as described above, the variations are absorbed, and the P-type solid is surely absorbed.
  • the phase diffusion layer 83p can prevent the N-type solid phase diffusion layer 84p from coming into contact with the back Si interface 75 of the Si substrate 70.
  • the pixel 50p in the fourteenth embodiment can obtain the same effect as the pixel 50a in the first embodiment.
  • the pixels 50 in the first to fourteenth embodiments described above are formed so as to be surrounded by the DTI 82 in a plan view.
  • a PN junction region is formed on the side wall of the DTI 82 by forming a P-type solid phase diffusion layer 83 and an N-type solid phase diffusion layer 84, and this PN junction region forms a strong electric field region.
  • the PN junction region includes the case where the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 alone are included.
  • a case where a depletion layer region is present between the solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 is also included.
  • the PD 71 is surrounded by an N-type solid phase diffusion layer 84.
  • the N-type solid phase diffusion layer 84 is surrounded by a P-type solid phase diffusion layer 83.
  • the P-type solid phase diffusion layer 83 is surrounded by the DTI 82.
  • the transfer transistor 80, the FD 91, the reset transistor 92, the amplification transistor 93, and the selection transistor 94 are formed in the pixel 50.
  • the strong electric field region is formed on the entire surface of the DTI 82, it is necessary to dispose the pixel transistor as described above in the region surrounded by the strong electric field region. For this reason, the freedom degree which arrange
  • the shading of the strong electric field region will be described as the fifteenth to eighteenth embodiments. Any one of the fifteenth to eighteenth embodiments and the first to fourteenth embodiments described above will be described. Any of the embodiments can be combined.
  • FIG. 21 is a horizontal sectional view (plan view) of a pixel 50q in the fifteenth embodiment to which the present technology is applied.
  • the pixel 50q in the fifteenth embodiment has a configuration in which a portion of the strong electric field region surrounding the PD 71 is not formed. Referring to the pixel 50q shown in FIG. 21, when attention is paid to the PD 71-1 included in the pixel 50q, a strong electric field region is formed on two sides of the four sides surrounding the PD 71-1, and on the other two sides. Is not formed.
  • a P-type solid phase diffusion layer 83-1 and an N-type solid phase diffusion layer 84-1 are formed in the left DTI 82-1 of the PD 71-1, and the DTI 82- 2, a P-type solid phase diffusion layer 83-2 and an N-type solid phase diffusion layer 84-2 are formed. Therefore, strong electric field regions are formed on the left and right sides of the PD 71-1, respectively.
  • the N-type solid phase diffusion layer 84-11 is formed in the upper DTI 82-11 of the PD 71-1, but the P-type solid phase diffusion layer 83 is not formed.
  • an N-type solid phase diffusion layer 84-12 is formed in the lower DTI 82-12 of the PD 71-1, but a P-type solid phase diffusion layer 83 is not formed. Therefore, strong electric field regions are not formed on the upper and lower sides of the PD 71-1.
  • a strong electric field region may not be formed on the sides between the pixels, and a strong electric field region may be formed on the other three sides.
  • the DTI 82-11 between the PD 71-3 and the PD 71-1 is the DTI 82-11 in which the P-type solid phase diffusion layer 83 is not formed, and also on or near the DTI 82-11.
  • the pixel transistor can be arranged.
  • the P-type solid phase diffusion layer 83 may not be formed on a part of the side of one pixel 50q.
  • a region without the P-type solid phase diffusion layer 83 is formed near the center of the left side and the right side of the pixel 50q.
  • the P-type solid phase diffusion layer 83-1 on the left side of the PD 71-1 has an opening at the center.
  • the P-type solid phase diffusion layer 83-2 on the right side of the PD 71-1 also has an opening at the center.
  • a portion where the P-type solid phase diffusion layer 83 is not formed may be provided on a predetermined side.
  • FIG. 23 shows the case where a portion (opening portion) where the P-type solid phase diffusion layer 83 is not formed is formed on two of the four sides of the pixel 50q. You may form an opening part in a side, 3 sides, or 4 sides.
  • the positions of the opening portions of the adjacent pixels 50q may be the same, for example, as shown in FIG. 23A, the central portion of the side may be the opening portion, or the adjacent pixels 50q may be opened.
  • the P-type solid phase diffusion layer 83-2 on the right side of the PD 71-1 has an opening formed on the upper side, and the P-type solid phase diffusion layer 83-2 on the left side of the PD 71-2.
  • the solid phase diffusion layer 83-3 may be formed at different positions such that an opening is formed on the lower side.
  • the number of openings formed on one side may be one or more. Also, the size of one opening can be appropriately set depending on the size of the transistor to be arranged.
  • step S51 a substrate on which the DTI 82 is formed is prepared.
  • a silicon oxide film 200 is formed on the substrate, and an insulating film (insulating material) 201 is filled in the formed trench.
  • insulating material insulating material
  • LP-TEOS is deposited as the silicon oxide film 200.
  • step S52 part of the silicon oxide film 200, part of the insulating film 201, part of SiN, and part of the Si substrate 70 are dug by dry etching.
  • a deep trench is formed by this step S52.
  • the shape of the deep trench is, for example, a lattice shape as shown in FIG. 21 in a planar shape, and the depth is set to the lower end of a region where an N-type region is desired to be formed by solid phase diffusion in the subsequent process. .
  • step S53 an ALD (Atomic Layer Deposition) method is used on the entire surface of the wafer, and a silicon oxide film (PSG) 202 containing P (phosphorus) is deposited.
  • PSG film 202 is formed on the surface of the wafer where the deep trench is not formed, the side surface of the deep trench, and the bottom surface of the deep trench.
  • P (phosphorus) is used, the PSG film 202 is formed as an N-type film.
  • step S54 a thermal diffusion process is performed.
  • P phosphorus
  • step S54 by annealing the wafer, P (phosphorus) is solid-phase diffused from the PSG film 202 to the Si substrate 70 in the region where the PSG film 202 and the Si substrate 70 are in contact with each other.
  • an N-type impurity region 203 is formed.
  • the N-type impurity region 203 is a region that becomes the N-type solid phase diffusion layer 84.
  • step S55 the PSG film 202 on the wafer is removed.
  • the removal of the PSG film 202 can be performed by, for example, wet etching using hydrofluoric acid.
  • step S56 silicon on the bottom surface of the deep trench of the wafer is further dug by dry etching.
  • step S57 the ALD method is used on the entire surface of the wafer, and a silicon oxide film (BSG) 204 containing B (boron) is deposited.
  • BSG film 204 is formed on the surface of the wafer where the deep trench is not formed, the side surface of the deep trench, and the bottom surface of the deep trench.
  • B (phosphorus) is used, the BSG film 204 is formed as a P-type film.
  • the BSG film 204 is a portion that becomes a P-type solid phase diffusion layer 83 as a P-type impurity region when a thermal diffusion process is performed in a subsequent process.
  • the thermal diffusion processing is performed after the processing of steps S58 to S60.
  • step S58 the left side in the figure is the part (side) where the P-type solid phase diffusion layer 83 is formed, and the right side in the figure is the part (side) where the P-type solid phase diffusion layer 83 is not formed.
  • step S58 a resist 205 is applied to the entire surface of the wafer.
  • the resist 205 is formed on the surface of the wafer and filled in the deep trench.
  • step S59 the resist 205 applied to the portion corresponding to the portion where the P-type solid phase diffusion layer 83 is not formed is removed.
  • the resist 205 applied to a portion corresponding to a portion where the P-type solid phase diffusion layer 83 is not formed is masked, exposed, and peeled, thereby corresponding to a portion where the P-type solid phase diffusion layer 83 is not formed.
  • the resist 205 applied to the portion is removed.
  • step S59 a process for leaving a portion of the resist 205 corresponding to a portion where the P-type solid phase diffusion layer 83 is to be formed is performed.
  • step S60 the BSG film 204 in the opening of the resist 205 on the wafer (the portion where the resist 205 has been removed in step S59) is removed.
  • the BSG film 204 is removed by wet etching using hydrofluoric acid. After the BSG film 204 is removed, the remaining resist 205 is also removed.
  • step S61 a thermal diffusion process is performed.
  • B boron
  • step S61 by annealing the wafer, B (boron) is solid-phase diffused from the BSG film 204 to the Si substrate 70 in the region where the BSG film 204 and the Si substrate 70 are in contact with each other.
  • a P-type impurity region 206 is formed.
  • the P-type impurity region 206 is a region that becomes the P-type solid phase diffusion layer 83.
  • step S61 the BSG film 204 is removed.
  • the removal of the BSG film 204 can be performed by wet etching using hydrofluoric acid, for example, as in step S60.
  • step S62 polysilicon is embedded as a filling material 86 in the trench, and unnecessary polysilicon deposited on the upper surface of the wafer is removed. In addition, pixel transistors and wirings are also formed. Thereafter, the Si substrate 70 is thinned from the back side. This thinning is performed to the extent that the bottom of the deep trench is exposed.
  • the pixel 50q in which the portion where the P-type solid phase diffusion layer 83 is formed and the portion where it is not formed as shown in FIGS. 21 to 23 is formed.
  • the pixel 50q formed in this way can be configured such that the N-type solid phase diffusion layer 84 does not contact the back Si interface 75 of the Si substrate 70, thereby preventing charge pinning from being weakened. It is possible to prevent the charge from flowing into the PD 71 and the dark characteristics from deteriorating. Further, the transistor arrangement region can be increased, and the degree of freedom regarding the transistor arrangement can be increased.
  • FIG. 26 is a plan view of a pixel 50r according to the sixteenth embodiment to which the present technology is applied.
  • the pixel 50r in the sixteenth embodiment is configured such that the strong electric field region surrounding the PD 71 is partially thinned.
  • the pixel 50r shown in FIG. 26 when attention is paid to the PD 71-1 included in the pixel 50r, strong electric field regions are formed on the four sides surrounding the PD 71-1, but the upper side and the lower side are formed on the two sides.
  • the formed P-type solid phase diffusion layer 83 is formed thinner than the P-type solid phase diffusion layer 83 formed on the two sides of the left side and the right side.
  • a P-type solid phase diffusion layer 83-1 and an N-type solid phase diffusion layer 84-1 are formed in the left DTI 82-1 of the PD 71-1, and the DTI 82- 2, a P-type solid phase diffusion layer 83-2 and an N-type solid phase diffusion layer 84-2 are formed. Therefore, strong electric field regions are formed on the left and right sides of the PD 71-1, respectively.
  • a P-type solid phase diffusion layer 83-11 and an N-type solid phase diffusion layer 84-11 are formed on the upper DTI 82-11 of the PD 71-1, but the P-type solid phase diffusion layer 83-11 is formed. Is formed thin. Further, a P-type solid phase diffusion layer 83-12 and an N-type solid phase diffusion layer 84-12 are formed on the lower DTI 82-12 of the PD 71-1, but the P-type solid phase diffusion layer 83-12 is formed. The thickness of ⁇ 12 is thin.
  • N-type solid phase diffusion layer 84-1, N-type solid phase diffusion layer 84-2, N-type solid phase diffusion layer 84-11, N-type solid phase diffusion layer 84-12 formed on the four sides of PD 71-1. Are formed with substantially the same thickness.
  • P type solid phase diffusion layer 83-1, P type solid phase diffusion layer 83-2, P type solid phase diffusion layer 83-11, P type solid phase diffusion layer 83-12 formed on the four sides of PD71-1.
  • the P-type solid phase diffusion layer 83-1 and the P-type solid phase diffusion layer 83-2 are formed with substantially the same thickness
  • the P-type solid phase diffusion layer 83-11 and the P-type solid phase diffusion layer 83- 12 are formed with substantially the same thickness.
  • P-type solid phase diffusion layers 83-11 and 83-12 are formed with a thickness smaller than that of P-type solid phase diffusion layers 83-1 and 83-2.
  • thick and thin means that the width of the solid phase diffusion layer is physically large or thin, and also means that the concentration of P-type or N-type impurities is high or thin. is there.
  • concentration of P-type or N-type impurities is high or thin. is there.
  • the following explanation will be continued on the assumption that a thick thickness can be rephrased as having a high impurity concentration, and a thin thickness can be rephrased as having a low impurity concentration.
  • FIG. 26 shows a case where the strong electric field region is thin (the P-type solid phase diffusion layer 83 is thin) on two of the four sides of the pixel 50r when focusing on one pixel 50r.
  • the application range of the present technology is also applicable to a case where the strong electric field region has only one thin side or three sides.
  • the P-type solid phase diffusion layer 83 may be formed thinly on a part of the side of one pixel 50r.
  • a region where the P-type solid phase diffusion layer 83 is thinly formed is provided near the center of the left side and the right side of the pixel 50r.
  • a region where the P-type solid phase diffusion layer 83 is formed thin is described as a recessed portion.
  • the P-type solid phase diffusion layer 83-1 on the left side of the PD 71-1 has a recessed portion at the center.
  • the P-type solid phase diffusion layer 83-2 on the right side of the PD 71-1 also has a depression at the center.
  • a portion where the P-type solid phase diffusion layer 83 is formed thin may be provided on a predetermined side.
  • FIG. 27 shows a case where a portion (a hollow portion) where the P-type solid phase diffusion layer 83 is thinly formed is formed on two of the four sides of the pixel 50r. You may form a hollow part in 1 side, 3 sides, or 4 sides.
  • the positions of the recessed portions in the adjacent pixels 50r are the same, for example, as shown in FIG. 27A, the central portion of the side may be a recessed portion, or the adjacent pixels 50r may be recessed.
  • the P-type solid phase diffusion layer 83-2 on the right side of the PD 71-1 is formed with a depression on the upper side, and the P-type solid phase diffusion layer 83-2 on the left side of the PD 71-2.
  • the solid phase diffusion layer 83-3 may be formed at a different position such that a recessed portion is formed on the lower side.
  • the number of the recessed portions formed on one side may be one place or a plurality of places.
  • the size of one hollow portion can be appropriately set depending on the size of the transistor to be arranged.
  • the flow of forming the P-type solid phase diffusion layer 83 after forming the N-type solid phase diffusion layer 84 on the side surface of the DTI 82 is the same as that for manufacturing the pixel 50q of the fifteenth embodiment. Since the process up to the formation of the N-type solid phase diffusion layer 84 is the same as that for manufacturing the pixel 50q of the fifteenth embodiment, the description thereof is omitted.
  • the N-type impurity region 203 to be the N-type solid phase diffusion layer 84 is formed on the side surface of the DTI 82 by executing the processes of steps S51 to S56 shown in FIG.
  • a resist 301 is applied to the entire surface of the wafer in step S101 (FIG. 28).
  • the resist 301 is formed on the surface of the wafer and is filled in the deep trench.
  • the left side in the figure is a portion (side) where the P-type solid phase diffusion layer 83 is formed with a predetermined thickness
  • the right side in the figure is the P-type solid phase diffusion layer 83 with a predetermined thickness. The description will be continued assuming that the portion (side) is formed to be thin.
  • step S102 the resist 301 applied to the portion corresponding to the portion where the P-type solid phase diffusion layer 83 is formed thin is removed.
  • the resist 301 applied to the portion corresponding to the portion where the P-type solid phase diffusion layer 83 is thinly formed is masked, exposed, and peeled off, so that the P-type solid phase diffusion layer 83 is thinly formed.
  • the resist 301 applied to the corresponding part is removed.
  • step S59 a process for leaving a portion of the resist 301 corresponding to a portion where the P-type solid phase diffusion layer 83 is to be formed is performed.
  • step S103 ion implantation from an oblique direction using P-type ions such as P (phosphorus) is performed on the wafer.
  • P-type ions such as P (phosphorus)
  • an implant damage layer 302 is formed on the side surface (right side surface in the drawing) and the bottom surface of the deep trench.
  • step S104 the resist 301 is peeled off, and ALD is used on the entire surface of the wafer to deposit a silicon oxide film (BSG) 303 containing B (boron).
  • BSG silicon oxide film
  • the BSG film is formed on the surface of the wafer on which the deep trench is not formed, the side surface of the deep trench (side surface including the implant damage layer 302), and the bottom surface of the deep trench (bottom surface including the implant damage layer 302).
  • BSG film 204 is formed as a P-type film.
  • step S105 (FIG. 29) a thermal diffusion process is performed.
  • step S ⁇ b> 105 by annealing the wafer, B (boron) is solid-phase diffused from the BSG film 303 to the Si substrate 70 in the region where the BSG film 303 and the Si substrate 70 are in contact with each other. At this time, B (boron) is also solid-phase diffused in the implant damage layer 302.
  • P-type impurity regions 304 and 305 are formed.
  • the P-type impurity region 305 is a region formed in the implant damage layer 302.
  • the P-type impurity region 304 is a region to be a P-type solid phase diffusion layer 83 having a predetermined thickness
  • the P-type impurity region 305 is a region to be a P-type solid phase diffusion layer 83 thinner than the predetermined thickness. It is.
  • step S106 the BSG film 303 is removed.
  • the removal of the BSG film 303 can be performed by, for example, wet etching using hydrofluoric acid. Since the implant damage layer 302 is also etched when the BSG film 303 is removed, the Si substrate 70 which is the side wall of the deep trench shown on the right side in the drawing and is solid-phase diffused is also etched. That is, the P-type impurity region 305 is cut so as to be thin.
  • the P-type solid phase diffusion layer 83 can be made with different shades.
  • step S107 polysilicon is embedded as a filling material 86 in the trench, and unnecessary polysilicon deposited on the upper surface of the wafer is removed. In addition, pixel transistors and wirings are also formed. Thereafter, the Si substrate 70 is thinned from the back side. This thinning is performed to the extent that the bottom of the deep trench is exposed.
  • the P-type solid phase diffusion layer 83 as shown in FIGS. 26 and 27 is mixed with a portion formed with a predetermined thickness and a portion formed thinner than the predetermined thickness.
  • a pixel 50r is formed.
  • the pixel 50r formed in this manner can be configured such that the N-type solid phase diffusion layer 84 is not in contact with the back Si interface 75 of the Si substrate 70, thereby preventing charge pinning from being weakened. It is possible to prevent the charge from flowing into the PD 71 and the dark characteristics from deteriorating. Further, the transistor arrangement region can be increased, and the degree of freedom regarding the transistor arrangement can be increased.
  • the manufacture as shown in FIG. It can also be manufactured by a process.
  • the flow of forming the P-type solid phase diffusion layer 83 after forming the N-type solid phase diffusion layer 84 on the side surface of the DTI 82 is the same as that for manufacturing the pixel 50q of the fifteenth embodiment. Since it is a flow, the processing up to the formation of the N-type solid phase diffusion layer 84 has already been described when the pixel 50q of the fifteenth embodiment is manufactured, and thus the description thereof is omitted.
  • the N-type impurity region 203 to be the N-type solid phase diffusion layer 84 is formed on the side surface of the DTI 82 by executing the processes of steps S51 to S56 shown in FIG. Further, by performing steps S57 to S61 in FIG. 25, a P-type impurity region 206 is formed in a portion of the P-type solid phase diffusion layer 83 formed with a predetermined thickness.
  • step S151 The same state as step S61 in FIG. 25 is shown in step S151 (FIG. 30).
  • step S151 a P-type impurity region 206 is formed by performing a thermal diffusion process.
  • This P-type impurity region 206 is a region to be a P-type solid phase diffusion layer 83 formed with a predetermined thickness.
  • step S151 when the P-type impurity region 206 is formed, the BSG film 204 (not shown in FIG. 30) is removed.
  • step S152 an ALD method is used on the entire surface of the wafer, and a silicon oxide film (BSG) 351 containing B (boron) is deposited.
  • BSG silicon oxide film
  • step S153 on the surface of the wafer where the deep trench is not formed, the side surface of the deep trench (side surface of the P-type impurity region 206), and the bottom surface of the deep trench (bottom surface of the P-type impurity region 206) A BSG film 351 is formed.
  • step S153 a thermal diffusion process is performed.
  • B boron
  • step S153 by annealing the wafer, B (boron) is solid-phase diffused from the BSG film 351 to the Si substrate 70 in the region where the BSG film 351 and the Si substrate 70 are in contact with each other.
  • the thickness of the P-type impurity region 206 is increased (the concentration is increased).
  • P-type impurity regions 352 and 353 are formed as shown in step S153 of FIG.
  • the P-type impurity region 352 is a region where the P-type impurity region 206 is formed in the first P-type impurity region formation process.
  • the P-type impurity region 352 is a region to be a P-type solid phase diffusion layer 83 having a predetermined thickness
  • the P-type impurity region 353 is a region to be a P-type solid phase diffusion layer 83 thinner than the predetermined thickness. It is.
  • step S154 polysilicon is buried in the trench as the filling material 86, and unnecessary polysilicon deposited on the upper surface of the wafer is removed. In addition, pixel transistors and wirings are also formed. Thereafter, the Si substrate 70 is thinned from the back side. This thinning is performed to the extent that the bottom of the deep trench is exposed.
  • the P-type solid phase diffusion layer 83 as shown in FIGS. 26 and 27 has a portion where the thickness is formed with a predetermined thickness and a portion where the thickness is thinner than the predetermined thickness.
  • a mixed pixel 50r is formed.
  • the pixel 50r formed in this manner can be configured such that the N-type solid phase diffusion layer 84 is not in contact with the back Si interface 75 of the Si substrate 70, thereby preventing charge pinning from being weakened. It is possible to prevent the charge from flowing into the PD 71 and the dark characteristics from deteriorating. Further, the transistor arrangement region can be increased, and the degree of freedom regarding the transistor arrangement can be increased.
  • FIG. 31 is a plan view of a pixel 50s according to an eighteenth embodiment to which the present technology is applied.
  • the pixel 50r described with reference to FIGS. 26 and 27 is an embodiment in which a portion of the strong electric field region surrounding the PD 71 is formed thin. Specifically, the P-type solid phase diffusion layer 83 is formed thin and the N-type solid phase diffusion layer 84 is not formed thin.
  • the pixel 50s in the eighteenth embodiment is the same as the pixel 50r described above in that a part of the strong electric field region surrounding the PD 71 is thin, but the thin part is P-type. The difference is that both the solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 are formed thin.
  • the pixel 50s in the eighteenth embodiment has a configuration in which the strong electric field region surrounding the PD 71 is partially thinned.
  • the formed P-type solid phase diffusion layer 83 is formed thinner than the P-type solid phase diffusion layer 83 formed on the two sides of the left side and the right side, and is formed on the two sides of the upper side and the lower side.
  • the N-type solid phase diffusion layer 84 is formed thinner than the N-type solid phase diffusion layer 84 formed on the left and right sides.
  • a P-type solid phase diffusion layer 83-1 and an N-type solid phase diffusion layer 84-1 are formed in the left DTI 82-1 of the PD 71-1, and the DTI 82- 2, a P-type solid phase diffusion layer 83-2 and an N-type solid phase diffusion layer 84-2 are formed. Therefore, strong electric field regions are formed on the left and right sides of the PD 71-1, respectively.
  • a P-type solid phase diffusion layer 83-11 and an N-type solid phase diffusion layer 84-11 are formed on the upper DTI 82-11 of the PD 71-1, but the P-type solid phase diffusion layer 83-11 is formed.
  • the N-type solid phase diffusion layer 84-11 is formed thin.
  • a P-type solid phase diffusion layer 83-12 and an N-type solid phase diffusion layer 84-12 are formed on the lower DTI 82-12 of the PD 71-1, but the P-type solid phase diffusion layer 83-12 is formed.
  • the thickness of -12 and the N-type solid phase diffusion layer 84-12 are thin.
  • P type solid phase diffusion layer 83-1, P type solid phase diffusion layer 83-2, P type solid phase diffusion layer 83-11, P type solid phase diffusion layer 83-12 formed on the four sides of PD71-1.
  • the P-type solid phase diffusion layer 83-1 and the P-type solid phase diffusion layer 83-2 are formed with substantially the same thickness
  • the P-type solid phase diffusion layer 83-11 and the P-type solid phase diffusion layer 83- 12 are formed with substantially the same thickness.
  • P-type solid phase diffusion layers 83-11 and 83-12 are formed with a thickness smaller than that of P-type solid phase diffusion layers 83-1 and 83-2.
  • the N-type solid phase diffusion layer 84-1 and the N-type solid phase diffusion layer 84-2 are formed with substantially the same thickness
  • the N-type solid phase diffusion layer 84-11 and the N-type solid phase diffusion layer 84- 12 are formed with substantially the same thickness.
  • the N-type solid phase diffusion layers 84-11 and 84-12 are formed with a thickness smaller than the thickness of the N-type solid phase diffusion layers 84-1 and 84-2.
  • FIG. 31 when focusing on one pixel 50s, two of the four sides of the pixel 50s are formed with a thin strong electric field region (the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 are thin).
  • the side where the strong electric field region is thin is only one side or a case where there are three sides is also an application range of the present technology.
  • the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 may be thinly formed on a part of the side of one pixel 50s.
  • a region where the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 are formed thin is provided near the center of the left side and the right side of the pixel 50s.
  • a region where the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 are thinly formed is described as a recessed portion.
  • the P-type solid phase diffusion layer 83-1 and the N-type solid phase diffusion layer 84-1 on the left side of the PD 71-1 are formed with a depression at the center.
  • the P-type solid phase diffusion layer 83-2 and the N-type solid phase diffusion layer 84-2 on the right side of the PD 71-1 are also formed with a depression at the center.
  • FIG. 32 shows a case where a portion where the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 are thinly formed (recessed portion) is formed on two of the four sides of the pixel 50s. However, you may form a hollow part in 1 side, 3 sides, or 4 sides of 4 sides.
  • the number of the recessed portions formed on one side may be one place or a plurality of places. Also, the size of one hollow portion can be appropriately set depending on the size of the transistor to be arranged.
  • the flow of forming the P-type solid phase diffusion layer 83 after forming the N-type solid phase diffusion layer 84 on the side surface of the DTI 82 is the same as that for manufacturing the pixel 50q of the fifteenth embodiment. It is a flow.
  • the N-type solid phase diffusion layer 84 is formed on the side surface of the DTI 82, two N-type solid phase diffusions are performed, and then when the P-type solid phase diffusion layer 83 is formed, two P-type solid phase diffusion layers 84 are formed. Solid phase diffusion is performed.
  • or S203 are processes including the process same as process S51 thru
  • step S202 a part of the silicon oxide film 200, a part of the insulating film 201, a part of SiN, and a part of the Si substrate 70 are dug by dry etching.
  • step S102 a deep groove (deep trench) is formed.
  • step S203 ALD is used on the entire surface of the wafer, and a silicon oxide film (PSG) 202 containing P (phosphorus) is deposited.
  • PSG silicon oxide film
  • the PSG film 202 is formed as an N-type film.
  • step S204 processing is performed to leave a portion of the resist 401 corresponding to a portion where the N-type solid phase diffusion layer 84 is to be formed with a predetermined thickness.
  • the left side in the figure is a portion (side) where the N-type solid phase diffusion layer 84 and the P-type solid phase diffusion layer 83 are formed with a predetermined thickness
  • the right side in the figure is the N-type solid phase diffusion layer. The description will be continued assuming that the diffusion layer 84 and the P-type solid phase diffusion layer 83 are portions (sides) where the diffusion layer 84 and the P-type solid phase diffusion layer 83 are formed thinner than a predetermined thickness.
  • FIG. 33 shows a state where the resist 401 is left.
  • an N-type solid phase diffusion layer having a predetermined thickness is obtained by performing steps equivalent to steps S101 and S102 in FIG. A portion of the resist 401 corresponding to a portion in which 84 is to be formed is left.
  • a resist 401 is applied to the entire surface of the wafer, and the resist 401 is masked, exposed, and peeled to remove the resist 401 applied to a portion corresponding to a portion where the N-type solid phase diffusion layer 84 is formed thinly. As a result, a portion of the resist 401 corresponding to a portion where the N-type solid phase diffusion layer 84 is to be formed with a predetermined thickness is left.
  • step S204 the PSG film 202 other than the portion covered with the resist 401 is removed.
  • the removal of the PSG film 202 can be performed by, for example, wet etching using hydrofluoric acid. By this process, the PSG film 202 other than the PSG film 202 covered with the resist 401 is removed.
  • step S205 the resist 401 is removed and the thermal diffusion process is performed, so that P (phosphorus) is solidified from the PSG film 202 to the Si substrate 70 in the region where the PSG film 202 and the Si substrate 70 are in contact with each other.
  • the N-type impurity region 203 is formed by phase diffusion.
  • the N-type impurity region 203 is a region that becomes the N-type solid phase diffusion layer 84 having a predetermined thickness.
  • step S206 the PSG film 202 remaining on the wafer is removed.
  • the removal of the PSG film 202 can be performed by, for example, wet etching using hydrofluoric acid.
  • step S207 the ALD method is used on the entire surface of the wafer, and a silicon oxide film (PSG) 402 containing P (phosphorus) is deposited.
  • PSG silicon oxide film
  • step S ⁇ b> 208 P (phosphorus) is solid-phase diffused from the PSG film 403 to the Si substrate 70 in the region where the PSG film 403 and the Si substrate 70 are in contact with each other by executing the thermal diffusion process.
  • the solid-phase diffusion is performed also on the already formed N-type impurity region 203, the thickness of the N-type impurity region 203 is increased (concentration is increased).
  • N-type impurity regions 403 and 404 are formed as shown in step S208 of FIG.
  • the N-type impurity region 403 is a region where the N-type impurity region 203 is formed in the first N-type impurity region formation process.
  • the N-type impurity region 403 is a region that becomes the N-type solid phase diffusion layer 84 having a predetermined thickness
  • the N-type impurity region 404 is a region that becomes the N-type solid phase diffusion layer 84 thinner than the predetermined thickness. It is.
  • the P-type solid phase diffusion layer 83 is also formed by executing P-type solid phase diffusion twice. By performing the solid phase diffusion twice, the process of forming the P-type solid phase diffusion layer 83 can be performed in the same manner as described with reference to FIG.
  • step S210 ALD is used on the entire surface of the wafer, and a silicon oxide film (BSG) 412 containing B (boron) is deposited.
  • BSG silicon oxide film
  • step S210 a process for leaving a portion of the resist 411 corresponding to a portion where the P-type solid phase diffusion layer 83 is desired to be formed with a predetermined thickness is performed.
  • step S210 of FIG. 33 the state where the resist 411 is left is shown.
  • the resist 411 is applied to the entire surface of the wafer, the resist 411 is masked, exposed, and peeled.
  • the resist 411 applied to the portion corresponding to the portion where the P-type solid phase diffusion layer 83 is to be thinly formed this corresponds to the portion where the P-type solid phase diffusion layer 83 is to be formed with a predetermined thickness.
  • a portion of resist 411 is left.
  • step S211 the portion of the BSG film 412 not covered with the resist 411 is removed.
  • the removal of the BSG film 412 can be performed by, for example, wet etching using hydrofluoric acid. By this process, the BSG film 412 other than the BSG film 412 covered with the resist 411 is removed.
  • a P-type impurity region 413 is formed by performing a thermal diffusion process.
  • This P-type impurity region 413 is a region to be a P-type solid phase diffusion layer 83 formed with a predetermined thickness.
  • the BSG film 412 is removed.
  • a second P-type impurity region is formed.
  • ALD is used on the entire surface of the wafer, and a silicon oxide film (BSG) 414 containing B (boron) is deposited.
  • BSG silicon oxide film
  • step S214 a thermal diffusion process is performed. At this time, since the solid phase diffusion is also performed on the P-type impurity region 413 that has already been formed, the thickness of the P-type impurity region 413 is increased (the concentration is increased).
  • P-type impurity regions 415 and 416 are formed by performing P-type solid phase diffusion twice.
  • the P-type impurity region 415 is a region where the P-type impurity region 413 is formed in the first P-type impurity region formation process.
  • the P-type impurity region 415 is a region to be the P-type solid phase diffusion layer 83 having a predetermined thickness
  • the P-type impurity region 416 is a region to be the P-type solid phase diffusion layer 83 thinner than the predetermined thickness. It is.
  • step S215 polysilicon is embedded as a filling material 86 in the trench, and unnecessary polysilicon deposited on the upper surface of the wafer is removed. In addition, pixel transistors and wirings are also formed. Thereafter, the Si substrate 70 is thinned from the back side. This thinning is performed to the extent that the bottom of the deep trench is exposed.
  • the pixel 50 s in which the recessed portions are formed in the P-type solid phase diffusion layer 83 and the N-type solid phase diffusion layer 84 as shown in FIGS. 31 and 32 is formed.
  • the pixel 50 s thus formed can be configured such that the N-type solid phase diffusion layer 84 is not in contact with the back Si interface 75 of the Si substrate 70, thereby preventing charge pinning from being weakened. It is possible to prevent the charge from flowing into the PD 71 and the dark characteristics from deteriorating. Further, the transistor arrangement region can be increased, and the degree of freedom regarding the transistor arrangement can be increased.
  • the technology (present technology) according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 36 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology (present technology) according to the present disclosure can be applied.
  • FIG. 36 illustrates a state where an operator (doctor) 11131 is performing an operation on a patient 11132 on a patient bed 11133 using an endoscopic operation system 11000.
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as an insufflation tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. And a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 includes a lens barrel 11101 in which a region having a predetermined length from the distal end is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • a lens barrel 11101 in which a region having a predetermined length from the distal end is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • an endoscope 11100 configured as a so-called rigid mirror having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible lens barrel. Good.
  • An opening into which the objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101. Irradiation is performed toward the observation target in the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from the observation target is condensed on the image sensor by the optical system. Observation light is photoelectrically converted by the imaging element, and an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted to a camera control unit (CCU: “Camera Control Unit”) 11201 as RAW data.
  • the CCU 11201 is configured by a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various kinds of image processing for displaying an image based on the image signal, such as development processing (demosaic processing), for example.
  • image processing for example, development processing (demosaic processing
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 includes a light source such as an LED (light emitting diode), and supplies irradiation light to the endoscope 11100 when photographing a surgical site or the like.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • a user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment instrument control device 11205 controls the drive of the energy treatment instrument 11112 for tissue ablation, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 passes gas into the body cavity via the insufflation tube 11111.
  • the recorder 11207 is an apparatus capable of recording various types of information related to surgery.
  • the printer 11208 is a device that can print various types of information related to surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies the irradiation light when the surgical site is imaged to the endoscope 11100 can be configured by, for example, a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • laser light from each of the RGB laser light sources is irradiated on the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby corresponding to each RGB. It is also possible to take a time-division image. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time. Synchronously with the timing of changing the intensity of the light, the drive of the image sensor of the camera head 11102 is controlled to acquire an image in a time-sharing manner, and the image is synthesized, so that high dynamic without so-called blackout and overexposure A range image can be generated.
  • the light source device 11203 may be configured to be able to supply light of a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue, the surface of the mucous membrane is irradiated by irradiating light in a narrow band compared to irradiation light (ie, white light) during normal observation.
  • a so-called narrow-band light observation (Narrow Band Imaging) is performed in which a predetermined tissue such as a blood vessel is imaged with high contrast.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating excitation light.
  • the body tissue is irradiated with excitation light to observe fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and applied to the body tissue. It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and / or excitation light corresponding to such special light observation.
  • FIG. 37 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 includes a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are connected to each other by a transmission cable 11400 so that they can communicate with each other.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101. Observation light taken from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging device constituting the imaging unit 11402 may be one (so-called single plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing the 3D display, the operator 11131 can more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of lens units 11401 can be provided corresponding to each imaging element.
  • the imaging unit 11402 is not necessarily provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the driving unit 11403 is configured by an actuator, and moves the zoom lens and the focus lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405. Thereby, the magnification and the focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various types of information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information for designating the frame rate of the captured image, information for designating the exposure value at the time of imaging, and / or information for designating the magnification and focus of the captured image. Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good.
  • a so-called AE (Auto-Exposure) function, AF (Auto-Focus) function, and AWB (Auto-White Balance) function are mounted on the endoscope 11100.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various types of information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal that is RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various types of control related to imaging of the surgical site by the endoscope 11100 and display of a captured image obtained by imaging of the surgical site. For example, the control unit 11413 generates a control signal for controlling driving of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a picked-up image showing the surgical part or the like based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques.
  • the control unit 11413 detects surgical tools such as forceps, specific biological parts, bleeding, mist when using the energy treatment tool 11112, and the like by detecting the shape and color of the edge of the object included in the captured image. Can be recognized.
  • the control unit 11413 may display various types of surgery support information superimposed on the image of the surgical unit using the recognition result. Surgery support information is displayed in a superimposed manner and presented to the operator 11131, thereby reducing the burden on the operator 11131 and allowing the operator 11131 to proceed with surgery reliably.
  • the transmission cable 11400 for connecting the camera head 11102 and the CCU 11201 is an electric signal cable corresponding to electric signal communication, an optical fiber corresponding to optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400.
  • communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure is a device that is mounted on any type of mobile body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. It may be realized.
  • FIG. 38 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, a sound image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a blinker, or a fog lamp.
  • the body control unit 12020 can be input with radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle on which the vehicle control system 12000 is mounted.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform an object detection process or a distance detection process such as a person, a car, an obstacle, a sign, or a character on a road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal corresponding to the amount of received light.
  • the imaging unit 12031 can output an electrical signal as an image, or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared rays.
  • the vehicle interior information detection unit 12040 detects vehicle interior information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the vehicle interior information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver is asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside / outside the vehicle acquired by the vehicle outside information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, following traveling based on inter-vehicle distance, vehicle speed maintenance traveling, vehicle collision warning, or vehicle lane departure warning. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of automatic driving that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare, such as switching from a high beam to a low beam. It can be carried out.
  • the sound image output unit 12052 transmits an output signal of at least one of sound and image to an output device capable of visually or audibly notifying information to a vehicle occupant or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 39 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door, and an upper part of a windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the passenger compartment is mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 39 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, an overhead image when the vehicle 12100 is viewed from above is obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • cooperative control for the purpose of autonomous driving or the like autonomously traveling without depending on the operation of the driver can be performed.
  • the microcomputer 12051 converts the three-dimensional object data related to the three-dimensional object to other three-dimensional objects such as a two-wheeled vehicle, a normal vehicle, a large vehicle, a pedestrian, and a utility pole based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles.
  • the microcomputer 12051 identifies obstacles around the vehicle 12100 as obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle. By outputting an alarm to the driver and performing forced deceleration or avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the captured images of the imaging units 12101 to 12104. Such pedestrian recognition is, for example, whether or not the user is a pedestrian by performing a pattern matching process on a sequence of feature points indicating the outline of an object and a procedure for extracting feature points in the captured images of the imaging units 12101 to 12104 as infrared cameras. It is carried out by the procedure for determining.
  • the audio image output unit 12052 When the microcomputer 12051 determines that there is a pedestrian in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 has a rectangular contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to be superimposed and displayed.
  • voice image output part 12052 may control the display part 12062 so that the icon etc. which show a pedestrian may be displayed on a desired position.
  • the present technology can also have the following configurations.
  • a photoelectric conversion unit that performs photoelectric conversion;
  • a PN junction region composed of a P-type region and an N-type region is provided on a side wall of the trench,
  • a solid-state imaging device including a region where the P-type region is not formed or a region where the P-type region is thinly formed in a part of a side surrounding the photoelectric conversion unit.
  • region is formed thinner than the thickness of another P-type area
  • the part of the side surrounding the photoelectric conversion unit is formed such that the thickness of the P-type region forming the PN junction region is thinner than the thickness of the other P-type region.
  • the solid-state imaging device A photoelectric conversion unit that performs photoelectric conversion; A trench formed between the photoelectric conversion portions formed in the adjacent pixels, penetrating the semiconductor substrate in the depth direction; A PN junction region composed of a P-type region and an N-type region is provided on a side wall of the trench, An electronic apparatus including a region where the P-type region is not formed or a region where the P-type region is thinly formed in a part of a side surrounding the photoelectric conversion unit.

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Abstract

本技術は、トランジスタの配置に関する自由度を高めることができるようにする固体撮像装置、および電子機器に関する。 光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成されたトレンチと、トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、光電変換部を囲む辺の一部に、Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む。光電変換部を囲む４辺のうちの少なくとも１辺に、ＰＮ接合領域が形成され、残りの辺には、Ｐ型領域は形成されていない。本技術は、例えば、裏面照射型ＣＭＯＳイメージセンサに適用できる。

Description

固体撮像装置、および電子機器
　本技術は、固体撮像装置、および電子機器に関し、特に、各画素間に形成した画素間遮光壁の側壁にＰ型固相拡散層とＮ型固相拡散層を形成して強電界領域を成し、電荷を保持させることにより各画素の飽和電荷量Qsを向上させるようにした固体撮像装置、および電子機器に関する。
　従来、固体撮像装置の各画素の飽和電荷量Qsを向上させることを目的として、各画素間に形成したトレンチの側壁にＰ型拡散層とＮ型拡散層を形成して強電界領域を成し、電荷を保持させる技術が知られている（例えば、特許文献１参照）。
特開２０１５－１６２６０３号公報
　しかしながら、特許文献１が開示する構造ではＳｉ（シリコン）基板の光入射側のピニングが弱体化し、発生した電荷がフォトダイオードに流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性があった。また、強電界領域を形成することで、トランジスタなどを配置できる領域が制限されてしまう可能性があった。
　本技術はこのような状況に鑑みてなされたものであり、Dark特性の悪化を抑止でき、トランジスタなどの配置の自由度を高めるようにするものである。
　本技術の一側面の固体撮像装置は、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む。
　本技術の一側面の電子機器は、固体撮像装置が搭載された電子機器において、前記固体撮像装置は、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む。
　本技術の一側面の固体撮像装置においては、光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成されたトレンチと、トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とが備えられている。また光電変換部を囲む辺の一部に、Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域が含まれる。
　本技術の一側面の電子機器においては、前記固体撮像装置が含まれる。
　本技術によれば、Dark特性の悪化を抑止することができ、トランジスタなどの配置の自由度を高める。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
撮像装置の構成例を示す図である。 撮像素子の構成例を示す図である。 本技術が適用された画素の第１の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１の実施の形態の表面側の平面図である。 画素の回路図である。 ＤＴＩ８２周辺の製造方法を説明するための図である。 本技術が適用された画素の第２の構成例を示す垂直方向断面図である。 本技術が適用された画素の第３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第４の構成例を示す垂直方向断面図である。 本技術が適用された画素の第５の構成例を示す垂直方向断面図である。 本技術が適用された画素の第６の構成例を示す垂直方向断面図である。 本技術が適用された画素の第７の構成例を示す垂直方向断面図である。 本技術が適用された画素の第８の構成例を示す垂直方向断面図である。 本技術が適用された画素の第９の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１０の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１１の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１２の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１４の構成例を示す垂直方向断面図である。 本技術が適用された画素の構成例を示す平面図である。 本技術が適用された画素の第１５の構成例を示す平面図である。 本技術が適用された画素の第１５の他の構成例を示す平面図である。 本技術が適用された画素の第１５の他の構成例を示す平面図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の第１６の構成例を示す平面図である。 本技術が適用された画素の第１６の他の構成例を示す平面図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の第１８の構成例を示す平面図である。 本技術が適用された画素の第１８の他の構成例を示す平面図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 本技術が適用された画素の製造について説明するための図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
　本技術は、撮像装置に適用できるため、ここでは、撮像装置に本技術を適用した場合を例に挙げて説明を行う。なおここでは、撮像装置を例に挙げて説明を続けるが、本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置、携帯電話機などの撮像機能を有する携帯端末装置、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
　図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。
　そして、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８がバスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
　レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
　表示部１５は、液晶表示部や有機ＥＬ(electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ＨＤＤ（Hard Disk Drive）やメモリカード等の記録媒体に記録する。
　操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　＜撮像素子の構成＞
　図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。
　撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
　画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図３の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
　画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
　撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載しても良い。
　垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
　読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
　この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
　垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
　水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
　システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
　信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
　＜単位画素の構造＞
　次に、画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。以下に説明する画素５０によると、Ｓｉ（シリコン）基板（図３においては、Ｓｉ基板７０）の光入射側のピニングが弱体化し、発生した電荷がフォトダイオード（図３においては、ＰＤ７１）に流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性を低減させることができる。
　＜第１の実施の形態における画素の構成例＞
　図３は、本技術が適用された画素５０の第１の実施の形態における画素５０ａの垂直方向の断面図であり、図４は、画素５０ａの表面側の平面図である。なお、図３は、図４中の線分Ｘ－Ｘ’の位置に対応するものである。
　以下に説明する画素５０は、裏面照射型である場合を例に挙げて説明を行うが、表面照射型に対しても本技術を適用することはできる。
　図３に示した画素５０は、Ｓｉ基板７０の内部に形成された各画素の光電変換素子であるＰＤ（フォトダイオード）７１を有する。ＰＤ７１の光入射側（図中、下側であり、裏面側となる）には、Ｐ型領域７２が形成され、そのＰ型領域７２のさらに下層には、平坦化膜７３が形成されている。このＰ型領域７２と平坦化膜７３の境界を、裏面Ｓｉ界面７５とする。
　平坦化膜７３には、遮光膜７４が形成されている。遮光膜７４は、隣接する画素への光の漏れ込みを防止するために設けられ、隣接するＰＤ７１の間に形成されている。遮光膜７４は、例えば、Ｗ（タングステン）等の金属材から成る。
　平坦化膜７３上であり、Ｓｉ基板７０の裏面側には、入射光をＰＤ７１に集光させるＯＣＬ（オンチップレンズ）７６が形成されている。ＯＣＬ７６は、無機材料で形成することができ、例えば、ＳｉＮ、ＳｉＯ、ＳｉＯｘＮｙ（ただし、０＜ｘ≦１、０＜ｙ≦１である）を用いることができる。
　図３では図示していないが、ＯＣＬ７６上にカバーガラスや、樹脂などの透明板が接着されている構成とすることもできる。また、図３では図示していないが、ＯＣＬ７６と平坦化膜７３との間にカラーフィルタ層を形成した構成としても良い。またそのカラーフィルタ層は、複数のカラーフィルタが画素毎に設けられており、各カラーフィルタの色は、例えば、ベイヤ配列に従って並べられているように構成することができる。
　ＰＤ７１の光入射側の逆側（図中、上側であり、表面側となる）には、アクティブ領域（Pwell）７７が形成されている。アクティブ領域７７には、画素トランジスタ等を分離する素子分離領域（以下、ＳＴＩ(Shallow Trench Isolation)と称する）７８が形成されている。
　Ｓｉ基板７０の表面側（図面上側）であり、アクティブ領域７７上には、配線層７９が形成されており、この配線層７９には、複数のトランジスタが形成されている。図３では、転送トランジスタ８０が形成されている例を示した。転送トランジスタ（ゲート）８０は、縦型トランジスタで形成されている。すなわち、転送トランジスタ（ゲート）８０は、縦型トランジスタトレンチ８１が開口され、そこにＰＤ７１から電荷を読み出すための転送ゲート（TG）８０が形成されている。
　さらに、Ｓｉ基板７０の表面側にはアンプ（AMP）トランジスタ、選択（SEL）トランジスタ、リセット（RST）トランジスタ等の画素トランジスタが形成されている。これらのトランジスタの配置については、図４を参照して説明し、動作については、図５の回路図を参照して説明する。
　画素５０a間には、トレンチが形成されている。このトレンチを、ＤＴＩ(Deep Trench Isolation)８２と記述する。このＤＴＩ８２は、隣接する画素５０ａ間に、Ｓｉ基板７０を深さ方向（図中縦方向であり、表面から裏面への方向）に貫く形状で形成される。また、ＤＴＩ８２は、隣接する画素５０ａに不要な光が漏れないように、画素間の遮光壁としても機能する。
　ＰＤ７１とＤＴＩ８２との間には、ＤＴＩ８２側からＰＤ７１に向かって順にＰ型固相拡散層８３とＮ型固相拡散層８４が形成されている。Ｐ型固相拡散層８３は、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されている。Ｎ型固相拡散層８４は、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接するまで形成されている。
　なお、固相拡散層とは、不純物ドーピングによるＰ型層とＮ型層の形成を、後述する製法によって形成した層を指すが、本技術では固相拡散による製法に限られず、イオン注入などの別の製法によって生成されたＰ型層とＮ型層をＤＴＩ８２とＰＤ７１との間にそれぞれ設けてもよい。また、実施の形態におけるＰＤ７１はＮ型領域で構成されている。光電変換は、これらＮ型領域の一部、または全てにおいて行われる。
　Ｐ型固相拡散層８３は裏面Ｓｉ界面７５に接するまで形成されているが、Ｎ型固相拡散層８４は裏面Ｓｉ界面７５に接しておらず、Ｎ型固相拡散層８４と裏面Ｓｉ界面７５の間に間隔が設けられている。
　このような構成により、Ｐ型固相拡散層８３とＮ型固相拡散層８４のＰＮ接合領域は強電界領域を成し、ＰＤ７１にて発生された電荷を保持するようにされている。このような構成によれば、ＤＴＩ８２に沿って形成したＰ型固相拡散層８３とＮ型固相拡散層８４が強電界領域を成し、ＰＤ７１にて発生された電荷を保持することができる。
　仮に、Ｎ型固相拡散層８４が、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されていた場合、光の入射面側であるＳｉ基板７０の裏面Ｓｉ界面７５とＮ型固相拡散層８４が接する部分で、電荷のピニングが弱体化してしまうため、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまい、例えば、白点が生じたり、暗電流が発生したりしてしまう可能性がある。
　しかしながら、図３に示した画素５０ａにおいては、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５とは接しない構成とされ、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接する形成とされている。このような構成とすることで、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
　また、図３に示した画素５０ａは、ＤＴＩ８２の内壁に、ＳｉＯ２から成る側壁膜８５が形成され、その内側にはポリシリコンから成る充填材８６が埋め込まれている。
　第１の実施の形態における画素５０ａは、裏面側にＰ型領域７２が設けられており、ＰＤ７１およびＮ型固相拡散層８４が裏面Ｓｉ界面７５付近に存在しないような構成とされている。これにより、裏面Ｓｉ界面７５付近におけるピニングの弱体化が生じないので、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを抑止することができる。
　なお、ＤＴＩ８２については、側壁膜８５に採用したＳｉＯ２の代わりＳｉＮを採用してもよい。また、充填材８６に採用したポリシリコンの代わりにドーピングポリシリコンを用いてもよい。ドーピングポリシリコンを充填した場合、または、ポリシリコンを充填した後にＮ型不純物またはＰ型不純物をドーピングした場合には、そこに負バイアスを印加すれば、ＤＴＩ８２の側壁のピニングを強化することができるので、Dark特性をさらに改善することができる。
　図４、図５を参照し、画素５０ａに形成されているトランジスタの配置と、各トランジスタの動作について説明する。図４は、画素アレイ部４１（図２）に配置されている３×３の９画素５０ａを表面側（図３において、図中上側）から見たときの平面図であり、図５は、図４に示した各トランジスタの接続関係を説明するための回路図である。
　図４中、１つの四角形は、１画素５０ａを表す。図４に示したように、ＤＴＩ８２は、画素５０a（画素５０ａに含まれるＰＤ７１）を取り囲むように形成されている。また、画素５０ａの表面側には、転送トランジスタ（ゲート）８０、ＦＤ(フローティングディフュージョン)９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。
　ＰＤ７１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。ＰＤ７１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ８０を介して、ＦＤ９１に接続されている。
　転送トランジスタ８０は、転送信号TRによりオンされたとき、ＰＤ７１で生成された電荷を読み出し、ＦＤ９１に転送する。
　ＦＤ９１は、ＰＤ７１から読み出された電荷を保持する。リセットトランジスタ９２は、リセット信号RSTによりオンされたとき、ＦＤ９１に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、ＦＤ９１の電位をリセットする。
　増幅トランジスタ９３は、ＦＤ９１の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ９３は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、ＦＤ９１に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ９３から選択トランジスタ９４と垂直信号線４７を介してカラム処理部４３（図２）に出力される。
　選択トランジスタ９４は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介してカラム処理部４３に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の画素駆動線４６に対応する。
　画素５０ａは、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
　＜ＤＴＩ８２周辺の製造方法＞
　図６は、ＤＴＩ８２周辺の製造方法を説明するための図である。
　Ｓｉ基板７０にＤＴＩ８２を開口するに際しては、図６のＡに示されるように、Ｓｉ基板７０上のＤＴＩ８２を形成する位置以外をＳｉNとＳｉＯ２を用いたハードマスクで覆い、ハードマスクによって覆われていない部分をドライエッチングによりＳｉ基板７０の所定の深さまで垂直方向に溝が開口される。
　次に、開口された溝の内側にＮ型の不純物であるＰ（リン）を含むＳｉＯ２膜を成膜してから熱処理を行い、ＳｉＯ２膜からＳｉ基板７０側にＰ（リン）をドーピング(以下、固相拡散と称する)させる。
　次に、図６のＢに示されるように、開口した溝の内側に成膜したＰを含むＳｉＯ２膜を除去してから、再び熱処理を行い、Ｐ（リン）をＳｉ基板７０の内部にまで拡散させることによって、現状の溝の形状にセルフアラインされたＮ型固相拡散層８４が形成される。この後、ドライエッチングにより溝の底部がエッチングされることにより、深さ方向に延長される。
　次に、図６のＣに示されるように、延長した溝の内側にＰ型の不純物であるＢ（ボロン）を含むＳｉＯ２膜が成膜されてから熱処理が行われ、ＳｉＯ２膜からＳｉ基板７０側にＢ（ボロン）が固相拡散されることにより、延長された溝の形状にセルフアラインされたＰ型固相拡散層８３が形成される。
　この後、溝の内壁に成膜されているＢ（ボロン）を含むＳｉＯ２膜が除去される。
　次に図６のＤに示されるように、開口されている溝の内壁にＳｉＯ２から成る側壁膜８５を成膜し、ポリシリコンを充填してＤＴＩ８２を形成する。その後、画素トランジスタや配線が形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化されるとき、ＤＴＩ８２の底部はＰ型固相拡散層８３を含めて同時に薄膜化される。この薄膜化は、Ｎ型固相拡散層８４に達しない深さまで行うものとする。
　以上の工程を経ることにより、裏面Ｓｉ界面７５に接していないＮ型固相拡散層８４と、裏面Ｓｉ界面７５に接しているＰ型固相拡散層８３とから成る強電界領域をＰＤ７１に隣接して形成することができる。
　＜第２の実施の形態＞
　図７は、本技術が適用された第２の実施の形態における画素５０ｂの垂直方向の断面図である。
　第２の実施の形態では、ＤＴＩ８２がＳＴＩ７８に形成されている点が、第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様であり、同様の部分には、同一の符号を付し、適宜説明を省略する。この後の画素５０の説明においても、第１の実施の形態における画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜説明を省略する。
　図７に示した画素５０ｂにおいては、アクティブ領域７７に形成されているＳＴＩ７８ｂが、ＤＴＩ８２ｂが形成される部分まで形成（画素５０ｂの端部まで形成）されている。そして、そのＳＴＩ７８ｂの下部にＤＴＩ８２ｂが形成されている。
　換言すれば、ＤＴＩ８２ｂが形成されている部分に、ＳＴＩ７８ｂが形成され、ＳＴＩ７８ｂとＤＴＩ８２ｂが接するような位置に、ＳＴＩ７８ｂとＤＴＩ８２ｂが形成されている。
　このような形成とすることで、ＳＴＩ７８ｂとＤＴＩ８２ｂを別の位置に形成する場合（例えば、第１の実施の形態における画素５０ａ（図３））と比べ、画素５０ｂを小型化することが可能となる。
　また第２の実施の形態における画素５０ｂによっても、第１の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果を得ることができる。
　＜第３の実施の形態＞
　図８は、本技術が適用された第３の実施の形態における画素５０ｃの垂直方向の断面図である。
　第３の実施の形態では、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側に充填剤８６ｃとしてＳｉＯ２が充填されている点が第１、第２の実施の形態における画素５０ａ、画素５０ｂと異なる。
　第１の実施の形態における画素５０ａは、ＤＴＩ８２の側壁にＳｉＯ２の側壁膜８５が形成され、ポリシリコンが充填されている構成とされているのに対し第３の実施の形態における画素５０ｃは、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側にＳｉＯ２が充填されている。
　ＤＴＩ８２ｃの側壁に形成する負の固定電荷を有する膜１０１は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、もしくは酸化チタン（ＴｉＯ2）膜で形成することができる。上記あげた種類の膜は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があり、そのため、成膜方法が確立されているので容易に成膜することができる。
　成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられるが、原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ2層を同時に１ｎｍ程度形成することができるので好適である。
　また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等があげられる。
　さらに、上記負の固定電荷を有する膜１０１は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
　上記負の固定電荷を有する膜１０１は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。ただし、白点等の画像欠陥を生じさせないようにするために、上記シリコンや窒素等の添加物は、上記負の固定電荷を有する膜１０１の表面、すなわち上記ＰＤ７１側とは反対側の面に添加されていることが好ましい。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
　第３の実施の形態では、ＤＴＩ８２のトレンチ側壁のピニングを強化することが可能である。よって、例えば、第１の実施の形態における画素５０ａと比較したとき、画素５０ｃによれば、Dark特性が悪化するようなことをより確実に防ぐことが可能となる。
　第３の実施の形態におけるＤＴＩ８２を形成するために、図６のＤに示された状態から裏面側を、充填剤８６として充填されたポリシリコンが露出するまで研磨された後に、フォトレジストとウェットエッチングにより溝内部の充填剤８６（ポリシリコン）と側壁膜８５（ＳｉＯ２）を除去し、膜１０１を成膜してからＳｉＯ２を溝に充填すればよい。
　なお、充填材としてＳｉＯ２の代わりに、溝の内部をＷ（タングステン）等の金属材で充填してもよい。この場合、斜め方向からの入射光に対するＤＴＩ８２での光透過が抑制されるので混色を改善することができる。
　＜第４の実施の形態＞
　図９は、本技術が適用された第４の実施の形態における画素５０ｄの垂直方向の断面図である。
　第４の実施の形態では、ＤＴＩ８２に沿って形成されているＮ型固相拡散層８４ｄが、Ｓｉ基板７０の深さ方向に濃度勾配を持っている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
　第１の実施の形態における画素５０ａのＮ型固相拡散層８４のＮ型の不純物の濃度は、深さ方向に関係なく、一定の濃度とされていたのに対し、第４の実施の形態における画素５０ｄのＮ型固相拡散層８４ｄのＮ型の不純物の濃度は、深さ方向に依存した異なる濃度とされている。
　すなわち、画素５０ｄのＮ型固相拡散層８４ｄの表面側に近いＮ型固相拡散層８４ｄ－１は、Ｎ型の不純物の濃度が濃く、裏面側に近いＮ型固相拡散層８４ｄ－２は、Ｎ型の不純物の濃度が薄く形成されている。
　第４の実施の形態における画素５０ｄは、第１の実施の形態における画素５０ａと同様の効果が得られることに加えて、Ｎ型固相拡散層８４ｄに濃度勾配を設けたことにより、裏面側のポテンシャルが浅くなり、電荷を読み出し易くすることできるという新たな効果を得ることもできる。
　Ｎ型固相拡散層８４ｄに濃度勾配を設けるには、例えば、ＤＴＩ８２の溝を開口する際に溝の側壁にエッチングダメージが入るので、そのダメージ量による固相拡散ドーピング量の違いを利用することができる。
　なお、Ｎ型固相拡散層８４ｄに濃度勾配を設ける代わりに、表面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度を薄くし、裏面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度が濃くなるように形成するようにしてもよい。この場合にも、Ｎ型固相拡散層８４ｄに濃度勾配を設けた場合と同様の効果を得ることができる。
　また、Ｎ型固相拡散層８４ｄとＰ型固相拡散層８３ｄの両方に、それぞれ濃度勾配を持たせてもよい。
　＜第５の実施の形態＞
　図１０は、本技術が適用された第５の実施の形態における画素５０ｅの垂直方向の断面図である。
　第５の実施の形態における画素５０ｅは、ＤＴＩ８２ｅの内壁に形成されているＳｉＯ２から成る側壁膜８５ｅが、第１の実施の形態における画素５０ｅの側壁膜８５と比較して厚く形成されている点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。
　ＳｉＯ２は、Ｓｉに比較して光の屈折率が低いので、Ｓｉ基板７０に入射した入射光は、スネルの法則に従って反射して隣接画素５０に光が透過することが抑制されるが、側壁膜８５の膜厚が薄いとスネルの法則が完全に成り立たずに透過光が増えてしまう可能性がある。
　第５の実施の形態における画素５０ｅの側壁膜８５ｅの膜厚は、厚く形成されているため、スネルの法則からの乖離を少なくすることができ、入射光の側壁膜８５ｅでの反射が増えて隣接画素５０ｅへの透過を減らすことができる。よって、第５の実施の形態における画素５０ｅは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、斜め入射光に起因する隣接画素５０ｅへの混色を抑止することができるという効果も得ることができる。
　＜第６の実施の形態＞
　図１１は、本技術が適用された第６の実施の形態における画素５０ｆの垂直方向の断面図である。
　第６の実施の形態における画素５０ｆは、ＰＤ７１と裏面Ｓｉ界面７５の間の領域１１１にＰ型不純物をドーピングすることにより、Ｓｉ基板７０におけるＰ型不純物の濃度が表面側よりも裏面側が濃くなるように濃度勾配が設けられている点が、第１の実施の形態の画素５０ａと異なり、その他の構成は第１の実施の形態の画素５０ａと同様である。
　第１の実施の形態の画素５０ａは、図３を再度参照するに、Ｓｉ基板７０に濃度勾配が無く、裏面Ｓｉ界面７５との間に、Ｐ型領域７２が形成されていた。第６の実施の形態における画素５０ｆは、Ｓｉ基板７０に濃度勾配が設けられている。その濃度勾配は、Ｐ型不純物の濃度が表面側よりも裏面側（Ｐ型領域１１１側）が濃くなるような濃度勾配とされている。
　このような濃度勾配を有する第６の実施の形態における画素５０ｆによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、電荷を読み出し易くなるというさらなる効果を得ることができる。
　＜第７の実施の形態＞
　図１２は、本技術が適用された第７の実施の形態における画素５０ｇの垂直方向の断面図である。
　第７の実施の形態のおける画素５０ｇは、第１の実施の形態における画素５０ａと比較して、Ｓｉ基板７０の厚さが厚くなっており、Ｓｉ基板７０の厚さが厚くなるに伴い、ＤＴＩ８２などの深く形成されている点が、画素５０ａと異なる。
　第７の実施の形態のおける画素５０ｇは、Ｓｉ基板７０ｇが厚く形成されている。Ｓｉ基板７０ｇが厚く形成されていることに伴い、ＰＤ７１ｇの面積（体積）が増加し、ＤＴＩ８２ｇも深く形成される。またＤＴＩ８２ｇが深く形成されるのに伴い、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇも深く（広く）形成される。
　Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇが広くなることで、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇから構成されるＰＮ接合領域の面積が広くなる。よって、第７の実施の形態における画素５０ｇは、第１の実施の形態における画素５０ｇと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、さらに飽和電荷量Qsを増加させることができる。
　＜第８の実施の形態＞
　図１３は、本技術が適用された第８の実施の形態における画素５０ｈの垂直方向の断面図である。
　第８の実施の形態における画素５０ｈは、図１２に示した第７の実施の形態における画素５０ｇと同じく、Ｓｉ基板７０ｇの深さ方向の長さが延長された画素とされている。
　さらに画素５０ｒにおいては、ＰＤ７１に対し、その裏面側にイオン注入によりＰ型領域１２１－１、Ｎ型領域１２２、およびＰ型領域１２１－２が形成されている。Ｐ型領域１２１－１、Ｎ型領域１２２、およびＰ型領域１２１－２で形成されるＰＮ接合部には、強電界が生じるため、電荷を保持することができる。
　よって、第８の実施の形態における画素５０ｈは、第７の実施の形態における画素５０ｇと同様の効果が得られることに加えて、さらに飽和電荷量Qsを増加させることができる。
　＜第９の実施の形態＞
　図１４は、本技術が適用された第９の実施の形態における画素５０ｉの垂直方向の断面図である。
　第９の実施の形態における画素５０ｉは、Ｓｉ基板７０の表面側にMOSキャパシタ１３１および画素トランジスタ（不図示）が形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
　通常、ＰＤ７１の飽和電荷量Qsを大きくしても、変換効率を下げないと垂直信号線VSL（図２に示した垂直信号線４７）の振幅リミットで出力が制限されてしまい、増加された飽和電荷量Qsを生かしきることが困難である。
　ＰＤ７１の変換効率を下げるためには、ＦＤ９１（図４）に容量を付加する必要がある。そこで、第９の実施の形態における画素５０ｉは、MOSキャパシタ１３１がＦＤ９１（図１１では不図示）に付加する容量として追加された構成とされている。
　第９の実施の形態における画素５０ｉは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＦＤ９１にMOSキャパシタ１３１を付加したことにより、ＰＤ７１の変換効率を下げることができ、増加された飽和電荷量Qsを生かしきることができる構成とすることができる。
　＜第１０の実施の形態＞
　図１５は、本技術が適用された第１０の実施の形態における画素５０ｊの垂直方向の断面図である。
　第１０の実施の形態における画素５０ｊは、アクティブ領域７７に形成されているウェルコンタクト部１５１に２つのコンタクト１５２が形成され、コンタクト１５２は、Ｃｕ配線１５３と接続されている点が第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
　このように、ウェルコンタクト部１５１を備える構成とすることもできる。なお、図１５では、２つのコンタクト１５２が形成されている例を示したが、ウェルコンタクト部１５１に２以上のコンタクト１５２を形成してもよい。
　第１０の実施の形態における画素５０ｊによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、重欠陥歩留りを改善することができる。
　＜第１１の実施の形態＞
　図１６は、本技術が適用された第１１の実施の形態における画素５０ｋの垂直方向断面図と平面図を表す。
　第１１の実施の形態における画素５０ｋは、縦型トランジスタトレンチ８１ｋが画素５０ｋの中央に開口されて転送トランジスタ（ゲート）８０ｋが形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。
　図１６に示した画素５０ｋは、転送トランジスタ（ゲート）８０ｋが、ＰＤ７１の各外周から等距離に位置した状態で形成されている。よって、第１１の実施の形態における画素５０ｋによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、転送トランジスタ（ゲート）がＰＤ７１の各外周から等距離に存在することになるので、電荷の転送を改善することができる。
　＜第１２の実施の形態＞
　図１７は、本技術が適用された第１２の実施の形態における画素５０ｍの垂直方向断面図と平面図を表す。
　第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１－１，８１－２によって形成されている点が、第１の実施の形態における画素５０ａと異なり、他の点は同様に構成されている。
　第１の実施の形態における画素５０ａ（図３）は、転送トランジスタ８０が１本の縦型トランジスタトレンチ８１を備える構成とされていたが、第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１－１，８１－２によって形成されている。
　このように、２本の縦型トランジスタトレンチ８１－１，８１－２を備える構成とすることで、転送トランジスタ８０ｋの電位を変えたときの２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２に挟まれた領域のポテンシャルの追随性が向上する。よって、変調度を上げることができる。この結果、電荷の転送効率を改善することができる。
　また、第１の実施の形態における画素５０ａと同様の効果も得られる。
　なお、ここでは、転送トランジスタ８０ｋが、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２を備える例を示して説明を行ったが、各画素領域に２本以上の縦型トランジスタトレンチ８１が形成されるようにしても良い。
　また、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２が同一の大きさ（長さ、太さ）で形成されている例を示したが、複数の縦型トランジスタトレンチ８１が形成される場合、異なる大きさの縦型トランジスタトレンチ８１が形成されるようにしても良い。例えば、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２のうち、一方を他方よりも長く形成したり、一方を他方よりも太く形成したりしても良い。
　＜第１３の実施の形態＞
　図１８は、本技術が適用された第１３の実施の形態における画素５０ｎの垂直方向の断面図である。
　第１３の実施の形態における画素５０ｎは、遮光膜７４の構成が、第１の実施の形態における画素５０ａと異なり、他の構成は同様とされている。
　第１３の実施の形態における画素５０ｎは、ＤＴＩ８２ｎの上側と下側に、それぞれ遮光膜７４ｎ－１と遮光膜７４ｎ－２が形成されている。第１の実施の形態における画素５０ａ（図３）は、ＤＴＩ８２の裏面側（図面下側）に、その裏面側を覆う遮光膜７４が形成されていたが、画素５０ｎ（図１８）は、その遮光膜７４と同じ金属材（例えば、タングステン）により、ＤＴＩ８２ｎの内部が充填されているとともに、Ｓｉ基板７０の表面側（図面上側）も覆われている。
　すなわち、各画素領域の裏面以外（光入射面以外）が金属材で囲まれた構成とされている。ただし、画素５０ｎを、画素５０ｎの裏面以外を金属材で囲んだ構成とした場合、遮光膜７４ｎ－２の、転送トランジスタ８０ｎが位置する部分は開口され、外部との接続用の端子が形成されるなど、必要な箇所には、適宜開口部分が設けられている。
　なお、遮光膜７４等には、タングステン（Ｗ）以外の金属材を用いてもよい。
　第１３の実施の形態における画素５０ｎによれば、入射光が隣接画素５０ｎに漏れ出すことを防ぐことができるため混色を抑止することができる。
　また、裏面側から入射して光電変換されずに表面側に到達した光は、金属材（遮光膜７４ｎ－２）により反射されて再びＰＤ７１に入射される構成とすることができる。よって、第１３の実施の形態における画素５０ｎでは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＰＤ７１の感度をより向上させることができる。
　＜第１４の実施の形態＞
　図１９は、本技術が適用された第１４の実施の形態における画素５０ｐの垂直方向の断面図である。
　第１４の実施の形態における画素５０ｐは、裏面側に形成されているＰ型固相拡散層８３ｐや側壁膜８５ｐの形状が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。
　画素５０ｐの裏面側のＰ型固相拡散層８３ｐは、Ｎ型固相拡散層８４ｐの下側に張り出すような形状で形成されている。画素５０ｐは、Ｐ型領域７２ｐの端部に、Ｐ型領域７２ｐ内に張り出すような形状で形成されているＰ型固相拡散層８３ｐを有する。またＰ型固相拡散層８３ｐ内に形成されている側壁膜８５ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。さらに、側壁膜８５ｐ内に形成されている充填材８６ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。
　このような形状とすることで、Ｎ型固相拡散層８４ｐが、Ｓｉ基板７０の裏面Ｓｉ界面７５とより確実に接しない構成とすることができる。よって、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。
　Ｎ型固相拡散層８４ｐを形成する際、その深さや濃度にはばらつきがある可能性がある。例えば、Ａ画素５０のＮ型固相拡散層８４の深さは、Ｂ画素５０のＮ型固相拡散層８４の深さよりも深く形成されるといったようなばらつきがある可能性がある。この場合、深く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。
　また、例えば、Ａ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度が、Ｂ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度よりも濃く形成されるといったようなばらつきがある可能性がある。この場合、濃く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。
　画素５０ｐにおいては、Ｎ型固相拡散層８４ｐの裏面Ｓｉ界面７５側には、Ｐ型領域７２ｐだけでなく、Ｐ型固相拡散層８３ｐが、張り出すような形でＮ型固相拡散層８４ｐの下側にも形成されているため、仮に、上記したように、Ｎ型固相拡散層８４ｐの深さや濃度にばらつきが発生しても、そのばらつきを吸収し、確実に、Ｐ型固相拡散層８３ｐにて、Ｓｉ基板７０の裏面Ｓｉ界面７５にＮ型固相拡散層８４ｐが接するようなことを防ぐことができる。
　第１４の実施の形態における画素５０ｐは、第１の実施の形態における画素５０ａと同様の効果を得られる。
　＜トランジスタの配置に関する自由度を高める構成について＞
　上記した第１乃至第１４の実施の形態における画素５０は、例えば、図２０に示したように、平面視において、ＤＴＩ８２に取り囲まれるように形成されている。ＤＴＩ８２の側壁には、Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されることによるＰＮ接合領域が形成されており、このＰＮ接合領域は、強電界領域を形成している。なお、上記および以下の説明において、ＰＮ接合領域は、Ｐ型固相拡散層８３とＮ型固相拡散層８４のみからから構成されている場合を含まれるのはもちろんであるが、そのＰ型固相拡散層８３とＮ型固相拡散層８４との間に空乏層領域が存在していている場合も含まれる。
　図２０に示したように、ＰＤ７１は、Ｎ型固相拡散層８４で囲まれている。そのＮ型固相拡散層８４は、Ｐ型固相拡散層８３で囲まれている。さらに、Ｐ型固相拡散層８３は、ＤＴＩ８２で囲まれている。また図４を参照して説明したように、画素５０には、転送トランジスタ８０、ＦＤ９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。
　強電界領域を、ＤＴＩ８２の全面に形成すると、その強電界領域で囲まれた領域内に、上記したような画素トランジスタを配置する必要がある。このため、画素トランジスタを配置する自由度が低くなり、画素トランジスタを配置する領域を狭めてしまう可能性がある。そこで、以下に説明するように、強電界領域を形成しない辺や、強電界領域の薄い部分を設けることで、画素トランジスタを配置する領域を確保し、画素トランジスタの配置の自由度が増すようにする。
　以下に、強電界領域の濃淡に関して第１５乃至第１８の実施の形態として説明するが、この第１５乃至第１８の実施の形態のいずれかの実施の形態と、上記した第１乃至第１４の実施の形態のいずれかを組み合わせることが可能である。
　＜第１５の実施の形態＞
　図２１は、本技術が適用された第１５の実施の形態における画素５０ｑの水平方向の断面図（平面図）である。
　第１５の実施の形態における画素５０ｑは、ＰＤ７１を囲む強電界領域が一部形成されていない構成とされている。図２１に示した画素５０ｑを参照するに、画素５０ｑに含まれるＰＤ７１－１に注目したとき、ＰＤ７１－１を囲む４辺のうち、２辺に強電界領域が形成され、他の２辺には形成されていない。
　この場合、ＰＤ７１－１の図中左側のＤＴＩ８２－１には、Ｐ型固相拡散層８３－１とＮ型固相拡散層８４－１が形成され、ＰＤ７１－１の図中右側のＤＴＩ８２－２には、Ｐ型固相拡散層８３－２とＮ型固相拡散層８４－２が形成されている。よって、ＰＤ７１－１の図中左辺と右辺には、それぞれ強電界領域が形成されている。
　一方ＰＤ７１－１の図中上側のＤＴＩ８２－１１には、Ｎ型固相拡散層８４－１１は形成されているが、Ｐ型固相拡散層８３は形成されていない。また、ＰＤ７１－１の図中下側のＤＴＩ８２－１２には、Ｎ型固相拡散層８４－１２は形成されているが、Ｐ型固相拡散層８３は形成されていない。よって、ＰＤ７１－１の図中上辺と下辺には、強電界領域は形成されていない。
　このように、強電界領域を形成していない辺を設けることで、その辺上にも画素トランジスタ（の一部）を配置することが可能となり、画素トランジスタを配置する領域を広め、画素トランジスタの配置に関する自由度を高めることができる。
　図２１では、１画素５０ｑに注目したとき、画素５０ｑの４辺のうちの２辺に、強電界領域（Ｐ型固相拡散層８３とＮ型固相拡散層８４が形成されている領域）が形成されている場合を示したが、１辺のみに強電界領域が形成されている場合や、３辺に強電界領域が形成されている場合なども、本技術の適用範囲である。
　例えば、図２２に示すように縦方向に配置されているＰＤ７１－３を含む画素５０ｑ－３とＰＤ７１－１を含む画素５０ｑ－１で、所定のトランジスタを共有する２画素共有の場合、共有画素とされている画素間の辺には強電界領域を形成せず、他の３辺には強電界領域を形成する構成としても良い。
　図２２に示した例ではＰＤ７１―３とＰＤ７１－１の間のＤＴＩ８２－１１には、Ｐ型固相拡散層８３が形成されていないＤＴＩ８２－１１とされ、このＤＴＩ８２－１１上や付近にも画素トランジスタを配置できるように構成されている。
　また、図２３に示すように、１画素５０ｑの辺の一部に、Ｐ型固相拡散層８３を形成しない構成とすることもできる。図２３のＡに示した例では、画素５０ｑの左辺と右辺の中央付近に、Ｐ型固相拡散層８３がない領域が形成されている。
　例えば、ＰＤ７１－１の左辺のＰ型固相拡散層８３－１は、中央部分に開口部分が形成されている。また、ＰＤ７１－１の右辺のＰ型固相拡散層８３－２にも、中央部分に開口部分が形成されている。このように、所定の辺に、Ｐ型固相拡散層８３が形成されていない部分（Ｐ型固相拡散層８３の開口部分）を設けても良い。
　また、図２３では、画素５０ｑの４辺のうちの２辺に、Ｐ型固相拡散層８３の形成されていない部分（開口部分）を形成した場合を示したが、４辺のうちの１辺、３辺、または４辺に、開口部分を形成しても良い。
　また、隣接する画素５０ｑ同士で、開口部分の位置が同一の位置、例えば、図２３のＡに示したように、辺の中央部分を開口部分としても良いし、隣接する画素５０ｑ同士で、開口部分が異なる位置、例えば、図２３のＢに示したように、ＰＤ７１－１の右辺のＰ型固相拡散層８３－２は、上側に開口部分が形成され、ＰＤ７１－２の左辺のＰ型固相拡散層８３－３は、下側に開口部分が形成されているといったように異なる位置に形成されていても良い。
　また、１辺に形成する開口部分の数は、１カ所でも良いし、複数箇所でもよい。また、１つの開口部分の大きさも、配置したいトランジスタの大きさなどにより適切に設定することができる。
　このように、ＤＴＩ８２の側壁に、Ｐ型固相拡散層８３を形成する領域と形成しない領域を設ける場合の強電界領域の製造の仕方について図２４、図２５を参照して説明する。
　工程Ｓ５１（図２４）において、ＤＴＩ８２を形成する基板が用意される。基板には、シリコン酸化膜２００が形成され、形成されていた溝には絶縁膜（絶縁材料）２０１が埋められる。シリコン酸化膜２００としては、例えば、LP-TEOSが堆積される。
　工程Ｓ５２において、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれる。この工程Ｓ５２により深い溝（ディープトレンチ）が形成される。このディープトレンチの形状は、平面形状では、例えば、図２１に示したような格子状となり、深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。
　工程Ｓ５３において、ウエハの全面に、ＡＬＤ（Atomic Layer Deposition）方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）２０２が堆積される。この工程Ｓ５３における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＰＳＧ膜２０２が形成される。ここでは、Ｐ（リン）が用いられているため、ＰＳＧ膜２０２は、Ｎ型の膜として成膜される。
　工程Ｓ５４において、熱拡散処理が実行される。工程Ｓ５４において、ウエハがアニールされることで、ＰＳＧ膜２０２とＳｉ基板７０が接触している領域では、ＰＳＧ膜２０２からＳｉ基板７０へ、Ｐ（リン）が固相拡散される。その結果、図２０の工程Ｓ５４に示したように、Ｎ型の不純物領域２０３が形成される。このＮ型の不純物領域２０３は、Ｎ型固相拡散層８４となる領域である。
　工程Ｓ５５において、ウエハ上のＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
　工程Ｓ５６（図２１）において、ウエハのディープトレンチの底面のシリコンがドライエッチングによりさらに掘り込まれる。
　工程Ｓ５７において、ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）２０４が堆積される。この工程Ｓ５４における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＢＳＧ膜２０４が形成される。ここでは、Ｂ（リン）が用いられているため、ＢＳＧ膜２０４は、Ｐ型の膜として成膜される。
　ＢＳＧ膜２０４は、後段の処理で熱拡散処理が実行されることで、Ｐ型の不純物領域となり、Ｐ型固相拡散層８３になる部分である。Ｐ型固相拡散層８３を形成する部分と形成しない部分を設ける場合、工程Ｓ５８乃至Ｓ６０の処理が行われた後、熱拡散処理が行われる。
　工程Ｓ５８以降においては、図中左側が、Ｐ型固相拡散層８３を形成する部分（辺）であり、図中右側が、Ｐ型固相拡散層８３を形成しない部分（辺）であるとして説明を続ける。
　工程Ｓ５８において、ウエハ全面に、レジスト２０５が塗布される。レジスト２０５は、ウエハの表面に成膜されるとともに、ディープトレンチ内に充填される。
　工程Ｓ５９において、Ｐ型固相拡散層８３を形成しない部分に該当する部分に塗布されているレジスト２０５が除去される。例えば、Ｐ型固相拡散層８３を形成しない部分に該当する部分に塗布されているレジスト２０５をマスクし、感光し、剥離することで、Ｐ型固相拡散層８３を形成しない部分に該当する部分に塗布されていたレジスト２０５が除去される。工程Ｓ５９においては、Ｐ型固相拡散層８３を形成したい部分に該当する部分のレジスト２０５を残すための処理が行われる。
　工程Ｓ６０において、ウエハのレジスト２０５の開口部（工程Ｓ５９でレジスト２０５が除去された部分）のＢＳＧ膜２０４が除去される。例えば、フッ酸を用いたウェットエッチングにより、ＢＳＧ膜２０４は除去される。ＢＳＧ膜２０４が除去された後、残っているレジスト２０５も剥離される。
　工程Ｓ６１において、熱拡散処理が実行される。工程Ｓ６１において、ウエハがアニールされることで、ＢＳＧ膜２０４とＳｉ基板７０が接触している領域では、ＢＳＧ膜２０４からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。その結果、図２５の工程Ｓ６１に示したように、Ｐ型の不純物領域２０６が形成される。このＰ型の不純物領域２０６は、Ｐ型固相拡散層８３となる領域である。
　また工程Ｓ６１においては、ＢＳＧ膜２０４が除去される。ＢＳＧ膜２０４の除去は、工程Ｓ６０と同じく、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
　工程Ｓ６２において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
　このようにして、図２１乃至図２３に示したようなＰ型固相拡散層８３が形成されている部分と形成されていない部分が混在する画素５０ｑが形成される。このようにして形成された画素５０ｑは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
　＜第１６の実施の形態＞
　図２６は、本技術が適用された第１６の実施の形態における画素５０ｒの平面図である。
　第１６の実施の形態における画素５０ｒは、ＰＤ７１を囲む強電界領域が一部薄くされている構成とされている。図２６に示した画素５０ｒを参照するに、画素５０ｒに含まれるＰＤ７１－１に注目したとき、ＰＤ７１－１を囲む４辺に強電界領域は形成されているが、上辺と下辺の２辺に形成されているＰ型固相拡散層８３が、左辺と右辺の２辺に形成されているＰ型固相拡散層８３よりも厚さが薄く形成されている。
　この場合、ＰＤ７１－１の図中左側のＤＴＩ８２－１には、Ｐ型固相拡散層８３－１とＮ型固相拡散層８４－１が形成され、ＰＤ７１－１の図中右側のＤＴＩ８２－２には、Ｐ型固相拡散層８３－２とＮ型固相拡散層８４－２が形成されている。よって、ＰＤ７１－１の図中左辺と右辺には、それぞれ強電界領域が形成されている。
　一方ＰＤ７１－１の図中上側のＤＴＩ８２－１１には、Ｐ型固相拡散層８３－１１とＮ型固相拡散層８４－１１が形成されているが、Ｐ型固相拡散層８３－１１の厚みは薄く形成されている。また、ＰＤ７１－１の図中下側のＤＴＩ８２－１２には、Ｐ型固相拡散層８３－１２とＮ型固相拡散層８４－１２が形成されているが、Ｐ型固相拡散層８３－１２の厚みは薄く形成されている。
　ＰＤ７１－１の４辺に形成されているＮ型固相拡散層８４－１、Ｎ型固相拡散層８４－２、Ｎ型固相拡散層８４－１１、Ｎ型固相拡散層８４－１２は、略同一の厚みで形成されている。
　ＰＤ７１－１の４辺に形成されているＰ型固相拡散層８３－１、Ｐ型固相拡散層８３－２、Ｐ型固相拡散層８３－１１、Ｐ型固相拡散層８３－１２のうち、Ｐ型固相拡散層８３－１とＰ型固相拡散層８３－２は、略同一の厚みで形成され、Ｐ型固相拡散層８３－１１とＰ型固相拡散層８３－１２は、略同一の厚みで形成されている。また、Ｐ型固相拡散層８３－１,８３－２の厚みよりも薄い厚みで、Ｐ型固相拡散層８３－１１,８３－１２が形成されている。
　なお、厚みが厚い、厚みが薄いとは、固相拡散層の幅が物理的な大きさとして厚いまたは薄いという意味もあるし、Ｐ型またはＮ型の不純物の濃度が濃い、薄いという意味もある。厚みが厚いとは、不純物濃度が濃いと言い換えることができ、厚みが薄いとは、不純物濃度が薄いと言い換えることができるとして、以下の説明を続ける。
　このように、強電界領域が薄い辺を設けることで、その辺上にも画素トランジスタ（の一部）を配置することが可能となり、画素トランジスタを配置する領域を広め、画素トランジスタの配置に関する自由度を高めることができる。
　図２６では、１画素５０ｒに注目したとき、画素５０ｒの４辺のうちの２辺が、強電界領域が薄く（Ｐ型固相拡散層８３が薄く）形成されている場合を示したが、強電界領域が薄い辺が１辺のみの場合や、３辺の場合なども、本技術の適用範囲である。
　例えば、図示はしないが、図２２に示した画素５０ｐと同じく、縦方向に配置されている画素５０ｒで、所定のトランジスタを共有する２画素共有の場合、共有画素とされている画素間の辺には、他の辺よりも薄い強電界領域を形成する構成としても良い。
　また、図２７に示すように、１画素５０ｒの辺の一部に、Ｐ型固相拡散層８３を薄く形成する構成とすることもできる。図２７のＡに示した例では、画素５０ｒの左辺と右辺の中央付近に、Ｐ型固相拡散層８３が薄く形成されている領域が設けられている。Ｐ型固相拡散層８３が薄く形成されている領域を、窪み部分と記述する。
　例えば、ＰＤ７１－１の左辺のＰ型固相拡散層８３－１は、中央部分に窪み部分が形成されている。また、ＰＤ７１－１の右辺のＰ型固相拡散層８３－２にも、中央部分に窪み部分が形成されている。このように、所定の辺に、Ｐ型固相拡散層８３が薄く形成されている部分（Ｐ型固相拡散層８３の窪み部分）を設けても良い。
　また、図２７では、画素５０ｒの４辺のうちの２辺に、Ｐ型固相拡散層８３が薄く形成されている部分（窪み部分）を形成した場合を示したが、４辺のうちの１辺、３辺、または４辺に、窪み部分を形成しても良い。
　また、隣接する画素５０ｒ同士で、窪み部分の位置が同一の位置、例えば、図２７のＡに示したように、辺の中央部分を窪み部分としても良いし、隣接する画素５０ｒ同士で、窪み部分が異なる位置、例えば、図２７のＢに示したように、ＰＤ７１－１の右辺のＰ型固相拡散層８３－２は、上側に窪み部分が形成され、ＰＤ７１－２の左辺のＰ型固相拡散層８３－３は、下側に窪み部分が形成されているといったように異なる位置に形成されていても良い。
　また、１辺に形成する窪み部分の数は、１カ所でも良いし、複数箇所でもよい。また、１つの窪み部分の大きさも、配置したいトランジスタの大きさなどにより適切に設定することができる。
　このように、ＤＴＩ８２の側壁に、Ｐ型固相拡散層８３を所定の厚さよりも薄く形成する領域と、所定の厚さで形成する領域を設ける場合の強電界領域の製造の仕方について図２８、図２９を参照して説明する。
　ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成した後、Ｐ型固相拡散層８３を形成する流れは、第１５の実施の形態の画素５０ｑを製造するときと同様の流れである。Ｎ型固相拡散層８４を形成するまでの処理は、第１５の実施の形態の画素５０ｑを製造するときと同様の流れであるため、その説明は省略する。
　図２４に示した工程Ｓ５１乃至Ｓ５６の処理が実行されることで、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４となる、Ｎ型の不純物領域２０３が形成される。Ｎ型の不純物領域２０３が形成されると、工程Ｓ１０１（図２８）において、ウエハ全面に、レジスト３０１が塗布される。レジスト３０１は、ウエハの表面に成膜されるとともに、ディープトレンチ内に充填される。
　工程Ｓ１０１以降においては、図中左側が、Ｐ型固相拡散層８３を所定の厚さで形成する部分（辺）であり、図中右側が、Ｐ型固相拡散層８３を所定の厚さよりも薄く形成する部分（辺）であるとして説明を続ける。
　工程Ｓ１０２において、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されているレジスト３０１が除去される。例えば、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されているレジスト３０１をマスクし、感光し、剥離することで、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されていたレジスト３０１が除去される。工程Ｓ５９においては、Ｐ型固相拡散層８３を形成したい部分に該当する部分のレジスト３０１を残すための処理が行われる。
　工程Ｓ１０３において、ウエハにＰ型のイオン、例えばＰ（リン）を用いた斜め方向からのイオンインプラが行われる。斜め方向からのインプラが行われることで、レジスト３０１が無い部分に、インプラによるダメージを与えることができる。図２８の工程Ｓ１０３のところに示したように、ディープトレンチの側面（図中右側の側面）と、底面にインプラダメージ層３０２（図中、ばつ印を記載した部分）が形成される。
　工程Ｓ１０４において、レジスト３０１が剥離され、ウエハの全面に、ＡＬＤが用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）３０３が堆積される。この工程Ｓ１０４における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面（インプラダメージ層３０２を含む側面）、およびディープトレンチの底面（インプラダメージ層３０２を含む底面）に、ＢＳＧ膜３０３が形成される。ここでは、Ｂ（リン）が用いられているため、ＢＳＧ膜２０４は、Ｐ型の膜として成膜される。
　工程Ｓ１０５（図２９）において、熱拡散処理が実行される。工程Ｓ１０５において、ウエハがアニールされることで、ＢＳＧ膜３０３とＳｉ基板７０が接触している領域では、ＢＳＧ膜３０３からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。このとき、インプラダメージ層３０２にも、Ｂ（ボロン）が固相拡散される。
　図２８の工程Ｓ１０５に示したように、Ｐ型の不純物領域３０４,３０５が形成される。Ｐ型の不純物領域３０５は、インプラダメージ層３０２に形成された領域である。Ｐ型の不純物領域３０４は、所定の厚さのＰ型固相拡散層８３となる領域であり、Ｐ型の不純物領域３０５は、所定の厚さよりも薄いＰ型固相拡散層８３となる領域である。
　工程Ｓ１０６において、ＢＳＧ膜３０３が除去される。ＢＳＧ膜３０３の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。ＢＳＧ膜３０３が除去されるとき、インプラダメージ層３０２も、エッチングされるため、図中右側に示したディープトレンチの側壁であり、固相拡散されたＳｉ基板７０もエッチングされる。すなわち、Ｐ型の不純物領域３０５の厚さが薄くなるように削られる。
　このようにして、Ｐ型固相拡散層８３の濃淡を作り分けることができる。
　工程Ｓ１０７において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
　このようにして、図２６、図２７に示したようなＰ型固相拡散層８３が、所定の厚みを有して形成されている部分と所定の厚みよりも薄く形成されている部分が混在する画素５０ｒが形成される。このようにして形成された画素５０ｒは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
　＜第１７の実施の形態＞
　図２６と図２７を参照して説明した第１６の実施の形態における画素５０ｒの他の製造工程について説明する。
　Ｐ型固相拡散層８３が、所定の厚みを有して形成されている部分と所定の厚みよりも薄く形成されている部分が混在する画素５０ｒを製造する場合、図３０に示すような製造工程により製造することもできる。
　この場合も、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成した後、Ｐ型固相拡散層８３を形成する流れは、第１５の実施の形態の画素５０ｑを製造するときと同様の流れであるため、Ｎ型固相拡散層８４を形成するまでの処理については、既に第１５の実施の形態の画素５０ｑを製造するときに説明したため、その説明は省略する。
　図２４に示した工程Ｓ５１乃至Ｓ５６の処理が実行されることで、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４となる、Ｎ型の不純物領域２０３が形成される。さらに、図２５の工程Ｓ５７乃至Ｓ６１が実行されることで、Ｐ型固相拡散層８３のうち所定の厚みを有して形成される部分に、Ｐ型の不純物領域２０６が形成される。
　図２５の工程Ｓ６１と同じ状態を、工程Ｓ１５１（図３０）に示す。工程Ｓ１５１において、熱拡散処理が実行されることで、Ｐ型の不純物領域２０６が形成される。このＰ型の不純物領域２０６は、所定の厚さで形成されるＰ型固相拡散層８３となる領域である。工程Ｓ１５１において、Ｐ型の不純物領域２０６が形成されると、ＢＳＧ膜２０４（図３０では不図示）が除去される。
　工程Ｓ１５２において、ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）３５１が堆積される。この工程Ｓ１５３における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面（Ｐ型の不純物領域２０６の側面）、およびディープトレンチの底面（Ｐ型の不純物領域２０６の底面）に、ＢＳＧ膜３５１が形成される。
　工程Ｓ１５３において、熱拡散処理が実行される。工程Ｓ１５３において、ウエハがアニールされることで、ＢＳＧ膜３５１とＳｉ基板７０が接触している領域では、ＢＳＧ膜３５１からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。このとき、既に形成されているＰ型の不純物領域２０６に対しても固相拡散が行われるため、このＰ型の不純物領域２０６の厚みは厚くなる（濃度が濃くなる）。
　このように、Ｐ型の固相拡散を２度行うことで、図３０の工程Ｓ１５３に示したように、Ｐ型の不純物領域３５２,３５３が形成される。Ｐ型の不純物領域３５２は、１回目のＰ型の不純物領域の形成処理にて、Ｐ型の不純物領域２０６が形成された領域である。Ｐ型の不純物領域３５２は、所定の厚さのＰ型固相拡散層８３となる領域であり、Ｐ型の不純物領域３５３は、所定の厚さよりも薄いＰ型固相拡散層８３となる領域である。
　工程Ｓ１５４において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
　このようにして、図２６、図２７に示したようなＰ型固相拡散層８３の厚さが、所定の厚さで形成されている部分と所定の厚さよりも薄く形成されている部分が混在する画素５０ｒが形成される。このようにして形成された画素５０ｒは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
　＜第１８の実施の形態＞
　図３１は、本技術が適用された第１８の実施の形態における画素５０ｓの平面図である。
　図２６、図２７を参照して説明した画素５０ｒは、ＰＤ７１を囲む強電界領域の一部が薄く形成されている実施の形態であった。具体的には、Ｐ型固相拡散層８３が薄く形成され、Ｎ型固相拡散層８４は、薄く形成されていない実施の形態であった。
　第１８の実施の形態における画素５０ｓは、ＰＤ７１を囲む強電界領域の一部が薄く形成されている点は、上記した画素５０ｒと同様であるが、その薄く形成されている部分は、Ｐ型固相拡散層８３とＮ型固相拡散層８４の両方の層が薄く形成されている点が異なる。
　第１８の実施の形態における画素５０ｓは、ＰＤ７１を囲む強電界領域が一部薄くされている構成とされている。図３１に示した画素５０ｓを参照するに、画素５０ｓに含まれるＰＤ７１－１に注目したとき、ＰＤ７１－１を囲む４辺に強電界領域は形成されているが、上辺と下辺の２辺に形成されているＰ型固相拡散層８３が、左辺と右辺の２辺に形成されているＰ型固相拡散層８３よりも厚さが薄く形成され、かつ上辺と下辺の２辺に形成されているＮ型固相拡散層８４が、左辺と右辺の２辺に形成されているＮ型固相拡散層８４よりも厚さが薄く形成されている。
　この場合、ＰＤ７１－１の図中左側のＤＴＩ８２－１には、Ｐ型固相拡散層８３－１とＮ型固相拡散層８４－１が形成され、ＰＤ７１－１の図中右側のＤＴＩ８２－２には、Ｐ型固相拡散層８３－２とＮ型固相拡散層８４－２が形成されている。よって、ＰＤ７１－１の図中左辺と右辺には、それぞれ強電界領域が形成されている。
　またＰＤ７１－１の図中上側のＤＴＩ８２－１１には、Ｐ型固相拡散層８３－１１とＮ型固相拡散層８４－１１が形成されているが、Ｐ型固相拡散層８３－１１とＮ型固相拡散層８４－１１の厚みは薄く形成されている。また、ＰＤ７１－１の図中下側のＤＴＩ８２－１２には、Ｐ型固相拡散層８３－１２とＮ型固相拡散層８４－１２が形成されているが、Ｐ型固相拡散層８３－１２とＮ型固相拡散層８４－１２の厚みは薄く形成されている。
　ＰＤ７１－１の４辺に形成されているＰ型固相拡散層８３－１、Ｐ型固相拡散層８３－２、Ｐ型固相拡散層８３－１１、Ｐ型固相拡散層８３－１２のうち、Ｐ型固相拡散層８３－１とＰ型固相拡散層８３－２は、略同一の厚みで形成され、Ｐ型固相拡散層８３－１１とＰ型固相拡散層８３－１２は、略同一の厚みで形成されている。また、Ｐ型固相拡散層８３－１,８３－２の厚みよりも薄い厚みで、Ｐ型固相拡散層８３－１１,８３－１２が形成されている。
　ＰＤ７１－１の４辺に形成されているＮ型固相拡散層８４－１、Ｎ型固相拡散層８４－２、Ｎ型固相拡散層８４－１１、Ｎ型固相拡散層８４－１２のうち、Ｎ型固相拡散層８４－１とＮ型固相拡散層８４－２は、略同一の厚みで形成され、Ｎ型固相拡散層８４－１１とＮ型固相拡散層８４－１２は、略同一の厚みで形成されている。また、Ｎ型固相拡散層８４－１,８４－２の厚みよりも薄い厚みで、Ｎ型固相拡散層８４－１１,８４－１２が形成されている。
　このように、強電界領域が薄い辺を設けることで、その辺上にも画素トランジスタ（の一部）を配置することが可能となり、画素トランジスタを配置する領域を広め、画素トランジスタの配置に関する自由度を高めることができる。
　図３１では、１画素５０ｓに注目したとき、画素５０ｓの４辺のうちの２辺が、強電界領域が薄く（Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く）形成されている場合を示したが、強電界領域が薄い辺が１辺のみの場合や、３辺の場合なども、本技術の適用範囲である。
　例えば、図示はしないが、図２２に示した画素５０ｐと同じく、縦方向に配置されている画素５０ｓで、所定のトランジスタを共有する２画素共有の場合、共有画素とされている画素間の辺には、他の辺よりも薄い強電界領域を形成する構成としても良い。
　また、図３２に示すように、１画素５０ｓの辺の一部に、Ｐ型固相拡散層８３とＮ型固相拡散層８４を薄く形成する構成とすることもできる。図３２に示した例では、画素５０ｓの左辺と右辺の中央付近に、Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている領域が設けられている。Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている領域を、窪み部分と記述する。
　例えば、ＰＤ７１－１の左辺のＰ型固相拡散層８３－１とＮ型固相拡散層８４－１は、中央部分に窪み部分が形成されている。また、ＰＤ７１－１の右辺のＰ型固相拡散層８３－２とＮ型固相拡散層８４－２にも、中央部分に窪み部分が形成されている。このように、所定の辺に、Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている部分（Ｐ型固相拡散層８３とＮ型固相拡散層８４の窪み部分）を設けても良い。
　また、図３２では、画素５０ｓの４辺のうちの２辺に、Ｐ型固相拡散層８３とＮ型固相拡散層８４が薄く形成されている部分（窪み部分）を形成した場合を示したが、４辺のうちの１辺、３辺、または４辺に、窪み部分を形成しても良い。
　１辺に形成する窪み部分の数は、１カ所でも良いし、複数箇所でもよい。また、１つの窪み部分の大きさも、配置したいトランジスタの大きさなどにより適切に設定することができる。
　このように、ＤＴＩ８２の側壁に、Ｐ型固相拡散層８３とＮ型固相拡散層８４を所定の厚さよりも薄く形成する領域と、所定の厚さで形成する領域を設ける場合の強電界領域の製造の仕方について図３３乃至図３５を参照して説明する。
　この場合も、ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成した後、Ｐ型固相拡散層８３を形成する流れは、第１５の実施の形態の画素５０ｑを製造するときと同様の流れである。ＤＴＩ８２の側面に、Ｎ型固相拡散層８４を形成するとき、２回のＮ型の固相拡散が行われ、その後、Ｐ型固相拡散層８３を形成するとき、２回のＰ型の固相拡散が行われる。
　工程Ｓ２０１（図３３）乃至Ｓ２０３は、図２４の工程Ｓ５１乃至Ｓ５３と同じ処理を含む工程である。すなわち工程Ｓ２０１において、ＤＴＩ８２を形成する基板が用意される。基板には、シリコン酸化膜２００が形成され、形成されていた溝には絶縁膜（絶縁材料）２０１が埋められる。シリコン酸化膜２００としては、例えば、LP-TEOSが堆積される。
　工程Ｓ２０２において、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれる。この工程Ｓ１０２により深い溝（ディープトレンチ）が形成される。
　工程Ｓ２０３において、ウエハの全面に、ＡＬＤ方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）２０２が堆積される。ここでは、Ｐ（リン）が用いられているため、ＰＳＧ膜２０２は、Ｎ型の膜として成膜される。
　工程Ｓ２０４において、所定の厚さでＮ型固相拡散層８４を形成したい部分に該当する部分のレジスト４０１を残すための処理が行われる。工程Ｓ２０４以降においては、図中左側が、Ｎ型固相拡散層８４とＰ型固相拡散層８３を所定の厚さで形成する部分（辺）であり、図中右側が、Ｎ型固相拡散層８４とＰ型固相拡散層８３を所定の厚さよりも薄く形成する部分（辺）であるとして説明を続ける。
　図３３の工程Ｓ２０４では、レジスト４０１が残された状態を示しているが、例えば、図２８の工程Ｓ１０１,Ｓ１０２と同等の工程が行われることで、所定の厚さでＮ型固相拡散層８４を形成したい部分に該当する部分のレジスト４０１が残されている。
　ウエハ全面に、レジスト４０１が塗布され、レジスト４０１をマスクし、感光し、剥離することで、Ｎ型固相拡散層８４を薄く形成する部分に該当する部分に塗布されていたレジスト４０１が除去されることで、所定の厚さでＮ型固相拡散層８４を形成したい部分に該当する部分のレジスト４０１が残される。
　また工程Ｓ２０４においては、レジスト４０１で覆われている部分以外のＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。この処理により、レジスト４０１で覆われているＰＳＧ膜２０２以外のＰＳＧ膜２０２が除去される。
　工程Ｓ２０５において、レジスト４０１が除去され、熱拡散処理が実行されることで、ＰＳＧ膜２０２とＳｉ基板７０が接触している領域では、ＰＳＧ膜２０２からＳｉ基板７０へ、Ｐ（リン）が固相拡散され、Ｎ型の不純物領域２０３が形成される。このＮ型の不純物領域２０３は、所定の厚さのＮ型固相拡散層８４となる領域である。
　工程Ｓ２０６（図３４）において、ウエハ上に残っているＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。
　工程Ｓ２０７において、ウエハの全面に、ＡＬＤ方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）４０２が堆積される。
　工程Ｓ２０８において、熱拡散処理が実行されることで、ＰＳＧ膜４０３とＳｉ基板７０が接触している領域では、ＰＳＧ膜４０３からＳｉ基板７０へ、Ｐ（リン）が固相拡散される。このとき、既に形成されているＮ型の不純物領域２０３に対しても固相拡散が行われるため、このＮ型の不純物領域２０３の厚みは厚くなる（濃度が濃くなる）。
　このように、Ｎ型の固相拡散を２度行うことで、図３４の工程Ｓ２０８に示したように、Ｎ型の不純物領域４０３,４０４が形成される。Ｎ型の不純物領域４０３は、１回目のＮ型の不純物領域の形成処理にて、Ｎ型の不純物領域２０３が形成された領域である。Ｎ型の不純物領域４０３は、所定の厚さのＮ型固相拡散層８４となる領域であり、Ｎ型の不純物領域４０４は、所定の厚さよりも薄いＮ型固相拡散層８４となる領域である。
　次に、Ｐ型固相拡散層８３となる部分が形成される。Ｐ型固相拡散層８３も、２回のＰ型の固相拡散が実行されることで形成される。この２回の固相拡散を行うことで、Ｐ型固相拡散層８３を形成する処理は、図３０を参照して説明した場合と同様に行うことができる。
　工程Ｓ２１０において、ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）４１２が堆積される。また、工程Ｓ２１０において、所定の厚さでＰ型固相拡散層８３を形成したい部分に該当する部分のレジスト４１１を残すための処理が行われる。
　図３３の工程Ｓ２１０では、レジスト４１１が残された状態を示しているが、例えば、工程Ｓ２０４と同じく、ウエハ全面に、レジスト４１１が塗布され、レジスト４１１をマスクし、感光し、剥離することで、Ｐ型固相拡散層８３を薄く形成する部分に該当する部分に塗布されていたレジスト４１１が除去されることで、所定の厚さでＰ型固相拡散層８３を形成したい部分に該当する部分のレジスト４１１が残される。
　工程Ｓ２１１（図３５）において、レジスト４１１で覆われていない部分のＢＳＧ膜４１２が除去される。ＢＳＧ膜４１２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。この処理により、レジスト４１１で覆われている部分のＢＳＧ膜４１２以外のＢＳＧ膜４１２は除去される。
　工程Ｓ２１２において、熱拡散処理が実行されることで、Ｐ型の不純物領域４１３が形成される。このＰ型の不純物領域４１３は、所定の厚さで形成されるＰ型固相拡散層８３となる領域である。工程Ｓ２１２において、Ｐ型の不純物領域４１３が形成されると、ＢＳＧ膜４１２が除去される。
　工程Ｓ２１３において、２度目のＰ型の不純物領域の形成が行われる。ウエハの全面に、ＡＬＤ方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）４１４が堆積される。そして、工程Ｓ２１４において、熱拡散処理が実行される。このとき、既に形成されているＰ型の不純物領域４１３に対しても固相拡散が行われるため、このＰ型の不純物領域４１３の厚みは厚くなる（濃度が濃くなる）。
　このように、Ｐ型の固相拡散を２度行うことで、Ｐ型の不純物領域４１５,４１６が形成される。Ｐ型の不純物領域４１５は、１回目のＰ型の不純物領域の形成処理にて、Ｐ型の不純物領域４１３が形成された領域である。Ｐ型の不純物領域４１５は、所定の厚さのＰ型固相拡散層８３となる領域であり、Ｐ型の不純物領域４１６は、所定の厚さよりも薄いＰ型固相拡散層８３となる領域である。
　工程Ｓ２１５において、トレンチ内に、充填材８６として、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。
　このようにして、図３１、図３２に示したようなＰ型固相拡散層８３とＮ型固相拡散層８４に窪み部分が形成されている画素５０ｓが形成される。このようにして形成された画素５０ｓは、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５と接しない構成とすることができ、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。また、トランジスタの配置領域を大きくすることができ、トランジスタの配置に関する自由度を高めることができる。
　＜内視鏡手術システムへの応用例＞
　また、例えば、本開示に係る技術（本技術）は、内視鏡手術システムに適用されてもよい。
　図３６は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図３６では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図３７は、図３６に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　＜移動体への応用例＞
　また、例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３９は、撮像部１２０３１の設置位置の例を示す図である。
　図３９では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　本技術は以下のような構成も取ることができる。
（１）
　光電変換を行う光電変換部と、
　半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
　前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
　を備え、
　前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
　固体撮像装置。
（２）
　前記光電変換部を囲む４辺のうちの少なくとも１辺に、前記ＰＮ接合領域が形成され、残りの辺には、前記Ｐ型領域は形成されていない
　前記（１）に記載の固体撮像装置。
（３）
　前記光電変換部を囲む４辺のうちの少なくとも１辺は、前記ＰＮ接合領域を形成する前記Ｐ型領域が、他のＰ型領域の厚さよりも薄く形成されている
　前記（１）に記載の固体撮像装置。
（４）
　前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域を形成する前記Ｐ型領域の厚さがが、他のＰ型領域の厚さよりも薄く形成されている
　前記（１）に記載の固体撮像装置。
（５）
　前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域が、他のＰＮ接合領域の厚さよりも薄く形成されている
　前記（１）に記載の固体撮像装置。
（６）
　前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
　前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
　固体撮像装置が搭載された電子機器において、
　前記固体撮像装置は、
　光電変換を行う光電変換部と、
　半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
　前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
　を備え、
　前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
　電子機器。
　１０　撮像装置，　１１　レンズ群，　１２　撮像素子，　１３　ＤＳＰ回路，　１４　フレームメモリ，　１５　表示部，　１６　記録部，　１７　操作系，　１８　電源系，　１９　バスライン，　２０　ＣＰＵ，　３１　画素，　３３　垂直信号線，　４１　画素アレイ部，　４２　垂直駆動部，　４３　カラム処理部，　４４　水平駆動部，　４５　システム制御部，　４６　画素駆動線，　４７　垂直信号線，　４８　信号処理部，　４９　データ格納部，　５０　画素，　７０　Ｓｉ基板，　７２　Ｐ型領域，　７３　平坦化膜，　７４　遮光膜，　７５　裏面Ｓｉ界面，　７７　アクティブ領域，　７９　配線層，　８０　転送トランジスタ，　８１　縦型トランジスタトレンチ，　８３　Ｐ型固相拡散層，　８４　Ｎ型固相拡散層，　８５　側壁膜，　８６　充填材，　９２　リセットトランジスタ，　９３　増幅トランジスタ，　９４　選択トランジスタ，　１０１　膜，　１２１　Ｐ型領域，　１２２　Ｎ型領域，　１３１　MOSキャパシタ，　１５１　ウェルコンタクト部，　１５２　コンタクト，　１５３　Ｃｕ配線，　２００　シリコン酸化膜，　２０１　絶縁膜，　２０２　ＰＳＧ膜，　２０３　不純物領域，　２０４　ＢＳＧ膜，　２０５　レジスト，　２０６　不純物領域，　３０１　レジスト，　３０２　インプラダメージ層，　３０３　ＢＳＧ膜

Claims (7)

  1. 　光電変換を行う光電変換部と、
    　半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
    　前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
    　を備え、
    　前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
    　固体撮像装置。
  2. 　前記光電変換部を囲む４辺のうちの少なくとも１辺に、前記ＰＮ接合領域が形成され、残りの辺には、前記Ｐ型領域は形成されていない
    　請求項１に記載の固体撮像装置。
  3. 　前記光電変換部を囲む４辺のうちの少なくとも１辺は、前記ＰＮ接合領域を形成する前記Ｐ型領域が、他のＰ型領域の厚さよりも薄く形成されている
    　請求項１に記載の固体撮像装置。
  4. 　前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域を形成する前記Ｐ型領域の厚さがが、他のＰ型領域の厚さよりも薄く形成されている
    　請求項１に記載の固体撮像装置。
  5. 　前記光電変換部を囲む辺の一部は、前記ＰＮ接合領域が、他のＰＮ接合領域の厚さよりも薄く形成されている
    　請求項１に記載の固体撮像装置。
  6. 　前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
    　請求項１に記載の固体撮像装置。
  7. 　固体撮像装置が搭載された電子機器において、
    　前記固体撮像装置は、
    　光電変換を行う光電変換部と、
    　半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
    　前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
    　を備え、
    　前記光電変換部を囲む辺の一部に、前記Ｐ型領域が形成されていない領域、またはＰ型領域が薄く形成されている領域を含む
    　電子機器。
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