KR20150094489A - 고체 촬상 장치 - Google Patents

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Abstract

실시 형태에 따르면, 복수의 화소와 소자 분리부를 갖는 고체 촬상 장치가 제공된다. 복수의 화소는, 반도체 기판에 배치되어 있다. 복수의 화소 각각은, 신호 축적부를 갖는다. 소자 분리부는, 반도체 기판에 있어서의 복수의 화소를 서로 전기적으로 분리한다. 소자 분리부는, DTI(Deep Trench Isolation)형이다. 복수의 화소 각각에 있어서의 신호 축적부는, 제1 반도체 영역과 제2 반도체 영역을 갖는다. 제1 반도체 영역은, 소자 분리부에 있어서의 신호 축적부측의 측벽을 덮는다. 제1 반도체 영역은 제1 도전형이다. 제2 반도체 영역은, 반도체 기판에 있어서의 표면보다 깊은 위치로부터 깊이 방향으로 종형으로 배치됨과 함께 제1 반도체 영역을 따라 판 형상으로 연장되어 있다. 제2 반도체 영역은 제2 도전형이다. 제2 도전형은, 제1 도전형과 반대 도전형이다.

Description

고체 촬상 장치{SOLID-STATE IMAGING DEVICE}
본 출원은 2014년 2월 10일에 출원된 일본 특허 출원 번호 제2014-023604호의 우선권의 이익을 향수하고, 그 일본 특허 출원의 전체 내용은 본 출원에서 원용된다.
본 실시 형태는, 고체 촬상 장치에 관한 것이다.
CMOS 센서를 비롯한 고체 촬상 장치는, 현재, 디지털 스틸 카메라나 비디오 무비, 또한 감시 카메라 등 다양한 용도로 사용되고 있다. 디지털 카메라, 비디오 무비, 감시 카메라 등의 응용에 있어서는, 다음과 같은 촬상 특성이 요구된다. 즉, 어두운 피사체를 촬상하고 있을 때 높은 S/N비로 촬상할 수 있는 것, 나아가 충분히 밝은 피사체를 촬상할 때도 화상의 출력 분해능을 갖는 것이다. 이와 같이, 어두운 피사체를 촬상하고 있을 때의 S/N비가 양호하고, 게다가 밝은 피사체를 촬상할 수 있으면, 소위 다이내믹 레인지가 넓은 화상을 촬상할 수 있어, 사람의 눈으로 본 것과 마찬가지로 자연스러운 재현을 실현할 수 있다는 이점이 있다. 그러나 최근에는, 촬상 광학계 사이즈의 축소 요구가 강하고, 한편으로 높은 해상도에 대한 요구도 동시에 높아지고 있어, 화소 사이즈가 축소되는 경향이 있기 때문에, 상술한 바와 같은 넓은 다이내믹 레인지를 갖는 화상을 얻는 것이 곤란해지고 있다. 그 사정을 이하에 설명한다.
즉, 각 화소의 면적을 축소하면, 그에 수반하여 화소 내부의 광전 변환에 의해 발생한 신호 전하를 축적하는 포토 다이오드의 면적도 동시에 축소되지만, 포토 다이오드에 축적할 수 있는 신호 전하량의 상한은 개략 포토 다이오드의 면적에 비례하므로, 화소의 면적을 축소하면 포토 다이오드에 축적할 수 있는 신호 전하수의 상한, 즉 포화 전자수가, 그와 동시에 감소되어 버리게 된다. 그 경우, 포화 전자수를 초과하는 신호에 대해서는 화상 정보를 얻을 수 없으므로, 촬상할 수 있는 피사체의 밝기에 한계가 발생하고, 그로 인해 넓은 다이내믹 레인지를 갖는 화상을 얻는 것이 곤란해진다.
또한, 각 화소의 면적을 축소할 때는 다음과 같은 문제가 발생할 수 있다. 즉, 화소의 면적이 축소되면 화소에 배치되는 출력 회로를 구성하는 MOS 트랜지스터의 사이즈도 동시에 축소되어 버린다. 그러나 화소의 출력 회로를 구성하는 MOS 트랜지스터, 예를 들어 출력 회로로 되는 소스 폴로워 회로를 구성하는 증폭 트랜지스터의 사이즈가 축소되면, 거기에서 발생하는 1/f 잡음 또는 RTA(Random Telegraph Signal) 잡음이 커져 버린다. 그렇게 되면, 어두운 피사체를 촬상하고 있어서 신호 전하량이 적을 때는, 이들 잡음에 대한 S/N비가 저하되어 버리므로, 그 경우, 재생 화상은 잡음이 많은 저화질의 화상으로 되어 버릴 가능성이 있다.
또한, 각 화소의 면적을 축소할 때는 다음과 같은 문제가 발생할 수 있다. 즉, 각 화소의 면적이 작아지면, 화소에 입사하는 광이 인접하는 화소로 새어 들어가기 쉬워져 버리지만, 통상 인접하는 화소에서는 다른 색 신호를 취득하는 색 필터가 배치되어 있으므로, 그 경우에는 혼색이 커져 버릴 가능성이 있다. 또한, 가령 입사광이 인접 화소로 누출되지 않았다고 하더라도, 화소를 구성하는 반도체 영역 중, 화소와 화소의 경계에 가까운 부분에서 광 전자가 발생하면, 열 확산 등에 의해 광 전자가 인접하는 화소로 새어 들어가 버리기 때문에, 마찬가지 이유로 혼색이 증가되어 버릴 가능성이 있다. 혼색이 크면, 색의 재현성이 저하되기 때문에, 재생 화면 상에서 채도가 높은 화상을 얻는 것이 곤란해진다.
본 발명이 해결하려고 하는 과제는, 각 화소의 평면 방향의 면적을 미세화하면서, 충분한 포화 전하량을 유지할 수 있고, 암시(暗時)의 노이즈의 증가를 억제할 수 있으며, 나아가 혼색의 증가를 방지하는 것이 가능한 고체 촬상 장치를 제공하는 데 있다.
일 실시 형태의 고체 촬상 장치는, 반도체 기판에 배치되어, 신호 축적부를 각각 갖는 복수의 화소와, 상기 반도체 기판에 있어서의 상기 복수의 화소를 서로 전기적으로 분리하는 DTI(Deep Trench Isolation)형의 소자 분리부를 구비하고,
상기 복수의 화소 각각에 있어서의 상기 신호 축적부는,
상기 소자 분리부에 있어서의 상기 신호 축적부측의 측벽을 덮는 제1 도전형의 제1 반도체 영역과, 상기 반도체 기판에 있어서의 표면보다 깊은 위치로부터 깊이 방향으로 종형(vertical type)으로 배치됨과 함께 상기 제1 반도체 영역을 따라 판 형상으로 연장된 상기 제1 도전형과 반대 도전형인 제2 도전형의 제2 반도체 영역을 갖는다.
상기 구성의 개체 촬상 장치에 따르면, 각 화소의 평면 방향의 면적을 미세화하면서, 충분한 포화 전하량을 유지할 수 있고, 암시의 노이즈의 증가를 억제할 수 있으며, 나아가 혼색의 증가를 방지하는 것이 가능하다.
도 1은 제1 실시 형태에 따른 고체 촬상 장치를 적용한 촬상 시스템의 구성을 도시하는 도면.
도 2는 제1 실시 형태에 따른 고체 촬상 장치를 적용한 촬상 시스템의 구성을 도시하는 도면.
도 3은 제1 실시 형태에 따른 고체 촬상 장치의 회로 구성을 도시하는 도면.
도 4a는 제1 실시 형태에 따른 고체 촬상 장치의 레이아웃 구성을 도시하는 도면.
도 4b는 제1 실시 형태에 따른 고체 촬상 장치의 단면 구성을 도시하는 도면.
도 5는 제1 실시 형태에 있어서의 화소의 구성을 도시하는 도면.
도 6a 및 도 6b는 제1 실시 형태에 있어서의 화소의 구성을 도시하는 도면.
도 7a 및 도 7b는 제1 실시 형태에 있어서의 화소의 구성을 도시하는 도면.
도 8은 제1 실시 형태에 있어서의 화소의 구성을 도시하는 도면.
도 9a 및 도 9b는 제1 실시 형태에 있어서의 화소의 동작을 도시하는 도면.
도 10a 및 도 10b는 제1 실시 형태에 있어서의 소자 분리부의 다른 구성예를 도시하는 도면.
도 11은 제1 실시 형태에 있어서의 소자 분리부의 외주 부분에 형성되는 반도체 영역의 다른 구성예를 도시하는 도면.
도 12a 및 도 12b는 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 13은 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 14a 내지 도 14d는 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 15a 내지 도 15d는 제1 실시 형태의 변형예에 따른 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 16a 및 도 16b는 제1 실시 형태의 다른 변형예에 있어서의 화소의 구성을 도시하는 도면.
도 17a 및 도 17b는 제1 실시 형태의 다른 변형예에 있어서의 화소의 동작을 도시하는 도면.
도 18a 및 도 18b는 제1 실시 형태의 다른 변형예에 있어서의 화소의 구성을 도시하는 도면.
도 19a 및 도 19b는 제1 실시 형태의 다른 변형예에 있어서의 화소의 동작을 도시하는 도면.
도 20a 및 도 20b는 제1 실시 형태의 다른 변형예에 있어서의 화소의 구성을 도시하는 도면.
도 21은 제2 실시 형태에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 22는 제2 실시 형태에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 23은 제2 실시 형태에 따른 고체 촬상 장치의 다른 구성을 도시하는 도면.
도 24는 제2 실시 형태의 변형예에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 25는 제2 실시 형태의 변형예에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 26은 제2 실시 형태의 다른 변형예에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 27은 제2 실시 형태의 다른 변형예에 따른 고체 촬상 장치의 구성을 도시하는 도면.
도 28은 제1 실시 형태 및 제2 실시 형태에 있어서의 각 화소마다 기판 콘택트를 배치한 경우의 평면 구성을 도시하는 도면.
도 29는 제1 실시 형태 및 제2 실시 형태의 변형예에 있어서의 소자 분리부의 구성을 도시하는 도면.
도 30은 제1 실시 형태 및 제2 실시 형태의 변형예에 있어서의 복수 화소에 대해 1개의 기판 콘택트를 배치한 경우의 평면 구성을 도시하는 도면.
도 31은 제1 실시 형태 및 제2 실시 형태의 다른 변형예에 있어서의 소자 분리부의 구성을 도시하는 도면.
실시 형태에 따르면, 복수의 화소와 소자 분리부를 갖는 고체 촬상 장치가 제공된다. 복수의 화소는, 반도체 기판에 배치되어 있다. 복수의 화소 각각은, 신호 축적부를 갖는다. 소자 분리부는, 반도체 기판에 있어서의 복수의 화소를 서로 전기적으로 분리한다. 소자 분리부는, DTI(Deep Trench Isolation)형이다. 복수의 화소 각각에 있어서의 신호 축적부는, 제1 반도체 영역과 제2 반도체 영역을 갖는다. 제1 반도체 영역은, 소자 분리부에 있어서의 신호 축적부측의 측벽을 덮는다. 제1 반도체 영역은, 제1 도전형이다. 제2 반도체 영역은, 반도체 기판에 있어서의 표면보다 깊은 위치로부터 깊이 방향으로 종형으로 배치됨과 함께 제1 반도체 영역을 따라 판 형상으로 연장되어 있다. 제2 반도체 영역은, 제2 도전형이다. 제2 도전형은, 제1 도전형과 반대 도전형이다.
이하에 첨부 도면을 참조하여, 실시 형태에 따른 고체 촬상 장치를 상세히 설명한다. 또한, 이 실시 형태에 의해 본 발명이 한정되는 것은 아니다.
(제1 실시 형태)
제1 실시 형태에 따른 고체 촬상 장치에 대하여 설명한다. 고체 촬상 장치는, 예를 들어 도 1 및 도 2에 도시하는 촬상 시스템에 적용된다. 도 1 및 도 2는 촬상 시스템의 개략 구성을 도시하는 도면이다. 도 1에서는, 광축을 OP로 나타내고 있다.
촬상 시스템(1)은 예를 들어 디지털 카메라, 디지털 비디오 카메라 등이어도 되고, 카메라 모듈이 전자 기기에 적용된 것(예를 들어 카메라가 달린 휴대 단말기 등)이어도 된다. 촬상 시스템(1)은 도 2에 도시한 바와 같이, 촬상부(2) 및 후단 처리부(3)를 구비한다. 촬상부(2)는 예를 들어 카메라 모듈이다. 촬상부(2)는 촬상 광학계(4) 및 고체 촬상 장치(5)를 갖는다. 후단 처리부(3)는 ISP(Image Signal Processor)(6), 기억부(7) 및 표시부(8)를 갖는다.
촬상 광학계(4)는 촬영 렌즈(47), 하프 미러(43), 메카니컬 셔터(46), 렌즈(44), 프리즘(45) 및 파인더(48)를 갖는다. 촬영 렌즈(47)는 촬영 렌즈(47a, 47b), 조리개(도시하지 않음) 및 렌즈 구동 기구(47c)를 갖는다. 조리개는 촬영 렌즈(47a)와 촬영 렌즈(47b) 사이에 배치되어, 촬영 렌즈(47b)로 유도되는 광량을 조절한다. 또한, 도 1에서는, 촬영 렌즈(47)가 2매의 촬영 렌즈(47a, 47b)를 갖는 경우가 예시적으로 나타나 있지만, 촬영 렌즈(47)는 다수매의 촬영 렌즈를 가져도 된다.
고체 촬상 장치(5)는 촬영 렌즈(47)의 예정 결상면에 배치되어 있다. 예를 들어, 촬영 렌즈(47)는 입사된 광을 굴절시켜서, 하프 미러(43) 및 메카니컬 셔터(46)를 경유하여 고체 촬상 장치(5)의 촬상면으로 유도하여, 고체 촬상 장치(5)의 촬상면(촬상 영역 IR)에 피사체의 상(像)을 형성한다. 고체 촬상 장치(5)는 피사체상에 따른 화상 신호를 생성한다.
고체 촬상 장치(5)는 도 3에 도시한 바와 같이, 이미지 센서(10) 및 신호 처리 회로(11)를 갖는다. 도 3은 고체 촬상 장치의 회로 구성을 도시하는 도면이다. 이미지 센서(10)는 예를 들어 CMOS 이미지 센서여도 되고, 그 외의 증폭형 고체 촬상 소자여도 된다. 이미지 센서(10)는 화소 배열(12), 수직 시프트 레지스터(13), 타이밍 제어부(15), 상관 이중 샘플링부(CDS)(16), 아날로그/디지털 변환부(ADC)(17) 및 라인 메모리(18)를 갖는다.
화소 배열(12)에서는, 복수의 화소 P가 2차원적으로 배열되어 있다. 예를 들어, 도 4a에서는, 화소 배열(12)에 있어서의, 2행×2열의 화소 P(1,1) 내지 P(2,2)의 배열에 대하여 예시되어 있다. 도 4a는 고체 촬상 장치(5)에 있어서의 복수의 화소 P의 레이아웃 구성을 도시하는 도면이다. 이하에서는, 반도체 기판의 표면에 수직인 방향을 z 방향이라 하고, z 방향에 직교하는 면 내에서 서로 수직한2 방향을 x 방향 및 y 방향이라 한다. x 방향은 화소 배열(12)의 열을 따른 방향이다. y 방향은, 화소 배열(12)의 행을 따른 방향이다.
이때, 화소 배열(12)의 면적이 소정의 면적으로 제한되고 있는 경우, 화소 배열(12)의 화소수를 늘려서 해상도를 향상시키기 위해서는, 각 화소 P의 평면 방향의 면적을 미세화할 필요가 있다. 예를 들어, 각 화소 P의 x 방향의 폭 Wx를 축소하거나, y 방향의 폭 Wy를 축소하거나, 또는 x 방향의 폭 Wx 및 y 방향의 폭 Wy의 양자를 축소하여, 각 화소 P의 평면 방향의 면적을 미세화한다.
가령, 포토 다이오드에서 발생한 신호 전하를 축적하는 신호 축적부가 평면형을 포함하고 있는 경우, 신호 축적부에 있어서, 반도체 기판의 표면 근방에 반도체 기판의 표면을 따른 제2 도전형(예를 들어, N형)의 반도체 영역이 형성되고, 그 반도체 영역과 하지(下地)의 제1 도전형(예를 들어, P형)의 반도체 영역 사이에서 PN 접합 구조가 형성된다. 이 PN 접합 구조는, 반도체 기판의 표면을 따른 PN 접합 계면을 갖기 때문에, 각 화소 P의 평면 방향의 면적을 미세화하면, 각 화소 P에 있어서의 PN 접합 계면의 면적도 저감된다. 이에 의해, PN 접합 구조를 등가적으로 용량 소자라고 간주한 경우, 등가적인 용량 소자의 전극 면적이 저감되어 PN 접합 구조의 용량값이 저감되므로, 각 화소 P의 신호 축적부 PD에서 축적 가능한 전하량이 저감되어 신호 축적부 PD의 감도가 저하될 가능성이 있다.
따라서, 제1 실시 형태에서는, 고체 촬상 장치(5)에 있어서, 각 화소의 신호 축적부 PD(PN 접합 구조)를 종형으로 구성함과 함께 깊이 방향(z 방향)의 PN 접합 계면의 면적을 확보함으로써, 각 화소의 평면 방향의 면적을 미세화하면서 신호 축적부 PD에서 축적할 수 있는 최대 축적 전하량(예를 들어, 최대 축적 전자수)을 향상시키는 것을 목표로 한다.
구체적으로는, 고체 촬상 장치(5)는 도 4b에 도시한 바와 같이, 이면 조사형을 포함한다. 도 4b는 도 4a의 A-A'선으로 자른 경우에 있어서의 단면을 도시하는 도면이다. 즉, 고체 촬상 장치(5)에서는, 각 화소 P에 있어서, 반도체 기판 SB의 이면 SBb측에, 마이크로 렌즈 ML 및 컬러 필터 CF가 배치되고, 반도체 기판 SB 내에 신호 축적부 PD가 배치된다. 이때, 신호 축적부 PD는, 종형으로 구성되어 있다. 이에 의해, 고체 촬상 장치(5)는 반도체 기판 SB의 이면 SBb측으로부터 입사된 광에 따라서 반도체 기판 SB 내의 신호 축적부 PD에 신호 전하를 축적하고, 일정한 축적 기간 후에 신호 전하를 판독하여 게이트(전송부 TR)에 의해 반도체 기판 SB의 표면 SBa측의 전하 전압 변환부 FD에 판독할 수 있다.
예를 들어, 고체 촬상 장치(5)는 복수의 화소 P 및 소자 분리부 DTI를 구비한다.
복수의 화소 P는, 반도체 기판 SB에 배치되어 있다. 복수의 화소 P는, 반도체 기판 SB의 표면 SBa를 따른 방향으로 2차원적으로 배열되어 있다.
소자 분리부 DTI는, 반도체 기판 SB에 배치되어 있다. 소자 분리부 DTI는, 평면에서 보면 예를 들어 격자 형상으로 연장되고(도 13 참조), 반도체 기판 SB에 있어서의 복수의 화소 P를 서로 전기적으로 분리한다. 소자 분리부 DTI는, 도 4b에 도시한 바와 같이, 단면에서 보면, 반도체 기판 SB의 표면 SBa로부터 반도체 기판 SB의 깊이 방향으로 이면 SBb 근방까지 연장하고 있다.
각 화소 P는, 예를 들어 마이크로 렌즈 ML, 컬러 필터 CF, 신호 축적부 PD, 전송부 TR, 전하 전압 변환부 FD, 리셋부 RST 및 증폭부 AMP를 갖는다.
마이크로 렌즈 ML은, 반도체 기판 SB의 이면 SBb측에 배치되어 있다. 마이크로 렌즈 ML은, 입사된 광을 그것이 배치된 화소에 대하여 집광하도록 구성되어 있다. 마이크로 렌즈 ML에 입사된 광은 컬러 필터 CF로 유도된다.
컬러 필터 CF는, 입사된 광 중 소정의 파장 영역의 광을 선택적으로 화소로 유도한다. 예를 들어, 도 4b에 나타내는 화소 P(2,1)에서는, 컬러 필터 CF는, 입사된 광 중 청색의 파장 영역의 광을 선택적으로 화소로 유도한다. 예를 들어, 도 4b에 나타내는 화소 P(1,2)에서는, 컬러 필터 CF는, 입사된 광 중 적색의 파장 영역의 광을 선택적으로 화소로 유도한다.
신호 축적부 PD는, 화소로부터 받은 광에 따라서 발생한 전하를 축적한다. 신호 축적부 PD는, 종형으로 구성되어 있다.
예를 들어, 신호 축적부 PD는, 도 5에 도시한 바와 같이 구성되어 있다. 도 5는 화소 P의 구성을 나타내는 투과 사시도이다.
신호 축적부 PD는, 반도체 기판 SB의 표면 SBa에 수직인 방향으로부터 투시한 경우에, 소자 분리부 DTI에 의해 둘러싸여 있다. 소자 분리부 DTI는, 예를 들어 대략 각통(square tube) 형상으로 형성되어 있고, 그 내측에 신호 축적부 PD 및 하지 영역 UR을 수용하고 있다. 하지 영역 UR은, 반도체 기판 SB에 있어서의 신호 축적부 PD와 컬러 필터 CF 사이에 있어서의 반도체 영역이며, 제2 도전형(예를 들어, N형)의 불순물을 포함한다. 또한, 하지 영역 UR은, 제2 도전형의 불순물 대신에 제1 도전형(예를 들어, P형)의 불순물을 포함해도 된다. 또한, 하지 영역 UR과 컬러 필터 CF 사이에 절연막이 배치되어 있어도 된다.
신호 축적부 PD는, 반도체 영역(제1 반도체 영역) SR1, 반도체 영역(제2 반도체 영역) SR2 및 반도체 영역 SR4를 갖는다.
반도체 영역 SR1은, 소자 분리부 DTI에 있어서의 신호 축적부 PD측의 측벽 DTI1을 덮는다. 반도체 영역 SR1은, 소자 분리부 DTI에 대응한 형상을 가지며, 예를 들어 대략 각통 형상으로 형성되어 있다. 반도체 영역 SR1은, 제1 도전형(예를 들어, P형)의 불순물을 하지 영역 UR에 있어서의 제2 도전형의 불순물 농도보다 높은 농도로, 또한 반도체 영역 SR4에 있어서의 제1 도전형의 불순물 농도보다 높은 농도로 포함한다. P형의 불순물은, 예를 들어 붕소 등이다. 반도체 영역 SR1은, 제1 도전형의 불순물을 반도체 영역 SR2에 있어서의 제2 도전형의 불순물 농도보다 높은 농도로 포함한다.
보다 구체적으로는, 반도체 영역 SR1은, 도 6a, 도 6b에 도시한 바와 같이 구성되어 있다. 도 6a는, 화소 P의 구성 중 소자 분리부 DTI 내측의 Si 영역의 일부를 나타내는 투과 사시도이다. 도 6b는, 화소 P의 구성에 대응한 가상적인 각통을 도시하는 사시도이다. 반도체 영역 SR1은, 예를 들어 도 6b에 도시한 바와 같은 각통 ST를 따라 연장되어 있다. 각통 ST에서는, 면(제1 면) FC1과 면(제2 면) FC2가 교차선 CL1로 교차하고 있다. 면 FC2와 면(제3 면) FC3이 교차선 CL2로 교차하고 있다. 교차선 CL2는, 면 FC2에 있어서 교차선 CL1과 반대측에 위치하고 있다. 면 FC3과 면(제4 면) FC4가 교차선 CL3으로 교차하고 있다. 교차선 CL3은, 면 FC3에 있어서 교차선 CL2와 반대측에 위치하고 있다. 면 FC4와 면 FC1이 교차선 CL4로 교차하고 있다. 교차선 CL4는, 면 FC4에 있어서 교차선 CL3과 반대측에 위치하고 있다. 면 FC1, FC2, FC3, FC4는, 각각 각통 ST에 있어서의 +y측, -x측, -y측, +x측의 면이다. 각 교차선 CL1 내지 CL4는 z 방향으로 연장된 선이다.
반도체 영역 SR1은, 도 6a에 도시한 바와 같이, 부분 SR11, SR12, SR13, SR14를 갖는다. 부분 SR11은, 면 FC1을 따라 교차선 CL4에 대응한 위치로부터 교차선 CL1에 대응한 위치까지 연장되어 있다. 부분 SR12는, 면 FC2를 따라 교차선 CL1에 대응한 위치로부터 교차선 CL2에 대응한 위치까지 연장되어 있다. 부분 SR13은, 면 FC3을 따라 교차선 CL2에 대응한 위치로부터 교차선 CL3에 대응한 위치까지 연장되어 있다. 부분 SR14는, 면 FC4를 따라 교차선 CL3에 대응한 위치로부터 교차선 CL4에 대응한 위치까지 연장되어 있다.
반도체 영역 SR2는, 도 6a 내지 도 8에 도시한 바와 같이 구성되어 있다. 도 7a 및 도 7b는, 화소의 구성을 도시하는 평면도이다. 도 7a는 각 트랜지스터의 게이트 전극, 소스 영역, 드레인 영역이 배치된 상태에 있어서의 반도체 기판 SB의 평면도이다. 도 7b는 반도체 기판 SB 내에 있어서의 반도체 영역 SR2에 관련한 구성을 반도체 기판 SB의 표면 SBa에 수직인 방향으로부터 투시한 경우의 평면도이다. 도 8은 도 7a, 도 7b의 B-B'선으로 자른 경우의 단면도이다.
반도체 영역 SR2는, 도 6a 및 도 8에 도시한 바와 같이, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 종형으로 배치되어 있다. 반도체 영역 SR2는, 도 6a 및 도 7b에 도시한 바와 같이, 반도체 영역 SR1을 따라 종형의 판 형상(vertical plate shape)으로 연장되어 있다. 반도체 영역 SR2는, 제2 도전형(예를 들어, N형)의 불순물을 하지 영역 UR에 있어서의 제2 도전형의 불순물 농도보다 높은 농도로 또한 반도체 영역 SR1에 있어서의 제1 도전형의 불순물 농도보다 낮은 농도로 포함한다. N형의 불순물은, 예를 들어 인, 비소 등이다. 제1 도전형은, 제2 도전형의 반대 도전형이다.
보다 구체적으로는, 반도체 영역 SR2는, 도 6a 및 도 7b에 도시한 바와 같이, 부분(제1 부분) SR21 및 부분(제2 부분) SR22를 갖는다. 부분 SR21은, 반도체 영역 SR1의 부분 SR11을 따라 연장되어 있다. 부분 SR21은, 면 FC1을 따라 교차선 CL4에 대응한 위치로부터 교차선 CL1에 대응한 위치까지 연장되어 있다. 부분 SR22는, 반도체 영역 SR1의 부분 SR12를 따라 연장되어 있다. 부분 SR22는, 면 FC2를 따라 교차선 CL1에 대응한 위치로부터 교차선 CL2에 대응한 위치까지 연장되어 있다. 반도체 영역 SR2는, 반도체 기판 SB의 표면 SBa에 수직인 방향으로부터 투시한 경우에, 대략 L 형상을 갖고 있다.
반도체 영역 SR4는, 반도체 영역 SR2가 종형의 판 형상이 되도록, 반도체 영역 SR2의 경계를 규정하고 있다. 즉, 반도체 영역 SR4는, 반도체 영역 SR2를 반도체 영역 SR1과의 반대측으로부터 덮고 있다. 그리고, 반도체 영역 SR2와 반도체 영역 SR4의 계면은, 반도체 영역 SR2와 반도체 영역 SR1의 계면을 따르고 있다(예를 들어, 대략 평행임). 반도체 영역 SR4는, 반도체 영역 SR2를 종형의 판 형상으로 한 경우에 반도체 영역 SR1과 반도체 영역 SR2 사이에 형성되는 공간을 매립하도록 배치되어 있다. 반도체 영역 SR4는, 제1 도전형(예를 들어, P형)의 불순물을 하지 영역 UR에 있어서의 제2 도전형의 불순물 농도보다 높은 농도로 또한 반도체 영역 SR1의 불순물 농도보다 낮은 농도로 포함한다.
예를 들어, 반도체 기판 SB의 표면 SBa에 수직인 방향으로부터 투시한 경우에 대략 L 형상이 되도록 반도체 영역 SR2가 형성되는 경우, 도 7b 및 도 8에 도시한 바와 같이, 반도체 영역 SR2의 부분 SR21 및 부분 SR22와 반도체 영역 SR1의 부분 SR13 및 부분 SR14로 둘러싸인 공간이 생긴다. 반도체 영역 SR4는, 이 공간을 매립하도록, 반도체 기판 SB 내에 있어서의 반도체 영역 SR2와 대응하는(예를 들어, 균등한) 깊이 위치에 배치되어 있다.
신호 축적부 PD에서는, 예를 들어 도 8에 도시한 바와 같이, 반도체 영역 SR1과 반도체 영역 SR2 사이에서 PN 접합 구조가 형성되고, 반도체 영역 SR1과 반도체 영역 SR2의 계면 근방이 PN 접합 계면으로 된다. 이때, PN 접합 계면이 깊이 방향으로 연장되어 있으므로, 각 화소 P의 평면 방향의 면적(평면 폭 Wp)을 미세화하더라도, PN 접합 계면의 면적을 크게 확보할 수 있다. 이에 의해, PN 접합 구조를 등가적으로 용량 소자라고 간주한 경우, 등가적인 용량 소자의 전극 면적을 확보할 수 있어 PN 접합 구조의 용량값을 확보할 수 있으므로, 각 화소 P의 신호 축적부 PD에서 축적 가능한 전하량을 증가시킬 수 있어 신호 축적부 PD의 감도를 향상시킬 수 있다.
여기서, 가령, 반도체 영역 SR4가 없는 경우, 도 8에 나타내는 단면에 있어서, 반도체 영역 SR2의 폭이 화소의 폭 Wp 근방의 값 W3으로까지 커질 가능성이 있다. 이 경우, PN 접합 구조를 등가적으로 용량 소자라고 간주한 경우, 등가적인 용량 소자의 전극 간격이 증대하여 PN 접합 구조의 용량값이 저감되므로, 각 화소 P의 신호 축적부 PD에서 축적 가능한 전하량이 저감되어 신호 축적부 PD에서의 최대 축적 전하량이 저하될 가능성이 있다. 용량이 작았던 채로 포화 전자수를 크게 하려고 하면, 공핍화 전위가 높아져 버려, 신호 전자를 판독하여 게이트(전송부 TR)를 통해서 신호 축적부 PD로부터 전하 전압 변환부 FD에 판독할 때, 모든 신호 전자를 판독하는 것이 곤란하며, 신호 축적부 PD에 전자가 잔류하기 쉽기 때문에, 재생 화면 상에서 잔상이나, 신호의 비선형성 등이 발생되어 버릴 가능성이 있다.
그에 반해 본 실시 형태에서는, 반도체 영역 SR4는, 반도체 영역 SR2가 종형의 판 형상이 되도록, 반도체 영역 SR2의 경계를 규정하고 있다. 이에 의해, 반도체 영역 SR2의 평면 방향(예를 들어, x 방향)의 폭 W2를 값 W3에 비해 대폭 작게 억제할 수 있다. 또한, 반도체 영역 SR1의 평면 방향의 폭 W1은, 폭 W2보다 좁게 되어 있다. 즉, PN 접합 구조를 등가적으로 용량 소자라고 간주한 경우, 등가적인 용량 소자의 전극 간격을 저감할 수 있어 PN 접합 구조의 용량값을 확보할 수 있으므로, 각 화소 P의 신호 축적부 PD에서 축적 가능한 전하량을 증가시킬 수 있어 포화 전자수를 늘릴 수 있다.
도 5, 도 7a, 도 8에 나타내는 전송부 TR은, 신호 축적부 PD에 축적된 전하를 전하 전압 변환부 FD로 전송한다. 전송부 TR은, 예를 들어 종형의 전송 트랜지스터이며, 트렌치 게이트 TRG를 포함한다. 전송부 TR은 액티브 레벨의 제어 신호가 트렌치 게이트 TRG에 공급되었을 때 온됨으로써 신호 축적부 PD의 전하를 전하 전압 변환부 FD로 전송하고, 논 액티브 레벨의 제어 신호가 트렌치 게이트 TRG에 공급되었을 때 오프됨으로써 신호 축적부 PD의 전하를 전하 전압 변환부 FD로 전송하지 않는다.
전하 전압 변환부 FD는, 전송된 전하를 전압으로 변환한다. 전하 전압 변환부 FD는, 예를 들어 플로팅 디퓨전이며, 반도체 영역(제3 반도체 영역) SR3을 포함한다. 반도체 영역 SR3은, 반도체 기판 SB 내의 반도체 기판 SB의 표면 SBa 근방에 배치되어 있다. 반도체 영역 SR3은, 반도체 기판 SB의 표면 SBa 근방에 배치된 다른 반도체 영역과 STI형의 소자 분리부 또는 LOCOS형의 소자 분리부, 제1 도전형의 확산층을 포함하는 채널 스토퍼와 전기적으로 분리되어 있어도 된다. 또한, 반도체 영역 SR3은, 도 7a에 도시한 바와 같이, 반도체 기판 SB 내의 반도체 기판 SB의 표면 SBa 근방에 있어서의 트렌치 게이트 TRG에 인접하는 위치에 배치되어 있다.
트렌치 게이트 TRG는, 평판부 TRG1 및 트렌치부 TRG2를 갖는다. 평판부 TRG1은, 도 8에 도시한 바와 같이, 반도체 기판 SB의 표면 SBa 위에 배치되어 있다. 트렌치부 TRG2는, 반도체 기판 SB의 표면으로부터 깊이 방향으로 반도체 영역 SR2의 근방까지 연장되어 있다. 이에 의해, 트렌치 게이트 TRG는, 액티브 레벨의 제어 신호가 공급되었을 때, 반도체 영역 SR2와 반도체 영역 SR3 사이에 종형의 채널 영역을 형성할 수 있다.
이때, 트렌치부 TRG2는, 반도체 기판 SB의 표면 SBa에 있어서의 교차선 CL1(도 6b 참조)에 대응한 위치로부터 깊이 방향으로 반도체 영역 SR2의 근방까지 연장되어 있다(도 6a 참조). 반도체 영역 SR2는, 도 9a에 도시한 바와 같이, 부분 SR21의 주요부 및 부분 SR22의 주요부 각각이 평면에서 보면 평탄한 형상을 갖는 데 반해, 부분 SR21 및 부분 SR22의 접속 부분 SR212가 평면에서 경사 방향으로 보면 반도체 영역 SR1로부터 반도체 영역 SR4로의 거리가 긴 부분을 갖는다. 이에 의해, 반도체 영역 SR2에서는, 도 9b에 도시한 바와 같이, 전송해야 할 전하에 대하여 부분 SR21의 주요부 및 부분 SR22의 주요부에 비해 접속 부분 SR212의 포텐셜(공핍화 전위)이 높게 되기 쉽다. 그로 인해, 트렌치부 TRG2를 교차선 CL1에 대응한 위치로부터 깊이 방향으로 반도체 영역 SR2의 근방까지 연장시킴으로써, 반도체 영역 SR2에 있어서의 전하가 모이기 쉬운 영역으로부터 전하를 추출할 수 있다. 또한, 도 9a는 반도체 영역 SR2의 평면 구성을 도시하는 도면이다. 도 9b는 도 9a의 C-C'선을 따른 전하에 대한 포텐셜의 분포를 도시하는 도면이다.
리셋부 RST는, 전하 전압 변환부 FD의 전압을 리셋한다. 리셋부 RST는, 예를 들어 리셋 트랜지스터이며, 액티브 레벨의 제어 신호가 게이트 RSTG에 공급되었을 때 온됨으로써 전하 전압 변환부 FD의 전압을 리셋하고, 논 액티브 레벨의 제어 신호가 게이트 RSTG에 공급되었을 때 오프됨으로써 전하 전압 변환부 FD를 전기적으로 부유 상태로 한다.
또한, 리셋부 RST는, 화소 P를 선택 상태/비선택 상태로 하기 위한 동작을 행한다. 예를 들어, 리셋부 RST는, 수직 시프트 레지스터(13)(도 3 참조)에 의해 리셋 전원 RSD(도 22 참조)가 제1 전위(예를 들어, VDD)로 제어되었을 때, 전하 전압 변환부 FD의 전위를 제1 전위로 리셋함으로써 화소 P를 선택 상태로 한다. 리셋부 RST는, 수직 시프트 레지스터(13)에 의해 리셋 전원 RSD가 제2 전위(증폭부 AMP가 오프되는 전위, 예를 들어 GND)로 제어되었을 때, 전하 전압 변환부 FD의 전위를 제2 전위로 리셋함으로써 화소 P를 비선택 상태로 해도 된다.
증폭부 AMP는 화소 P가 선택 상태가 되었을 때, 전하 전압 변환부 FD의 전압에 따른 신호를 신호선 SIG(예를 들어, 도 21에 나타내는 신호선 SIG_j, SIG_j+1)로 출력한다. 증폭부 AMP는, 예를 들어 증폭 트랜지스터이며, 게이트 AMPG가 전하 전압 변환부 FD에 전기적으로 접속되어 있다. 이에 의해, 증폭부 AMP(증폭 트랜지스터)는 화소 P가 선택 상태가 되었을 때, 신호선 SIG를 통해서 접속된 부하 전류원(도시하지 않음)과 함께 소스 폴로워 동작을 행함으로써, 전하 전압 변환부 FD의 전압에 따른 신호를 신호선 SIG로 출력한다.
또한, 소자 분리부 DTI는, 단면에서 보면, 반도체 기판 SB의 표면 SBa로부터 반도체 기판 SB의 깊이 방향으로 이면 SBb보다 얕은 위치까지 연장하고 있어도 된다. 이 경우에도, 도 10a, 도 10b에 도시한 바와 같이, 소자 분리부 DTI의 하단부 DTI2가 적어도 각 화소의 반도체 영역 SR2의 하단부 SR2a 이상 깊은 위치에 위치하고 있으면, 신호 축적부 PD의 축적 용량을 크게 할 수 있다. 도 10a, 도 10b는, 소자 분리부 DTI의 다른 구성예를 도시하는 도면이다.
예를 들어, 도 10a에 나타내는 경우, 소자 분리부 DTI의 하단부 DTI2는, 각 화소의 반도체 영역 SR2의 하단부 SR2a와 반도체 기판 SB의 이면 SBb 사이의 깊이에 위치하고 있다. 도 10b에 나타내는 경우, 소자 분리부 DTI의 하단부 DTI2는, 각 화소의 반도체 영역 SR2의 하단부 SR2a와 균등한 깊이에 위치하고 있다.
또한, 도 11에 도시한 바와 같이, 소자 분리부 DTI의 외주 부분에 형성되는 농도가 높은 제1 도전형의 반도체 영역 SR1(예를 들어 p형 영역)에 있어서, 소자 분리부 DTI의 최상단부 부분, 즉 표면 SBa 근방의 부분(제1 부분 영역) SR1a의 불순물 농도는, 그 농도가 그 위치보다 깊은 위치에 있어 반도체 영역 SR2에 접하는 부분(제2 부분 영역) SR1b의 불순물 농도보다 낮아도 된다. 도 11에서는, 부분 SR1a에는 해칭이 없으며 그 경계를 파선으로 나타내고 있는 데 반해 부분 SR1b에는 해칭이 있으며 그 경계를 실선으로 나타내고 있음으로써, 부분 SR1a의 불순물 농도가 부분 SR1b의 불순물 농도보다 낮다는 점이 나타나 있다. 예를 들어, 반도체 영역 SR1에 있어서의 표면 SBa 근방의 부분 SR1a의 불순물 농도는, 표면 SBa 근방에 설치된 P-well 영역의 불순물 농도와 개략 동등한 정도의 농도로 되어 있는 것이 바람직하다. 이때, 반도체 영역 SR1은, P-well 영역과 전기적으로 접촉하고 있는 것이 바람직하다. 화소가 미세화되면, 판독 회로의 소스 영역, 드레인 영역, 또는 전하 전압 변환 영역으로 되는 제2 도전형의 고농도의 반도체 영역 SR3과 반도체 영역 SR1이 근접하게 되어, 높은 전압이 인가되는 제2 도전형의 반도체 영역 SR3과 기준 전위가 인가되는 반도체 영역 SR1 사이에서 고전계가 인가되어 버려, 핫 캐리어 등의 발생에 의해 그것이 암시의 노이즈의 원인으로 되어 버릴 가능성이 있기 때문이다(도 4a, 도 4b 참조).
이어서, 고체 촬상 장치(5)의 제조 방법에 대하여 도 12a 내지 도 14d를 사용하여 설명한다. 도 12a, 도 12b, 도 14a, 도 14c는, 고체 촬상 장치(5)의 제조 방법을 도시하는 공정 단면도이다. 도 13, 도 14b, 도 14d는 고체 촬상 장치(5)의 제조 방법을 도시하는 평면도이다. 도 12a 내지 도 14d에서는 소자 분리부 DTI의 구성이 도 10a에 나타내는 구성인 경우의 제조 방법에 대하여 예시적으로 나타내고 있다.
도 12a에 나타내는 공정에서는, 반도체 기판 SB를 준비한다. 반도체 기판 SB는 제2 도전형(예를 들어, N형)의 불순물을 반도체(예를 들어, 실리콘)로 형성하고 있다. N형의 불순물은, 예를 들어 인, 비소 등이다. 또한 SB로 나타낸 부분은, 반도체 기판 SB인 것 대신에, 실리콘 기판 위에 형성되어 미리 불순물이 도입된 반도체 에피택셜층이어도 된다.
반도체 기판 SB에, 절연물을 매립해야 할 홈 TR1을 형성한다. 예를 들어, 리소그래피법에 의해, 반도체 기판 SB 위에 소자 분리부 DTI에 대응한 부분이 개구된 레지스트 패턴 RP1을 형성한다. 이 레지스트 패턴 RP1의 개구는, 소자 분리부 DTI로 되어야 할 영역(도 13 참조)에 대응하고, 평면에서 보면 격자 형상으로 연장되도록 형성한다. RIE법에 의해, 레지스트 패턴 RP1을 마스크로 하여 반도체 기판 SB를 에칭하여 홈 TR1을 형성한다. 이때, 홈 TR1의 깊이가 소자 분리부 DTI에 대응한 깊이(도 10a 참조)가 되도록, 에칭 시간을 조정한다.
그리고, 이온 주입법에 의해, 레지스트 패턴 RP1을 마스크로 하여 홈 TR1의 측면에 제1 도전형(예를 들어, P형)의 불순물을 도입한다. P형의 불순물은, 예를 들어 붕소 등이다. 이때, +x 방향으로 조금 기운 각도로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 또한, 후속 공정에서의 주입량보다 큰 주입량으로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 이에 의해, 홈 TR1에 있어서의 -x측의 측면(소자 분리부 DTI에 있어서의 +x측의 측벽으로 되어야 할 면)에 불순물이 도입되어, 반도체 영역 SR1에 있어서의 부분 SR14(도 6a 참조)가 형성된다.
도 12b에 나타내는 공정에서는, 이온 주입법에 의해, 레지스트 패턴 RP1을 마스크로 하여 홈 TR1의 다른 측면에 제1 도전형(예를 들어, P형)의 불순물을 도입한다. 즉, 레지스트 패턴 RP1을 마스크로 하여, -x 방향으로 조금 기운 각도로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 또한, 후속 공정에서의 주입량보다 큰 주입량으로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 이에 의해, 홈 TR1에 있어서의 +x측의 측면(소자 분리부 DTI에 있어서의 -x측의 측벽으로 되어야 할 면)에 불순물이 도입되어, 반도체 영역 SR1에 있어서의 부분 SR12(도 6a 참조)가 형성된다.
마찬가지로, 도시하지 않지만, 레지스트 패턴 RP1을 마스크로 하여, +y 방향으로 조금 기운 각도로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 또한, 후속 공정에서의 주입량보다 큰 주입량으로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 이에 의해, 홈 TR1에 있어서의 -y측의 측면(소자 분리부 DTI에 있어서의 +y측의 측벽으로 되어야 할 면)에 불순물이 도입되어, 반도체 영역 SR1에 있어서의 부분 SR11(도 6a 참조)이 형성된다.
그리고, 레지스트 패턴 RP1을 마스크로 하여, -y 방향으로 조금 기운 각도로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 또한, 후속 공정에서의 주입량보다 큰 주입량으로, 홈 TR1의 측면에 제1 도전형의 불순물 이온을 주입한다. 이에 의해, 홈 TR1에 있어서의 +y측의 측면(소자 분리부 DTI에 있어서의 -y측의 측벽으로 되어야 할 면)에 불순물이 도입되어, 반도체 영역 SR1에 있어서의 부분 SR13(도 6a 참조)이 형성된다.
이에 의해, 반도체 영역 SR1이 대략 각통 형상(도 6b 참조)으로 형성된다. 그 후, 레지스트 패턴 RP1을 제거한다.
도 13에 나타내는 공정에서는, 홈 TR1에 절연물을 매립한다. 예를 들어, CVD법에 의해 절연물(예를 들어, 실리콘 산화물)을 전면적으로 퇴적하고, CMP법에 의해 반도체 기판 SB의 표면 SBa 위의 절연물을 제거하여, 홈 TR1 내에 선택적으로 절연물을 남긴다. 이에 의해, 반도체 기판 SB에 소자 분리부 DTI를 형성한다. 소자 분리부 DTI의 패턴은, 홈 TR1의 패턴에 대응하고 있고, 평면에서 보면 격자 형상으로 연장되어 있다. 소자 분리부 DTI의 깊이는, 복수의 화소를 전기적으로 분리하는 데 충분한 깊이로 형성되어 있다. 예를 들어, 소자 분리부 DTI의 하단부가, 후속 공정에서 형성되어야 할 반도체 영역 SR2의 하단부 이상의 깊이에 위치하도록, 소자 분리부 DTI가 형성된다(도 8, 도 10a, 도 10b 참조).
도 14a, 도 14b에 나타내는 공정에서는, 소자 분리부 DTI 및 반도체 영역 SR1을 선택적으로 덮는 레지스트 패턴 RP2를 형성한다. 레지스트 패턴 RP2는, 평면에서 보면, 격자 형상으로 연장되어 있다. 또한, 레지스트 패턴 RP2는, 반도체 영역 SR2 및 반도체 영역 SR4가 형성되어야 할 영역에 대응한 개구 패턴 RP2a를 갖고 있다. 반도체 영역 SR4의 제1 도전형의 불순물 농도가 반도체 영역 SR2의 제2 도전형의 불순물 농도보다 충분히 높은 경우에는, 레지스트 패턴 PR2는 화소 어레이 전체가 개구되는 패턴이어도 된다.
그리고, 이온 주입법에 의해, 레지스트 패턴 RP2를 마스크로 하여 반도체 기판 SB에 제2 도전형(예를 들어, N형)의 불순물을 도입한다. 즉, 레지스트 패턴 RP2를 마스크로 하여, 제2 도전형의 불순물 이온을 반도체 기판 SB에 주입한다. N형의 불순물은, 예를 들어 인, 비소 등이다. 이때, 도 12a, 도 12b에 나타내는 공정에서의 주입량보다 적은 주입량으로, 반도체 기판 SB에 제2 도전형의 불순물 이온을 주입한다. 또한, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치에 주입되는 가속 전압(주입 에너지)으로, 반도체 기판 SB에 제2 도전형의 불순물 이온을 주입한다. 또한 반도체 기판 SB는, 미리 실리콘 기판에 불순물을 도입해 둠으로써 도핑해도 된다. 또한 반도체 기판 SB는 실리콘 기판 위에 형성된 반도체 에피택셜층이어도 되고, 이 경우, 에피택셜층에 미리 불순물을 도입해 둠으로써 도핑해도 된다.
이에 의해, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 배치된 반도체 영역 SR24(도 14a 참조)가 형성된다. 그 후, 레지스트 패턴 RP2를 제거한다.
도 14c, 도 14d에 나타내는 공정에서는, 소자 분리부 DTI 및 반도체 영역 SR1에 더하여 반도체 영역 SR2가 되어야 할 영역을 선택적으로 덮는 레지스트 패턴 RP3을 형성한다. 레지스트 패턴 RP3은, 평면에서 보면, 격자 형상으로 연장되어 있다. 또한, 레지스트 패턴 RP3은, 반도체 영역 SR4가 형성되어야 할 영역에 대응한 개구 패턴 RP3a를 갖고 있다.
그리고, 이온 주입법에 의해, 레지스트 패턴 RP3을 마스크로 하여 반도체 기판 SB에 제1 도전형(예를 들어, P형)의 불순물을 도입한다. 즉, 레지스트 패턴 RP3을 마스크로 하여, 제1 도전형의 불순물 이온을 반도체 기판 SB에 주입한다. P형의 불순물은, 예를 들어 붕소 등이다. 이때, 도 12a, 도 12b에 나타내는 공정에서의 주입량보다 적은 주입량으로, 반도체 기판 SB에 제1 도전형의 불순물 이온을 주입한다. 또한, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치에 주입되는 가속 전압(주입 에너지)으로, 반도체 기판 SB에 제1 도전형의 불순물 이온을 주입한다.
이에 의해, 반도체 영역 SR24(도 14a 참조) 내에서 제1 도전형의 불순물 이온이 주입된 영역이 반도체 영역 SR4로서 형성된다. 반도체 영역 SR4는, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 배치된 반도체 영역이 되어 있다. 그와 함께, 반도체 영역 SR24(도 14a 참조) 내에서 제1 도전형의 불순물 이온이 주입되지 않은 영역이 반도체 영역 SR2로서 남겨진다. 반도체 영역 SR2는, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 종형으로 배치된 반도체 영역이 되도록, 반도체 영역 SR2의 경계가 규정된다.
이상과 같이, 제1 실시 형태에서는, 고체 촬상 장치(5)에 있어서, 각 화소 P의 신호 축적부 PD가 종형으로 구성되어 있다. 즉, 각 화소 P의 신호 축적부 PD에 있어서, 반도체 영역 SR1은, 제1 도전형(예를 들어, P형)의 반도체 영역이며, 소자 분리부 DTI에 있어서의 신호 축적부 PD측의 측벽을 덮는다. 반도체 영역 SR2는, 제2 도전형(예를 들어, N형)의 반도체 영역이며, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 종형으로 배치됨과 함께 반도체 영역 SR1을 따라 종형의 판 형상으로 연장되어 있다. 이에 의해, 반도체 영역 SR1과 반도체 영역 SR2 사이에서 PN 접합 구조가 형성되고, 반도체 영역 SR1과 반도체 영역 SR2의 계면 근방이 PN 접합 계면으로 된다.
이때, PN 접합 계면이 깊이 방향으로 연장되어 있으므로, 각 화소 P의 평면 방향의 면적을 미세화하더라도, PN 접합 계면의 면적을 크게 확보할 수 있다. 이에 의해, PN 접합 구조를 등가적으로 용량 소자라고 간주한 경우, 등가적인 용량 소자의 전극 면적을 확보할 수 있어 PN 접합 구조의 용량값을 확보할 수 있으므로, 각 화소 P의 신호 축적부 PD에서 축적 가능한 전하량을 증가시킬 수 있어 포화 전자수를 늘릴 수 있다.
또한, 반도체 영역 SR2가 반도체 영역 SR1을 따라 종형의 판 형상으로 연장되어 있으므로, 반도체 영역 SR2의 평면 방향의 폭을 억제할 수 있다. 이에 의해, PN 접합 구조를 등가적으로 용량 소자라고 간주한 경우, 등가적인 용량 소자의 전극 간격을 저감할 수 있어 PN 접합 구조의 용량값을 확보할 수 있으므로, 각 화소 P의 신호 축적부 PD에서 축적 가능한 전하량을 증가시킬 수 있어 포화 전자수를 늘릴 수 있다.
따라서, 각 화소의 평면 방향의 면적을 미세화한 경우에 포화 전자수를 늘릴 수 있다.
또한, 제1 실시 형태에서는, 고체 촬상 장치(5)에 있어서, 각 화소 P의 신호 축적부 PD가 반도체 기판 SB의 표면보다 깊은 위치에 배치되어 있다. 이에 의해, 각 화소의 평면 방향의 면적을 미세화한 경우에, 반도체 기판 SB의 표면에 배치되는 각 화소 P의 증폭부(증폭 트랜지스터) AMP의 디멘션(dimension)(=W/L, W: 게이트 폭, L: 게이트 길이)을 크게 확보할 수 있어, 랜덤 노이즈의 증가를 억제할 수 있다.
또한, 제1 실시 형태에서는, 각 화소 P의 신호 축적부 PD에 있어서, 반도체 영역 SR1이, 면 FC1과 면 FC1에 교차선 CL1로 교차하는 면 FC2를 포함하는 각통 ST를 따라 연장되어 있다. 반도체 영역 SR2는, 면 FC1을 따라 교차선 CL1에 대응한 위치까지 판 형상으로 연장된 부분 SR21과, 교차선 CL1에 대응한 위치로부터 면 FC2를 따라 판 형상으로 연장된 부분 SR22를 갖는다. 이에 의해, 반도체 영역 SR2를, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 종형으로 배치됨과 함께 반도체 영역 SR1을 따라 종형의 판 형상으로 연장된 반도체 영역으로 할 수 있다.
또한, 제1 실시 형태에서는, 각 화소 P의 신호 축적부 PD에 있어서, 트렌치 게이트 TRG가, 반도체 기판 SB의 표면 Sba에 있어서의 교차선 CL1에 대응한 위치로부터 깊이 방향으로 반도체 영역 SR2의 근방까지 연장되어 있다. 이에 의해, 반도체 영역 SR2에 있어서의 전하가 모이기 쉬운 영역으로부터 전하를 추출할 수 있다. 이 결과, 신호 전하 판독 시에 있어서의 전하를 남겨두는 것을 억제할 수 있어, 고체 촬상 장치(5)에서 얻어진 화상 신호에 따른 화상에 있어서의 잔상의 발생을 억제할 수 있다.
또한, 제1 실시 형태에서는, 각 화소 P의 신호 축적부 PD에 있어서, 트렌치 게이트 TRG를 포함하는 전송부 TR은, 예를 들어 종형의 전송 트랜지스터이다. 즉, 전송부 TR은, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치에 배치된 반도체 영역 SR2를 소스 영역으로 하고, 반도체 기판 SB에 있어서의 표면 SBa 근방에 배치된 전하 전압 변환부 FD(반도체 영역 SR3)를 드레인 영역으로 한다. 이에 의해, 전송부 TR은, 반도체 영역 SR2로부터 추출한 전하를 세로 방향으로 전하 전압 변환부 FD(반도체 영역 SR3)로 전송한다. 이 관점에서도, 각 화소의 평면 방향의 면적을 미세화한 경우에, 반도체 기판 SB의 표면에 배치되는 각 화소 P의 증폭부(증폭 트랜지스터) AMP의 디멘션을 크게 확보할 수 있으며, 랜덤 노이즈의 증가를 억제할 수 있다.
또한, 화소와 화소의 경계 부분에는 홈을 파서 형성된 DTI 구조의 소자 분리부 DTI가 있고, 표면 SBa로부터 이면 SBb까지 관통하고 있으므로, 입사광에 의해 발생한 광 전자가 인접 화소로 확산되어 가는 것을 효과적으로 억제할 수 있으며, 따라서 혼색이 낮아 색 재현성이 양호한 재생 화상을 얻을 수 있다. 또한, 소자 분리부 DTI 내에는 실리콘 등의 반도체가 갖는 굴절률보다 낮은 굴절률을 갖는 절연 재료, 예를 들어 실리콘 산화막, 실리콘 질화막 등을 매립함으로써, 일정한 각도 이하로 화소로 입사하는 광을 소자 분리부 DTI의 표면에서 반사시킬 수 있으므로, 입사광이 인접하는 화소로 새어 들어감으로써 발생하는 혼색을 저감시킬 수 있고, 따라서 색 재현성이 양호한 재생 화상을 얻을 수 있다. 마찬가지의 효과를 얻기 위해서, 소자 분리부 DTI 내에는 절연물뿐만 아니라 금속 재료를 매립해도 된다.
또한, 고체 촬상 장치(5)의 제조 방법에 있어서, 반도체 영역에의 불순물의 도입 방법은 이온 주입법에 한정되지 않고 다른 방법을 사용할 수 있다.
예를 들어, 이온 주입법 대신에 고상 확산법을 사용하는 경우, 도 12a, 도 12b에 나타내는 공정 대신에 도 15a 내지 도 15d에 나타내는 공정이 행해진다. 도 15a에 나타내는 공정에서는, 도 12a에 나타내는 공정과 마찬가지로 하여, 반도체 기판 SB에 홈 TR1을 형성하고, 반도체 기판 SB 위에 레지스트 패턴 RP1을 형성한다. 도 15b에 나타내는 공정에서는, CVD법에 의해, 제1 도전형(예를 들어, P형)의 불순물을 포함하는 막(31)을 홈 TR1에 매립한다. 예를 들어, CVD법에 의해, BSG막(붕소 유리막)을 막(31)으로서 전면적으로 퇴적한다. 도 15c에 나타내는 공정에서는, 반도체 기판 SB를 가열하고, 막(31)에 포함된 제1 도전형의 불순물을 홈 TR1의 측면에 확산시킨다. 이에 의해, 반도체 영역 SR1이 대략 각통 형상(도 6b 참조)으로 형성된다. 그 후, 레지스트 패턴 RP1을 제거한다. 도 15d에 나타내는 공정에서는, 도 13에 나타내는 공정과 마찬가지로 하여, 홈 TR1에 절연물을 매립하여 소자 분리부 DTI를 형성한다.
예를 들어, 이온 주입법 대신에 기상 확산법을 사용하는 경우, 도 12a, 도 12b에 나타내는 공정 대신에 도 15a, 도 15d에 나타내는 공정이 행해진다. 도 15a에 나타내는 공정에서는, 도 12a에 나타내는 공정과 마찬가지로 하여, 반도체 기판 SB에 홈 TR1을 형성하고, 반도체 기판 SB 위에 레지스트 패턴 RP1을 형성한다. 그리고, 제1 도전형(예를 들어, P형)의 불순물을 포함하는 불순물 가스를 반도체 기판 SB에 공급한다. 이 상태에서 반도체 기판 SB를 가열하고, 불순물 가스에 포함된 제1 도전형의 불순물을 홈 TR1의 측면에 확산시킨다. 이에 의해, 반도체 영역 SR1이 대략 각통 형상(도 6b 참조)으로 형성된다. 그 후, 레지스트 패턴 RP1을 제거한다. 도 15d에 나타내는 공정에서는, 도 13에 나타내는 공정과 마찬가지로 하여, 홈 TR1에 절연물을 매립하여 소자 분리부 DTI를 형성한다. 또한 소자 분리 DTI의 측벽이 노출된 상태에서 분위기를 플라즈마 상태로 하여 불순물을 도핑하는 방법이어도 된다.
또는, 반도체 영역 SR2i는, 도 6a, 도 6b 대신에 도 16a, 도 16b에 도시한 바와 같이 구성되어 있어도 된다. 도 16a는, 화소 P의 구성 중 일부를 나타내는 투과 사시도이다. 도 16b는 화소 P의 구성에 대응한 가상적인 각통을 도시하는 사시도이다.
구체적으로는, 신호 축적부 PD에 있어서, 반도체 영역 SR2i는, 도 16a에 도시한 바와 같이, 부분(제1 부분) SR21 및 부분(제2 부분) SR22에 더하여 부분(제3 부분) SR23i를 갖는다. 부분 SR23i는 반도체 영역 SR1의 부분 SR13을 따라 연장되어 있다. 부분 SR23i는 면 FC3을 따라 교차선 CL2에 대응한 위치로부터 교차선 CL3에 대응한 위치까지 연장되어 있다. 반도체 영역 SR2i는 반도체 기판 SB의 표면 SBa에 수직인 방향으로부터 투시한 경우에, 대략 U 형상을 갖고 있다. 반도체 영역 SR4i는, 반도체 영역 SR2i의 부분 SR21, 부분 SR22 및 부분 SR23i와 반도체 영역 SR1의 부분 SR13 및 부분 SR14로 둘러싸인 공간을 매립하도록, 반도체 기판 SB 내에 있어서의 반도체 영역 SR2i와 대응하는(예를 들어, 균등한) 깊이 위치에 배치되어 있다. 이와 같은 구성에 의해서도, 반도체 영역 SR2i를, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 종형으로 배치됨과 함께 반도체 영역 SR1을 따라 종형의 판 형상으로 연장된 반도체 영역으로 할 수 있다.
이때, 트렌치 게이트 TRGi의 트렌치부 TRG2i는, 반도체 기판 SB의 표면 SBa에 있어서의 교차선 CL1과 교차선 CL2 사이(도 16b 참조)에 대응한 위치로부터 깊이 방향으로 반도체 영역 SR2i의 근방까지 연장되어 있다(도 16a 참조). 반도체 영역 SR2i에서는, 도 17a에 도시한 바와 같이, 부분 SR21의 주요부, 부분 SR22의 주요부, 부분 SR23i의 주요부 각각이 평면에서 보면 평탄한 형상을 갖는다. 반도체 영역 SR2i 중, 부분 SR21 및 부분 SR22의 접속 부분 SR212와, 부분 SR22 및 부분 SR23i의 접속 부분 SR233i의 각각이 평면에서 보면 반도체 영역 SR1과 반도체 영역 SR4i의 거리가 경사 방향으로 길어지는 부분을 갖는다. 이에 의해, 반도체 영역 SR2i에서는, 도 17a의 평면에서 보면, 도 17b에 도시한 바와 같이, 전송해야 할 전하에 대하여 부분 SR21의 주요부, 부분 SR22의 주요부 및 부분 SR23i의 주요부에 비해 접속 부분 SR212 및 접속 부분 SR233i의 포텐셜이 높게 되기 쉽다. 또한, 부분 SR22의 불순물 농도를 부분 SR21 및 부분 SR23i의 불순물 농도보다 일정 정도 높게 함으로써, 도 17b에 도시한 바와 같이 부분 SR22의 포텐셜을 부분 SR212, 부분 SR223i의 포텐셜보다 용이하게 높게 할 수 있다. 그로 인해, 트렌치부 TRG2i를 교차선 CL1과 교차선 CL2 사이에 대응한 위치로부터 깊이 방향으로 반도체 영역 SR2i의 근방까지의 연장시킴으로써, 반도체 영역 SR2i에 있어서의 전하가 모이기 쉬운 영역으로부터 전하를 추출할 수 있다. 또한, 도 17a는 반도체 영역 SR2i의 평면 구성을 도시하는 도면이다. 도 17b는 도 17a의 D-D'선을 따른 전하에 대한 포텐셜의 분포를 도시하는 도면이다.
또는, 반도체 영역 SR2j는 도 6a, 도 6b 대신에 도 18a, 도 18b에 도시한 바와 같이 구성되어 있어도 된다. 도 18a는 화소 P의 구성 중 일부를 나타내는 투과 사시도이다. 도 18b는 화소 P의 구성에 대응한 가상적인 각통을 도시하는 사시도이다.
구체적으로는, 신호 축적부 PD에 있어서, 반도체 영역 SR2j는, 도 18a에 도시한 바와 같이, 부분(제1 부분) SR21 및 부분(제2 부분) SR22에 더하여 부분(제3 부분) SR23j 및 부분(제4 부분) SR24j를 갖는다. 부분 SR23j는, 반도체 영역 SR1의 부분 SR13을 따라 연장되어 있다. 부분 SR23j는 면 FC3을 따라 교차선 CL2에 대응한 위치로부터 교차선 CL3에 대응한 위치까지 연장되어 있다. 부분 SR24j는, 반도체 영역 SR1의 부분 SR14를 따라 연장되어 있다. 부분 SR24j는, 면 FC4를 따라 교차선 CL3에 대응한 위치로부터 교차선 CL4에 대응한 위치까지 연장되어 있다. 반도체 영역 SR2j는, 반도체 기판 SB의 표면 SBa에 수직인 방향으로부터 투시한 경우에, 대략 O 형상을 갖고 있다. 반도체 영역 SR4j는, 반도체 영역 SR2i의 부분 SR21, 부분 SR22, 부분 SR23j 및 부분 SR24j로 둘러싸인 공간을 매립하도록, 반도체 기판 SB 내에 있어서의 반도체 영역 SR2j와 대응하는(예를 들어, 균등한) 깊이 위치에 배치되어 있다. 이와 같은 구성에 의해서도, 반도체 영역 SR2j를, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치로부터 깊이 방향으로 종형으로 배치됨과 함께 반도체 영역 SR1을 따라 종형의 판 형상으로 연장된 반도체 영역으로 할 수 있다.
또한, 반도체 영역 SR2j는, 부분 SR23j 및 부분 SR24j 각각에 있어서의 제2 도전형의 불순물 농도가, 부분 SR21 및 부분 SR22 각각에 있어서의 제2 도전형의 불순물 농도보다 낮아지도록 형성할 수 있다. 이 구성은, 도 14c, 도 14d에 나타내는 공정 후에, 부분 SR23j 및 부분 SR24j에 대응한 영역에 선택적으로 제2 도전형의 불순물을 도입하는 공정을 추가함으로써 실현할 수 있다.
예를 들어, 소자 분리부 DTI 및 반도체 영역 SR1에 더하여 부분 SR21, 부분 SR22 및 반도체 영역 SR4j로 되어야 할 영역을 선택적으로 덮는 레지스트 패턴 RP4(도시하지 않음)를 형성한다. 레지스트 패턴 RP4는, 평면에서 보면, 격자 형상으로 연장되어 있다. 또한, 레지스트 패턴 RP4는, 부분 SR23j 및 부분 SR24j가 형성되어야 할 영역에 대응한 개구 패턴 RP4a(도시하지 않음)를 갖고 있다.
그리고, 이온 주입법에 의해, 레지스트 패턴 RP4를 마스크로 하여 반도체 기판 SB에 제2 도전형(예를 들어, N형)의 불순물을 도입한다. 즉, 레지스트 패턴 RP4를 마스크로 하여, 제2 도전형의 불순물 이온을 반도체 기판 SB에 주입한다. N형의 불순물은, 예를 들어 인, 비소 등이다. 이때, 도 14a, 도 14b에 나타내는 공정에서의 주입량보다 적은 주입량으로, 반도체 기판 SB에 제2 도전형의 불순물 이온을 주입한다. 또한, 반도체 기판 SB에 있어서의 표면 SBa보다 깊은 위치에 주입되는 가속 전압(주입 에너지)으로, 반도체 기판 SB에 제2 도전형의 불순물 이온을 주입한다. 이에 의해, 반도체 영역 SR4j 내에서 제2 도전형의 불순물 이온이 주입된 영역이 부분 SR23j 및 부분 SR24j로서 형성된다. 부분 SR23j 및 부분 SR24j 각각에 있어서의 제2 도전형의 불순물 농도는, 부분 SR21 및 부분 SR22 각각에 있어서의 제2 도전형의 불순물 농도보다 낮게 되어 있다.
이때, 트렌치부 TRG2는, 반도체 기판 SB의 표면 SBa에 있어서의 교차선 CL1(도 18b 참조)에 대응한 위치로부터 깊이 방향으로 반도체 영역 SR2의 근방까지 연장되어 있다(도 18a 참조). 반도체 영역 SR2j에서는, 부분 SR23j 및 부분 SR24j 각각에 있어서의 제2 도전형의 불순물 농도가, 부분 SR21 및 부분 SR22 각각에 있어서의 제2 도전형의 불순물 농도보다 낮게 되어 있다. 이에 의해, 반도체 영역 SR2j에서는, 도 19b에 도시한 바와 같이, 전송해야 할 전하에 대하여 부분 SR23j 및 부분 SR24j에 비해 부분 SR21 및 부분 SR22의 포텐셜이 높게 되기 쉽다. 또한, 반도체 영역 SR2j는, 도 19a에 도시한 바와 같이, 부분 SR21의 주요부 및 부분 SR22의 주요부 각각이 평면에서 보면 평탄한 형상을 갖는 데 반해, 부분 SR21 및 부분 SR22의 접속 부분 SR212가 평면에서 보면 반도체 영역 SR1과 반도체 영역 SR4j의 거리가 경사 방향으로 길어지는 부분을 갖는다. 이에 의해, 반도체 영역 SR2j에서는, 도 19b에 도시한 바와 같이, 전송해야 할 전하에 대하여 부분 SR21의 주요부 및 부분 SR22의 주요부에 비해 접속 부분 SR212의 포텐셜이 높게 되기 쉽다. 즉, 반도체 영역 SR2j에서는, 부분 SR23j 및 부분 SR24j→부분 SR21의 주요부 및 부분 SR22의 주요부→접속 부분 SR212 등과 같이 단계적으로 포텐셜이 높게 되기 쉽다. 그로 인해, 반도체 영역 SR2j에 축적된 전하를 반도체 영역 SR2j 내에서 용이하게 접속 부분 SR212의 근방으로 유도할 수 있다. 또한, 트렌치부 TRG2를 교차선 CL1에 대응한 위치로부터 깊이 방향으로 반도체 영역 SR2의 근방까지 연장시킴으로써, 반도체 영역 SR2j에 있어서의 전하가 모이기 쉬운 영역으로부터 효율적으로 전하를 추출할 수 있다. 또한, 도 19a는 반도체 영역 SR2의 평면 구성을 도시하는 도면이다. 도 19b는 도 19a의 E-Ｅ'선을 따른 전하에 대한 포텐셜의 분포를 도시하는 도면이다.
또는, 반도체 영역 SR2k는, 도 18a, 도 18b에 나타내는 구성 대신에 도 20a, 도 20b에 도시한 바와 같이 구성되어 있어도 된다. 도 20a는 화소 P의 구성 중 일부를 나타내는 투과 사시도이다. 도 20b는 화소 P의 구성에 대응한 가상적인 각통을 도시하는 사시도이다.
도 20a 및 도 20b의 구성에서는, 도 18a 및 도 18b의 구성에 비해, 부분 SR25k가 추가되어 있다. 부분 SR25k는, 부분 SR21, 부분 SR22, 부분 SR23j, 부분 SR24j 각각에 있어서의 표면 SBa측의 단부를 덮고 있다. 부분 SR21, 부분 SR22, 부분 SR23j, 부분 SR24j는, 반도체 기판 SB의 표면 SBa에 수직인 방향으로부터 투시한 경우에, 대략 O 형상을 갖고 있다. 부분 SR22, 부분 SR25k, 부분 SR24j는, 면 FC1로부터 면 FC3을 향하는 방향으로 수직인 단면에서 본 경우에, 대략 역 U 형상을 갖고 있다.
또한, 부분 SR25k는 반도체 영역 SR4j에 있어서의 표면 SBa측의 단부를 덮고 있다. 즉, 반도체 영역 SR4j는, 부분 SR25k가 횡형의 판 형상이 되도록, 부분 SR25k의 경계를 규정하고 있다.
이때, 부분 SR25k에 있어서의 제1 도전형의 불순물 농도를 부분 SR21, 부분 SR22, 부분 SR23, 부분 SR24 각각에 있어서의 제1 도전형의 불순물 농도보다 낮게 할 수 있다. 이에 의해, 반도체 영역 SR2k에서는, 부분 SR23j 및 부분 SR24j→부분 SR21의 주요부 및 부분 SR22의 주요부→접속 부분 SR212→부분 SR25k 등과 같이 단계적으로 포텐셜을 높게 할 수 있다.
도 20a, 도 20b에 도시한 바와 같이 구성함으로써, 도 18a, 도 18b의 구성에 비해, 신호 전하를 축적하는 영역의 면적(부분 SR21, 부분 SR22, 부분 SR23j, 부분 SR24j의 각각의 세로 방향의 면적 및 부분 SR25k의 평면 방향의 면적)을 더욱 확대할 수 있다. 이에 의해, 신호 축적부 PD의 포화 전하량(예를 들어, 포화 전자수)을 한층 더 늘릴 수 있다.
(제2 실시 형태)
이어서, 제2 실시 형태에 따른 고체 촬상 장치(205)에 대하여 설명한다. 이하에서는, 제1 실시 형태와 다른 부분을 중심으로 설명한다.
제1 실시 형태에서는, 화소 P마다 전송부 TR, 리셋부 RST 및 증폭부 AMP가 설치되어 있기 때문에, 도 4a에 도시한 바와 같이, 각 화소 P의 x 방향의 폭 Wx 및 y 방향의 폭 Wy는, 전송부 TR, 리셋부 RST 및 증폭부 AMP를 배치하는 만큼 확보할 필요가 있다. 예를 들어, 평면에서 보면, 전송부 TR(전송 트랜지스터)의 트렌치 게이트 TRG, 리셋부 RST(리셋 트랜지스터)의 게이트 RSTG, 증폭부 AMP(증폭 트랜지스터)의 게이트 AMPG에 따른 면적을 각 화소 P마다 확보할 필요가 있다.
그에 반해, 각 화소 P마다 배치해야 할 소자수(트랜지스터수)를 삭감할 수 있으면, 각 화소 P의 x 방향의 폭 Wx 및 y 방향의 폭 Wy를 보다 축소할 수 있어, 각 화소 P의 한층 더한 미세화를 기대할 수 있다.
따라서, 제2 실시 형태에서는, 복수의 화소 P에서 리셋부 RST 및 증폭부 AMP를 각각 공유함과 함께 리셋부 RST 및 증폭부 AMP를 복수의 화소 P에 분배 배치한다.
구체적으로는, 도 21에 도시한 바와 같이, 고체 촬상 장치(205)의 화소 배열(212)에 있어서의 열방향(x 방향)에 인접하는 2개의 화소 사이에 리셋부 RST 및 증폭부 AMP를 각각 공유함과 함께 리셋부 RST 및 증폭부 AMP를 열방향(x 방향)에 인접하는 2개의 화소에 분배 배치한다. 도 21은 고체 촬상 장치(205)의 화소 배열(212)의 평면 구성을 2행×2열의 화소 P(1,1) 내지 P(2,2)의 배열에 대하여 예시적으로 도시하는 도면이다.
예를 들어, 열방향(x 방향)에 인접하는 2개의 화소 P(1,1), P(2,1)에 대하여 예시적으로 설명한다. 또한, 열방향(x 방향)에 인접하는 2개의 화소 P(2,1), P(2,2)에 대해서도, 열방향(x 방향)에 인접하는 2개의 화소 P(1,1), P(2,1)과 마찬가지이다.
화소 P(1,1)는 리셋부 RST를 갖지만, 증폭부 AMP를 갖지 않는다. 화소 P(1,1)의 리셋부 RST(리셋 트랜지스터)의 소스 RSTS는, 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3) 및 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)에 각각 전기적으로 접속되어 있다. 이에 의해, 화소 P(1,1)의 리셋부 RST는, 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압을 리셋하고, 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압을 리셋한다.
또한, 화소 P(2,1)은 증폭부 AMP를 갖지만, 리셋부 RST를 갖지 않는다. 화소 P(2,1)의 증폭부 AMP(증폭 트랜지스터)의 게이트 AMPG는, 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3) 및 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)에 각각 전기적으로 접속되어 있다. 이에 의해, 화소 P(2,1)의 증폭부 AMP는, 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압에 따른 신호를 신호선 SIG_j에 출력하고, 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압에 따른 신호를 신호선 SIG_j에 출력한다.
또한, 도 21에 나타내는 평면 구성에 대응하는 회로 구성은, 예를 들어 도 22와 같아진다. 도 22는 고체 촬상 장치(205)의 회로 구성을 도시하는 도면이다. 리셋부 RST 및 증폭부 AMP를 공유하고 있는 2개의 화소 P(1,1), P(2,1) 사이에 신호 축적부 PD의 전하에 따른 신호를 별도로 출력시킬지 가산하여 출력시킬지는, 2개의 화소 P(1,1), P(2,1)의 각각의 전송부 TR의 온·오프의 타이밍으로 조정할 수 있다. 또한, 도 21에 나타내는 레이아웃 구성 상에 있어서의 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3)와 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)는, 배선에 의해 서로 전기적으로 접속되어 동일한 전압을 가지므로, 도 22에 도시한 바와 같이, 회로 구성 상은 화소 P(1,1) 및 화소 P(2,1)에 의해 공유된 단일의 전하 전압 변환 소자로서 기능한다.
이상과 같이, 제2 실시 형태에서는, 고체 촬상 장치(205)의 화소 배열(212)에 있어서, 복수의 화소 P에서 리셋부 RST 및 증폭부 AMP를 각각 공유함과 함께 리셋부 RST 및 증폭부 AMP를 그 공유하고 있는 복수의 화소 P에 분배 배치한다. 이에 의해, 각 화소 P마다 배치해야 할 소자수(트랜지스터수)를 삭감할 수 있다. 이 결과, 각 화소 P의 x 방향의 폭 Wx 및 y 방향의 폭 Wy를 보다 축소할 수 있어, 각 화소 P를 더 미세화할 수 있다. 또한, 각 화소의 평면 방향의 면적을 미세화한 경우에, 각 화소 P에 대하여 평균한 증폭부(증폭 트랜지스터) AMP의 디멘션을 크게 확보할 수 있으며, 랜덤 노이즈의 증가를 억제할 수 있다.
또한, 고체 촬상 장치(205')의 화소 배열(212')에서는, 행방향 2화소 또한 열방향 1열을 단위로 하는 신호 판독 회로 공유 구성에 있어서는, 도 23과 같은 배치로 해도 된다. 도 23은 화소 배열(212')의 다른 평면 구성의 예를 나타내는 도면이다. 즉, 신호 판독 회로 공유 단위가 행방향 2화소 또한 열방향 1열인 것에 변함은 없지만, 열마다 그것이 1화소분씩 도 23에서 보면 상하 방향으로 엇갈리게 되는 배치여도 된다. 예를 들어, 1열째에서는, 화소 P(2,1) 및 화소 P(3,1)에서 리셋부 RST 및 증폭부 AMP를 각각 공유함과 함께 리셋부 RST 및 증폭부 AMP를 복수의 화소 P에 분배 배치한다. 2열째에서는, 화소 P(1,2) 및 화소 P(2,2)에서 리셋부 RST 및 증폭부 AMP를 각각 공유함과 함께 리셋부 RST 및 증폭부 AMP를 복수의 화소 P에 분배 배치한다. 이 경우도, 각 화소 P마다 배치해야 할 소자수(트랜지스터수)를 삭감할 수 있다.
또는, 제2 실시 형태에서는, 열방향(x 방향)에 인접하는 2개의 화소 P에서 리셋부 RST 및 증폭부 AMP를 각각 공유하는 경우에 대하여 예시적으로 설명하고 있지만, 리셋부 RST 및 증폭부 AMP를 공유하는 화소수는 3개 이상이어도 된다.
예를 들어, 도 24에 도시한 바와 같이, 고체 촬상 장치(205i)의 화소 배열(212i)에 있어서의 열방향(x 방향)에 인접하는 4개의 화소 사이에 리셋부 RST 및 증폭부 AMP를 각각 공유함과 함께 리셋부 RST 및 증폭부 AMP를 열방향(x 방향)에 인접하는 4개의 화소에 분배 배치해도 된다. 도 24는 고체 촬상 장치(205i)의 화소 배열(212i)의 평면 구성을 4행×2열의 화소 P(1,1) 내지 P(4,2)의 배열에 대하여 예시적으로 도시하는 도면이다.
예를 들어, 열방향(x 방향)에 인접하는 4개의 화소 P(1,1), P(2,1), P(3,1), P(4,1)에 대하여 예시적으로 설명한다. 또한, 열방향(x 방향)에 인접하는 4개의 화소 P(1,2), P(2,2), P(3,2), P(4,2)에 대해서도, 열방향(x 방향)에 인접하는 4개의 화소 P(1,1), P(2,1), P(3,1), P(4,1)과 마찬가지이다.
화소 P(1,1)은 리셋부 RST를 갖지만, 증폭부 AMP를 갖지 않는다. 화소 P(1,1)의 리셋부 RST(리셋 트랜지스터)의 소스 RSTS는, 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3), 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3), 화소 P(3,1)의 전하 전압 변환부 FD(반도체 영역 SR3), 화소 P(4,1)의 전하 전압 변환부 FD(반도체 영역 SR3)에 각각 전기적으로 접속되어 있다. 이에 의해, 화소 P(1,1)의 리셋부 RST는, 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압을 리셋하고, 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압을 리셋하고, 화소 P(3,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압을 리셋하고, 화소 P(4,1)의 전하 전압 변환부 FD(반도체 영역 SR3)의 전압을 리셋한다.
또한, 화소 P(2,1), P(3,1), P(4,1) 각각은, 증폭부 AMP를 갖지만, 리셋부 RST를 갖지 않는다. 화소 P(2,1), P(3,1), P(4,1)의 각각의 증폭부 AMP(증폭 트랜지스터)의 게이트 AMPG는, 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3), 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3), 화소 P(3,1)의 전하 전압 변환부 FD(반도체 영역 SR3), 화소 P(4,1)의 전하 전압 변환부 FD(반도체 영역 SR3)에 각각 전기적으로 접속되어 있다. 이에 의해, 화소 P(2,1), P(3,1), P(4,1)의 각각의 증폭부 AMP는, 각각의 소스를 공통으로 하고, 또한 각각의 드레인을 공통으로 하여 병렬로 접속된 상태가 되어 있다. 화소 P(2,1), P(3,1), P(4,1)의 각각의 증폭부 AMP(증폭 트랜지스터)는 신호선 SIG_j를 통해서 소스끼리가 접속되고, 전원선을 통해서 드레인끼리가 접속되어 있다. 화소 P(1,1), P(2,1), P(3,1), P(4,1)의 전하 전압 변환부 FD가 항상 화소 P(2,1), P(3,1), P(4,1)의 증폭부 AMP(증폭 트랜지스터)의 게이트 AMPG과 화소 P(1,1)의 리셋부 RST(리셋 트랜지스터)의 소스 RSTS에 전기적으로 접속된 상태에 있다. 즉, 화소 P(2,1), P(3,1), P(4,1)의 각각의 증폭부 AMP는, 화소 P(1,1), P(2,1), P(3,1), P(4,1)의 전하 전압 변환부 FD와 신호선 SIG_j 사이에 병렬로 접속되어 있으므로, 트랜스컨덕턴스(transconductance)를 용이하게 취할 수 있다.
또한, 도 24에 나타내는 평면 구성에 대응하는 회로 구성은, 예를 들어 도 25와 같아진다. 도 25는 고체 촬상 장치(205i)의 회로 구성을 도시하는 도면이다. 도 25에 도시된 바와 같이, 화소 P(2,1), P(3,1), P(4,1)의 각각의 증폭부 AMP는, 등가적으로 1개의 증폭부로서 기능한다. 리셋부 RST 및 증폭부 AMP를 공유하고 있는 4개의 화소 P(1,1), P(2,1), P(3,1), P(4,1) 사이에 신호 축적부 PD의 전하에 따른 신호를 별도로 출력시킬지 가산하여 출력시킬지는, 4개의 화소 P(1,1), P(2,1), P(3,1), P(4,1)의 각각의 전송부 TR의 온·오프의 타이밍으로 조정할 수 있다. 또한, 도 24에 나타내는 레이아웃 구성 상에 있어서의 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3)와 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)과 화소 P(3,1)의 전하 전압 변환부 FD(반도체 영역 SR3)와 화소 P(4,1)의 전하 전압 변환부 FD(반도체 영역 SR3)는, 배선에 의해 서로 전기적으로 접속되어 동일한 전압을 가지므로, 도 25에 도시한 바와 같이, 회로 구성 상은 화소 P(1,1), P(2,1), P(3,1), P(4,1)에 의해 공유된 단일의 전하 전압 변환 소자로서 기능한다.
이와 같이, 3개 이상의 화소 P에서 리셋부 RST 및 증폭부 AMP를 각각 공유함과 함께 리셋부 RST 및 증폭부 AMP를 그 공유하고 있는 복수의 화소 P에 분배 배치하는 경우, 공유하는 증폭부 AMP의 수를 복수로 할 수 있다. 이에 의해, 각 화소의 평면 방향의 면적을 미세화한 경우에, 각 화소 P의 출력 신호는, 병렬로 접속되어 실효적으로 채널폭이 커진 증폭부(증폭 트랜지스터) AMP에서 출력되므로, 랜덤 노이즈의 증가를 더 억제할 수 있다.
또는, 3개 이상의 화소 P에서 리셋부 RST 및 증폭부 AMP에 더하여 선택부 ADR을 각각 공유함과 함께 리셋부 RST, 증폭부 AMP 및 선택부 ADR을 그 공유하고 있는 복수의 화소 P에 분배 배치해도 된다.
즉, 리셋부 RST를 대신하여 선택부 ADR이 화소 P를 선택 상태/비선택 상태로 하기 위한 동작을 행하므로, 리셋부 RST의 드레인측 전위는(예를 들어, VDD에) 고정되어 있어도 된다. 선택부 ADR은, 예를 들어 선택 트랜지스터이며, 액티브 레벨의 제어 신호가 게이트 ADRG에 공급되었을 때 온됨으로써 화소 P를 선택 상태로 하고, 논 액티브 레벨의 제어 신호가 게이트 ADRG에 공급되었을 때 오프됨으로써 화소 P를 비선택 상태로 한다.
예를 들어, 도 24에 나타내는 4개의 화소 P(1,1), P(2,1), P(3,1), P(4,1)에 있어서, 화소 P(4,1)의 증폭부 AMP를 선택부 ADR로 치환하고, 선택부 ADR(선택 트랜지스터)의 드레인을 화소 P(2,1), P(3,1)의 각각의 증폭부 AMP의 소스에 접속한다. 도 26은 고체 촬상 장치(205i)를 상기와 같이 변형시킨 고체 촬상 장치의 평면 구성을 도시하는 도면이다. 도 27은 고체 촬상 장치(25i)를 상기와 같이 변형시킨 고체 촬상 장치의 회로 구성을 도시하는 도면이다. 이 경우도, 화소 P마다 리셋부 RST, 증폭부 AMP, 선택부 ADR이 설치되는 구성에 비해, 각 화소 P마다 배치해야 할 소자수(트랜지스터수)를 삭감할 수 있다. 또한, 도 26에 나타내는 레이아웃 구성 상에 있어서의 화소 P(1,1)의 전하 전압 변환부 FD(반도체 영역 SR3)와 화소 P(2,1)의 전하 전압 변환부 FD(반도체 영역 SR3)와 화소 P(3,1)의 전하 전압 변환부 FD(반도체 영역 SR3)와 화소 P(4,1)의 전하 전압 변환부 FD(반도체 영역 SR3)는, 배선에 의해 서로 전기적으로 접속되어 동일한 전압을 가지므로, 도 27에 도시한 바와 같이, 회로 구성상은 화소 P(1,1), P(2,1), P(3,1), P(4,1)에 의해 공유된 단일의 전하 전압 변환 소자로서 기능한다.
또한, 제1 실시 형태 및 제2 실시 형태에서는, 소자 분리부 DTI가 평면에서 보면 격자 형상으로 연장되어 있는 경우(도 13 참조)에 대하여 예시적으로 설명하고 있다. 그러나, 소자 분리부 DTI가 단면에서 보면 반도체 기판 SB의 표면 SBa로부터 깊이 방향으로 연장되어 반도체 기판 SB의 이면 SBb까지 관통하고 있는 경우, 소자 분리부 DTI가 평면에서 보면 격자 형상으로 연장되어 있으면, 각 화소마다 기판 콘택트를 설치하여 각 화소마다의 반도체 기판 SB의 전위를 안정화시킬 필요가 있다.
예를 들어, 화소간에 설치된 소자 분리부 DTI가 표면 SBa로부터 이면 SBb까지 관통하고(도 4b 참조), 게다가 또한 화소와 화소의 사방 경계 모두를 완전히 둘러싸는 경우(도 13 참조)에는, 화소의 반도체 영역은 화소마다 완전히 분리되게 된다. 이 경우, 도 28에 도시한 바와 같이, 화소의 신호 판독 회로를 구성하는 MOS 트랜지스터의 제1 도전형의 웰(예를 들어 P-well)에 대해서는 화소마다 기준 전위로 고정하기 위해서, P-well(도 4b 참조)에 대하여 전기적으로 도통된 기판 콘택트 SBC를 반도체 기판 SB의 표면 SBa에 설치하고, 기판 콘택트 SBC에 기판 배선을 접속하고, 그 기판 배선에 기준 전위를 인가할 필요가 있다. 도 28은 각 화소마다 기판 콘택트 SBC를 설치한 경우의 평면 구성을 도시하는 도면이다. 또한, 도 4 내지 도 27에 대해서는, 간략화를 위해, 기판 콘택트 SBC의 도시 및 설명이 생략되어 있다.
이와 같이, 각 화소마다 기판 콘택트를 설치하는 경우, 기판 콘택트만큼, 각 화소 P의 x 방향의 폭 Wx 및 y 방향의 폭 Wy(도 4a 참조)의 축소화가 제한될 가능성이 있다.
따라서, 소자 분리부는, 예를 들어 도 29, 도 31에 도시한 바와 같이, 평면에서 보면, 격자 형상의 패턴으로부터 일부를 제거하여 불연속으로 한 패턴으로 구성될 수 있다.
도 29의 경우, 소자 분리부 DTIp는, 평면에서 보면, 1 화소 피치로 x 방향 및 y 방향으로 각각 서로 분리된 패턴으로 구성되어 있다. 즉, 화소의 반도체 영역이 인접하는 화소의 반도체 영역과 소자 분리부 DTIp에 의해 부분적으로 분리되지 않고 연속적이 되는 경우에는, 화소마다 기판 콘택트를 설치하여 기준 전위를 인가할 필요는 없다. 예를 들어, 소자 분리부 DTIp는 표면 SBa로부터 이면 SBb까지 관통하고 있지만(도 4b 참조), 도 28에 도시한 바와 같이 소자 분리부 DTIp의 일부분이 화소의 경계로 비연속으로 되는 경우에는, 기준 전위를 인가하는 기판 콘택트 SBC는, 복수 화소에 하나 설치하는 것만으로 좋다. 도 30은 소자 분리부 DTIp의 일부분이 화소의 경계에서 비연속으로 되는 경우에 기판 콘택트 SBC를 2화소에 대해 1개 설치하는 구성을 예시적으로 나타내고 있다.
또는, 도 31의 경우, 소자 분리부 DTIr은, 평면에서 보면, 2 화소 피치로 x 방향 및 y 방향으로 각각 서로 분리된 패턴으로 구성되어 있다.
이와 같이, 소자 분리부를 평면에서 보면 화소의 경계에서 비연속이 되도록 구성함으로써, 각 화소마다의 반도체 기판 SB를 부분적으로 전기적으로 접속할 수 있으므로, 각 화소마다 기판 콘택트를 설치할 필요가 없어져서, 각 화소 P의 x 방향의 폭 Wx 및 y 방향의 폭 Wy를 용이하게 축소할 수 있게 된다.
본 발명의 몇몇 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규 실시 형태는, 그 외의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (20)

  1. 고체 촬상 장치로서,
    반도체 기판에 배치되어, 신호 축적부를 각각 갖는 복수의 화소와,
    상기 반도체 기판에 있어서의 상기 복수의 화소를 서로 전기적으로 분리하는 DTI(Deep Trench Isolation)형의 소자 분리부
    를 구비하고,
    상기 복수의 화소 각각에 있어서의 상기 신호 축적부는,
    상기 소자 분리부에 있어서의 상기 신호 축적부측의 측벽을 덮는 제1 도전형의 제1 반도체 영역과,
    상기 반도체 기판에 있어서의 표면보다 깊은 위치로부터 깊이 방향으로 종형으로 배치됨과 함께 상기 제1 반도체 영역을 따라 판 형상으로 연장된 상기 제1 도전형과 반대 도전형인 제2 도전형의 제2 반도체 영역
    을 갖는, 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 제2 반도체 영역은, 상기 반도체 기판의 표면에 수직인 방향으로부터 투시한 경우에, 대략 L 형상을 갖고 있는, 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 제1 반도체 영역은, 제1 면과, 상기 제1 면에 제1 교차선으로 교차하는 제2 면을 포함하는 각통(square tube)을 따라 연장되어 있고,
    상기 제2 반도체 영역은,
    상기 제1 면을 따라 상기 제1 교차선에 대응한 위치까지 판 형상으로 연장된 제1 부분과,
    상기 제1 교차선에 대응한 위치로부터 상기 제2 면을 따라 판 형상으로 연장된 제2 부분
    을 갖는, 고체 촬상 장치.
  4. 제3항에 있어서,
    상기 복수의 화소 각각은, 상기 반도체 기판의 표면에 있어서의 상기 제1 교차선에 대응한 위치로부터 깊이 방향으로 상기 제2 반도체 영역의 근방까지 연장된 트렌치 게이트를 더 갖는, 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 제2 반도체 영역은, 상기 반도체 기판의 표면에 수직인 방향으로부터 투시한 경우에, 대략 U 형상을 갖고 있는, 고체 촬상 장치.
  6. 제1항에 있어서,
    상기 제1 반도체 영역은, 제1 면과, 상기 제1 면에 제1 교차선으로 교차하는 제2 면과, 상기 제2 면에 상기 제1 교차선의 반대측의 제2 교차선으로 교차하는 제3 면을 포함하는 각통을 따라 연장되어 있고,
    상기 제2 반도체 영역은,
    상기 제1 면을 따라 상기 제1 교차선에 대응한 위치까지 판 형상으로 연장된 제1 부분과,
    상기 제1 교차선에 대응한 위치로부터 상기 제2 면을 따라 상기 제2 교차선에 대응한 위치까지 판 형상으로 연장된 제2 부분과,
    상기 제2 교차선에 대응한 위치로부터 상기 제3 면을 따라 연장된 제3 부분
    을 갖는, 고체 촬상 장치.
  7. 제6항에 있어서,
    상기 복수의 화소 각각은, 상기 반도체 기판의 표면에 있어서의 상기 제1 교차선과 상기 제2 교차선 사이에 대응한 위치로부터 깊이 방향으로 상기 제2 반도체 영역의 근방까지 연장된 트렌치 게이트를 더 갖는, 고체 촬상 장치.
  8. 제1항에 있어서,
    상기 제2 반도체 영역은, 상기 반도체 기판의 표면에 수직인 방향으로부터 투시한 경우에, 대략 O 형상을 갖고 있는, 고체 촬상 장치.
  9. 제1항에 있어서,
    상기 제1 반도체 영역은, 제1 면과, 상기 제1 면에 제1 교차선으로 교차하는 제2 면과, 상기 제2 면에 상기 제1 교차선의 반대측의 제2 교차선으로 교차하는 제3 면과, 상기 제3 면에 상기 제2 교차선의 반대측의 제3 교차선으로 교차하는 제4 면을 포함하는 각통을 따라 연장되어 있고,
    상기 제2 반도체 영역은,
    상기 제1 면을 따라 상기 제1 교차선에 대응한 위치까지 판 형상으로 연장된 제1 부분과,
    상기 제1 교차선에 대응한 위치로부터 상기 제2 면을 따라 상기 제2 교차선에 대응한 위치까지 판 형상으로 연장된 제2 부분과,
    상기 제2 교차선에 대응한 위치로부터 상기 제3 면을 따라 상기 제3 교차선에 대응한 위치까지 판 형상으로 연장된 제3 부분과,
    상기 제3 교차선에 대응한 위치로부터 상기 제4 면을 따라 판 형상으로 연장된 제4 부분
    을 갖는, 고체 촬상 장치.
  10. 제9항에 있어서,
    상기 제3 부분 및 상기 제4 부분의 각각에 있어서의 상기 제2 도전형의 불순물 농도는, 상기 제1 부분 및 상기 제2 부분의 각각에 있어서의 상기 제2 도전형의 불순물 농도보다 낮고,
    상기 복수의 화소 각각은, 상기 반도체 기판의 표면에 있어서의 상기 제1 교차선에 대응한 위치로부터 깊이 방향으로 상기 제2 반도체 영역의 근방까지 연장된 트렌치 게이트를 더 갖는, 고체 촬상 장치.
  11. 제1항에 있어서,
    상기 제2 반도체 영역은, 상기 반도체 기판의 표면을 따른 방향으로부터 투시한 경우에, 대략 역 U 형상을 갖고 있는, 고체 촬상 장치.
  12. 제1항에 있어서,
    상기 제1 반도체 영역은, 제1 면과, 상기 제1 면에 제1 교차선으로 교차하는 제2 면과, 상기 제2 면에 상기 제1 교차선의 반대측의 제2 교차선으로 교차하는 제3 면과, 상기 제3 면에 상기 제2 교차선의 반대측의 제3 교차선으로 교차하는 제4 면을 포함하는 각통을 따라 연장되어 있고,
    상기 제2 반도체 영역은,
    상기 제1 면을 따라 상기 제1 교차선에 대응한 위치까지 판 형상으로 연장된 제1 부분과,
    상기 제1 교차선에 대응한 위치로부터 상기 제2 면을 따라 상기 제2 교차선에 대응한 위치까지 판 형상으로 연장된 제2 부분과,
    상기 제2 교차선에 대응한 위치로부터 상기 제3 면을 따라 상기 제3 교차선에 대응한 위치까지 판 형상으로 연장된 제3 부분과,
    상기 제3 교차선에 대응한 위치로부터 상기 제4 면을 따라 판 형상으로 연장된 제4 부분과,
    상기 제1 부분, 상기 제2 부분, 상기 제3 부분, 상기 제4 부분의 각각에 있어서의 상기 반도체 기판의 표면측의 단부를 덮도록 상기 반도체 기판의 표면을 따라 판 형상으로 연장된 제5 부분
    을 갖는, 고체 촬상 장치.
  13. 제12항에 있어서,
    상기 제5 부분에 있어서의 상기 제2 도전형의 불순물 농도는, 상기 제3 부분 및 상기 제4 부분의 각각에 있어서의 상기 제2 도전형의 불순물 농도보다 낮고,
    상기 제3 부분 및 상기 제4 부분의 각각에 있어서의 상기 제2 도전형의 불순물 농도는, 상기 제1 부분 및 상기 제2 부분의 각각에 있어서의 상기 제2 도전형의 불순물 농도보다 낮고,
    상기 복수의 화소 각각은, 상기 반도체 기판의 표면에 있어서의 상기 제1 교차선에 대응한 위치로부터 깊이 방향으로 상기 제2 반도체 영역의 근방까지 연장된 트렌치 게이트를 더 갖는, 고체 촬상 장치.
  14. 제1항에 있어서,
    상기 제1 반도체 영역은,
    제1 부분 영역과,
    상기 제1 부분 영역보다 상기 반도체 기판의 표면으로부터 깊은 위치에 있는 제2 부분 영역
    을 갖고,
    상기 제1 부분 영역에서의 상기 제1 도전형의 불순물 농도는, 상기 제2 부분 영역에서의 상기 제1 도전형의 불순물 농도보다 낮은, 고체 촬상 장치.
  15. 제1항에 있어서,
    상기 복수의 화소 각각에 있어서의 상기 신호 축적부는,
    상기 제2 반도체 영역을, 상기 제1 반도체 영역의 반대측으로부터 덮고 있는 제1 도전형의 제4 반도체 영역을 더 갖고,
    상기 제2 반도체 영역과 상기 제4 반도체 영역의 계면은, 상기 제2 반도체 영역과 상기 제1 반도체 영역의 계면을 따르고 있는, 고체 촬상 장치.
  16. 제1항에 있어서,
    상기 복수의 화소 각각에 있어서의 상기 신호 축적부는,
    상기 반도체 기판에 있어서의 상기 제2 반도체 영역과 대략 균등한 깊이 위치에 배치되고, 상기 제2 반도체 영역에서의 상기 제1 반도체 영역의 반대측의 경계를 규정하는 제4 반도체 영역을 더 갖는, 고체 촬상 장치.
  17. 제1항에 있어서,
    상기 복수의 화소는, 제1 화소 및 상기 제1 화소에 인접하는 제2 화소를 포함하고,
    상기 제1 화소 및 상기 제2 화소 각각은, 상기 신호 축적부의 전하를 전압으로 변환하는 전하 전압 변환부를 갖고,
    상기 제1 화소 내에 배치된 상기 전하 전압 변환부와 상기 제2 화소 내에 배치된 상기 전하 전압 변환부는, 서로 전기적으로 접속되어 상기 제1 화소 및 상기 제2 화소에 의해 공유된 단일의 전하 전압 변환 소자로서 기능하고,
    상기 제1 화소는, 상기 전하 전압 변환 소자의 전압을 리셋하도록 상기 제1 화소 및 상기 제2 화소에 의해 공유되어 상기 제1 화소 내에 배치된 리셋부를 갖고,
    상기 제2 화소는, 상기 전하 전압 변환 소자의 전압에 따른 신호를 신호선에 출력하도록 상기 제1 화소 및 상기 제2 화소에 의해 공유되고 상기 제2 화소 내에 배치된 증폭부를 갖는, 고체 촬상 장치.
  18. 제17항에 있어서,
    상기 복수의 화소는, 상기 제1 화소 및 복수의 상기 제2 화소를 포함하고,
    상기 복수의 제2 화소는, 상기 전하 전압 변환 소자의 전압에 따른 신호를 상기 신호선에 출력하도록 상기 제1 화소 및 상기 복수의 제2 화소에 의해 공유되고 상기 복수의 제2 화소의 각각에 분할되어 배치된 증폭부군을 갖는, 고체 촬상 장치.
  19. 제18항에 있어서,
    상기 증폭부군은, 상기 복수의 제2 화소에 있어서의 서로 다른 제2 화소 내에 배치된 복수의 증폭 트랜지스터를 갖고,
    상기 복수의 증폭 트랜지스터는, 소스끼리가 상기 신호선을 통해서 접속되고, 드레인끼리가 전원선을 통해서 접속됨으로써, 상기 전하 전압 변환 소자와 상기 신호선 사이에서 병렬로 접속되어 있는, 고체 촬상 장치.
  20. 제1항에 있어서,
    상기 소자 분리부는, 평면에서 보면, 격자 형상의 패턴으로부터 일부를 제거하여 불연속으로 한 패턴으로 구성되어 있는, 고체 촬상 장치.
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