TW202118030A - 固態攝像裝置 - Google Patents
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Abstract
本發明之固態攝像裝置具備：第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；像素分離部，其設置於前述第1半導體層，將複數個前述像素相互分隔；第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層；及第1共有連接部，其設置於前述第2半導體層與前述第1半導體層之間，且跨前述像素分離部而設置並且電性連接於複數個前述電荷蓄積部。
Description
本發明係關於一種具有相互積層之複數個半導體層之固態攝像裝置。
近年來，在固態攝像裝置中，業界不斷開發CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)等MOS型影像感測器。例如，在專利文獻1中，曾提案由具有像素陣列部之半導體晶圓、與具有邏輯電路之半導體晶圓積層而成之固態攝像裝置。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2010-245506號公報
較理想為，在此固態攝像裝置中，進一步提高設計自由度。
因而，較理想為提供一種可進一步提高設計自由度之固態攝像裝置。
本發明之一實施形態之固態攝像裝置(1)具備：第1半導體層，其就每一像素，具有光電轉換部、及蓄積以光電轉換部產生之信號電荷之電荷蓄積部；像素分離部，其設置於第1半導體層，將複數個前述像素相互分隔；第2半導體層，其供設置讀出電荷蓄積部之信號電荷之像素電晶體，且積層於第1半導體層；及第1共有連接部，其設置於第2半導體層與第1半導體層之間，且跨像素分離部而設置並且電性連接於複數個電荷蓄積部。
本發明之一實施形態之固態攝像裝置(2)具備：第1半導體層，其就每一像素，具有光電轉換部、及蓄積以光電轉換部產生之信號電荷之電荷蓄積部；第2半導體層，其供設置讀出電荷蓄積部之信號電荷之像素電晶體，且積層於第1半導體層；絕緣區域，其將第2半導體層分斷；及貫通電極，其在厚度方向貫通絕緣區域且電性連接於第1半導體層，並且自第1半導體層側起沿厚度方向具有第1部分、及接合於第1部分之第2部分。
本發明之一實施形態之固態攝像裝置(3)具備：第1半導體層，其就每一像素，具有光電轉換部、及蓄積以光電轉換部產生之信號電荷之電荷蓄積部；第2半導體層，其供設置讀出電荷蓄積部之信號電荷之像素電晶體，且積層於第1半導體層；絕緣區域，其將第2半導體層分斷；及元件分離區域，其自第2半導體層之表面起設置於厚度方向之一部分。
本發明之一實施形態之固態攝像裝置(4)具備：第1基板，其就每一像素，具有光電轉換部、及蓄積以光電轉換部產生之信號電荷之電荷蓄積部；第2基板，其包含：供設置讀出電荷蓄積部之像素信號之像素電晶體且積層於第1基板之第2半導體層、及將第2半導體層分斷之絕緣區域；貫通電極，其在厚度方向貫通絕緣區域而到達第1基板；及連接部，其設置於第2基板且配置於與第2半導體層對向之位置，並且具有與貫通電極之孔徑不同之孔徑。
本發明之一實施形態之固態攝像裝置(5)具備：第1基板，其就每一像素，具有光電轉換部、及蓄積以光電轉換部產生之信號電荷之電荷蓄積部；第2基板，其供設置讀出電荷蓄積部之像素信號之像素電晶體，且積層於第1基板；接合膜，其設置於第2基板與第1基板之接合面，且設置於第2基板與第1基板之間之選擇性區域；及貫通電極，其配置於接合膜之間隙，且將第2基板與第1基板電性連接。
本發明之一實施形態之固態攝像裝置(6)具備：第1半導體層，其就每一像素，具有光電轉換部、及蓄積以光電轉換部產生之信號電荷之電荷蓄積部；第2半導體層，其供設置具有三維構造且讀出電荷蓄積部之信號電荷之像素電晶體，且積層於第1半導體層。
本發明之一實施形態之固態攝像裝置(7)具備：第1半導體層，其就每一像素，具有光電轉換部、及蓄積以光電轉換部產生之信號電荷之電荷蓄積部；傳送電晶體，其具有與第1半導體層對向之閘極電極，且將光電轉換部之信號電荷傳送至電荷蓄積部；第2半導體層，其供設置讀出電荷蓄積部之信號電荷之像素電晶體，且積層於前述第1半導體層；第3半導體層，其設置有電性連接於第1半導體層之第1區域或第2半導體層之第2區域之第3區域；保護元件，其在第3半導體層具有pn接面；及天線配線，其隔著第2半導體層與第1半導體層對向，且電性連接於保護元件、及像素電晶體或傳送電晶體。
在本發明之一實施形態之固態攝像裝置中，在就每一像素設置有光電轉換部及電荷蓄積部之第1半導體層(或第1基板)，積層設置有像素電晶體之第2半導體層(或第2基板)。藉此，與將光電轉換部、與像素電晶體設置於相同之半導體層(或基板)之情形相比，光電轉換部、像素電晶體各者被更自由地設計。
以下，針對用於實施本發明之形態，參照圖式詳細地說明。此外，說明係按照以下之順序進行。
1.實施形態(具有3個基板之積層構造之攝像裝置)
2.變化例1(砷(As)擴散至浮動擴散部之例)
3.變化例2(貫通電極具有第1部分及第2部分之例)
4.變化例3(在接合膜設置有間隙之例)
5.變化例4(將接合膜由氧化膜構成之例)
6.變化例5(具有保護元件之例)
7.變化例6(平面構成之例1)
8.變化例7(平面構成之例2)
9.變化例8(平面構成之例3)
10.變化例9(在像素陣列部之中央部具有基板間之接點部之例)
11.變化例10(具有平面型傳送電晶體之例)
12.變化例11(在1個讀出電路連接有1個像素之例)
13.變化例12(像素分離部之構成例)
14.變化例13(平面構成之例4)
15.變化例14(平面構成之例5)
16.變化例15(接點部之構成之例1)
17.變化例16(接點部之構成之例2)
18.變化例17(設置於第1基板及第2基板之電晶體之構成例)
19.變化例18(以不同之工序形成貫通電極及連接部之例)
20.變化例19(像素電晶體之構造例)
21.變化例20(具有保護元件之例2)
22.變化例21(就每複數個感測器像素設置有1個井用接點之例)
23.適用例(攝像系統)
24.應用例
＜1.實施形態＞
[攝像裝置1之功能構成]
圖1係顯示本發明之一實施形態之固態攝像裝置(攝像裝置1)之功能構成之一例的方塊圖。
圖1之攝像裝置1例如包含：輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
在像素陣列部540呈陣列狀重複配置像素541。更具體而言，包含複數個像素之像素共有單元539成為重複單位，其呈包含列方向及行方向之陣列狀重複配置。此外，在本說明書中，有方便上，將列方向稱為H方向，將與列方向正交之行方向稱為V方向之情形。在圖1之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D各自具有光電二極體PD(在後述之圖6等中圖示)。像素共有單元539係共有1個像素電路(後述之圖3之像素電路200X)之單位。換言之，就每4個像素(像素541A、541B、541C、541D)具有1個像素電路(後述之像素電路200X)。藉由使該像素電路分時動作，而像素541A、541B、541C、541D各者之像素信號依次被讀出。像素541A、541B、541C、541D以例如2列×2行配置。將複數條列驅動信號線542及複數條垂直信號線(行讀出線)543與像素541A、541B、541C、541D一起設置於像素陣列部540。列驅動信號線542驅動在像素陣列部540中於列方向並排排列之複數個像素共有單元539各者所包含之像素541。驅動像素共有單元539中之在列方向並排排列之各像素。之後參照圖4詳細地說明，在像素共有單元539設置有複數個電晶體。為了分別驅動該等複數個電晶體，而在1個像素共有單元539連接有複數條列驅動信號線542。在垂直信號線(行讀出線)543連接有像素共有單元539。自像素共有單元539所包含之像素541A、541B、541C、541D各者，經由垂直信號線(行讀出線)543讀出像素信號。
列驅動部520例如包含決定用於進行像素驅動之列之位置之列位址控制部、換言之列解碼器部、及產生用於驅動像素541A、541B、541C、541D之信號之列驅動電路部。
行信號處理部550例如具備連接於垂直信號線543，且與像素541A、541B、541C、541D(像素共有單元539)形成源極隨耦器電路之負載電路部。行信號處理部550可具有將經由垂直信號線543自像素共有單元539讀出之信號放大之放大電路部。行信號處理部550可具有雜訊處理部。在雜訊處理部中，例如，自作為光電轉換之結果而自像素共有單元539讀出之信號，去除系統之雜訊位準。
行信號處理部550例如具有類比數位轉換器(ADC)。在類比數位轉換器中，自像素共有單元539讀出之信號或經上述雜訊處理之類比信號被轉換為數位信號。ADC例如包含比較器部及計數器部。在比較器部中，將成為轉換對象之類比信號、跟與其成為比較對象之參考信號進行比較。在計數器部中，計測直至在比較器部之比較結果反轉為止之時間。行信號處理部550可包含進行掃描讀出行之控制之水平掃描電路部。
時序控制部530基於向裝置輸入之基準時脈信號及時序控制信號，向列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係對光電轉換之結果所獲得之資料、換言之攝像裝置1之攝像動作之結果所獲得之資料，施以各種信號處理之電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保持部。圖像信號處理部560可包含處理器部。
在圖像信號處理部560中所執行之信號處理之一例係在經AD轉換之攝像資料為拍攝到較暗之被攝體之資料之情形下維持較多灰階，在為拍攝到較亮之被攝體之資料之情形下減少灰階之色調曲線修正處理。此情形下，較理想為使基於何種色調曲線修正攝像資料之灰階、或色調曲線之特性資料預先記憶於圖像信號處理部560之資料保持部。
輸入部510A例如係用於將上述基準時脈信號、時序控制信號及特性資料等自裝置外部向攝像裝置1輸入者。時序控制信號例如係垂直同步信號及水平同步信號等。特性資料例如係用於向圖像信號處理部560之資料保持部記憶者。輸入部510A例如包含：輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用於輸入資料之外部端子。輸入電路部512係用於將向輸入端子511輸入之信號向攝像裝置1之內部擷取入者。在輸入振幅變更部513中，由輸入電路部512擷取入之信號之振幅變更為在攝像裝置1之內部容易利用之振幅。在輸入資料轉換電路部514中，輸入資料之資料行之排列被變更。輸入資料轉換電路部514係由例如串並聯轉換電路構成。在該串並聯轉換電路中，作為輸入資料而接收到之串列信號轉換為並列信號。此外，在輸入部510A中，輸入振幅變更部513及輸入資料轉換電路部514可省略。電源供給部基於自外部向攝像裝置1供給之電源，供給設定為成為在攝像裝置1之內部所需之各種電壓之電源。
在攝像裝置1與外部之記憶體器件連接時，可在輸入部510A設置用於接收來自外部之記憶體器件之資料之記憶體介面電路。外部之記憶體器件為例如快閃記憶體、SRAM及DRAM等。
輸出部510B向裝置外部輸出圖像資料。該圖像資料為例如由攝像裝置1拍攝到之圖像資料、及由圖像信號處理部560予以信號處理之圖像資料等。輸出部510B例如包含：輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515係由例如並串聯轉換電路構成，在輸出資料轉換電路部515中，於攝像裝置1內部使用之並列信號轉換為串列信號。輸出振幅變更部516變更在攝像裝置1之內部使用之信號之振幅。經變更之振幅之信號變得容易在連接於攝像裝置1之外部之外部器件中利用。輸出電路部517係自攝像裝置1之內部向裝置外部輸出資料之電路，藉由輸出電路部517，而連接於輸出端子518之攝像裝置1外部之配線被驅動。在輸出端子518中，自攝像裝置1向裝置外部輸出資料。在輸出部510B中，輸出資料轉換電路部515及輸出振幅變更部516可被省略。
在攝像裝置1與外部之記憶體器件連接時，可在輸出部510B設置向外部之記憶體器件輸出資料之記憶體介面電路。外部之記憶體器件為例如快閃記憶體、SRAM及DRAM等。
[攝像裝置1之概略構成]
圖2及圖3係顯示攝像裝置1之概略構成之一例者。攝像裝置1具備3個基板(第1基板100、第2基板200、第3基板300)。圖2係示意性顯示第1基板100、第2基板200、第3基板300各者之平面構成者，圖3示意性顯示相互積層之第1基板100、第2基板200及第3基板300之剖面構成。圖3對應於沿圖2所示之III-IIIʼ線之剖面構成。攝像裝置1係將3個基板(第1基板100、第2基板200、第3基板300)貼合而構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，方便上將使第1基板100、第2基板200及第3基板300之各基板所包含之配線與其周圍之層間絕緣膜組合而成者稱為設置於各個基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿積層方向依序配置半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S。針對第1基板100、第2基板200及第3基板300之具體的構成於後文敘述。圖3所示之箭頭表示光L向攝像裝置1之入射方向。在本說明書中，有方便上，在以後之剖視圖中，將攝像裝置1之光入射側稱為「下」「下側」「下方」，將與光入射側為相反側稱為「上」「上側」「上方」之情形。又，在本說明書中，有方便上，關於具備半導體層及配線層之基板，將配線層之側稱為表面，將半導體層之側稱為背面之情形。此外，說明書之記載並不限定於上述之稱呼方式。攝像裝置1例如成為自具有光電二極體之第1基板100之背面側入射光之背面照射型攝像裝置。
像素陣列部540及像素陣列部540所包含之像素共有單元539均使用第1基板100及第2基板200之兩者而構成。在第1基板100設置有像素共有單元539所具有之複數個像素541A、541B、541C、541D。該等像素541各者具有光電二極體(後述之光電二極體PD)及傳送電晶體(後述之傳送電晶體TR)。在第2基板200設置有像素共有單元539所具有之像素電路(後述之像素電路200X)。像素電路讀出自像素541A、541B、541C、541D各者之光電二極體經由傳送電晶體傳送之像素信號、或將光電二極體重置。該第2基板200除具有此像素電路以外，還具有在列方向延伸之複數條列驅動信號線542及在行方向延伸之複數條垂直信號線543。第2基板200更具有在列方向延伸之電源線544(後述之電源線VDD等)。第3基板300例如具有：輸入部510A，列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如在第1基板100、第2基板200及第3基板300之積層方向(以下簡稱為積層方向)上，設置於一部分與像素陣列部540重疊之區域。更具體而言，列驅動部520在積層方向上，設置於與像素陣列部540之H方向之端部附近重疊之區域(圖2)。行信號處理部550例如在積層方向上，設置於一部分與像素陣列部540重疊之區域。更具體而言，行信號處理部550在積層方向上設置於與像素陣列部540之V方向之端部附近重疊之區域(圖2)。雖然圖示省略，但輸入部510A及輸出部510B可配置於第3基板300以外之部分，亦可配置於例如第2基板200。或，可在第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。此外，設置於上述第2基板200之像素電路亦有作為其他之稱呼，而稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路之情形。在本說明書中，使用像素電路之稱呼。
第1基板100與第2基板200例如藉由貫通電極(後述之圖6之貫通電極120E、121E)而電性連接。第2基板200與第3基板300例如經由接點部201、202、301、302電性連接。在第2基板200設置有接點部201、202，在第3基板300設置有接點部301、302。第2基板200之接點部201與第3基板300之接點部301相接，第2基板200之接點部202與第3基板300之接點部302相接。第2基板200具有：設置有複數個接點部201之接點區域201R、及設置有複數個接點部202之接點區域202R。第3基板300具有：設置有複數個接點部301之接點區域301R、及設置有複數個接點部302之接點區域302R。接點區域201R、301R在積層方向上設置於像素陣列部540與列驅動部520之間(圖3)。換言之，接點區域201R、301R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板200)在積層方向重疊之區域、或其附近區域。接點區域201R、301R例如配置於此區域中之H方向之端部(圖2)。在第3基板300中，例如，在列驅動部520之一部分、具體而言在與列驅動部520之H方向之端部重疊之位置設置有接點區域301R(圖2、圖3)。接點部201、301例如係將設置於第3基板300之列驅動部520、與設置於第2基板200之列驅動信號線542連接者。接點部201、301例如可將設置於第3基板300之輸入部510A與電源線544及基準電位線(後述之基準電位線VSS)連接。接點區域202R、302R在積層方向上設置於像素陣列部540與行信號處理部550之間(圖3)。換言之，接點區域202R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板200)在積層方向重疊之區域、或其附近區域。接點區域202R、302R例如配置於此區域中之V方向之端部(圖2)。在第3基板300中，例如，在行信號處理部550之一部分、具體而言在與行信號處理部550之V方向之端部重疊之位置設置有接點區域301R(圖2、圖3)。接點部202、302例如係用於將自像素陣列部540所具有之複數個像素共有單元539各者輸出之像素信號(與在光電二極體之光電轉換之結果所產生之電荷之量對應之信號)向設置於第3基板300之行信號處理部550連接者。像素信號自第2基板200給送至第3基板300。
圖3如上述般係攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T電性連接。例如，攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，以由導電材料形成之電極形成接點部201、202、301、302。導電材料以例如銅(Cu)、鋁(Al)、金(Au)等之金屬材料形成。接點區域201R、202R、301R、302R藉由將作為例如電極而形成之配線彼此直接接合，而將第2基板與第3基板電性連接，可進行第2基板200與第3基板300之信號之輸入及/或輸出。
將第2基板200與第3基板300電性連接之電性連接部可設置於所期望之部位。例如，如在圖3中描述為接點區域201R、202R、301R、302R般，可設置於與像素陣列部540在積層方向重疊之區域。又，可將電性連接部設置於與像素陣列部540在積層方向不重疊之區域。具體而言，可設置於與配置於像素陣列部540之外側之周邊部在積層方向重疊之區域。
在第1基板100及第2基板200設置有例如連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板200(圖3)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖2)。例如，連接孔部H1配置於在H方向上較像素陣列部540更靠外側，連接孔部H2配置於在V方向上較像素陣列部540更靠外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空腔，亦可在至少一部包含導電材料。例如，有在作為輸入部510A及/或輸出部510B而形成之電極連接接合線之構成。或，有將作為輸入部510A及/或輸出部510B而形成之電極、與設置於連接孔部H1、H2之導電材料連接之構成。設置於連接孔部H1、H2之導電材料可埋入連接孔部H1、H2之一部分或全部，亦可將導電材料形成於連接孔部H1、H2之側壁。
此外，在圖3中設為在第3基板300設置輸入部510A、輸出部510B之構造，但並不限定於此。例如，藉由經由配線層200T、300T向第2基板200給送第3基板300之信號，而亦可將輸入部510A及/或輸出部510B設置於第2基板200。同樣地，藉由經由配線層100T、200T向第1基板100給送第2基板200之信號，而亦可將輸入部510A及/或輸出部510B設置於第1基板100。
圖4係顯示像素共有單元539之構成之一例之等效電路圖。像素共有單元539包含：複數個像素541(在圖4中表示像素541A、541B、541C、541D之4個像素541)、連接於該複數個像素541之1個像素電路200X、及連接於像素電路200X之垂直信號線543。像素電路200X例如包含4個電晶體，具體而言包含放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG。如上述般，像素共有單元539藉由使1個像素電路200X分時動作，而依次向垂直信號線543輸出像素共有單元539所包含之4個像素541(像素541A、541B、541C、541D)各者之像素信號。將在複數個像素541連接有1個像素電路200X，該複數個像素541之像素信號由1個像素電路200X分時輸出之態樣稱為「複數個像素541共有1個像素電路200X」。
像素541A、541B、541C、541D具有相互共通之構成要素。以後，為了將像素541A、541B、541C、541D之構成要素相互區別，而在像素541A之構成要素之符號之末尾賦予辨別編號1，在像素541B之構成要素之符號之末尾賦予辨別編號2，在像素541C之構成要素之符號之末尾賦予辨別編號3，在像素541D之構成要素之符號之末尾賦予辨別編號4。在無須將像素541A、541B、541C、541D之構成要素相互區別之情形下，省略像素541A、541B、541C、541D之構成要素之符號之末尾之辨別編號。
像素541A、541B、541C、541D例如具有：光電二極體PD、與光電二極體PD電性連接之傳送電晶體TR、及電性連接於傳送電晶體TR之浮動擴散部FD。在光電二極體PD(PD1、PD2、PD3、PD4)中，陰極電性連接於傳送電晶體TR之源極，陽極電性連接於基準電位線(例如大地)。光電二極體PD對所入射之光進行光電轉換，產生與該受光量相應之電荷。傳送電晶體TR(傳送電晶體TR1、TR2、TR3、TR4)為例如n型之CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電晶體。在傳送電晶體TR中，汲極電性連接於浮動擴散部FD，閘極電性連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542(參照圖1)中之一部分。傳送電晶體TR將以光電二極體PD產生之電荷向浮動擴散部FD傳送。浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)係形成於p型半導體層中之n型擴散層區域。浮動擴散部FD係暫時保持自光電二極體PD傳送之電荷之電荷保持機構，且係產生與該電荷量相應之電壓之電荷-電壓轉換機構。此處，光電二極體PD對應於本發明之「光電轉換部」之一具體例，浮動擴散部FD對應於本發明之「電荷蓄積部」之一具體例。
1個像素共有單元539所包含之4個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互電性連接，且電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。FD轉換增益切換電晶體FDG之汲極連接於重置電晶體RST之源極，且FD轉換增益切換電晶體FDG之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542中之一部分。重置電晶體RST之汲極連接於電源線VDD，重置電晶體RST之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542中之一部分。放大電晶體AMP之閘極連接於浮動擴散部FD，放大電晶體AMP之汲極連接於電源線VDD，放大電晶體AMP之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於垂直信號線543，選擇電晶體SEL之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542中之一部分。
傳送電晶體TR在傳送電晶體TR變為導通狀態時，將光電二極體PD之電荷傳送至浮動擴散部FD。傳送電晶體TR之閘極(傳送閘極TG)例如包含所謂之縱型電極，如後述之圖6所示，自半導體層(後述之圖6之半導體層100S)之表面延伸至到達PD之深度而設置。重置電晶體RST將浮動擴散部FD之電位重置為特定之電位。在重置電晶體RST變為導通狀態時，將浮動擴散部FD之電位重置為電源線VDD之電位。選擇電晶體SEL控制像素信號自像素電路200X之輸出時序。放大電晶體AMP產生與由浮動擴散部FD保持之電荷之位準相應之電壓之信號，而作為像素信號。放大電晶體AMP經由選擇電晶體SEL連接於垂直信號線543。該放大電晶體AMP與在行信號處理部550中連接於垂直信號線543之負載電路部(參照圖1)一起構成源極隨耦器。放大電晶體AMP在選擇電晶體SEL變為導通狀態時，將浮動擴散部FD之電壓經由垂直信號線543輸出至行信號處理部550。重置電晶體RST、放大電晶體AMP及選擇電晶體SEL例如為N型之CMOS電晶體。
FD轉換增益切換電晶體FDG在變更在浮動擴散部FD之電荷-電壓轉換之增益時使用。一般而言，於在較暗之場所之攝影時，像素信號較小。在基於Q=CV進行電荷電壓轉換時，若浮動擴散部FD之電容(FD電容C)較大，則在放大電晶體AMP轉換為電壓時之V變小。另一方面，在較亮之場所中，由於像素信號變大，故若FD電容C不大，則在浮動擴散部FD不會完全接收光電二極體PD之電荷。進而，FD電容C必須變大，以使在放大電晶體AMP轉換為電壓時之V不會變得過大(換言之變小)。基於其等，在將FD轉換增益切換電晶體FDG設為導通時，由於增加FD轉換增益切換電晶體FDG之量之閘極電容，故整體之FD電容C變大。另一方面，在將FD轉換增益切換電晶體FDG設為關斷時，整體之FD電容C變小。如此，藉由將FD轉換增益切換電晶體FDG進行導通關斷切換，而將FD電容C設為可變，可切換轉換效率。FD轉換增益切換電晶體FDG為例如N型之CMOS電晶體。
此外，亦可為未設置FD轉換增益切換電晶體FDG之構成。此時，例如，像素電路200X係由例如放大電晶體AMP、選擇電晶體SEL及重置電晶體RST之3個電晶體構成。像素電路200X例如具有放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG等之像素電晶體之至少一者。
選擇電晶體SEL可設置於電源線VDD與放大電晶體AMP之間。此情形下，重置電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於列驅動信號線542(參照圖1)。放大電晶體AMP之源極(像素電路200X之輸出端)電性連接於垂直信號線543，放大電晶體AMP之閘極電性連接於重置電晶體RST之源極。此外，雖然圖示省略，但共有1個像素電路200X之像素541之數目可為4以外。例如，2個或8個像素541可共有1個像素電路200X。
圖5係顯示複數個像素共有單元539與垂直信號線543之連接態樣之一例者。例如，在行方向排列之4個像素共有單元539被分成4個群組，在該4個群組各者連接有垂直信號線543。在圖5中，為使說明簡單化，而顯示4個群組各者具有1個像素共有單元539之例，但4個群組可各者包含複數個像素共有單元539。如此，在攝像裝置1中，在行方向排列之複數個像素共有單元539可被分成包含1個或複數個像素共有單元539之群組。例如，在該群組各者連接有垂直信號線543及行信號處理部550，可自各個群組同時讀出像素信號。或，在攝像裝置1中，可於在行方向排列之複數個像素共有單元539連接1條垂直信號線543。此時，自連接於1條垂直信號線543之複數個像素共有單元539，分時地依序讀出像素信號。
[攝像裝置1之具體的構成]
圖6係顯示相對於攝像裝置1之第1基板100、第2基板200及第3基板300之主面垂直之方向之剖面構成之一例者。圖6係為了易於理解構成要素之位置關係而示意性顯示者，可與實際之剖面不同。在攝像裝置1中，依序積層第1基板100、第2基板200及第3基板300。攝像裝置1進而在第1基板100之背面側(光入射面側)具有受光透鏡401。可在受光透鏡401與第1基板100之間設置彩色濾光器層(未圖示)。受光透鏡401例如設置於像素541A、541B、541C、541D各者。攝像裝置1為例如背面照射型攝像裝置。攝像裝置1具有：配置於中央部之像素陣列部540、及配置於像素陣列部540之外側之周邊部540B。
第1基板100自受光透鏡401側依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S係由例如矽基板構成。半導體層100S例如在表面(配線層100T側之面)之一部分及其附近具有p井層115，在其以外之區域(較p井層115更深之區域)具有n型半導體區域114。例如，由該n型半導體區域114及p井層115構成pn接面型光電二極體PD。p井層115為p型半導體區域。
圖7A係顯示第1基板100之平面構成之一例者。圖7A主要顯示第1基板100之像素分離部117、光電二極體PD、浮動擴散部FD、VSS接點區域118及傳送電晶體TR之平面構成。與圖6一起，利用圖7A說明第1基板100之構成。
在半導體層100S之表面附近設置有浮動擴散部FD及VSS接點區域118。浮動擴散部FD係由設置於p井層115內之n型半導體區域構成。像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)例如在像素共有單元539之中央部相互接近地設置(圖7A)。雖然細節於後文敘述，但該像素共有單元539所包含之4個浮動擴散部(浮動擴散部FD1、FD2、FD3、FD4)在第1基板100內(更具體而言在配線層100T內)，經由電性連接機構(後述之墊部120)相互電性連接。進而，浮動擴散部FD自第1基板100往向第2基板200(更具體而言，自配線層100T往向配線層200T)經由電性機構(後述之貫通電極120E)連接。在第2基板200中(更具體而言在配線層200T之內部)，藉由該電性機構，而浮動擴散部FD電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。此處，VSS接點區域118對應於本發明之「雜質擴散區域」之一具體例。
VSS接點區域118係電性連接於基準電位線VSS之區域，與浮動擴散部FD分開而配置。例如，在像素541A、541B、541C、541D中，於各像素之V方向之一端配置浮動擴散部FD，於另一端配置VSS接點區域118(圖7A)。VSS接點區域118係由例如p型半導體區域構成。VSS接點區域118連接於例如接地電位或固定電位。藉此，對半導體層100S供給基準電位。
將傳送電晶體TR與光電二極體PD、浮動擴散部FD及VSS接點區域118一起設置於第1基板100。該光電二極體PD、浮動擴散部FD、VSS接點區域118及傳送電晶體TR設置於像素541A、541B、541C、541D各者。傳送電晶體TR設置於半導體層100S之表面側(與光入射面側為相反側、第2基板200側)。傳送電晶體TR具有傳送閘極TG。傳送閘極TG例如包含：與半導體層100S之表面對向之水平部分TGb、及設置於半導體層100S內之垂直部分TGa。垂直部分TGa在半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由將傳送電晶體TR由此縱型電晶體構成，而不易產生像素信號之傳送不良，可提高像素信號之讀出效率。
傳送閘極TG之水平部分TGb自與垂直部分TGa對向之位置，例如在H方向上朝向像素共有單元539之中央部延伸(圖7A)。藉此，可使到達傳送閘極TG之貫通電極(後述之貫通電極TGV)之H方向之位置靠近連接於浮動擴散部FD、VSS接點區域118之貫通電極(後述之貫通電極120E、121E)之H方向之位置。例如，設置於第1基板100之複數個像素共有單元539具有互為相同之構成(圖7A)。
圖8A及圖8B示意性顯示第1基板100及第2基板200之主要部分之構成之另一例。圖8A顯示第1基板100及第2基板200之主要部分之剖面構成，圖8B顯示像素共有單元539之平面構成之一例。
傳送電晶體TR可由平面型電晶體構成(圖8A)。此時，例如，在半導體層100S之表面上設置有傳送閘極TG。例如，該傳送閘極TG之側面係由側壁SW覆蓋。側壁SW包含例如氮化矽(SiN)。在半導體層100S與傳送閘極TG之間，設置有閘極絕緣膜(在圖8A中省略圖示、後述之圖19B之閘極絕緣膜TR-I)。像素541A、541B、541C、541D各者之傳送閘極TG(傳送閘極TG1、TG2、TG3、TG4)例如設置為在俯視下包圍浮動擴散部FD(圖8B)。
在半導體層100S設置有將像素541A、541B、541C、541D相互分離之像素分離部117。像素分離部117在半導體層100S之法線方向(相對於半導體層100S之表面垂直之方向)延伸而形成。像素分離部117以將像素541A、541B、541C、541D相互分隔之方式設置，具有例如格柵狀之平面形狀(圖7A、圖7B)。像素分離部117例如將像素541A、541B、541C、541D相互電性及光學分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。遮光膜117A使用例如鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B係由例如氧化矽(SiO)構成。像素分離部117例如具有FTI(Full Trench Isolation，全溝渠隔離)構造，而貫通半導體層100S。雖未圖示，但像素分離部117並不限定於貫通半導體層100S之FTI構造。例如，可為未貫通半導體層100S之DTI(Deep Trench Isolation，深溝渠隔離)構造。像素分離部117在半導體層100S之法線方向延伸，形成於半導體層100S之一部分之區域。
在半導體層100S例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，且配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面，具體而言設置於像素分離部117與p井層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116係由例如p型半導體區域構成。
在半導體層100S與絕緣膜111之間設置有具有負的固定電荷之固定電荷膜112。藉由固定電荷膜112誘發之電場，而在半導體層100S之受光面(背面)側之界面形成電洞蓄積層之第1釘紮區域113。藉此，抑制因半導體層100S之受光面側之界面狀態產生暗電流。固定電荷膜112係由例如具有負的固定電荷之絕緣膜形成。作為該具有負的固定電荷之絕緣膜之材料，例如可舉出氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
在固定電荷膜112與絕緣膜111之間設置有遮光膜117A。該遮光膜117A可與構成像素分離部117之遮光膜117A連續設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A例如選擇性地設置於與半導體層100S內之像素分離部117對向之位置。絕緣膜111以覆蓋該遮光膜117A之方式設置。絕緣膜111係由例如氧化矽構成。
設置於半導體層100S與第2基板200之間之配線層100T自半導體層100S側依序具有層間絕緣膜119、墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳送閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119遍及半導體層100S之表面全面而設置，且與半導體層100S相接。層間絕緣膜119係由例如氧化矽膜構成。此外，配線層100T之構成並不限定於上文，只要為具有配線及絕緣膜之構成即可。此處，墊部120對應於本發明之「第1共有連接部」之一具體例，墊部121對應於本發明之「第2共有連接部」之一具體例。
圖7B將墊部120、121之構成與圖7A所示之平面構成一起顯示。墊部120、121設置於層間絕緣膜119上之選擇性區域。墊部120係用於將像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互連接者。墊部120例如就每一像素共有單元539，在俯視下配置於像素共有單元539之中央部(圖7B)。該墊部120以跨像素分離部117之方式設置，與浮動擴散部FD1、FD2、FD3、FD4各者之至少一部分重疊而配置(圖6、圖7B)。具體而言，墊部120形成於相對於共有像素電路200X之複數個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)各者之至少一部分、及形成於共有該像素電路200X之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間之像素分離部117之至少一部分，在相對於半導體層100S之表面垂直之方向重疊之區域。在層間絕緣膜119設置有用於將墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接之連接導通孔120C。連接導通孔120C設置於像素541A、541B、541C、541D各者。例如，藉由將墊部120之一部分埋入連接導通孔120C，而墊部120與浮動擴散部FD1、FD2、FD3、FD4被電性連接。
墊部121係用於將複數個VSS接點區域118相互連接者。例如，設置於在V方向相鄰之一個像素共有單元539之像素541C、541D之VSS接點區域118、與設置於另一像素共有單元539之像素541A、541B之VSS接點區域118藉由墊部121而電性連接。墊部121例如以跨像素分離部117之方式設置，與該等4個VSS接點區域118各者之至少一部分重疊而配置。具體而言，墊部121形成於相對於複數個VSS接點區域118各者之至少一部分、及形成於該複數個VSS接點區域118之間之像素分離部117之至少一部分，在相對於半導體層100S之表面垂直之方向重疊之區域。在層間絕緣膜119設置有用於將墊部121與VSS接點區域118電性連接之連接導通孔121C。連接導通孔121C設置於像素541A、541B、541C、541D各者。例如，藉由將墊部121之一部分埋入連接導通孔121C，而墊部121與VSS接點區域118被電性連接。例如，在V方向排列之複數個像素共有單元539各者之墊部120及墊部121在H方向上配置於大致相同之位置(圖7B)。圖9顯示墊部120、121之構成之另一例。如此，可除了傳送閘極TG之側面外亦於墊部120、121之側面設置側壁SW。
藉由設置墊部120，而可在晶片整體中，減少用於自各浮動擴散部FD往向像素電路200X(例如放大電晶體AMP之閘極電極)連接之配線。同樣地，藉由設置墊部121，而可在晶片整體中，減少向各VSS接點區域118供給電位之配線。藉此，可實現晶片整體之面積之縮小、經微細化之像素之配線間之電干涉之抑制、及/或由零件數目之削減實現之成本削減等。
墊部120、121可設置於第1基板100、第2基板200之所期望之位置。具體而言，可將墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。在設置於配線層100T之情形下，可使墊部120、121與半導體層100S直接接觸。具體而言，可為墊部120、121與浮動擴散部FD及/或VSS接點區域118各者之至少一部分直接連接之構成。又，可為自連接於墊部120、121之浮動擴散部FD及/或VSS接點區域118各者設置連接導通孔120C、121C，在配線層100T、半導體層200S之絕緣區域212之所期望之位置設置墊部120、121之構成。
尤其是，在將墊部120、121設置於配線層100T之情形下，可減少半導體層200S之絕緣區域212之連接於浮動擴散部FD及/或VSS接點區域118之配線。藉此，可削減形成像素電路200X之第2基板200中的用於形成貫通配線之絕緣區域212之面積，該貫通配線用於自浮動擴散部FD連接於像素電路200X。因而，可較大地確保形成像素電路200X之第2基板200之面積。藉由確保像素電路200X之面積，而可較大地確保像素電晶體，可有助於由雜訊降低等實現之畫質提高。
尤其是，在將FTI構造用於像素分離部117之情形下，由於浮動擴散部FD及/或VSS接點區域118較佳為設置於各像素541，故藉由使用墊部120、121之構成，而可大幅度削減將第1基板100與第2基板200連接之配線。
又，如圖7B般，例如將複數個浮動擴散部FD連接之墊部120、與將複數個VSS接點區域118連接之墊部121在V方向上呈直線狀交替地配置。又，墊部120、121形成於由複數個光電二極體PD、複數個傳送閘極TG、及複數個浮動擴散部FD包圍之位置。藉此，在形成複數個元件之第1基板100中，可自由地配置浮動擴散部FD與VSS接點區域118以外之元件，可謀求晶片整體佈局之效率化。又，可確保形成於各像素共有單元539之元件佈局之對稱性，且可抑制各像素541之特性之不均。
墊部120、121係由例如多晶矽(Poly Si)、更具體而言由添加有雜質之摻雜多晶矽構成。墊部120、121較佳為由多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性較高之導電性材料構成。藉此，可於在第1基板100貼合第2基板200之半導體層200S後，形成像素電路200X。以下，說明其理由。此外，在以下之說明中，將在將第1基板100與第2基板200之半導體層200S貼合後，形成像素電路200X之方法稱為第1製造方法。
此處，亦可考量於在第2基板200形成像素電路200X後，將其貼合於第1基板100(以下稱為第2製造方法)。在該第2製造方法中，在第1基板100之表面(配線層100T之表面)及第2基板200之表面(配線層200T之表面)各者，預先形成電性連接用之電極。若將第1基板100與第2基板200貼合，則與其同時地，形成於第1基板100之表面與第2基板200之表面各者之電性連接用之電極彼此接觸。藉此，在第1基板100所包含之配線與第2基板200所包含之配線之間形成電性連接。因而，藉由設為利用第2製造方法之攝像裝置1之構成，而例如可相應於第1基板100與第2基板200各者之構成，利用適切之製程進行製造，從而可製造高品質、高性能之攝像裝置。
在此第2製造方法中，於將第1基板100與第2基板200貼合時，有因貼合用之製造裝置，而產生定位之誤差之情形。又，雖然第1基板100及第2基板200具有例如直徑數十cm左右之大小，但在將第1基板100與第2基板200貼合時，有在該第1基板100、第2基板200各部之微觀區域產生基板之伸縮之虞。該基板之伸縮起因於基板彼此接觸之時序稍許偏移。有因此第1基板100及第2基板200之伸縮，而在形成於第1基板100之表面及第2基板200之表面各者之電性連接用之電極之位置產生誤差之情形。在第2製造方法中，即便產生此誤差，亦以第1基板100及第2基板200各者之電極彼此接觸之方式預先進行應對為較佳。具體而言，考量上述誤差而預先增大第1基板100及第2基板200之電極之至少一者、較佳為兩者。因而，若利用第2製造方法，則例如，形成於第1基板100或第2基板200之表面之電極之大小(基板平面方向之大小)變得大於自第1基板100或第2基板200之內部朝表面向厚度方向延伸之內部電極之大小。
另一方面，藉由將墊部120、121由耐熱性之導電材料構成，而可利用上述第1製造方法。在第1製造方法中，於形成包含光電二極體PD及傳送電晶體TR等之第1基板100後，將該第1基板100與第2基板200(半導體層200S)貼合。此時，第2基板200為未形成構成像素電路200X之主動元件及配線層等之圖案之狀態。由於第2基板200為形成圖案前之狀態，故即便假若在將第1基板100與第2基板200貼合時，於該貼合位置產生誤差，亦不會因該貼合誤差，在產生第1基板100之圖案與第2基板200之圖案之間之定位產生誤差。此乃緣於第2基板200之圖案在將第1基板100與第2基板200貼合後形成之故。此外，於在第2基板形成圖案時，例如，在用於形成圖案之曝光裝置中，一面將形成於第1基板之圖案設為定位之對象一面形成圖案。基於上述理由，第1基板100與第2基板200之貼合位置之誤差在第1製造方法中不會在製造攝像裝置1上成為問題。基於同樣之理由，在第2製造方法中產生之起因於基板之伸縮之誤差在第1製造方法中亦不會在製造攝像裝置1上成為問題。
在第1製造方法中，於如上述般將第1基板100與第2基板200(半導體層200S)貼合後，在第2基板200上形成主動元件。之後，形成貫通電極120E、121E及貫通電極TGV(圖6)。在該貫通電極120E、121E、TGV之形成中，例如，自第2基板200之上方，使用由曝光裝置進行之縮小投影曝光形成貫通電極之圖案。由於使用縮小曝光投影，故即便假若在第2基板200與曝光裝置之定位產生誤差，該誤差之大小在第2基板200中亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之倒數)。因而，藉由設為利用第1製造方法之攝像裝置1之構成，而容易實現形成於第1基板100與第2基板200各者之元件彼此之定位，從而可製造高品質、高性能之攝像裝置。
利用此第1製造方法製造之攝像裝置1具有與以第2製造方法製造之攝像裝置不同之特徵。具體而言，在利用第1製造方法製造之攝像裝置1中，例如，貫通電極120E、121E、TGV自第2基板200至第1基板100成為大致一定之粗細度(基板平面方向之大小)。或，在貫通電極120E、121E、TGV具有錐形形狀時，具有一定之傾斜度之錐形形狀。具有此貫通電極120E、121E、TGV之攝像裝置1容易使像素541微細化。
此處，由於若利用第1製造方法製造攝像裝置1，則在將第1基板100與第2基板200(半導體層200S)貼合後，於第2基板200形成主動元件，故第1基板100亦受形成主動元件時所需之加熱處理影響。因而，如上述般，較佳為針對設置於第1基板100之墊部120、121，使用耐熱性較高之導電材料。例如，較佳為針對墊部120、121，使用熔點較第2基板200之配線層200T所包含之配線材之至少一部分更高之(亦即耐熱性較高之)材料。例如，針對墊部120、121使用摻雜多晶矽、鎢、鈦或氮化鈦等耐熱性較高之導電材。藉此，可利用上述第1製造方法製造攝像裝置1。
墊部120、121可由氮化鉭(TaN)、鋁(Al)及銅(Cu)等之金屬材料構成。
鈍化膜122例如以覆蓋墊部120、121之方式，遍及半導體層100S之表面全面而設置(圖6)。鈍化膜122係由例如氮化矽(SiN)膜構成。層間絕緣膜123隔著鈍化膜122而覆蓋墊部120、121。該層間絕緣膜123例如遍及半導體層100S之表面全面而設置。層間絕緣膜123係由例如氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言為配線層100T)與第2基板200之接合面。亦即，接合膜124與第2基板200相接。該接合膜124遍及第1基板100之主面全面而設置。接合膜124係由例如氮化矽膜構成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111而與半導體層100S對向(圖6)。受光透鏡401設置於與例如像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側依序具有半導體層200S及配線層200T。半導體層200S係由矽基板構成。在半導體層200S中，遍及厚度方向設置有井區域211。井區域211為例如p型半導體區域。在第2基板200設置有就每一像素共有單元539配置之像素電路200X。該像素電路200X例如設置於半導體層200S之表面側(配線層200T側)。在攝像裝置1中，以第2基板200之背面側(半導體層200S側)朝向第1基板100之表面側(配線層100T側)之方式，將第2基板200貼合於第1基板100。即，第2基板200面對背地貼合於第1基板100。
圖10～圖14示意性顯示第2基板200之平面構成之一例。在圖10中顯示設置於半導體層200S之表面附近之像素電路200X之構成。圖11示意性顯示配線層200T(具體而言為後述之第1配線層W1)、及連接於配線層200T之半導體層200S及第1基板100之各部之構成。圖12～圖14顯示配線層200T之平面構成之一例。以下，與圖6一起，利用圖10～圖14說明第2基板200之構成。在圖10及圖11中，以虛線表示光電二極體PD之外形(像素分離部117與光電二極體PD之邊界)，以虛線表示與構成像素電路200X之各電晶體之閘極電極重疊之部分之半導體層200S跟元件分離區域213或絕緣區域212之邊界。在與放大電晶體AMP之閘極電極重疊之部分中，於通道寬度方向之一側設置有半導體層200S與元件分離區域213之邊界、及元件分離區域213與絕緣區域212之邊界。以下，與圖6一起，利用圖10～圖14說明第2基板200之構成。
在第2基板200設置有：將半導體層200S分斷之絕緣區域212、及設置於半導體層200S之厚度方向之一部分之元件分離區域213(圖6)。例如，在設置於在H方向相鄰之2個像素電路200X之間之絕緣區域212配置有連接於該2個像素電路200X之2個像素共有單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖11)。此處，貫通電極120E對應於本發明之「第1貫通電極」之一具體例，貫通電極121E對應於本發明之「第2貫通電極」之一具體例。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖6)。半導體層200S係由該絕緣區域212分斷。在該絕緣區域212配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212係由例如氧化矽構成。
貫通電極120E、121E在厚度方向貫通絕緣區域212而設置。貫通電極120E、121E之上端連接於配線層200T之配線(後述之第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。該貫通電極120E、121E貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而設置，其下端連接於墊部120、121(圖6)。貫通電極120E係用於將墊部120與像素電路200X電性連接者。亦即，藉由貫通電極120E，而第1基板100之浮動擴散部FD電性連接於第2基板200之像素電路200X。貫通電極121E係用於將墊部121與配線層200T之基準電位線VSS電性連接者。亦即，藉由貫通電極121E，而第1基板100之VSS接點區域118電性連接於第2基板200之基準電位線VSS。
貫通電極TGV在厚度方向貫通絕緣區域212而設置。貫通電極TGV之上端連接於配線層200T之配線。該貫通電極TGV貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119而設置，其下端連接於傳送閘極TG(圖6)。此貫通電極TGV係用於將像素541A、541B、541C、541D各者之傳送閘極TG(傳送閘極TG1、TG2、TG3、TG4)、與配線層200T之配線(列驅動信號線542之一部分、具體而言為後述之圖11之配線TRG1、TRG2、TRG3、TRG4)電性連接者。亦即，藉由貫通電極TGV，而第1基板100之傳送閘極TG電性連接於第2基板200之配線TRG，朝傳送電晶體TR(傳送電晶體TR1、TR2、TR3、TR4)各者傳送驅動信號。
絕緣區域212係用於將前述貫通電極120E、121E及貫通電極TGV、與半導體層200S絕緣而設置之區域，該前述貫通電極120E、121E及貫通電極TGV用於將第1基板100與第2基板200電性連接。例如，在設置於在H方向相鄰之2個像素電路200X(像素共有單元539)之間之絕緣區域212配置有連接於該2個像素電路200X之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如在V方向延伸而設置(圖8、圖9)。此處，藉由適當進行傳送閘極TG之水平部分TGb之配置，而與垂直部分TGa之位置相比，貫通電極TGV之H方向之位置以更靠近貫通電極120E、121E之H方向之位置之方式配置(圖7A、圖9)。例如，貫通電極TGV在H方向上配置於與貫通電極120E、120E大致相同之位置。藉此，可於在V方向延伸之絕緣區域212一起設置貫通電極120E、121E及貫通電極TGV。作為另一配置例，亦可考量僅在與垂直部分TGa重疊之區域設置水平部分TGb。此情形下，在垂直部分TGa之大致正上方形成貫通電極TGV，例如在各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較大地偏移。在貫通電極TGV及貫通電極120E、121E之周圍，為了自接近之半導體層200S電性絕緣，而設置例如絕緣區域212。在貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置離開較大距離時，必須在貫通電極120E、121E、TGV各者之周圍獨立地設置絕緣區域212。藉此，半導體層200S被微細地分斷。與此相比，於在V方向延伸之絕緣區域212一起配置貫通電極120E、121E及貫通電極TGV之佈局可增大半導體層200S之H方向之大小。因而，可較大地確保半導體層200S之半導體元件形成區域之面積。藉此，例如，可增大放大電晶體AMP之尺寸，而可抑制雜訊。
又，在攝像裝置1中，由於在第1基板100設置有墊部120，故貫通電極120E就每一像素共有單元539設置。由於進而在第1基板100設置墊部121，故貫通電極121E就每4個像素(像素541A、541B、541C、541D)設置。藉此，可減少貫通電極120E、121E之數目，而可減小絕緣區域212。以下，說明其理由。
圖15A及圖15B示意性顯示第1基板100及第2基板200之主要部分之構成之另一例。圖15A顯示第1基板100及第2基板200之主要部分之剖面構成，圖15B顯示像素共有單元539之平面構成之一例。
如圖15A所示，亦可將用於將像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)電性連接之配線設置於第2基板200。例如，藉由第2基板200之配線層200T之配線(例如第1配線層W1)，而像素541A、541B、541C、541D各者之浮動擴散部FD被電性連接。又，用於將像素541A、541B、541C、541D各者之VSS接點區域118電性連接之配線亦可設置於第2基板200。此情形下，在像素541A、541B、541C、541D各者之浮動擴散部FD1、FD2、FD3、FD4連接貫通電極120E，在像素541A、541B、541C、541D各者之VSS接點區域118連接貫通電極121E。因而，在4個像素(像素541A、541B、541C、541D)各者，各配置1個貫通電極120E、121E(圖15B)。若如此般貫通電極120E、121E之數目增加，則絕緣區域212變大。
相對於此，藉由在第1基板100設置墊部120、121，而就每4個像素(像素541A、541B、541C、541D)，配置貫通電極120E、121E(圖8A、圖8B)。因而，與圖15A、圖15B所示之構成相比，可減少貫通電極之數目，而可減小絕緣區域212。藉此，可增大放大電晶體AMP之形成面積，而可抑制雜訊。又，藉由貫通電極之數目變少，而可提高佈局之自由度。因而，例如，亦可減小寄生電容。
元件分離區域213設置於半導體層200S之表面側。元件分離區域213具有STI(Shallow Trench Isolation，淺溝渠隔離)構造。在該元件分離區域213中，半導體層200S在厚度方向(相對於第2基板200之主面垂直之方向)被挖入，在該挖入部埋入絕緣膜。該絕緣膜係由例如氧化矽構成。元件分離區域213係在構成像素電路200X之複數個電晶體間，相應於像素電路200X之佈局進行元件分離者。在元件分離區域213之下方(半導體層200S之深部)，半導體層200S(具體而言，井區域211)延伸。
此處，參照圖7A、圖7B及圖10，說明在第1基板100之像素共有單元539之外形形狀(基板平面方向之外形形狀)、與在第2基板200之像素共有單元539之外形形狀之差異。
在攝像裝置1中，遍及第1基板100及第2基板200之兩者，設置有像素共有單元539。例如，設置於第1基板100之像素共有單元539之外形形狀、與設置於第2基板200之像素共有單元539之外形形狀互不相同。
在圖7A、圖7B中，以一點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第1基板100之像素共有單元539係由在H方向相鄰地配置之2個像素541(像素541A、541B)、及與其在V方向相鄰地配置之2個像素541(像素541C、541D)構成。亦即，第1基板100之像素共有單元539係由相鄰之2列×2行之4個像素541構成，第1基板100之像素共有單元539具有大致正方形之外形形狀。在像素陣列部540中，此像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以2像素節距(相當於2個像素541量之節距)相鄰地排列。
在圖10及圖11中，像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第2基板200之像素共有單元539之外形形狀在H方向上變得小於第1基板100之像素共有單元539，在V方向上變得大於第1基板100之像素共有單元539。例如，第2基板200之像素共有單元539在H方向上以相當於1個像素量之大小(區域)形成，在V方向上以相當於4個像素量之大小形成。亦即，第2基板200之像素共有單元539以相當於排列為相鄰之1列×4行之像素之大小形成，第2基板200之像素共有單元539具有大致長方形之外形形狀。
例如，在各像素電路200X中，選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG依序在V方向排列配置(圖10)。藉由將各像素電路200X之外形形狀如上述般設置為大致長方形狀，而可在一方向(在圖10中為V方向)，將4個電晶體(選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG)排列配置。藉此，可以一個擴散區域(連接於電源線VDD之擴散區域)共有放大電晶體AMP之汲極、及重置電晶體RST之汲極。例如，亦可將各像素電路200X之形成區域設置為大致正方形狀(參照後述之圖57)。此情形下，沿一方向配置2個電晶體，難以以一個擴散區域共有放大電晶體AMP之汲極、及重置電晶體RST之汲極。因而，藉由將像素電路200X之形成區域設置為大致長方形狀，而容易將4個電晶體接近地配置，從而可減小像素電路200X之形成區域。亦即，可進行像素之微細化。又，在無須減小像素電路200X之形成區域時，可增大放大電晶體AMP之形成區域，而可抑制雜訊。
例如，在半導體層200S之表面附近，除設置選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG以外，還設置連接於基準電位線VSS之VSS接點區域218。VSS接點區域218係由例如p型半導體區域構成。VSS接點區域218經由配線層200T之配線及貫通電極121E而電性連接於第1基板100(半導體層100S)之VSS接點區域118。該VSS接點區域218例如設置於隔著元件分離區域213與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖10)。
其次，參照圖7B及圖10，說明設置於第1基板100之像素共有單元539與設置於第2基板200之像素共有單元539之位置關係。例如，第1基板100之在V方向排列之2個像素共有單元539中之一個(例如圖7B之紙面上側)像素共有單元539連接於第2基板200之在H方向排列之2個像素共有單元539中之一個(例如圖10之紙面左側)之像素共有單元539。例如，第1基板100之在V方向排列之2個像素共有單元539中之另一個(例如圖7B之紙面下側)像素共有單元539連接於第2基板200之在H方向排列之2個像素共有單元539中之另一個(例如圖10之紙面右側)像素共有單元539。
例如，在第2基板200之在H方向排列之2個像素共有單元539中，一個像素共有單元539之內部佈局(電晶體等之配置)大致等於使另一個像素共有單元539之內部佈局在V方向及H方向反轉之佈局。以下，說明藉由該佈局獲得之效果。
在第1基板100之在V方向排列之2個像素共有單元539中，各個墊部120配置於像素共有單元539之外形形狀之中央部、亦即像素共有單元539之V方向及H方向之中央部(圖7B)。另一方面，第2基板200之像素共有單元539由於如上述般具有在V方向較長之大致長方形之外形形狀，故例如，連接於墊部120之放大電晶體AMP配置於自像素共有單元539之V方向之中央朝紙面上方偏移之位置。例如，在第2基板200之在H方向排列之2個像素共有單元539之內部佈局相同時，一個像素共有單元539之放大電晶體AMP與墊部120(例如，圖7B之紙面上側之像素共有單元539之墊部120)之距離變得比較短。然而，另一個像素共有單元539之放大電晶體AMP與墊部120(例如，圖7B之紙面下側之像素共有單元539之墊部120)之距離變長。因而，有該放大電晶體AMP與墊部120之連接所需之配線之面積變大，像素共有單元539之配線佈局變複雜之虞。其有可能對攝像裝置1之微細化造成影響。
相對於此，藉由在第2基板200之在H方向排列之2個像素共有單元539中，使彼此之內部佈局至少在V方向反轉，而可縮短該等2個像素共有單元539之兩者之放大電晶體AMP與墊部120之距離。因而，與將第2基板200之在H方向排列之2個像素共有單元539之內部佈局設為相同之構成相比，容易進行攝像裝置1之微細化。此外，第2基板200之複數個像素共有單元539各者之平面佈局雖然在圖8所記載之範圍中左右對稱，但若連後述之圖11所記載之第1配線層W1之佈局包含在內，則成為左右非對稱者。
又，第2基板200之在H方向排列之2個像素共有單元539之內部佈局較佳為相互亦在H方向反轉。以下，說明其理由。如圖11所示，第2基板200之在H方向排列之2個像素共有單元539各自連接於第1基板100之墊部120、121。例如，在第2基板200之在H方向排列之2個像素共有單元539之H方向之中央部(於在H方向排列之2個像素共有單元539之間)配置有墊部120、121。因而，藉由使第2基板200之在H方向排列之2個像素共有單元539之內部佈局相互亦在H方向反轉，而可減小第2基板200之複數個像素共有單元539各者與墊部120、121之距離。亦即，可進一步容易進行攝像裝置1之微細化。
又，第2基板200之像素共有單元539之外形線之位置可不與第1基板100之像素共有單元539之任一者之外形線之位置對齊。例如，在第2基板200之在H方向排列之2個像素共有單元539中之一個(例如圖11之紙面左側)像素共有單元539中，V方向之一側(例如圖11之紙面上側)之外形線配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面上側)之V方向之一側之外形線之外側。又，在第2基板200之在H方向排列之2個像素共有單元539中之另一個(例如圖11之紙面右側)像素共有單元539中，V方向之另一側(例如圖11之紙面下側)之外形線配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面下側)之V方向之另一側之外形線之外側。如此，藉由將第2基板200之像素共有單元539、與第1基板100之像素共有單元539相互配置，而可縮短放大電晶體AMP與墊部120之距離。因而，容易進行攝像裝置1之微細化。
又，在第2基板200之複數個像素共有單元539之間，彼此之外形線之位置可不對齊。例如，第2基板200之在H方向排列之2個像素共有單元539之V方向之外形線之位置偏移而配置。藉此，可縮短放大電晶體AMP與墊部120之距離。因而，容易進行攝像裝置1之微細化。
參照圖7B及圖11，說明在像素陣列部540之像素共有單元539之重複配置。第1基板100之像素共有單元539在H方向具有2個像素541量之大小，及在V方向具有2個像素541量之大小(圖7B)。例如，在第1基板100之像素陣列部540中，相當於該4個像素541之大小之像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以2像素節距(相當於2個像素541量之節距)相鄰地重複排列。或，可在第1基板100之像素陣列部540，設置由2個像素共有單元539在V方向相鄰地配置而成之一對像素共有單元539。在第1基板100之像素陣列部540中，例如，該一對像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以4像素節距(相當於4個像素541量之節距)相鄰地重複排列。第2基板200之像素共有單元539在H方向具有1個像素541量之大小，及在V方向具有4個像素541量之大小(圖11)。例如，在第2基板200之像素陣列部540中設置有包含2個相當於該4個像素541之大小之像素共有單元539之一對像素共有單元539。該像素共有單元539在H方向相鄰地配置，且在V方向偏移而配置。在第2基板200之像素陣列部540中，例如，該一對像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以4像素節距(相當於4個像素541量之節距)無間隙地相鄰地重複排列。藉由此像素共有單元539之重複配置，而可無間隙地配置像素共有單元539。因而，容易進行攝像裝置1之微細化。
放大電晶體AMP例如較佳為具有鰭(Fin)型等之三維構造(圖6)。例如，Fin型放大電晶體AMP具有：由半導體層200S之一部分構成之鰭、包圍該鰭之具有3個平面之閘極電極、及設置於閘極電極與鰭之間之閘極絕緣膜。三維構造之電晶體可謂設置有複數個與通道對向之閘極電極之平面者、或在通道之周圍設置有閘極電極之曲面者。在此三維構造之電晶體中，於具有與平面型電晶體相同之佔位面積(圖10中之佔有面積)時，與平面型電晶體相比，可增大實效之閘極寬度。因而，在三維構造之電晶體中，流通較多之電流，而跨導gm變高。藉此，在三維構造之電晶體中，與平面型電晶體相比，可提高動作速度。此外，可降低RN(Random Noise，隨機雜訊)。又，三維構造之電晶體由於與平面型電晶體相比，閘極面積變大，故RTS(Random Telegraph Signal，隨機電報信號)雜訊變小。
藉由將此三維構造之電晶體用於放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD傳送電晶體FDG之至少任一者，可提高電晶體特性，例如使畫質提升。尤其是，藉由將放大電晶體AMP由三維構造之電晶體構成，而可有效地降低雜訊，可使畫質提升。又，亦可將放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD傳送電晶體FDG全部使用三維構造之電晶體而構成。此時，容易進行像素電路200X之製造。
圖16A～圖16G顯示圖6所示之放大電晶體AMP之構成之其他例。放大電晶體AMP例如具有：半導體層AMP-S、設置於半導體層AMP-S周圍之閘極電極AMP-G、及閘極電極AMP-G與半導體層AMP-S之間之閘極絕緣膜AMP-I。在放大電晶體AMP由Fin型電晶體構成時，構成鰭之半導體層AMP-S可與周圍之半導體層200S分離而設置(圖16A)。或，鰭之高度方向之一部分可自閘極電極AMP-G露出(圖16B)。又，放大電晶體AMP可具有雙閘極構造(圖16C)。該雙閘極構造之放大電晶體AMP具有隔著鰭而對向之一對閘極電極(閘極電極AMP-G1、AMP-G2)。或，放大電晶體AMP可具有單閘極構造(圖16D)。放大電晶體AMP可具有GAA(Gate All Around，環繞式閘極)構造(圖16E)。在該GAA構造之放大電晶體AMP中，半導體層AMP-S之全周由閘極電極AMP-G包圍。又，放大電晶體AMP可具有縱型GAA構造(圖16F)。放大電晶體AMP可為橫型GAA構造、奈米線(Nanowire)型(圖16G)或奈米片(Nanosheet)型(圖示省略)。放大電晶體AMP如圖8A等所示般，亦可由平面型電晶體構成。
配線層200T例如包含鈍化膜221、層間絕緣膜222及複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之表面相接，且覆蓋半導體層200S之表面全面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，將複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222例如由氧化矽構成。
在配線層200T中，例如自半導體層200S側起依序設置第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，其等相互藉由層間絕緣膜222而絕緣。在層間絕緣膜222，設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4與其等之下層連接之連接部。連接部係在設置於層間絕緣膜222之連接孔中埋設有導電材料之部分。例如，在層間絕緣膜222設置有將第1配線層W1與半導體層200S之VSS接點區域218連接之連接部218V。連接部218V設置於與半導體層200S對向之位置。
例如，將此第2基板200之元件彼此連接之連接部(例如連接部218V)之孔徑與貫通電極120E、121E、TGV之孔徑不同。藉此，與將連接部之孔徑、與貫通電極120E、1211E、TGV之孔徑設為相同之情形相比，可提高設計自由度。尤其是，將第2基板200之元件彼此連接之連接部之孔徑較佳為小於貫通電極120E、121E及貫通電極TGV之孔徑。以下，說明其理由。
圖17顯示連接部218V及貫通電極120E之彼此之大小關係。連接部218V具有高度Dv(層間絕緣膜222之厚度方向之大小)、及孔徑Lv。貫通電極120E具有高度De、及孔徑Le。孔徑Lv、Le表示當連接部218V及貫通電極120E之孔徑之大小在層間絕緣膜222之厚度方向變化時，孔徑最大之部分之大小。設置於第2基板200內、更具體而言設置於配線層200T內之連接部218V之高度Dv小於將第1基板100與第2基板200連接之貫通電極120E之高度De。例如，連接部218V之孔徑Lv以連接部218V之縱橫比(Dv/Lv)與貫通電極120E之縱橫比(De/Le)大致相同之方式設計。雖然細節於後文敘述，但藉由如上述般使將第2基板200之元件彼此連接之連接部之縱橫比、與將第1基板100與第2基板200連接之貫通電極120E、121E、TGV之縱橫比接近，而可以一次蝕刻工序形成其等。
例如，藉由第1配線層W1，而貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言，到達FD轉換增益切換電晶體FDG之源極之連接孔)被連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此，半導體層200S之VSS接點區域218與半導體層100S之VSS接點區域118被電性連接。
其次，利用圖12～圖14，說明配線層200T之平面構成。圖12係顯示第1配線層W1及第2配線層W2之平面構成之一例者。圖13係顯示第2配線層W2及第3配線層W3之平面構成之一例者。圖14係顯示第3配線層W3及第4配線層W4之平面構成之一例者。
例如，第3配線層W3包含在H方向(列方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖13)。該等配線相當於參照圖4所說明之複數條列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4各者係用於朝傳送閘極TG1、TG2、TG3、TG4給送驅動信號者。配線TRG1、TRG2、TRG3、TRG4各者經由第2配線層W2、第1配線層W1及貫通電極120E連接於傳送閘極TG1、TG2、TG3、TG4。分別而言，配線SELL係用於朝選擇電晶體SEL之閘極給送驅動信號者，配線RSTL係用於朝重置電晶體RST之閘極給送驅動信號者，配線FDGL係用於朝FD轉換增益切換電晶體FDG之閘極給送驅動信號者。配線SELL、RSTL、FDGL各者經由第2配線層W2、第1配線層W1及連接部連接於選擇電晶體SEL、重置電晶體RST、FD轉換增益切換電晶體FDG各者之閘極。
例如，第4配線層W4包含在V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖14)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部連接於放大電晶體AMP之汲極及重置電晶體RST之汲極。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V，連接於VSS接點區域218。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及墊部121，連接於第1基板100之VSS接點區域118。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部，連接於選擇電晶體SEL之源極(Vout)。
接點部201、202可設置於在俯視下與像素陣列部540重疊之位置(例如圖3)，或可設置於像素陣列部540之外側之周邊部540B(例如圖6)。接點部201、202設置於第2基板200之表面(配線層200T側之面)。接點部201、202係由例如Cu(銅)及Al(鋁)等之金屬構成。接點部201、202露出於配線層200T之表面(第3基板300側之面)。接點部201、202用於第2基板200與第3基板300之電性連接、及第2基板200與第3基板300之貼合。
在圖6中圖示在第2基板200之周邊部540B設置有周邊電路之例。該周邊電路可包含列驅動部520之一部分或行信號處理部550之一部分等。又，如圖3所記載般，可在第2基板200之周邊部540B未配置周邊電路，將連接孔部H1、H2配置於像素陣列部540之附近。
第3基板300例如自第2基板200側依序具有配線層300T及半導體層300S。例如，半導體層300S之表面設置於第2基板200側。半導體層300S係由矽基板構成。在該半導體層300S之表面側之部分設置有電路。具體而言，在半導體層300S之表面側之部分例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T例如包含層間絕緣膜、由該層間絕緣膜分離之複數個配線層、及接點部301、302。接點部301、302露出於配線層300T之表面(第2基板200側之面)，分別而言，接點部301與第2基板200之接點部201相接，接點部302與第2基板200之接點部202相接。接點部301、302電性連接於形成於半導體層300S之電路(例如，輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)。接點部301、302係由例如Cu(銅)及鋁(Al)等之金屬構成。例如，經由連接孔部H1而外部端子TA連接於輸入部510A，經由連接孔部H2而外部端子TB連接於輸出部510B。
[攝像裝置1之製造方法]
其次，利用圖18A～圖21F，說明攝像裝置1之製造方法之一例。
首先，如圖18A所示，形成p井層115、n型半導體區域114、像素分離部117及傳送電晶體TR。傳送電晶體TR在半導體層100S中，當形成p井層115、n型半導體區域114及像素分離部117後形成。在傳送閘極TG之側面，例如預先形成側壁SW。
其次，在半導體層100S之表面，形成墊部120、121。圖18B～圖18D顯示墊部120、121之形成方法之一例。墊部120、121例如如以下般形成。
首先，以覆蓋傳送閘極TG之方式，在半導體層100S之表面全面形成蝕刻阻擋膜131。蝕刻阻擋膜131例如由氧化膜或氮化膜等之絕緣膜形成。氧化膜例如為氧化矽(SiO)膜，氮化膜例如為氮化矽(SiN)膜。其次，如圖18B所示，在該蝕刻阻擋膜131形成開口131M。開口131M預先設置於形成墊部120、121之部分。在開口131M處，半導體層100S之表面露出。當在蝕刻阻擋膜131形成開口131M後，如圖18C所示，以覆蓋蝕刻阻擋膜131之方式，將多晶矽膜132成膜於半導體層100S之表面全面。藉此，在開口131M處，多晶矽膜132與半導體層100S連接。在將多晶矽膜132成膜後，例如，分別而言，對在墊部120之預定形成區域成膜之多晶矽膜132選擇性地進行n型離子佈植，對在墊部121之預定形成區域成膜之多晶矽膜132選擇性地進行p型離子佈植。藉由該離子物種經由熱工序擴散至半導體層100S，而減少多晶矽膜132與半導體層100S之接觸電阻。此時，藉由n型離子佈植而在各像素541形成浮動擴散部FD，藉由p型離子佈植而在各像素541形成VSS接點區域118。之後，如圖18D所示，進行多晶矽膜132之圖案化。此時，藉由蝕刻阻擋膜131，而多晶矽膜132之蝕刻受控制。多晶矽膜132之圖案與蝕刻阻擋膜131之圖案反轉而形成。在蝕刻阻擋膜131之開口131M之外側，以多晶矽膜132殘留之方式進行圖案化。例如，可如上述般，在特定之區域形成墊部120、121。墊部120例如形成於相鄰之像素541之側壁SW之間。在該方法中，由於可藉由側壁SW之大小，進一步控制墊部120之大小，故可減小墊部120，而可降低寄生電容。
圖19A～圖19C顯示墊部120、121之形成方法之另一例(1)。在該方法中，與傳送閘極TG以同一工序形成墊部120、121。以下，具體地說明。首先，如圖19A所示，在半導體層100S，形成p井層115、像素分離部117、VSS接點區域118、n型半導體區域114及浮動擴散部FD。其次，如圖19B所示，將具有開口IM之閘極絕緣膜TR-I成膜於半導體層100S之表面。開口IM預先設置於形成墊部120、121之部分。該閘極絕緣膜TR-I之開口IM例如在將閘極絕緣膜TR-I成膜於半導體層100S之表面全面後，利用光微影術形成。在形成由具有開口IM之閘極絕緣膜TR-I後，例如將多晶矽膜成膜於閘極絕緣膜TR-I上。其次，藉由將該多晶矽膜圖案化，而形成傳送閘極TG及墊部120、121。之後，如圖19C所示，在傳送閘極TG之側面及墊部120、121之側面形成側壁SW。藉由利用該方法形成墊部120、121，而例如，除了傳送閘極TG之側面且亦於墊部120、121之側面形成側壁SW。
圖20A～圖20C顯示墊部120、121之形成方法之另一例(2)。在該方法中，利用選擇性磊晶生長法形成墊部120、121。以下，具體地說明。首先，與上述圖18A所說明者同樣地，在半導體層100S，形成p井層115、n型半導體區域114、像素分離部117及傳送電晶體TR。其次，在半導體層100S之表面形成具有開口131M之蝕刻阻擋膜131(圖18B)。此時，較佳為，針對蝕刻阻擋膜131，使用氮化膜。之後，如圖20A所示，利用蝕刻阻擋膜131之開口131M，使矽(半導體層100S)磊晶生長。對藉由該磊晶生長而形成之矽層，進行n型離子佈植或p型離子佈植。藉此，與墊部120、121一起形成浮動擴散部FD及VSS接點區域118。在該方法中，藉由磊晶生長，而在墊部120、121形成刻面(Facet)。
矽(半導體層100S)之磊晶生長可在如圖20B所示般將像素分離部117挖入後進行。此時，藉由像素分離部117之挖入，而浮動擴散部FD及VSS接點區域118之側面露出，自該露出之側面進行磊晶生長(圖20C)。之後，對藉由磊晶生長而形成之矽層，進行n型離子佈植或p型離子佈植。藉此，與墊部120、121一起形成浮動擴散部FD及VSS接點區域118。在如上述般形成之墊部120、121亦形成刻面。或，亦可自半導體層100S之表面進行磊晶生長，且將像素分離部117挖入，自浮動擴散部FD及VSS接點區域118之預定形成區域之側面進行磊晶生長。可如上述般形成墊部120、121。
在形成墊部120、121後，以覆蓋該墊部120、121之方式，於半導體層100S之表面，依序形成鈍化膜122及層間絕緣膜123。藉此，形成第1基板100。
繼而，如圖21A所示，隔著接合膜124，將半導體層200S貼合於半導體層100S。之後，藉由例如電漿照射等使半導體層100S及半導體層200S之表面活化，進而，進行水洗及乾燥。半導體層100S及半導體層200S之活化可藉由藥品或離子束等進行。在使半導體層100S及半導體層200S之表面乾燥後，根據需要將半導體層200S減薄。
其次，如圖21B所示，形成將半導體層200S分斷之絕緣區域212。絕緣區域212係藉由在利用例如乾式蝕刻法去除半導體層200S之選擇性區域後，於該半導體層200S經去除之區域埋入氧化矽(SiO)等之絕緣材料而形成。在形成絕緣區域212後，將半導體層200S之表面及絕緣區域212之表面平坦化。
繼而，如圖21C所示，依序形成構成像素電路200X之複數個電晶體、鈍化膜221及層間絕緣膜222。其等例如如以下般形成。首先，在半導體層200S之表面附近，形成放大電晶體AMP等複數個電晶體及VSS接點區域218。此處，由於利用耐熱性較高之多晶矽等形成墊部120、121，故即便在形成電晶體時施以高溫處理，墊部120、121之特性亦不易劣化。又，可針對電晶體之閘極絕緣膜，使用熱氧化膜。在形成複數個電晶體及VSS接點區域118後，以覆蓋複數個電晶體之方式，在半導體層200S及絕緣區域212之表面，依序形成鈍化膜221及層間絕緣膜222。例如，如上述般，形成複數個電晶體、鈍化膜221及層間絕緣膜222。
其次，如圖21D所示，在層間絕緣膜222上，形成具有特定之圖案之抗蝕膜231。該抗蝕膜231在半導體層200S之表面側之連接部(例如連接部218V等)之預定形成區域、及到達第1基板100之貫通電極120E、121E、TGV之預定形成區域具有開口。此處，如上述般，連接部之孔徑小於貫通電極120E、121E、TGV之孔徑，例如，設計為連接部之縱橫比與貫通電極120E、121E之縱橫比大致相同。因而，可同時進行連接部之蝕刻、與貫通電極120E、121E、TGV之蝕刻。以下，具體地說明該蝕刻。
如圖21E所示，若利用抗蝕膜231之圖案進行層間絕緣膜222及鈍化膜221之乾式蝕刻，則具有比較大之孔徑之連接孔120H、121H貫通層間絕緣膜222、鈍化膜221、接合膜124、層間絕緣膜123及鈍化膜122而形成。相對於此，在具有比較小之孔徑之連接孔218H貫通層間絕緣膜222及鈍化膜221時，蝕刻自行停止。因而，即便與連接孔120H、121H同時形成較連接孔120H、121H更淺之連接孔218H，亦抑制產生過蝕刻。在之後之工序中，於連接孔120H、121H形成貫通電極120E、121E，於連接孔218H形成連接部218V。例如，在連接部之孔徑、與貫通電極120E、121E、TGV之孔徑相同時，以互不相同之工序進行連接部之蝕刻、及貫通電極120E、121E、TGV之蝕刻。因而，藉由使連接部之孔徑小於貫通電極120E、121E、TGV之孔徑，而可減少工序數，可使攝像裝置1之製造工序簡便化。此外，在圖21E中未圖示到達傳送閘極TG之連接孔(供貫通電極TGV形成之連接孔)。
如此，在形成半導體層200S之表面側之連接孔(例如連接孔218H)、到達第1基板100之連接孔(例如連接孔120H、121H)後，於該連接孔埋入導電材料。藉此，形成貫通電極120E、121E、TGV及連接部218V。
繼而，如圖21F所示，在半導體層200S上，隔著層間絕緣膜222形成第1配線層W1。之後，依序形成第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，而形成配線層200T。藉此，形成第2基板200。
最後，在該第2基板200貼合包含半導體層300S及配線層300T之第3基板。此時，使形成於第2基板200之配線層200T之接點部201、202、與形成於第3基板300之配線層300T之接點部301、302接合。藉此，第2基板200與第3基板300被電性連接。例如，可如上述般製造攝像裝置1。
此處，說明攝像裝置1之特徵。
一般而言，攝像裝置作為主要之構成，包含光電二極體及像素電路。此處，若增大光電二極體之面積，則光電轉換之結果所產生之電荷增加，其結果為像素信號之信/雜訊比(S/N比)改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。另一方面，若增大像素電路所包含之電晶體之尺寸(尤其是放大電晶體之尺寸)，則在像素電路產生之雜訊減少，其結果為，攝像信號之S/N比改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。
然而，在將光電二極體與像素電路設置於同一半導體基板之攝像裝置中，認為若在半導體基板之有限之面積中增大光電二極體之面積，則像素電路所具備之電晶體之尺寸變小。且，認為若增大像素電路所具備之電晶體之尺寸，則光電二極體之面積變小。
為了解決該等問題，例如，本實施形態之攝像裝置1利用複數個像素541共有1個像素電路200X，且將共有之像素電路200X與光電二極體PD重疊而配置之構造。藉此，在半導體基板之有限之面積中，可實現儘量增大光電二極體PD之面積，及儘量增大像素電路200X所具備之電晶體之尺寸。藉此，改善像素信號之S/N比，攝像裝置1可輸出更良好之圖像資料(圖像資訊)。
在實現複數個像素541共有1個像素電路200X，且將其與光電二極體PD重疊而配置之構造時，自複數個像素541各者之浮動擴散部FD延伸出連接於1個像素電路200X之複數條配線。為了較大地確保形成像素電路200X之半導體層200S之面積，而例如可將該等延伸之複數條配線之間相互連接，形成彙總為1條之連接配線。針對自VSS接點區域118延伸之複數條配線亦同樣地，可將延伸之複數條配線之間相互連接，形成彙總為1條之連接配線。
例如，認為若在形成像素電路200X之半導體層200S中，形成將自複數個像素541各者之浮動擴散部FD延伸之複數條配線之間相互連接之連接配線，則形成像素電路200X所包含之電晶體之面積變小。同樣地，認為若在形成像素電路200X之半導體層200S，形成將自複數個像素541各者之VSS接點區域118延伸之複數條配線之間相互連接而彙總為1條之連接配線，則藉此，形成像素電路200X所包含之電晶體之面積變小。
為了解決該等問題，例如本實施形態之攝像裝置1可具備複數個像素541共有1個像素電路200X，且將共有之像素電路200X與光電二極體PD重疊而配置之構造，且為在第1基板100設置有將前述複數個像素541各者之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將前述複數個像素541各者所具備之VSS接點區域118之間相互連接而彙總為1條之連接配線之構造。
此處，作為用於在第1基板100設置將前述複數個像素541各者之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將前述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1條之連接配線之製造方法，若利用上文所述之第2製造方法，則例如，可相應於第1基板100及第2基板200各者之構成，利用適切之製程進行製造，可製造高品質、高性能之攝像裝置。又，可以容易之製程形成第1基板100及第2基板200之連接配線。具體而言，在利用上述第2製造方法之情形下，於成為第1基板100與第2基板200之貼合邊界面之第1基板100之表面與第2基板200之表面，分別設置連接於浮動擴散部FD之電極及連接於VSS接點區域118之電極。進而，即便在將第1基板100與第2基板200貼合時，於設置於該等2個基板表面之電極間產生位置偏移，以增大形成於該等2個基板表面之電極，以使形成於該等2個基板表面之電極彼此接觸，而為較佳。此情形下，認為在攝像裝置1所具備之各像素之有限之面積之中難以配置上述電極。
為了解決在第1基板100與第2基板200之貼合邊界面需要較大之電極之問題，而例如本實施形態之攝像裝置1可利用上文所述之第1製造方法，作為複數個像素541共有1個像素電路200X，且將共有之像素電路200X與光電二極體PD重疊而配置之製造方法。藉此，容易實現形成於第1基板100及第2基板200各者之元件彼此之定位，而可製造高品質、高性能之攝像裝置。進而，可具備藉由利用該製造方法而產生之固有之構造。亦即，具備將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、及配線層200T依序積層之構造、換言之將第1基板100與第2基板200面對背地積層之構造，且具備自第2基板200之半導體層200S之表面側貫通半導體層200S與第1基板100之配線層100T而到達第1基板100之半導體層100S之表面之貫通電極120E、121E。
於在第1基板100設置有將前述複數個像素541各者之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將前述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1條之連接配線之構造中，若利用前述第1製造方法將該構造與第2基板200積層，而在第2基板200形成像素電路200X，則在形成像素電路200X所具備之主動元件時所需之加熱處理有可能對形成於第1基板100之上述連接配線造成影響。
因而，為了解決形成上述主動元件時之加熱處理對上述連接配線造成影響之問題，而本實施形態之攝像裝置1較理想為針對將前述複數個像素541各者之浮動擴散部FD彼此相互連接而彙總為1條之連接配線、及將前述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1條之連接配線，使用耐熱性較高之導電材料。具體而言，耐熱性較高之導電材料可使用熔點較第2基板200之配線層200T所包含之配線材之至少一部分更高之材料。
如此，例如本實施形態之攝像裝置1藉由具備下述構造，即：(1)將第1基板100與第2基板200面對背地積層之構造(具體而言，將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、及配線層200T依序積層之構造)、(2)設置有自第2基板200之半導體層200S之表面側貫通半導體層200S及第1基板100之配線層100T而到達第1基板100之半導體層100S之表面之貫通電極120E、121E之構造、及(3)以耐熱性較高之導電材料形成將複數個像素541各者所具備之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將複數個像素541各者所具備之VSS接點區域118之間相互連接而彙總為1條之連接配線之構造，而可在不在第1基板100與第2基板200之界面具備較大之電極下，於第1基板100設置將複數個像素541各者所具備之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將複數個像素541各者所具備之VSS接點區域118之間相互連接而彙總為1條之連接配線。
[攝像裝置1之動作]
其次，利用圖22及圖23說明攝像裝置1之動作。圖22及圖23係在圖3中新增表示各信號之路徑之箭頭者。圖22係以箭頭表示自外部朝攝像裝置1輸入之輸入信號、與電源電位及基準電位之路徑者。圖23以箭頭表示自攝像裝置1朝外部輸出之像素信號之信號路徑。例如，經由輸入部510A朝攝像裝置1輸入之輸入信號(例如，像素時脈及同步信號)向第3基板300之列驅動部520傳送，且由列驅動部520製作列驅動信號。該列驅動信號經由接點部301、201給送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542，到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中之傳送閘極TG以外之驅動信號朝像素電路200X輸入，而像素電路200X所包含之各電晶體被驅動。傳送閘極TG之驅動信號經由貫通電極TGV朝第1基板100之傳送閘極TG1、TG2、TG3、TG4輸入，而像素541A、541B、541C、541D被驅動(圖22)。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部301、201給送至第2基板200，且經由配線層200T內之配線供給至像素共有單元539各者之像素電路200X。基準電位亦進一步經由貫通電極121E向第1基板100之像素541A、541B、541C、541D供給。另一方面，由第1基板100之像素541A、541B、541C、541D予以光電轉換之像素信號經由貫通電極120E就每一像素共有單元539給送至第2基板200之像素電路200X。基於該像素信號之像素信號自像素電路200X經由垂直信號線543及接點部202、302給送至第3基板300。該像素信號在由第3基板300之行信號處理部550及圖像信號處理部560予以處理後，經由輸出部510B輸出至外部。
[效果]
在本實施形態中，像素541A、541B、541C、541D(像素共有單元539)與像素電路200X設置於互不相同之基板(第1基板100及第2基板200)。藉此，與將像素541A、541B、541C、541D及像素電路200X形成於同一基板之情形相比，可擴大像素541A、541B、541C、541D及像素電路200X之面積。其結果為，可使藉由光電轉換而獲得之像素信號之量增大，且降低像素電路200X之電晶體雜訊。藉此，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。又，可實現攝像裝置1之微細化(換言之，像素尺寸之縮小及攝像裝置1之小型化)。攝像裝置1藉由像素尺寸之縮小，而可使每單位面積之像素數增加，從而可輸出高畫質之圖像。
又，在攝像裝置1中，第1基板100及第2基板200藉由設置於絕緣區域212之貫通電極120E、121E而相互電性連接。例如，亦可考量將第1基板100與第2基板200藉由墊電極彼此之接合而連接之方法、或藉由貫通半導體層之貫通配線(例如TSV(Through Si Via，穿矽導通體))而連接之方法。與此方法相比，藉由在絕緣區域212設置貫通電極120E、121E，而可減小第1基板100及第2基板200之連接所需之面積。藉此，可縮小像素尺寸，使攝像裝置1進一步型化。又，可藉由每一像素之面積之進一步微細化，而進一步提高解析度。在無需晶片尺寸之小型化時，可擴大像素541A、541B、541C、541D及像素電路200X之形成區域。其結果為，可使藉由光電轉換而獲得之像素信號之量增大，且降低像素電路200X所具備之電晶體之雜訊。藉此，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，像素電路200X與行信號處理部550及圖像信號處理部560設置於互不相同之基板(第2基板200及第3基板300)。藉此，與將像素電路200X與行信號處理部550及圖像信號處理部560形成於同一基板之情形相比，可擴大像素電路200X之面積、及行信號處理部550及圖像信號處理部560之面積。藉此，可降低在行信號處理部550產生之雜訊，或可搭載較圖像信號處理部560更高級之圖像處理電路。因而，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，像素陣列部540設置於第1基板100及第2基板200，且行信號處理部550及圖像信號處理部560設置於第3基板300。又，將第2基板200與第3基板300連接之接點部201、202、301、302形成於像素陣列部540之上方。因而，接點部201、202、301、302可在不受來自像素陣列所具備之各種配線之佈局上之干涉下自由地佈局。藉此，針對第2基板200與第3基板300之電性連接，可使用接點部201、202、301、302。藉由使用接點部201、202、301、302，而例如，行信號處理部550及圖像信號處理部560之佈局自由度變高。藉此，可降低在行信號處理部550產生之雜訊，或可搭載較圖像信號處理部560更高級之圖像處理電路。因而，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便藉由每一像素之面積之微細化而相鄰之像素(像素541A、541B、541C、541D)之距離接近之情形下，亦可抑制在像素541A、541B、541C、541D之間之混色。藉此，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，就每一像素共有單元539設置有像素電路200X。藉此，與在像素541A、541B、541C、541D各者設置有像素電路200X之情形相比，可增大構成像素電路200X之電晶體(放大電晶體AMP、重置電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域。例如，藉由增大放大電晶體AMP之形成區域，而可抑制雜訊。藉此，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
進而，在攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)電性連接之墊部120設置於第1基板100。藉此，與將此墊部120設置於第2基板200之情形相比，可減少將第1基板100與第2基板200連接之貫通電極(貫通電極120E)之數目。因而，可減小絕緣區域212，以充分之大小確保構成像素電路200X之電晶體之形成區域(半導體層200S)。藉此，可降低像素電路200X所具備之電晶體之雜訊，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。進而，由於貫通電極之數目變少，故可提高佈局之自由度。藉此，例如，亦可降低寄生電容。
再者，在攝像裝置1中，像素電路200X所包含之放大電晶體AMP等之電晶體係由具有三維構造之電晶體構成。藉此，與利用平面型電晶體之情形相比，可維持佔位面積且增大實效之閘極寬度。因而，可在不妨礙像素之微細化下，提高電晶體性能(動作速度及RN等)。又，由於閘極面積變大，故亦可降低RTS雜訊。因而，可更有效地抑制雜訊對圖像之影響。
又，在攝像裝置1中，設置於第2基板200之配線層200T內之連接部(例如連接部218V)之孔徑、與自第2基板200到達第1基板100之貫通電極120E、121E、TGV之孔徑不同。藉此，可提高像素陣列之自由度。
又，在本實施形態中，關於第2基板200，雖然顯示能夠構成像素電路200X之放大電晶體AMP、重置電晶體RST、選擇電晶體SEL形成於1個半導體層200S之例，但可至少將1個電晶體形成於半導體層200S-1，將其餘之電晶體形成於與半導體層100S及半導體層200S-1不同之半導體層200S-2。半導體層200S-2雖未圖示，但例如，在半導體層200S-1(相當於半導體層200S)上形成絕緣層、連接部及連接配線，進而將半導體層200S-2積層。該新的半導體層200S-2可積層於層間絕緣膜123之與積層於半導體層100S之面為相反側之面，而形成所期望之電晶體。作為一例，可在半導體層200S-1形成放大電晶體AMP，將重置電晶體RST及/或選擇電晶體SEL形成於半導體層200S-2。
又，可設置複數個新的半導體層，且在各者設置所期望之像素電路200X之電晶體。作為一例，可在半導體基板200S-1形成放大電晶體AMP。進而，若在半導體層200S積層絕緣層、連接部及連接配線，進而積層半導體層200S-2，則可在半導體層200S-2形成重置電晶體RST。若在半導體層200S-2積層絕緣層、連接部及連接配線，進而積層半導體層200S-3，則可在半導體層200S-3形成選擇電晶體SEL。形成於半導體層200S-1、200S-2、200S-3之電晶體可為構成像素電路200X之任一電晶體。
如此，藉由在第2基板200設置複數個半導體層之構成，而可減小1個像素電路200X所佔之半導體層200S之面積。若可減小各像素電路200X之面積，或使各電晶體微細化，則亦可減小晶片之面積。又，可擴大能夠構成像素電路200X之放大電晶體AMP、重置電晶體RST、選擇電晶體SEL中之所期望之電晶體之面積。尤其是，藉由擴大放大電晶體之面積，而亦可期待雜訊降低效果。
此外，在如上述般，將像素電路200X分成複數個半導體層(例如半導體層200S-1、200S-2、200S-3)而形成之情形下，例如，可如與後述之變化例13對應之圖53所示，在具有放大電晶體AMP之閘極電極23之基板(下側基板1210)中，閘極電極1231以與配線L1002(相當於貫通電極120E)相接之方式設置。進而，如圖139所示，配線L1002(相當於貫通電極120E)以貫通設置於各個半導體層(例如下側基板1210及上側基板1220)之元件分離區域213A、213B之方式設置。
以下，說明上述實施形態之攝像裝置1之變化例。在以下之變化例中，對與上述實施形態共通之構成賦予同一符號而說明。
＜2.變化例1＞
在本變化例中，浮動擴散部FD包含擴散速度較磷(P)更慢之n型雜質、例如砷(As)。藉此，可抑制起因於雜質之過度擴散的光電二極體PD之蓄積電荷量之減少。以下，說明其理由。
圖24(A)(B)及圖25(A)(B)示意性顯示墊部120及半導體層100S(具體而言浮動擴散部FD)之熱處理工序(退火)之影響。圖24(A)及圖25(A)顯示退火前之n型雜質之狀態，圖24(B)及圖25(B)顯示退火後之n型雜質之狀態。
若使砷擴散至浮動擴散部FD，則因砷之擴散速度較磷更慢，而即便經由熱處理工序，亦不易產生過度擴散(圖24(A)(B))。又，由於擴散至墊部120之磷經由特定之擴散距離到達半導體層100S，故與磷擴散至半導體層100S之情形相比，實效之擴散距離變長，不易對光電二極體PD造成影響。因而，藉由至少浮動擴散部FD包含砷，而不易產生起因於n型雜質之過度擴散的光電二極體PD之形成區域之減少。因而，可抑制光電二極體PD之蓄積電荷量之減少。
如圖25(A)(B)所示，可藉由熱處理工序，使砷自墊部120擴散，形成浮動擴散部FD。亦即，墊部120及浮動擴散部FD可包含砷。此時，浮動擴散部FD之雜質(砷)濃度變得較墊部120之雜質濃度更低。可藉由熱處理工序，使磷自墊部120擴散，形成浮動擴散部FD。
在墊部121及VSS接點區域118包含p型雜質時，墊部121及VSS接點區域118例如包含硼(B)。此時，例如，藉由熱處理工序，使硼自墊部121擴散，形成VSS接點區域118。藉此，不易產生起因於p型雜質之過度擴散的光電二極體PD之形成區域之減少。因而，可抑制光電二極體PD之蓄積電荷量之減少。
如此，浮動擴散部FD或VSS接點區域118包含擴散速度較磷更慢之雜質之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。又，可抑制光電二極體PD之蓄積電荷量之減少。
＜3.變化例2＞
圖26A及圖26B係顯示上述實施形態之攝像裝置1之主要部分之剖面構成之一變化例者。圖26A示意性顯示貫通電極120E、121E附近之剖面構成，且對應於上述實施形態所說明之圖8A。圖26B示意性顯示貫通電極TGV附近之剖面構成。
在本變化例中，貫通電極120E自半導體層100S側包含第1部分120EA及第2部分120EB。貫通電極121E自半導體層100S側包含第1部分121EA及第2部分121EB。貫通電極TGV自半導體層100S側包含第1部分TGVA及第2部分TGVB。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
貫通電極120E之第1部分120EA將墊部120及第2部分120EB連接(圖26A)。第1部分120EA例如設置於第1基板100之配線層100T，其上端面與接合膜124設置於大致同一平面上。第1部分120EA之下端面與墊部120相接。
貫通電極121E之第1部分121EA將墊部121與第2部分121EB連接。第1部分121EA例如設置於第1基板100之配線層100T，其上端面與接合膜124設置於大致同一平面上。第1部分121EA之下端面與墊部121相接。
貫通電極TGV之第1部分TGVA將傳送閘極TG與第2部分TGVB連接(圖26B)。第1部分TGVA例如設置於第1基板100之配線層100T，其上端面與接合膜124設置於大致同一平面上。第1部分TGVA之下端面與傳送閘極TG(更具體而言水平部分TGb)相接。
第1部分120EA、121EA、TGVA例如由多晶矽構成。分別而言，第1部分120EA、TGVA例如由摻雜有n型雜質之多晶矽構成，第1部分121EA例如由摻雜有p型雜質之多晶矽構成。例如，如上述圖15A所說明般，當在攝像裝置1未設置墊部120、121時，第1部分120EA、121EA之下端面可與半導體層100S之表面相接。
貫通電極120E之第2部分120EB將第1部分120EA與第1配線層W1連接(圖26A)。第2部分120EB例如設置於第2基板200之絕緣區域212及配線層200T。第2部分120EB之下端面例如與絕緣區域212之下端面設置於大致同一平面上，且接合於第1部分120EA。第2部分120EB之上端面與第1配線層W1相接。
貫通電極121E之第2部分121EB將第1部分121EA與第1配線層W1連接。第2部分121EB例如設置於第2基板200之絕緣區域212及配線層200T。第2部分121EB之下端面與絕緣區域212之下端面設置於大致同一平面上，且接合於第1部分121EA。第2部分121EB之上端面與第1配線層W1相接。
貫通電極TGV之第2部分TGVB將第1部分TGVA與第1配線層W1連接(圖26B)。第2部分TGVB例如設置於第2基板200之絕緣區域212及配線層200T。第2部分TGVB之下端面與絕緣區域212之下端面設置於大致同一平面上，且接合於第1部分TGVA。第2部分TGVB之上端面與第1配線層W1相接。
第2部分120EB、121EB、TGVB可由與第1部分120EA、121EA、TGVA之構成材料不同之材料構成。第2部分120EB、121EB、TGVB例如由鎢(W)等之導電性之金屬材料構成。
包含第1部分120EA、121EA、TGVA及第2部分120EB、121EB、TGVB之貫通電極120E、121E、TGV例如如以下般形成(圖27A～圖27D)。此處，雖然貫通電極TGV之圖示及說明省略，但可與貫通電極120E、121E同樣地形成。
首先，與上述實施形態所說明者同樣地，形成第1基板100。其次，如圖27A所示，形成貫通該第1基板100之層間絕緣膜123及鈍化膜122而到達墊部120、121之第1部分120EA、121EA。此時，例如，首先，在形成到達墊部120、121之連接孔後，於該連接孔埋入非摻雜之多晶矽。其次，分別而言，對第1部分120EA進行n型雜質之離子佈植，對第1部分121EA進行p型雜質之離子佈植。此處，由於將第1部分120EA、121EA形成於第1基板100，故可在將半導體層200S貼合於第1基板100前進行離子佈植。因而，與第1部分120EA、121EA之一部分形成於第2基板200之情形(參照後述之圖31)相比，容易對第1部分120EA、121EA進行離子佈植。
在形成第1部分120EA、121EA時，可與其同時預先形成對準標記。藉此，與在半導體層100S形成對準標記之情形相比，可在更靠近第2基板200之位置形成對準標記。因而，可以形成第2基板200時之微影工序，提高定位精度。
在形成第1部分120EA、121EA後，如圖27B所示，隔著接合膜124，將半導體層200S貼合於第1基板100。此處，由於將第1部分120EA、121EA由多晶矽形成，故在形成第2基板200時，不易產生金屬之污染。
在將半導體層200S貼合於第1基板100後，如圖27C所示，形成絕緣區域212、元件分離區域213、放大電晶體AMP等之電晶體、鈍化膜221及層間絕緣膜222。之後，如圖27D所示，接合於第1部分120EA、121EA而形成第2部分120EB、121EB。藉此，形成貫通電極120E、121E。在第1部分120EA、121EA與第2部分120EB、121EB之接合部，例如產生起因於以互不相同之時序形成第1部分120EA、121EA及第2部分120EB、121EB的位置偏移、或粗細度之偏差。可在第1部分120EA、121EA與第2部分120EB、121EB之接合部形成阻擋膜。阻擋膜例如由鈦(Ti)、鉭(Ta)或氮化鈦(TiN)構成。到達VSS接點區域218之連接部218V例如藉由與第2部分120EB、121EB之形成工序不同之微影工序而形成。
如此，藉由貫通電極120E、121E、TGV包含第1部分120EA、121EA、TGVA及第2部分120EB、121EB、TGVB，而可減小貫通電極120E、121E、TGV之孔徑。以下，說明其理由。
例如，在製造工序中，較理想為將貫通電極及連接部之縱橫比(高度/孔徑、參照圖17)設為10以下。此乃為了確保製程容限。將第2基板200與第1基板100連接之貫通電極120E、121E、TGV例如與將第2基板200之元件彼此連接之連接部(連接部218V等)相比，其高度變大。因而，為了實現上述之縱橫比，而較大地設計貫通電極120E、121E、TGV之孔徑。例如，在貫通電極120E、121E、TGV之高度為2 μm時，其等之孔徑設計為0.2 μm以上。然而，若貫通電極120E、121E、TGV之孔徑變大，則絕緣區域212亦變大。亦即，有半導體層200S變小之虞。
此處，貫通電極120E、121E、TGV具有：第1部分120EA、121EA、TGVA、及第2部分120EB、121EB、TGVB。因而，第1部分120EA、121EA、TGVA及第2部分120EB、121EB、TGVB各者之高度小於貫通電極120E、121E、TGV之高度。因而，可減小第1部分120EA、121EA、TGVA及第2部分120EB、121EB、TGVB之孔徑。因而，可實現上述縱橫比，且可減小貫通電極120E、121E、TGV之孔徑。例如，在第1部分120EA、121EA、TGV之高度為0.6 μm，第2部分120EB、121EB、TGVB之高度為1.4 μm時，可將第1部分120EA、121EA、TGV之孔徑設為60 nm，將第2部分120EB、121EB、TGVB之孔徑設為140 nm。藉此，可減小絕緣區域212。亦即，可增大半導體層200S，而可較大地形成構成像素電路200X之電晶體。藉此，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
圖28～圖31顯示圖26A所示之貫通電極120E、121E之剖面構成之其他例。此處，雖然貫通電極TGV之圖示及說明省略，但可形成與貫通電極120E、121E同樣之構成。
第1部分120EA、121EA可包含擴大部AP(圖28)。擴大部AP係具有較其他之第1部分120EA、121EA之佔有面積(第1部分120EA、121EA之粗細度、基板面方向之佔有面積)更大之佔有面積之部分，設置於第1部分120EA、121EA之上端。亦即，在擴大部AP接合有第2部分120EB、121EB。藉由在第1部分120EA、121EA設置此擴大部AP，而即便在第1部分120EA、121EA、與第2部分120EB、121EB之間產生對準偏移，亦可確保其等間之接觸面積，而可抑制電阻之上升。
又，擴大部AP以外之第1部分120EA、121EA之位置(基板面方向之位置)、與第2部分120EB、121EB之位置可互不相同(圖29)。藉此，可提高佈局之自由度。
又，擴大部AP以外之第1部分120EA、121EA可分支(圖30)。例如自擴大部AP，第1部分120EA、121EA被分支為4個。被分支為4個之第1部分120EA各者與半導體層100S相接，且連接於浮動擴散部FD。亦即，可藉由擴大部AP，而將像素共有單元539之浮動擴散部FD電性連接。被分支為4個之第1部分121EA各者與半導體層100S相接，且連接於VSS接點區域118。亦即，可藉由擴大部AP，而將4個像素541各者之VSS接點區域118電性連接。如此，藉由自擴大部AP使第1部分120EA、121EA分支，而無需墊部120、121。因而，可消除墊部120、121之形成工序，而可抑制製程成本。
第1部分120EA、121EA之一部分可設置於第2基板200(圖31)。例如，第1部分120EA、121EA貫通鈍化膜122、層間絕緣膜123、接合膜124及絕緣區域212而設置。第1部分120EA、121EA之上端面例如與第2基板200之鈍化膜221設置於大致同一平面。在具有此第1部分120EA、121EA之貫通電極120E、121E中，由於接合於第1部分120EA、121EA之第2部分120EB、121EB之高度與連接部218V等之接合部之高度大致相同，故可以同一微影工序形成第2部分120EB、121EB與接合部。此貫通電極120E、121E例如如以下般形成(圖32～圖33B)。
首先，與上述實施形態所說明者同樣地，將半導體層200S貼合於第1基板100，形成絕緣區域212及元件分離區域213(圖21B)。其次，如圖32所示，形成貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而到達墊部120、121之第1部分120EA、121EA。進而，形成放大電晶體AMP等之電晶體、鈍化膜221及層間絕緣膜222(參照圖27C)。之後，接合於第1部分120EA、121EA而形成第2部分120EB、121EB。此時，可與第2部分120EB、121EB以同一微影工序，形成連接部218V等之接合部。
或，如圖33A、圖33B所示，可在形成放大電晶體AMP等之電晶體及鈍化膜221後，形成貫通鈍化膜221、絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而到達墊部120、121之第1部分120EA、121EA。
具有此貫通電極120E、121E、TGV之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。進而，由於可減小貫通電極120E、121E、TGV之孔徑，故可減小絕緣區域212。藉此，可增大半導體層200S，而可較大地形成構成像素電路200X之電晶體。因而，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
＜4.變化例3＞
圖34係顯示上述實施形態之攝像裝置1之主要部分之剖面構成之一變化例者。圖34係示意性顯示第1基板100與第2基板200(半導體層200S)之間之接合面附近之構成者，且對應於上述實施形態所說明之圖8A。在本變化例中，接合膜124設置於第1基板100與第2基板200之間之選擇性區域。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
接合膜124構成第1基板100與第2基板200、更具體而言配線層100T與半導體層200S之接合面。該接合膜124設置於配線層100T與半導體層200S之間之選擇性區域。換言之，在配線層100T與半導體層200S之間之接合面，存在設置有接合膜124之區域、及接合膜124之間隙124R。
例如，接合膜124設置於與半導體層200S對向之部分，接合膜124之間隙124R設置於與絕緣區域212對向之部分。換言之，絕緣區域212選擇性地配置於接合膜124之間隙124R。貫通電極120E、121E貫通絕緣區域212及接合膜124之間隙124R且連接於墊部120、121。亦即，接合膜124避開貫通電極120E、121E而設置，貫通電極120E、121E構成為不貫通接合膜124。此處，雖然省略貫通電極TGV之圖示及說明，但與貫通電極120E、121E同樣，貫通電極TGV亦貫通絕緣區域212及接合膜124之間隙124R且連接於傳送閘極TG。
此接合膜124之間隙124R例如如以下般形成。首先，與上述實施形態所說明者同樣地，在形成第1基板100後，介隔著接合膜124將半導體層200S貼合於第1基板100(圖21A)。
其次，如圖35所示，利用乾式蝕刻法去除絕緣區域212之預定形成區域之半導體層200S。此時，藉由過蝕刻，去除絕緣區域212之預定形成區域之接合膜124。藉此，形成接合膜124之間隙124R，將配線層100T(第1基板100)與半導體層200S(第2基板200)之接合面之一部分去除。在形成接合膜124之間隙124R後，形成絕緣區域212。以後之工序與上述實施形態所說明者設為同樣，而可使攝像裝置1完成。
藉由貫通電極120E、121E、TGV貫通此接合膜124之間隙124R，而可抑制產生貫通電極120E、121E、TGV之經由接合膜124之洩漏。以下，說明其理由。
在第1基板100與第2基板200之接合面，形成粗糙之氧化膜。因而，有若在貫通電極120E、貫通電極121E及貫通電極TGV之間存在接合膜124，則因接合膜124之耐壓性之降低，而產生洩漏電流之虞。
尤其是，在接合膜124由氮化矽(SiN)等之氮化膜構成時，容易產生洩漏電流。又，若針對形成貫通電極120E、121E、TGV時之蝕刻，使用氟碳化合物系之電漿蝕刻，則在氮化膜上，較厚地沈積氟碳化合物膜。若在因製程不均而無法適切地去除該氟碳化合物膜下進行蝕刻，則有在接合膜124附近產生開口不良之虞。亦即，在接合膜124由氮化膜構成時，有因氟碳化合物系之電漿蝕刻而成品率降低之虞。
相對於此，在本變化例中，由於貫通電極120E、121E、TGV貫通接合膜124之間隙124R，故在貫通電極120E、121E、TGV之附近不存在接合面。藉此，可抑制起因於粗糙之接合面的貫通電極120E、貫通電極121E及貫通電極TGV之間之洩漏電流之產生。
又，由於即便將接合膜124由氮化矽(SiN)等之氮化膜構成，亦抑制起因於製程不均之開口不良之產生，故可抑制成品率之降低。進而，藉由針對接合膜124使用氮化膜，而與針對接合膜124使用氧化膜之情形相比，可提高第1基板100與第2基板200之間之接合強度。又，可以第2基板200以後之製造工序，有效地抑制對第1基板100之污染之產生。此外，藉由針對接合膜124使用氮化膜，而可獲得鈍化效果，可提高設置於第1基板100之傳送電晶體TR之電晶體特性。
圖36顯示圖34所示之第1基板100與第2基板200之間之接合面附近之剖面構成之另一例。如此，可行的是，覆蓋設置於第2基板200之複數個電晶體(放大電晶體AMP等)之鈍化膜221設置於選擇性區域，在鈍化膜221設置間隙221R。鈍化膜221可具有開口而取代間隙221R。鈍化膜221之間隙221R或開口例如設置於與接合膜124之間隙124R對向之位置。貫通電極120E、121E經由鈍化膜221之間隙221R(或開口)、絕緣區域212及接合膜124之間隙124R連接於墊部120、121。如此，藉由在鈍化膜221設置間隙221R或開口，而可抑制經由鈍化膜221之貫通電極120E、貫通電極121E及貫通電極TGV之間之洩漏電流之產生。尤其是，在鈍化膜221由氮化矽(SiN)等之氮化膜構成時，可有效地抑制該洩漏電流。
具有此接合膜124或鈍化膜221之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。進而，可抑制起因於貫通電極120E、121E、TGV貫通接合膜124或鈍化膜221的洩漏電流之產生。因而，可提高可靠性。
＜5.變化例4＞
圖37係顯示上述實施形態之攝像裝置1之主要部分之剖面構成之一變化例者。圖37係示意性顯示第1基板100與第2基板200(半導體層200S)之間之接合面附近之構成者，且對應於上述實施形態所說明之圖8A。在本變化例中，接合膜124S係由氧化矽(SiO)等之氧化膜構成。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
接合膜124S與上述實施形態所說明之接合膜124同樣地，構成第1基板100與第2基板200、更具體而言配線層100T與半導體層200S之間之接合面。藉由針對該接合膜124S使用氧化膜，而可抑制起因於貫通電極120E、121E、TGV貫通氮化膜的洩漏電流之產生。又，由於與上述變化例3所說明者同樣地，抑制起因於製程不均之開不良之產生，故可抑制成品率之降低。
具有此接合膜124S之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。進而，可抑制起因於貫通電極120E、121E、TGV貫通氮化膜的洩漏電流之產生。因而，可提高可靠性。又，可抑制開口不良之產生，而可提高成品率。
＜6.變化例5＞
圖38係顯示上述實施形態之攝像裝置1之主要部分之剖面構成之一變化例者。圖38示意性顯示第1基板100及第2基板200(半導體層200S)之主要部分。在本變化例中，設置有用於保護攝像裝置1所具有之電晶體之保護元件PE。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
保護元件PE例如為了保護設置於半導體層200S之電晶體(電晶體Tr1)而設置。電晶體Tr1例如為放大電晶體AMP、重置電晶體RST、FD傳送電晶體FDG或選擇電晶體SEL。該電晶體Tr1例如具有：設置於半導體層200S之表面之閘極電極208、及設置於半導體層200S之井區域211之n型半導體區域209、210。在閘極電極208與半導體層200S之間設置有閘極絕緣膜(未圖示)。n型半導體區域209、210作為電晶體Tr1之源極、汲極而發揮功能。n型半導體區域209、210之一者(在圖38中為n型半導體區域209)例如藉由設置於配線層200T之連接配線WL，而電性連接於p型半導體區域207(例如圖6之VSS接點區域218)。連接配線WL例如設置於第1配線層W1。
保護元件PE例如設置於半導體層200S。在保護元件PE與電晶體Tr1之間設置有元件分離區域213。保護元件PE包含井區域211、及設置於井區域211之n型半導體區域214。亦即，保護元件PE係由具有pn接面之二極體構成。例如，在電晶體Tr1之n型半導體區域209、210之另一者(在圖38中為n型半導體區域210)與保護元件PE之n型半導體區域214之間設置有元件分離區域213。該保護元件PE與電晶體Tr1共有井區域211而設置。此處，半導體層200S對應於本發明之「第3半導體層」之一具體例，井區域211對應於本發明之「第2半導體層之第2區域」及「第3半導體層之第3區域」之一具體例。亦即，此處，第2半導體層及第3半導體層被一體化。
保護元件PE之n型半導體區域214、與電晶體Tr1之閘極電極208例如經由設置於配線層200T之天線配線WH電性連接。天線配線WH例如係用於朝電晶體Tr1之閘極電極208輸入信號者。在第1基板100及第2基板200之積層方向上，天線配線WH設置於較連接配線WL更遠離半導體層200S之位置(更靠第3基板300側之位置)。換言之，在第1基板100及第2基板200之積層方向上，連接配線WL設置於較天線配線WH更靠近半導體層200S之位置。天線配線WH隔著半導體層200S與半導體層100S對向。天線配線WH例如係設置於配線層200T之配線，例如設置於第2配線層W2、第3配線層W3或第4配線層W4。
圖39係顯示電晶體Tr1與保護元件PE之關係之一例之電路圖。保護元件PE例如設置於電晶體Tr1之閘極與源極之間。
藉由設置此保護元件PE，而例如，可抑制起因於PID(Plasma Induced Damage，電漿誘發之損害)的成品率之降低。以下，說明其理由。
例如，在形成攝像裝置1之配線及導通孔(Via)等時，施以電漿處理。若在該配線或導通孔連接電晶體之閘極電極、源極及汲極之任一者，則配線或導通孔作為自電漿收集電荷之天線而發揮作用。若由該配線或導通孔收集之電荷超過特定之量，則在電晶體Tr1之閘極電極與半導體層之間產生電位差。有因其而在電晶體Tr1之閘極絕緣膜流通FN(Fowler Nordheim，富爾諾罕)穿隧電流，使閘極絕緣膜劣化之虞。有因此PID而例如電晶體之臨限值電壓(Vth)變動，對成品率造成影響之虞。例如，亦可考量藉由調整電晶體之閘極面積、與連接於其之配線或導通孔之面積之比、所謂之天線比，而抑制PID之影響。然而，根據設計，天線比變大。此情形下，難以抑制PID之影響。
相對於此，在本變化中，設置有與電晶體Tr1之閘極電極208經由天線配線WH連接之保護元件PE。因而，即便藉由形成天線配線WH時之電漿處理，而由天線配線WH收集電荷，但由於該電荷朝保護元件PE流動，故亦抑制起因於PID之電晶體Tr1之臨限值電壓Vth之變動等。即便設置保護元件PE，但假設設置有保護元件PE之半導體層之電位、與設置有電晶體Tr1之半導體層200S之電位差異較大，則在電晶體Tr1之閘極電極208與半導體層200S之間產生電位差，有無法充分地抑制PID之影響之虞。此處，由於將保護元件PE與電晶體Tr1均設置於半導體層200S，故在保護元件PE被導通時，電晶體之閘極電極208與半導體層200S成為大致同電位。因而，可更確實地抑制PID對電晶體Tr1之影響，而可抑制成品率之降低。又，由於無須調整天線比，故可提高攝像裝置1之設計自由度。
圖40～圖50顯示圖38所示之電晶體Tr1及保護元件PE之其他例。
半導體層200S之p型半導體區域207可經由連接配線WL電性連接於半導體層100S之p型半導體區域107(例如圖6之VSS接點區域118)(圖40)。p型半導體區域207例如經由連接部207V(例如圖6之連接部218V)、連接配線WL及貫通電極207E(例如圖6之貫通電極121E)電性連接於p型半導體區域107。藉此，在保護元件PE被導通時，電晶體Tr1之閘極電極208之電位與半導體層200S之電位及半導體層100S之電位成為大致同電位。因而，抑制對電晶體Tr1之PID。
設置有電晶體Tr1之半導體層200S、與設置有保護元件PE之半導體層200S可由絕緣區域212分斷(圖41)。例如，此時，設置有電晶體Tr1之半導體層200S之p型半導體區域207經由連接配線WL1連接於半導體層100S之p型半導體區域107，設置有保護元件PE之半導體層200S之p型半導體區域207經由連接配線WL2連接於半導體層100S之p型半導體區域107。藉此，在保護元件PE被導通時，電晶體Tr1之閘極電極208之電位與設置有電晶體Tr1之半導體層200S之電位、設置有保護元件PE之半導體層200S之電位、及半導體層100S之電位成為大致同電位。因而，抑制對電晶體Tr1之PID。
可藉由連接配線WL，將設置有電晶體Tr1之半導體層200S之p型半導體區域207、與設置有保護元件PE之半導體層200S之p型半導體區域207電性連接(圖42)。此時，亦可與圖41所說明者同樣地，抑制對電晶體Tr1之PID。
保護元件PE可由具有複數個pn接面之二極體構成(圖43)。例如，保護元件PE包含：井區域211、n型半導體區域214、n井區域215及p型半導體區域216。n井區域215與井區域211鄰接地設置。n型半導體區域214係設置於n井區域215之n型雜質之擴散區域，設置於半導體層200S之表面附近。p型半導體區域216係設置於n井區域215之p型雜質之擴散區域，設置於半導體層200S之表面附近。例如，自電晶體Tr1側依序設置有n型半導體區域214及p型半導體區域216，在電晶體Tr1之n型半導體區域210與n型半導體區域214之間、及在n型半導體區域214與p型半導體區域216之間，分別設置有元件分離區域213。例如，保護元件PE之n型半導體區域214及p型半導體區域216經由天線配線WH電性連接於電晶體Tr1之閘極電極208。例如，保護元件PE設置於與電晶體Tr1之半導體層200S相同之半導體層200S，保護元件PE與電晶體Tr1共有井區域211。藉此，與上述圖38所說明者同樣地，在保護元件PE被導通時，電晶體Tr1之閘極電極208之電位與半導體層200S之電位成為大致同電位。因而，抑制對電晶體Tr1之PID。
在設置有具有複數個pn接面之保護元件PE之半導體層200S，可與上述圖40所說明者同樣地，將p型半導體區域207經由連接配線WL電性連接於半導體層100S之p型半導體區域107(圖44)。或，可與上述圖41所說明者同樣地，設置有電晶體Tr1之半導體層200S、與設置有保護元件PE之半導體層200S由絕緣區域212分斷(圖45)。此時，可與上述圖42所說明者同樣地，藉由連接配線WL，將設置有電晶體Tr1之半導體層200S之p型半導體區域207、與設置有保護元件PE之半導體層200S之p型半導體區域207電性連接(圖46)。
連接有保護元件PE之電晶體Tr1例如可設置於第1基板100之半導體層100S(圖47)。電晶體Tr1例如為傳送電晶體Tr。保護元件PE例如設置於第2基板200之半導體層200S。設置於半導體層200S之p型半導體區域207經由連接配線WL電性連接於半導體層100S之p型半導體區域107。藉此，在保護元件PE被導通時，電晶體Tr1之閘極電極208之電位與半導體層100S之電位成為大致同電位。因而，抑制對電晶體Tr1之PID。可與上述圖43～圖46所說明者同樣地，連接於設置於半導體層100S之電晶體Tr1之保護元件PE由具有複數個pn接面之二極體構成(圖48)。
可將設置於第2基板200之半導體層200S之電晶體Tr1連接於設置於第1基板100之半導體層100S之保護元件PE(圖49)。此時，保護元件PE包含：p井層115、及設置於p井層115之n型半導體區域214。電晶體Tr1之閘極電極208經由天線配線WH電性連接於保護元件PE之n型半導體區域214。例如，設置於半導體層200S之p型半導體區域207經由連接配線WL電性連接於設置於半導體層100S之p型半導體區域107。藉此，在保護元件PE被導通時，電晶體Tr1之閘極電極208之電位與半導體層200S之電位及半導體層100S之電位成為大致同電位。因而，抑制對電晶體Tr1之PID。可與上述圖43～圖46所說明者同樣地，設置於半導體層100S之連接於電晶體Tr1之保護元件PE由具有複數個pn接面之二極體構成(圖50)。
具有此保護元件PE之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。進而，可藉由保護元件PE，抑制PID之影響，而可提高成品率。此外，雖然此處，顯示於電晶體Tr1之閘極電極208經由天線配線WH連接有保護元件PE之例，但可於電晶體Tr1之源極或汲極經由天線配線WH連接有保護元件PE。此時，亦可與上述所說明者同樣地，藉由保護元件PE，抑制PID之影響，而可提高成品率。
＜7.變化例6＞
圖51～圖55係顯示上述實施形態之攝像裝置1之平面構成之一變化例者。圖51示意性顯示第2基板200之半導體層200S之表面附近之平面構成，且對應於上述實施形態所說明之圖10。圖52示意性顯示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，且對應於上述實施形態所說明之圖11。圖53顯示第1配線層W1及第2配線層W2之平面構成之一例，且對應於上述實施形態所說明之圖12。圖54顯示第2配線層W2及第3配線層W3之平面構成之一例，且對應於上述實施形態所說明之圖13。圖55顯示第3配線層W3及第4配線層W4之平面構成之一例，且對應於上述實施形態所說明之圖14。
在本變化例中，如圖52所示，第2基板200之在H方向排列之2個像素共有單元539中之一個(例如紙面右側)像素共有單元539之內部佈局成為使另一個(例如紙面左側)像素共有單元539之內部佈局僅在H方向反轉之構成。又，一個像素共有單元539之外形線與另一個像素共有單元539之外形線之間之V方向之偏移變得大於上述實施形態所說明之偏移(圖11)。如此，藉由增大V方向之偏移，而可減小另一個像素共有單元539之放大電晶體AMP、與連接於其之墊部120(在圖7B所記載之V方向排列之2個像素共有單元539中之另一個(紙面下側)墊部120)之間之距離。藉由此佈局，而圖51～圖55所記載之攝像裝置1之變化例6可在並不使在H方向排列之2個像素共有單元539之平面佈局相互在V方向反轉下，將其面積設為與上述實施形態所說明之第2基板200之像素共有單元539之面積相同。此外，第1基板100之像素共有單元539之平面配置與上述實施形態所說明之平面配置(圖7A、圖7B)相同。因而，本變化例之攝像裝置1可獲得與上述實施形態所說明之攝像裝置1同樣之效果。第2基板200之像素共有單元539之配置並非係限定於上述實施形態及本變化例所說明之配置者。
＜8.變化例7＞
圖56～圖61係顯示上述實施形態之攝像裝置1之平面構成之一變化例者。圖56示意性顯示第1基板100之平面構成，且對應於上述實施形態所說明之圖7A。圖57示意性顯示第2基板200之半導體層200S之表面附近之平面構成，且對應於上述實施形態所說明之圖10。圖58示意性顯示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，且對應於上述實施形態所說明之圖11。圖59顯示第1配線層W1及第2配線層W2之平面構成之一例，且對應於上述實施形態所說明之圖12。圖60顯示第2配線層W2及第3配線層W3之平面構成之一例，且對應於上述實施形態所說明之圖13。圖61顯示第3配線層W3及第4配線層W4之平面構成之一例，且對應於上述實施形態所說明之圖14。
在本變化例中，各像素電路200X之外形具有大致正方形之平面形狀(圖57等)。在該方面上，本變化例之攝像裝置1之平面構成與上述實施形態所說明之攝像裝置1之平面構成不同。
例如，第1基板100之像素共有單元539與上述實施形態所說明者同樣地遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖56)。例如，在各個像素共有單元539中，一個像素行之像素541A及像素541C之傳送閘極TG1、TG3之水平部分TGb自與垂直部分TGa重疊之位置在H方向上在朝向像素共有單元539之中央部之方向(更具體而言，朝向像素541A、541C之外緣之方向、且朝向像素共有單元539之中央部之方向)延伸，另一像素行之像素541B及像素541D之傳送閘極TG2、TG4之水平部分TGb自與垂直部分TGa重疊之位置在H方向上在朝向像素共有單元539之外側之方向(更具體而言，朝向像素541B、541D之外緣之方向、且朝向像素共有單元539之外側之方向)延伸。連接於浮動擴散部FD之墊部120設置於像素共有單元539之中央部(像素共有單元539之H方向及V方向之中央部)，連接於VSS接點區域118之墊部121至少在H方向上(在圖56中於H方向及V方向上)設置於像素共有單元539之端部。
作為另一配置例，亦可考量將傳送閘極TG1、TG2、TG3、TG4之水平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施形態所說明者同樣地，半導體層200S容易被微細地分斷。因而，難以較大地形成像素電路200X之電晶體。另一方面，若使傳送閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例般自與垂直部分TGa重疊之位置在H方向延伸，則可與上述實施形態所說明者同樣地，增大半導體層200S之寬度。具體而言，可將連接於傳送閘極TG1、TG3之貫通電極TGV1、TGV3之H方向之位置接近貫通電極120E之H方向之位置而配置，且可將連接於傳送閘極TG2、TG4之貫通電極TGV2、TGV4之H方向之位置接近貫通電極121E之H方向之位置而配置(圖58)。藉此，可與上述實施形態所說明者同樣地，增大在V方向延伸之半導體層200S之寬度(H方向之大小)。因而，可增大像素電路200X之電晶體之尺寸、尤其是放大電晶體AMP之尺寸。其結果為，改善像素信號之信/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
第2基板200之像素共有單元539例如與第1基板100之像素共有單元539之H方向及V方向之大小大致相同，例如遍及與大致2列×2行之像素區域對應之區域而設置。例如，在各像素電路200X中，於在V方向延伸之1個半導體層200S在V方向排列配置選擇電晶體SEL及放大電晶體AMP，FD轉換增益切換電晶體FDG及重置電晶體RST於在V方向延伸之1個半導體層200S在V方向排列配置。設置有該選擇電晶體SEL及放大電晶體AMP之1個半導體層200S、與設置有FD轉換增益切換電晶體FDG及重置電晶體RST之1個半導體層200S介隔著絕緣區域212在H方向排列。該絕緣區域212在V方向延伸(圖57)。
此處，參照圖57及圖58說明第2基板200之像素共有單元539之外形。例如，圖56所示之第1基板100之像素共有單元539連接於設置於墊部120之H方向之一側(圖58之紙面左側)之放大電晶體AMP及選擇電晶體SEL、及設置於墊部120之H方向之另一側(圖58之紙面右側)之FD轉換增益切換電晶體FDG及重置電晶體RST。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重置電晶體RST之第2基板200之像素共有單元539之外形係由以下之4個外緣決定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之一端(圖58之紙面上側之端)之外緣。該第1外緣設置於該像素共有單元539所包含之放大電晶體AMP、與在該像素共有單元539之V方向之一側(圖58之紙面上側)相鄰之像素共有單元539所包含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向之中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之另一端(圖58之紙面下側之端)之外緣。該第2外緣設置於該像素共有單元539所包含之選擇電晶體SEL、與在該像素共有單元539之V方向之另一側(圖58之紙面下側)相鄰之像素共有單元539所包含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向之中央部。第3外緣係包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之另一端(圖58之紙面下側之端)之外緣。該第3外緣設置於該像素共有單元539所包含之FD轉換增益切換電晶體FDG、與在該像素共有單元539之V方向之另一側(圖58之紙面下側)相鄰之像素共有單元539所包含之重置電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重置電晶體RST之間之元件分離區域213之V方向之中央部。第4外緣係包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之一端(圖58之紙面上側之端)之外緣。該第4外緣設置於該像素共有單元539所包含之重置電晶體RST、與在該像素共有單元539之V方向之一側(圖58之紙面上側)相鄰之像素共有單元539所包含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重置電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)之V方向之中央部。
在包含此第1、第2、第3、第4外緣之第2基板200之像素共有單元539之外形中，相對於第1、第2外緣，第3、第4外緣朝V方向之一側偏移而配置(換言之朝V方向之一側偏移)。藉由利用此佈局，而可將放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極均儘量接近墊部120而配置。因而，減小連接其等之配線之面積，容易進行攝像裝置1之微細化。此外，VSS接點區域218設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S、與包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如，複數個像素電路200X具有互為相同之配置。
具有此第2基板200之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。第2基板200之像素共有單元539之配置並非係限定於上述實施形態及本變化例所說明之配置者。
＜9.變化例8＞
圖62～圖67係顯示上述實施形態之攝像裝置1之平面構成之一變化例者。圖62示意性顯示第1基板100之平面構成，且對應於上述實施形態所說明之圖7B。圖63示意性顯示第2基板200之半導體層200S之表面附近之平面構成，且對應於上述實施形態所說明之圖8。圖64示意性顯示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，且對應於上述實施形態所說明之圖11。圖65顯示第1配線層W1及第2配線層W2之平面構成之一例，且對應於上述實施形態所說明之圖12。圖66顯示第2配線層W2及第3配線層W3之平面構成之一例，且對應於上述實施形態所說明之圖13。圖67顯示第3配線層W3及第4配線層W4之平面構成之一例，且對應於上述實施形態所說明之圖14。
在本變化例中，第2基板200之半導體層200S在H方向(圖64)。亦即，大致對應於使上述圖57等所示之攝像裝置1之平面構成旋轉90度之構成。
例如，第1基板100之像素共有單元539與上述實施形態所說明者同樣地遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖62)。例如，在各個像素共有單元539中，一個像素列之像素541A及像素541B之傳送閘極TG1、TG2在V方向上朝向像素共有單元539之中央部延伸，另一像素列之像素541C及像素541D之傳送閘極TG3、TG4在V方向上朝像素共有單元539之外側方向延伸。連接於浮動擴散部FD之墊部120設置於像素共有單元539之中央部，連接於VSS接點區域118之墊部121至少在V方向上(在圖62中於V方向及H方向上)設置於像素共有單元539之端部。此時，傳送閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置靠近貫通電極120E之V方向之位置，傳送閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置靠近貫通電極121E之V方向之位置(圖64)。因而，基於與上述實施形態所說明者同樣之理由，可增大在H方向延伸之半導體層200S之寬度(V方向之大小)。因而，可增大放大電晶體AMP之尺寸，而可抑制雜訊。
在各個像素電路200X中，選擇電晶體SEL及放大電晶體AMP在H方向排列配置，在與選擇電晶體SEL隔著絕緣區域212於V方向相鄰之位置配置重置電晶體RST(圖63)。FD轉換增益切換電晶體FDG與重置電晶體RST在H方向排列配置。VSS接點區域218呈島狀設置於絕緣區域212。例如，第3配線層W3在H方向延伸(圖66)，第4配線層W4在V方向延伸(圖67)。
具有此第2基板200之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。第2基板200之像素共有單元539之配置並非係限定於上述實施形態及本變化例所說明之配置者。例如，上述實施形態及變化例6所說明之半導體層200S可在H方向延伸。
＜10.變化例9＞
圖68係示意性顯示上述實施形態之攝像裝置1之剖面構成之一變化例者。圖68對應於上述實施形態所說明之圖3。在本變化例中，攝像裝置1除具有接點部201、202、301、302以外，還在與像素陣列部540之中央部對向之位置具有接點部203、204、303、304。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
接點部203、204設置於第2基板200，露出於與第3基板300之接合面。接點部303、304設置於第3基板300，露出於與第2基板200之接合面。接點部203與接點部303相接，接點部204與接點部304相接。亦即，在該攝像裝置1中，第2基板200與第3基板300除藉由接點部201、202、301、302以外，還藉由接點部203、204、303、304而連接。
其次，利用圖69及圖70說明該攝像裝置1之動作。在圖69中以箭頭表示自外部朝攝像裝置1輸入之輸入信號、與電源電位及基準電位之路徑。在圖70中以箭頭表示自攝像裝置1朝外部輸出之像素信號之信號路徑。例如，經由輸入部510A朝攝像裝置1輸入之輸入信號向第3基板300之列驅動部520傳送，且由列驅動部520製作列驅動信號。該列驅動信號經由接點部303、203給送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542，到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中之傳送閘極TG以外之驅動信號朝像素電路200X輸入，而像素電路200X所包含之各電晶體被驅動。傳送閘極TG之驅動信號經由貫通電極TGV朝第1基板100之傳送閘極TG1、TG2、TG3、TG4輸入，而像素541A、541B、541C、541D被驅動。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部303、203給送至第2基板200，且經由配線層200T內之配線供給至像素共有單元539各者之像素電路200X。基準電位亦進一步經由貫通電極121E向第1基板100之像素541A、541B、541C、541D供給。另一方面，由第1基板100之像素541A、541B、541C、541D予以光電轉換之像素信號就每一像素共有單元539給送至第2基板200之像素電路200X。基於該像素信號之像素信號自像素電路200X經由垂直信號線543及接點部204、304給送至第3基板300。該像素信號在由第3基板300之行信號處理部550及圖像信號處理部560予以處理後，經由輸出部510B輸出至外部。
具有此接點部203、204、303、304之攝像裝置1亦獲得上述實施形態所說明者同樣之效果。可相應於經由接點部303、304之配線之連接目的地、即第3基板300之電路等之設計，改變接點部之位置及數目等。
＜11.變化例10＞
圖71係顯示上述實施形態之攝像裝置1之剖面構成之一變化例者。圖71對應於上述實施形態所說明之圖6。在本變化例中，在第1基板100設置有具有平面構造之傳送電晶體TR。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
該傳送電晶體TR僅藉由水平部分TGb構成傳送閘極TG。換言之，傳送閘極TG在不具有垂直部分TGa下與半導體層100S對向地設置。
具有此平面構造之傳送電晶體TR之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。進而，亦可認為藉由在第1基板100設置平面型傳送閘極TG，而與將縱型傳送閘極TG設置於第1基板100之情形相比，可將光電二極體PD形成至更靠近半導體層100S之表面之位置，藉此，使飽和信號量(Qs)增加。又，亦可認為在第1基板100形成平面型傳送閘極TG之方法，與在第1基板100形成縱型傳送閘極TG之方法相比，製造工序數更少，不易產生起因於製造工序之對光電二極體PD之不良影響。
＜12.變化例11＞
圖72係顯示上述實施形態之攝像裝置1之像素電路之一變化例者。圖72對應於上述實施形態所說明之圖4。在本變化例中，就每一像素(像素541A)設置有像素電路200X。亦即，像素電路200X並非由複數個像素共有。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
本變化例之攝像裝置1在將像素541A與像素電路200X設置於互不相同之基板(第1基板100及第2基板200)之方面，與上述實施形態所說明之攝像裝置1相同。因而，本變化例之攝像裝置1亦可獲得與上述實施形態所說明者同樣之效果。
＜13.變化例12＞
圖73係顯示上述實施形態所說明之像素分離部117之平面構成之一變化例者。可在包圍像素541A、541B、541C、541D各者之像素分離部117設置間隙。亦即，可並非由被像素分離部117包圍像素541A、541B、541C、541D之全周。例如，像素分離部117之間隙可設置於墊部120、121附近(參照圖7B)。
雖然在上述實施形態中，說明了像素分離部117具有貫通半導體層100S之FTI構造例(參照圖6)，但像素分離部117可具有FTI構造以外之構成。例如，像素分離部117可並非設置為完全貫通半導體層100S，可具有所謂之DTI(Deep Trench Isolation，深溝渠隔離)構造。
＜14.變化例13＞
圖74係示意性顯示上述實施形態之攝像裝置1之第1基板100及第2基板200之主要部分之平面構成一變化例者。圖75係示意性顯示第1配線層W1及第2配線層W2之平面構成之一變化例者。圖76係示意性顯示第2配線層W2及第3配線層W3之平面構成之一變化例者。在本變化例中，貫通電極TGV於像素共有單元539內非對稱地配置之方面，與上述實施形態所說明之攝像裝置1不同。
進而，如圖77及圖78所示，藉由調換與配線TRG2、及選擇電晶體SEL及FD轉換增益切換電晶體FDG分別連接之配線(在圖76及圖78中記述為SEL、FDG)，而可進一步降低配線間之電容。
如此，藉由在像素共有單元539內將貫通電極TGV非對稱地配置，而可降低形成於第3配線層W3之在一方向(例如H方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL間之電容。因而，可防止因讀出像素之讀出電極之影響所致之相鄰之非讀出像素之讀出電極下之電位之深化及因自感測器像素向浮動擴散部FD之障壁之降低所致之飽和信號量Qs之損失。
進而，藉由於在像素共有單元539內接近之貫通電極TGV(例如，貫通電極TGV2與貫通電極TGV4)之間，配置與選擇電晶體SEL及FD轉換增益切換電晶體FDG分別連接之配線，而可降低配線間電容最大之配線TRG2與配線TRG4之間之電容。
＜15.變化例14＞
在攝像裝置1中，供像素電晶體(放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG)形成之半導體層200S雖然一般具有例如2個半導體層200S在各像素共有單元539內排列配置之構造，但有在三維構造之電晶體(例如圖80所示之放大電晶體AMP)之下方之半導體層200S中，空乏層較設想更為寬廣之情形，而有例如選擇電晶體SEL孤立且井不相連之虞。因而，較佳為在半導體層200S設置井接點區域217。
圖79係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。例如，井接點區域217可設置於排列之2個半導體層200S各者。藉此，由於能夠對2個半導體層200S各者個別地施加電壓，故可避免基板偏壓效應，而可改善線性。又，此時，放大電晶體AMP並不限定於平面型(圖79)，可如圖80所示般設為鰭(Fin)型等之三維構造。
圖81係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。例如，可行的是，將井接點區域217設置於排列之2個半導體層之間，以2個半導體層200S共有該1個井接點區域217。由於藉此，可削減形成於排列之2個半導體層200S之井接點區域217，故可擴大各像素電晶體之尺寸。
圖82係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。例如，可行的是，井接點區域217設置於排列之2個半導體層200S之一者，且將2個半導體層200S相互連接。又，此情形下，2個半導體層200S可如例如圖83所示般藉由元件分離區域213而相互連接。
圖84係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。例如，可行的是，井接點區域217設置於排列之2個半導體層200S之間，在無GP之半導體層200S部分相互連接。藉此，如圖82及圖83所示，與在2個半導體層200S之一者設置有井接點區域217之情形相比，可擴大各像素電晶體之尺寸。
圖85係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。例如，井接點區域217可設置於排列之2個半導體層之間。在圖85中，井接點區域217藉由排列之2個半導體層200S之與GP重疊之元件分離區域213而相互連接。藉此，可擴大各像素電晶體之尺寸。
圖86係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。例如，可行的是，井接點區域217與圖85同樣地設置於排列之2個半導體層之間，2個半導體層200S之連接除由與GP重疊之元件分離區域213實現之連接以外，進一步設置與GP重疊之元件分離區域213，藉由其而連接。藉此，可進一步降低各像素電晶體與井不相連之虞。
圖87係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。例如，可行的是，井接點區域217設置於在像素共有單元539內並排之2個半導體層之間，藉由並排之2個半導體層200S與GP重疊之元件分離區域213而相互連接，進而，在相鄰之像素共有單元539間，藉由與GP重疊之元件分離區域213而將一個半導體層200S與相鄰之像素共有單元539之半導體層200S連接。
圖88係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。在圖87中，顯示在藉由元件分離區域213而連接之2個像素共有單元539各者設置有井接點區域217之例，但井接點區域217可僅設置於一個像素共有單元539。
圖89係顯示上述實施形態之攝像裝置1之半導體層200S之平面構成之一變化例者。2個半導體層200S間共有之井接點區域217，未必必須在像素共有單元539內之2個半導體層200S之間共有，例如，如圖89所示，亦可在相鄰之像素共有單元539間之2個半導體層200S之間共有。
＜16.變化例15＞
圖90係顯示將上述實施形態之攝像裝置1之第1基板100與第2基板200電性連接之貫通電極120E及與像素電晶體(例如放大電晶體AMP)之連接配線CS之剖面構成之一變化者。圖91係將圖90所示之貫通電極120E與墊部120之連接部分放大而顯示者。
本變化例之貫通電極120E及連接配線CS可如以下般形成。此外，雖然以下以貫通電極120E為例進行說明，但連接配線CS亦可同樣地形成。
貫通電極120E如上述般，例如使用抗蝕膜231之圖案進行層間絕緣膜222及鈍化膜221之乾式蝕刻，而形成連接孔120H。此時，連接孔120H之孔徑形成為大於所期望之貫通電極120E之徑。繼而，當藉由例如濺射將鈦(Ti)、鈷(Co)或鎳(Ni)等之金屬膜成膜至連接孔120H之底部後，進行退火處理，而將露出於連接孔120H之底面之墊部120之多晶矽(Poly Si)合金化。其次，藉由濕式蝕刻而去除未反應之金屬膜。繼而，利用例如原子層沈積(ALD)法，將氧化膜成膜於連接孔120H內，並將連接孔120H設為所期望之孔徑。其次，藉由回蝕而去除在連接孔120H之底部成膜之氧化膜。之後，例如，依序使用ALD法將氮化鈦(TiN)膜(障壁金屬)成膜、使用化學汽相沈積(CVD)法將鎢(W)膜成膜後，藉由化學機械研磨(CMP)將表面平坦化。根據上文，形成圖90所示之貫通電極120E。
如上述般形成之貫通電極120E及連接配線CS在W膜120A之周圍成膜例如TiN膜120B，作為障壁金屬，進而在其周圍形成氧化膜120D。又，在與貫通電極120E連接之墊部120及與連接配線CS連接之放大電晶體AMP之閘極的連接部，分別形成較貫通電極120E及連接配線CS之徑更大之合金區域120R。進而，貫通電極120E及連接配線CS與合金區域120R各者之連接部藉由回蝕而一部分被切削。
在具有此構成之貫通電極120E及連接配線CS中，由於層間絕緣膜(例如層間絕緣膜222及鈍化膜221)之加工時之連接孔(例如連接孔120H)之孔徑變大，故可將在連接孔120H之底部成膜之Ti等之金屬膜較厚地成膜。藉此，由於可抑制Ti濺鍍量，故可抑制W火山口(WF6
與Ti之反應)。此外，在貫通電極120E及連接配線CS、與合金區域120R之連接部之側面不存在Ti，可降低連接部之電阻。又，可抑制因金屬污染所致之白點。
貫通電極120E及連接配線CS之構造此外可採用如例如圖92所示之構成。圖92所示之貫通電極120E及連接配線CS之構造可如以下般形成。當利用ALD法將Ti、Co或Ni等之金屬膜成膜於連接孔(例如連接孔120H)之側面及底面後，藉由進行退火處理，而將連接孔120H之底部之墊部120之多晶矽(Poly Si)合金化。其次，當依序利用ALD法將TiN膜成膜於連接孔120H內，利用CVD法將鎢(W)膜成膜後，藉由CMP而將表面平坦化。根據上文，形成圖92所示之貫通電極120E。
＜17.變化例16＞
圖93係顯示上述實施形態之攝像裝置1之第1基板100及第2基板200之主要部分之剖面構成之一變化例者。圖94係顯示圖93所示之第1基板100之主要部分之平面構成者。在本變化例中，於像素分離部117之上部埋入形成相當於上述墊部120、121之接點部120X、121X之方面，與上述實施形態所說明之攝像裝置1不同。
接點部120X、121X分別由n型或p型之雜質擴散而成之多晶矽(Poly Si)構成。在接點部120X、121X分別連接有貫通電極120E、121E。在接點部120X、121X之周圍，分別與上述實施形態同樣地形成複數個浮動擴散部FD及VSS接點區域118。即，接點部120X與複數個浮動擴散部FD及接點部121X與複數個VSS接點區域118分別相互在側壁電性連接。
如此，藉由將接點部120X、121X埋入形成於半導體層100S之表面附近，而與上述實施形態比較，確保與傳送電晶體TR之傳送閘極TG之距離。因而，可降低寄生電容。
此接點部120X、121X可如以下般製造。
首先，如圖95A所示，形成具有特定之深度之開口117H1。繼而，如圖95B所示，當在開口117H1埋入構成像素分離部117之遮光膜117A及絕緣膜117B(均未圖示)後，如圖95C所示，藉由回蝕，而在半導體層100S之表面形成特定之深度(例如150 nm左右)之開口117H2。
其次，如圖95D所示，當在開口117H2內埋入多晶矽膜132後，以多晶矽膜132之表面成為與半導體層100S之表面相同程度之高度之方式對多晶矽膜132進行回蝕。繼而，如圖95E所示，將具有特定之圖案之抗蝕膜232成膜，藉由利用光微影術之回蝕，而去除形成於不必要之像素分離部117上之多晶矽膜132。其次，如圖95F所示，在利用高密度電漿(HDP)CVD，以絕緣膜125將藉由多晶矽(Poly Si)之去除而形成之開口117H3埋設後，藉由CMP，而將埋入有多晶矽膜132及絕緣膜125之半導體層100S之表面平坦化。
繼而，如圖95G所示，當在特定之位置形成傳送閘極TG後，如圖95H所示，對在接點部120X、121X各者之預定形成區域成膜之多晶矽膜132，選擇性地進行n型或p型之離子佈植及退火處理。根據上文，形成圖93等所示之接點部120X、121X。
又，雖然在圖93中，顯示將上述墊部120、121之兩者由n型或p型之雜質擴散而成之多晶矽(Poly Si)形成之例，但例如，可如圖96及圖97所示，僅將墊部120設為接點部120X，且由n型之雜質擴散而成之多晶矽(Poly Si)形成。或，可如圖98所示，僅將墊部121設為接點部121X，且由p型之雜質擴散而成之多晶矽(Poly Si)形成。
如此，在將上述墊部120、121之一者由n型或p型之雜質擴散而成之多晶矽(Poly Si)形成之情形下，例如，可如以下般製造。此外，此處，以僅將墊部120設為接點部120X，且由n型之雜質擴散而成之多晶矽(Poly Si)形成之情形為例進行說明。
首先，與上文同樣地形成具有特定之深度之開口117H1，當在開口117H埋入構成像素分離部117之遮光膜117A及絕緣膜117B(均未圖示)後，如圖99A所示，將具有特定之圖案之抗蝕膜232成膜，藉由利用光微影術之回蝕，在接點部120X之預定形成區域形成特定之深度(例如150 nm左右)之開口117H2。
進而，如圖99B所示，當在開口117H2內埋入多晶矽膜132後，以多晶矽膜132之表面成為與半導體層100S之表面相同程度之高度之方式對多晶矽膜132進行回蝕。其次，在以絕緣膜125將開口117H2埋設後，如圖99C所示，去除構成不必要之像素分離部117之遮光膜117A及絕緣膜117B，且形成開口117H4。繼而，如圖99D所示，在利用高密度電漿(HDP)CVD，將絕緣膜125成膜於藉由多晶矽(Poly Si)之去除而形成之開口117H4內後，藉由CMP，而將埋入有多晶矽膜132及絕緣膜125之半導體層100S之表面平坦化。
之後，當在特定之位置形成傳送閘極TG後，對在接點部120X之預定形成區域成膜之多晶矽膜132，選擇性地進行n型之離子佈植及退火處理。根據上文，可分別製作接點部120X及墊部121。
此外，墊部121一般形成為各邊平行於複數個像素541呈行列狀配置之H方向及V方向之矩形狀，但例如，可如圖97所示般相對於H方向及V方向旋轉約45ﾟ而形成。藉此，可降低因墊部121與形成於各像素541內之其他之元件之接觸所致之不良狀況之產生，且可提高面積效率。
又，雖然在圖93中，顯示分別經由埋入形成於半導體層100S之表面之n型或p型之雜質擴散而成之多晶矽(Poly Si)(接點部120X、121X)，進行貫通電極120E與浮動擴散部FD之電性連接及貫通電極121E與VSS接點區域118之電性連接之例，但與浮動擴散部FD及VSS接點區域118之連接可分別與貫通電極120E、121E直接連接。
圖100係顯示將浮動擴散部FD與貫通電極120E、VSS接點區域118與貫通電極121E分別直接連接之情形的第1基板100及第2基板200之主要部分之剖面構成之一變化例者。圖101係顯示圖100所示之第1基板100之主要部分之平面構成者。
在本變化例中，貫通電極120E、121E各自具有較在H方向及V方向分別延伸之像素分離部117之交點之面積更大之直接，且一部分埋入半導體層100S。藉此，貫通電極120E與複數個浮動擴散部FD、及貫通電極121E與複數個VSS接點區域118分別相互在側壁電性連接。
如此，在各者之側壁中與浮動擴散部FD及VSS接點區域118電性連接之貫通電極120E、121E例如可如以下般製造。
首先，與上文同樣地，當藉由回蝕，而在半導體層100S之表面之像素分離部117上形成特定之深度(例如，150 nm左右)之開口117H2後，如圖102A所示，以將開口17H2埋入之方式，利用高密度電漿(HDP)CVD將絕緣膜125成膜。繼而，如圖102B所示，藉由CMP，而將埋入有絕緣膜125之半導體層100S之表面平坦化。
其次，如圖102C所示，當在特定之位置形成傳送閘極TG後，以覆蓋半導體層100S及傳送閘極TG之表面之方式將鈍化膜122成膜。之後，與上述實施形態同樣地，在將第1基板100與第2基板200貼合後，形成到達埋入半導體層100S之絕緣膜125之連接孔120H、121H。此時，連接孔120H、121H之深度分別以浮動擴散部FD及VSS接點區域118之側壁之一部分露出之方式形成。藉此，貫通電極120E、121E之側壁、與浮動擴散部FD及VSS接點區域118之側壁相互相接。
如以上所述般，在本變化例中，貫通電極120E與浮動擴散部FD、貫通電極121E與VSS接點區域118分別在半導體層100S內間接或直接電性連接。藉此，與上述實施形態比較，可確保與傳送電晶體TR之傳送閘極TG之距離，而可降低寄生電容。
＜18.變化例17＞
圖103係顯示上述實施形態之攝像裝置1之第1基板100及第2基板200之主要部分之剖面構成之一變化例者。
在攝像裝置1中，有形成於第1基板100及第2基板200之各個電晶體各自具有相同之閘極構造之情形。然而，在第1基板100與第2基板200中，有因熱預算不同，第1基板100之電晶體(例如傳送電晶體TR)經由更多之熱工序，而雜質擴散之虞。因而，雖然為了維持傳送電晶體TR之關斷特性，而考量例如將高濃度之p型雜質離子佈植至傳送閘極TG之下方，但其結果為，有產生電流之洩漏，或因浮動擴散部FD附近之電場集中變大而產生白點之虞。
相對於此，在本變化例中，如例如圖103所示，使第1基板100側之電晶體(例如傳送電晶體TR)之側壁SW之寬度大於第2基板200側之電晶體之側壁SW之寬度。藉此，經由熱工序之雜質可減少擴散。又，藉由減小第2基板200側之電晶體之側壁SW之寬度，而可增大第2基板200之電晶體之閘極面積，可降低雜訊。
圖104係顯示上述實施形態之攝像裝置1之第1基板100及第2基板200之主要部分之剖面構成之一變化例者。
雖然為了提高貫通電極120E、121E等之貫通配線之成品率，而必須減小縱橫比，但若降低第1基板100側之電晶體之閘極高度，則有在進行光電轉換部(光電二極體PD)之電位形成時佈植之雜質向閘極下穿透，無法對於閘極自對準地進行電位形成之虞。其結果為，有因對準偏移所致之特性之不均變大之虞。
相對於此，在本變化例中，如圖104所示，降低第2基板200側之電晶體之閘極高度。藉此，可減小貫通配線之縱橫比，而可改善成品率。又，可實現貫通配線之低電阻化。進而，可抑制第1基板100側之電晶體(例如傳送電晶體TR)之離子佈植之閘極穿透，可自對準地進行圖案化。因而，可減少特性之不均。
此外，雖然在本變化例中，以平面型傳送電晶體TR為例進行顯示，但傳送電晶體TR可如例如圖21F所示般採用縱型電晶體構成。又，雖然在本變化例中，顯示第2基板200側之電晶體為平面型電晶體之例，但第2基板200側之電晶體可為鰭型等之三維構造。
＜19.變化例18＞
圖105係顯示上述實施形態之攝像裝置1之第1基板100及第2基板200之主要部分之剖面構成之一變化例者。在本變化例中，貫通電極120E、121E、與連接部219V以與第1配線層W1不同之高度連接之方面，與上述實施形態所說明之攝像裝置1不同。
圖105所示之構造例如可如以下般製造。
首先，與上述實施形態同樣地，在成膜至層間絕緣膜222後，如圖106A所示，藉由乾式蝕刻，而形成貫通層間絕緣膜222、鈍化膜221、接合膜124、層間絕緣膜123之連接孔120H、121H。繼而，如圖106B所示，將導電材料埋入連接孔120H、121H，形成貫通電極120E、121E。
其次，如圖106C所示，藉由CMP，而去除設置於層間絕緣膜222上之導電膜，且將層間絕緣膜222之表面平坦化。繼而，如圖106D所示，在將包含例如氧化矽(SiO)或氮化矽(SiN)之絕緣膜223成膜於層間絕緣膜222上後，如圖106E所示，形成貫通絕緣膜223及層間絕緣膜222之連接孔218H、219H。其次，如圖106F所示，將導電材料埋入連接孔218H、219H，形成連接部218V、219V。
繼而，如圖106G所示，藉由CMP，而去除設置於絕緣膜223上之導電膜，且將絕緣膜223之表面平坦化。其次，如圖106H所示，在與貫通電極120E、121E對應之位置形成開口223H，使貫通電極120E、121E露出。之後，與上述實施形態同樣地將第1配線層W1成膜。藉此，圖105所示之攝像裝置1完成。
圖107係顯示上述實施形態之攝像裝置1之第1基板100及第2基板200之主要部分之剖面構成之一變化例者。雖然在圖105中顯示貫通電極120E、121E之上表面形成於較連接部219V之上表面更低之位置，但亦可將連接部219V之上表面形成於較貫通電極120E、121E之上表面更低之位置。
例如，與上述實施形態同樣地，在成膜至層間絕緣膜222後，如圖108A所示，藉由乾式蝕刻，而形成貫通層間絕緣膜222之連接孔218H、219H。繼而，如圖108B所示，將導電材料埋入連接孔218H、219H，形成連接部218V、219V。
其次，如圖108C所示，藉由CMP，而去除設置於層間絕緣膜222上之導電膜，且將層間絕緣膜222之表面平坦化。繼而，如圖108D所示，在將絕緣膜223成膜於層間絕緣膜222上後，如圖108E所示，藉由乾式蝕刻，而形成貫通層間絕緣膜222、鈍化膜221、接合膜124、層間絕緣膜123之連接孔120H、121H。其次，如圖108F所示，將導電材料埋入連接孔120H、121H，形成貫通電極120E、121E。
繼而，如圖108G所示，藉由CMP，而去除設置於絕緣膜223上之導電膜，且將絕緣膜223之表面平坦化。其次，如圖108H所示，在與連接部218V、219V對應之位置形成開口223H，使連接部218V、219V露出。之後，與上述實施形態同樣地將第1配線層W1成膜。藉此，圖107所示之攝像裝置1完成。
以上，雖然顯示貫通電極120E、121E及連接部219V之上表面高度互不相同之例，但例如，可如圖109A所示，例如，在如圖108F所示般將導電材料埋入連接孔218H、219H後，藉由CMP，而去除設置於層間絕緣膜222上之導電膜及絕緣膜223，藉此，如圖109B所示，形成貫通電極120E、121E及連接部219V之上表面成為同一面之攝像裝置1。
在上述實施形態中，以同一工序形成將第1基板100與第2基板200電性連接之貫通配線(例如貫通電極120E、121E)、及在第2基板200中與閘極連接之配線(例如連接部219V)。然而，由於在貫通電極120E、121E、與連接部219V中，縱橫比差異較大，故若利用物理汽相沈積(PVD)法以各個連接孔(例如連接孔120H、121H、219H)同時進行障壁金屬之成膜，則縱橫比較大之連接孔120H、121H之底部之障壁金屬變薄，縱橫比較小之連接孔219H之底部之障壁金屬變厚。藉此，有容易產生接點不良或金屬膜之火山口之虞。
相對於此，在本變化例中，以不同之工序形成縱橫比差異較大之貫通電極120E、121E、與連接部219V。藉此，可分別以最佳之條件將障壁金屬成膜。具體而言，可將形成於連接部219V之底部之障壁金屬之厚度削減為30 nm以下。又，可將形成於貫通電極120E、121E之底部之障壁金屬之厚度成膜為10 nm以上。因而，可提高製造成品率及可靠性。
＜20.變化例19＞
在本變化例中，說明第2基板200之像素電晶體(放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG)之具體的佈局例。
例如，像素電晶體可如圖110所示，以鰭型等之三維構造構成放大電晶體AMP，以平面構造構成選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG。
例如，像素電晶體可如圖111所示，以鰭型等之三維構造構成放大電晶體AMP及選擇電晶體，以平面構造構成重置電晶體RST及FD轉換增益切換電晶體FDG。又，鰭構造可採用雙鰭構造，而非如圖110所示之單鰭構造。
例如，像素電晶體可如圖112所示，以鰭型等之三維構造構成放大電晶體AMP、選擇電晶體、重置電晶體RST及FD轉換增益切換電晶體FDG之全部。
例如，像素電晶體可如圖113所示，將放大電晶體AMP、選擇電晶體、重置電晶體RST及FD轉換增益切換電晶體FDG設置於相互獨立之半導體層200S。
圖114(A)示意性顯示圖1所示之相互串聯連接之放大電晶體AMP與選擇電晶體SEL之平面構成，圖114(B)示意性顯示圖114(A)所示之A-Aʼ線之剖面構成。
如此，藉由將設置於第2基板200之像素電晶體設為三維構造，而可提高每佔位面積之特性。例如，在如圖111所示，將選擇電晶體SEL設為三維構造之情形下，可擴大選擇電晶體SEL之動態範圍。
進而，藉由將離子作為摻雜劑朝選擇電晶體SEL之矽通道佈植，形成離子佈植區域，而可控制選擇電晶體SEL之臨限值電壓Vth。例如，藉由將硼(B)作為摻雜劑朝鰭形狀之矽通道之選擇電晶體SEL部分佈植，而可將離子佈植區域設為p型之半導體。即，可使選擇電晶體SEL之臨限值電壓Vth高於未佈植摻雜劑之情形。又，例如，藉由將磷(P)作為摻雜劑朝鰭形狀之矽通道之選擇電晶體SEL之部分佈植，而可將離子佈植區域設為n型之半導體。即，可使選擇電晶體SEL之臨限值電壓Vth低於未佈植摻雜劑之情形。
此外，鰭型電晶體(例如放大電晶體AMP)及平面構造之電晶體(例如選擇電晶體SEL)之擴散層之深度可互不相同。此情形下，鰭型電晶體之擴散層可較平面構造之電晶體更深地形成。
此外，硼(B)或或磷(P)之熱擴散係數較大，較容易熱擴散。若使用此容易熱擴散之摻雜劑，則有該摻雜劑藉由之後之熱處理而自選擇電晶體SEL之區域擴散至放大電晶體AMP之區域，放大電晶體AMP之臨限值電壓Vth之控制性惡化，或招致因MOS界面電子密度之增大所致之1/f雜訊增大之虞，因而，有攝像圖像之畫質降低之虞。
因而，較佳為，將例如熱擴散係數小於硼(B)之離子朝選擇電晶體SEL之矽通道佈植。藉此，與作為摻雜劑，使用硼(B)之情形比較，可抑制形成於選擇電晶體SEL之矽通道之離子佈植區域之擴大。即，可減輕攝像圖像之畫質之降低。
又，較佳為，將例如熱擴散係數小於磷(P)之離子朝選擇電晶體SEL之矽通道佈植。例如，可將砷(As)或銻(Sb)作為摻雜劑而佈植。藉此，與作為摻雜劑，使用磷(P)之情形比較，可抑制形成於選擇電晶體SEL之矽通道之離子佈植區域之擴大。因而，可抑制放大電晶體AMP之臨限值電壓Vth之控制性之惡化、或因MOS界面電子密度之增大所致之1/f雜訊之增大。此外，可提高選擇電晶體SEL之調變度及飽和電荷量。即，可減輕攝像圖像之畫質之降低。
進而，藉由將例如熱擴散係數小於硼(B)或磷(P)之離子朝選擇電晶體SEL之矽通道佈植，而可削減在放大電晶體AMP與選擇電晶體SEL之間謀求之距離。因而，可抑制像素尺寸之增大。
此外，可控制閘極之功函數，而取代朝選擇電晶體SEL之矽通道佈植摻雜劑。即，藉由選擇作為選擇電晶體SEL之閘極及放大電晶體AMP之閘極應用之材料，而可控制選擇電晶體SEL及放大電晶體AMP之臨限值電壓Vth。
例如，藉由將選擇電晶體SEL及放大電晶體AMP之閘極分別使用功函數更小之材料而形成，而可提高選擇電晶體SEL及放大電晶體AMP之臨限值電壓Vth。藉此，可提高選擇電晶體SEL及放大電晶體AMP之關斷特性。即，可減輕攝像圖像之畫質之降低。
例如，藉由將選擇電晶體SEL及放大電晶體AMP之閘極分別使用功函數更大之材料，而可降低選擇電晶體SEL及放大電晶體AMP之臨限值電壓Vth。藉此，可提高選擇電晶體SEL及放大電晶體AMP之調變度及飽和電荷量。即，可減輕攝像圖像之畫質之降低。
如此，在將閘極使用具有特定之功函數之材料之選擇電晶體SEL及放大電晶體AMP中，無需摻雜劑之佈植。因而，可削減在放大電晶體AMP與選擇電晶體SEL之間謀求之距離。因而，可抑制像素尺寸之增大。
此外，可對選擇電晶體SEL及放大電晶體AMP之閘極，使用功函數互不相同之材料。例如，藉由作為選擇電晶體SEL之閘極材料，使用鎢(W)、釕(Ru)或銠(Rh)，將放大電晶體AMP之閘極材料設為n型半導體，而可使選擇電晶體SEL之臨限值電壓Vth高於放大電晶體AMP之臨限值電壓Vth。又，可針對選擇電晶體SEL及放大電晶體AMP之閘極，使用例如親族與矽之化合物(矽化物)。
進而，又，半導體層200S較佳為使用例如45ﾟ缺口基板。藉此，由於放大電晶體AMP之FinFET側壁成為(100)面，故界面狀態降低，可減少雜訊之產生。
＜21.變化例20＞
圖115、圖123、圖125、圖127、圖129係顯示上述變化例5中所說明之電晶體Tr1及保護元件PE之其他例者。雖然在變化例5中，顯示作為保護元件PE，使用具有pn接面之二極體之例，但並不限定於此。保護元件PE例如可利用閘控二極體(Gated Diode)型保護元件(圖115)、利用虛設天線之晶體型保護元件(圖123)、PMOS型保護元件(圖125)、包含反向二極體之PMOS型保護元件(圖127)、及進一步追加NMOS電晶體之PMOS型保護元件(圖129)。
圖116係顯示圖115所示之電晶體Tr1及閘控二極體(Gated Diode)型保護元件PE之平面構成之一例者。圖117係顯示圖115所示之電晶體Tr1與保護元件PE之關係之一例之電路圖。保護元件PE於汲極連接有天線配線WH，閘極及源極連接於井區域211。
如此，藉由將閘控二極體(Gated Diode)型保護元件PE設置於半導體層200S，而在電漿製程中，抑制在保護元件PE之閘極與汲極之重疊部分之電位。藉此，流通因帶間穿隧電流引起之向半導體層200S之較大之洩漏電流，其成為保護電流。因而，與作為保護元件PE，利用反向二極體之情形比較，可獲得更高之保護功能。僅為，藉由將保護元件PE之源極接地，而Ioff亦受保護。
圖118～圖122係顯示圖115所示之電晶體Tr1及及閘控二極體(Gated Diode)型保護元件PE之其他例者。
半導體層200S之p型半導體區域207例如可經由連接部207V、連接配線WL1及貫通電極107E電性連接於半導體層100S之p型半導體區域107(例如圖6之VSS接點區域118)(圖118)。藉此，在保護元件PE被導通時，電晶體Tr1之閘極電極208之電位與半導體層200S之電位及半導體層100S之電位成為大致同電位。因而，抑制對電晶體Tr1之PID。
設置有電晶體Tr1之半導體層200S、與設置有保護元件PE之半導體層200S可由絕緣區域212分斷(圖119)。例如，此時，設置有電晶體Tr1之半導體層200S之p型半導體區域207經由連接配線WL1連接於半導體層100S之p型半導體區域107，設置有保護元件PE之半導體層200S之p型半導體區域207經由連接配線WL2連接於半導體層100S之p型半導體區域107。藉此，在保護元件PE被導通時，電晶體Tr1之閘極電極208之電位與設置有電晶體Tr1之半導體層200S之電位、設置有保護元件PE之半導體層200S之電位、及半導體層100S之電位成為大致同電位。因而，抑制對電晶體Tr1之PID。
可藉由連接配線WL，將設置有電晶體Tr1之半導體層200S之p型半導體區域207、與設置有保護元件PE之半導體層200S之p型半導體區域207電性連接(圖120)。此時，亦可與圖118所說明者同樣地，抑制對電晶體Tr1之PID。
由保護元件PE保護之電晶體Tr1可設置於第1基板100(圖121)。保護元件PE之n型半導體區域214、與電晶體Tr1之閘極電極208例如經由連接部214V、天線配線WH及貫通電極208E電性連接。藉此，在保護元件PE被導通時，電晶體Tr1之井區域(p井層115)與閘極電極208之電位差變小，而抑制對電晶體Tr1之PID。或，保護元件PE可設置於第1基板100(圖122)。保護元件PE之n型半導體區域214、與電晶體Tr1之閘極電極208例如經由貫通電極214E、天線配線WH及貫通電極208V電性連接。藉此，在保護元件PE被導通時，電晶體Tr1之閘極電極208與半導體層100S之井區域(p井層115)之電位成為共通，而抑制對電晶體Tr1之PID。
圖124係顯示圖123所示之電晶體Tr1與利用虛設天線之電晶體型保護元件PE之關係之一例之電路圖。保護元件PE具有與電晶體Tr1之閘極電極208連接之汲極、及經接地之源極。又，保護元件PE於汲極連接有天線配線WH1，於閘極連接有成為虛設天線之天線配線WH2。
如此，藉由使用利用虛設天線之電晶體型保護元件PE，而可先於藉由PID電荷而將電荷蓄積於電晶體Tr1之閘極電極208，使保護元件PE導通。藉此，藉由在保護元件PE之閘極，流通經由虛設天線(天線配線WH2)流入之PID電荷之電流而保護元件PE被導通，藉由該導通電流，而可釋放經由天線配線WH2流入之PID電荷。
此外，利用電晶體Tr1及虛設天線(天線配線WH2)之電晶體型保護元件PE亦可採用上述圖118～圖122所示之構造。
圖126係顯示圖125所示之電晶體Tr1與PMOS型保護元件PE之關係之一例之電路圖。保護元件PE具有至少1個PMOS型電晶體Tr2。電晶體Tr2之p型半導體區域245與電晶體Tr1之閘極電極208電性連接，電晶體Tr2之p型半導體區域246連接於接地電位。在電晶體Tr2之閘極及井248分別設置有電源線。
如此，藉由利用PMOS型保護元件PE，而蒙受起因於電漿之損傷時，電晶體Tr2之p型半導體區域246、閘極及井248之電壓相對降低。藉此，電晶體Tr2藉由正向偏壓模式而動作。
此外，電晶體Tr1及PMOS型保護元件PE亦可採用上述圖118～圖122所示之構造。
又，可在PMOS型保護元件PE，如圖127及圖128所示般追加反向二極體。藉由追加反向二極體，而可將電晶體Tr2之閘極之電位固定，可使作為保護元件PE之動作更穩定化。
進而，可在PMOS型保護元件PE，如圖129及圖130所示般進一步追加NMOS型電晶體Tr3。電晶體Tr3之源極或汲極之一者(例如n型半導體區域219)與電晶體Tr1之閘極電極208電性連接。又，在電晶體Tr3之閘極及井分別設置有電源線。
如此，藉由作為保護元件PE，進一步追加NMOS型電晶體Tr3，而在半導體層200S之加工階段中，於作為起因於電漿之損傷，蒙受正電荷時，可藉由NMOS型電晶體之GID(Gate-Induced-Drain Leakage current，閘極引發汲極漏電流)予以保護。又，在作為起因於電漿之損傷蒙受負電荷時，NMOS型電晶體Tr3藉由正向偏壓模式而動作，可釋放電荷。
進而，又，圖129及圖130所示之追加電晶體Tr1及反向二極體及NMOS型電晶體之PMOS型保護元件PE亦可採用圖131及圖132所示之構造。具體而言，可將電晶體Tr1與保護元件PE設置於由絕緣區域212分斷之相互獨立之半導體層200S。較佳為，在構成保護元件PE之電晶體Tr2及電晶體Tr2各者之井，設置調整各者之電位之電路。藉此，可使作為保護元件PE之動作更穩定化。
＜22.變化例21＞
在上述實施形態中，說明了在複數個感測器像素各者分別各配置一個電性連接於浮動擴散部FD之配線(亦即浮動擴散部用接點)、及電性連接於井層WE之配線(亦即井用接點)之構造。然而，本發明之實施形態並不限定於此。在本發明之實施形態中，可就每複數個感測器像素，配置1個浮動擴散部用接點例如，可行的是，相互相鄰之4個感測器像素共有1個浮動擴散部用接點。同樣，可就每複數個感測器像素，配置1個井用接點。例如，可行的是，相互相連之4個感測器像素共有1個井用接點。
圖133至圖135係顯示本發明之變化例21之攝像裝置1A之構成例的厚度方向之剖視圖。圖136至圖138顯示本發明之變化例21之複數個像素單元PU之佈局例的水平方向之剖視圖。此外，圖133至圖135所示之剖視圖終極而言僅為示意圖，並非係出於嚴密正確地顯示實際之構造之目的之圖。圖133至圖135所示之剖視圖為了在紙面上易於理解地說明攝像裝置1A之構成，而在位置sec1至sec3處，有意改變電晶體及雜質擴散層之水平方向之位置而顯示。
具體而言，在圖133所示之攝像裝置1A之像素單元PU中，位置sec1之剖面為以A1-A1ʼ線切斷圖136之剖面，位置sec2之剖面係以B1-B1ʼ線切斷圖137之剖面，位置sec3之剖面係以C1-C1ʼ線切斷圖138之剖面。同樣，在圖134所示之攝像裝置1A中，位置sec1之剖面係以A2-A2ʼ線切斷圖136之剖面，位置sec2之剖面係以B2-B2ʼ線切斷圖137之剖面，位置sec3之剖面係以C2-C2ʼ線切斷圖138之剖面。在圖135所示之攝像裝置1A中，位置sec1之剖面係以A3-A3ʼ線切斷圖136之剖面，位置sec2之剖面係以B3-B3ʼ線切斷圖137之剖面，位置sec3之剖面係以C3-C3ʼ線切斷圖138之剖面。
如圖134及圖138所示，攝像裝置1A共有：以跨於複數個感測器像素1012之方式配置之共通墊電極1102、及設置於共通墊電極1102上之1條配線L1002。例如，在攝像裝置1A中，於俯視下，存在4個感測器像素1012之各浮動擴散部FD1至FD4介隔著元件分離層1016相互鄰接之區域。在該區域設置有共通墊電極1102。共通墊電極1102以跨於4個浮動擴散部FD1至FD4之方式配置，與4個浮動擴散部FD1至FD4分別電性連接。共通墊電極1102例如由摻雜有n型雜質或p型雜質之多晶矽膜構成。
在共通墊電極1102之中心部上設置有1條配線L1002(亦即浮動擴散部用接點)。如圖134、圖136至圖138所示，設置於共通墊電極1102之中心部上之配線L1002自第1基板部1010貫通第2基板部1020之下側基板1210而延伸設置至第2基板部1020之上側基板1220，且經由設置於上側基板1220之配線等連接於放大電晶體AMP之閘極電極AG。
又，如圖133及圖138所示，攝像裝置1A共有：以跨於複數個感測器像素1012之方式配置之共通墊電極1110、及設置於共通墊電極1110上之1條配線L1010。例如，在攝像裝置1A中，於俯視下，存在4個感測器像素1012之各井層WE介隔著元件分離層1016相互相鄰之區域。在該區域設置有共通墊電極1110。共通墊電極1110以跨於4個感測器像素1012之各井層WE之方式配置，且與4個感測器像素1012之各井層WE分別電性連接。舉出一例，共通墊電極1110配置於在Y軸方向排列之一個共通墊電極1102與另一共通墊電極1102之間。在Y軸方向上，共通墊電極1102、1110交替地排列配置。共通墊電極1110例如由摻雜有n型雜質或p型雜質之多晶矽膜構成。
在共通墊電極1110之中心部上設置有1條配線L1010(亦即井用接點)。如圖133、圖135至圖138所示，設置於共通墊電極1110之中心部上之配線L1010自第1基板部1010貫通第2基板部1020之下側基板1210而延伸設置至第2基板部1020之上側基板1220，且經由設置於上側基板1220之配線等連接於供給基準電位(例如接地電位：0 V)之基準電位線。
設置於共通墊電極1110之中心部上之配線L1010分別電性連接於共通墊電極1110之上表面、設置於下側基板1210之貫通孔之內側面、設置於上側基板1220之貫通孔之內側面。藉此，第1基板部1010之半導體基板1011之井層WE、與第2基板部1020之下側基板1210之井層及上側基板1220之井層連接於基準電位(例如接地電位：0 V)。
本發明之變化例21之攝像裝置1A發揮與實施形態之攝像裝置1同樣之效果。又，攝像裝置1A更具備設置於構成第1基板部1010之半導體基板1011之正面11a側，且以跨於相互相鄰之複數個(例如4個)感測器像素1012之方式配置之共通墊電極1102、1110。共通墊電極1102與4個感測器像素1012之浮動擴散部FD電性連接。共通墊電極1110與4個感測器像素1012之井層WE電性連接。藉此，可就每4個感測器像素1012，使連接於浮動擴散部FD之配線L1002共通化。可就每4個感測器像素1012，使連接於井層WE之配線L1010共通化。藉此，由於能夠減少配線L1002、L1010之條數，故可減小感測器像素1012之面積，而可實現攝像裝置1A之小型化。
＜23.應用例＞
圖140係顯示具備上述實施形態及其變化例之攝像裝置1之攝像系統7之概略構成之一例者。
攝像系統7例如係數位靜態相機或視訊攝影機等之攝像裝置、或智慧型手機或平板型終端等之可攜式終端裝置等之電子機器。攝像系統7例如具備：上述實施形態及其變化例之攝像裝置1、DSP電路1243、圖框記憶體1244、顯示部1245、記憶部1246、操作部1247及電源部1248。在攝像系統7中，上述實施形態及其變化例之攝像裝置1、DSP電路1243、圖框記憶體1244、顯示部1245、記憶部1246、操作部1247及電源部1248經由匯流排線1249相互連接。
上述實施形態及其變化例之攝像裝置1輸出與入射光相應之圖像資料。DSP電路1243係對自上述實施形態及其變化例之攝像裝置1輸出之信號(圖像資料)予以處理之信號處理電路。圖框記憶體1244以圖框單位暫時保持由DSP電路1243予以處理之圖像資料。顯示部1245例如包含液晶面板或有機EL(Electro Luminescence，電致發光)面板等之面板型顯示裝置，顯示由上述實施形態及其變化例之攝像裝置1拍攝到之動畫或靜畫。記憶部1246將由上述實施形態及其變化例之攝像裝置1拍攝到之動畫或靜畫之圖像資料記錄於半導體記憶體或硬碟等之記錄媒體。操作部1247依照使用者之操作發出針對攝像系統7所具有之各種功能之操作指令。電源部1248將成為上述實施形態及其變化例之攝像裝置1、DSP電路1243、圖框記憶體1244、顯示部1245、記憶部1246及操作部1247之動作電源之各種電源對於該等供給對象適宜地供給。
其次，說明針對攝像系統7之攝像步序。
圖141顯示攝像系統7之攝像動作之流程圖之一例。使用者藉由對操作部1247進行操作而指示攝像開始(步驟S101)。如是，操作部1247將攝像指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體而言系統控制電路36)在接收到攝像指令時，執行利用特定之攝像方式之攝像(步驟S103)。
攝像裝置1將藉由攝像而獲得之圖像資料輸出至DSP電路1243。此處，所謂圖像資料係基於由浮動擴散部FD暫時保持之電荷而產生之像素信號之所有像素量之資料。DSP電路1243基於自攝像裝置1輸入之圖像資料進行特定之信號處理(例如雜訊降低處理等)(步驟S104)。DSP電路1243使已進行特定之信號處理之圖像資料保持於圖框記憶體1244，圖框記憶體1244使圖像資料記憶於記憶部1246(步驟S105)。如此，進行攝像系統7之攝像。
在本應用例中，將上述實施形態及其變化例之攝像裝置1應用於攝像系統7。藉此，由於可使攝像裝置1小型化或高精細化，故可提供一種小型或高精細之攝像系統7。
＜24.應用例＞
[應用例1]
本發明之技術(本發明)可應用於各種製品。例如，本發明之技術可實現為搭載於汽車、電動汽車、油電混合汽車、機車、自行車、個人移動性裝置、飛機、無人機、船舶、機器人等任一種類之移動體之裝置。
圖142係顯示作為可應用本發明之技術之移動體控制系統之一例之車輛控制系統之概略構成例的方塊圖。
車輛控制系統12000具備經由通訊網路12001連接之複數個電子控制單元。在圖142所示之例中，車輛控制系統12000具備：驅動系統控制單元12010、車體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010依照各種程式控制與車輛之驅動系統相關聯之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等之用於產生車輛之驅動力之驅動力產生裝置、用於將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之舵角之轉向機構、及產生車輛之制動力之制動裝置等的控制裝置而發揮功能。
車體系統控制單元12020依照各種程式控制裝備於車體之各種裝置之動作。例如，車體系統控制單元12020作為無鑰匙門禁系統、智慧型鑰匙系統、電動車窗裝置、或頭燈、尾燈、煞車燈、方向燈或霧燈等之各種燈之控制裝置而發揮功能。此情形下，可對車體系統控制單元12020輸入自代替鑰匙之可攜式機發出之電波或各種開關之信號。車體系統控制單元12020受理該等電波或信號之輸入，而控制車輛之門鎖裝置、電動車窗裝置、燈等。
車外資訊檢測單元12030檢測搭載車輛控制系統12000之車輛外部之資訊。例如，在車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，且接收拍攝到之圖像。車外資訊檢測單元12030可基於接收到之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光且輸出與該光之受光量相應之電信號之光感測器。攝像部12031可將電信號作為圖像輸出，亦可作為測距之資訊而輸出。又，攝像部12031接收到之光可為可見光，亦可為紅外線等之非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040連接有例如檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041包含例如拍攝駕駛者之相機，車內資訊檢測單元12040基於自駕駛者狀態檢測部12041輸入之檢測資訊，可算出駕駛者之疲勞度或注意力集中度，亦可判別駕駛者是否打瞌睡。
微電腦12051可基於由車外資訊檢測單元12030或車內資訊檢測單元12040取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，且對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行以實現包含車輛之避免碰撞或緩和衝擊、基於車距之追隨行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等的ADAS(Advanced Driver Assistance System，先進駕駛輔助系統)之功能為目的之協調控制。
又，微電腦12051藉由基於由車外資訊檢測單元12030或車內資訊檢測單元12040取得之車輛之周圍之資訊而控制驅動力產生裝置、轉向機構或制動裝置等，而可進行以不依賴駕駛者之操作而自律行駛之自動駕駛等為目的之協調控制。
又，微電腦12051可基於由車外資訊檢測單元12030取得之車外之資訊，對車體系統控制單元12020輸出控制指令。例如，微電腦12051可進行根據由車外資訊檢測單元12030檢測到之前方車或對向車之位置而控制頭燈、而將遠光燈切換為近光燈等之以謀求防眩為目的之協調控制。
聲音圖像輸出部12052朝可針對車輛之乘客或車外以視覺性或聽覺性通知資訊之輸出裝置，發送聲音及圖像中之至少一者之輸出信號。在圖142之例中，例示有音訊揚聲器12061、顯示部12062及儀錶板12063作為輸出裝置。顯示部12062例如可包含車載顯示器及抬頭顯示器之至少一者。
圖143係顯示攝像部12031之設置位置之例之圖。
在圖143中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105設置於例如車輛12100之前車鼻、後照鏡、後保險桿、尾門及車廂內之擋風玻璃之上部等之位置。前保險桿所具備之攝像部12101及車廂內之擋風玻璃之上部所具備之攝像部12105主要獲得車輛12100前方之圖像。後照鏡所具備之攝像部12102、12103主要取得車輛12100之側方之圖像。後保險桿或後門所具備之攝像部12104主要取得車輛12100後方之圖像。由攝像部12101及12105取得之前方之圖像主要用於前方車輛或行人、障礙物、號誌機、交通標誌或車道線等之檢測。
此外，在圖143中，顯示攝像部12101至12104之拍攝範圍之一例。攝像範圍12111表示設置於前保險桿之攝像部12101之攝像範圍，攝像範圍12112、12113表示分別設置於後照鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險桿或後門之攝像部12104之攝像範圍。例如，藉由重疊由攝像部12101至12104拍攝到之圖像資料，可獲得自上方觀察車輛12100之俯瞰圖像。
攝像部12101至12104之至少1者可具有取得距離資訊之功能。例如，攝像部12101至12104之至少一者可為包含複數個攝像元件之立體攝影機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051藉由基於根據攝像部12101至12104獲得之距離資訊，求得與攝像範圍12111至12114內之各立體物相隔之距離、及該距離之時間性變化(對於車輛12100之相對速度)，而可尤其將位於車輛12100之行進路上最近之立體物、且為在與車輛12100大致相同之方向以特定之速度(例如0 km/h以上)行駛之立體物擷取作為前方車。進而，微電腦12051可設定針對前方車於近前應預先確保之車距，進行自動煞車控制(亦包含停止追隨控制)、自動加速控制(亦包含追隨起步控制)等。如此般可進行不依賴駕駛者之操作而自律行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分類為機車、普通車輛、大型車輛、行人、電線桿等其他之立體物而加以擷取，用於自動迴避障礙物。例如，微電腦12051可將車輛12100之周邊之障礙物辨識為車輛12100之駕駛員可視認之障礙物及難以視認之障礙物。且，微電腦12051判斷表示與各障礙物碰撞之危險度之碰撞風險，當遇到碰撞風險為設定值以上而有可能發生碰撞之狀況時，藉由經由音訊揚聲器12061或顯示部12062對駕駛員輸出警報，或經由驅動系統控制單元12010進行強制減速或迴避操舵，而可進行用於避免碰撞之駕駛支援。
攝像部12101至12104之至少1者可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定在攝像部12101至12104之攝像圖像中是否存在有行人而辨識行人。如此之行人之辨識藉由例如提取作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點之步序、針對表示物體之輪廓之一系列特徵點進行圖案匹配處理而判別是否為行人之步序而進行。當微電腦12051判定為在攝像部12101至12104之攝像圖像中存在行人，且辨識為行人時，聲音圖像輸出部12052以針對該被辨識出之行人重疊顯示用於強調之方形輪廓線之方式控制顯示部12062。又，聲音圖像輸出部12052亦可以將顯示行人之圖標等顯示於所期望之位置之方式控制顯示部12062。
以上，說明了針對可應用本發明之技術之移動體控制系統之一例。本發明之技術可應用於以上所說明之構成之中之攝像部12031。具體而言，上述實施形態及其變化例之攝像裝置1可應用於攝像部12031。由於藉由將本發明之技術應用於攝像部12031，而可獲得雜訊較少之高精細之攝影圖像，故可在移動體控制系統中進行利用攝影圖像之高精度之控制。
[應用例2]
圖144係顯示可應用本發明之技術(本發明)之內視鏡手術系統之概略性構成之一例的圖。
在圖144中，圖示施術者(醫生)11131使用內視鏡手術系統11000對病床11133上之患者11132進行手術之狀況。如圖示般，內視鏡手術系統11000包含：內視鏡11100、氣腹管11111或能量處置具11112等之其他手術器具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡下手術之各種裝置之手推車11200。
內視鏡11100由將距前端特定之長度之區域插入患者11132之體腔內之鏡筒11101、及連接於鏡筒11101之基端之相機頭11102構成。在圖示之例中，圖示構成為具有硬性鏡筒11101之所謂之硬性鏡之內視鏡11100，但內視鏡11100亦可構成為具有軟性鏡筒之所謂之軟性鏡。
在鏡筒11101之前端，設置有供物鏡嵌入之開口部。在內視鏡11100連接有光源裝置11203，由該光源裝置11203產生之光由在鏡筒11101之內部延伸設置之光導光至該鏡筒之前端，並經由物鏡朝向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡，亦可為斜視鏡或後照鏡。
在相機頭11102之內部設置有光學系統及攝像元件，來自觀察對象之反射光(觀察光)藉由該光學系統而集光至該攝像元件。藉由該攝像元件對觀察光進行光電轉換，產生與觀察光對應之電信號、亦即與觀察像對應之圖像信號。該圖像信號作為RAW(原始)資料發送至相機控制單元(CCU:Camera Control Unit)11201。
CCU 11201係由CPU(Central Processing Unit，中央處理單元)或GPU(Graphics Processing Unit，圖形處理單元)等構成，統括地控制內視鏡11100及顯示裝置11202之動作。進而，CCU 11201自相機頭11102接收圖像信號，對該圖像信號實施例如顯影處理(解馬賽克處理)等用於顯示基於該圖像信號之圖像之各種圖像處理。
顯示裝置11202藉由來自CCU 11201之控制而顯示基於由該CCU 11201實以圖像處理之圖像信號的圖像。
光源裝置11203由例如LED(Light Emitting Diode，發光二極體)等光源構成，對內視鏡11100供給拍攝手術部位等時之照射光。
輸入裝置11204係對於內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204對於內視鏡手術系統11000進行各種資訊之輸入或指示輸入。例如，使用者輸入變更內視鏡11100之攝像條件(照射光之種類、倍率及焦距等)之意旨之指示等。
處置具控制裝置11205控制用於燒灼、切開組織或封閉血管等之能量處置具11112之驅動。氣腹裝置11206出於確保內視鏡11100之視野及確保施術者之作業空間之目的，為了使患者11132之體腔膨脹，而經由氣腹管11111將氣體送入該體腔內。記錄器11207係可記錄與手術相關之各種資訊之裝置。印表機11208係可以文字、圖像或圖表等各種形式印刷與手術相關之各種資訊之裝置。
此外，對內視鏡11100供給拍攝手術部位時之照射光之光源裝置11203可由包含例如LED、雷射光源或其等之組合構成之白色光源構成。在由RGB雷射光源之組合構成白色光源之情形下，由於能夠高精度地控制各色(各波長)之輸出強度及輸出時序，故在光源裝置11203中可進行攝像圖像之白平衡之調整。又，該情形下，藉由時分地對觀察對象照射來自RGB雷射光源各者之雷射光，與該照射時序同步地控制相機頭11102之攝像元件之驅動，而也可時分地拍攝與RGB各者對應之圖像。根據該方法，即便在該攝像元件不設置彩色濾光器，亦可獲得彩色圖像。
又，光源裝置11203可以每隔特定之時間變更所輸出之光之強度之方式控制該驅動。與該光之強度之變更之時序同步地控制相機頭11102之攝像元件之驅動而分時取得圖像，藉由合成該圖像而可產生無所謂欠曝及過曝之高動態範圍之圖像。
又，光源裝置11203可構成為可供給與特殊光觀察對應之特定之波長頻帶下之光。在特殊光觀察中，例如，藉由利用生物體組織之光之吸收之波長依存性，與一般之觀察時之照射光(亦即白色光)相比照射窄頻之光，而進行以高對比度拍攝黏膜表層之血管等之特定之組織之所謂之窄頻光觀察(Narrow Band Imaging，窄頻影像)。或，在特殊光觀察中，可進行利用藉由照射激發光而產生之螢光獲得圖像之螢光觀察。在螢光觀察中，可進行對生物體組織照射激發光而觀察來自該生物體組織之螢光(本身螢光觀察)、或對生物體組織局部注射靛氰綠(ICG)等之試劑且對該生物體組織照射與該試劑之螢光波長對應之激發光而獲得螢光像等。光源裝置11203可構成為可供給與此特殊光觀察對應之窄頻光及/或激發光。
圖145係顯示圖144所示之相機頭11102及CCU 11201之功能構成之一例的方塊圖。
相機頭11102具有：透鏡單元11401、攝像部11402、驅動部11403、通訊部11404、及相機頭控制部11405。CCU 11201具有：通訊部11411、圖像處理部11412、及控制部11413。相機頭11102與CCU 11201藉由傳送纜線11400可相互通訊地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端擷取入之觀察光被導光至相機頭11102，而朝該透鏡單元11401入射。透鏡單元11401係組合有包含變焦透鏡及對焦透鏡之複數個透鏡而構成。
攝像部11402係由攝像元件構成。構成攝像部11402之攝像元件可為1個(所謂之單板式)，亦可為複數個(所謂之多板式)。若攝像部11402由多板式構成，例如由各攝像元件產生與RGB各者對應之圖像信號，藉由將其等合成而可獲得彩色圖像。或，攝像部11402可構成為具有用於分別取得與3D(Dimensional，維度)顯示對應之右眼用及左眼用之圖像信號之1對攝像元件。藉由進行3D顯示，而施術者11131可更正確地掌握手術部位之生物體組織之深度。此外，若攝像部11402由多板式構成，可與各攝像元件對應地，亦將透鏡單元11401設置複數個系統。
又，攝像部11402可未必設置於相機頭11102。例如，攝像部11402可在鏡筒11101之內部設置於物鏡之正後方。
驅動部11403係由致動器構成，藉由來自相機頭控制部11405之控制，而使透鏡單元11401之變焦透鏡及對焦透鏡沿光軸移動特定之距離。藉此，可適宜地調整由攝像部11402拍攝到之攝像圖像之倍率及焦點。
通訊部11404係由用於在與CCU 11201之間收發各種資訊之通訊裝置構成。通訊部11404將自攝像部11402獲得之圖像信號作為RAW(原始)資料經由傳送纜線11400朝CCU 11201發送。
又，通訊部11404自CCU 11201接收用於控制相機頭11102之驅動之控制信號，且對相機頭控制部11405供給。在該控制信號中例如包含指定攝像圖像之圖框率之意旨之資訊、指定攝像時之曝光值之意旨之資訊、及/或指定攝像圖像之倍率及焦點之意旨之資訊等與攝像條件相關之資訊。
此外，上述之圖框率或曝光值、倍率、焦點等攝像條件可由使用者適宜地指定，亦可基於所取得之圖像信號由CCU 11201之控制部11413自動地設定。如為後者，需在內視鏡11100搭載所謂之AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動對焦)功能及AWB(Auto White Balance，自動白平衡)功能。
相機頭控制部11405基於經由通訊部11404接收到之來自CCU 11201之控制信號，控制相機頭11102之驅動。
通訊部11411係由用於在與相機頭11102之間收發各種資訊之通訊裝置構成。通訊部11411接收自相機頭11102經由傳送纜線11400發送之圖像信號。
又，通訊部11411對相機頭11102發送用於控制相機頭11102之驅動之控制信號。圖像信號或控制信號可藉由電氣通訊或光通訊等發送。
圖像處理部11412對自相機頭11102發送之作為RAW(原始)資料之圖像信號，施以各種圖像處理。
控制部11413進行與內視鏡11100對手術部位等之攝像、及由手術部位等之攝像獲得之攝像圖像之顯示相關之各種控制。例如，控制部11413產生用於控制相機頭11102之驅動之控制信號。
又，控制部11413基於經圖像處理部11412施以圖像處理之圖像信號，使顯示裝置11202顯示拍攝到手術部位等之攝像圖像。此時，控制部11413可利用各種圖像辨識技術辨識攝像圖像內之各種物體。例如，控制部11413藉由檢測攝像圖像中所含之物體之邊緣之形狀或顏色等，而可辨識鑷子等手術器具、特定之生物體部位、出血、能量處置具11112之使用時之霧氣等。控制部11413可在使顯示裝置11202顯示攝像圖像時，利用該辨識結果使各種手術支援資訊重疊顯示於該手術部位之圖像。藉由重疊顯示手術支援資訊，對施術者11131予以提示，而可減輕施術者11131之負擔，而施術者11131準確地進行手術。
連接相機頭11102及CCU 11201之傳送纜線11400可為與電信號之通訊對應之電信號纜線、與光通訊對應之光纖、或其等之複合纜線。
此處，在圖示之例中，可利用傳送纜線11400以有線進行通訊，但相機頭11102與CCU 11201之間之通訊可以無線進行。
以上，說明了可應用本發明之技術之內視鏡手術系統之一例。本發明之技術可較佳地應用於以上所說明之構成中之設置於內視鏡11100之相機頭11102之攝像部11402。由於藉由將本發明之技術應用於攝像部11402，而可使攝像部11402小型化或高精細化，故可提供小型或高精細之內視鏡11100。
以上，舉出實施形態及其變化例、適用例以及應用例說明了本發明，但本發明並不限定於上述實施形態等，可進行各種變化。此外，本說明書中所記載之效果終極而言僅為例示。本發明之效果並不限定於本說明書中所記載之效果。本發明可具有本說明書中所記載之效果以外之效果。
又，例如，本發明能夠採用如以下之構成。在具有以下之構成之固態攝像裝置中，由於將設置有光電轉換部之第1半導體層、與設置有像素電晶體之第2半導體層積層而設置，故可更自由地設計光電轉換部與像素電晶體各者。因而，可進一步提高設計自由度。
(1)
一種固態攝像裝置，其具備：
第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；
像素分離部，其設置於前述第1半導體層，將複數個前述像素相互分隔；
第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層；及
第1共有連接部，其設置於前述第2半導體層與前述第1半導體層之間，且跨前述像素分離部而設置並且電性連接於複數個前述電荷蓄積部。
(2)
如前述(1)之固態攝像裝置，其更包含：
第1基板，其包含前述第1半導體層、及設置有前述第1共有連接部之第1配線層；
第2基板，其包含前述第2半導體層、及隔著前述第2半導體層與前述第1基板對向之第2配線層；及
第3基板，其隔著前述第2基板與前述第1基板對向，且電性連接於前述第2半導體層。
(3)
如前述(2)之固態攝像裝置，其更具有第1貫通電極，該第1貫通電極將前述第1共有連接部與前述像素電晶體電性連接，且設置於前述第1基板及前述第2基板。
(4)
如前述(2)或(3)之固態攝像裝置，其更具有：
雜質擴散區域，其在前述第1半導體層中就每一前述像素設置，且與前述電荷蓄積部分開配置；
第2共有連接部，其設置於前述第1配線層，且跨前述像素分離部而設置並且電性連接於複數個前述雜質擴散區域；及
第2貫通電極，其將前述第2共有連接部與前述第2半導體層之特定區域電性連接，且設置於前述第1基板及前述第2基板。
(5)
如前述(1)至(4)中任一項之固態攝像裝置，其中前述第1共有連接部包含多晶矽。
(6)
如前述(1)至(5)中任一項之固態攝像裝置，其中前述電荷蓄積部包含砷。
(7)
如前述(1)至(6)中任一項之固態攝像裝置，其更具有：
傳送電晶體，其具有與前述第1半導體層對向之閘極電極，且將前述光電轉換部之前述信號電荷傳送至前述電荷蓄積部；及
第3貫通電極，其與前述傳送電晶體之閘極電性連接；且
前述第3貫通電極在俯視下相互非對稱地配置，該第3貫通電極設置於前述複數個像素各者，該複數個像素各自具有由前述第1共有連接部而電性連接之複數個前述電荷蓄積部。
(8)
如前述(4)至(7)中任一項之固態攝像裝置，其中在前述第2半導體層更設置與前述像素電晶體電性連接之雜質區域。
(9)
如前述(3)至(8)中任一項之固態攝像裝置，其中前述第1共有連接部包含多晶矽且具有一部分經合金化之合金區域，在前述合金區域連接著前述第1貫通電極。
(10)
如前述(1)至(9)中任一項之固態攝像裝置，其中前述第1共有連接部埋入形成於前述第1半導體層。
(11)
如前述(1)至(10)中任一項之固態攝像裝置，其中前述第1半導體層更具有傳送電晶體，該傳送電晶體具有與前述第1半導體層對向之閘極電極，且將前述光電轉換部之前述信號電荷傳送至前述電荷蓄積部；且
前述傳送電晶體與前述像素電晶體具有互不相同之形狀。
(12)
如前述(11)之固態攝像裝置，其中前述傳送電晶體及前述像素電晶體之閘極電極分別由具有互不相同之寬度之側壁覆蓋。
(13)
如前述(11)或(12)之固態攝像裝置，其中前述傳送電晶體及前述像素電晶體之閘極電極具有互不相同之高度。
(14)
如前述(1)至(13)中任一項之固態攝像裝置，其中前述第2半導體層具有放大電晶體、選擇電晶體、重置電晶體及FD轉換增益切換電晶體，作為前述像素電晶體；且
前述放大電晶體、前述選擇電晶體、前述重置電晶體及前述FD轉換增益切換電晶體各自具有平面構造或三維構造。
(15)
一種固態攝像裝置，其具備：
第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；
第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層；
絕緣區域，其將前述第2半導體層分斷；及
貫通電極，其在厚度方向貫通前述絕緣區域且電性連接於前述第1半導體層，並且自前述第1半導體層側起沿厚度方向具有第1部分、及接合於前述第1部分之第2部分。
(16)
如前述(15)之固態攝像裝置，其中前述第2部分之構成材料與前述第1部分之構成材料不同。
(17)
如前述(15)或(16)之固態攝像裝置，其中前述第1部分包含多晶矽；且
前述第2部分包含金屬。
(18)
一種固態攝像裝置，其具備：
第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；
第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層；
絕緣區域，其將前述第2半導體層分斷；及
元件分離區域，其自前述自第2半導體層之表面起設置於厚度方向之一部分。
(19)
如前述(18)之固態攝像裝置，其更具有貫通電極，該貫通電極在厚度方向貫通前述絕緣區域而設置，且將前述第1半導體層之特定區域與前述第2半導體層之特定區域電性連接。
(20)
一種固態攝像裝置，其具備：
第1基板，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；
第2基板，其包含：供設置讀出前述電荷蓄積部之像素信號之像素電晶體且積層於前述第1基板之第2半導體層、及將前述第2半導體層分斷之絕緣區域；
貫通電極，其在厚度方向貫通前述絕緣區域而到達前述第1基板；及
連接部，其設置於前述第2基板且配置於與前述第2半導體層對向之位置，並且具有與前述貫通電極之孔徑不同之孔徑。
(21)
如前述(20)之固態攝像裝置，其中前述連接部之孔徑小於前述貫通電極之孔徑。
(22)
一種固態攝像裝置，其具備：
第1基板，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；
第2基板，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1基板；
接合膜，其設置於前述第2基板與前述第1基板之接合面，且設置於前述第2基板與第1基板之間之選擇性區域；及
貫通電極，其配置於前述接合膜之間隙，且將前述第2基板與前述第1基板電性連接。
(23)
如前述(22)之固態攝像裝置，其中進而，前述接合膜之間隙為前述接合膜經去除後之區域。
(24)
如前述(22)或(23)之固態攝像裝置，其中前述第2基板包含第2半導體層、及將前述第2半導體層分斷之絕緣區域；且
前述絕緣區域選擇性地配置於前述接合膜之間隙。
(25)
如前述(22)至(24)中任一項之固態攝像裝置，其中前述接合膜由第1氮化膜構成。
(26)
如前述(22)至(25)中任一項之固態攝像裝置，其中前述第2基板包含覆蓋前述像素電晶體之第2氮化膜；且
前述貫通電極經由前述第2氮化膜之開口或間隙而連接於前述第1基板。
(27)
一種固態攝像裝置，其具備：
第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；及
第2半導體層，其供設置具有三維構造且讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層。
(28)
如前述(27)之固態攝像裝置，其中前述像素電晶體具有鰭(Fin)型構造。
(29)
一種固態攝像裝置，其具備：
第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；
傳送電晶體，其具有與前述第1半導體層對向之閘極電極，且將前述光電轉換部之前述信號電荷傳送至前述電荷蓄積部；
第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層；
第3半導體層，其具有電性連接於前述第1半導體層之第1區域之電位或前述第2半導體層之第2區域之第3區域；
保護元件，其在前述第3半導體層具有pn接面；及
天線配線，其隔著前述第2半導體層與前述第1半導體層對向，且電性連接於前述保護元件、及前述像素電晶體或前述傳送電晶體。
(30)
如前述(29)之固態攝像裝置，其中前述第3半導體層與前述第1半導體層或前述第2半導體層一體化地設置。
(31)
如前述(29)或(30)之固態攝像裝置，其更具有配線層，該配線層設置於較前述天線配線更靠近前述第2半導體層之位置，且將前述第3半導體層之前述第3區域與前述第1半導體層之前述第1區域或前述第2半導體層之前述第2區域電性連接。
(32)
如前述(29)至(31)中任一項之固態攝像裝置，其前述保護元件具有複數個pn接面。
本發明申請案係以在日本專利廳於2019年6月26日申請之日本專利申請案編號2019-118222號為基礎而主張其優先權者，並藉由參照該發明申請案之全部內容而援用於本發明申請案。
雖然只要是熟悉此項技術者根據設計方面之要件及其他要因即可想到各種修正、組合、子組合、及變更，但可理解為其等包含於後附之申請專利之範圍及其均等物之範圍內。
1:固態攝像裝置/攝像裝置
1A:攝像裝置
7:攝像系統
100:第1基板
100S,200S,300S:半導體層
100T,200T,300T,FDGL,L1002,L1010,RSTL,SELL,TRG1,TRG2,TRG3,TRG4:配線層
107,207,216,245,246:p型半導體區域
107E,120E,121E,207E,208V,1211,TGV,TGV1,TGV2,TGV3,TGV4:貫通電極
111,117B,125,223:絕緣膜
112:固定電荷膜
113:第1釘紮區域
114,209,210,214,219:n型半導體區域
115:p井層
116:第2釘紮區域
117:像素分離部
117A:遮光膜
117H1,117H2,117H3,117H4,131M,223H,IM:開口
118,218:VSS接點區域
119,123,222:層間絕緣膜
120,121:墊部
120A:W膜
120B:TiN膜
120C,121C:連接導通孔
120D:氧化膜
120EA,121EA,TGVA:第1部分
120EB,121EB,TGVB:第2部分
120H,121H,218H,219H:連接孔
120R:合金區域
120X,121X,301,302,303,304:接點部
122,221:鈍化膜
124,124S:接合膜
124R,221R:間隙
131:蝕刻阻擋膜
132:多晶矽膜
200:第2基板
200X:像素電路
201,202,203,204:接點部
201R,202R,301R,302R:接點區域
207V,214V,218V,219V:連接部
208:閘極電極
211:井區域
212:絕緣區域
213,213A,213B:元件分離區域
215:n井區域
217:井接點區域
231,232:抗蝕膜
248:井
300:第3基板
401:受光透鏡
510A:輸入部
510B:輸出部
511:輸入端子
512:輸入電路部
513:輸入振幅變更部
514:輸入資料轉換電路部
515:輸出資料轉換電路部
516:輸出振幅變更部
517:輸出電路部
518:輸出端子
520:列驅動部
530:時序控制部
539:像素共有單元
540:像素陣列部
540B:周邊部
541,541A,541B,541C,541D:像素
542:列驅動信號線
543:垂直信號線(行讀出線)
544:電源線
550:行信號處理部
560:圖像信號處理部
1010:第1基板部
1011:半導體基板
1012:感測器像素
1016:元件分離層
1020:第2基板部
1102,1110:共通墊電極
1210:下側基板
1220:上側基板
1243:DSP電路
1244:圖框記憶體
1245:顯示部
1246:記憶部
1247:操作部
1248:電源部
1249:匯流排線
11000:內視鏡手術系統
11100:內視鏡
11101:鏡筒
11102:相機頭
11110:手術器具
11111:氣腹管
11112:能量處置具
11120:支持臂裝置
11131:施術者(醫生)
11132:患者
11133:病床
11200:手推車
11201:相機控制單元/CCU
11202:顯示裝置
11203:光源裝置
11204:輸入裝置
11205:處置具控制裝置
11206:氣腹裝置
11207:記錄器
11208:印表機
11400:傳送纜線
11401:透鏡單元
11402:攝像部
11403:驅動部
11404:通訊部
11405:相機頭控制部
11411:通訊部
11412:圖像處理部
11413:控制部
12000:車輛控制系統
12001:通訊網路
12010:驅動系統控制單元
12020:車體系統控制單元
12030:車外資訊檢測單元
12031:攝像部
12040:車內資訊檢測單元
12041:駕駛者狀態檢測部
12050:綜合控制單元
12051:微電腦
12052:聲音圖像輸出部
12053:車載網路I/F
12061:音訊揚聲器
12062:顯示部
12063:儀錶板
12100:車輛
12101,12102,12103,12104,12105:攝像部
12111,12112,12113,12114:攝像範圍
A-Aʼ,A1-A1ʼ,A2-A2ʼ,A3-A3ʼ,B1-B1ʼ,B2-B2ʼ,B3-B3ʼ,C1-C1ʼ,C2-C2ʼ,C3-C3ʼ,III-IIIʼ:線
AG:閘極電極
AMP:放大電晶體
AMP-G,AMP-G1,AMP-G2:閘極電極
AMP-I:閘極絕緣膜
AMP-S:半導體層
AP:擴大部
CS:連接配線
De:高度
Dv:高度
FD,FD1,FD2,FD3,FD4:浮動擴散部
FDG:FD轉換增益切換電晶體
H,V:方向
H1,H2:連接孔部
L:光
Le,Lv:孔徑
PD,PD1,PD2,PD3,PD4:光電二極體
PE:保護元件
PU:像素單元
RST:重置電晶體
sec1,sec2,sec3:位置
SEL:選擇電晶體
SW:側壁
TA,TB:外部端子
TG,TG1,TG2,TG3,TG4:傳送閘極
TGa:垂直部分
TGb:水平部分
TR,TR1,TR2,TR3,TR4:傳送電晶體
Tr1,Tr2,Tr3:電晶體
TR-I:閘極絕緣膜
VDD:電源線
Vout:源極
VSS:基準電位線
W1:第1配線層
W2:第2配線層
W3:第3配線層
W4:第4配線層
WE:井層
WH,WH2:天線配線
WL,WL1,WL2:連接配線
Y:軸
圖1係顯示本發明之一實施形態之攝像裝置之功能構成之一例的方塊圖。
圖2係顯示圖1所示之攝像裝置之概略構成之平面示意圖。
圖3係顯示沿圖2所示之III-IIIʼ線之剖面構成之示意圖。
圖4係圖1所示之像素共有單元之等效電路圖。
圖5係顯示複數個像素共有單元與複數條垂直信號線之連接態樣之一例之圖。
圖6係顯示圖3所示之攝像裝置之具體的構成之一例的剖視示意圖。
圖7A係顯示圖6所示之第1基板之主要部分之平面構成之一例的示意圖。
圖7B係將墊部之平面構成與圖7A所示之第1基板之主要部分一起顯示之示意圖。
圖8A係顯示圖6所示之第1基板及第2基板之主要部分之剖面構成之另一例(1)的示意圖。
圖8B係顯示圖8A所示之第1基板及第2基板之主要部分之平面構成的示意圖。
圖9係顯示圖6所示之第1基板及第2基板之主要部分之剖面構成之另一例(2)的示意圖。
圖10係對於圖6所示之第2基板(半導體層)之主面顯示水平之方向之平面構成之一例之示意圖。
圖11係將像素電路及第1基板之主要部分之平面構成之一例與圖6所示之第1配線層一起顯示之示意圖。
圖12係顯示圖6所示之第1配線層及第2配線層之平面構成之一例的示意圖。
圖13係顯示圖6所示之第2配線層及第3配線層之平面構成之一例的示意圖。
圖14係顯示圖6所示之第3配線層及第4配線層之平面構成之一例的示意圖。
圖15A係顯示圖6所示之第1基板及第2基板之主要部分之剖面構成之另一例(3)的示意圖。
圖15B係顯示圖15A所示之第1基板及第2基板之主要部分之平面構成的示意圖。
圖16A係顯示圖6所示之放大電晶體之另一例(1)之剖視示意圖。
圖16B係顯示圖6所示之放大電晶體之另一例(2)之剖視示意圖。
圖16C係顯示圖6所示之放大電晶體之另一例(3)之剖視示意圖。
圖16D係顯示圖6所示之放大電晶體之另一例(4)之剖視示意圖。
圖16E係顯示圖6所示之放大電晶體之另一例(5)之剖視示意圖。
圖16F係顯示圖6所示之放大電晶體之另一例(6)之剖視示意圖。
圖16G係顯示圖6所示之放大電晶體之另一例(7)之剖視示意圖。
圖17係用於說明圖6所示之貫通電極及連接部之縱橫比之示意圖。
圖18A係顯示圖6等所示之攝像裝置1之製造方法之一工序的剖視示意圖。
圖18B係顯示接續圖18A之工序之剖視示意圖。
圖18C係顯示接續圖18B之工序之剖視示意圖。
圖18D係顯示接續圖18C之工序之剖視示意圖。
圖19A係顯示圖18A～圖18D所示之工序之另一例(1)之剖視示意圖。
圖19B係顯示接續圖19A之工序之剖視示意圖。
圖19C係顯示接續圖19B之工序之剖視示意圖。
圖20A係顯示圖18A～圖18D所示之工序之另一例(2)之剖視示意圖。
圖20B係顯示圖18A～圖18D所示之工序之另一例(3)之剖視示意圖。
圖20C係顯示接續圖20B之工序之剖視示意圖。
圖21A係顯示接續圖18D之工序之剖視示意圖。
圖21B係顯示接續圖21A之工序之剖視示意圖。
圖21C係顯示接續圖21B之工序之剖視示意圖。
圖21D係顯示接續圖21C之工序之剖視示意圖。
圖21E係顯示接續圖21D之工序之剖視示意圖。
圖21F係顯示接續圖21E之工序之剖視示意圖。
圖22係用於說明輸入信號等往向圖3所示之攝像裝置之路徑之示意圖。
圖23係用於說明圖3所示之攝像裝置之像素信號之信號路徑之示意圖。
圖24(A)係用於說明變化例1之攝像裝置之熱處理工序前之狀態的示意圖，(B)係用於說明(A)所示之攝像裝置之熱處理工序後之狀態的示意圖。
圖25(A)係用於說明圖24所示之攝像裝置之熱處理工序前之狀態之另一例的示意圖，(B)係用於說明於(A)所示之攝像裝置之熱處理工序後之狀態的示意圖。
圖26A係顯示變化例2之攝像裝置之主要部分之剖面構成的示意圖。
圖26B係顯示圖26A所示之攝像裝置之其他之部分之剖面構成的示意圖。
圖27A係顯示圖26A所示之攝像裝置之製造方法之一工序的剖視示意圖。
圖27B係顯示接續圖27A之工序之剖視示意圖。
圖27C係顯示接續圖27B之工序之剖視示意圖。
圖27D係顯示接續圖27C之工序之剖視示意圖。
圖28係顯示圖26A所示之攝像裝置之另一例(1)之剖視示意圖。
圖29係顯示圖26A所示之攝像裝置之另一例(2)之剖視示意圖。
圖30係顯示圖26A所示之攝像裝置之另一例(3)之剖視示意圖。
圖31係顯示圖26A所示之攝像裝置之另一例(4)之剖視示意圖。
圖32係顯示圖31所示之攝像裝置之製造方法之一工序的剖視示意圖。
圖33A係顯示圖32所示之攝像裝置之製造方法之另一例的剖視示意圖。
圖33B係顯示接續圖33A之工序之剖視示意圖。
圖34係顯示變化例3之攝像裝置之主要部分之剖面構成的示意圖。
圖35係顯示圖34所示之攝像裝置之製造方法之一工序的剖視示意圖。
圖36係顯示圖34所示之攝像裝置之另一例之剖視示意圖。
圖37係顯示變化例4之攝像裝置之主要部分之剖面構成的示意圖。
圖38係顯示變化例5之攝像裝置之主要部分之剖面構成的示意圖。
圖39係顯示圖38所示之電晶體及保護元件之關係之電路圖。
圖40係顯示圖38所示之攝像裝置之另一例(1)之剖視示意圖。
圖41係顯示圖38所示之攝像裝置之另一例(2)之剖視示意圖。
圖42係顯示圖38所示之攝像裝置之另一例(3)之剖視示意圖。
圖43係顯示圖38所示之攝像裝置之另一例(4)之剖視示意圖。
圖44係顯示圖38所示之攝像裝置之另一例(5)之剖視示意圖。
圖45係顯示圖38所示之攝像裝置之另一例(6)之剖視示意圖。
圖46係顯示圖38所示之攝像裝置之另一例(7)之剖視示意圖。
圖47係顯示圖38所示之攝像裝置之另一例(8)之剖視示意圖。
圖48係顯示圖38所示之攝像裝置之另一例(9)之剖視示意圖。
圖49係顯示圖38所示之攝像裝置之另一例(10)之剖視示意圖。
圖50係顯示圖38所示之攝像裝置之另一例(11)之剖視示意圖。
圖51係顯示圖10所示之第2基板(半導體層)之平面構成之一變化例的示意圖。
圖52係將第1配線層及第1基板之主要部分之平面構成與圖51所示之像素電路一起顯示之示意圖。
圖53係將第2配線層之平面構成之一例與圖52所示之第1配線層一起顯示之示意圖。
圖54係將第3配線層之平面構成之一例與圖53所示之第2配線層一起顯示之示意圖。
圖55係將第4配線層之平面構成之一例與圖54所示之第3配線層一起顯示之示意圖。
圖56係顯示圖7A所示之第1基板之平面構成之一變化例的示意圖。
圖57係顯示積層於圖56所示之第1基板之第2基板(半導體層)之平面構成之一例的示意圖。
圖58係將第1配線層之平面構成之一例與圖57所示之像素電路一起顯示之示意圖。
圖59係將第2配線層之平面構成之一例與圖58所示之第1配線層一起顯示之示意圖。
圖60係將第3配線層之平面構成之一例與圖59所示之第2配線層一起顯示之示意圖。
圖61係將第4配線層之平面構成之一例與圖60所示之第3配線層一起顯示之示意圖。
圖62係顯示圖56所示之第1基板之平面構成之另一例的示意圖。
圖63係顯示積層於圖62所示之第1基板之第2基板(半導體層)之平面構成之一例的示意圖。
圖64係將第1配線層之平面構成之一例與圖63所示之像素電路一起顯示之示意圖。
圖65係將第2配線層之平面構成之一例與圖64所示之第1配線層一起顯示之示意圖。
圖66係將第3配線層之平面構成之一例與圖65所示之第2配線層一起顯示之示意圖。
圖67係將第4配線層之平面構成之一例與圖66所示之第3配線層一起顯示之示意圖。
圖68係顯示圖3所示之攝像裝置之另一例之剖視示意圖。
圖69係用於說明輸入信號等往向圖68所示之攝像裝置之路徑之示意圖。
圖70係用於說明圖68所示之攝像裝置之像素信號之信號路徑之示意圖。
圖71係顯示圖6所示之攝像裝置之另一例之剖視示意圖。
圖72係顯示圖4所示之等效電路之另一例之圖。
圖73係顯示圖7A等所示之像素分離部之另一例之平面示意圖。
圖74係顯示圖7A所示之第1基板之平面構成之一變化例的示意圖。
圖75係顯示第1配線層及第2配線層相對於圖74所示之第1基板之平面構成之一例的示意圖。
圖76係顯示第2配線層及第3配線層相對於圖74所示之第1基板之平面構成之一例的示意圖。
圖77係顯示第1配線層及第2配線層相對於圖74所示之第1基板之平面構成之另一例的示意圖。
圖78係顯示第2配線層及第3配線層相對於圖74所示之第1基板之平面構成之另一例的示意圖。
圖79係顯示本發明之變化例14之第2基板之佈局之一例的示意圖。
圖80係顯示本發明之變化例14之第2基板之另一佈局的示意圖。
圖81係顯示本發明之變化例14之第2基板之又一佈局的示意圖。
圖82係顯示本發明之變化例14之第2基板之再一佈局的示意圖。
圖83係顯示本發明之變化例14之第2基板之又另一佈局的示意圖。
圖84係顯示本發明之變化例14之第2基板之又另一佈局的示意圖。
圖85係顯示本發明之變化例14之第2基板之又另一佈局的示意圖。
圖86係顯示本發明之變化例14之第2基板之又另一佈局的示意圖。
圖87係顯示本發明之變化例14之第2基板之又另一佈局的示意圖。
圖88係顯示本發明之變化例14之第2基板之又另一佈局的示意圖。
圖89係顯示本發明之變化例14之第2基板之又另一佈局的示意圖。
圖90係顯示本發明之變化例15之第1基板及第2基板之主要部分之剖面構成之一例的示意圖。
圖91係顯示圖90所示之墊部與貫通電極之連接部分之放大圖。
圖92係顯示本發明之變化例15之第1基板及第2基板之主要部分之剖面構成之另一例的示意圖。
圖93係顯示本發明之變化例16之第1基板及第2基板之主要部分之剖面構成之一例的示意圖。
圖94係圖93所示之第1基板之平面示意圖。
圖95A係說明圖93所示之接點部之製造工序之剖視示意圖。
圖95B係顯示接續圖95A之工序之剖視示意圖。
圖95C係顯示接續圖95B之工序之剖視示意圖。
圖95D係顯示接續圖95C之工序之剖視示意圖。
圖95E係顯示接續圖95D之工序之剖視示意圖。
圖95F係顯示接續圖95E之工序之剖視示意圖。
圖95G係顯示接續圖95F之工序之剖視示意圖。
圖95H係顯示接續圖95G之工序之剖視示意圖。
圖96係顯示本發明之變化例16之第1基板及第2基板之主要部分之剖面構成之另一例的示意圖。
圖97係圖96所示之第1基板之平面示意圖。
圖98係顯示本發明之變化例16之第1基板之主要部分之平面構成之又一例的示意圖。
圖99A係說明圖96所示之接點部之製造工序之剖視示意圖。
圖99B係顯示接續圖99A之工序之剖視示意圖。
圖99C係顯示接續圖99B之工序之剖視示意圖。
圖99D係顯示接續圖99C之工序之剖視示意圖。
圖100係顯示本發明之變化例16之第1基板及第2基板之主要部分之剖面構成之再一例的示意圖。
圖101係圖100所示之第1基板之平面示意圖。
圖102A係說明圖100所示之接點部之製造工序之剖視示意圖。
圖102B係顯示接續圖102A之工序之剖視示意圖。
圖102C係顯示接續圖102B之工序之剖視示意圖。
圖102D係顯示接續圖102C之工序之剖視示意圖。
圖103係顯示本發明之變化例17之第1基板及第2基板之主要部分之剖面構成之一例的示意圖。
圖104係顯示本發明之變化例17之第1基板及第2基板之主要部分之剖面構成之一例的示意圖。
圖105係顯示本發明之變化例18之第1基板及第2基板之主要部分之剖面構成之一例的示意圖。
圖106A係說明圖105所示之貫通電極及連接部之製造工序之剖視示意圖。
圖106B係顯示接續圖106A之工序之剖視示意圖。
圖106C係顯示接續圖106B之工序之剖視示意圖。
圖106D係顯示接續圖106C之工序之剖視示意圖。
圖106E係顯示接續圖106D之工序之剖視示意圖。
圖106F係顯示接續圖106E之工序之剖視示意圖。
圖106G係顯示接續圖106F之工序之剖視示意圖。
圖106H係顯示接續圖106G之工序之剖視示意圖。
圖107係顯示本發明之變化例18之第1基板及第2基板之主要部分之剖面構成之另一例的示意圖。
圖108A係說明圖107所示之貫通電極及連接部之製造工序之剖視示意圖。
圖108B係顯示接續圖108A之工序之剖視示意圖。
圖108C係顯示接續圖108B之工序之剖視示意圖。
圖108D係顯示接續圖108C之工序之剖視示意圖。
圖108E係顯示接續圖108D之工序之剖視示意圖。
圖108F係顯示接續圖108E之工序之剖視示意圖。
圖108G係顯示接續圖108F之工序之剖視示意圖。
圖108H係顯示接續圖108G之工序之剖視示意圖。
圖109A係說明本發明之變化例18之貫通電極及連接部之製造工序之另一例的剖視示意圖。
圖109B係顯示藉由接續圖109A之工序而獲得之攝像裝置之第1基板及第2基板之主要部分之剖面構成之一例的示意圖。
圖110係顯示本發明之變化例19之像素電晶體之佈局之一例的示意圖。
圖111係顯示本發明之變化例19之像素電晶體之佈局之另一例的示意圖。
圖112係顯示本發明之變化例19之像素電晶體之佈局之又一例的示意圖。
圖113係顯示本發明之變化例19之像素電晶體之佈局之再一例的示意圖。
圖114係顯示圖110所示之放大電晶體及選擇電晶體之平面構成(A)及剖面構成(B)之示意圖。
圖115係顯示本發明之變化例20之攝像裝置之主要部分之剖面構成之一例的示意圖。
圖116係顯示圖115所示之電晶體及保護元件之關係之平面示意圖。
圖117係顯示圖115所示之電晶體及保護元件之關係之電路圖。
圖118係顯示圖115所示之攝像裝置之另一例之剖視示意圖。
圖119係顯示圖115所示之攝像裝置之又一例之剖視示意圖。
圖120係顯示圖115所示之攝像裝置之再一例之剖視示意圖。
圖121係顯示圖115所示之攝像裝置之又另一例之剖視示意圖。
圖122係顯示圖115所示之攝像裝置之又另一例之剖視示意圖。
圖123係顯示本發明之變化例20之攝像裝置之主要部分之剖面構成之另一例的示意圖。
圖124係顯示圖123所示之電晶體及保護元件之關係之電路圖。
圖125係顯示本發明之變化例20之攝像裝置之主要部分之剖面構成之又一例的示意圖。
圖126係顯示圖125所示之電晶體及保護元件之關係之電路圖。
圖127係顯示本發明之變化例20之攝像裝置之主要部分之剖面構成之再一例的示意圖。
圖128係顯示圖127所示之電晶體及保護元件之關係之電路圖。
圖129係顯示本發明之變化例20之攝像裝置之主要部分之剖面構成之又另一例的示意圖。
圖130係顯示圖129所示之電晶體及保護元件之關係之電路圖。
圖131係顯示本發明之變化例20之攝像裝置之主要部分之剖面構成之又另一例的示意圖。
圖132係顯示圖130所示之電晶體及保護元件之關係之電路圖。
圖133係顯示本發明之變化例21之攝像裝置之構成例的厚度方向之剖視圖。
圖134係顯示本發明之變化例21之攝像裝置之構成例的厚度方向之剖視圖。
圖135係顯示本發明之變化例21之攝像裝置之構成例的厚度方向之剖視圖。
圖136係顯示本發明之變化例21之複數個像素單元之佈局例的水平方向之剖視圖。
圖137係顯示本發明之變化例21之複數個像素單元之佈局例的水平方向之剖視圖。
圖138係顯示本發明之變化例21之複數個像素單元之佈局例的水平方向之剖視圖。
圖139係顯示本發明之變化例21之攝像裝置之構成例的厚度方向之剖視圖。
圖140係顯示具備上述實施形態及其變化例之攝像裝置之攝像系統之概略構成之一例的圖。
圖141係顯示圖140所示之攝像系統之攝像步序之一例的圖。
圖142係顯示車輛控制系統之概略性構成之一例之方塊圖。
圖143係顯示車外資訊檢測部及攝像部之設置位置之一例之說明圖。
圖144係顯示內視鏡手術系統之概略性構成之一例之圖。
圖145係顯示相機頭及CCU之功能構成之一例之方塊圖。
100:第1基板
100S,200S,300S:半導體層
100T,200T,300T:配線層
111,117B:絕緣膜
112:固定電荷膜
113:第1釘紮區域
114,210:n型半導體區域
115:p井層
116:第2釘紮區域
117:像素分離部
117A:遮光膜
118,218:VSS接點區域
119,123,222:層間絕緣膜
120,121:墊部
120C,121C:連接導通孔
120E,121E,TGV:貫通電極
122,221:鈍化膜
124:接合膜
200:第2基板
201,202:接點部
211:井區域
212:絕緣區域
213:元件分離區域
218V:連接部
300:第3基板
301,302:接點部
401:受光透鏡
510A:輸入部
510B:輸出部
520:列驅動部
539:像素共有單元
540:像素陣列部
540B:周邊部
541:像素
550:行信號處理部
560:圖像信號處理部
AMP:放大電晶體
FD:浮動擴散部
H1,H2:連接孔部
PD:光電二極體
TA,TB:外部端子
TG:傳送閘極
TGa:垂直部分
TGb:水平部分
TR:傳送電晶體
W1:第1配線層
W2:第2配線層
W3:第3配線層
W4:第4配線層
Claims (32)
- 一種固態攝像裝置，其具備： 第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部； 像素分離部，其設置於前述第1半導體層，將複數個前述像素相互分隔； 第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層；及 第1共有連接部，其設置於前述第2半導體層與前述第1半導體層之間，且跨前述像素分離部而設置並且電性連接於複數個前述電荷蓄積部。
- 如請求項1之固態攝像裝置，其更包含： 第1基板，其包含前述第1半導體層、及設置有前述第1共有連接部之第1配線層； 第2基板，其包含前述第2半導體層、及隔著前述第2半導體層與前述第1基板對向之第2配線層；及 第3基板，其隔著前述第2基板與前述第1基板對向，且電性連接於前述第2半導體層。
- 如請求項2之固態攝像裝置，其更具有第1貫通電極，該第1貫通電極將前述第1共有連接部與前述像素電晶體電性連接，且設置於前述第1基板及前述第2基板。
- 如請求項2之固態攝像裝置，其更具有： 雜質擴散區域，其在前述第1半導體層中就每一前述像素設置，且與前述電荷蓄積部分開配置； 第2共有連接部，其設置於前述第1配線層，且跨前述像素分離部而設置並且電性連接於複數個前述雜質擴散區域；及 第2貫通電極，其將前述第2共有連接部與前述第2半導體層之特定區域電性連接，且設置於前述第1基板及前述第2基板。
- 如請求項1之固態攝像裝置，其中前述第1共有連接部包含多晶矽。
- 如請求項1之固態攝像裝置，其中前述電荷蓄積部包含砷。
- 如請求項1之固態攝像裝置，其更具有： 傳送電晶體，其具有與前述第1半導體層對向之閘極電極，且將前述光電轉換部之前述信號電荷傳送至前述電荷蓄積部；及 第3貫通電極，其與前述傳送電晶體之閘極電性連接；且 前述第3貫通電極在俯視下相互非對稱地配置，該第3貫通電極設置於前述複數個像素各者，該複數個像素各自具有由前述第1共有連接部而電性連接之複數個前述電荷蓄積部。
- 如請求項4之固態攝像裝置，其中在前述第2半導體層更設置與前述像素電晶體電性連接之雜質區域。
- 如請求項3之固態攝像裝置，其中前述第1共有連接部包含多晶矽且具有一部分經合金化之合金區域，在前述合金區域連接著前述第1貫通電極。
- 如請求項1之固態攝像裝置，其中前述第1共有連接部埋入形成於前述第1半導體層。
- 如請求項1之固態攝像裝置，其中前述第1半導體層更具有傳送電晶體，該傳送電晶體具有與前述第1半導體層對向之閘極電極，且將前述光電轉換部之前述信號電荷傳送至前述電荷蓄積部；且 前述傳送電晶體與前述像素電晶體具有互不相同之形狀。
- 如請求項11之固態攝像裝置，其中前述傳送電晶體及前述像素電晶體之閘極電極分別由具有互不相同之寬度之側壁覆蓋。
- 如請求項11之固態攝像裝置，其中前述傳送電晶體及前述像素電晶體之閘極電極具有互不相同之高度。
- 如請求項1之固態攝像裝置，其中前述第2半導體層具有放大電晶體、選擇電晶體、重置電晶體及FD轉換增益切換電晶體，作為前述像素電晶體；且 前述放大電晶體、前述選擇電晶體、前述重置電晶體及前述FD轉換增益切換電晶體各自具有平面構造或三維構造。
- 一種固態攝像裝置，其具備： 第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部； 第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層； 絕緣區域，其將前述第2半導體層分斷；及 貫通電極，其在厚度方向貫通前述絕緣區域且電性連接於前述第1半導體層，並且自前述第1半導體層側起沿厚度方向具有第1部分、及接合於前述第1部分之第2部分。
- 如請求項15之固態攝像裝置，其中前述第2部分之構成材料與前述第1部分之構成材料不同。
- 如請求項15之固態攝像裝置，其中前述第1部分包含多晶矽；且 前述第2部分包含金屬。
- 一種固態攝像裝置，其具備： 第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部； 第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層； 絕緣區域，其將前述第2半導體層分斷；及 元件分離區域，其自前述自第2半導體層之表面起設置於厚度方向之一部分。
- 如請求項18之固態攝像裝置，其更具有貫通電極，該貫通電極在厚度方向貫通前述絕緣區域而設置，且將前述第1半導體層之特定區域與前述第2半導體層之特定區域電性連接。
- 一種固態攝像裝置，其具備： 第1基板，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部； 第2基板，其包含：供設置讀出前述電荷蓄積部之像素信號之像素電晶體且積層於前述第1基板之第2半導體層、及將前述第2半導體層分斷之絕緣區域； 貫通電極，其在厚度方向貫通前述絕緣區域而到達前述第1基板；及 連接部，其設置於前述第2基板且配置於與前述第2半導體層對向之位置，並且具有與前述貫通電極之孔徑不同之孔徑。
- 如請求項20之固態攝像裝置，其中前述連接部之孔徑小於前述貫通電極之孔徑。
- 一種固態攝像裝置，其具備： 第1基板，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部； 第2基板，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1基板； 接合膜，其設置於前述第2基板與前述第1基板之接合面，且設置於前述第2基板與第1基板之間之選擇性區域；及 貫通電極，其配置於前述接合膜之間隙，且將前述第2基板與前述第1基板電性連接。
- 如請求項22之固態攝像裝置，其中進而，前述接合膜之間隙為前述接合膜經去除後之區域。
- 如請求項22之固態攝像裝置，其中前述第2基板包含第2半導體層、及將前述第2半導體層分斷之絕緣區域；且 前述絕緣區域選擇性地配置於前述接合膜之間隙。
- 如請求項22之固態攝像裝置，其中前述接合膜由第1氮化膜構成。
- 如請求項22之固態攝像裝置，其中前述第2基板包含覆蓋前述像素電晶體之第2氮化膜；且 前述貫通電極經由前述第2氮化膜之開口或間隙而連接於前述第1基板。
- 一種固態攝像裝置，其具備： 第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部；及 第2半導體層，其供設置具有三維構造且讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層。
- 如請求項27之固態攝像裝置，其中前述像素電晶體具有鰭(Fin)型構造。
- 一種固態攝像裝置，其具備： 第1半導體層，其就每一像素，具有光電轉換部、及蓄積以前述光電轉換部產生之信號電荷之電荷蓄積部； 傳送電晶體，其具有與前述第1半導體層對向之閘極電極，且將前述光電轉換部之前述信號電荷傳送至前述電荷蓄積部； 第2半導體層，其供設置讀出前述電荷蓄積部之前述信號電荷之像素電晶體，且積層於前述第1半導體層； 第3半導體層，其具有電性連接於前述第1半導體層之第1區域之電位或前述第2半導體層之第2區域之第3區域； 保護元件，其在前述第3半導體層具有pn接面；及 天線配線，其隔著前述第2半導體層與前述第1半導體層對向，且電性連接於前述保護元件、及前述像素電晶體或前述傳送電晶體。
- 如請求項29之固態攝像裝置，其中前述第3半導體層與前述第1半導體層或前述第2半導體層一體化地設置。
- 如請求項29之固態攝像裝置，其更具有配線層，該配線層設置於較前述天線配線更靠近前述第2半導體層之位置，且將前述第3半導體層之前述第3區域與前述第1半導體層之前述第1區域或前述第2半導體層之前述第2區域電性連接。
- 如請求項29之固態攝像裝置，其中前述保護元件具有複數個pn接面。
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