TW202129938A - 攝像裝置 - Google Patents

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落合聡一
河本健芳
中溝正彥
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日商索尼半導體解決方案公司
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Abstract

本發明之攝像裝置具有第1基板、第2基板、第3基板、及切換部。第1基板具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部。第2基板具有讀出基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路，且積層於前述第1基板。第3基板具有檢測前述像素電路所讀出之像素信號之處理電路，且積層於前述第2基板。切換部可將前述浮動擴散部、與前述第1基板內之其他之像素之浮動擴散部電性連接，且設置於前述第2基板。可藉由使用其他之像素之浮動擴散部，切換像素之浮動擴散部之電容，來切換電荷-電壓之轉換效率。

Description

攝像裝置
本發明係關於一種攝像裝置。
先前，二維構造之攝像裝置之每一像素之面積之微細化係藉由微細製程之導入及安裝密度之提高而實現。近年來，為了實現攝像裝置之進一步小型化及像素之高密度化，而業界不斷開發三維構造之攝像裝置。在三維構造之攝像裝置中，例如，由具有複數個感測器像素之半導體基板、及具有對以各感測器像素獲得之信號予以處理之信號處理電路之半導體基板相互積層而成。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2010-245506號公報
[發明所欲解決之問題]
且說，在三維構造之攝像裝置中，於將半導體晶片積層3層之情形下，無法將所有半導體基板在表面側之面彼此貼合。在將半導體基板雜亂無章地積層3層之情形下，因將半導體基板彼此電性連接之構造，而晶片尺寸有可能變大，或有可能阻礙每一像素之面積之微細化。因而，可以與截止目前同等之晶片尺寸提供不阻礙每一像素之面積之微細化的3層構造之攝像裝置。 [解決問題之技術手段]
為了解決上述問題，本發明之一形態之攝像裝置具有：第1基板、第2基板、第3基板、及切換部。第1基板具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部。第2基板具有讀出基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路，且積層於前述第1基板。第3基板具有檢測前述像素電路所讀出之像素信號之處理電路，且積層於前述第2基板。切換部設置於可將前述浮動擴散部、與前述第1基板內之其他之像素之浮動擴散部電性連接之前述第2基板。 [發明之效果]
可在不增加第1基板之配置面積下，藉由相應於攝影環境切換FD電容，而切換電荷-電壓之轉換效率。
以下，針對本發明之一實施形態，基於圖式詳細地說明。此外，在以下之實施形態中，藉由對於同一部位賦予同一符號而省略重複之說明。
以下，針對用於實施本發明之形態，參照圖式詳細地說明。此外，說明係按照以下之順序進行。 1.實施形態1(具有3個基板之積層構造之攝像裝置) 2.變化例1(平面構成之例1) 3.變化例2(平面構成之例2) 4.變化例3(平面構成之例3) 5.變化例4(在像素陣列部之中央部具有基板間之接點部之例) 6.變化例5(具有平面型傳送電晶體之例) 7.變化例6(在1個像素電路連接有1個像素之例) 8.變化例7(像素分離部之構成例) 9.實施形態2 9.1 實施形態2所欲解決之問題 9.2 實施形態2之概要 9.3 實施形態2-1之具體例 9.3.1 實施形態2-1之構成 9.3.2 實施形態2-1之作用、效果 9.4 實施形態2之變化例 10.實施形態3 10.1 實施形態3所欲解決之問題 10.2 實施形態3之概要 10.3 實施形態3-1之具體例 10.3.1 實施形態3-1之構成 10.3.2 實施形態3-1之作用、效果 10.4 實施形態3-2之具體例 10.4.1 實施形態3-2之構成 10.4.2 實施形態3-2之作用、效果 10.5 實施形態3-3之具體例 10.5.1 實施形態3-3之構成 10.5.2 實施形態3-3之作用、效果 11.適用例(攝像系統) 12.像素電路應用例
＜1.實施形態＞ [攝像裝置1之功能構成] 圖1係顯示本發明之一實施形態之攝像裝置(攝像裝置1)之功能構成之一例的方塊圖。
圖1之攝像裝置1例如包含：輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
在像素陣列部540呈陣列狀重複配置像素541。更具體而言，包含複數個像素之像素共有單元539成為重複單位，其呈包含列方向及行方向之陣列狀重複配置。此外，在本說明書中，有方便上，將列方向稱為H方向，將與列方向正交之行方向稱為V方向之情形。在圖1之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D各自具有光電二極體PD(在後述之圖6等中圖示)。像素共有單元539係共有1個像素電路(後述之圖3之像素電路210)之單位。換言之，就每4個像素(像素541A、541B、541C、541D)具有1個像素電路(後述之像素電路210)。藉由使該像素電路分時動作，而像素541A、541B、541C、541D各者之像素信號依次被讀出。像素541A、541B、541C、541D以例如2列×2行配置。將複數條列驅動信號線542及複數條垂直信號線(行讀出線)543與像素541A、541B、541C、541D一起設置於像素陣列部540。列驅動信號線542驅動在像素陣列部540中於列方向並排排列之複數個像素共有單元539各者所包含之像素541。驅動像素共有單元539中之在列方向並排排列之各像素。之後參照圖4詳細地說明，在像素共有單元539設置有複數個電晶體。為了分別驅動該等複數個電晶體，而在1個像素共有單元539連接有複數條列驅動信號線542。在垂直信號線(行讀出線)543連接有像素共有單元539。自像素共有單元539所包含之像素541A、541B、541C、541D各者，經由垂直信號線(行讀出線)543讀出像素信號。
列驅動部520例如包含決定用於進行像素驅動之列之位置之列位址控制部、換言之列解碼器部、及產生用於驅動像素541A、541B、541C、541D之信號之列驅動電路部。
行信號處理部550例如具備連接於垂直信號線543，且與像素541A、541B、541C、541D(像素共有單元539)形成源極隨耦器電路之負載電路部。行信號處理部550可具有將經由垂直信號線543自像素共有單元539讀出之信號放大之放大電路部。行信號處理部550可具有雜訊處理部。在雜訊處理部中，例如，自作為光電轉換之結果而自像素共有單元539讀出之信號，去除系統之雜訊位準。
行信號處理部550例如具有類比數位轉換器(ADC)。在類比數位轉換器中，自像素共有單元539讀出之信號或經上述雜訊處理之類比信號被轉換為數位信號。ADC例如包含比較器部及計數器部。在比較器部中，將成為轉換對象之類比信號、跟與其成為比較對象之參考信號進行比較。在計數器部中，計測直至在比較器部之比較結果反轉為止之時間。行信號處理部550可包含進行掃描讀出行之控制之水平掃描電路部。
時序控制部530基於向裝置輸入之基準時脈信號及時序控制信號，向列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係對光電轉換之結果所獲得之資料、換言之攝像裝置1之攝像動作之結果所獲得之資料，施以各種信號處理之電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保持部。圖像信號處理部560可包含處理器部。
在圖像信號處理部560中所執行之信號處理之一例係在經AD轉換之攝像資料為拍攝到較暗之被攝體之資料之情形下維持較多灰階，在為拍攝到較亮之被攝體之資料之情形下減少灰階之色調曲線修正處理。此情形下，較理想為使基於何種色調曲線修正攝像資料之灰階、或色調曲線之特性資料預先記憶於圖像信號處理部560之資料保持部。
輸入部510A例如係用於將上述基準時脈信號、時序控制信號及特性資料等自裝置外部向攝像裝置1輸入者。時序控制信號例如係垂直同步信號及水平同步信號等。特性資料例如係用於向圖像信號處理部560之資料保持部記憶者。輸入部510A例如包含：輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用於輸入資料之外部端子。輸入電路部512係用於將向輸入端子511輸入之信號向攝像裝置1之內部擷取入者。在輸入振幅變更部513中，由輸入電路部512擷取入之信號之振幅變更為在攝像裝置1之內部容易利用之振幅。在輸入資料轉換電路部514中，輸入資料之資料行之排列被變更。輸入資料轉換電路部514係由例如串並聯轉換電路構成。在該串並聯轉換電路中，作為輸入資料而接收到之串列信號轉換為並列信號。此外，在輸入部510A中，輸入振幅變更部513及輸入資料轉換電路部514可省略。電源供給部基於自外部向攝像裝置1供給之電源，供給設定為成為在攝像裝置1之內部所需之各種電壓之電源。
在攝像裝置1與外部之記憶體器件連接時，可在輸入部510A設置用於接收來自外部之記憶體器件之資料之記憶體介面電路。外部之記憶體器件為例如快閃記憶體、SRAM及DRAM等。
輸出部510B向裝置外部輸出圖像資料。該圖像資料為例如由攝像裝置1拍攝到之圖像資料、及由圖像信號處理部560予以信號處理之圖像資料等。輸出部510B例如包含：輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515係由例如並串聯轉換電路構成，在輸出資料轉換電路部515中，於攝像裝置1內部使用之並列信號轉換為串列信號。輸出振幅變更部516變更在攝像裝置1之內部使用之信號之振幅。經變更之振幅之信號變得容易在連接於攝像裝置1之外部之外部器件中利用。輸出電路部517係自攝像裝置1之內部向裝置外部輸出資料之電路，藉由輸出電路部517，而連接於輸出端子518之攝像裝置1外部之配線被驅動。在輸出端子518中，自攝像裝置1向裝置外部輸出資料。在輸出部510B中，輸出資料轉換電路部515及輸出振幅變更部516可被省略。
在攝像裝置1與外部之記憶體器件連接時，可在輸出部510B設置向外部之記憶體器件輸出資料之記憶體介面電路。外部之記憶體器件為例如快閃記憶體、SRAM及DRAM等。
[攝像裝置1之概略構成] 圖2及圖3係顯示攝像裝置1之概略構成之一例者。攝像裝置1具備3個基板(第1基板100、第2基板200、第3基板300)。圖2係示意性顯示第1基板100、第2基板200、第3基板300各者之平面構成者，圖3示意性顯示相互積層之第1基板100、第2基板200及第3基板300之剖面構成。圖3對應於沿圖2所示之III-III’線之剖面構成。攝像裝置1係將3個基板(第1基板100、第2基板200、第3基板300)貼合而構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，方便上將使第1基板100、第2基板200及第3基板300之各基板所包含之配線與其周圍之層間絕緣膜組合而成者稱為設置於各個基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿積層方向依序配置半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S。針對第1基板100、第2基板200及第3基板300之具體的構成於後文敘述。圖3所示之箭頭表示光L向攝像裝置1之入射方向。在本說明書中，有方便上，在以後之剖視圖中，將攝像裝置1之光入射側稱為「下」「下側」「下方」，將與光入射側為相反側稱為「上」「上側」「上方」之情形。又，在本說明書中，有方便上，關於具備半導體層及配線層之基板，將配線層之側稱為表面，將半導體層之側稱為背面之情形。此外，說明書之記載並不限定於上述之稱呼方式。攝像裝置1例如成為自具有光電二極體之第1基板100之背面側入射光之背面照射型攝像裝置。
像素陣列部540及像素陣列部540所包含之像素共有單元539均使用第1基板100及第2基板200之兩者而構成。在第1基板100設置有像素共有單元539所具有之複數個像素541A、541B、541C、541D。該等像素541各者具有光電二極體(後述之光電二極體PD)及傳送電晶體(後述之傳送電晶體TR)。在第2基板200設置有像素共有單元539所具有之像素電路(後述之像素電路210)。像素電路讀出自像素541A、541B、541C、541D各者之光電二極體經由傳送電晶體傳送之像素信號、或將光電二極體重置。該第2基板200除具有此像素電路以外，還具有在列方向延伸之複數條列驅動信號線542及在行方向延伸之複數條垂直信號線543。第2基板200更具有在列方向延伸之電源線544。第3基板300例如具有：輸入部510A，列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如在第1基板100、第2基板200及第3基板300之積層方向(以下簡稱為積層方向)上，設置於一部分與像素陣列部540重疊之區域。更具體而言，列驅動部520在積層方向上，設置於與像素陣列部540之H方向之端部附近重疊之區域(圖2)。行信號處理部550例如在積層方向上，設置於一部分與像素陣列部540重疊之區域。更具體而言，行信號處理部550在積層方向上設置於與像素陣列部540之V方向之端部附近重疊之區域(圖2)。雖然圖示省略，但輸入部510A及輸出部510B可配置於第3基板300以外之部分，亦可配置於例如第2基板200。或，可在第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。此外，設置於上述第2基板200之像素電路亦有作為其他之稱呼，而稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路之情形。在本說明書中，使用像素電路之稱呼。
第1基板100與第2基板200例如藉由貫通電極(後述之圖6之貫通電極120E、121E)而電性連接。第2基板200與第3基板300例如經由接點部201、202、301、302電性連接。在第2基板200設置有接點部201、202，在第3基板300設置有接點部301、302。第2基板200之接點部201與第3基板300之接點部301相接，第2基板200之接點部202與第3基板300之接點部302相接。第2基板200具有：設置有複數個接點部201之接點區域201R、及設置有複數個接點部202之接點區域202R。第3基板300具有：設置有複數個接點部301之接點區域301R、及設置有複數個接點部302之接點區域302R。接點區域201R、301R在積層方向上設置於像素陣列部540與列驅動部520之間(圖3)。換言之，接點區域201R、301R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板200)在積層方向重疊之區域、或其附近區域。接點區域201R、301R例如配置於此區域中之H方向之端部(圖2)。在第3基板300中，例如，在列驅動部520之一部分、具體而言在與列驅動部520之H方向之端部重疊之位置設置有接點區域301R(圖2、圖3)。接點部201、301例如係將設置於第3基板300之列驅動部520、與設置於第2基板200之列驅動信號線542連接者。接點部201、301例如可將設置於第3基板300之輸入部510A與電源線544及基準電位線(後述之基準電位線VSS)連接。接點區域202R、302R在積層方向上設置於像素陣列部540與行信號處理部550之間(圖3)。換言之，接點區域202R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板200)在積層方向重疊之區域、或其附近區域。接點區域202R、302R例如配置於此區域中之V方向之端部(圖2)。在第3基板300中，例如，在行信號處理部550之一部分、具體而言在與行信號處理部550之V方向之端部重疊之位置設置有接點區域301R(圖2、圖3)。接點部202、302例如係用於將自像素陣列部540所具有之複數個像素共有單元539各者輸出之像素信號(與在光電二極體之光電轉換之結果所產生之電荷之量對應之信號)向設置於第3基板300之行信號處理部550連接者。像素信號自第2基板200給送至第3基板300。
圖3如上述般係攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T電性連接。例如，攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，以由導電材料形成之電極形成接點部201、202、301、302。導電材料以例如銅(Cu)、鋁(Al)、金(Au)等之金屬材料形成。接點區域201R、202R、301R、302R藉由將作為例如電極而形成之配線彼此直接接合，而將第2基板與第3基板電性連接，可進行第2基板200與第3基板300之信號之輸入及/或輸出。
將第2基板200與第3基板300電性連接之電性連接部可設置於所期望之部位。例如，如在圖3中描述為接點區域201R、202R、301R、302R般，可設置於與像素陣列部540在積層方向重疊之區域。又，可將電性連接部設置於與像素陣列部540在積層方向不重疊之區域。具體而言，可設置於與配置於像素陣列部540之外側之周邊部在積層方向重疊之區域。
在第1基板100及第2基板200設置有例如連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板200(圖3)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖2)。例如，連接孔部H1配置於在H方向上較像素陣列部540更靠外側，連接孔部H2配置於在V方向上較像素陣列部540更靠外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空腔，亦可在至少一部包含導電材料。例如，有在作為輸入部510A及/或輸出部510B而形成之電極連接接合線之構成。或，有將作為輸入部510A及/或輸出部510B而形成之電極、與設置於連接孔部H1、H2之導電材料連接之構成。設置於連接孔部H1、H2之導電材料可埋入連接孔部H1、H2之一部分或全部，亦可將導電材料形成於連接孔部H1、H2之側壁。
此外，在圖3中設為在第3基板300設置輸入部510A、輸出部510B之構造，但並不限定於此。例如，藉由經由配線層200T、300T向第2基板200給送第3基板300之信號，而亦可將輸入部510A及/或輸出部510B設置於第2基板200。同樣地，藉由經由配線層100T、200T向第1基板1000給送第2基板200之信號，而亦可將輸入部510A及/或輸出部510B設置於第1基板100。
圖4係顯示像素共有單元539之構成之一例之等效電路圖。像素共有單元539包含：複數個像素541(在圖4中表示像素541A、541B、541C、541D之4個像素541)、連接於該複數個像素541之1個像素電路210、及連接於像素電路210之垂直信號線5433。像素電路210例如包含4個電晶體，具體而言包含放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FD。如上述般，像素共有單元539藉由使1個像素電路210分時動作，而依次向垂直信號線543輸出像素共有單元539所包含之4個像素541(像素541A、541B、541C、541D)各者之像素信號。將在複數個像素541連接有1個像素電路210，該複數個像素541之像素信號由1個像素電路210分時輸出之態樣稱為「複數個像素541共有1個像素電路210」。
像素541A、541B、541C、541D具有相互共通之構成要素。以後，為了將像素541A、541B、541C、541D之構成要素相互區別，而在像素541A之構成要素之符號之末尾賦予辨別編號1，在像素541B之構成要素之符號之末尾賦予辨別編號2，在像素541C之構成要素之符號之末尾賦予辨別編號3，在像素541D之構成要素之符號之末尾賦予辨別編號4。在無須將像素541A、541B、541C、541D之構成要素相互區別之情形下，省略像素541A、541B、541C、541D之構成要素之符號之末尾之辨別編號。
像素541A、541B、541C、541D例如具有：光電二極體PD、與光電二極體PD電性連接之傳送電晶體TR、及電性連接於傳送電晶體TR之浮動擴散部FD。在光電二極體PD(PD1、PD2、PD3、PD4)中，陰極電性連接於傳送電晶體TR之源極，陽極電性連接於基準電位線(例如大地)。光電二極體PD對所入射之光進行光電轉換，產生與該受光量相應之電荷。傳送電晶體TR(傳送電晶體TR1、TR2、TR3、TR4)為例如n型之CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電晶體。在傳送電晶體TR中，汲極電性連接於浮動擴散部FD，閘極電性連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542(參照圖1)中之一部分。傳送電晶體TR將以光電二極體PD產生之電荷向浮動擴散部FD傳送。浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)係形成於p型半導體層中之n型擴散層區域。浮動擴散部FD係暫時保持自光電二極體PD傳送之電荷之電荷保持機構，且係產生與該電荷量相應之電壓之電荷-電壓轉換機構。
1個像素共有單元539所包含之4個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互電性連接，且電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。FD轉換增益切換電晶體FDG之汲極連接於重置電晶體RST之源極，且FD轉換增益切換電晶體FDG之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542中之一部分。重置電晶體RST之汲極連接於電源線VDD，重置電晶體RST之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542中之一部分。放大電晶體AMP之閘極連接於浮動擴散部FD，放大電晶體AMP之汲極連接於電源線VDD，放大電晶體AMP之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於垂直信號線543，選擇電晶體SEL之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數條列驅動信號線542中之一部分。
傳送電晶體TR在傳送電晶體TR變為導通狀態時，將光電二極體PD之電荷傳送至浮動擴散部FD。傳送電晶體TR之閘極(傳送閘極TG)例如包含所謂之縱型電極，如後述之圖6所示般，自半導體層(後述之圖6之半導體層100S)之表面延伸至到達PD之深度而設置。重置電晶體RST將浮動擴散部FD之電位重置為特定之電位。在重置電晶體RST變為導通狀態時，將浮動擴散部FD之電位重置為電源線VDD之電位。選擇電晶體SEL控制像素信號自像素電路210之輸出時序。放大電晶體AMP產生與由浮動擴散部FD保持之電荷之位準相應之電壓之信號，而作為像素信號。放大電晶體AMP經由選擇電晶體SEL連接於垂直信號線543。該放大電晶體AMP與在行信號處理部550中連接於垂直信號線543之負載電路部(參照圖1)一起構成源極隨耦器。放大電晶體AMP在選擇電晶體SEL變為導通狀態時，將浮動擴散部FD之電壓經由垂直信號線543輸出至行信號處理部550。重置電晶體RST、放大電晶體AMP及選擇電晶體SEL例如為N型之CMOS電晶體。
FD轉換增益切換電晶體FDG在變更在浮動擴散部FD之電荷-電壓轉換之增益時使用。一般而言，於在較暗之場所之攝影時，像素信號較小。在基於Q=CV進行電荷電壓轉換時，若浮動擴散部FD之電容(FD電容C)較大，則在放大電晶體AMP轉換為電壓時之V變小。另一方面，在較亮之場所中，由於像素信號變大，故若FD電容C不大，則在浮動擴散部FD不會完全接收光電二極體PD之電荷。進而，FD電容C必須變大，以使在放大電晶體AMP轉換為電壓時之V不會變得過大(換言之變小)。基於其等，在將FD轉換增益切換電晶體FDG設為導通時，由於增加FD轉換增益切換電晶體FDG之量之閘極電容，故整體之FD電容C變大。另一方面，在將FD轉換增益切換電晶體FDG設為關斷時，整體之FD電容C變小。如此，藉由將FD轉換增益切換電晶體FDG進行導通關斷切換，而將FD電容C設為可變，可切換轉換效率。FD轉換增益切換電晶體FDG為例如N型之CMOS電晶體。
此外，亦可為未設置FD轉換增益切換電晶體FDG之構成。此時，例如，像素電路210係由例如放大電晶體AMP、選擇電晶體SEL及重置電晶體RST之3個電晶體構成。像素電路210例如具有放大電晶體AMP、選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG等之像素電晶體之至少一者。
選擇電晶體SEL可設置於電源線VDD與放大電晶體AMP之間。此情形下，重置電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於列驅動信號線542(參照圖1)。放大電晶體AMP之源極(像素電路210之輸出端)電性連接於垂直信號線543，放大電晶體AMP之閘極電性連接於重置電晶體RST之源極。此外，雖然圖示省略，但共有1個像素電路210之像素541之數目可為4以外。例如，2個或8個像素541可共有1個像素電路210。
圖5係顯示複數個像素共有單元539與垂直信號線543之連接態樣之一例者。例如，在行方向排列之4個像素共有單元539被分成4個群組，在該4個群組各者連接有垂直信號線543。在圖5中，為使說明簡單化，而顯示4個群組各者具有1個像素共有單元539之例，但4個群組可各者包含複數個像素共有單元539。如此，在攝像裝置1中，在行方向排列之複數個像素共有單元539可被分成包含1個或複數個像素共有單元539之群組。例如，在該群組各者連接有垂直信號線543及行信號處理部550，可自各個群組同時讀出像素信號。或，在攝像裝置1中，可於在行方向排列之複數個像素共有單元539連接1條垂直信號線543。此時，自連接於1條垂直信號線543之複數個像素共有單元539，分時地依序讀出像素信號。
[攝像裝置1之具體的構成] 圖6係顯示相對於攝像裝置1之第1基板100、第2基板200及第3基板300之主面垂直之方向之剖面構成之一例者。圖6係為了易於理解構成要素之位置關係而示意性顯示者，可與實際之剖面不同。在攝像裝置1中，依序積層第1基板100、第2基板200及第3基板300。攝像裝置1進而在第1基板100之背面側(光入射面側)具有受光透鏡401。可在受光透鏡401與第1基板100之間設置彩色濾光器層(未圖示)。受光透鏡401例如設置於像素541A、541B、541C、541D各者。攝像裝置1為例如背面照射型攝像裝置。攝像裝置1具有：配置於中央部之像素陣列部540、及配置於像素陣列部540之外側之周邊部540B。
第1基板100自受光透鏡401側依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S係由例如矽基板構成。半導體層100S例如在表面(配線層100T側之面)之一部分及其附近具有p井層115，在其以外之區域(較p井層115更深之區域)具有n型半導體區域114。例如，由該n型半導體區域114及p井層115構成pn接面型光電二極體PD。p井層115為p型半導體區域。
圖7A係顯示第1基板100之平面構成之一例者。圖7A主要顯示第1基板100之像素分離部117、光電二極體PD、浮動擴散部FD、VSS接點區域118及傳送電晶體TR之平面構成。與圖6一起，利用圖7A說明第1基板100之構成。
在半導體層100S之表面附近設置有浮動擴散部FD及VSS接點區域118。浮動擴散部FD係由設置於p井層115內之n型半導體區域構成。像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)例如在像素共有單元539之中央部相互接近地設置(圖7A)。雖然細節於後文敘述，但該像素共有單元539所包含之4個浮動擴散部(浮動擴散部FD1、FD2、FD3、FD4)在第1基板100內(更具體而言在配線層100T內)，經由電性連接機構(後述之墊部120)相互電性連接。進而，浮動擴散部FD自第1基板100往向第2基板200(更具體而言，自配線層100T往向配線層200T)經由電性機構(後述之貫通電極120E)連接。在第2基板200中(更具體而言在配線層200T之內部)，藉由該電性機構，而浮動擴散部FD電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。
VSS接點區域118係電性連接於基準電位線VSS之區域，與浮動擴散部FD分開而配置。例如，在像素541A、541B、541C、541D中，於各像素之V方向之一端配置浮動擴散部FD，於另一端配置VSS接點區域118(圖7A)。VSS接點區域118係由例如p型半導體區域構成。VSS接點區域118連接於例如接地電位或固定電位。藉此，對半導體層100S供給基準電位。
將傳送電晶體TR與光電二極體PD、浮動擴散部FD及VSS接點區域118一起設置於第1基板100。該光電二極體PD、浮動擴散部FD、VSS接點區域118及傳送電晶體TR設置於像素541A、541B、541C、541D各者。傳送電晶體TR設置於半導體層100S之表面側(與光入射面側為相反側、第2基板200側)。傳送電晶體TR具有傳送閘極TG。傳送閘極TG例如包含：與半導體層100S之表面對向之水平部分TGb、及設置於半導體層100S內之垂直部分TGa。垂直部分TGa在半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由將傳送電晶體TR由此縱型電晶體構成，而不易產生像素信號之傳送不良，可提高像素信號之讀出效率。
傳送閘極TG之水平部分TGb自與垂直部分TGa對向之位置，例如在H方向上朝向像素共有單元539之中央部延伸(圖7A)。藉此，可使到達傳送閘極TG之貫通電極(後述之貫通電極TGV)之H方向之位置靠近連接於浮動擴散部FD、VSS接點區域118之貫通電極(後述之貫通電極120E、121E)之H方向之位置。例如，設置於第1基板100之複數個像素共有單元539具有互為相同之構成(圖7A)。
在半導體層100S設置有將像素541A、541B、541C、541D相互分離之像素分離部117。像素分離部117在半導體層100S之法線方向(相對於半導體層100S之表面垂直之方向)延伸而形成。像素分離部117以將像素541A、541B、541C、541D相互分隔之方式設置，具有例如格柵狀之平面形狀(圖7A、圖7B)。像素分離部117例如將像素541A、541B、541C、541D相互電性及光學分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。遮光膜117A使用例如鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B係由例如氧化矽(SiO)構成。像素分離部117例如具有FTI(Full Trench Isolation，全溝渠隔離)構造，而貫通半導體層100S。雖未圖示，但像素分離部117並不限定於貫通半導體層100S之FTI構造。例如，可為未貫通半導體層100S之DTI(Deep Trench Isolation，深溝渠隔離)構造。像素分離部117在半導體層100S之法線方向延伸，形成於半導體層100S之一部分之區域。
在半導體層100S例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，且配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面，具體而言設置於像素分離部117與p井層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116係由例如p型半導體區域構成。
在半導體層100S與絕緣膜111之間設置有具有負的固定電荷之固定電荷膜112。藉由固定電荷膜112誘發之電場，而在半導體層100S之受光面(背面)側之界面形成電洞蓄積層之第1釘紮區域113。藉此，抑制因半導體層100S之受光面側之界面狀態產生暗電流。固定電荷膜112係由例如具有負的固定電荷之絕緣膜形成。作為該具有負的固定電荷之絕緣膜之材料，例如可舉出氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
在固定電荷膜112與絕緣膜111之間設置有遮光膜117A。該遮光膜117A可與構成像素分離部117之遮光膜117A連續設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A例如選擇性地設置於與半導體層100S內之像素分離部117對向之位置。絕緣膜111以覆蓋該遮光膜117A之方式設置。絕緣膜111係由例如氧化矽構成。
設置於半導體層100S與第2基板200之間之配線層100T自半導體層100S側依序具有層間絕緣膜119、墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳送閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119遍及半導體層100S之表面全面而設置，且與半導體層100S相接。層間絕緣膜119係由例如氧化矽膜構成。此外，配線層100T之構成並不限定於上文，只要為具有配線及絕緣膜之構成即可。
圖7B將墊部120、121之構成與圖7A所示之平面構成一起顯示。墊部120、121設置於層間絕緣膜119上之選擇性區域。墊部120係用於將像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互連接者。墊部120例如就每一像素共有單元539，在俯視下配置於像素共有單元539之中央部(圖7B)。該墊部120以跨於像素分離部117之方式設置，與浮動擴散部FD1、FD2、FD3、FD4各者之至少一部分重疊而配置(圖6、圖7B)。具體而言，墊部120形成於相對於共有像素電路210之複數個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)各者之至少一部分、及形成於共有該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間之像素分離部117之至少一部分，在相對於半導體層100S之表面垂直之方向重疊之區域。在層間絕緣膜119設置有用於將墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接之連接導通孔120C。連接導通孔120C設置於像素541A、541B、541C、541D各者。例如，藉由將墊部120之一部分埋入連接導通孔120C，而墊部120與浮動擴散部FD1、FD2、FD3、FD4被電性連接。
墊部121係用於將複數個VSS接點區域118相互連接者。例如，設置於在V方向相鄰之一個像素共有單元539之像素541C、541D之VSS接點區域118、與設置於另一像素共有單元539之像素541A、541B之VSS接點區域118藉由墊部121而電性連接。墊部121例如以跨於像素分離部117之方式設置，與該等4個VSS接點區域118各者之至少一部分重疊而配置。具體而言，墊部121形成於相對於複數個VSS接點區域118各者之至少一部分、及形成於該複數個VSS接點區域118之間之像素分離部117之至少一部分，在相對於半導體層100S之表面垂直之方向重疊之區域。在層間絕緣膜119設置有用於將墊部121與VSS接點區域118電性連接之連接導通孔121C。連接導通孔121C設置於像素541A、541B、541C、541D各者。例如，藉由將墊部121之一部分埋入連接導通孔121C，而墊部121與VSS接點區域118被電性連接。例如，在V方向排列之複數個像素共有單元539各者之墊部120及墊部121在H方向上配置於大致相同之位置(圖7B)。
藉由設置墊部120，而可在晶片整體中，減少用於自各浮動擴散部FD往向像素電路210(例如放大電晶體AMP之閘極電極)連接之配線。同樣地，藉由設置墊部121，而可在晶片整體中，減少向各VSS接點區域118供給電位之配線。藉此，可實現晶片整體之面積之縮小、經微細化之像素之配線間之電干涉之抑制、及/或由零件數目之削減實現之成本削減等。
墊部120、121可設置於第1基板100、第2基板200之所期望之位置。具體而言，可將墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。在設置於配線層100T之情形下，可使墊部120、121與半導體層100S直接接觸。具體而言，可為墊部120、121與浮動擴散部FD及/或VSS接點區域118各者之至少一部分直接連接之構成。又，可為自連接於墊部120、121之浮動擴散部FD及/或VSS接點區域118各者設置連接導通孔120C、121C，在配線層100T、半導體層200S之絕緣區域2112之所期望之位置設置墊部120、121之構成。
尤其是，在將墊部120、121設置於配線層100T之情形下，可減少半導體層200S之絕緣區域212之連接於浮動擴散部FD及/或VSS接點區域118之配線。藉此，可削減形成像素電路210之第2基板200中的用於形成貫通配線之絕緣區域212之面積，該貫通配線用於自浮動擴散部FD連接於像素電路210。因而，可較大地確保形成像素電路210之第2基板200之面積。藉由確保像素電路210之面積，而可較大地確保像素電晶體，可有助於由雜訊降低等實現之畫質提高。
尤其是，在將FTI構造用於像素分離部117之情形下，由於浮動擴散部FD及/或VSS接點區域118較佳為設置於各像素541，故藉由使用墊部120、121之構成，而可大幅度削減將第1基板100與第2基板200連接之配線。
又，如圖7B般，例如將複數個浮動擴散部FD連接之墊部120、與將複數個VSS接點區域118連接之墊部121在V方向上呈直線狀交替地配置。又，墊部120、121形成於由複數個光電二極體PD、複數個傳送閘極TG、及複數個浮動擴散部FD包圍之位置。藉此，在形成複數個元件之第1基板100中，可自由地配置浮動擴散部FD與VSS接點區域118以外之元件，可謀求晶片整體佈局之效率化。又，可確保形成於各像素共有單元539之元件佈局之對稱性，且可抑制各像素541之特性之不均。
墊部120、121係由例如多晶矽(Poly Si)、更具體而言由添加有雜質之摻雜多晶矽構成。墊部120、121較佳為由多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性較高之導電性材料構成。藉此，可於在第1基板100貼合第2基板200之半導體層200S後，形成像素電路210。以下，說明其理由。此外，在以下之說明中，將在將第1基板100與第2基板200之半導體層200S貼合後，形成像素電路210之方法稱為第1製造方法。
此處，亦可考量於在第2基板200形成像素電路210後，將其貼合於第1基板100(以下稱為第2製造方法)。在該第2製造方法中，在第1基板100之表面(配線層100T之表面)及第2基板200之表面(配線層200T之表面)各者，預先形成電性連接用之電極。若將第1基板100與第2基板200貼合，則與其同時地，形成於第1基板100之表面與第2基板200之表面各者之電性連接用之電極彼此接觸。藉此，在第1基板100所包含之配線與第2基板200所包含之配線之間形成電性連接。因而，藉由設為利用第2製造方法之攝像裝置1之構成，而例如可相應於第1基板100與第2基板200各者之構成，利用適切之製程進行製造，從而可製造高品質、高性能之攝像裝置。
在此第2製造方法中，於將第1基板100與第2基板200貼合時，有因貼合用之製造裝置，而產生定位之誤差之情形。又，雖然第1基板100及第2基板200具有例如直徑數十cm左右之大小，但在將第1基板100與第2基板200貼合時，有在該第1基板100、第2基板200各部之微觀區域產生基板之伸縮之虞。該基板之伸縮起因於基板彼此接觸之時序稍許偏移。有因此第1基板100及第2基板200之伸縮，而在形成於第1基板100之表面及第2基板200之表面各者之電性連接用之電極之位置產生誤差之情形。在第2製造方法中，即便產生此誤差，亦以第1基板100及第2基板200各者之電極彼此接觸之方式預先進行應對為較佳。具體而言，考量上述誤差而預先增大第1基板100及第2基板200之電極之至少一者、較佳為兩者。因而，若利用第2製造方法，則例如，形成於第1基板100或第2基板200之表面之電極之大小(基板平面方向之大小)變得大於自第1基板100或第2基板200之內部朝表面向厚度方向延伸之內部電極之大小。
另一方面，藉由將墊部120、121由耐熱性之導電材料構成，而可利用上述第1製造方法。在第1製造方法中，於形成包含光電二極體PD及傳送電晶體TR等之第1基板100後，將該第1基板100與第2基板200(半導體層2000S)貼合。此時，第2基板200為未形成構成像素電路210之主動元件及配線層等之圖案之狀態。由於第2基板200為形成圖案前之狀態，故即便假若在將第1基板100與第2基板200貼合時，於該貼合位置產生誤差，亦不會因該貼合誤差，在產生第1基板100之圖案與第2基板200之圖案之間之定位產生誤差。此乃緣於第2基板200之圖案在將第1基板100與第2基板200貼合後形成之故。此外，於在第2基板形成圖案時，例如，在用於形成圖案之曝光裝置中，一面將形成於第1基板之圖案設為定位之對象一面形成圖案。基於上述理由，第1基板100與第2基板200之貼合位置之誤差在第1製造方法中不會在製造攝像裝置1上成為問題。基於同樣之理由，在第2製造方法中產生之起因於基板之伸縮之誤差在第1製造方法中亦不會在製造攝像裝置1上成為問題。
在第1製造方法中，於如上述般將第1基板100與第2基板200(半導體層200S)貼合後，在第2基板200上形成主動元件。之後，形成貫通電極120E、121E及貫通電極TGV(圖6)。在該貫通電極120E、121E、TGV之形成中，例如，自第2基板200之上方，使用由曝光裝置進行之縮小投影曝光形成貫通電極之圖案。由於使用縮小曝光投影，故即便假若在第2基板200與曝光裝置之定位產生誤差，該誤差之大小在第2基板200中亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之倒數)。因而，藉由設為利用第1製造方法之攝像裝置1之構成，而容易實現形成於第1基板100與第2基板200各者之元件彼此之定位，從而可製造高品質、高性能之攝像裝置。
利用此第1製造方法製造之攝像裝置1具有與以第2製造方法製造之攝像裝置不同之特徵。具體而言，在利用第1製造方法製造之攝像裝置1中，例如，貫通電極120E、121E、TGV自第2基板200至第1基板100成為大致一定之粗細度(基板平面方向之大小)。或，在貫通電極120E、121E、TGV具有錐形形狀時，具有一定之傾斜度之錐形形狀。具有此貫通電極120E、121E、TGV之攝像裝置1容易使像素541微細化。
此處，由於若利用第1製造方法製造攝像裝置1，則在將第1基板100與第2基板200(半導體層200S)貼合後，於第2基板200形成主動元件，故第1基板100亦受形成主動元件時所需之加熱處理影響。因而，如上述般，較佳為針對設置於第1基板100之墊部120、121，使用耐熱性較高之導電材料。例如，較佳為針對墊部120、121，使用熔點較第2基板200之配線層200T所包含之配線材之至少一部分更高之(亦即耐熱性較高之)材料。例如，針對墊部120、121使用摻雜多晶矽、鎢、鈦或氮化鈦等耐熱性較高之導電材。藉此，可利用上述第1製造方法製造攝像裝置1。
鈍化膜122例如以覆蓋墊部120、121之方式，遍及半導體層100S之表面全面而設置(圖6)。鈍化膜122係由例如氮化矽(SiN)膜構成。層間絕緣膜123隔著鈍化膜122而覆蓋墊部120、121。該層間絕緣膜123例如遍及半導體層100S之表面全面而設置。層間絕緣膜123係由例如氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言為配線層100T)與第2基板200之接合面。亦即，接合膜124與第2基板200相接。該接合膜124遍及第1基板100之主面全面而設置。接合膜124係由例如氮化矽膜構成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111而與半導體層100S對向(圖6)。受光透鏡401設置於與例如像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側依序具有半導體層200S及配線層200T。半導體層200S係由矽基板構成。在半導體層200S中，遍及厚度方向設置有井區域211。井區域211為例如p型半導體區域。在第2基板20設置有就每一像素共有單元539配置之像素電路210。該像素電路210例如設置於半導體層200S之表面側(配線層200T側)。在攝像裝置1中，以第2基板200之背面側(半導體層200S側)朝向第1基板100之表面側(配線層100T側)之方式，將第2基板200貼合於第1基板100。即，第2基板200面對背地貼合於第1基板100。
圖8～圖12示意性顯示第2基板200之平面構成之一例。在圖8中顯示設置於半導體層200S之表面附近之像素電路210之構成。圖9示意性顯示配線層200T(具體而言為後述之第1配線層W1)、及連接於配線層200T之半導體層200S及第1基板100之各部之構成。圖10～圖12顯示配線層200T之平面構成之一例。以下，與圖6一起，利用圖8～圖12說明第2基板200之構成。在圖8及圖9中，以虛線表示光電二極體PD之外形(像素分離部117與光電二極體PD之邊界)，以虛線表示與構成像素電路210之各電晶體之閘極電極重疊之部分之半導體層200S跟元件分離區域213或絕緣區域214之邊界。在與放大電晶體AMP之閘極電極重疊之部分中，於通道寬度方向之一側設置有半導體層200S與元件分離區域213之邊界、及元件分離區域213與絕緣區域212之邊界。
在第2基板200設置有：將半導體層200S分斷之絕緣區域212、及設置於半導體層200S之厚度方向之一部分之元件分離區域213(圖6)。例如，在設置於在H方向相鄰之2個像素電路210之間之絕緣區域212配置有連接於該2個像素電路210之2個像素共有單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖9)。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖6)。半導體層200S係由該絕緣區域212分斷。在該絕緣區域212配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212係由例如氧化矽構成。
貫通電極120E、121E在厚度方向貫通絕緣區域212而設置。貫通電極120E、121E之上端連接於配線層200T之配線(後述之第1配線W1、第2配線W2、第3配線W3、第4配線W4)。該貫通電極120E、121E貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而設置，其下端連接於墊部120、121(圖6)。貫通電極120E係用於將墊部120與像素電路210電性連接者。亦即，藉由貫通電極120E，而第1基板100之浮動擴散部FD電性連接於第2基板200之像素電路210。貫通電極121E係用於將墊部121與配線層200T之基準電位線VSS電性連接者。亦即，藉由貫通電極121E，而第1基板100之VSS接點區域118電性連接於第2基板200之基準電位線VSS。
貫通電極TGV在厚度方向貫通絕緣區域212而設置。貫通電極TGV之上端連接於配線層200T之配線。該貫通電極TGV貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119而設置，其下端連接於傳送閘極TG(圖6)。此貫通電極TGV係用於將像素541A、541B、541C、541D各者之傳送閘極TG(傳送閘極TG1、TG2、TG3、TG4)、與配線層200T之配線(列驅動信號線542之一部分、具體而言為後述之圖11之配線TRG1、TRG2、TRG3、TRG4)電性連接者。亦即，藉由貫通電極TGV，而第1基板100之傳送閘極TG電性連接於第2基板200之配線TRG，朝傳送電晶體TR(傳送電晶體TR1、TR2、TR3、TR4)各者傳送驅動信號。
絕緣區域212係用於將前述貫通電極120E、121E及貫通電極TGV、與半導體層200S絕緣而設置之區域，該前述貫通電極120E、121E及貫通電極TGV係用於將第1基板100與第2基板200電性連接。例如，在設置於在H方向相鄰之2個像素電路210(像素共有單元539)之間之絕緣區域212，配置有連接於該2個像素電路210之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如在V方向延伸而設置(圖8、圖9)。此處，藉由適當進行傳送閘極TG之水平部分TGb之配置，而以與垂直部分TGa之位置相比，貫通電極TGV之H方向之位置更靠近貫通電極120E、121E之H方向之位置之方式配置(圖7A、圖9)。例如，貫通電極TGV在H方向上配置於與貫通電極120E、120E大致相同之位置。藉此，可於在V方向延伸之絕緣區域212，一併設置貫通電極120E、121E及貫通電極TGV。作為另一配置例，亦可考量僅在與垂直部分TGa重疊之區域設置水平部分TGb。此情形下，在垂直部分TGa之大致正上方形成貫通電極TGV，例如在各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置係較大地偏移。在貫通電極TGV及貫通電極120E、121E之周圍，為了與附近之半導體層200S電性絕緣，而設置例如絕緣區域212。在貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置有較大距離時，必須在貫通電極120E、121E、TGV各者之周圍獨立地設置絕緣區域212。因此，半導體層200S被微細地分斷。與此相比，於在V方向延伸之絕緣區域212一併配置貫通電極120E、121E及貫通電極TGV之布局，可增大半導體層200S之H方向之大小。因而，可較大地確保半導體層200S之半導體元件形成區域之面積。藉此，例如，可增大放大電晶體AMP之尺寸，而可抑制雜訊。
像素共有單元539如參照圖4所說明般，具有將設置於複數個像素541各者之浮動擴散部FD之間電性連接，該等複數個像素541共有1個像素電路210之構造。而且，前述浮動擴散部FD間之電性連接係藉由設置於第1基板100之墊部120而進行(圖6、圖7B)。設置於第1基板100之電性連接部(墊部120)與設置於第2基板200之像素電路210經由1個貫通電極120E電性連接。作為另一構造例，亦可考量將浮動擴散部FD間之電性連接部設置於第2基板200。此情形下，在像素共有單元539設置連接於浮動擴散部FD1、FD2、FD3、FD4各者之4個貫通電極。因而，在第2基板200中，貫通半導體層200S之貫通電極之數目增加，將該等貫通電極之周圍絕緣之絕緣區域212變大。與此相比，在第1基板100設置墊部120之構造(圖6、圖7B)，可減少貫通電極之數目，且可減小絕緣區域212。因而，可較大地確保半導體層200S之半導體元件形成區域之面積。藉此，例如，可增大放大電晶體AMP之尺寸，而可抑制雜訊。
元件分離區域213設置於半導體層200S之表面側。元件分離區域213具有STI(Shallow Trench Isolation，淺溝渠隔離)構造。在該元件分離區域213中，半導體層200S在厚度方向(相對於第2基板200之主面垂直之方向)被挖入，在該挖入部埋入絕緣膜。該絕緣膜係由例如氧化矽構成。元件分離區域213係對構成像素電路210之複數個電晶體間，相應於像素電路210之佈局進行元件分離者。在元件分離區域213之下方(半導體層200S之深部)，半導體層200S(具體而言，井區域211)延伸。
此處，參照圖7A、圖7B及圖8，說明在第1基板100之像素共有單元539之外形形狀(基板平面方向之外形形狀)、與在第2基板200之像素共有單元539之外形形狀之差異。
在攝像裝置1中，遍及第1基板100及第2基板200之兩者，設置有像素共有單元539。例如，設置於第1基板100之像素共有單元539之外形形狀、與設置於第2基板200之像素共有單元539之外形形狀互不相同。
在圖7A、圖7B中，以一點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第1基板100之像素共有單元539係由在H方向相鄰地配置之2個像素541(像素541A、541B)、及與其在V方向相鄰地配置之2個像素541(像素541C、541D)構成。亦即，第1基板100之像素共有單元539係由相鄰之2列×2行之4個像素541構成，第1基板100之像素共有單元539具有大致正方形之外形形狀。在像素陣列部540中，此像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以2像素節距(相當於2個像素541量之節距)相鄰地排列。
在圖8及圖9中，以一點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第2基板200之像素共有單元539之外形形狀在H方向上變得小於第1基板100之像素共有單元539，在V方向上變得大於第1基板100之像素共有單元539。例如，第2基板200之像素共有單元539在H方向上以相當於1個像素量之大小(區域)形成，在V方向上以相當於4個像素量之大小形成。亦即，第2基板200之像素共有單元539以相當於排列為相鄰之1列×4行之像素之大小形成，第2基板200之像素共有單元539具有大致長方形之外形形狀。
例如，在各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG依序在V方向排列配置(圖8)。藉由將各像素電路210之外形形狀如上述般設置為大致長方形狀，而可在一方向(在圖8中為V方向)，將4個電晶體(選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG)排列配置。藉此，可以一個擴散區域(連接於電源線VDD之擴散區域)共有放大電晶體AMP之汲極、及重置電晶體RST之汲極。例如，亦可將各像素電路210之形成區域設置為大致正方形狀(參照後述之圖21)。此情形下，沿一方向配置2個電晶體，難以以一個擴散區域共有放大電晶體AMP之汲極、及重置電晶體RST之汲極。因而，藉由將像素電路210之形成區域設置為大致長方形狀，而容易將4個電晶體接近地配置，從而可減小像素電路210之形成區域。亦即，可進行像素之微細化。又，在無須減小像素電路210之形成區域時，可增大放大電晶體AMP之形成區域，而可抑制雜訊。
例如，在半導體層200S之表面附近，除設置選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG以外，還設置連接於基準電位線VSS之VSS接點區域218。VSS接點區域218係由例如p型半導體區域構成。VSS接點區域218經由配線層200T之配線及貫通電極121E而電性連接於第1基板100(半導體層100S)之VSS接點區域118。該VSS接點區域218例如設置於隔著元件分離區域213與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖8)。
其次，參照圖7B及圖8，說明設置於第1基板100之像素共有單元539與設置於第2基板200之像素共有單元539之位置關係。例如，第1基板100之在V方向排列之2個像素共有單元539中之一個(例如圖7B之紙面上側)像素共有單元539連接於第2基板200之在H方向排列之2個像素共有單元539中之一個(例如圖8之紙面左側)之像素共有單元539。例如，第1基板100之在V方向排列之2個像素共有單元539中之另一個(例如圖7B之紙面下側)像素共有單元539連接於第2基板200之在H方向排列之2個像素共有單元539中之另一個(例如圖8之紙面右側)像素共有單元539。
例如，在第2基板200之在H方向排列之2個像素共有單元539中，一個像素共有單元539之內部佈局(電晶體等之配置)大致等於使另一個像素共有單元539之內部佈局在V方向及H方向反轉之佈局。以下，說明藉由該佈局獲得之效果。
在第1基板100之在V方向排列之2個像素共有單元539中，各個墊部120配置於像素共有單元539之外形形狀之中央部、亦即像素共有單元539之V方向及H方向之中央部(圖7B)。另一方面，第2基板200之像素共有單元539由於如上述般具有在V方向較長之大致長方形之外形形狀，故例如，連接於墊部120之放大電晶體AMP配置於自像素共有單元539之V方向之中央朝紙面上方偏移之位置。例如，在第2基板200之在H方向排列之2個像素共有單元539之內部佈局相同時，一個像素共有單元539之放大電晶體AMP與墊部120(例如，圖7之紙面上側之像素共有單元539之墊部120)之距離變得比較短。然而，另一個像素共有單元539之放大電晶體AMP與墊部120(例如，圖7之紙面下側之像素共有單元539之墊部120)之距離變長。因而，有該放大電晶體AMP與墊部120之連接所需之配線之面積變大，像素共有單元539之配線佈局變複雜之虞。其有可能對攝像裝置1之微細化造成影響。
相對於此，藉由在第2基板200之在H方向排列之2個像素共有單元539中，使彼此之內部佈局至少在V方向反轉，而可縮短該等2個像素共有單元539之兩者之放大電晶體AMP與墊部120之距離。因而，與將第2基板200之在H方向排列之2個像素共有單元539之內部佈局設為相同之構成相比，容易進行攝像裝置1之微細化。此外，第2基板200之複數個像素共有單元539各者之平面佈局雖然在圖8所記載之範圍中左右對稱，但若連後述之圖9所記載之第1配線層W1之佈局包含在內，則成為左右非對稱者。
又，第2基板200之在H方向排列之2個像素共有單元539之內部佈局較佳為相互亦在H方向反轉。以下，說明其理由。如圖9所示，第2基板200之在H方向排列之2個像素共有單元539各自連接於第1基板100之墊部120、121。例如，在第2基板200之在H方向排列之2個像素共有單元539之H方向之中央部(於在H方向排列之2個像素共有單元539之間)配置有墊部120、121。因而，藉由使第2基板200之在H方向排列之2個像素共有單元539之內部佈局相互亦在H方向反轉，而可減小第2基板200之複數個像素共有單元539各者與墊部120、121之距離。亦即，可進一步容易進行攝像裝置1之微細化。
又，第2基板200之像素共有單元539之外形線之位置可不與第1基板100之像素共有單元539之任一者之外形線之位置對齊。例如，在第2基板200之在H方向排列之2個像素共有單元539中之一個(例如圖9之紙面左側)像素共有單元539中，V方向之一側(例如圖9之紙面上側)之外形線配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面上側)之V方向之一側之外形線之外側。又，在第2基板200之在H方向排列之2個像素共有單元539中之另一個(例如圖9之紙面右側)像素共有單元539中，V方向之另一側(例如圖9之紙面下側)之外形線配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面下側)之V方向之另一側之外形線之外側。如此，藉由將第2基板200之像素共有單元539、與第1基板100之像素共有單元539相互配置，而可縮短放大電晶體AMP與墊部120之距離。因而，容易進行攝像裝置1之微細化。
又，在第2基板200之複數個像素共有單元539之間，彼此之外形線之位置可不對齊。例如，第2基板200之在H方向排列之2個像素共有單元539之V方向之外形線之位置偏移而配置。藉此，可縮短放大電晶體AMP與墊部120之距離。因而，容易進行攝像裝置1之微細化。
參照圖7B及圖9，說明在像素陣列部540之像素共有單元539之重複配置。第1基板100之像素共有單元539在H方向具有2個像素541量之大小，及在V方向具有2個像素541量之大小(圖7B)。例如，在第1基板100之像素陣列部540中，相當於該4個像素541之大小之像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以2像素節距(相當於2個像素541量之節距)相鄰地重複排列。或，可在第1基板100之像素陣列部540，設置由2個像素共有單元539在V方向相鄰地配置而成之一對像素共有單元539。在第1基板100之像素陣列部540中，例如，該一對像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以4像素節距(相當於4個像素541量之節距)相鄰地重複排列。第2基板200之像素共有單元539在H方向具有1個像素541量之大小，及在V方向具有4個像素541量之大小(圖9)。例如，在第2基板200之像素陣列部540中設置有包含2個相當於該4個像素541之大小之像素共有單元539之一對像素共有單元539。該像素共有單元539在H方向相鄰地配置，且在V方向偏移而配置。在第2基板200之像素陣列部540中，例如，該一對像素共有單元539向H方向以2像素節距(相當於2個像素541量之節距)、且向V方向以4像素節距(相當於4個像素541量之節距)無間隙地相鄰地重複排列。藉由此像素共有單元539之重複配置，而可無間隙地配置像素共有單元539。因而，容易進行攝像裝置1之微細化。
放大電晶體AMP例如較佳為具有Fin型等之三維構造(圖6)。藉此，時效性之閘極寬度之大小變大，可抑制雜訊。選擇電晶體SEL、重置電晶體RST及FD轉換增益切換電晶體FDG例如具有平面構造。放大電晶體AMP可具有平面構造。或，選擇電晶體SEL、重置電晶體RST或FD轉換增益切換電晶體FDG可具有三維構造。
配線層200T例如包含鈍化膜221、層間絕緣膜222及複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之表面相接，且覆蓋半導體層200S之表面全面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重置電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，而複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)被分離。層間絕緣膜222係由例如氧化矽構成。
在配線層200T，例如自半導體層200S側依序設置第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，其等相互藉由層間絕緣膜222而絕緣。在層間絕緣膜222，設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4與其等之下層連接之連接部。連接部係在設置於層間絕緣膜222之連接孔埋設導電材料之部分。例如，在層間絕緣膜222設置有將第1配線層W1與半導體層200S之VSS接點區域218連接之連接部218V。例如，將此第2基板200之元件彼此連接之連接部之孔徑與貫通電極120E、121E及貫通電極TGV之孔徑不同。具體而言，較佳為將第2基板200之元件彼此連接之連接孔之孔徑變得小於貫通電極120E、121E及貫通電極TGV之孔徑。以下，說明其理由。設置於配線層200T內之連接部(連接部218V等)之深度小於貫通電極120E、121E及貫通電極TGV之深度。因而，連接部與貫通電極120E、121E及貫通電極TGV相比，可容易將導電材向連接孔填埋。藉由使該連接部之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑，而容易進行攝像裝置1之微細化。
例如，藉由第1配線層W1，而貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言未到達FD轉換增益切換電晶體FDG之源極之連接孔)被連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此，半導體層200S之VSS接點區域218與半導體層100S之VSS接點區域118被電性連接。
其次，利用圖10～圖12，說明配線層200T之平面構成。圖10係顯示第1配線層W1及第2配線層W2之平面構成之一例者。圖11係顯示第2配線層W2及第3配線層W3之平面構成之一例者。圖12係顯示第3配線層W3及第4配線層W4之平面構成之一例者。
例如，第3配線層W3包含在H方向(列方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖11)。該等配線相當於參照圖4所說明之複數條列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4各者係用於朝傳送閘極TG1、TG2、TG3、TG4給送驅動信號者。配線TRG1、TRG2、TRG3、TRG4各者經由第2配線層W2、第1配線層W1及貫通電極120E連接於傳送閘極TG1、TG2、TG3、TG4。分別而言，配線SELL係用於朝選擇電晶體SEL之閘極給送驅動信號者，配線RSTL係用於朝重置電晶體RST之閘極給送驅動信號者，配線FDGL係用於朝FD轉換增益切換電晶體FDG之閘極給送驅動信號者。配線SELL、RSTL、FDGL各者經由第2配線層W2、第1配線層W1及連接部連接於選擇電晶體SEL、重置電晶體RST、FD轉換增益切換電晶體FDG各者之閘極。
例如，第4配線層W4包含在V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖12)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部連接於放大電晶體AMP之汲極及重置電晶體RST之汲極。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V，連接於VSS接點區域218。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及墊部121，連接於第1基板100之VSS接點區域118。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部，連接於選擇電晶體SEL之源極(Vout)。
接點部201、202可設置於在俯視下與像素陣列部540重疊之位置(例如圖3)，或可設置於像素陣列部540之外側之周邊部540B(例如圖6)。接點部201、202設置於第2基板200之表面(配線層200T側之面)。接點部201、202係由例如Cu(銅)及Al(鋁)等之金屬構成。接點部201、202露出於配線層200T之表面(第3基板300側之面)。接點部201、202用於第2基板200與第3基板300之電性連接、及第2基板200與第3基板300之貼合。
在圖6中圖示在第2基板200之周邊部540B設置有周邊電路之例。該周邊電路可包含列驅動部520之一部分或行信號處理部550之一部分等。又，如圖3所記載般，可在第2基板200之周邊部540B未配置周邊電路，將連接孔部H1、H2配置於像素陣列部540之附近。
第3基板300例如自第2基板200側依序具有配線層300T及半導體層300S。例如，半導體層300S之表面設置於第2基板200側。半導體層300S係由矽基板構成。在該半導體層300S之表面側之部分設置有電路。具體而言，在半導體層300S之表面側之部分例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T例如包含層間絕緣膜、由該層間絕緣膜分離之複數個配線層、及接點部301、302。接點部301、302露出於配線層300T之表面(第2基板200側之面)，分別而言，接點部301與第2基板200之接點部201相接，接點部302與第2基板200之接點部202相接。接點部301、302電性連接於形成於半導體層300S之電路(例如，輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)。接點部301、302係由例如Cu(銅)及鋁(Al)等之金屬構成。例如，經由連接孔部H1而外部端子TA連接於輸入部510A，經由連接孔部H2而外部端子TB連接於輸出部510B。
此處，說明攝像裝置1之特徵。
一般而言，攝像裝置作為主要之構成，包含光電二極體及像素電路。此處，若增大光電二極體之面積，則光電轉換之結果所產生之電荷增加，其結果為像素信號之信/雜比(S/N比)改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。另一方面，若增大像素電路所包含之電晶體之尺寸(尤其是放大電晶體之尺寸)，則在像素電路產生之雜訊減少，其結果為，攝像信號之S/N比改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。
然而，在將光電二極體與像素電路設置於同一半導體基板之攝像裝置中，認為若在半導體基板之有限之面積中增大光電二極體之面積，則像素電路所具備之電晶體之尺寸變小。且，認為若增大像素電路所具備之電晶體之尺寸，則光電二極體之面積變小。
為了解決該等問題，例如，本實施形態之攝像裝置1利用複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊而配置之構造。藉此，在半導體基板之有限之面積中，可實現儘量增大光電二極體PD之面積，及儘量增大像素電路210所具備之電晶體之尺寸。藉此，可改善像素信號之S/N比，攝像裝置1輸出更良好之圖像資料(圖像資訊)。
在實現複數個像素541共有1個像素電路210，且將其與光電二極體PD重疊而配置之構造時，自複數個像素541各者之浮動擴散部FD延伸出連接於1個像素電路210之複數條配線。為了較大地確保形成像素電路210之半導體基板200之面積，而例如可將該等延伸之複數條配線之間相互連接，形成彙總為1條之連接配線。針對自VSS接點區域118延伸之複數條配線亦同樣地，可將延伸之複數條配線之間相互連接，形成彙總為1條之連接配線。
例如，認為若在形成像素電路210之半導體基板200中，形成將自複數個像素541各者之浮動擴散部FD延伸之複數條配線之間相互連接之連接配線，則形成像素電路210所包含之電晶體之面積變小。同樣地，認為若在形成像素電路210之半導體基板200，形成將自複數個像素541各者之VSS接點區域118延伸之複數條配線之間相互連接而彙總為1條之連接配線，則藉此，形成像素電路210所包含之電晶體之面積變小。
為了解決該等問題，例如本實施形態之攝像裝置1可具備複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊而配置之構造，且為在第1基板100設置有將前述複數個像素541各者之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將前述複數個像素541各者所具備之VSS接點區域118之間相互連接而彙總為1條之連接配線之構造。
此處，作為用於在第1基板100設置將前述複數個像素541各者之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將前述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1條之連接配線之製造方法，若利用上文所述之第2製造方法，則例如，可相應於第1基板100及第2基板200各者之構成，利用適切之製程進行製造，可製造高品質、高性能之攝像裝置。又，可以容易之製程形成第1基板100及第2基板200之連接配線。具體而言，在利用上述第2製造方法之情形下，於成為第1基板100與第2基板200之貼合邊界面之第1基板100之表面與第2基板200之表面，分別設置連接於浮動擴散部FD之電極及連接於VSS接點區域118之電極。進而，即便在將第1基板100與第2基板200貼合時，於設置於該等2個基板表面之電極間產生位置偏移，以增大形成於該等2個基板表面之電極，以使形成於該等2個基板表面之電極彼此接觸，而為較佳。此情形下，認為在攝像裝置1所具備之各像素之有限之面積之中難以配置上述電極。
為了解決在第1基板100與第2基板200之貼合邊界面需要較大之電極之問題，而例如本實施形態之攝像裝置1可利用上文所述之第1製造方法，作為複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊而配置之製造方法。藉此，容易實現形成於第1基板100及第2基板200各者之元件彼此之定位，而可製造高品質、高性能之攝像裝置。進而，可具備藉由利用該製造方法而產生之固有之構造。亦即，具備將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、及配線層200T依序積層之構造、換言之將第1基板100與第2基板200面對背地積層之構造，且具備自第2基板200之半導體層200S之表面側貫通半導體層200S與第1基板100之配線層100T而到達第1基板100之半導體層100S之表面之貫通電極120E、121E。
於在第1基板100設置有將前述複數個像素541各者之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將前述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1條之連接配線之構造中，若利用前述第1製造方法將該構造與第2基板200積層，而在第2基板200形成像素電路210，則在形成像素電路210所具備之主動元件時所需之加熱處理有可能對形成於第1基板100之上述連接配線造成影響。
因而，為了解決形成上述主動元件時之加熱處理對上述連接配線造成影響之問題，而本實施形態之攝像裝置1較理想為針對將前述複數個像素541各者之浮動擴散部FD彼此相互連接而彙總為1條之連接配線、及將前述複數個像素541各者之VSS接點區域118之間相互連接而彙總為1條之連接配線，使用耐熱性較高之導電材料。具體而言，耐熱性較高之導電材料可使用熔點較第2基板200之配線層200T所包含之配線材之至少一部分更高之材料。
如此，例如本實施形態之攝像裝置1藉由具備下述構造，即：(1)將第1基板100與第2基板200面對背地積層之構造(具體而言，將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、及配線層200T依序積層之構造)、(2)設置有自第2基板200之半導體層200S之表面側貫通半導體層200S及第1基板100之配線層100T而到達第1基板100之半導體層100S之表面之貫通電極120E、121E之構造、及(3)以耐熱性較高之導電材料形成將複數個像素541各者所具備之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將複數個像素541各者所具備之VSS接點區域118之間相互連接而彙總為1條之連接配線之構造，而可在不在第1基板100與第2基板200之界面具備較大之電極下，於第1基板100設置將複數個像素541各者所具備之浮動擴散部FD之間相互連接而彙總為1條之連接配線、及將複數個像素541各者所具備之VSS接點區域118之間相互連接而彙總為1條之連接配線。
[攝像裝置1之動作] 其次，利用圖13及圖14說明攝像裝置1之動作。圖13及圖14係在圖3中新增表示各信號之路徑之箭頭者。圖13係以箭頭表示自外部朝攝像裝置1輸入之輸入信號、與電源電位及基準電位之路徑者。圖14以箭頭表示自攝像裝置1朝外部輸出之像素信號之信號路徑。例如，經由輸入部510A朝攝像裝置1輸入之輸入信號(例如，像素時脈及同步信號)向第3基板300之列驅動部520傳送，且由列驅動部520製作列驅動信號。該列驅動信號經由接點部301、201給送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542，到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中之傳送閘極TG以外之驅動信號朝像素電路210輸入，而像素電路210所包含之各電晶體被驅動。傳送閘極TG之驅動信號經由貫通電極TGV朝第1基板100之傳送閘極TG1、TG2、TG3、TG4輸入，而像素541A、541B、541C、541D被驅動(圖13)。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部301、201給送至第2基板200，且經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位亦進一步經由貫通電極121E向第1基板100之像素541A、541B、541C、541D供給。另一方面，由第1基板100之像素541A、541B、541C、541D予以光電轉換之像素信號經由貫通電極120E就每一像素共有單元539給送至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部202、302給送至第3基板300。該像素信號在由第3基板300之行信號處理部550及圖像信號處理部560予以處理後，經由輸出部510B輸出至外部。
[效果] 在本實施形態中，像素541A、541B、541C、541D(像素共有單元539)與像素電路210設置於互不相同之基板(第1基板100及第2基板200)。藉此，與將像素541A、541B、541C、541D及像素電路210形成於同一基板之情形相比，可擴大像素541A、541B、541C、541D及像素電路210之面積。其結果為，可使藉由光電轉換而獲得之像素信號之量増大，且降低像素電路210之電晶體雜訊。藉此，可改善像素信號之信/雜比，攝像裝置1輸出更良好之像素資料(圖像資訊)。又，可實現攝像裝置1之微細化(換言之，像素尺寸之縮小及攝像裝置1之小型化)。攝像裝置1藉由像素尺寸之縮小，而可使每單位面積之像素數增加，從而可輸出高畫質之圖像。
又，在攝像裝置1中，第1基板100及第2基板200藉由設置於絕緣區域212之貫通電極120E、121E而相互電性連接。例如，亦可考量將第1基板100與第2基板200藉由墊電極彼此之接合而連接之方法、或藉由貫通半導體層之貫通配線(例如TSV(Thorough Si Via，穿矽導通孔))而連接之方法。與此方法相比，藉由在絕緣區域212設置貫通電極120E、121E，而可減小第1基板100及第2基板200之連接所需之面積。藉此，可縮小像素尺寸，使攝像裝置1進一步小型化。又，可藉由每一像素之面積之進一步微細化，而進一步提高解析度。在無需晶片尺寸之小型化時，可擴大像素541A、541B、541C、541D及像素電路210之形成區域。其結果為，可使藉由光電轉換而獲得之像素信號之量増大，且降低像素電路210所具備之電晶體之雜訊。藉此，可改善像素信號之信/雜比，攝像裝置1輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，像素電路210與行信號處理部550及圖像信號處理部560設置於互不相同之基板(第2基板200及第3基板300)。藉此，與將像素電路210與行信號處理部550及圖像信號處理部560形成於同一基板之情形相比，可擴大像素電路210之面積、及行信號處理部550及圖像信號處理部560之面積。藉此，可降低在行信號處理部550產生之雜訊，或可搭載較圖像信號處理部560更高級之圖像處理電路。因而，改善像素信號之信/雜比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，像素陣列部540設置於第1基板100及第2基板200，且行信號處理部550及圖像信號處理部560設置於第3基板300。又，將第2基板200與第3基板300連接之接點部201、202、301、302形成於像素陣列部540之上方。因而，接點部201、202、301、302可在不受來自像素陣列所具備之各種配線之佈局上之干涉下自由地佈局。藉此，針對第2基板200與第3基板300之電性連接，可使用接點部201、202、301、302。藉由使用接點部201、202、301、302，而例如，行信號處理部550及圖像信號處理部560之佈局自由度變高。藉此，可降低在行信號處理部550產生之雜訊，或可搭載較圖像信號處理部560更高級之圖像處理電路。因而，改善像素信號之信/雜比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便藉由每一像素之面積之微細化而相鄰之像素(像素541A、541B、541C、541D)之距離接近之情形下，亦可抑制在像素541A、541B、541C、541D之間之混色。藉此，可改善像素信號之信/雜比，攝像裝置1輸出更良好之像素資料(圖像資訊)。
又，在攝像裝置1中，就每一像素共有單元539設置有像素電路210。藉此，與在像素541A、541B、541C、541D各者設置有像素電路210之情形相比，可增大構成像素電路210之電晶體(放大電晶體AMP、重置電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域。例如，藉由增大放大電晶體AMP之形成區域，而可抑制雜訊。藉此，可改善像素信號之信/雜比，攝像裝置1輸出更良好之像素資料(圖像資訊)。
進而，在攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)電性連接之墊部120設置於第1基板100。藉此，與將此墊部120設置於第2基板200之情形相比，可減少將第1基板100與第2基板200連接之貫通電極(貫通電極120E)之數目。因而，可減小絕緣區域212，以充分之大小確保構成像素電路210之電晶體之形成區域(半導體層200S)。藉此，可降低像素電路210所具備之電晶體之雜訊，可改善像素信號之信/雜比，攝像裝置1輸出更良好之像素資料(圖像資訊)。
以下，說明上述實施形態之攝像裝置1之變化例。在以下之變化例中，對與上述實施形態共通之構成賦予同一符號而說明。
＜2.變化例1＞ 圖15～圖19係顯示上述實施形態之攝像裝置1之平面構成之一變化例者。圖15示意性顯示第2基板200之半導體層200S之表面附近之平面構成，且對應於上述實施形態所說明之圖8。圖16示意性顯示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，且對應於上述實施形態所說明之圖9。圖17顯示第1配線層W1及第2配線層W2之平面構成之一例，且對應於上述實施形態所說明之圖10。圖18顯示第2配線層W2及第3配線層W3之平面構成之一例，且對應於上述實施形態所說明之圖11。圖19顯示第3配線層W3及第4配線層W4之平面構成之一例，且對應於上述實施形態所說明之圖12。
在本變化例中，如圖16所示，第2基板200之在H方向排列之2個像素共有單元539中之一個(例如紙面右側)像素共有單元539之內部佈局成為使另一個(例如紙面左側)像素共有單元539之內部佈局僅在H方向反轉之構成。又，一個像素共有單元539之外形線與另一個像素共有單元539之外形線之間之V方向之偏移變得大於上述實施形態所說明之偏移(圖9)。如此，藉由增大V方向之偏移，而可減小另一個像素共有單元539之放大電晶體AMP、與連接於其之墊部120(在圖7所記載之V方向排列之2個像素共有單元539中之另一個(紙面下側)墊部120)之間之距離。藉由此佈局，而圖15～圖19所記載之攝像裝置1之變化例1可在並不使在H方向排列之2個像素共有單元539之平面佈局相互在V方向反轉下，將其面積設為與上述實施形態所說明之第2基板200之像素共有單元539之面積相同。此外，第1基板100之像素共有單元539之平面佈局與上述實施形態所說明之平面佈局(圖7A、圖7B)相同。因而，本變化例之攝像裝置1可獲得與上述實施形態所說明之攝像裝置1同樣之效果。第2基板200之像素共有單元539之配置並非係限定於上述實施形態及本變化例所說明之配置者。
＜3.變化例2＞ 圖20～圖25係顯示上述實施形態之攝像裝置1之平面構成之一變化例者。圖20示意性顯示第1基板100之平面構成，且對應於上述實施形態所說明之圖7A。圖21示意性顯示第2基板200之半導體層200S之表面附近之平面構成，且對應於上述實施形態所說明之圖8。圖22示意性顯示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，且對應於上述實施形態所說明之圖9。圖23顯示第1配線層W1及第2配線層W2之平面構成之一例，且對應於上述實施形態所說明之圖10。圖24顯示第2配線層W2及第3配線層W3之平面構成之一例，且對應於上述實施形態所說明之圖11。圖25顯示第3配線層W3及第4配線層W4之平面構成之一例，且對應於上述實施形態所說明之圖12。
在本變化例中，各像素電路210之外形具有大致正方形之平面形狀(圖21等)。在該方面上，本變化例之攝像裝置1之平面構成與上述實施形態所說明之攝像裝置1之平面構成不同。
例如，第1基板100之像素共有單元539與上述實施形態所說明者同樣地遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖20)。例如，在各個像素共有單元539中，一個像素行之像素541A及像素541C之傳送閘極TG1、TG3之水平部分TGb自與垂直部分TGa重疊之位置在H方向上在朝向像素共有單元539之中央部之方向(更具體而言，朝向像素541A、541C之外緣之方向、且朝向像素共有單元539之中央部之方向)延伸，另一像素行之像素541B及像素541D之傳送閘極TG2、TG4之水平部分TGb自與垂直部分TGa重疊之位置在H方向上在朝向像素共有單元539之外側之方向(更具體而言，朝向像素541B，541D之外緣之方向、且朝向像素共有單元539之外側之方向)延伸。連接於浮動擴散部FD之墊部120設置於像素共有單元539之中央部(像素共有單元539之H方向及V方向之中央部)，連接於VSS接點區域118之墊部121至少在H方向上(在圖20中於H方向及V方向上)設置於像素共有單元539之端部。
作為另一配置例，亦可考量將傳送閘極TG1、TG2、TG3、TG4之水平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施形態所說明者同樣地，半導體層200S容易被微細地分斷。因而，難以較大地形成像素電路210之電晶體。另一方面，若使傳送閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例般自與垂直部分TGa重疊之位置在H方向延伸，則可與上述實施形態所說明者同樣地，增大半導體層200S之寬度。具體而言，可將連接於傳送閘極TG1、TG3之貫通電極TGV1、TGV3之H方向之位置接近貫通電極120E之H方向之位置而配置，且可將連接於傳送閘極TG2、TG4之貫通電極TGV2、TGV4之H方向之位置接近貫通電極121E之H方向之位置而配置(圖22)。藉此，可與上述實施形態所說明者同樣地，增大在V方向延伸之半導體層200S之寬度(H方向之大小)。因而，可增大像素電路210之電晶體之尺寸、尤其是放大電晶體AMP之尺寸。其結果為，可改善像素信號之信/雜比，攝像裝置1輸出更良好之像素資料(圖像資訊)。
第2基板200之像素共有單元539例如與第1基板100之像素共有單元539之H方向及V方向之大小大致相同，例如遍及與大致2列×2行之像素區域對應之區域而設置。例如，在各像素電路210中，於在V方向延伸之1個半導體層200S在V方向排列配置選擇電晶體SEL及放大電晶體AMP，FD轉換增益切換電晶體FDG及重置電晶體RST於在V方向延伸之1個半導體層200S在V方向排列配置。設置有該選擇電晶體SEL及放大電晶體AMP之1個半導體層200S、與設置有FD轉換增益切換電晶體FDG及重置電晶體RST之1個半導體層200S介隔著絕緣區域212在H方向排列。該絕緣區域212在V方向延伸(圖21)。
此處，參照圖21及圖22說明第2基板200之像素共有單元539之外形。例如，圖20所示之第1基板100之像素共有單元539連接於設置於墊部120之H方向之一側(圖22之紙面左側)之放大電晶體AMP及選擇電晶體SEL、及設置於墊部120之H方向之另一側(圖22之紙面右側)之FD轉換增益切換電晶體FDG及重置電晶體RST。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重置電晶體RST之第2基板200之像素共有單元539之外形係由以下之4個外緣決定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之一端(圖22之紙面上側之端)之外緣。該第1外緣設置於該像素共有單元539所包含之放大電晶體AMP、與在該像素共有單元539之V方向之一側(圖22之紙面上側)相鄰之像素共有單元539所包含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向之中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之另一端(圖22之紙面下側之端)之外緣。該第2外緣設置於該像素共有單元539所包含之選擇電晶體SEL、與在該像素共有單元539之V方向之另一側(圖22之紙面下側)相鄰之像素共有單元539所包含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向之中央部。第3外緣係包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之另一端(圖22之紙面下側之端)之外緣。該第3外緣設置於該像素共有單元539所包含之FD轉換增益切換電晶體FDG、與在該像素共有單元539之V方向之另一側(圖22之紙面下側)相鄰之像素共有單元539所包含之重置電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重置電晶體RST之間之元件分離區域213之V方向之中央部。第4外緣係包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之一端(圖22之紙面上側之端)之外緣。該第4外緣設置於該像素共有單元539所包含之重置電晶體RST、與在該像素共有單元539之V方向之一側(圖22之紙面上側)相鄰之像素共有單元539所包含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重置電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)之V方向之中央部。
在包含此第1、第2、第3、第4外緣之第2基板200之像素共有單元539之外形中，相對於第1、第2外緣，第3、第4外緣朝V方向之一側偏移而配置(換言之朝V方向之一側偏移)。藉由利用此佈局，而可將放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極均儘量接近墊部120而配置。因而，減小連接其等之配線之面積，容易進行攝像裝置1之微細化。此外，VSS接點區域218設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S、與包含重置電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如，複數個像素電路210具有互為相同之配置。
具有此第2基板200之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。第2基板200之像素共有單元539之配置並非係限定於上述實施形態及本變化例所說明之配置者。
＜4.變化例3＞ 圖26～圖31係顯示上述實施形態之攝像裝置1之平面構成之一變化例者。圖26示意性顯示第1基板100之平面構成，且對應於上述實施形態所說明之圖7B。圖27示意性顯示第2基板200之半導體層200S之表面附近之平面構成，且對應於上述實施形態所說明之圖8。圖28示意性顯示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，且對應於上述實施形態所說明之圖9。圖29顯示第1配線層W1及第2配線層W2之平面構成之一例，且對應於上述實施形態所說明之圖10。圖30顯示第2配線層W2及第3配線層W3之平面構成之一例，且對應於上述實施形態所說明之圖11。圖31顯示第3配線層W3及第4配線層W4之平面構成之一例，且對應於上述實施形態所說明之圖12。
在本變化例中，第2基板200之半導體層200S在H方向(圖28)。亦即，大致對應於使上述圖21等所示之攝像裝置1之平面構成旋轉90度之構成。
例如，第1基板100之像素共有單元539與上述實施形態所說明者同樣地遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖26)。例如，在各個像素共有單元539中，一個像素列之像素541A及像素541B之傳送閘極TG1、TG2在V方向上朝向像素共有單元539之中央部延伸，另一像素列之像素541C及像素541D之傳送閘極TG3、TG4在V方向上朝像素共有單元539之外側方向延伸。連接於浮動擴散部FD之墊部120設置於像素共有單元539之中央部，連接於VSS接點區域118之墊部121至少在V方向上(在圖26中於V方向及H方向上)設置於像素共有單元539之端部。此時，傳送閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置靠近貫通電極120E之V方向之位置，傳送閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置靠近貫通電極121E之V方向之位置(圖28)。因而，基於與上述實施形態所說明者同樣之理由，可增大在H方向延伸之半導體層200S之寬度(V方向之大小)。因而，可增大放大電晶體AMP之尺寸，而可抑制雜訊。
在各個像素電路210中，選擇電晶體SEL及放大電晶體AMP在H方向排列配置，在與選擇電晶體SEL隔著絕緣區域212於V方向相鄰之位置配置重置電晶體RST(圖27)。FD轉換增益切換電晶體FDG與重置電晶體RST在H方向排列配置。VSS接點區域218呈島狀設置於絕緣區域212。例如，第3配線層W3在H方向延伸(圖30)，第4配線層W4在V方向延伸(圖31)。
具有此第2基板200之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。第2基板200之像素共有單元539之配置並非係限定於上述實施形態及本變化例所說明之配置者。例如，上述實施形態及變化例1所說明之半導體層200S可在H方向延伸。
＜5.變化例4＞ 圖32係示意性顯示上述實施形態之攝像裝置1之剖面構成之一變化例者。圖32對應於上述實施形態所說明之圖3。在本變化例中，攝像裝置1除具有接點部201、202、301、302以外，還在與像素陣列部540之中央部對向之位置具有接點部203、204、303、304。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
接點部203、204設置於第2基板200，露出於與第3基板300之接合面。接點部303、304設置於第3基板300，露出於與第2基板200之接合面。接點部203與接點部303相接，接點部204與接點部304相接。亦即，在該攝像裝置1中，第2基板200與第3基板300除藉由接點部201、202、301、302以外，還藉由接點部203、204、303、304而連接。
其次，利用圖33及圖34說明該攝像裝置1之動作。在圖33中以箭頭表示自外部朝攝像裝置1輸入之輸入信號、與電源電位及基準電位之路徑。在圖34中以箭頭表示自攝像裝置1朝外部輸出之像素信號之信號路徑。例如，經由輸入部510A朝攝像裝置1輸入之輸入信號向第3基板300之列驅動部520傳送，且由列驅動部520製作列驅動信號。該列驅動信號經由接點部303、203給送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542，到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中之傳送閘極TG以外之驅動信號朝像素電路210輸入，而像素電路210所包含之各電晶體被驅動。傳送閘極TG之驅動信號經由貫通電極TGV朝第1基板100之傳送閘極TG1、TG2、TG3、TG4輸入，而像素541A、541B、541C、541D被驅動。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部303、203給送至第2基板200，且經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位亦進一步經由貫通電極121E向第1基板100之像素541A、541B、541C、541D供給。另一方面，由第1基板100之像素541A、541B、541C、541D予以光電轉換之像素信號就每一像素共有單元539給送至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部204、304給送至第3基板300。該像素信號在由第3基板300之行信號處理部550及圖像信號處理部560予以處理後，經由輸出部510B輸出至外部。
具有此接點部203、204、303、304之攝像裝置1亦獲得上述實施形態所說明者同樣之效果。可相應於經由接點部303、304之配線之連接目的地、即第3基板300之電路等之設計，改變接點部之位置及數目等。
＜6.變化例5＞ 圖35係顯示上述實施形態之攝像裝置1之剖面構成之一變化例者。圖35對應於上述實施形態所說明之圖6。在本變化例中，於第1基板100設置有具有平面構造之傳送電晶體TR。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
該傳送電晶體TR僅藉由水平部分TGb構成傳送閘極TG。換言之，傳送閘極TG在不具有垂直部分TGa下與半導體層100S對向地設置。
具有此平面構造之傳送電晶體TR之攝像裝置1亦獲得與上述實施形態所說明者同樣之效果。進而，亦可認為藉由在第1基板100設置平面型傳送閘極TG，而與將縱型傳送閘極TG設置於第1基板100之情形相比，可將光電二極體PD形成至更靠近半導體層100S之表面之位置，藉此，使飽和信號量(Qs)增加。又，亦可認為在第1基板100形成平面型傳送閘極TG之方法，與在第1基板100形成縱型傳送閘極TG之方法相比，製造工序數更少，不易產生起因於製造工序之對光電二極體PD之不良影響。
＜7.變化例6＞ 圖36係顯示上述實施形態之攝像裝置1之像素電路之一變化例者。圖36對應於上述實施形態所說明之圖4。在本變化例中，就每一像素(像素541A)設置有像素電路210。亦即，像素電路210並非由複數個像素共有。在該方面上，本變化例之攝像裝置1與上述實施形態所說明之攝像裝置1不同。
本變化例之攝像裝置1在將像素541A與像素電路210設置於互不相同之基板(第1基板100及第2基板200)之方面，與上述實施形態所說明之攝像裝置1相同。因而，本變化例之攝像裝置1亦可獲得與上述實施形態所說明者同樣之效果。
＜8.變化例7＞ 圖37係顯示上述實施形態所說明之像素分離部117之平面構成之一變化例者。可在包圍像素541A、541B、541C、541D各者之像素分離部117設置間隙。亦即，可並非由被像素分離部117包圍像素541A、541B、541C、541D之全周。例如，像素分離部117之間隙可設置於墊部120、121附近(參照圖7B)。
雖然在上述實施形態中，說明了像素分離部117具有貫通半導體層100S之FTI構造例(參照圖6)，但像素分離部117可具有FTI構造以外之構成。例如，像素分離部117可並非設置為完全貫通半導體層100S，可具有所謂之DTI(Deep Trench Isolation，深溝渠隔離)構造。
＜9.實施形態2＞ ＜9.1 實施形態2所欲解決之問題＞ 必須相應於被攝體之攝影環境，將浮動擴散部FD之電容設為可變而切換轉換效率。因而，作為相應於攝影環境切換FD電容之方法，除像素內之浮動擴散部FD之電容器Cfd1以外，還將追加電容器Cfd2配置於像素內。而且，有在為較暗之被攝體之情形下將追加電容器Cfd2連接於浮動擴散部FD之方法。
圖38係顯示比較例之像素共有單元539X之構成之一例之等效電路圖。圖38所示之像素共通單元539X具有：第1基板100內之像素541X、及第2基板內之像素電路210X。像素541X例如具有4個光電二極體PD、4個傳送電晶體TR、及浮動擴散部FD內之電容器Cfd1。進而，像素541X具有追加電容器Cfd2、及FD傳送電晶體FDG。第2基板200內之像素電路210X例如具有：重置電晶體RST、放大電晶體AMP、選擇電晶體SEL、電源線(VDD)及垂直信號線(VSL)543。垂直信號線543將各像素電路210X、及配置於第3基板300之行信號處理部550電性連接。而且，行信號處理部550檢測出現於垂直信號線543之來自各像素電路210X之像素信號。
存在將像素541X內之傳送電晶體TR之汲極與像素電路210X內之放大電晶體AMP之閘極之間電性連接之成為浮動擴散部FD區域之像素共有單元539X內之FD配線FDL。FD配線FDL經由FD傳送電晶體FDG將追加電容器Cfd2電性連接。在FD傳送電晶體FDG之汲極電性連接追加電容器Cfd2，在FD傳送電晶體FDG之源極電性連接FD配線FDL。在拍攝較暗之被攝體之情形下，將FD傳送電晶體FDG之閘極設為導通，FD配線FDL除與電容器Cfd1電性連接以外，還與追加電容器Cfd2電性連接。相對於此，在拍攝較亮之被攝體之情形下，將FD傳送電晶體FDG之閘極設為關斷，將FD配線FDL與追加電容器Cfd2之間之電性連接遮斷。
即，在拍攝較暗之被攝體之情形下，藉由將FD傳送電晶體FDG之閘極設為導通，將追加電容器Cfd2對於FD配線FDL電性連接，而增大浮動擴散部FD之電容。相對於此，在拍攝較亮之被攝體之情形下，藉由將FD傳送電晶體FDG之閘極設為關斷，將FD配線FDL與追加電容器Cfd2之電性連接遮斷，而減小浮動擴散部FD之電容。
FD配線FDL相應於FD傳送電晶體FDG之切換控制，除與包含電容器Cfd1之浮動擴散部FD電性連接以外，還與追加電容器Cfd2電性連接。其結果為，藉由切換浮動擴散部FD之電容，而可切換電荷-電壓轉換效率。
然而，由於必須就第1基板100內之每一像素共有單元539配置FD傳送電晶體FDG及追加電容器Cfd2，而需要其份額之配置空間，不利於多像素化。
＜9.2 實施形態2之概要＞ 此處，攝像裝置具有：第1基板、第2基板、第3基板、及切換部。第1基板具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部。第2基板具有讀出基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路，且積層於前述第1基板。第3基板具有檢測前述像素電路所讀出之像素信號之處理電路，且積層於前述第2基板。切換部設置於可將前述浮動擴散部、與前述第1基板內之其他之像素之浮動擴散部電性連接之前述第2基板。
在攝像裝置中，可以切換部之切換控制，將像素之浮動擴散部、與其他之像素之浮動擴散部電性連接。其結果為，可在不增加追加電容器Cfd2下，藉由使用其他之像素之浮動擴散部，切換像素之浮動擴散部之電容，而切換電荷-電壓之轉換效率。而且，由於在第2基板而非在第1基板，設置切換部，故當然可對應於電荷-電壓之轉換效率，而且亦可對應於多像素化。
＜9.3 實施形態2-1之具體例＞ ＜9.3.1 實施形態2-1之構成＞ 圖39係顯示實施形態2-1之像素共有單元539之構成之一例的等效電路圖。攝像裝置1為將第1基板100、第2基板200、及第3基板300積層之3層構造。第1基板100具有進行光電轉換之複數個像素541。第2基板200具有讀出基於自像素541輸出之電荷之像素信號之像素電路210A。第3基板300具有對像素信號予以處理之處理電路。像素共有單元539具有像素541、及像素電路210A。像素541具有：4個光電二極體PD、傳送由各光電二極體PD轉換而成之電荷之4個傳送電晶體TR、及保持由傳送電晶體TR傳送之電荷之浮動擴散部FD。
像素電路210A例如具有：重置電晶體RST、放大電晶體AMP、選擇電晶體SEL、電源線(VDD)、及垂直信號線(VSL)543。重置電晶體RST將浮動擴散部FD之電位重置為特定之電位。放大電晶體AMP產生與由浮動擴散部FD保持之電荷之位準相應之電壓之信號，而作為像素信號。選擇電晶體SEL控制放大電晶體AMP之汲極與垂直信號線543之連接。第1基板之浮動擴散部FD以FD配線FDL與第2基板200之像素電路210內之放大電晶體AMP之閘極電性連接。
垂直信號線543將各像素電路210A、及配置於第3基板300之行信號處理部550電性連接。而且，行信號處理部550檢測自各像素電路210A出現於垂直信號線543之像素信號。
第2基板200具有可將第2FD配線FDL2連接於第1FD配線FDL1之FD傳送電晶體FDG1。第1FD配線FDL1係將像素541與對應於該像素541之第1像素電路210A1之間連接之配線。第2FD配線FDL2係將另一像素541與對應於另一像素541之第2像素電路210A2之間連接之配線。FD傳送電晶體FDG1將FD傳送電晶體FDG1之汲極電性連接於第1FD配線FDL1，將FD傳送電晶體FDG1之源極電性連接於第2FD配線FDL2。FD傳送電晶體FDG1例如稱為切換部。進而，FD傳送電晶體FDG1之閘極與列驅動部520電性連接。FD傳送電晶體FDG1之閘極導通區間，設為包含與選擇中之像素541之傳送電晶體TR之閘極導通區間重疊之傳送電晶體TR之導通區間前後之關斷區間之一部分者。
FD傳送電晶體FDG1在拍攝較亮之被攝體之情形下將閘極電壓關斷。FD傳送電晶體FDG1在閘極電壓關斷時，將第1FD配線FDL1與第2FD配線FDL2之間之電性連接遮斷。第1FD配線FDL1係將選擇中之像素541與第1像素電路210A1之間連接之配線。第2FD配線FDL2係將非選擇中之像素541與第2像素電路210A2之間連接之配線。其結果，選擇中之像素541之FD電容，成為電容器Cfd1之第1FD配線FDL1之量。
相對於此，FD傳送電晶體FDG1在拍攝較暗之被攝體之情形下將閘極電壓設為導通。FD傳送電晶體FDG1在閘極電壓導通時，將第1FD配線FDL1與第2FD配線FDL2之間電性連接。其結果，FD電容除包含選擇中之像素541內之電容器Cfd之第1FD配線FDL1之量以外，還追加非選擇中之像素541內之電容器Cfd1之電容。與FD傳送電晶體FDG1之關斷時之浮動擴散部FD之電容比較，由於亦追加非選擇中之像素541內之電容器Cfd1之電容，故選擇中之像素541之FD電容變大。即，可以FD傳送電晶體FDG1之切換控制，來切換選擇中之像素541之FD電容，而切換電荷-電壓之轉換效率。
＜9.3.2 實施形態2-1之作用、效果＞ 在實施形態2-1之攝像裝置1中，將可將選擇中之像素541之第1FD配線FDL1與非選擇中之像素541之第2FD配線FDL2之間電性連接之FD傳送電晶體FDG1，配置於第2基板200。進而，攝像裝置1藉由對FD傳送電晶體FDG1進行切換控制，而可將選擇中之第1FD配線FDL1之FD電容設為可變。其結果，可在不增大第1基板100之配置面積下，藉由相應於攝影環境切換FD電容，來切換電荷-電壓之轉換效率。即，與圖38所示之比較例相比，由於在第1基板100無需每一像素共有單元539之電容器Cfd2及FD傳送電晶體FDG，故亦可有助於多像素化。
＜9.4 實施形態2之變化例＞ 選擇中之像素541例如例示在配置於列方向之1個至複數個像素541內之以列單位選擇之像素541。然而，非選擇中之像素541只要為選擇中之像素541以外之像素541即可，可適宜地變更。
選擇中之像素541雖然例示以列單位選擇之像素541，但例如可為在配置於行方向之1個至複數個像素541內之以列單位選擇之像素541，可適宜地變更。此情形下，非選擇中之像素541只要為選擇中之像素541以外之像素541即可，可適宜地變更。
像素541例如雖然設為包含2×2之總計4個光電二極體PD之構成，但並非係限定於4個者，光電二極體PD只要為1個以上，即可適宜地變更。
FD傳送電晶體FDG1例示將非選擇中之單一之像素541之第2FD配線FDL2電性連接於選擇中之像素541之第1FD配線FDL1之情形。然而，並非係限定於單一之像素541之第2FD配線FDL2者，可將非選擇中之複數個像素541之第2FD配線FDL2電性連接於選擇中之像素541之第1FD配線FDL1。
FD傳送電晶體FDG1雖然例示配置於第2基板200之情形，但可配置於第3基板300，且可適宜地變更。
＜10.實施形態3＞ ＜10.1 實施形態3所欲解決之問題＞ 圖40係顯示比較例之像素共有單元539Y之構成之一例的等效電路圖。像素共有單元539Y具有像素541Y、及像素電路210Y。各像素電路210Y內之選擇電晶體SEL與連接於配置於第3基板300之行信號處理部550之垂直信號線543電性連接。像素電路210Y內之選擇電晶體SEL之汲極與該像素電路210Y內之放大電晶體AMP之源極電性連接，選擇電晶體SEL之源極與垂直信號線543電性連接。與選擇中之像素541Y對應之像素電路210Y將選擇電晶體SEL設為導通，而將像素信號傳送至行信號處理部550。此時，與非選擇中之像素541Y對應之像素電路210Y將選擇電晶體SEL設為關斷。
像素電路210Y使選擇中之像素541之像素信號出現於垂直信號線543。行信號處理部550讀出出現於垂直信號線543之像素信號。此時，垂直信號線543上之像素信號出現之信號路徑P之串聯電阻、與將信號路徑P以外之垂直信號線543之寄生電容、與連接於垂直信號線543之關斷中之選擇電晶體SEL之邊緣電容合計而成之寄生電容產生影響。其結果為，產生信號路徑P上之VSL波形失真。信號路徑P上之VSL波形失真亦成為使最終的輸出圖像之圖框率降低之要因。因而，雖然為了改善VSL波形失真，而亦考量增加行信號處理部550之LM(Load MOS，負載MOS)電流，但成為消耗電力增加之要因。
＜10.2 實施形態3之概要＞ 此處，攝像裝置具有：第1基板、第2基板、第3基板、及切換部。第1基板具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部。第2基板具有：基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路、自各像素電路讀出之像素信號出現之讀出配線，且積層於前述第1基板。第3基板具有檢測自前述像素電路出現於前述讀出配線之像素信號之處理電路，且積層於前述第2基板。切換部設置於前述第2基板之前述讀出配線上，將前述像素電路與前述處理電路之間之電性連接遮斷。
在攝像裝置中，使將像素電路與處理電路之間之電性連接遮斷之切換部設置於第2基板之讀出配線上。其結果為，例如，藉由降低信號路徑以外之讀出配線之寄生電容、及連接於信號路徑以外之讀出配線之選擇電晶體之寄生電容之影響，而可降低信號路徑上之讀出配線之波形失真。
＜10.3 實施形態3-1之具體例＞ ＜10.3.1 實施形態3-1之構成＞ 圖41係顯示實施形態3-1個像素共有單元539之構成之一例的等效電路圖。攝像裝置1為將第1基板100、第2基板200、及第3基板300積層之構造。第1基板100具有進行光電轉換之複數個像素541。第2基板200具有讀出基於自像素541輸出之電荷之像素信號之像素電路210B。第3基板300具有檢測像素信號之行信號處理部550等之處理電路。像素共有單元539具有像素541、及像素電路210B。
像素541具有：4個光電二極體PD、傳送由各光電二極體PD轉換而成之電荷之4個傳送電晶體TR、及保持由傳送電晶體TR傳送之電荷之浮動擴散部FD。
像素電路210B例如具有：重置電晶體RST、放大電晶體AMP、選擇電晶體SEL、電源線(VDD)、及垂直信號線(VSL)543。重置電晶體RST將浮動擴散部FD之電位重置為特定之電位。放大電晶體AMP產生與由浮動擴散部FD保持之電荷之位準相應之電壓之信號，而作為像素信號。選擇電晶體SEL控制放大電晶體AMP之汲極與垂直信號線543之連接。第1基板100之浮動擴散部FD以FD配線FDL與第2基板200之像素電路210B內之放大電晶體AMP之閘極電性連接。
垂直信號線543將各像素電路210B、及配置於第3基板300之處理電路內之行信號處理部550電性連接。而且，行信號處理部550檢測自各像素電路210B出現於垂直信號線543之像素信號。此外，垂直信號線543亦稱為讀出配線。
各像素電路210B內之選擇電晶體SEL與連接於配置於第3基板300之行信號處理部550之垂直信號線543電性連接。像素電路210B內之選擇電晶體SEL之汲極與該像素電路210B內之放大電晶體AMP之源極電性連接，選擇電晶體SEL之源極與垂直信號線543電性連接。
在圖41中顯示與第2選擇電晶體SEL2之導通時相關之垂直信號線543上之垂直信號線開關SW之切換動作之一例。垂直信號線開關SW亦稱為切換部。此外，為便於說明，而垂直信號線543與第1選擇電晶體SEL1、第2選擇電晶體SEL2、第3選擇電晶體SEL3、及第4選擇電晶體SEL4電性連接。第1選擇電晶體SEL1為第1像素電路210B1內之選擇電晶體SEL，第2選擇電晶體SEL2為第2像素電路210B2內之選擇電晶體SEL。第3選擇電晶體SEL3為第3像素電路210B3內之選擇電晶體SEL，第4選擇電晶體SEL4為第4像素電路210B4內之選擇電晶體SEL。在將各像素電路210B之選擇電晶體SEL與行信號處理部550連接之垂直信號線543上，配置有複數個垂直信號線開關SW。此外，垂直信號線開關SW可以特定之間隔配置於垂直信號線543上，且可適宜地變更。
垂直信號線開關SW例如設為常開之SW，可使用與選擇電晶體SEL相同之電晶體，且可適宜地變更。供像素信號自像素電路210B流動至行信號處理部550之垂直信號線543之信號路徑P上之垂直信號線開關SW為導通之狀態。又，將配置於信號路徑P以外之垂直信號線543之垂直信號線開關SW內之最靠近行信號處理部550之垂直信號線開關SW、亦即將信號路徑P與信號路徑P以外之垂直信號線543電性連接之垂直信號線開關SW設為關斷。
垂直信號線開關SW例如具有第1垂直信號線開關SW1、及第2垂直信號線開關SW2。第1垂直信號線開關SW1將垂直信號線543上之第1選擇電晶體SEL1與垂直信號線543之上游之間之電性連接遮斷。第2垂直信號線開關SW2將垂直信號線543上之第2選擇電晶體SEL2與第3選擇電晶體SEL3之間之電性連接遮斷。
此外，為便於說明，例如，例示配置第1像素電路210B1～第4像素電路210B4而作為像素電路210B，配置第1選擇電晶體SEL1～第4選擇電晶體SEL4而作為選擇電晶體SEL之情形。進而，例示配置第1垂直信號線開關SW1及第2垂直信號線開關SW2，而作為垂直信號線開關SW之情形。然而，像素電路210B、選擇電晶體SEL及垂直信號線開關SW之數目並非係限定於此者，可適宜地變更。
第1像素電路210B1之第1選擇電晶體SEL1之汲極與第1像素電路210B1內之放大電晶體AMP之源極電性連接，第1選擇電晶體SEL1之源極與垂直信號線543電性連接。第2像素電路210B2之第2選擇電晶體SEL2之汲極與第2像素電路210B2內之放大電晶體AMP之源極電性連接，第2選擇電晶體SEL2之源極與垂直信號線543電性連接。第3像素電路210B3之第3選擇電晶體SEL3之汲極與第3像素電路210B3之放大電晶體AMP之源極電性連接，第3選擇電晶體SEL3之源極與垂直信號線543電性連接。第4像素電路210B4之第4選擇電晶體SEL4之汲極與第4像素電路內210B4之放大電晶體AMP之源極電性連接，第4選擇電晶體SEL4之源極與垂直信號線543電性連接。
例如，在與選擇中之像素541對應之第2像素電路210B2如圖41所示般，將第2選擇電晶體SEL2設為導通之情形下，出現自第2選擇電晶體SEL2至行信號處理部550之像素信號之垂直信號線543成為信號路徑P。此時，使將信號路徑P與信號路徑P以外之垂直信號線543電性連接之第1垂直信號線開關SW1設為關斷。即，第1垂直信號線開關SW1變為關斷，第2垂直信號線開關SW2變為導通。其結果為，信號路徑P可降低信號路徑P以外之垂直信號線543之內之第1垂直信號線開關SW1以後之垂直信號線543之寄生電容及選擇電晶體SEL之寄生電容等之影響。
圖42係顯示垂直信號線543上之垂直信號線開關SW之切換動作之一例(第3選擇電晶體SEL3之導通)之說明圖。在與選擇中之像素541對應之第3像素電路210B3如圖42所示般將第3選擇電晶體SEL3設為導通時，出現自第3選擇電晶體SEL3至行信號處理部550之像素信號之垂直信號線543成為信號路徑P。此時，使將信號路徑P與信號路徑P以外之垂直信號線543電性連接之第2垂直信號線開關SW2設為關斷。即，第1垂直信號線開關SW1變為導通，第2垂直信號線開關SW2變為關斷。其結果為，信號路徑P可降低信號路徑P以外之垂直信號線543內之第2垂直信號線開關SW2以後之垂直信號線543之寄生電容、及第1選擇電晶體SEL1及第2選擇電晶體SEL2之寄生電容之影響。
將第3選擇電晶體SEL3設為導通時之信號路徑P與將第2選擇電晶體SEL2設為導通時之信號路徑P相比，可降低寄生電容之影響。例如，可降低信號路徑P以外之垂直信號線543之寄生電容、垂直信號線543之與相鄰配線之寄生電容、矽基板之寄生電容等之影響。又，可降低將連接於垂直信號線543之關斷中之複數個選擇電晶體SEL之邊緣電容(尤其是選擇電晶體SEL1及SEL2之閘極邊緣電容)合計而成之寄生電容等之影響。
＜10.3.2 實施形態3-1之作用、效果＞ 在實施形態3-1之攝像裝置1中，使將自選擇中之像素541之像素電路210B至行信號處理部550之垂直信號線543上之信號路徑P、與信號路徑P以外之垂直信號線543電性連接之垂直信號線開關SW設為關斷。其結果為，藉由降低信號路徑P以外之垂直信號線543內之第1垂直信號線開關SW1以後之垂直信號線543之寄生電容及選擇電晶體SEL之寄生電容等之影響，而可降低信號路徑P上之VSL波形失真。
在區分使用與將垂直信號線543上之複數個垂直信號線開關SW中之垂直信號線開關SW設為關斷之部位相應之最佳驅動模式，讀出最遠離行信號處理部550之像素電路210B之像素信號之情形下，對行信號處理部550應用LM電流。其結果為，在讀出靠近行信號處理部550之像素電路210A之像素信號之情形下，可降低VSL波形失真。而且，可謀求縮短驅動脈衝、或降低LM電流之消耗。
藉由使用與垂直信號線開關SW之關斷對應之複數個驅動模式，而可謀求最終的輸出圖像之圖框率提高。又，藉由應用與各垂直信號線開關SW之關斷對應之複數個LM電流設定，而可降低耗電。
在靠近行信號處理部550之像素電路210B之讀出時，藉由垂直信號線開關SW而垂直信號線543之寄生電容降低，藉此信號路徑P上之VSL波形失真可改善。藉由應用削減與該改善量相當之LM電流量之設定，而可削減讀出時所需之總電流量。
圖43係顯示像素電路210B之動作之一例之時序圖。隨著像素電路210B靠近行信號處理部550，而可減小垂直信號線543之電容，可使整定期間縮短化。如圖43所示，例如，可使重置電晶體RST之重置脈衝剛為高位準後之垂直信號線電壓(VSL電壓)之整定期間如虛線般縮短化。又，可使傳送電晶體TR之傳送脈衝之剛為高位準後之垂直信號線電壓(VSL電壓)之整定期間如虛線般縮短化。藉由將驅動模式切換為整定期間較短之模式，而可謀求圖框率提高、或LM電流之省電力化。
此外，垂直信號線開關SW較理想為使用低導通電阻、且低寄生電容之電晶體。例如，在作為垂直信號線開關SW，沿用選擇電晶體SEL之構造之情形下，設為將垂直信號線開關SW之電晶體在寄生電容對VSL波形不造成影響之範圍內並聯連接複數個之構成。其結果為，可擴大時效閘極長，而謀求垂直信號線開關SW之導通電阻之降低。
在實施形態3-1之攝像裝置1中，例示在垂直信號線543上配置複數個垂直信號線開關SW之情形。然而，配置於垂直信號線543上之垂直信號線開關SW之數目過多。例如，在將與電性連接於垂直信號線543上之選擇電晶體SEL相同數目之垂直信號線開關SW電性連接於垂直信號線543上之情形下，垂直信號線開關SW本身之SW電容與SW電阻成為信號路徑上之VSL波形失真之要因。因而，必須適宜地調整配置於垂直信號線543上之垂直信號線開關SW之數目。
＜10.4 實施形態3-2之具體例＞ ＜10.4.1 實施形態3-2之構成＞ 圖44係顯示垂直信號線543上之垂直信號線開關SW之切換動作之一例(第2選擇電晶體SEL2及第3選擇電晶體SEL3之導通)的說明圖。此外，為便於說明，藉由對與實施形態3-1相同之構成賦予同一符號，而省略該重複之構成及動作之說明。
在實施形態3-2之攝像裝置1中，以配置於1條垂直信號線543之兩側之行信號處理部550檢測來自各像素電路210B之像素信號。第3基板300具有複數個行信號處理部550、例如第1行信號處理部5501、及第2行信號處理部5502。在1條垂直信號線543之一端連接第1行信號處理部5501，在垂直信號線543之另一端連接第2行信號處理部5502。
此外，為便於說明，例如，例示配置第1像素電路210B1～第5像素電路210B5而作為像素電路210B，配置第1選擇電晶體SEL1～第5選擇電晶體SEL5而作為選擇電晶體SEL之情形。又，例示配置第1垂直信號線開關SW1～第3垂直信號線開關SW3，而作為垂直信號線開關SW之情形。然而，像素電路210B、選擇電晶體SEL及垂直信號線開關SW之數目並非係限定於此者，可適宜地變更。
各像素電路210A與連接於第1行信號處理部5501及第2行信號處理部5502之垂直信號線543電性連接。第1像素電路210B1之第1選擇電晶體SEL1之汲極與第1像素電路210B1內之放大電晶體AMP之源極電性連接，第1選擇電晶體SEL1之源極與垂直信號線543電性連接。第2像素電路210B2之第2選擇電晶體SEL2之汲極與第2像素電路210B2內之放大電晶體AMP之源極連接，第2選擇電晶體SEL之源極與垂直信號線543電性連接。第3像素電路210B3之第3選擇電晶體SEL3之汲極與第3像素電路210B3內之放大電晶體AMP之源極電性連接，第3選擇電晶體SEL3之源極與垂直信號線543電性連接。第4像素電路210B4之第4選擇電晶體SEL4之汲極與第4像素電路210B4內之放大電晶體AMP之源極電性連接，第4選擇電晶體SEL4之源極與垂直信號線543電性連接。第5像素電路210B5之第5選擇電晶體SEL5之汲極與第5像素電路210B5內之放大電晶體AMP之源極電性連接，第5選擇電晶體SEL5之源極與垂直信號線543電性連接。
在將各像素電路210B之選擇電晶體SEL與行信號處理部550電性連接之垂直信號線543上配置有複數個垂直信號線開關SW。此外，垂直信號線開關SW可以特定之間隔配置於垂直信號線543上，且可適宜地變更。垂直信號線開關SW為常開之SW。出現自像素電路210B至行信號處理部550之像素信號之垂直信號線543之信號路徑P上之垂直信號線開關SW設為導通之狀態。又，將配置於信號路徑P以外之垂直信號線543之垂直信號線開關SW內之將信號路徑P與信號路徑P以外之垂直信號線543連接之垂直信號線開關SW設為關斷。配置信號路徑P以外之垂直信號線543之垂直信號線開關SW內之最靠近與讀出為相反側之行信號處理部550之垂直信號線開關SW變為關斷。
在第1選擇電晶體SEL1與第2選擇電晶體SEL2之間之垂直信號線543上配置第1垂直信號線開關SW1。在第2選擇電晶體SEL2與第3選擇電晶體SEL3之間之垂直信號線543上配置第2垂直信號線開關SW2。在第3選擇電晶體SEL3與第4選擇電晶體SEL4之間之垂直信號線543上配置第3垂直信號線開關SW3。
像素電路210B相應於選擇之像素541之位置，而將像素電路210B內之選擇電晶體SEL設為導通。例如，將第2像素電路210B2之第2選擇電晶體SEL2及第3像素電路210B3之第3選擇電晶體SEL3設為導通。此情形下，自第2選擇電晶體SEL2至第1行信號處理部5501之垂直信號線543成為第1信號路徑P1，自第3選擇電晶體SEL3至第2行信號處理部5502之垂直信號線543成為第2信號路徑P2。此時，為了將第1信號路徑P1與第1信號路徑P1以外之垂直信號線543之間之連接遮斷，且將第2信號路徑P2與第2信號路徑P2以外之垂直信號線543之間之連接遮斷，而將第2垂直信號線開關SW2設為關斷。即，第1垂直信號線開關SW1變為導通，第2垂直信號線開關SW2變為關斷，第3垂直信號線開關SW3變為導通。
其結果為，第1信號路徑P1可降低第1信號路徑P1以外之垂直信號線543內之第2垂直信號線開關SW2以後之第2行信號處理部5502側之垂直信號線543之寄生電容之影響。且，可降低第3選擇電晶體SEL3～第5選擇電晶體SEL5之寄生電容等之影響。第2信號路徑P2可降低第2信號路徑P2以外之垂直信號線543內之第2垂直信號線開關SW2以後之第1行信號處理部5501側之垂直信號線543之寄生電容之影響。且，可降低第1選擇電晶體SEL1及第2選擇電晶體SEL52之寄生電容等之影響。
圖45係顯示垂直信號線543上之垂直信號線開關SW之切換動作之一例(第1選擇電晶體SEL1及第4選擇電晶體SEL4之導通)的說明圖。例如，將第1像素電路210B1之第1選擇電晶體SEL1及第4像素電路210B4之第4選擇電晶體SEL4設為導通。此情形下，自第1選擇電晶體SEL1至第1行信號處理部5501之垂直信號線543成為第1信號路徑P1，自第4選擇電晶體SEL4至第2行信號處理部5502之垂直信號線543成為第2信號路徑P2。此時，使將第1信號路徑P1與第1信號路徑P1以外之垂直信號線543電性連接之第1垂直信號線開關SW1設為關斷。進而，使將第2信號路徑P2與第2信號路徑P2以外之垂直信號線543電性連接之第3垂直信號線開關SW3設為關斷。即，第1垂直信號線開關SW1變為關斷，第2垂直信號線開關SW2變為導通，第3垂直信號線開關SW3變為關斷。此外，雖然為便於說明，第2垂直信號線開關SW2設為導通，但可設為關斷，且可適宜地變更。
其結果為，第1信號路徑P1可降低第1信號路徑P1以外之垂直信號線543內之第1垂直信號線開關SW1以後之第2行信號處理部5502側之垂直信號線543之寄生電容之影響。進而，可降低第2選擇電晶體SEL2～第5選擇電晶體SEL5之寄生電容等之影響。第2信號路徑P2可降低第2信號路徑P2以外之垂直信號線543內之第3垂直信號線開關SW3以後之第1行信號處理部5501側之垂直信號線543之寄生電容之影響。進而，可降低第1選擇電晶體SEL1～第3選擇電晶體SEL3之寄生電容等之影響。
＜10.4.2 實施形態3-2之作用、效果＞ 在實施形態3-2之攝像裝置1中，經由垂直信號線543上之第1信號路徑P1以第1行信號處理部5501檢測來自像素電路210B之像素信號。進而，攝像裝置1經由垂直信號線543上之第2信號路徑P2以第2行信號處理部5502檢測來自另一像素電路210B之像素信號。與第1行信號處理部5501連接之第1信號路徑P1使將第1信號路徑P1與第1信號路徑P1以外之垂直信號線543連接之垂直信號線開關SW設為關斷。其結果為，可降低該垂直信號線開關SW以後之第1行信號處理部5501側之垂直信號線543之寄生電容及選擇電晶體SEL之寄生電容等之影響。而且，可降低第1信號路徑P1上之VSL波形失真。
又，與第2行信號處理部5502連接之第2信號路徑P2使將第2信號路徑P2與第2信號路徑P2以外之垂直信號線543連接之垂直信號線開關SW設為關斷。其結果為，可降低該垂直信號線開關SW以後之第2行信號處理部5502側之垂直信號線543之寄生電容及選擇電晶體SEL之寄生電容等之影響。而且，可降低第2信號路徑P2上之VSL波形失真。
而且，在區分使用與將垂直信號線543上之複數個垂直信號線開關SW中之垂直信號線開關SW設為關斷之部位相應之最佳驅動，讀出最遠離行信號處理部550之像素電路210A之像素信號之情形下，應用LM電流。其結果為，在讀出靠近行信號處理部550之像素電路210A之像素信號之情形下可降低VSL波形失真，可謀求縮短驅動脈衝、或降低LM電流之消耗。
此外，雖然為了便於說明，例示實施例2之垂直信號線開關SW設為常開之SW之N型MOS(Metal-Oxide-Semiconductor，金屬氧化物半導體)電晶體，但並不限定於此，可為P型MOS電晶體，且可適宜地變更。
＜10.5 實施形態3-3之具體例＞ ＜10.5.1 實施形態3-3之構成＞ 圖46係顯示實施形態3-3之像素電路210B內之選擇電晶體SEL及行信號處理部550之構成之一例的等效電路圖。此外，藉由對與實施形態3-1相同之構成賦予同一符號，而省略該重複之構成及動作之說明。
在實施形態3-3之攝像裝置1中，將複數個行信號處理部550配置於第3基板300，使將像素電路210B與行信號處理部550之間電性連接之垂直信號線543就每一行信號處理部550並列配置於第2基板200。各行信號處理部550可在連接之每一垂直信號線543自像素電路210B同時讀出像素信號。
第3基板300具有複數個行信號處理部550、例如第1行信號處理部5501～第3行信號處理部5503。第2基板200具有複數個像素電路210B、例如第1像素電路210B1～第6像素電路210B6。進而，第2基板200具有複數條垂直信號線543、例如第1垂直信號線5431～第3垂直信號線5433。第1垂直信號線5431與第1選擇電晶體SEL1及第4選擇電晶體SEL4電性連接。第2垂直信號線5432與第2選擇電晶體SEL2及第5選擇電晶體SEL5電性連接。第3垂直信號線5433與第3選擇電晶體SEL3及第6選擇電晶體SEL6電性連接。第1垂直信號線5431、第2垂直信號線5432及第3垂直信號線5433之與每一垂直信號線543連接之選擇電晶體SEL之連接個數相同、且配線長亦相同。因而，就每一垂直信號線543，垂直信號線543之寄生電容及寄生抵抗亦同等。
第1像素電路210B1之第1選擇電晶體SEL1之汲極與第1像素電路210B1內之放大電晶體AMP之源極電性連接，第1選擇電晶體SEL1之源極與第1垂直信號線5431電性連接。第4像素電路210B4之第4選擇電晶體SEL4之汲極與第4像素電路210B4內之放大電晶體AMP之源極電性連接，第4選擇電晶體SEL4之源極與第1垂直信號線5431電性連接。此外，第1垂直信號線5431與第1行信號處理部5501電性連接。
第2像素電路210B2之第2選擇電晶體SEL2之汲極與第2像素電路210B2內之放大電晶體AMP之源極電性連接，第2選擇電晶體SEL2之源極與第2垂直信號線5432電性連接。第5像素電路210B5之第5選擇電晶體SEL5之汲極與第5像素電路210B5內之放大電晶體AMP之源極電性連接，第5選擇電晶體SEL5之源極與第2垂直信號線5432電性連接。此外，第2垂直信號線5432與第2行信號處理部5502電性連接。
第3像素電路210B3之第3選擇電晶體SEL3之汲極與第3像素電路210B3內之放大電晶體AMP之源極電性連接，第3選擇電晶體SEL3之源極與第3垂直信號線5433電性連接。第6像素電路210B6之第6選擇電晶體SEL6之汲極與第6像素電路210B6內之放大電晶體AMP之源極電性連接，第6選擇電晶體SEL6之源極與第3垂直信號線5433電性連接。此外，第3垂直信號線5433與第3行信號處理部5503電性連接。
第1像素電路210B1例如在將第1選擇電晶體SEL1設為導通之情形下，使來自第1選擇電晶體SEL1之像素信號出現於第1垂直信號線5431。第1行信號處理部5501檢測出現於第1垂直信號線5431之像素信號。又，第2像素電路210B2例如在將第2選擇電晶體SEL2設為導通之情形下，使來自第2選擇電晶體SEL2之像素信號出現於第2垂直信號線5432。第2行信號處理部5502檢測出現於第2垂直信號線5432之像素信號。又，第3像素電路210B3例如在將第3選擇電晶體SEL3設為導通之情形下，使來自第3選擇電晶體SEL3之像素信號出現於第3垂直信號線5433。第3行信號處理部5503檢測出現於第3垂直信號線5433之像素信號。即，各行信號處理部550可使用3條垂直信號線543同時檢測3個像素電路210B之像素信號。
＜10.5.2 實施形態3-3之作用、效果＞ 在實施形態3-3之攝像裝置1中，由於各垂直信號線543將連接之像素電路210B之選擇電晶體SEL均等地分割配置，故將選擇電晶體SEL與行信號處理部550連接之信號路徑P之寄生電容值成為同等。其結果為，無須使用複數個不同之驅動模式。而且，由於各行信號處理部550可經由垂直信號線543同時檢測來自像素電路210B之像素信號，故謀求輸出圖像之圖框率提高。而且，無需相應於讀出像素之位置之複數個LM電流之應用。
在攝像裝置1中，藉由以有效利用3層構造之第2基板200之佈局邊際之應用並行設置複數條垂直信號線543之電路構成，同時讀出複數個像素信號，而可謀求圖框率提高。
此外，雖然在實施形態3-3中，例示例如將3條垂直信號線543並行設置之情形，但並不限定於3條，可相應於行信號處理部550之數目，增加垂直信號線543之條數，且可適宜地變更。
此外，在本發明之實施形態及變化例中，作為形成上述之各層、各膜、各元件等之方法，可舉出例如物理汽相沈積(PVD法)及CVD法等。作為PVD法，可舉出：利用電阻加熱或高頻加熱之真空蒸鍍法、EB(電子束)蒸鍍法、各種濺射法(磁控濺射法、RF-DC耦合型偏壓濺射法、ECR(Electron Cyclotron Resonance，電子迴旋加速器共振)濺射法、對向靶濺射法、高頻濺射法等)、離子電鍍法、雷射剝蝕法、分子束磊晶(Molecular Beam Epitaxy；MBE)法、雷射轉印法等。又，作為CVD法可舉出：電漿CVD法、熱CVD法、有機金屬(Metal Organic；MO)CVD法、光CVD法等。再者，作為其他方法，可舉出：電鍍法或無電鍍法、旋轉塗佈法；浸漬法；澆注法；微觸印刷法；液滴澆注法；絲網印刷法或噴墨印刷法、膠印印刷法、凹版印刷、柔版印刷法等各種印刷法；壓印法；噴塗法；以及氣刀塗佈機法、刮刀塗佈機法、桿式塗佈機法、刀式塗佈法、壓擠塗佈機法、逆輥塗佈機法、傳送輥塗佈機法、凹版塗佈法、吻合塗佈機法、澆注塗佈機法、噴霧塗佈機法、狹縫塗佈機法、壓延塗佈機法等各種塗佈法。又，作為，各層之圖案化法，可舉出：陰影遮罩、雷射轉印、光微影術等化學性蝕刻、及利用紫外線或雷射等進行之物理性蝕刻等。此外，作為平坦化技術，可舉出CMP法、雷射平坦化法、回流法等。亦即，本發明之實施形態及變化例之固體攝像裝置1可利用已有半導體裝置之製造工序，容易且低成本地進行製造。
又，關於第2基板200，雖然例示能夠構成讀出電路之放大電晶體AMP、重置電晶體RST、選擇電晶體SEL形成於相同之半導體基板之例，但可至少將1個電晶體形成於半導體基板，將其餘之電晶體形成於與半導體基板及第1半導體基板不同之第2半導體基板。第2半導體基板雖未圖示，但例如，在半導體基板上形成絕緣層、連接部、連接配線，進而將第2半導體基板積層。新的半導體基板可積層於層間絕緣膜之與積層於第1半導體基板之面為相反側之面，而形成所期望之電晶體。作為一例，可在半導體基板形成放大電晶體AMP，將重置電晶體RST及/或選擇電晶體SEL形成於第2半導體基板。
又，可設置複數個新的半導體基板，且在各者設置所期望之讀出電路之電晶體。作為一例，可在半導體基板形成放大電晶體AMP。進而，若在半導體基板積層絕緣層、連接部、連接配線，進而積層第2半導體基板，則可在第2半導體基板形成重置電晶體RST。若在第2半導體基板積層絕緣層、連接部、連接配線，進而積層第3半導體基板，則可在第3半導體基板形成選擇電晶體SEL。形成於半導體基板、第2半導體基板及第3半導體基板之電晶體可為構成讀出電路之任一電晶體。
如此，藉由在第2基板200設置複數個半導體基板之構成，而可減小1個讀出電路所佔之半導體基板之面積。若可減小各讀出電路之面積，或使各電晶體微細化，則亦可減小晶片之面積。又，可擴大能夠構成讀出電路之放大電晶體、重置電晶體、選擇電晶體中之所期望之電晶體之面積。尤其是，藉由擴大放大電晶體之面積，而亦可期待雜訊降低效果。
＜11.應用例＞ 圖47係顯示具備上述實施形態及其變化例之攝像裝置1之攝像系統7之概略構成之一例者。
攝像系統7例如係數位靜態相機或視訊攝影機等之攝像裝置、或智慧型手機或平板型終端等之可攜式終端裝置等之電子機器。攝像系統7例如具備：上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248。在攝像系統7中，上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248經由匯流排線249相互連接。
上述實施形態及其變化例之攝像裝置1輸出與入射光相應之圖像資料。DSP電路243係對自上述實施形態及其變化例之攝像裝置1輸出之信號(圖像資料)予以處理之信號處理電路。圖框記憶體244以圖框單位暫時保持由DSP電路243予以處理之圖像資料。顯示部245例如包含液晶面板或有機EL(Electro  Luminescence，電致發光)面板等之面板型顯示裝置，顯示由上述實施形態及其變化例之攝像裝置1拍攝到之動畫或靜畫。記憶部246將由上述實施形態及其變化例之攝像裝置1拍攝到之動畫或靜畫之圖像資料記錄於半導體記憶體或硬碟等之記錄媒體。操作部247依照使用者之操作發出針對攝像系統7所具有之各種功能之操作指令。電源部248將成為上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246及操作部247之動作電源之各種電源對於該等供給對象適宜地供給。
其次，說明針對攝像系統7之攝像步序。
圖48顯示攝像系統7之攝像動作之流程圖之一例。使用者藉由對操作部247進行操作而指示攝像開始(步驟S101)。如是，操作部247將攝像指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體而言系統控制電路36)在接收到攝像指令時，執行利用特定之攝像方式之攝像(步驟S103)。
攝像裝置1將藉由攝像而獲得之圖像資料輸出至DSP電路243。此處，所謂圖像資料係基於由浮動擴散部FD暫時保持之電荷而產生之像素信號之所有像素量之資料。DSP電路243基於自攝像裝置1輸入之圖像資料進行特定之信號處理(例如雜訊降低處理等)(步驟S104)。DSP電路243使已進行特定之信號處理之圖像資料保持於圖框記憶體244，圖框記憶體244使圖像資料記憶於記憶部246(步驟S105)。如此，進行攝像系統7之攝像。
在本應用例中，將上述實施形態及其變化例之攝像裝置1應用於攝像系統7。藉此，由於可使攝像裝置1小型化或高精細化，故可提供一種小型或高精細之攝像系統7。
＜12.像素電路應用例＞ [應用例1] 本發明之技術(本發明)可應用於各種製品。例如，本發明之技術可實現為搭載於汽車、電動汽車、油電混合汽車、機車、自行車、個人移動性裝置、飛機、無人機、船舶、機器人等任一種類之移動體之裝置。
圖49係顯示作為可應用本發明之技術之移動體控制系統之一例之車輛控制系統之概略性構成例的方塊圖。
車輛控制系統12000具備經由通訊網路12001連接之複數個電子控制單元。在圖49所示之例中，車輛控制系統12000具備：驅動系統控制單元12010、車體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010依照各種程式控制與車輛之驅動系統相關聯之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等之用於產生車輛之驅動力之驅動力產生裝置、用於將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之舵角之轉向機構、及產生車輛之制動力之制動裝置等的控制裝置而發揮功能。
車體系統控制單元12020依照各種程式控制裝備於車體之各種裝置之動作。例如，車體系統控制單元12020作為無 鑰匙門禁系統、智慧型鑰匙系統、電動車窗裝置、或頭燈、尾燈、煞車燈、方向燈或霧燈等之各種燈之控制裝置而發揮功能。此情形下，可對車體系統控制單元12020輸入自代替鑰匙之可攜式機發出之電波或各種開關之信號。車體系統控制單元12020受理該等電波或信號之輸入，而控制車輛之門鎖裝置、電動車窗裝置、燈等。
車外資訊檢測單元12030檢測搭載車輛控制系統12000之車輛外部之資訊。例如，在車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，且接收拍攝到之圖像。車外資訊檢測單元12030可基於接收到之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光且輸出與該光之受光量相應之電信號之光感測器。攝像部12031可將電信號作為圖像輸出，亦可作為測距之資訊而輸出。又，攝像部12031接收到之光可為可見光，亦可為紅外線等之非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040連接有例如檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041包含例如拍攝駕駛者之相機，車內資訊檢測單元12040基於自駕駛者狀態檢測部12041輸入之檢測資訊，可算出駕駛者之疲勞度或注意力集中度，亦可判別駕駛者是否打瞌睡。
微電腦12051可基於由車外資訊檢測單元12030或車內資訊檢測單元12040取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，且對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行以實現包含車輛之避免碰撞或緩和衝擊、基於車距之追隨行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等的ADAS(Advanced Driver Assistance System，先進駕駛輔助系統)之功能為目的之協調控制。
又，微電腦12051藉由基於由車外資訊檢測單元12030或車內資訊檢測單元12040取得之車輛之周圍之資訊而控制驅動力產生裝置、轉向機構或制動裝置等，而可進行以不依賴駕駛者之操作而自律行駛之自動駕駛等為目的之協調控制。
又，微電腦12051可基於由車外資訊檢測單元12030取得之車外之資訊，對車體系統控制單元12020輸出控制指令。例如，微電腦12051可進行根據由車外資訊檢測單元12030檢測到之前方車或對向車之位置而控制頭燈、而將遠光燈切換為近光燈等之以謀求防眩為目的之協調控制。
聲音圖像輸出部12052朝可針對車輛之乘客或車外以視覺性或聽覺性通知資訊之輸出裝置，發送聲音及圖像中之至少一者之輸出信號。在圖49之例中，例示有音訊揚聲器12061、顯示部12062及儀表板12063作為輸出裝置。顯示部12062例如可包含車載顯示器及抬頭顯示器之至少一者。
圖50係顯示攝像部12031之設置位置之例之圖。
在圖50中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105設置於例如車輛12100之前保險桿、後照鏡、後保險桿、後門及車廂內之擋風玻璃之上部等之位置。前保險桿所具備之攝像部12101及車廂內之擋風玻璃之上部所具備之攝像部12105主要獲得車輛12100前方之圖像。後照鏡所具備之攝像部12102、12103主要取得車輛12100側方之圖像。後保險桿或後門所具備之攝像部12104主要取得車輛12100後方之圖像。由攝像部12101及12105取得之前方之圖像主要用於前方車輛或行人、障礙物、號誌機、交通標誌或車道線等之檢測。
此外，在圖50中，顯示攝像部12101至12104之拍攝範圍之一例。攝像範圍12111表示設置於前保險桿之攝像部12101之攝像範圍，攝像範圍12112、12113表示分別設置於後照鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險桿或後門之攝像部12104之攝像範圍。例如，藉由重疊由攝像部12101至12104拍攝到之圖像資料，可獲得自上方觀察車輛12100之俯瞰圖像。
攝像部12101至12104之至少1者可具有取得距離資訊之功能。例如，攝像部12101至12104之至少一者可為包含複數個攝像元件之立體攝影機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051藉由基於根據攝像部12101至12104獲得之距離資訊，求得與攝像範圍12111至12114內之各立體物相隔之距離、及該距離之時間性變化(對於車輛12100之相對速度)，而可尤其將位於車輛12100之行進路上最近之立體物、且為在與車輛12100大致相同之方向以特定之速度(例如0 km/h以上)行駛之立體物擷取作為前方車。進而，微電腦12051可設定針對前方車於近前應預先確保之車距，進行自動煞車控制(亦包含停止追隨控制)、自動加速控制(亦包含追隨起步控制)等。如此般可進行不依賴駕駛者之操作而自律行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分類為機車、普通車輛、大型車輛、行人、電線桿等其他之立體物而加以擷取，用於自動迴避障礙物。例如，微電腦12051可將車輛12100之周邊之障礙物辨識為車輛12100之駕駛員可視認之障礙物及難以視認之障礙物。且，微電腦12051判斷表示與各障礙物碰撞之危險度之碰撞風險，當遇到碰撞風險為設定值以上而有可能發生碰撞之狀況時，藉由經由音訊揚聲器12061或顯示部12062對駕駛員輸出警報，或經由驅動系統控制單元12010進行強制減速或迴避操舵，而可進行用於避免碰撞之駕駛支援。
攝像部12101至12104之至少1者可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定在攝像部12101至12104之攝像圖像中是否存在有行人而辨識行人。如此之行人之辨識藉由例如提取作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點之步序、針對表示物體之輪廓之一系列特徵點進行圖案匹配處理而判別是否為行人之步序而進行。當微電腦12051判定為在攝像部12101至12104之攝像圖像中存在行人，且辨識為行人時，聲音圖像輸出部12052以針對該被辨識出之行人重疊顯示用於強調之方形輪廓線之方式控制顯示部12062。又，聲音圖像輸出部12052亦可以將顯示行人之圖標等顯示於所期望之位置之方式控制顯示部12062。
以上，說明了針對可應用本發明之技術之移動體控制系統之一例。本發明之技術可應用於以上所說明之構成之中之攝像部12031。具體而言，上述實施形態及其變化例之攝像裝置1可應用於攝像部12031。由於藉由將本發明之技術應用於攝像部12031，而可獲得雜訊較少之高精細之攝影圖像，故可在移動體控制系統中進行利用攝影圖像之高精度之控制。
[應用例2] 圖51係顯示可應用本揭示之技術(本發明)之內視鏡手術系統之概略性構成之一例的圖。
在圖51中，圖示施術者(醫生)11131使用內視鏡手術系統11000對病床11133上之患者11132進行手術之狀況。如圖示般，內視鏡手術系統11000包含：內視鏡11100、氣腹管11111或能量處置具11112等之其他手術器具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡下手術之各種裝置之手推車11200。
內視鏡11100由將距前端特定之長度之區域插入患者11132之體腔內之鏡筒11101、及連接於鏡筒11101之基端之相機頭11102構成。在圖示之例中，圖示構成為具有硬性鏡筒11101之所謂之硬性鏡之內視鏡11100，但內視鏡11100亦可構成為具有軟性鏡筒之所謂之軟性鏡。
在鏡筒11101之前端，設置有供物鏡嵌入之開口部。在內視鏡11100連接有光源裝置11203，由該光源裝置11203產生之光由在鏡筒11101之內部延伸設置之光導光至該鏡筒之前端，並經由物鏡朝向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡，亦可為斜視鏡或後照鏡。
在相機頭11102之內部設置有光學系統及攝像元件，來自觀察對象之反射光(觀察光)藉由該光學系統而集光至該攝像元件。藉由該攝像元件對觀察光進行光電轉換，產生與觀察光對應之電信號、亦即與觀察像對應之圖像信號。該圖像信號作為RAW(原始)資料發送至相機控制單元(CCU: Camera Control Unit)11201。
CCU 11201係由CPU(Central Processing Unit，中央處理單元)或GPU(Graphics Processing Unit，圖形處理單元)等構成，統括地控制內視鏡11100及顯示裝置11202之動作。進而，CCU 11201自相機頭11102接收圖像信號，對該圖像信號實施例如顯影處理(解馬賽克處理)等用於顯示基於該圖像信號之圖像之各種圖像處理。
顯示裝置11202藉由來自CCU 11201之控制而顯示基於經該CCU 11201實施圖像處理之圖像信號的圖像。
光源裝置11203由例如LED(Light Emitting Diode，發光二極體)等光源構成，對內視鏡11100供給拍攝手術部位等時之照射光。
輸入裝置11204係對於內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204對於內視鏡手術系統11000進行各種資訊之輸入或指示輸入。例如，使用者輸入變更內視鏡11100之攝像條件(照射光之種類、倍率及焦距等)之意旨之指示等。
處置具控制裝置11205控制用於燒灼、切開組織或封閉血管等之能量處置具11112之驅動。氣腹裝置11206出於確保內視鏡11100之視野及確保施術者之作業空間之目的，為了使患者11132之體腔膨脹，而經由氣腹管11111將氣體送入該體腔內。記錄器11207係可記錄與手術相關之各種資訊之裝置。印表機11208係可以文字、圖像或圖表等各種形式印刷與手術相關之各種資訊之裝置。
此外，對內視鏡11100供給拍攝手術部位時之照射光之光源裝置11203可由包含例如LED、雷射光源或其等之組合構成之白色光源構成。在由RGB雷射光源之組合構成白色光源之情形下，由於能夠高精度地控制各色(各波長)之輸出強度及輸出時序，故在光源裝置11203中可進行攝像圖像之白平衡之調整。又，該情形下，藉由時分地對觀察對象照射來自RGB雷射光源各者之雷射光，與該照射時序同步地控制相機頭11102之攝像元件之驅動，而也可時分地拍攝與RGB各者對應之圖像。根據該方法，即便在該攝像元件不設置彩色濾光器，亦可獲得彩色圖像。
又，光源裝置11203可以每隔特定之時間變更所輸出之光之強度之方式控制該驅動。與該光之強度之變更之時序同步地控制相機頭11102之攝像元件之驅動而分時取得圖像，藉由合成該圖像而可產生無所謂欠曝及過曝之高動態範圍之圖像。
又，光源裝置11203可構成為可供給與特殊光觀察對應之特定之波長頻帶下之光。在特殊光觀察中，例如，藉由利用生物體組織之光之吸收之波長依存性，與一般之觀察時之照射光(亦即白色光)相比照射窄頻之光，而進行以高對比度拍攝黏膜表層之血管等之特定之組織之所謂之窄頻光觀察(Narrow Band Imaging，窄頻影像)。或，在特殊光觀察中，可進行利用藉由照射激發光而產生之螢光獲得圖像之螢光觀察。在螢光觀察中，可進行對生物體組織照射激發光而觀察來自該生物體組織之螢光(本身螢光觀察)、或對生物體組織局部注射靛氰綠(ICG)等之試劑且對該生物體組織照射與該試劑之螢光波長對應之激發光而獲得螢光像等。光源裝置11203可構成為可供給與此特殊光觀察對應之窄頻光及/或激發光。
圖52係顯示圖51所示之相機頭11102及CCU 11201之功能構成之一例的方塊圖。
相機頭11102具有：透鏡單元11401、攝像部11402、驅動部11403、通訊部11404、及相機頭控制部11405。CCU 11201具有：通訊部11411、圖像處理部11412、及控制部11413。相機頭11102與CCU 11201藉由傳送纜線11400可相互通訊地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端擷取入之觀察光被導光至相機頭11102，而朝該透鏡單元11401入射。透鏡單元11401係組合有包含變焦透鏡及對焦透鏡之複數個透鏡而構成。
攝像部11402係由攝像元件構成。構成攝像部11402之攝像元件可為1個(所謂之單板式)，亦可為複數個(所謂之多板式)。若攝像部11402由多板式構成，例如由各攝像元件產生與RGB各者對應之圖像信號，藉由將其等合成而可獲得彩色圖像。或，攝像部11402可構成為具有用於分別取得與3D(Dimensional，維度)顯示對應之右眼用及左眼用之圖像信號之1對攝像元件。藉由進行3D顯示，而施術者11131可更正確地掌握手術部位之生物體組織之深度。此外，若攝像部11402由多板式構成，可與各攝像元件對應地，亦將透鏡單元11401設置複數個系統。
又，攝像部11402可未必設置於相機頭11102。例如，攝像部11402可在鏡筒11101之內部設置於物鏡之正後方。
驅動部11403係由致動器構成，藉由來自相機頭控制部11405之控制，而使透鏡單元11401之變焦透鏡及對焦透鏡沿光軸移動特定之距離。藉此，可適宜地調整由攝像部11402拍攝到之攝像圖像之倍率及焦點。
通訊部11404係由用於在與CCU 11201之間收發各種資訊之通訊裝置構成。通訊部11404將自攝像部11402獲得之圖像信號作為RAW(原始)資料經由傳送纜線11400朝CCU 11201發送。
又，通訊部11404自CCU 11201接收用於控制相機頭11102之驅動之控制信號，且對相機頭控制部11405供給。在該控制信號中例如包含指定攝像圖像之圖框率之意旨之資訊、指定攝像時之曝光值之意旨之資訊、及/或指定攝像圖像之倍率及焦點之意旨之資訊等與攝像條件相關之資訊。
此外，上述之圖框率或曝光值、倍率、焦點等攝像條件可由使用者適宜地指定，亦可基於所取得之圖像信號由CCU 11201之控制部11413自動地設定。如為後者，需在內視鏡11100搭載所謂之AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動對焦)功能及AWB(Auto White Balance，自動白平衡)功能。
相機頭控制部11405基於經由通訊部11404接收到之來自CCU 11201之控制信號，控制相機頭11102之驅動。
通訊部11411係由用於在與相機頭11102之間收發各種資訊之通訊裝置構成。通訊部11411接收自相機頭11102經由傳送纜線11400發送之圖像信號。
又，通訊部11411對相機頭11102發送用於控制相機頭11102之驅動之控制信號。圖像信號或控制信號可藉由電氣通訊或光通訊等發送。
圖像處理部11412對自相機頭11102發送之作為RAW(原始)資料之圖像信號，施以各種圖像處理。
控制部11413進行與內視鏡11100對手術部位等之攝像、及由手術部位等之攝像獲得之攝像圖像之顯示相關之各種控制。例如，控制部11413產生用於控制相機頭11102之驅動之控制信號。
又，控制部11413基於經圖像處理部11412施以圖像處理之圖像信號，使顯示裝置11202顯示拍攝到手術部位等之攝像圖像。此時，控制部11413可利用各種圖像辨識技術辨識攝像圖像內之各種物體。例如，控制部11413藉由檢測攝像圖像中所含之物體之邊緣之形狀或顏色等，而可辨識鑷子等手術器具、特定之生物體部位、出血、能量處置具11112之使用時之霧氣等。控制部11413可在使顯示裝置11202顯示攝像圖像時，利用該辨識結果使各種手術支援資訊重疊顯示於該手術部位之圖像。藉由重疊顯示手術支援資訊，對施術者11131予以提示，而可減輕施術者11131之負擔，而施術者11131準確地進行手術。
連接相機頭11102及CCU 11201之傳送纜線11400可為與電信號之通訊對應之電信號纜線、與光通訊對應之光纖、或其等之複合纜線。
此處，在圖示之例中，可利用傳送纜線11400以有線進行通訊，但相機頭11102與CCU 11201之間之通訊可以無線進行。
以上，說明了可應用本發明之技術之內視鏡手術系統之一例。本發明之技術可較佳地應用於以上所說明之構成中之設置於內視鏡11100之相機頭11102之攝像部11402。由於藉由將本發明之技術應用於攝像部11402，而可使攝像部11402小型化或高精細化，故可提供小型或高精細之內視鏡11100。
以上，舉出實施形態及其變化例、適用例以及應用例說明了本發明，但本發明並不限定於上述實施形態等，可進行各種變化。此外，本說明書中所記載之效果終極而言僅為例示。本發明之效果並不限定於本說明書中所記載之效果。本發明可具有本說明書中所記載之效果以外之效果。
又，例如，本發明能夠採用如以下之構成。 (1) 一種攝像裝置，其特徵在於具有： 第1基板，其具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部； 第2基板，其具有讀出基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路，且積層於前述第1基板； 第3基板，其具有檢測前述像素電路所讀出之像素信號之處理電路，且積層於前述第2基板；及 切換部，其設置於可將前述浮動擴散部、與前述第1基板內之其他之像素之浮動擴散部電性連接之前述第2基板。 (2) 如前述(1)之攝像裝置，其中前述切換部， 可將前述第1基板內之選擇中之像素之浮動擴散部、與前述第1基板內之非選擇中之像素之浮動擴散部連接。 (3) 一種攝像裝置，其特徵在於具有： 第1基板，其具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部； 第2基板，其具有：讀出基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路、及自各像素電路讀出之像素信號出現之讀出配線，且積層於前述第1基板； 第3基板，其具有檢測自前述像素電路出現於前述讀出配線之像素信號之處理電路，且積層於前述第2基板；及 切換部，其設置於前述第2基板之前述讀出配線上，將前述像素電路與前述處理電路之間之電性連接遮斷。 (4) 如前述(3)之攝像裝置，其中前述切換部， 將在選擇中之前述像素電路與前述處理電路之間出現像素信號之前述讀出配線上之信號路徑、與前述信號路徑以外之讀出配線之間之電性連接遮斷。 (5) 如前述(4)之攝像裝置，其中前述切換部， 使用與前述信號路徑與前述信號路徑以外之讀出配線之間之電性連接及遮斷相應之複數個驅動模式，將前述信號路徑、與前述信號路徑以外之讀出配線之間之電性連接遮斷。 (6) 如前述(5)之攝像裝置，其中前述切換部， 相應於與前述信號路徑與前述信號路徑以外之讀出配線之間之電性連接及遮斷相應之複數個驅動模式，調整向前述處理電路之電流量。 (7) 如前述(3)至(6)中任一項之攝像裝置，其中將位於前述讀出配線之一端之前述處理電路內之第1處理電路、與位於前述讀出配線之另一端之前述處理電路內之第2處理電路連接；且 前述切換部， 將在選擇中之第1像素電路與前述第1處理電路之間出現像素信號之前述讀出配線上之第1信號路徑、與前述第1信號路徑以外之讀出配線之間之電性連接遮斷，且將在選擇中之第2像素電路與前述第2處理電路之間出現像素信號之前述讀出配線上之第2信號路徑、與前述第2信號路徑以外之讀出配線之間之電性連接遮斷。
1:攝像裝置/固體攝像裝置 7:攝像系統 100:第1基板 100T, 200T, 300T, FDGL, RSTL, SELL, TRG1, TRG2, TRG3, TRG4:配線層 100S, 200S, 300S:半導體層 111:絕緣膜 112:固定電荷膜 113:第1釘紮區域 114:n型半導體區域 115:p井層 116:第2釘紮區域 117:像素分離部 117A:遮光膜 117B:絕緣膜 118:VSS接點區域 119:層間絕緣膜 120:墊部 120C:連接導通孔 120E, 121E, TGV, TGV1, TGV2, TGV3, TGV4:貫通電極 121:墊部 121C:連接導通孔 122:鈍化膜 123:層間絕緣膜 124:接合膜 200:第2基板/半導體基板 201, 202, 203, 204, 301, 302, 303, 304:接點部 201R, 202R, 301R, 302R:接點區域 210, 210A, 210B, 210X, 210Y:像素電路 210A1, 210B1:第1像素電路 210A2, 210B2:第2像素電路 210B3:第3像素電路 210B4:第4像素電路 210B5:第5像素電路 210B6:第6像素電路 211:井區域 212:絕緣區域 213:元件分離區域 218:VSS接點區域 218V:連接部 221:鈍化膜 222:層間絕緣膜 243:DSP電路 244:圖框記憶體 245:顯示部 246:記憶部 247:操作部 248:電源部 249:匯流排線 300:第3基板 401:受光透鏡 510A:輸入部 510B:輸出部 511:輸入端子 512:輸入電路部 513:輸入振幅變更部 514:輸入資料轉換電路部 515:輸出資料轉換電路部 516:輸出振幅變更部 517:輸出電路部 518:輸出端子 520:列驅動部 530:時序控制部 539:像素共有單元 539X:像素共有單元 539Y:像素共有單元 540:像素陣列部 540B:周邊部 541, 541A, 541B, 541C, 541D, 541X, 541Y:像素 542:列驅動信號線 543:垂直信號線(行讀出線)/垂直信號線(VSL) 544:電源線 550:行信號處理部 560:圖像信號處理部 5431:第1垂直信號線 5432:第2垂直信號線 5433:第3垂直信號線 5501:第1行信號處理部 5502:第2行信號處理部 5503:第3行信號處理部 11000:內視鏡手術系統 11100:內視鏡 11101:鏡筒 11102:相機頭 11110:手術器具 11111:氣腹管 11112:能量處置具 11120:支持臂裝置 11131:施術者(醫生) 11132:患者 11133:病床 11200:手推車 11201:相機控制單元/CCU 11202:顯示裝置 11203:光源裝置 11204:輸入裝置 11205:處置具控制裝置 11206:氣腹裝置 11207:記錄器 11208:印表機 11400:傳送纜線 11401:透鏡單元 11402:攝像部 11403:驅動部 11404:通訊部 11405:相機頭控制部 11411:通訊部 11412:圖像處理部 11413:控制部 12000:車輛控制系統 12001:通訊網路 12010:驅動系統控制單元 12020:車體系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛者狀態檢測部 12050:綜合控制單元 12051:微電腦 12052:聲音圖像輸出部 12053:車載網路I/F 12061:音訊揚聲器 12062:顯示部 12063:儀表板 12100:車輛 12101:攝像部 12102:攝像部 12103:攝像部 12104:攝像部 12105:攝像部 12111:攝像範圍 12112:攝像範圍 12113:攝像範圍 12114:攝像範圍 AMP:放大電晶體 Cfd:電容器 Cfd2:追加電容器 FD, FD1, FD2, FD3, FD4:浮動擴散部 FDL:FD配線 FDL1:第1FD配線 FDL2:第2FD配線 FDG:FD轉換增益切換電晶體 FDG1:FD傳送電晶體(切換部) H:方向 H1:連接孔部 H2:連接孔部 III-III’:線 L:光 P:信號路徑 P1:第1信號路徑 P2:第2信號路徑 PD, PD1, PD2, PD3, PD4:光電二極體 RST:重置電晶體 SEL:選擇電晶體 SEL1:第1選擇電晶體 SEL2:第2選擇電晶體 SEL3:第3選擇電晶體 SEL4:第4選擇電晶體 SEL5:第5選擇電晶體 SEL6:第6選擇電晶體 SW:垂直信號線開關 SW1:第1垂直信號線開關 SW2:第2垂直信號線開關 SW3:第3垂直信號線開關 TA, TB:外部端子 TG, TG1, TG2, TG3, TG4:傳送閘極 TGa:垂直部分 TGb:水平部分 TR, TR1, TR2, TR3, TR4:傳送電晶體 V:方向 VDD:電源線 Vout:源極 VSL:垂直信號線 VSS:基準電位線 W1:第1配線/第1配線層 W2:第2配線/第2配線層 W3:第3配線/第3配線層 W4:第4配線/第4配線層
圖1係顯示本發明之一實施形態之攝像裝置之功能構成之一例的方塊圖。 圖2係顯示圖1所示之攝像裝置之概略構成之平面示意圖。 圖3係顯示沿圖2所示之III-III’線之剖面構成之示意圖。 圖4係圖1所示之像素共有單元之等效電路圖。 圖5係顯示複數個像素共有單元與複數條垂直信號線之連接態樣之一例之圖。 圖6係顯示圖3所示之攝像裝置之具體的構成之一例的剖面示意圖。 圖7A係顯示圖6所示之第1基板之主要部分之平面構成之一例的示意圖。 圖7B係將墊部之平面構成與圖7A所示之第1基板之主要部分一起顯示之示意圖。 圖8係顯示圖6所示之第2基板(半導體層)之平面構成之一例的示意圖。 圖9係將像素電路及第1基板之主要部分之平面構成之一例與圖6所示之第1配線層一起顯示之示意圖。 圖10係顯示圖6所示之第1配線層及第2配線層之平面構成之一例的示意圖。 圖11係顯示圖6所示之第2配線層及第3配線層之平面構成之一例的示意圖。 圖12係顯示圖6所示之第3配線層及第4配線層之平面構成之一例的示意圖。 圖13係用於說明輸入信號往向圖3所示之攝像裝置之路徑之示意圖。 圖14係用於說明圖3所示之攝像裝置之像素信號之信號路徑之示意圖。 圖15係顯示圖8所示之第2基板(半導體層)之平面構成之一變化例的示意圖。 圖16係將第1配線層及第1基板之主要部分之平面構成與圖15所示之像素電路一起顯示之示意圖。 圖17係將第2配線層之平面構成之一例與圖16所示之第1配線層一起顯示之示意圖。 圖18係將第3配線層之平面構成之一例與圖17所示之第2配線層一起顯示之示意圖。 圖19係將第4配線層之平面構成之一例與圖18所示之第3配線層一起顯示之示意圖。 圖20係顯示圖7A所示之第1基板之平面構成之一變化例的示意圖。 圖21係顯示積層於圖20所示之第1基板之第2基板(半導體層)之平面構成之一例的示意圖。 圖22係將第1配線層之平面構成之一例與圖21所示之像素電路一起顯示之示意圖。 圖23係將第2配線層之平面構成之一例與圖22所示之第1配線層一起顯示之示意圖。 圖24係將第3配線層之平面構成之一例與圖23所示之第2配線層一起顯示之示意圖。 圖25係將第4配線層之平面構成之一例與圖24所示之第3配線層一起顯示之示意圖。 圖26係顯示圖20所示之第1基板之平面構成之另一例之示意圖。 圖27係顯示積層於圖26所示之第1基板之第2基板(半導體層)之平面構成之一例的示意圖。 圖28係將第1配線層之平面構成之一例與圖27所示之像素電路一起顯示之示意圖。 圖29係將第2配線層之平面構成之一例與圖28所示之第1配線層一起顯示之示意圖。 圖30係將第3配線層之平面構成之一例與圖29所示之第2配線層一起顯示之示意圖。 圖31係將第4配線層之平面構成之一例與圖30所示之第3配線層一起顯示之示意圖。 圖32係顯示圖3所示之攝像裝置之另一例之剖面示意圖。 圖33係用於說明輸入信號往向圖32所示之攝像裝置之路徑之示意圖。 圖34係用於說明圖32所示之攝像裝置之像素信號之信號路徑之示意圖。 圖35係顯示圖6所示之攝像裝置之另一例之剖面示意圖。 圖36係顯示圖4所示之等效電路之另一例之圖。 圖37係顯示圖7A等所示之像素分離部之另一例之平面示意圖。 圖38係顯示比較例之像素共有單元之構成之一例的等效電路圖。 圖39係顯示實施形態2-1之像素共有單元之構成之一例的等效電路圖。 圖40係顯示比較例之像素共有單元之構成之一例的等效電路圖。 圖41係顯示實施形態3-1之像素共有單元之構成之一例的等效電路圖。 圖42係顯示垂直信號線上之垂直信號線開關SW之切換動作之一例(第3選擇電晶體SEL3之導通)的說明圖。 圖43係顯示像素電路之動作之一例之時序圖。 圖44係顯示垂直信號線上之垂直信號線開關SW之切換動作之一例(第2選擇電晶體SEL2及第3選擇電晶體SEL3之導通)的說明圖。 圖45係顯示垂直信號線上之垂直信號線開關SW之切換動作之一例(第1選擇電晶體SEL1及第4選擇電晶體SEL4之導通)的說明圖。 圖46係顯示實施形態3-3之像素電路內之選擇電晶體SEL及行信號處理部之構成之一例的等效電路圖。 圖47係顯示具備上述實施形態及其變化例之攝像裝置之攝像系統之概略構成之一例的圖。 圖48係顯示圖47所示之攝像系統之攝像步序之一例的圖。 圖49係顯示車輛控制系統之概略性構成之一例之方塊圖。 圖50係顯示車外資訊檢測部及攝像部之設置位置之一例之說明圖。 圖51係顯示內視鏡手術系統之概略性構成之一例之圖。 圖52係顯示相機頭及CCU之功能構成之一例之方塊圖。
210A:像素電路
210A1:第1像素電路
210A2:第2像素電路
539:像素共有單元
541:像素
543:垂直信號線(行讀出線)/垂直信號線(VSL)
550:行信號處理部
AMP:放大電晶體
Cfd:電容器
FDL1:第1FD配線
FDL2:第2FD配線
FDG1:FD傳送電晶體(切換部)
PD1,PD2,PD3,PD4:光電二極體
RST:重置電晶體
SEL:選擇電晶體
TR1,TR2,TR3,TR4:傳送電晶體
VDD:電源線
VSL:垂直信號線
VSS:基準電位線

Claims (7)

  1. 一種攝像裝置，其特徵在於包含： 第1基板，其具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部； 第2基板，其具有讀出基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路，且積層於前述第1基板；及 第3基板，其具有檢測前述像素電路所讀出之像素信號之處理電路，且積層於前述第2基板；及 切換部，其可將前述浮動擴散部、與前述第1基板內之其他之像素之浮動擴散部電性連接，且設置於前述第2基板。
  2. 如請求項1之攝像裝置，其中前述切換部， 可將前述第1基板內之選擇中之像素之浮動擴散部、與前述第1基板內之非選擇中之像素之浮動擴散部連接。
  3. 一種攝像裝置，其特徵在於包含： 第1基板，其具有像素，該像素包含光電二極體、及保持由前述光電二極體轉換而成之電荷之浮動擴散部； 第2基板，其具有：讀出基於由前述像素內之前述浮動擴散部保持之前述電荷之像素信號之像素電路、及自各像素電路讀出之像素信號出現之讀出配線，且積層於前述第1基板； 第3基板，其具有檢測自前述像素電路出現於前述讀出配線之像素信號之處理電路，且積層於前述第2基板；及 切換部，其設置於前述第2基板之前述讀出配線上，將前述像素電路與前述處理電路之間之電性連接遮斷。
  4. 如請求項3之攝像裝置，其中前述切換部， 將在選擇中之前述像素電路與前述處理電路之間出現像素信號之前述讀出配線上之信號路徑、與前述信號路徑以外之讀出配線之間之電性連接遮斷。
  5. 如請求項4之攝像裝置，其中前述切換部， 使用和前述信號路徑與前述信號路徑以外之讀出配線之間之電性連接及遮斷相應之複數個驅動模式，將前述信號路徑、與前述信號路徑以外之讀出配線之間之電性連接遮斷。
  6. 如請求項5之攝像裝置，其中前述切換部， 配合和前述信號路徑與前述信號路徑以外之讀出配線之間之電性連接及遮斷相應之複數個驅動模式，調整向前述處理電路之電流量。
  7. 如請求項3至6中任一項之攝像裝置，其中將前述讀出配線之一端連接前述處理電路內之第1處理電路，並將前述讀出配線之另一端連接前述處理電路內之第2處理電路；且 前述切換部， 將在選擇中之第1像素電路與前述第1處理電路之間出現像素信號之前述讀出配線上之第1信號路徑、與前述第1信號路徑以外之讀出配線之間之電性連接遮斷，且將在選擇中之第2像素電路與前述第2處理電路之間出現像素信號之前述讀出配線上之第2信號路徑、與前述第2信號路徑以外之讀出配線之間之電性連接遮斷。
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