WO2023153108A1 - 固体撮像装置 - Google Patents

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WO2023153108A1
WO2023153108A1 PCT/JP2022/048317 JP2022048317W WO2023153108A1 WO 2023153108 A1 WO2023153108 A1 WO 2023153108A1 JP 2022048317 W JP2022048317 W JP 2022048317W WO 2023153108 A1 WO2023153108 A1 WO 2023153108A1
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WO
WIPO (PCT)
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pixel
transistor
solid
imaging device
state imaging
Prior art date
Application number
PCT/JP2022/048317
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English (en)
French (fr)
Inventor
良昭 北野
秀俊 大石
直広 高橋
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication of WO2023153108A1 publication Critical patent/WO2023153108A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • Patent Document 1 discloses a solid-state imaging device.
  • one pixel is formed in a region surrounded by inter-pixel light shielding walls.
  • a photodiode is formed on the back side of the semiconductor substrate, and a pixel circuit is formed on the front side of the semiconductor substrate.
  • a pixel circuit is composed of an amplification transistor, a selection transistor, a floating diffusion conversion gain switching transistor, and a reset transistor.
  • a solid-state imaging device at a position corresponding to one pixel, the area of an element isolation section that isolates a plurality of transistors forming a pixel circuit, a floating diffusion region, a transfer transistor, and a well contact is large. For this reason, it becomes difficult to secure an area for arranging a transistor as pixels are miniaturized. Therefore, in a solid-state imaging device, it is desired to increase the area for arranging transistors and improve the performance of the transistors.
  • a solid-state imaging device includes first pixels disposed on a first surface side of a substrate, which is a light incident side, and having a first photoelectric conversion element that converts light into electric charge; formed in the thickness direction and extending in the first direction and in the second direction intersecting the first direction when viewed from the side of the second surface opposite to the first surface of the substrate to form the side periphery of the first pixel; and electrically and optically isolate the first pixels from other regions; and the gate length direction of the first transistor is oblique to the first direction or the second direction, and the gate width direction of the first transistor on the second surface side of the substrate at the position corresponding to the first pixel and a first transfer gate electrode of a first transfer transistor for transferring charges from the first pixel to the first floating diffusion region, or a first substrate connection portion for supplying a voltage to the substrate. ing.
  • a solid-state imaging device includes a first pixel disposed on a first surface side of a substrate, which is a light incident side, and having a first photoelectric conversion element that converts light into electric charge; formed in the thickness direction and extending in the first direction and in the second direction intersecting the first direction when viewed from the side of the second surface opposite to the first surface of the substrate to form the side periphery of the first pixel; and electrically and optically isolate the first pixels from other regions; a first transistor having a gate length direction slanted with respect to the first direction or the second direction; a second transistor disposed on the side of the substrate, the gate length direction of which is slanted with respect to the first direction or the second direction, and electrically connected in series with the first transistor; a first floating diffusion region disposed in the gate width direction of the first transistor and the second transistor on the second surface side of the second surface of the first transfer transistor for transferring charges from the first pixel to the first floating diffusion region; and a first substrate
  • a solid-state imaging device includes pixels arranged on a first surface side, which is a light incident side of a substrate, having a photoelectric conversion element that converts light into an electric charge, and a plurality of arranged pixels; A pixel isolation region formed in the thickness direction of a substrate, surrounding the side surfaces of a plurality of pixels, and electrically and optically isolating the plurality of pixels, and a pixel isolation region having a periphery at a position corresponding to the pixel.
  • Transistors arranged on the second surface side of the surrounded substrate, the gate length direction of which is slanted with respect to the arrangement direction of the pixels, and the gate width direction of the transistors on the second surface side of the substrate at positions corresponding to the pixels. and a transfer gate electrode of a transfer transistor that transfers charges from a pixel to the floating diffusion region, or a first substrate connection portion that supplies a voltage to the substrate.
  • a solid-state imaging device includes a first pixel provided on a first surface side, which is a light incident side, of a substrate and having a first photoelectric conversion element that converts light into electric charge; a second pixel adjacent to the pixel, arranged on the first surface side of the substrate and having a second photoelectric conversion element for converting light into electric charge; and a pixel separation region formed in the thickness direction of the substrate for electrically and optically separating the first pixel and the second pixel from each other; provided on the second surface side of the substrate at a position corresponding to the first transistor whose gate length direction is oblique to the arrangement direction of the first and second pixels, and the second pixel; A second transistor having a gate length direction oblique to the arrangement direction of the pixels and the second pixel, and electrically direct to one of the pair of main electrodes of the first transistor and one of the pair of main electrodes of the second transistor. and a shared connection for supplying the power supply voltage.
  • FIG. 1 is a circuit diagram showing pixels and pixel circuits of a solid-state imaging device according to a first embodiment of the present disclosure
  • FIG. 2 is a plan configuration diagram illustrating the basic configuration of a transistor that constructs the pixel circuit shown in FIG. 1.
  • FIG. 2 is a specific plan view of the pixel circuit shown in FIG. 1
  • FIG. 3 is a vertical cross-sectional view (a cross-sectional view taken along the line AA shown in FIG. 3) of part of the pixel and pixel circuit shown in FIG. 1
  • FIG. 4 is a specific plan configuration diagram for explaining a wiring connection state in the pixel circuit shown in FIG. 3
  • FIG. 5 is a cross-sectional view of the first process corresponding to FIG.
  • FIG. 15 is a specific planar configuration diagram corresponding to FIG. 3 of the pixel circuit shown in FIG. 14;
  • FIG. FIG. 11 is a specific planar configuration diagram corresponding to FIG. 3 of a portion of the pixel circuit of the solid-state imaging device according to the fourth embodiment of the present disclosure;
  • FIG. 17 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 16 (a cross-sectional view cut along the CC cutting line shown in FIG. 16);
  • FIG. 17 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 16 (a cross-sectional view cut along the DD cutting line shown in FIG. 16);
  • FIG. 15 is a specific planar configuration diagram corresponding to FIG. 3 of the pixel circuit shown in FIG. 14;
  • FIG. FIG. 11 is a specific planar configuration diagram corresponding to FIG. 3 of a portion of the pixel circuit of the solid-state imaging device according to the fourth embodiment of the present disclosure;
  • FIG. 17 is a
  • FIG. 17 is a specific planar configuration diagram corresponding to FIG. 16 of part of the pixel circuit of the solid-state imaging device according to the first modification of the fourth embodiment;
  • FIG. 20 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 19 (a cross-sectional view cut along the EE cutting line shown in FIG. 19);
  • FIG. 20 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 19 (a cross-sectional view cut along the FF cutting line shown in FIG. 19);
  • FIG. 17 is a specific planar configuration diagram corresponding to FIG. 16 of part of the pixel circuit of the solid-state imaging device according to the second modification of the fourth embodiment;
  • FIG. 20 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 19 (a cross-sectional view cut along the EE cutting line shown in FIG. 19);
  • FIG. 20 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 19 (a
  • FIG. 23 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 22 (a cross-sectional view cut along the GG cutting line shown in FIG. 22);
  • FIG. 23 is a vertical cross-sectional view of part of the pixel circuit shown in FIG. 22 (a cross-sectional view taken along the line HH shown in FIG. 22);
  • FIG. 12 is a specific planar configuration diagram corresponding to FIG. 3 of a portion of the pixel circuit of the solid-state imaging device according to the fifth embodiment of the present disclosure;
  • FIG. 26 is a vertical cross-sectional configuration diagram of part of the pixel circuit shown in FIG. 25 (a cross-sectional view cut along the II cutting line shown in FIG. 25);
  • FIG. 10 is a specific planar configuration diagram corresponding to FIG.
  • FIG. 11 is a specific planar configuration diagram corresponding to FIG. 5 , explaining a pixel circuit and a wiring connection state of a solid-state imaging device according to a seventh embodiment of the present disclosure
  • FIG. 20 is a specific planar configuration diagram corresponding to FIG. 3 of the pixel circuit of the solid-state imaging device according to the eighth embodiment of the present disclosure
  • FIG. 30 is a vertical cross-sectional view of part of the pixel and pixel circuit shown in FIG. 29 (a cross-sectional view cut along the JJ cutting line shown in FIG. 29);
  • FIG. 30 is a specific plan configuration diagram corresponding to FIG.
  • FIG. 20 is a specific planar configuration diagram corresponding to FIG. 3 of the pixel circuit of the solid-state imaging device according to the ninth embodiment of the present disclosure
  • FIG. 33 is a vertical cross-sectional configuration diagram of a part of the pixel and pixel circuit shown in FIG. 32 (a cross-sectional view cut along the KK cutting line shown in FIG. 32)
  • FIG. 34 is a plan configuration diagram corresponding to FIG. 33 for explaining an arrangement layout of pixels and pixel circuits of a solid-state imaging device according to a first modified example of the tenth embodiment
  • FIG. 34 is a plan configuration diagram corresponding to FIG.
  • FIG. 34 is a plan configuration diagram corresponding to FIG. 33 for explaining an arrangement layout of pixels and pixel circuits of a solid-state imaging device according to a second modified example of the tenth embodiment
  • FIG. 34 is a plan configuration diagram corresponding to FIG. 33 for explaining an arrangement layout of pixels and pixel circuits of a solid-state imaging device according to a third modified example of the tenth embodiment
  • FIG. 34 is a plan configuration diagram corresponding to FIG. 33 for explaining an arrangement layout of pixels and pixel circuits of a solid-state imaging device according to a fourth modified example of the tenth embodiment
  • FIG. 12 is a vertical cross-sectional configuration diagram corresponding to FIG. 4 of part of a pixel and a pixel circuit according to an eleventh embodiment of the present disclosure
  • FIG. 22 is a circuit diagram showing pixels and pixel circuits of a solid-state imaging device according to a twelfth embodiment of the present disclosure
  • 40 is a specific planar configuration diagram of the pixel circuit shown in FIG. 39.
  • FIG. FIG. 41 is a vertical cross-sectional configuration diagram of part of the pixel and pixel circuit shown in FIG. 40 (a cross-sectional view cut along the LL cutting line shown in FIG. 40);
  • FIG. 42 is a first process cross-sectional view schematically showing FIG. 41 for explaining the method of manufacturing the solid-state imaging device according to the twelfth embodiment; It is a 2nd process sectional drawing. It is a 3rd process sectional drawing. It is a 4th process sectional drawing. It is a 5th process sectional drawing.
  • FIG. 43 is a vertical cross-sectional configuration diagram corresponding to FIG. 42 of part of the pixels and pixel circuits of the solid-state imaging device according to the thirteenth embodiment of the present disclosure;
  • FIG. 43 is a cross-sectional view of the first step corresponding to FIG. 42 for explaining the manufacturing method of the solid-state imaging device according to the thirteenth embodiment;
  • It is a 2nd process sectional drawing.
  • 41 is a specific planar configuration diagram corresponding to FIG. 40 of the pixel circuit of the solid-state imaging device according to the fourteenth embodiment of the present disclosure;
  • FIG. 41 is a specific planar configuration diagram corresponding to FIG.
  • FIG. 41 is a specific planar configuration diagram corresponding to FIG. 40 of the pixel circuit of the solid-state imaging device according to the sixteenth embodiment of the present disclosure
  • FIG. 41 is a plan configuration diagram showing a basic arrangement configuration corresponding to FIG. 40 of the pixel circuits of the solid-state imaging device according to the seventeenth embodiment of the present disclosure
  • FIG. 56 is a plan configuration diagram showing a specific arrangement configuration corresponding to FIG. 55 of the pixel circuits of the solid-state imaging device according to the seventeenth embodiment
  • FIG. 56 is a plan configuration diagram showing a specific arrangement configuration corresponding to FIG.
  • FIG. 20 is a plan configuration diagram showing a specific arrangement configuration of pixels, color filters, and optical lenses of a solid-state imaging device according to an eighteenth embodiment of the present disclosure
  • FIG. 20 is a plan configuration diagram showing pixels, pixel circuits, and wiring connection states of a solid-state imaging device according to an eighteenth embodiment
  • FIG. 20 is a plan configuration diagram showing pixels in which color filters of a specific color are arranged, pixel circuits, and wiring connection states in a solid-state imaging device according to an eighteenth embodiment
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system, which is a first application example according to an embodiment of the present disclosure
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • First Embodiment A first embodiment describes an example in which the present technology is applied to a solid-state imaging device.
  • 1st Embodiment demonstrates in detail the circuit structure of the pixel of a solid-state imaging device, a pixel circuit, a plane structure, a longitudinal cross-sectional structure, and the manufacturing method of a solid-state imaging device.
  • Second Embodiment A second embodiment describes a first example in which the structure of the transistor of the pixel circuit is changed in the solid-state imaging device according to the first embodiment. 3.
  • Third Embodiment A third embodiment will explain a second example in which the configuration of the transistor of the pixel circuit is changed in the solid-state imaging device according to the first embodiment. 4.
  • Fourth Embodiment A fourth embodiment describes an example in which the configuration of the gate electrode of the transfer transistor of the pixel is changed in any one of the solid-state imaging devices according to the first to third embodiments. The fourth embodiment further describes some modifications. 5.
  • Fifth Embodiment A fifth embodiment describes a first example in which the planar layout configuration of the transistors of the pixel circuit is changed in any one of the solid-state imaging devices according to the first to fourth embodiments. . 6.
  • Sixth Embodiment A sixth embodiment describes a second example in which the planar layout configuration of the transistors of the pixel circuit is changed in any one of the solid-state imaging devices according to the first to fourth embodiments. . 7. Seventh Embodiment A seventh embodiment describes a third example in which the planar layout configuration of the transistors of the pixel circuit is changed in any one of the solid-state imaging devices according to the first to fourth embodiments. . 8. Eighth Embodiment In the eighth embodiment, in any one of the solid-state imaging devices according to the first to seventh embodiments, an example will be described in which the configuration of the shared connection portion of the pixel circuit is changed. 9.
  • Ninth Embodiment A ninth embodiment describes an example in which the connection configuration of the wiring of the pixel circuit is changed in any one of the solid-state imaging devices according to the first to seventh embodiments. 10.
  • Tenth Embodiment A tenth embodiment will explain a fourth example in which the planar layout configuration of the transistors of the pixel circuit is changed in the solid-state imaging device according to the fifth embodiment. The tenth embodiment further describes some modifications.
  • Eleventh Embodiment An eleventh embodiment describes an example in which the configuration of the element isolation region of the pixel circuit is changed in any one of the solid-state imaging devices according to the first to tenth embodiments. 12.
  • Twelfth Embodiment A twelfth embodiment describes an example in which the power supply voltage supply configuration is changed in any one of the solid-state imaging devices according to the first to eleventh embodiments.
  • the twelfth embodiment will describe in detail the circuit configuration, planar configuration, vertical cross-sectional configuration of pixels and pixel circuits of a solid-state imaging device, and a method for manufacturing a solid-state imaging device.
  • Thirteenth Embodiment A thirteenth embodiment will explain an example in which the configuration of the shared connection portion of the pixel circuit is changed in the solid-state imaging device according to the twelfth embodiment.
  • the thirteenth embodiment also describes a method for manufacturing a solid-state imaging device. 14.
  • 14th Embodiment A 14th embodiment describes a first example in which the arrangement layout configuration of the shared connection portion of the pixel circuit is changed in the solid-state imaging device according to the 12th or 13th embodiment.
  • 15 Fifteenth Embodiment A fifteenth embodiment describes a second example in which the arrangement layout configuration of the shared connection portion of the pixel circuit is changed in the solid-state imaging device according to the twelfth or thirteenth embodiment.
  • 16. 16th Embodiment A 16th embodiment will explain a third example in which the arrangement layout configuration of the shared connection portion of the pixel circuit is changed in the solid-state imaging device according to the 12th or 13th embodiment. 17.
  • the 17th embodiment describes a fourth example in which the arrangement layout configuration of the shared connection portion of the pixel circuit is changed in the solid-state imaging device according to the 12th or 13th embodiment.
  • the seventeenth embodiment also describes a modification.
  • Eighteenth Embodiment An eighteenth embodiment describes an application example of the solid-state imaging device according to the twelfth embodiment or the thirteenth embodiment. In the eighteenth embodiment, a planar layout configuration of pixels and pixel circuits, a planar layout configuration of color filters, and a planar layout configuration of optical lenses will be described. 19.
  • Example of Application to Moving Body An example in which the present technology is applied to a vehicle control system, which is an example of a moving body control system, will be described. 20. Other embodiments
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 11.
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 11.
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 11.
  • FIG. 1 A solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS. 1 to 11.
  • the arrow X direction shown as appropriate indicates one plane direction of the solid-state imaging device 1 placed on a plane for convenience.
  • the arrow Y direction indicates another planar direction perpendicular to the arrow X direction.
  • the arrow Z direction indicates an upward direction orthogonal to the arrow X direction and the arrow Y direction. That is, the arrow X direction, the arrow Y direction, and the arrow Z direction exactly match the X-axis direction, the Y-axis direction, and the Z-axis direction of the three-dimensional coordinate system, respectively. It should be noted that each of these directions is shown to aid understanding of the description and is not intended to limit the direction of the present technology.
  • FIG. 1 shows an example of the circuit configuration of the pixel 10 and the pixel circuit 20 that construct the solid-state imaging device 1 according to the first embodiment. .
  • One pixel 10 is composed of a series circuit of a photoelectric conversion element (photodiode) 11 and a transfer transistor 12 .
  • the photoelectric conversion element 11 converts light incident from the outside of the solid-state imaging device 1 into electric charge (electrical signal).
  • the transfer transistor 12 has a transfer gate electrode and a pair of main electrodes. One of the pair of main electrodes is connected to the photoelectric conversion element 11 .
  • the other main electrode is connected to the pixel circuit 20 through a floating diffusion region (hereinafter simply referred to as “FD region”) 25 .
  • the transfer gate electrodes are connected to horizontal signal lines (not shown).
  • a control signal TG is input to the transfer gate electrode from the horizontal signal line.
  • the pixel circuit 20 is arranged here for each unit pixel. That is, one pixel circuit 20 is arranged for four pixels 10 .
  • the pixel circuit 20 performs signal processing on charges converted from light in the pixel 10 .
  • the pixel circuit 20 is constructed with four transistors, first to fourth transistors.
  • the first transistor is an amplification transistor 21 having a gate electrode and a pair of main electrodes.
  • the second transistor is a selection transistor 22 having a gate electrode and a pair of main electrodes.
  • the third transistor is a floating diffusion conversion gain switching transistor (hereinafter simply referred to as "FD conversion gain switching transistor") 23 having a gate electrode and a pair of main electrodes.
  • a fourth transistor is a reset transistor 24 having a gate electrode and a pair of main electrodes.
  • a gate electrode of the amplification transistor 21 is connected to the FD region 25 .
  • One main electrode of the amplification transistor 21 is connected to the power supply voltage terminal VDD, and the other main electrode is connected to one main electrode of the selection transistor 22 .
  • the power supply voltage is, for example, 2.8 [V].
  • the power supply voltage may be, for example, 2.2 [V].
  • a gate electrode of the select transistor 22 is connected to a select signal line SEL.
  • the other main electrode of the select transistor 22 is connected to the vertical signal line VSL and current source load LC.
  • a current source load LC is connected to the reference voltage terminal GND.
  • a gate electrode of the FD conversion gain switching transistor 23 is connected to the floating diffusion control signal line FDG.
  • One main electrode of the FD conversion gain switching transistor 23 is connected to the FD region 25 and the other main electrode is connected to one main electrode of the reset transistor 24 .
  • a gate electrode of the reset transistor 24 is connected to the reset signal line RST.
  • the other main electrode of the reset transistor 24 is connected to the power supply voltage terminal VDD.
  • the pixel circuit 20 is further connected to an image processing circuit (not shown).
  • the image processing circuit includes, for example, an analog-to-digital converter (ADC) and a digital signal processor (DSP).
  • ADC analog-to-digital converter
  • DSP digital signal processor
  • the charge converted from light by pixel 10 is an analog signal. This analog signal is amplified in the pixel circuit 20 .
  • the ADC converts an analog signal output from the pixel circuit 20 into a digital signal.
  • DSPs perform functional processing of digital signals. That is, the image processing circuit performs signal processing for image creation.
  • FIG. 1 (2) Basic Layout Configuration of Transistor 200 Constructing Pixel 10 and Pixel Circuit 20
  • the transistors 200 forming one pixel 10 and pixel circuit 20 are arranged in a region surrounded by the pixel isolation region 16. ing.
  • the side opposite to the arrow Z direction is configured as a light incident surface.
  • Photoelectric conversion elements 11 forming pixels 10 are arranged on the light incident surface side.
  • the pixel isolation regions 16 extend in the arrow X direction with a constant width dimension, and are arranged in plurality in the arrow Y direction with a constant spacing dimension. Furthermore, the pixel isolation regions 16 are similarly extended in the arrow Y direction with a constant width dimension, and are arranged in plurality in the arrow X direction with a constant spacing dimension. In other words, the pixel isolation region 16 is arranged in a lattice shape in plan view, and the pixels 10 and the transistors 200 are arranged in the regions partitioned by the pixel isolation region 16 .
  • the pixels 10 and the transistors 200 are arranged in a square area partitioned by the pixel separation area 16 in plan view.
  • one pixel 10 is arranged in one region partitioned by the pixel isolation region 16 .
  • One transistor 200 constituting the pixel circuit 20 is arranged in one region partitioned by the pixel isolation region 16 . Note that vertical cross-sectional structures of the pixel isolation region 16 and the transistor 200 will be described later.
  • the transistor 200 is a first transistor, a second transistor, a third transistor or a fourth transistor. That is, the transistor 200 is any one of the amplification transistor 21 , the selection transistor 22 , the FD conversion gain switching transistor 23 , and the reset transistor 24 .
  • the transistor 200 is surrounded by an element isolation region 26 and electrically and optically isolated from other regions.
  • the transistor 200 includes a channel forming region 201 , a gate insulating film 202 , a gate electrode 203 and a pair of main electrodes 204 .
  • the main electrode 204 is formed of an n-type semiconductor region as the first conductivity type and used as a source electrode or a drain electrode.
  • transistor 200 is an n-channel insulated gate field effect transistor (IGFET).
  • IGFETs include Metal Oxide Semiconductor Field Effect Transistors (MOSFETs) and Metal Insulator Semiconductor Field Effect Transistors (MISFETs). .
  • the transistors 200 are arranged diagonally with respect to the extending direction of the pixel isolation regions 16 in the regions corresponding to the pixels 10 .
  • the transistor 200 has a gate length of 100000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000
  • the gate width Wg is the length in the direction orthogonal to the direction of the gate length Lg and in the direction corresponding to the diagonal line D2-D2 extending from the lower left side to the upper right side shown as a virtual line.
  • the minimum angle ⁇ 1 between the pixel isolation region 16 extending in the direction of the arrow X and the diagonal line D1-D1 is 45 degrees.
  • the maximum angle will be 135 degrees.
  • the minimum angle ⁇ 2 formed by the pixel isolation region 16 extending in the arrow Y direction and the diagonal line D1-D1 is naturally 45 degrees.
  • the angle ⁇ 1 is set to 45 degrees, the gate length Lg dimension and the gate width Wg dimension of the transistor 200 can be maximized.
  • the angle ⁇ 1 can be appropriately set at an angle of 15 degrees or more and less than 75 degrees.
  • the gate length Lg and the gate width Wg of the transistor 200 can be increased compared to when the transistor 200 is not arranged diagonally.
  • the FD area 25 and the substrate connecting portion 27 are arranged in the area partitioned by the pixel separation area 16 so as to be aligned with the diagonal line D2-D2.
  • the FD area 25 is arranged at the lower left corner where the pixel isolation area 16 extending in the arrow X direction and the pixel isolation area 16 extending in the arrow Y direction intersect.
  • the FD region 25 is made of an n-type semiconductor region.
  • the FD region 25 is arranged with the element isolation region 26 interposed with respect to the transistor 200 .
  • a transfer gate electrode (vertical gate electrode) 205 is arranged at a position spaced apart on the right side of the FD region 25 .
  • the transfer gate electrode 205 is a gate electrode of the transfer transistor 200, and extends on the base 15 with the thickness direction of the base 15 as the gate length Lg direction.
  • the base connecting portion 27 is arranged at the upper right corner where the pixel isolation region 16 extending in the arrow X direction and the pixel isolation region 16 extending in the arrow Y direction intersect.
  • the base connecting portion 27 is formed of a p-type semiconductor region as the second conductivity type.
  • substrate 15 is formed as a p-type well region. That is, the substrate 15 is connected to the reference voltage terminal GND with the substrate connecting portion 27 interposed therebetween.
  • the base connection portion 27 is arranged with the element isolation region 26 interposed with respect to the transistor 200 , similarly to the FD region 25 .
  • the portion indicated by the black circle is the connection region (contact region) with the wiring arranged in the upper layer on the side opposite to the photoelectric conversion element 11 of the transistor 200 .
  • the wiring is, for example, the wiring 7 shown in FIG.
  • wiring for example, copper (Cu) wiring is used.
  • the connection area is, for example, the connection hole 6H shown in FIG.
  • the shared connection section 31 is provided here between the transistor 200 of the pixel 10 and the transistor 200 of another pixel 10 (not shown) adjacent in the arrow Y direction. More specifically, the shared connection 31 has one end electrically directly connected to one main electrode 204 of the transistor 200 and the other end electrically connected across the pixel isolation region 16 to one main electrode of the other transistor 200 . directly connected. In other words, the shared connection portion 31 is connected to the main portion of the transistor 200 across the pixel isolation region 16 without forming the wiring on the transistor 200 and the connection hole formed in the interlayer insulating film between the transistor 200 and the wiring. The electrodes 204 are directly connected.
  • the shared connection portion 32 is provided here between the FD region 25 of the pixel 10 and the FD region 25 of another pixel 10 (not shown) adjacent in the arrow X direction and the arrow Y direction. Specifically, the shared connection portion 32 is formed over a total of four FD regions 25 of the pixels 10 adjacent in the arrow X direction and the arrow Y direction, and is electrically directly connected to the total of four FD regions 25. .
  • the shared connection portion 33 is provided here between the base connection portion 27 of the pixel 10 and the base connection portion 27 of another pixel 10 (not shown) adjacent in the arrow X direction and the arrow Y direction. Similarly to the shared connection portion 32, the shared connection portion 33 is formed over the substrate connection portions 27 of a total of four pixels 10 adjacent in the arrow X direction and the arrow Y direction, and is electrically connected to the substrate connection portions 27 in total. Directly connected.
  • FIG. 3 shows an example of a specific planar configuration of the pixel 10 and pixel circuit 20 .
  • FIG. 4 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section cut along the line AA shown in FIG. 3).
  • FIG. 5 shows an arrangement layout configuration of the unit pixel BP shown in FIG. 3 and the surrounding pixels 10 (or unit pixel BP).
  • one pixel circuit 20 is arranged for four pixels 10 in the first embodiment.
  • the four pixels 10 are two pixels 10A and 10B that are adjacent in the direction of the arrow X, and two pixels that are adjacent in the direction of the arrow X and are adjacent to the pixels 10A and 10B in the direction of the arrow Y.
  • Pixel 10C and pixel 10D are adjacent to the pixels 10A and 10B in the direction of the arrow Y.
  • Pixel 10C and pixel 10D form a unit pixel BP.
  • a selection transistor 22 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10D.
  • the select transistor 22 is arranged in a region partitioned by the pixel isolation region 16 with the gate length Lg direction aligned with the diagonal line D1-D1.
  • the selection transistor 22 is arranged on the main surface portion of the substrate 15 opposite to the light incident side (the second surface as the upper surface of the substrate 15 in FIG. 4).
  • a semiconductor substrate is used as the base 15 .
  • a single crystal silicon substrate having a p-type semiconductor region (or p-type well region) 151 is used.
  • a photoelectric conversion element 11 is arranged on the light incident side of the substrate 15 (the first surface side as the lower surface of the substrate 15 in FIG. 4). The photoelectric conversion element 11 is formed at the pn junction between the p-type semiconductor region 151 and the n-type semiconductor region (not denoted by reference numeral).
  • the pixel isolation region 16 has a first groove 161 and a first embedding member 162 .
  • the first groove 161 is formed as a deep groove penetrating through the substrate 15 from the upper surface to the lower surface in the thickness direction.
  • the first embedding member 162 is embedded in the first groove 161 .
  • the first embedded member 162 is formed of an insulator 162A provided along the inner wall of the first groove 161 and an embedded member 162B embedded in the first groove 161 with the insulator 162A interposed therebetween.
  • a silicon oxide film, a silicon nitride film, or the like, for example, is used for the insulator 162A.
  • a silicon oxide film or a polycrystalline silicon film, for example, is used for the embedded member 162B.
  • the pixel isolation region 16 is configured with a trench isolation structure. Although detailed illustration and description are omitted here, a pinning region is arranged between the photoelectric conversion element 11 inside the base 15 and the pixel separation region 16 in the region corresponding to the photoelectric conversion element 11 .
  • the selection transistor 22 includes a channel formation region 201, a gate insulating film 202, a gate electrode 203, and a pair of main electrodes 204, as described for the transistor 200 described above.
  • a channel forming region 201 is formed by the p-type semiconductor region 151 of the substrate 15 .
  • a gate insulating film 202 is formed on the surface of the channel forming region 201 .
  • a single layer film such as a silicon oxide film, a silicon nitride film, an oxynitride film, or a composite film thereof is used for the gate insulating film 202 .
  • the gate electrode 203 is formed on the surface of the gate insulating film 202 opposite to the channel formation region 201 .
  • the gate electrode 203 is a single layer film of a gate electrode material such as a polycrystalline silicon film, a high melting point metal film, a high melting point metal silicide film which is a compound of polycrystalline silicon and a high melting point metal, or a composite film thereof. It is used.
  • the main electrodes 204 are arranged in pairs on the main surface of the substrate 15 in the direction of the gate length Lg with the gate electrode 203 at the center, and are formed of n-type semiconductor regions.
  • the FD region 25 and the substrate connecting portion 27 are arranged at positions corresponding to the diagonal line D2-D2 and facing each other with the selection transistor 22 as the center. .
  • An element isolation region 26 is formed between the FD region 25 and the select transistor 22 and between the base connecting portion 27 and the select transistor 22, respectively.
  • the FD region 25 is arranged on the main surface portion of the substrate 15 and is formed of an n-type semiconductor region like the main electrode 204 of the select transistor 22 .
  • the base connecting portion 27 is arranged on the main surface portion of the base 15 and is formed of a p-type semiconductor region having a higher impurity density than the p-type semiconductor region 151 of the base 15 .
  • the element isolation region 26 has a second trench 261 and a second embedding member 262 .
  • the second groove 261 is a groove formed in the thickness direction from the upper surface of the base 15 toward the lower surface.
  • the second groove 261 is a groove that does not reach the photoelectric conversion element 11 , and the depth of the second groove 261 is shallower than the depth of the first groove 161 .
  • the second embedding member 262 is embedded inside the second groove 261 .
  • the second embedded member 262 is made of, for example, a silicon oxide film or the like, like the insulator 162A.
  • the amplification transistor 21 of the pixel circuit 20 is arranged at the position corresponding to the pixel 10B.
  • the amplifying transistor 21 is arranged in a region partitioned by the pixel isolation region 16 with the gate length Lg direction aligned with the diagonal line D2-D2.
  • the amplification transistor 21 is arranged on the main surface portion of the substrate 15 in the same manner as the selection transistor 22 .
  • the amplification transistor 21 includes a channel forming region 201 , a gate insulating film 202 , a gate electrode 203 , and a pair of main electrodes 204 like the selection transistor 22 .
  • the FD region 25 and the substrate connection portion 27 are arranged at positions corresponding to the diagonal line D1-D1 and facing each other with the amplification transistor 21 at the center.
  • An element isolation region 26 is formed between the FD region 25 and the amplification transistor 21 and between the substrate connecting portion 27 and the amplification transistor 21, respectively.
  • the amplification transistor 21 is formed in a line-symmetrical shape with respect to the selection transistor 22 with the pixel isolation region 16 extending in the direction of the arrow X as the center. For this reason, one main electrode 204 of the selection transistor 22 is arranged close to one of the main electrodes 204 of the amplification transistor 21 in the direction of the arrow Y with the pixel isolation region 16 interposed therebetween.
  • One main electrode (input electrode or drain electrode) 204 of the selection transistor 22 and one main electrode (output electrode or source electrode) 204 of the amplification transistor 21 are electrically connected by a shared connection portion 31 .
  • the FD conversion gain switching transistor 23 of the pixel circuit 20 is arranged at the position corresponding to the pixel 10A.
  • the FD conversion gain switching transistor 23 is arranged in a region partitioned by the pixel separation region 16 with the gate length Lg direction aligned with the diagonal line D1-D1, similarly to the selection transistor 22 .
  • the FD conversion gain switching transistor 23 is arranged on the main surface portion of the substrate 15 .
  • the FD conversion gain switching transistor 23 includes a channel forming region 201 , a gate insulating film 202 , a gate electrode 203 and a pair of main electrodes 204 , like the selection transistor 22 .
  • the FD region 25 and the substrate connection portion 27 are arranged at positions corresponding to the diagonal line D2-D2 and opposed to each other with the FD conversion gain switching transistor 23 at the center.
  • Element isolation regions 26 are formed between the FD region 25 and the FD conversion gain switching transistor 23, and between the substrate connecting portion 27 and the FD conversion gain switching transistor 23, respectively.
  • the FD conversion gain switching transistor 23 is formed line-symmetrically with respect to the amplification transistor 21 with the pixel isolation region 16 extending in the arrow Y direction as the center.
  • a reset transistor 24 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10C.
  • the reset transistor 24 is arranged in a region partitioned by the pixel isolation region 16 with the gate length Lg direction aligned with the diagonal line D2-D2, similarly to the amplification transistor 21 .
  • the reset transistor 24 is arranged on the main surface portion of the substrate 15 in the same manner as the selection transistor 22 .
  • the reset transistor 24 includes a channel forming region 201 , a gate insulating film 202 , a gate electrode 203 and a pair of main electrodes 204 , similarly to the selection transistor 22 .
  • the FD region 25 and the substrate connecting portion 27 are arranged at positions corresponding to the diagonal line D1-D1 and opposed to each other with the reset transistor 24 at the center.
  • An element isolation region 26 is formed between the FD region 25 and the reset transistor 24 and between the substrate connecting portion 27 and the reset transistor 24, respectively.
  • the reset transistor 24 is formed in a line-symmetrical shape with respect to the FD conversion gain switching transistor 23 with the pixel isolation region 16 extending in the arrow X direction as the center. Therefore, one main electrode 204 of the reset transistor 24 is arranged close to one main electrode 204 of the FD conversion gain switching transistor 23 in the direction of the arrow Y, with the pixel isolation region 16 interposed therebetween. .
  • One main electrode (input electrode or drain electrode) 204 of the reset transistor 24 and one main electrode (output electrode or source electrode) 204 of the FD conversion gain switching transistor 23 are electrically connected by a shared connection section 31. .
  • the reset transistor 24 is formed in a line-symmetrical shape with respect to the selection transistor 22 with the pixel isolation region 16 extending in the arrow Y direction as the center.
  • the shared connection portion 32 is made of a gate electrode material such as a polycrystalline silicon film.
  • This polycrystalline silicon film contains impurities at a high impurity density which reduce the resistance value. Phosphorus, which is an n-type impurity, can be practically used as the impurity.
  • the shared connection section 31 electrically connects one main electrode 204 of the FD conversion gain switching transistor 23 of the pixel 10A and one main electrode 204 of the reset transistor 24 of the pixel 10C. That is, one end of the shared connection portion 31 is directly connected to the surface of one main electrode 204 of the FD conversion gain switching transistor 23 . The other end of the shared connection portion 31 is directly connected to the surface of one main electrode 204 of the reset transistor 24 across the pixel isolation region 16 .
  • the shared connection portion 31 electrically connects one main electrode 204 of the amplification transistor 21 of the pixel 10B and one main electrode 204 of the selection transistor 22 of the pixel 10D. That is, one end of the shared connection portion 31 is directly connected to the surface of one main electrode 204 of the amplification transistor 21 . The other end of the shared connection portion 31 is directly connected to the surface of one main electrode 204 of the select transistor 22 across the pixel isolation region 16 .
  • Planar view WHEREIN The shared connection part 31 is formed in rectangular shape here. Specifically, the shared connection portion 31 is formed in a rectangular shape. Like the shared connection portion 32, the shared connection portion 31 is made of, for example, the gate electrode material.
  • a total of four substrate connection portions 27 arranged in each of the pixel 10A, pixel 10B, pixel 10C, and pixel 10D are arranged in four corners of the unit pixel BP.
  • the base connection portion 27 is electrically connected to the base connection portion 27 of another unit pixel BP adjacent to the unit pixel BP by the shared connection portion 33 .
  • the shared connection portion 33 is formed with the same configuration as the shared connection portion 32 that connects the four FD areas 25 .
  • the wiring 7 is arranged above the amplifying transistor 21 and the like of the pixel circuit 20 with an interlayer insulating film 6 interposed therebetween.
  • the wiring 7 is connected to the gate electrode 203, the main electrode 204, the shared connection portion 31, the shared connection portion 32, the shared connection portion 33 and the like through the connection hole 6H formed in the interlayer insulating film 6.
  • FIG. 7 for example, copper wiring is used as described above.
  • a substrate 15 is prepared. As shown in FIG. 6, a p-type semiconductor region (p-type well region) 151 is formed in the substrate 15, and the photoelectric conversion element 11 is formed in the pixel formation region. Each of the p-type semiconductor region 151 and the photoelectric conversion element 11 is formed by, for example, introducing an impurity and activating the introduced impurity.
  • pixel isolation regions 16 and element isolation regions 26 are formed.
  • the pixel isolation region 16 is formed in a region between the pixels 10 of the substrate 15 .
  • the pixel isolation region 16 is formed, for example, by forming a first groove 161 penetrating from the upper surface to the lower surface of the substrate 15 and embedding a first embedding member 162 in the first groove 161 .
  • Anisotropic etching such as reactive ion etching (RIE) is used to form the first grooves 161 .
  • RIE reactive ion etching
  • CVD chemical vapor deposition
  • the element isolation region 26 is formed in part of the pixel isolation region 16 and part of the p-type semiconductor region 151 on the main surface side of the substrate 15 .
  • the element isolation region 26 is formed by forming a second groove 261 from the upper surface to the lower surface of the substrate 15 and embedding a second embedding member 262 in the second groove 261 .
  • the second groove 261 is formed shallower than the first groove 161 .
  • Anisotropic etching such as RIE, for example, is used to form the second grooves 261 .
  • the CVD method or the like is used to form the second embedded member 262 .
  • a transfer gate electrode 205 is formed in a region surrounded by the pixel isolation region 16 and the element isolation region 26 and in the formation region of the transfer transistor 12 .
  • the transfer gate electrode 205 is connected to a groove (not numbered) formed from the upper surface to the bottom surface of the substrate 15, an embedded member (not numbered) embedded in the groove with a gate insulating film interposed therebetween, and the embedded member. and a gate electrode.
  • a gate insulating film 202 and a gate electrode 203 are formed on the surface of the substrate 15 in respective formation regions of the amplification transistor 21 , the selection transistor 22 , the FD conversion gain switching transistor 23 and the reset transistor 24 .
  • each of the FD regions 25 is formed.
  • the base connecting portion 27 is formed by implanting p-type impurities using photolithography and ion implantation.
  • the FD region 25 is formed by implanting n-type impurities using photolithography and ion implantation.
  • main electrodes 204 of the amplification transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24 are formed in the same step as the step of forming the FD region 25. be done. By forming the main electrode 204, the amplification transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24 are formed. Note that the impurity may be introduced by a solid phase diffusion method.
  • a shared connection portion 33 that connects between the substrate connection portions 27 and a shared connection portion 32 that connects between the FD regions 25 are formed.
  • the shared connection portion 33 is formed of, for example, a polycrystalline silicon film as a gate electrode material.
  • the polycrystalline silicon film is formed by, for example, the CVD method, and p-type impurities are introduced into the polycrystalline silicon film.
  • the p-type impurity is introduced by ion implantation or solid phase diffusion.
  • the shared connection portion 32 is formed by the same process as that for forming the shared connection portion 33, for example, a polycrystalline silicon film. An n-type impurity is introduced into this polycrystalline silicon film.
  • the shared connection portion 31 that connects the main electrodes 204 is formed in the same process as the shared connection portion 32 is formed.
  • An interlayer insulating film 6 is formed covering the amplification transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, the reset transistor 24, the shared connection portion 31, the shared connection portion 32, and the shared connection portion 33 (see FIG. 11). ). Subsequently, as shown in FIG. 11, a contact hole 6H is formed in the interlayer insulating film 6. Then, as shown in FIG.
  • wiring 7 is formed in interlayer insulating film 6 .
  • a wiring 7 is connected to each region through a connection hole 6H.
  • the solid-state imaging device 1 according to the first embodiment is completed, and the manufacturing method is finished.
  • the shared connection portion 31 and the shared connection portion 32 or the shared connection portion 33 may be doped with an impurity during the formation of the polycrystalline silicon film, for example.
  • the solid-state imaging device 1 includes pixels 10, pixel isolation regions 16, transistors 200, FD regions 25, transfer gate electrodes 205, or substrate connection portions 27.
  • the pixel 10 has a photoelectric conversion element 11 that is arranged on the first surface side of the substrate 15, which is the light incident side, and converts light into charge.
  • the pixel 10 is a "first pixel” according to the present technology, and is any one of the pixel 10A, the pixel 10B, the pixel 10C, and the pixel 10D.
  • the photoelectric conversion element is the "first photoelectric conversion element" according to the present technology.
  • the pixel separation region 16 is formed in the thickness direction of the substrate 15 and extends in the first direction and in the second direction crossing the first direction when viewed from the second surface side opposite to the first surface of the substrate 15 . Extending around the sides of pixel 10, it electrically and optically isolates pixel 10 from other regions.
  • the first direction is, for example, the arrow X direction.
  • the second direction is, for example, the arrow Y direction.
  • Each of the first direction and the second direction is the extending direction of the pixel isolation region 16 or the arrangement direction of the pixels 10 .
  • the transistor 200 is arranged on the second surface side of the substrate 15 surrounded by the pixel isolation region 16 at a position corresponding to the pixel 10, and the gate length direction is slanted with respect to the first direction or the second direction. are placed. Transistor 200 processes the converted charge. Transistor 200 is the "first transistor" according to the present disclosure. In the first embodiment, the "first transistor” is the FD conversion gain switching transistor 23 arranged at the position corresponding to the pixel 10A, but it may be any of the amplification transistor 21, the selection transistor 22, and the reset transistor 24. may The FD region 25 is arranged in the gate width Wg direction of the transistor 200 on the second surface of the substrate 15 at a position corresponding to the pixel 10 .
  • the FD area 25 is the "first FD area” according to the present technology.
  • the transfer gate electrode 205 is arranged in the gate width Wg direction of the transistor 200 on the second surface side of the substrate 15 at the position corresponding to the pixel 10 .
  • a transfer gate electrode 205 is a gate electrode of the transfer transistor 12 that transfers charges from the pixel 10 to the FD region 25 .
  • the transfer transistor 12 and the transfer gate electrode 205 are the "first transfer transistor” and the "first transfer gate electrode” according to the present technology.
  • the base connecting portion 27 supplies voltage to the base 15 .
  • the base connecting portion 27 is the “first base connecting portion” according to the present technology. Note that the first substrate connecting portion is a well contact region.
  • the transistor 200 is arranged diagonally in the direction of the gate length Lg in a region corresponding to the pixel 10 and surrounded by the pixel isolation region 16.
  • a sufficient layout area can be secured. Specifically, the lengths of the transistor 200 in the gate length Lg direction and the gate width Wg direction can be sufficiently secured. Therefore, the transistor 200 having excellent noise immunity can be constructed, so that the electrical reliability of the solid-state imaging device 1 can be improved.
  • the pair of main electrodes 204 are not formed in the gate width Wg direction of the transistor 200 . This area can be utilized as an empty space.
  • the FD region 25, the transfer gate electrode 205, or the substrate connecting portion 27 is arranged in this empty space. Although all of these are provided in the first embodiment, at least one may be provided. Therefore, the area corresponding to the pixel 10 can be effectively utilized.
  • the FD region 25, the transfer gate electrode 205, or the substrate connection portion 27 is arranged with the element isolation region 26 interposed with respect to the transistor 200. be. Therefore, the isolation capability between the transistor 200 and the FD region 25, the transfer gate electrode 205, or the substrate connecting portion 27 can be improved as compared with the case where the element isolation region 26 is not interposed.
  • the element isolation region 26 is formed from the second surface of the substrate 15 toward the first surface, and includes a second groove 261 deeper than the first groove 161 and a second embedding member 262 embedded in the second groove 261 . and Therefore, in the element isolation region 26, the isolation distance between the elements can be increased in the thickness direction of the substrate 15, so that the isolation ability between the transistor 200 and the FD region 25, the transfer gate electrode 205, or the substrate connection portion 27 can be improved. It can be improved further.
  • the pixels 10 are partitioned by the pixel isolation regions 16 and formed in a rectangular shape when viewed from the second surface side.
  • a pair of main electrodes 204 of the transistor 200 are arranged so as to coincide with, for example, diagonal lines D1-D1 of the rectangular shape of the pixel 10 .
  • the FD region 25, the transfer gate electrode 205, or the substrate connecting portion 27 is arranged in alignment with another diagonal line D2-D2 intersecting the diagonal line D1-D1 or along the diagonal line D2-D2. Therefore, the gate length Lg and the gate width Wg of the transistor 200 are longer than when the gate length Lg direction is aligned with the extending direction of the pixel isolation region 16 . Accordingly, in the transistor 200, noise resistance performance is improved, and electrical characteristics can be improved.
  • the gate length Lg direction of the transistor 200 has an inclination of 45 degrees with respect to the first direction or the second direction. Therefore, the gate length Lg and the gate width Wg of the transistor 200 are the longest.
  • the solid-state imaging device 1 includes pixels 10, pixel isolation regions 16, transistors 200, FD regions 25, transfer gate electrodes 205, or substrates. and a connecting portion 27 .
  • the pixel 10 is adjacent to the "first pixel” according to the present technology in the first direction, is arranged on the first surface side of the substrate 15 with the pixel separation region 16 interposed therebetween, and converts light into electric charge. It has a photoelectric conversion element 11 that The pixel 10 is a "second pixel” according to the present technology. For example, if the "first pixel" is the pixel 10A, the "second pixel” is the pixel 10B.
  • the photoelectric conversion element is the "second photoelectric conversion element” according to the present technology.
  • the pixel separation region 16 is formed in the thickness direction of the substrate 15 and extends in the first direction and in the second direction crossing the first direction when viewed from the second surface side opposite to the first surface of the substrate 15 . Extending around the sides of pixel 10, it electrically and optically isolates pixel 10 from other regions.
  • the transistor 200 is arranged on the second surface side of the substrate 15 surrounded by the pixel isolation region 16 at a position corresponding to the pixel 10, and the gate length direction is slanted with respect to the first direction or the second direction. , to process the converted charge.
  • Transistor 200 is the "second transistor" according to the present disclosure.
  • the “second transistor” is the amplification transistor 21 .
  • the “second transistor” is formed in a line-symmetrical shape with respect to the "first transistor” centering on the pixel isolation region 16 between the "first pixel” and the “second pixel”.
  • the FD region 25 is arranged in the gate width Wg direction of the transistor 200 on the second surface side of the substrate 15 at a position corresponding to the pixel 10 .
  • the FD area 25 is the "second FD area” according to the present technology.
  • the transfer gate electrode 205 is arranged in the gate width Wg direction of the transistor 200 on the second surface of the substrate 15 at the position corresponding to the pixel 10 .
  • a transfer gate electrode 205 is a gate electrode of the transfer transistor 12 that transfers charges from the pixel 10 to the FD region 25 .
  • the transfer transistor 12 and the transfer gate electrode 205 are the “second transfer transistor” and the “second transfer gate electrode” according to the present technology.
  • the base connecting portion 27 supplies voltage to the base 15 .
  • the base connecting portion 27 is the “second base connecting portion” according to the present technology.
  • the transistor 200 is arranged diagonally in the direction of the gate length Lg in a region corresponding to the pixel 10 and surrounded by the pixel isolation region 16. A sufficient layout area can be secured. Specifically, the lengths of the transistor 200 in the gate length Lg direction and the gate width Wg direction can be sufficiently secured.
  • the transistor 200 having excellent noise immunity can be constructed, so that the electrical reliability of the solid-state imaging device 1 can be improved.
  • the pair of main electrodes 204 are not formed in the gate width Wg direction of the transistor 200 .
  • This area can be utilized as an empty space.
  • the FD region 25, the transfer gate electrode 205, or the substrate connecting portion 27 is arranged in this empty space. Although all of these are provided in the first embodiment, at least one may be provided. Therefore, the area corresponding to the pixel 10 can be effectively utilized.
  • the "second transistor" is formed in a line-symmetrical shape with respect to the "first transistor", the arrangement layout of the pixels 10 and the transistors 200 can be easily realized.
  • both FD regions 25 or between substrate connecting portions 27 can be arranged close to each other. Therefore, a shared connection using the shared connection portion 32 or the shared connection portion 33 becomes possible, and a sufficient area for arranging the transistor 200 in the pixel 10 can be secured.
  • a “third pixel” and a “third transistor” are, for example, the pixel 10C and the reset transistor 24 .
  • the “fourth pixel” and the “fourth transistor” are the pixel 10D and the selection transistor 22, for example.
  • one of the pair of main electrodes 204 of the transistor 200 and one of the pair of main electrodes 204 of the other adjacent transistor 200 are connected by the shared connection portion 31, as shown in FIGS. be shared.
  • the main electrode 204 of the FD conversion gain switching transistor 23 and the main electrode 204 of the reset transistor 24 are shared by the shared connection section 31 .
  • the main electrode 204 of the amplification transistor 21 and the main electrode 204 of the selection transistor 22 are shared by the shared connection 31 .
  • the shared connection 31 is directly connected to the surface of the main electrode 204 .
  • the main electrodes 204 of the transistors 200 can be electrically connected to each other by the shared connection portion 31 without forming wiring and connection holes that cross over the pixel isolation region 16 .
  • the shared connection portion 31 is arranged so as to overlap the main electrode 204, and the connection between the two does not require an alignment margin dimension such as a connection hole. Therefore, the area on the main surface of the substrate 15 that connects the main electrodes 204 does not increase, so that a sufficient area for disposing the transistor 200 in the pixel 10 can be secured.
  • the gate length Lg dimension and the gate width Wg dimension of the transistor 200 can be increased. Therefore, the transistor 200 having excellent noise immunity can be constructed, so that the electrical reliability of the solid-state imaging device 1 can be improved.
  • the adjacent FD regions 25 are shared by the shared connection portion 32
  • the adjacent substrate connection portions 27 are shared by the shared connection portion 33 .
  • the shared connection portion 32 is directly connected to the surface of the FD region 25
  • the shared connection portion 33 is directly connected to the surface of the substrate connection portion 27 .
  • the parasitic capacitance added to the FD region 25 can be reduced because the connection is not made by the wiring 7 .
  • the substrate connecting portions 27 can be electrically connected to each other by the shared connecting portion 33 without forming wiring and connecting holes that cross over the pixel isolation region 16 .
  • the shared connection portion 33 is arranged so as to overlap the base connection portion 27, and the connection between the two does not require an alignment margin dimension such as a connection hole. Therefore, the area on the main surface of the substrate 15 that connects the substrate connection portions 27 does not increase. Therefore, in the pixel 10, a sufficient area is secured for arranging the transistor 200, so that the gate length Lg dimension and the gate width Wg dimension of the transistor 200 can be increased. That is, since the transistor 200 having excellent noise resistance can be constructed, the electrical reliability of the solid-state imaging device 1 can be improved.
  • one transistor 200 is arranged in one pixel 10, as shown in FIGS.
  • One FD region 25 is provided for a plurality of pixels 10 and the FD region 25 is shared (shared) by the plurality of pixels 10 .
  • Second Embodiment> A solid-state imaging device 1 according to a second embodiment of the present disclosure will be described with reference to FIGS. 12 and 13.
  • FIG. 12 shows an example of a specific planar configuration of the pixels 10 and pixel circuits 20 of the solid-state imaging device 1 according to the second embodiment.
  • FIG. 13 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section cut along the BB cutting line shown in FIG. 12).
  • a fin (FIN) structure is adopted for the transistor 200 in the solid-state imaging device 1 according to the first embodiment.
  • the amplification transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24 have a fin structure.
  • the fin structure is a structure in which the end of the gate electrode 203 in the direction of the gate width Wg extends from the second surface of the substrate 15 toward the first surface.
  • both ends of the gate electrode 203 in the gate width Wg direction are embedded in grooves formed in the substrate 15 and extend into the substrate 15 .
  • Both ends of the gate electrode 203 in the direction of the gate width Wg are formed exactly along the element isolation region 26 , and the gate width Wg of the gate electrode 203 is defined by the element isolation region 26 .
  • the fin structure may be employed for one selected from the amplification transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24.
  • FIG. the fin structure may be adopted only for the amplification transistor 21 .
  • the transistor 200 extends the end of the gate electrode 203 in the gate width Wg direction from the second surface of the substrate 15 toward the first surface. It has a fin-type structure.
  • the gate width Wg dimension can be secured in the thickness direction of the base 15 in the transistor 200 .
  • the transistor 200 since the direction of the gate length Lg is arranged obliquely, the dimension of the gate length Lg is increased, and the occurrence of the short channel effect or the occurrence of noise can be effectively suppressed or prevented. be able to.
  • the transistor 200 can effectively suppress or prevent generation of RTN (Random Telegraph Signal) noise.
  • the gate width Wg dimension of transistor 200 can be extended to improve transconductance (gm). Also, since the mutual conductance of the transistor 200 is improved, the operation speed of the pixel circuit 200 can be increased.
  • FIG. 14 shows an example of a circuit configuration of the pixel 10 and the pixel circuit 20 that construct the solid-state imaging device 1 according to the third embodiment. .
  • the amplification transistor 21 includes amplification transistors 21A and 21B
  • the selection transistor 22 includes selection transistors 22A and 22B.
  • the amplification transistor 21A and the amplification transistor 21B are electrically connected in parallel.
  • the selection transistor 22A and the selection transistor 22B are electrically connected in parallel.
  • the amplification transistor 21A and the selection transistor 22A are electrically connected in series.
  • the amplification transistor 21B and the selection transistor 22B are electrically connected in series.
  • FIG. 15 shows an example of a specific planar configuration of the pixel 10 and pixel circuit 20 .
  • an amplification transistor 21B of the amplification transistor 21 and a selection transistor 22B of the selection transistor 22 are arranged at a position corresponding to the pixel 10A.
  • the amplification transistor 21B and the selection transistor 22B are arranged along the diagonal line D1-D1 (see FIG. 2). Further, the gate length Lg dimension of the amplification transistor 21B is formed longer than the gate length Lg dimension of the selection transistor 22B.
  • an amplification transistor 21A of the amplification transistor 21 and a selection transistor 22A of the selection transistor 22 are arranged at a position corresponding to the pixel 10B.
  • the amplification transistor 21A and the selection transistor 22A are arranged along a diagonal line D2-D2 (see FIG. 2). Further, the gate length Lg dimension of the amplification transistor 21A is formed longer than the gate length Lg dimension of the selection transistor 22A.
  • the amplification transistor 21A and the selection transistor 22A are formed in a line-symmetrical shape with respect to the amplification transistor 21B and the selection transistor 22B, centering on the pixel isolation region 16 arranged between the pixel 10A and the pixel 10B. .
  • a reset transistor 24 is arranged at a position corresponding to the pixel 10C.
  • the reset transistor 24 is arranged along the diagonal line D2-D2 (see FIG. 2).
  • An FD conversion gain switching transistor 23 is arranged at a position corresponding to the pixel 10D.
  • the FD conversion gain switching transistor 23 is arranged along the diagonal line D1-D1 (see FIG. 2).
  • the FD conversion gain switching transistor 23 is formed in a line-symmetrical shape with respect to the reset transistor 24 centering on the pixel isolation region 16 arranged between the pixel 10C and the pixel 10D.
  • the FD conversion gain switching transistor 23 is arranged in a substantially line-symmetrical shape with respect to the amplification transistor 21B and the selection transistor 22B, centering on the pixel isolation region 16 arranged between the pixel 10A and the pixel 10C. formed.
  • the reset transistor 24 is formed substantially line-symmetrically with respect to the amplification transistor 21A and the selection transistor 22A, with the pixel separation region 16 provided between the pixel 10B and the pixel 10D as the center. ing.
  • the main electrode 204 of the FD conversion gain switching transistor 23 and the main electrode 204 of the reset transistor 24 are connected by the wiring 7 (see FIG. 4).
  • a parasitic capacitance is positively formed by the wiring 7 .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • the amplification transistor 21 of the pixel circuit 20 is constructed by an amplification transistor 21A and an amplification transistor 21B electrically connected in parallel.
  • the select transistor 22 of the pixel circuit 20 is constructed by a select transistor 22A and a select transistor 22B electrically connected in parallel.
  • the amplification transistor 21A and the selection transistor 22A are arranged at positions corresponding to the pixels 10B.
  • the amplification transistor 21B and the selection transistor 22B are arranged at positions corresponding to the pixels 10A.
  • the gate length Lg of the amplification transistor 21A and the amplification transistor 21B is formed longer than the gate length Lg of the selection transistor 22A and the selection transistor 22B. Therefore, the noise resistance of the amplification transistor 21 constructed by the amplification transistor 21A and the amplification transistor 21B can be improved.
  • FIG. 16 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • FIG. 17 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section taken along the CC cutting line shown in FIG. 16).
  • FIG. 18 shows the vertical cross-sectional configuration of another part of the pixel 10 and the pixel circuit 20 (cross section taken along the DD cutting line shown in FIG. 16).
  • a plurality of transfer gate electrodes 205 of the transfer transistor 12 are arranged. More specifically, a transistor 200 is provided at a position corresponding to one pixel 10, and two transfer gate electrodes 205 are provided here. In plan view, the two transfer gate electrodes 205 are arranged along a diagonal line D2-D2 with the FD region 25 interposed therebetween.
  • the planar shape of the transfer gate electrode 205 is rectangular, specifically square.
  • the pixel 10 is the pixel 10A, the pixel 10B, the pixel 10C, or the pixel 10D.
  • a transistor 200 is an amplification transistor 21 , a selection transistor 22 , an FD conversion gain switching transistor 23 or a reset transistor 24 .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • a plurality of transfer gate electrodes 205 are arranged at positions corresponding to the pixels 10, as shown in FIGS.
  • the effective gate width Wg dimension of the transfer gate electrode 205 of the transfer transistor 12 is increased, so that the charge reading efficiency from the pixel 10 to the pixel circuit 20 can be improved.
  • FIG. 19 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • FIG. 20 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section cut along the EE cutting line shown in FIG. 19).
  • FIG. 21 shows the vertical cross-sectional configuration of another part of the pixel 10 and the pixel circuit 20 (a cross section cut along the FF cutting line shown in FIG. 19).
  • the transfer gate electrode 205 of the transfer transistor 12 has a rectangular shape in plan view. is formed in More specifically, a transistor 200 is provided at a position corresponding to one pixel 10, and one transfer gate electrode 205 is provided here. In plan view, the transfer gate electrode 205 is formed in a rectangular shape with long sides along the diagonal line D2-D2 and short sides along the diagonal line D1-D1. An FD region 25 is arranged to face the central portion of the transfer gate electrode 205 .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the fourth embodiment.
  • transfer gate electrodes 205 having a rectangular shape in plan view are arranged at positions corresponding to the pixels 10.
  • FIG. As a result, the effective gate width Wg dimension of the transfer gate electrode 205 of the transfer transistor 12 is increased, so that the charge reading efficiency from the pixel 10 to the pixel circuit 20 can be improved.
  • FIG. 22 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • FIG. 23 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section cut along the GG cutting line shown in FIG. 22).
  • FIG. 24 shows a vertical cross-sectional configuration of another part of the pixel 10 and the pixel circuit 20 (a cross section taken along the HH cutting line shown in FIG. 22).
  • a plurality of transfer gate electrodes 205 of the transfer transistor 12 are arranged. . More specifically, a transistor 200 is provided at a position corresponding to one pixel 10, and two transfer gate electrodes 205 are provided here. In plan view, the two transfer gate electrodes 205 are arranged along a diagonal line D2-D2 with the FD region 25 interposed therebetween. Here, the planar shape of the transfer gate electrode 205 is triangular. One of the two transfer gate electrodes 205 is formed line-symmetrically with respect to the other of the transfer gate electrodes 205 about the diagonal line D1-D1.
  • planar shape of the transfer gate electrode 205 may be circular, elliptical, or a polygonal shape having a pentagon or more, other than the above.
  • a plurality of transfer gate electrodes 205 are arranged at positions corresponding to the pixels 10, as shown in FIGS.
  • the effective gate width Wg dimension of the transfer gate electrode 205 of the transfer transistor 12 is increased, so that the charge reading efficiency from the pixel 10 to the pixel circuit 20 can be improved.
  • FIG. 25 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • FIG. 26 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section taken along the II cutting line shown in FIG. 25).
  • the wiring 7 electrically connects between the main electrodes 204 of the transistor 200, between the FD regions 25, and between the substrate connecting portions 27, respectively.
  • the shared connection portion 31, the shared connection portion 32, and the shared connection portion 33 of the solid-state imaging device 1 according to the first embodiment are not formed.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment. Note that a plurality of pixels 10 may be arranged with the gate length Lg direction of the transistor 200 aligned with the diagonal line D2-D2.
  • the transistors 200 having the gate lengths Lg aligned in the same direction are arranged in each of the plurality of pixels 10 arranged.
  • Wirings 7 electrically connect the main electrodes 204 of the transistor 200, the FD regions 25, and the substrate connection portions 27.
  • FIG. With such a configuration, the shared connection portion 31 connecting between the main electrodes 204, the shared connection portion 32 connecting between the FD regions 25, and the shared connection portion 33 connecting between the substrate connection portions 27 are omitted. be able to. Therefore, the manufacturing process of the shared connection portion 31, the shared connection portion 32, and the shared connection portion 33 can be simplified.
  • FIG. 27 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • the pixel circuit 20 includes two amplification transistors 21 electrically connected in parallel, a selection transistor 22, and a reset transistor 24. It has
  • One of the two amplification transistors 21 is arranged at a position corresponding to the pixel 10A.
  • the other of the two amplification transistors 21 is arranged at a position corresponding to the pixel 10B adjacent to the pixel 10A in the arrow X direction.
  • the other amplifying transistor 21 is formed in a line symmetrical shape with respect to the one amplifying transistor 21 with the pixel isolation region 16 between the pixel 10A and the pixel 10B as the center.
  • a reset transistor 24 is arranged at a position corresponding to the pixel 10C adjacent to the pixel 10A in the arrow Y direction.
  • the reset transistor 24 is formed in a line-symmetrical shape with respect to one amplification transistor 21 centering on the pixel isolation region 16 between the pixel 10A and the pixel 10C.
  • a selection transistor 22 is provided at a position corresponding to the pixel 10D adjacent to the pixel 10B in the direction opposite to the arrow Y direction.
  • the selection transistor 22 is formed in a line-symmetrical shape with respect to the other amplification transistor 21 centering on the pixel isolation region 16 between the pixel 10B and the pixel 10D.
  • a wiring 7 electrically connects between the FD region 25 and the gate electrode 203 of the amplification transistor 21, between the main electrode 204 of the amplification transistor 21 and the main electrode 204 of the selection transistor 22, and the like.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • amplification transistors 21 electrically connected in parallel are arranged at positions corresponding to the pixels 10A and 10B.
  • a reset transistor 24 is provided at a position corresponding to the pixel 10C arranged adjacent to the pixel 10A.
  • a selection transistor 22 is provided at a position corresponding to the pixel 10D arranged adjacent to the pixel 10B. Therefore, since the pixels 10 and the transistors 200 are arranged at positions suitable for connection points, connection using the wiring 7 is facilitated. In addition, since the wiring length of the wiring 7 is shortened, the parasitic capacitance added to the wiring 7 can be reduced.
  • FIG. 28 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • the pixel circuit 20 includes two pixels electrically connected in parallel. It has an amplification transistor 21 , a selection transistor 22 and a reset transistor 24 .
  • One of the two amplification transistors 21 is arranged at a position corresponding to the pixel 10A.
  • the other of the two amplification transistors 21 is arranged at a position corresponding to the pixel 10B adjacent to the pixel 10A in the arrow X direction.
  • the other amplifying transistor 21 is formed in a line symmetrical shape with respect to the one amplifying transistor 21 with the pixel isolation region 16 between the pixel 10A and the pixel 10B as the center.
  • a reset transistor 24 is arranged at a position corresponding to the pixel 10C adjacent to the pixel 10A in the arrow Y direction.
  • the reset transistor 24 is formed in a line-symmetrical shape with respect to one amplification transistor 21 centering on the pixel isolation region 16 between the pixel 10A and the pixel 10C.
  • a selection transistor 22 is arranged at a position corresponding to the pixel 10D adjacent to the pixel 10B in the arrow Y direction.
  • the selection transistor 22 is formed in a line-symmetrical shape with respect to the other amplification transistor 21 centering on the pixel isolation region 16 between the pixel 10B and the pixel 10D.
  • a wiring 7 electrically connects between the FD region 25 and the gate electrode 203 of the amplification transistor 21, between the main electrode 204 of the amplification transistor 21 and the main electrode 204 of the selection transistor 22, and the like.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the sixth embodiment.
  • FIG. 29 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • FIG. 30 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section cut along the JJ cutting line shown in FIG. 29).
  • FIG. 31 shows an arrangement layout configuration of the unit pixel BP shown in FIG. 29 and the surrounding pixels 10 (or unit pixel BP).
  • the unit pixel BP includes the pixel 10A, the pixel 10B, It has a pixel 10C and a pixel 10D.
  • An FD conversion gain switching transistor 23 is arranged at a position corresponding to the pixel 10A.
  • An amplification transistor 21 is arranged at a position corresponding to the pixel 10B.
  • a reset transistor 24 is provided at a position corresponding to the pixel 10C.
  • a selection transistor 22 is arranged at a position corresponding to the pixel 10D.
  • the main electrode 204 of the amplification transistor 21 and the main electrode of the selection transistor 22 are electrically connected by a shared connection portion 31 .
  • a shared connection section 31 electrically connects the main electrode 204 of the FD conversion gain switching transistor 23 and the main electrode 204 of the reset transistor 204 .
  • shared connection portion 31 includes shared groove 311 and connection conductor 312 .
  • the shared trench 311 is formed as a blind hole between the main electrodes 204 by digging from the upper surface (second surface) of the pixel isolation region 16 toward the lower surface (first surface).
  • the depth of the shared trench 311 is formed to be approximately the same as the junction depth of the main electrode 204, for example.
  • the depth of the shared trench 311 is formed shallower than the depth of the second trench 261 of the isolation region 26 .
  • a connection conductor 312 is embedded in the shared groove 311 .
  • the connection conductor 312 is directly connected to the side surface of the main electrode 204 .
  • the connection conductor 312 is made of a gate electrode material such as a polycrystalline silicon film. This polycrystalline silicon film contains impurities at a high impurity density which reduce the resistance value. Phosphorus, which is an n-type impurity, can be practically used as the impurity.
  • the shared connection portion 32 includes a shared groove 321 and a connection conductor 322, similar to the shared connection portion 31. As shown in FIG.
  • the shared connection portion 33 includes a shared groove 331 and a connection conductor 332 in the same manner as the shared connection portion 31 .
  • the connection conductor 332 is formed of, for example, a polycrystalline silicon film
  • the polycrystalline silicon film contains p-type impurities at a high impurity density that reduce the resistance value.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 also includes a shared connection section 31 as shown in FIGS. 29 to 31.
  • FIG. The shared connection portion 31 includes a shared groove 311 and a connection conductor 312 embedded in the shared groove 311 .
  • the main electrodes 204 of the transistor 200 can be electrically connected without forming a wiring and a connection hole over the pixel isolation region 16 . Therefore, the area on the main surface of the substrate 15 that connects the main electrodes 204 is effectively eliminated, so that a sufficient area for arranging the transistor 200 in the pixel 10 can be secured.
  • shared connection 31 is directly connected to the side of main electrode 204 of transistor 200 .
  • the area for connecting the shared connection portion 31 and the main electrode 204 is secured in the direction of the arrow Z, and is not substantially required on the main surface of the substrate 15 .
  • the solid-state imaging device 1 includes a shared connection portion 32 that connects between the FD regions 25 and a shared connection portion 33 that connects between the substrate connection portions 27, similarly to the shared connection portion 31. FIG. Therefore, the same effects as those obtained by the shared connection portion 31 can be obtained.
  • FIG. 32 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • FIG. 33 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section cut along the KK cutting line shown in FIG. 30).
  • the solid-state imaging device 1 according to the ninth embodiment includes a shared connection section 31, a shared connection section 32, and a shared connection section 31 provided in the solid-state imaging device 1 according to the eighth embodiment.
  • the connecting part 33 is not provided.
  • the wiring 7 is directly connected to the main electrode 204 of the transistor 200, the FD region 25, the substrate connecting portion 27, and the like.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • the wiring 7 is connected to the main electrode 204 of the transistor 200, the FD region 25, the substrate connecting portion 27, and the like.
  • each of the FD regions 25 gathered at the central portion of the plurality of pixels 10 is individually connected to the wiring 7 without disposing the shared connection portion 32 of the solid-state imaging device 1 according to the eighth embodiment. , not shared. Therefore, the parasitic capacitance generated between the FD region 25 and, for example, the transfer gate electrode 205 can be reduced, so that the charge readout efficiency from the pixel 10 to the pixel circuit 20 can be improved.
  • FIG. 10 A solid-state imaging device 1 according to the tenth embodiment of the present disclosure will be described with reference to FIGS. 34 to 37.
  • FIG. The tenth embodiment describes a construction example of the unit pixel BP of the solid-state imaging device 1 .
  • FIG. 34 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • the solid-state imaging device 1 according to the tenth embodiment is different from the solid-state imaging device 1 according to the fifth embodiment in that the pixels 10A, 10B, and 10C arranged in the arrow Y direction are
  • a unit pixel BP is constructed by a total of three pixels 10 .
  • a reset transistor 24 is provided at a position corresponding to the pixel 10A.
  • An amplification transistor 21 is arranged at a position corresponding to the pixel 10B.
  • a selection transistor 22 is arranged at a position corresponding to the pixel 10C.
  • the reset transistor 24, amplification transistor 21, and selection transistor 22 are arranged with their gate lengths Lg aligned with the diagonal line D1-D1 (see FIG. 2).
  • each of the pixels 10A, 10B, and 10C forming the unit pixel BP is repeatedly arranged in the arrow X direction.
  • the unit pixels BP are repeatedly arranged in the arrow X direction and the arrow Y direction.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment.
  • FIG. 35 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20 of the solid-state imaging device 1 according to the first modified example of the tenth embodiment.
  • a unit pixel BP is constructed by a total of four pixels 10, that is, a pixel 10A, a pixel 10B, a pixel 10C, and a pixel 10D arranged in the arrow Y direction.
  • a reset transistor 24 is provided at a position corresponding to the pixel 10A.
  • An FD conversion gain switching transistor 23 is arranged at a position corresponding to the pixel 10B.
  • An amplification transistor 21 is arranged at a position corresponding to the pixel 10C.
  • a selection transistor 22 is arranged at a position corresponding to the pixel 10D.
  • the reset transistor 24, the FD conversion gain switching transistor 23, the amplification transistor 21, and the selection transistor 22 are arranged with their gate lengths Lg aligned with the diagonal line D1-D1 (see FIG. 2).
  • each of the pixels 10A, 10B, 10C, and 10D forming the unit pixel BP is repeatedly arranged in the arrow X direction.
  • the unit pixels BP are repeatedly arranged in the arrow X direction and the arrow Y direction.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment.
  • FIG. 36 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20 of the solid-state imaging device 1 according to the second modification of the tenth embodiment.
  • a unit pixel BP is constructed by a total of eight pixels 10, pixels 10A to 10H arranged in the arrow X direction and the arrow Y direction.
  • the pixels 10A and 10B are arranged adjacent to each other in the arrow X direction.
  • a reset transistor 24 is arranged at a position corresponding to each of the pixels 10A and 10B.
  • the pixels 10C and 10D are arranged adjacent to each other in the direction of the arrow X, and the pixels 10A and 10B are arranged adjacent to each other in the direction of the arrow Y.
  • FD conversion gain switching transistors 23 are provided at positions corresponding to the pixels 10C and 10D, respectively.
  • the pixels 10E and 10F are arranged adjacent to each other in the direction of the arrow X, and the pixels 10C and 10D are arranged adjacent to each other in the direction of the arrow Y.
  • Amplification transistors 21 are arranged at positions corresponding to the pixels 10E and 10F, respectively.
  • the pixels 10G and 10H are arranged adjacent to each other in the direction of the arrow X, and the pixels 10E and 10F are arranged adjacent to each other in the direction of the arrow Y.
  • Selection transistors 22 are arranged at positions corresponding to the pixels 10G and 10H, respectively.
  • the reset transistor 24, the FD conversion gain switching transistor 23, the amplification transistor 21, and the selection transistor 22 are arranged with their gate lengths Lg aligned with the diagonal line D1-D1 (see FIG. 2).
  • each of the pixels 10A to 10H forming the unit pixel BP is repeatedly arranged in the arrow X direction.
  • the unit pixels BP are repeatedly arranged in the arrow X direction and the arrow Y direction.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment.
  • FIG. 37 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20 of the solid-state imaging device 1 according to the third modification of the tenth embodiment.
  • the solid-state imaging device 1 according to the third modification has pixels 10A, 10B, 10C, and 10A, 10B, 10C, and 10B arranged in the direction of the arrow Y in the same manner as the solid-state imaging device 1 according to the first modification.
  • a unit pixel BP is constructed by a total of four pixels 10 including the pixel 10D.
  • a reset transistor 24 is provided at a position corresponding to the pixel 10A.
  • An FD conversion gain switching transistor 23 is arranged at a position corresponding to the pixel 10B.
  • the FD conversion gain switching transistor 23 is formed in a line-symmetrical shape with respect to the reset transistor 24 .
  • An amplification transistor 21 is arranged at a position corresponding to the pixel 10C.
  • the amplification transistor 21 is formed line-symmetrically with respect to the FD conversion gain switching transistor 23 .
  • a selection transistor 22 is arranged at a position corresponding to the pixel 10D.
  • the selection transistor 22 is formed line-symmetrically with respect to the amplification transistor 21 .
  • each of the pixels 10A, 10B, 10C, and 10D forming the unit pixel BP is formed in a line-symmetrical shape.
  • the unit pixel BP is formed in a line-symmetrical shape in the arrow X direction and the arrow Y direction.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment.
  • FIG. 38 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (longitudinal cross-sectional configuration corresponding to FIG. 4 described above).
  • the solid-state imaging device 1 according to the eleventh embodiment includes element isolation regions 26P instead of the element isolation regions 26 of the solid-state imaging device 1 according to the first embodiment.
  • the element isolation region 26 ⁇ /b>P is formed of a semiconductor region that is the same p-type as the base 15 and has an impurity density higher than that of the p-type semiconductor region 151 of the base 15 .
  • the element isolation region 26P is formed using, for example, an ion implantation method, a solid phase diffusion method, or the like.
  • the element isolation region 26P is also formed in part of the pixel isolation region 16 on the second surface side, and the pixel isolation region 16 is configured including the element isolation region 26P.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 also includes an element isolation region 26P, as shown in FIG. It is not necessary to form the second groove 261 and the second embedded member 262 of the element isolation region 26P in the element isolation region 26P. Therefore, the solid-state imaging device 1 can be constructed easily.
  • FIG. 39 A solid-state imaging device 1 according to the twelfth embodiment of the present disclosure will be described with reference to FIGS. 39 to 48.
  • FIG. 39 A solid-state imaging device 1 according to the twelfth embodiment of the present disclosure will be described with reference to FIGS. 39 to 48.
  • FIG. 39 A solid-state imaging device 1 according to the twelfth embodiment of the present disclosure will be described with reference to FIGS. 39 to 48.
  • FIG. 39 shows an example of a circuit configuration of the pixel 10 and the pixel circuit 20 that construct the solid-state imaging device 1 according to the twelfth embodiment. .
  • the basic configurations of the pixels 10 and the pixel circuits 20 of the solid-state imaging device 1 are the same as the configurations of the pixels 10 and the pixel circuits 20 of the solid-state imaging device 1 according to the first embodiment. .
  • the power supply voltage terminal VDD connected to each of the amplification transistor 21 and the reset transistor 24 of the pixel circuit 20 forming the unit pixel BP1 is shared.
  • the power supply voltage terminal VDD connected to each of the amplification transistor 21 and the reset transistor 24 of the pixel circuit 20 constructing the unit pixel BP2 arranged adjacent to the unit pixel BP1 is shared.
  • the unit pixel BP1 and the unit pixel BP2 share the power supply voltage terminal VDD.
  • FIG. 40 shows an example of a specific planar configuration of the pixel 10 and pixel circuit 20 .
  • FIG. 41 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (a cross section cut along the LL cutting line shown in FIG. 40).
  • one pixel circuit 20 is provided for four pixels 10, like the solid-state imaging device 1 according to the first embodiment.
  • the four pixels 10 are two pixels 10A and 10B that are adjacent in the direction of the arrow X, and two pixels that are adjacent in the direction of the arrow X and are adjacent to the pixels 10A and 10B in the direction of the arrow Y.
  • These four pixels 10A, 10B, 10C and 10D form a unit pixel BP1.
  • a reset transistor 24 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10D.
  • the reset transistor 24 is arranged in a region partitioned by the pixel isolation region 16 so that the gate length Lg direction is aligned with the diagonal line D1-D1 (see FIG. 2).
  • An amplification transistor 21 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10B.
  • the amplifying transistor 21 is arranged in a region partitioned by the pixel isolation region 16 with the gate length Lg direction aligned with the diagonal line D2-D2.
  • a selection transistor 22 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10A.
  • the select transistor 22 is arranged in a region partitioned by the pixel isolation region 16 so that the gate length Lg direction is aligned with the diagonal line D1-D1 (see FIG. 2).
  • An FD conversion gain switching transistor 23 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10C.
  • the FD conversion gain switching transistor 23 is arranged in the region partitioned by the pixel isolation region 16 so that the gate length Lg direction is aligned with the diagonal line D2-D2.
  • the amplification transistor 21 is formed in a line-symmetrical shape with respect to the selection transistor 22 with the pixel isolation region 16 between the pixel 10A and the pixel 10B as the center.
  • the reset transistor 24 is formed in a line-symmetrical shape with respect to the FD conversion gain switching transistor 23 centering on the pixel separation region 16 between the pixel 10C and the pixel 10BD. Further, the reset transistor 24 and the FD conversion gain switching transistor 23 are line symmetrical with respect to the amplification transistor 21 and the selection transistor 22, centering on the pixel isolation region 16 between the pixels 10A and 10B and the pixels 10C and 10D. formed into a shape.
  • the unit pixel BP2 is arranged adjacent to the unit pixel BP1 in the arrow X direction.
  • the unit pixel BP2 is formed in a line-symmetrical shape with respect to the unit pixel BP1, centering on the pixel separation region 16 between the unit pixel BP1 and the unit pixel BP2.
  • the pixel 10B of the unit pixel BP1 and the pixel 10B of the unit pixel BP2 are arranged close to each other.
  • the pixel 10D of the unit pixel BP1 and the pixel 10D of the unit pixel BP2 are arranged close to each other. That is, the main electrodes 204 of the amplification transistor 21 and the reset transistor 24 of the unit pixel BP1 and the main electrodes 204 of the amplification transistor 21 and the reset transistor 24 of the unit pixel BP2 are gathered at one place.
  • the four main electrodes 204 gathered at one place are electrically connected to each other by the shared connection portion 34 and shared.
  • the shared connection portion 34 is electrically directly connected to the surface of the main electrode 204 in the same manner as the shared connection portion 31 and the shared connection portion 32 of the solid-state imaging device 1 according to the first embodiment described above. . Specifically, one end of the shared connection portion 34 is connected to, for example, the main electrode 204 of the amplification transistor 21 of the unit pixel BP1. The other end of the shared connection portion 34 is connected across the pixel isolation region 16 to the main electrodes 204 of the reset transistor 24 of the unit pixel BP1 and the amplification transistor 21 and reset transistor 24 of the unit pixel BP2. The shared connection portion 34 is connected to the power supply voltage terminal VDD through the wiring 7 (see FIG. 39).
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • a substrate 15 is prepared. As shown in FIG. 42, a first groove 161 is formed in the substrate 15 in the formation region of the pixel isolation region 16 . Anisotropic etching such as RIE, for example, is used to form the first grooves 161 .
  • a mask 165 is formed on the inner wall of the first groove 161 on the second surface side. The mask 165 is used as an anti-impurity mask.
  • a mask 165 is used to introduce, for example, a p-type impurity into the substrate 15 from the inner wall of the first groove 161 to form a pinning region 166 . After this, the mask 165 is removed. As shown in FIG. 44, a first embedding member 162 is embedded in the first trench 161 to form the pixel isolation region 16 .
  • element isolation regions 26 are formed.
  • the element isolation region 26 is formed between each of the transistor 200, the FD region 25, and the substrate connection portion 27, and is also formed in a part of the pixel isolation region 16 on the second surface side here.
  • the element isolation region 26 is formed by forming a second groove 261 from the upper surface to the lower surface of the substrate 15 and embedding a second embedding member 262 in the second groove 261 .
  • the second groove 261 is formed shallower than the first groove 161 .
  • Anisotropic etching such as RIE, for example, is used to form the second grooves 261 .
  • the CVD method or the like is used to form the second embedded member 262 .
  • a gate insulating film 202 and a gate electrode 203 are sequentially formed on the second surface of the substrate 15 within the region surrounded by the pixel isolation region 16 and the element isolation region 26 (see FIG. 8). ). Subsequently, main electrode 204 of transistor 200 is formed, as shown in FIG. Once the main electrode 204 is formed, the transistor 200 is completed.
  • a shared connection portion 34 is formed to connect between the main electrodes 204 of the transistor 200 across the pixel isolation region 16 .
  • the shared connection portion 34 is formed by the same process as that for forming the shared connection portion 31 and the shared connection portion 32 (not shown).
  • An interlayer insulating film 6 and a connection hole 6H are sequentially formed, and wiring 7 is formed as shown in FIG.
  • the wiring 7 shown in FIG. 48 connects the shared connection portion 34 to the power supply voltage terminal VDD.
  • the solid-state imaging device 1 according to the twelfth embodiment is completed, and the manufacturing method is completed.
  • the solid-state imaging device 1 includes pixels 10, transistors 200, pixel isolation regions 16, and shared connection portions 34.
  • the pixel 10 has a photoelectric conversion element 11 that is arranged on the first surface side of the substrate 15, which is the light incident side, and converts light into charge.
  • the pixel 10 is each of a “first pixel” and a “second pixel” according to the present technology.
  • the "first pixel” is, for example, the pixel 10B or the pixel 10D of the unit pixel BP1.
  • a “second pixel” is, for example, the pixel 10A or the pixel 10C of the unit pixel BP2.
  • the pixel separation regions 16 are arranged between the pixels 10 and formed in the thickness direction of the substrate 15 to electrically and optically separate the pixels 10 from each other.
  • the transistor 200 is arranged on the second surface side of the substrate 15 at a position corresponding to the pixel 10, and the gate length Lg direction is slanted with respect to the arrangement direction of the pixel 10, and processes converted charges.
  • the transistor 200 is each of a “first transistor” and a “second transistor” according to the present technology. For example, when the “first transistor” is arranged at the position corresponding to the pixel 10B of the unit pixel BP1, the “first transistor” is the amplification transistor 21 .
  • the “second transistor” When the “second transistor” is arranged at the position corresponding to the pixel 10A of the unit pixel BP2, the “second transistor” is the amplification transistor 21. FIG. Further, when the “first transistor” is arranged at the position corresponding to the pixel 10 ⁇ /b>D of the unit pixel BP ⁇ b>1 , the “first transistor” is the reset transistor 24 . When the “second transistor” is arranged at the position corresponding to the pixel 10 ⁇ /b>D of the unit pixel BP ⁇ b>2 , the “second transistor” is the reset transistor 24 .
  • the shared connection 34 provides a direct electrical connection between the main electrodes 204 of the transistor 200 and supplies a power supply voltage.
  • the power supply voltage can be supplied to the main electrodes 204 of the plurality of transistors 200 at one point without forming wiring and connection holes that cross over the pixel isolation region 16 . Therefore, it is possible to reduce the number of connection points between the main electrode 204 and the power supply voltage terminal VDD, so that a sufficient area for disposing the transistor 200 in the pixel 10 can be secured. Here, four connection points become one connection point. In addition, for example, in the pixel 10, since a sufficient area is secured for arranging the transistor 200, the transistor 200 having excellent noise resistance can be constructed, and the electrical reliability of the solid-state imaging device 1 can be improved. can be done.
  • the shared connection section 34 is connected to the power supply voltage terminal VDD through the wiring 7 at the position overlapping the pixel isolation region 16.
  • FIG. Therefore, the distance between the wiring 7 and the transfer gate electrode 205 or the FD region 25 can be increased, so that the electric field strength from the wiring 7 to the transfer gate electrode 205 or the FD region 25 can be weakened.
  • the shared connection section 34 is connected to the surface of the main electrode 204 of the transistor 200, as in the solid-state imaging device 1 according to the first embodiment.
  • FIG. 49 shows a vertical cross-sectional configuration of part of the pixel 10 and the pixel circuit 20 (longitudinal cross-sectional configuration corresponding to FIG. 48 described above).
  • the structure of the shared connection section 34 of the solid-state imaging device 1 according to the twelfth embodiment is replaced with that of the solid-state imaging device according to the eighth embodiment. It has the same structure as the shared connection section 31 and the shared connection section 32 of the device 1 .
  • the shared connection portion 34 includes a shared groove 341 and a connection conductor 342 .
  • the shared groove 341 has the same configuration as the shared groove 311 of the shared connection portion 31 of the solid-state imaging device according to the eighth embodiment
  • the connection conductor 342 has the same configuration as the connection conductor 312 .
  • each of the shared connection portion 31, the shared connection portion 32, and the shared connection portion 33 has the same structure as the shared connection portion .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the eighth embodiment.
  • a shared groove 341 is formed in a part of the second surface side of the pixel isolation region 16 (see FIG. 50). .
  • the shared groove 341 is formed by the same process as the shared groove 311 of the shared connection portion 31 (not shown).
  • connection conductors 342 are formed in shared trenches 341 .
  • the connection conductor 341 is formed in the same process as the connection conductor 312 of the shared connection portion 31 (not shown).
  • connection conductor 342 As shown in FIG. 51, an n-type impurity is introduced into the connection conductor 342 to form the shared connection portion 34 .
  • the shared connection portion 34 is formed by the same process as the shared connection portion 31 .
  • the interlayer insulating film 6 and the connection hole 6H are formed in sequence, and the wiring 7 is formed as shown in FIG. 49 described above.
  • the wiring 7 shown in FIG. 49 connects the shared connection portion 34 to the power supply voltage terminal VDD.
  • the solid-state imaging device 1 according to the thirteenth embodiment is completed, and the manufacturing method is completed.
  • the solid-state imaging device 1 according to the thirteenth embodiment it is possible to obtain the same effects as those obtained by the solid-state imaging device 1 according to the twelfth embodiment. Furthermore, according to the solid-state imaging device 1 according to the thirteenth embodiment, it is possible to obtain the effects obtained by combining the solid-state imaging device 1 according to the twelfth embodiment and the solid-state imaging device 1 according to the eighth embodiment. can.
  • FIG. 52 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20. As shown in FIG.
  • one pixel circuit 20 is arranged for four pixels 10, like the solid-state imaging device 1 according to the twelfth embodiment.
  • the four pixels 10 are two pixels 10A and 10B that are adjacent in the direction of the arrow X, and two pixels that are adjacent in the direction of the arrow X and are adjacent to the pixels 10A and 10B in the direction of the arrow Y.
  • These four pixels 10A, 10B, 10C and 10D form a unit pixel BP1.
  • a reset transistor 24 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10C.
  • the reset transistor 24 is arranged in a region partitioned by the pixel isolation region 16 with the gate length Lg direction aligned with the diagonal line D2-D2 (see FIG. 2).
  • An amplification transistor 21 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10D.
  • the amplifying transistor 21 is arranged in a region partitioned by the pixel isolation region 16 with the gate length Lg direction aligned with the diagonal line D1-D1.
  • An FD conversion gain switching transistor 23 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10A.
  • the FD conversion gain switching transistor 23 is arranged in the region partitioned by the pixel separation region 16 so that the gate length Lg direction is aligned with the diagonal line D1-D1.
  • a selection transistor 22 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10B.
  • the select transistor 22 is arranged in a region partitioned by the pixel isolation region 16 with the gate length Lg direction aligned with the diagonal line D2-D2 (see FIG. 2).
  • the selection transistor 22 is formed in a line-symmetrical shape with respect to the FD conversion gain switching transistor 23 with the pixel isolation region 16 between the pixel 10A and the pixel 10B as the center.
  • the amplification transistor 21 is formed in a line-symmetrical shape with respect to the reset transistor 24 with the pixel isolation region 16 between the pixel 10C and the pixel 10D as the center. Further, the reset transistor 24 and the amplification transistor 21 are line-symmetrical with respect to the FD conversion gain switching transistor 23 and the selection transistor 22, centering on the pixel isolation region 16 between the pixels 10A and 10B and the pixels 10C and 10BD. formed into a shape.
  • the unit pixel BP2 is arranged adjacent to the unit pixel BP1 in the arrow Y direction.
  • the unit pixel BP2 is formed in a line-symmetrical shape with respect to the unit pixel BP1, centering on the pixel separation region 16 between the unit pixel BP1 and the unit pixel BP2.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the twelfth embodiment.
  • FIG. 53 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20. As shown in FIG.
  • the shared connection section 34 is arranged over two pixels 10 in the solid-state imaging device 1 according to the twelfth embodiment. More specifically, the shared connection portion 34 is arranged at a position corresponding to the main electrode 204 of the amplifying transistor 21 corresponding to the pixel 10B of the unit pixel BP2 and the pixel 10D of the same unit pixel BP2. and the main electrode 204 of the reset transistor 24 are electrically connected. That is, the shared connection portion 34 is formed in a rectangular shape that is elongated in the arrow Y direction in plan view.
  • the main electrode 204 of the amplification transistor 21 arranged at the position corresponding to the pixel 10B of the unit pixel BP1, and the main electrode 204 of the reset transistor 24 arranged at the position corresponding to the pixel 10D of the same unit pixel BP1. are configured to be connected to the wiring 7 .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the twelfth embodiment.
  • FIG. 54 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20. As shown in FIG.
  • the shared connection section 34 is arranged over two pixels 10 in the solid-state imaging device 1 according to the twelfth embodiment. More specifically, the common connection section 34 includes the main electrode 204 of the reset transistor 24 arranged at a position corresponding to the pixel 10D of the unit pixel BP1 and the reset transistor 204 arranged at a position corresponding to the pixel 10D of the unit pixel BP2. It is electrically connected to the main electrode 204 of the transistor 24 . That is, the shared connection portion 34 is formed in a rectangular shape elongated in the arrow X direction in plan view.
  • Each of the main electrode 204 of the amplification transistor 21 arranged at the position corresponding to the pixel 10B of the unit pixel BP1 and the main electrode 204 of the amplification transistor 21 arranged at the position corresponding to the pixel 10B of the unit pixel BP2 has A wiring 7 is connected.
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the twelfth embodiment.
  • the main electrodes 204 of two adjacent reset transistors 24 are connected by the shared connection portion 34.
  • the wiring 7 connects between the main electrodes 204 of two adjacent amplifying transistors 21 .
  • FIG. 55 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20. As shown in FIG.
  • the 16 pixels 10 are pixels 10A to 10P.
  • the four pixels 10A to 10D are adjacent in the arrow X direction.
  • the four pixels 10E to 10H are adjacent in the arrow X direction, and adjacent to the pixels 10A to 10D in the arrow Y direction.
  • the four pixels 10I to 10L are adjacent in the arrow X direction, and adjacent to the pixels 10E to 10H in the arrow Y direction.
  • the four pixels 10M to 10P are adjacent in the arrow X direction and adjacent to the pixels 10I to 10L in the arrow Y direction.
  • These 16 pixels 10A to 10P constitute a unit pixel BP3.
  • a unit pixel BP3 shown in FIG. 55 is a basic array that can be expanded into several modifications.
  • Selection transistors 22 of the pixel circuit 20 are arranged at positions corresponding to the pixels 10A and 10D. Similar to the selection transistor 22 of the solid-state imaging device 1 according to the twelfth embodiment, the selection transistor 22 and the like are arranged with the gate length Lg direction aligned with the diagonal line D1-D1 or the diagonal line D2-D2 ( See Figure 2). Amplifying transistors 21 of the pixel circuit 20 are arranged at positions corresponding to the pixels 10B and 10C. An amplification transistor 21 or a selection transistor 22 of the pixel circuit 20 is arranged at positions corresponding to the pixels 10E to 10H, the pixels 10I, and the pixels 10L.
  • Amplifying transistors 21 of the pixel circuit 20 are arranged at positions corresponding to the pixels 10J and 10K.
  • FD conversion gain switching transistors 23 of the pixel circuit 20 are arranged at positions corresponding to the pixels 10M and 10P.
  • a reset transistor 24 of the pixel circuit 20 is arranged at a position corresponding to the pixel 10N and the pixel 10O.
  • the unit pixels BP3 configured in this manner are sequentially arranged in a line-symmetrical shape in the arrow X direction and the arrow Y direction.
  • FIG. 56 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20.
  • amplification transistors 21 of the pixel circuit 20 are arranged at positions corresponding to the pixels 10E to 10H, the pixels 10I, and the pixels 10L.
  • the main electrodes 204 of the amplification transistors 21 arranged at positions corresponding to the pixels 10B, 10C, 10F, and 10G are gathered in one place. This allows the plurality of main electrodes 204 to be connected to the power supply voltage terminal VDD through the shared connection portion 34 and the wiring 7 .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the twelfth embodiment.
  • FIG. 57 shows an example of a specific planar configuration of the pixel 10 and the pixel circuit 20 of the solid-state imaging device 1 according to the modification of the seventeenth embodiment.
  • selection transistors 22 of the pixel circuit 20 are arranged at positions corresponding to the pixels 10E, 10H, 10I, and 10L.
  • amplification transistors 21 of the pixel circuit 20 are arranged at positions corresponding to the pixels 10F and 10G.
  • the main electrodes 204 of the amplification transistors 21 arranged at positions corresponding to the pixels 10B, 10C, 10F, and 10G are gathered in one place. This allows the plurality of main electrodes 204 to be connected to the power supply voltage terminal VDD through the shared connection portion 34 and the wiring 7 .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the seventeenth embodiment.
  • FIG. 18 A solid-state imaging device 1 according to the eighteenth embodiment of the present disclosure will be described with reference to FIGS. 58 to 60.
  • FIG. 18 A solid-state imaging device 1 according to the eighteenth embodiment of the present disclosure will be described with reference to FIGS. 58 to 60.
  • FIG. 18 A solid-state imaging device 1 according to the eighteenth embodiment of the present disclosure will be described with reference to FIGS. 58 to 60.
  • the color filter 4 is arranged in the pixel 10 .
  • the color filter 4 is arranged on the first surface side of the substrate 15, although the description of the longitudinal section is omitted.
  • the color filter 4 includes a red filter 41, a green filter 42, a green filter 43, and a blue filter 44.
  • red filters 41 and green filters 43 are alternately arranged in the arrow X direction.
  • green filters 42 are arranged in the arrow Y direction and on the opposite side.
  • blue filters 44 are arranged in the arrow Y direction and on the opposite side. That is, the green filters 42 and the blue filters 44 are alternately arranged in the arrow X direction.
  • FIG. 59 shows an example of a planar layout configuration of the pixel 10 and the pixel circuit 20 .
  • a total of eight pixels 10 are constructed as one unit pixel BPR, and a red filter 41 is arranged in this unit pixel BPR.
  • the amplification transistor 21 is arranged at the position corresponding to the pixel 10A.
  • a selection transistor 22 is arranged at a position corresponding to the pixel 10B.
  • An FD conversion gain switching transistor 23 is arranged at a position corresponding to the pixel 10C.
  • a reset transistor 24 is provided at a position corresponding to the pixel 10D.
  • the unit pixel BPR includes a pixel 10D and a pixel 10C arranged adjacent in the arrow X direction, and a pixel 10B and a pixel 10A arranged adjacent in the arrow Y direction and also adjacent in the arrow X direction. , a pixel 10D and a pixel 10C, and a pixel 10B and a pixel 10A arranged adjacent to each other in the arrow Y direction and the arrow X direction.
  • a total of eight pixels 10 are constructed as one unit pixel BPB, and a blue filter 44 is arranged in this unit pixel BPB.
  • the unit pixel BPB includes a pixel 10D and a pixel 10C arranged adjacently in the arrow X direction, and a pixel 10B, a pixel 10A, a pixel 10D and a pixel 10D arranged adjacently in the arrow Y direction and also adjacently arranged in the arrow X direction. It includes a pixel 10C, and pixels 10B and 10A that are arranged adjacent to each other in the arrow Y direction and adjacent to each other in the arrow X direction.
  • FIG. 60 shows an example of the planar layout configuration of the pixels 10 in which the green filters 43 are arranged.
  • a total of 10 pixels 10 are constructed as one unit pixel BPGb, and a green filter 43 is arranged in this unit pixel BPGb.
  • the unit pixel BPGb includes a pixel 10, a pixel 10C, a pixel 10B, and a pixel 10A arranged adjacently in the arrow X direction, and a pixel 10D and a pixel 10D arranged adjacently in the arrow X direction. It includes a pixel 10A, and a pixel 10A, a pixel 10B, a pixel 10D, and a pixel 10C arranged adjacent in the arrow Y direction and adjacent in the arrow X direction.
  • a total of 10 pixels 10 are constructed as one unit pixel BPGr, and a green filter 42 is arranged in this unit pixel BPGr.
  • the unit pixel BPGr includes a pixel 10, a pixel 10C, a pixel 10B, and a pixel 10A arranged adjacently in the arrow X direction, and a pixel 10D and a pixel 10D arranged adjacently in the arrow X direction. It includes a pixel 10A, and a pixel 10A, a pixel 10B, a pixel 10D, and a pixel 10C arranged adjacent in the arrow Y direction and adjacent in the arrow X direction.
  • the optical lens 5 is arranged on the first surface of the substrate 15 with the color filter 4 interposed therebetween.
  • the optical lens 5 is formed in the direction of the arrow X with a length corresponding to two pixels, and is formed in the direction of the arrow Y with a length corresponding to one pixel ten. That is, the optical lens 5 is formed in an elliptical shape with different aspect ratios in plan view.
  • One optical lens 5 is arranged corresponding to each unit pixel BP.
  • the unit pixel BPGb two pixels 10D and 10A adjacent in the direction of the arrow X and one pixel 10D adjacent in the direction of the arrow Y share the main electrodes 204 of the amplification transistor 21 and the reset transistor 24. It is shared by the connecting section 34 . That is, the shared connection section 34 is arranged over a total of three pixels 10 .
  • the gap between the main electrodes 204 of the amplification transistor 21 and the reset transistor 24 is It is shared by the shared connection section 34 .
  • the shared connection portion 34 is connected to the power supply voltage terminal VDD through the wiring 7 .
  • Components other than the components described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the twelfth embodiment.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 61 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a driving system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 62 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 62 shows an example of the imaging range of the imaging units 12101 to 12104.
  • FIG. The imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging unit 12031 By applying the technology according to the present disclosure to the imaging unit 12031, the imaging unit 12031 with a simpler configuration can be realized.
  • the present technology is not limited to the above embodiments, and can be modified in various ways without departing from the scope of the present technology.
  • two or more of the solid-state imaging devices according to the embodiments may be combined.
  • the present technology for example, in the solid-state imaging device according to the eighteenth embodiment, the number of groups of pixels forming a unit pixel and the arrangement layout of the unit pixels can be changed as appropriate.
  • this technology is not limited to imaging applications, and can be widely applied to light receiving devices, photoelectric conversion devices, light detection devices, etc. used for sensing applications.
  • the solid-state imaging device is not limited to incident light of visible light, and incident light such as infrared light, ultraviolet light, and electromagnetic waves may be used.
  • the present technology may be configured such that a bandpass filter or the like is arbitrarily provided above the light incident side of the photoelectric conversion element to receive desired incident light.
  • a solid-state imaging device includes a first pixel, a pixel isolation region, a first transistor, a first floating diffusion region, a first transfer gate electrode, or a first substrate connecting portion.
  • the first pixel is arranged on the first surface side, which is the light incident side of the substrate, and has a first photoelectric conversion element that converts light into charge.
  • the pixel separation region is formed in the thickness direction of the substrate and extends in the first direction and the second direction crossing the first direction when viewed from the second surface side opposite to the first surface of the substrate. surrounds the sides of the first pixel to electrically and optically isolate the first pixel from other regions.
  • the first transistor is disposed on a second surface of the substrate surrounded by the pixel isolation region at a position corresponding to the first pixel, and has a gate length direction slanted with respect to the first direction or the second direction; Process the converted charge.
  • the first floating diffusion region, the first transfer gate electrode, or the first substrate connecting portion is arranged in the gate width direction of the first transistor on the second surface of the substrate at a position corresponding to the first pixel.
  • the first transfer gate electrode is the gate electrode of the first transfer transistor that transfers charges from the first pixel to the first floating diffusion region.
  • the first substrate connection supplies a voltage to the substrate.
  • a solid-state imaging device includes a first pixel, a pixel isolation region, a first transistor, a second transistor, a first floating diffusion region, a first transfer gate electrode, or a first substrate connection. and a part.
  • the first pixel is arranged on the first surface side, which is the light incident side of the substrate, and has a first photoelectric conversion element that converts light into charge.
  • the pixel separation region is formed in the thickness direction of the substrate and extends in the first direction and the second direction crossing the first direction when viewed from the second surface side opposite to the first surface of the substrate. surrounds the sides of the first pixel to electrically and optically isolate the first pixel from other regions.
  • the first transistor is disposed on a second surface of the substrate surrounded by the pixel isolation region at a position corresponding to the first pixel, and has a gate length direction slanted with respect to the first direction or the second direction; Process the converted charge.
  • the second transistor is disposed on the second surface of the substrate surrounded by the pixel isolation region at a position corresponding to the first pixel, and has a gate length direction slanted with respect to the first direction or the second direction; It is electrically connected in series with the first transistor.
  • the first floating diffusion region, the first transfer gate electrode, or the first substrate connecting portion is arranged in the gate width direction of the first transistor and the second transistor on the second surface of the substrate at a position corresponding to the first pixel. .
  • the first transfer gate electrode is the gate electrode of the first transfer transistor that transfers charges from the first pixel to the first floating diffusion region.
  • the first substrate connection supplies a voltage to the substrate.
  • a solid-state imaging device includes pixels, pixel separation regions, transistors, floating diffusion regions, transfer gate electrodes, or first substrate connection portions.
  • the pixels are arranged on the first surface side of the substrate, which is the light incident side, and have photoelectric conversion elements that convert light into electric charges.
  • the pixel isolation region is formed in the thickness direction of the substrate, surrounds the side surfaces of the plurality of pixels, and electrically and optically isolates the plurality of pixels.
  • the transistor is arranged on the second surface of the substrate surrounded by the pixel isolation region at a position corresponding to the pixel, and the gate length direction is slanted with respect to the pixel arrangement direction, and the converted charge is processed. .
  • a floating diffusion region, a transfer gate electrode, or a first substrate connecting portion is arranged in the gate width direction of the transistor on the second surface of the substrate at a position corresponding to the pixel.
  • a transfer gate electrode is a gate electrode of a transfer transistor that transfers charges from a pixel to a floating diffusion region.
  • the first substrate connection supplies a voltage to the substrate.
  • a solid-state imaging device includes a first pixel, a second pixel, a pixel isolation region, a first transistor, a second transistor, and a shared connection section.
  • the first pixel is arranged on the first surface side, which is the light incident side of the substrate, and has a first photoelectric conversion element that converts light into charge.
  • the second pixel is adjacent to the first pixel, is arranged on the first surface side of the substrate, and has a second photoelectric conversion element that converts light into charge.
  • the pixel isolation region is disposed between the first pixel and the second pixel, is formed in the thickness direction of the substrate, and electrically and optically isolates the first pixel and the second pixel.
  • the first transistor is disposed on the second surface of the substrate at a position corresponding to the first pixel, has a gate length direction slanted with respect to the arrangement direction of the first pixel and the second pixel, and processes converted charges.
  • the second transistor is arranged on the second surface of the substrate at a position corresponding to the second pixel, has a gate length direction slanted with respect to the arrangement direction of the first pixel and the second pixel, and processes converted charges. do.
  • the shared connection is electrically directly connected to one of the pair of main electrodes of the first transistor and one of the pair of main electrodes of the second transistor to supply a power supply voltage.
  • the present technology has the following configuration. According to the present technology having the following configuration, it is possible to increase the area for arranging transistors and improve the performance of the transistors in the solid-state imaging device.
  • a first pixel having a first photoelectric conversion element disposed on the first surface side of the substrate, which is the light incident side, for converting light into electric charge; formed in the thickness direction of the base body and extending in a first direction and a second direction crossing the first direction when viewed from the side of a second surface opposite to the first surface of the base body; a pixel isolation region surrounding a side periphery of a first pixel and electrically and optically isolating the first pixel from other regions; It is disposed on the second surface side of the substrate surrounded by the pixel isolation region at a position corresponding to the first pixel, and the gate length direction is slanted with respect to the first direction or the second direction.
  • a solid-state imaging device with The solid-state imaging device according to (1), wherein the first floating diffusion region, the first transfer gate electrode, or the first substrate connection portion is disposed with an element isolation region interposed with respect to the first transistor.
  • the pixel isolation region includes a first groove formed from the second surface of the substrate toward the first surface, and a first embedding member embedded in the first groove.
  • the element isolation region is formed from the second surface of the base to the first surface, and includes a second groove shallower than the first groove, and a second buried buried in the second groove.
  • the first pixels are partitioned by the pixel isolation regions and formed in a rectangular shape when viewed from the second surface side, a pair of main electrodes of the first transistor are arranged so as to coincide with diagonal lines of the rectangular shape of the first pixel;
  • the first floating diffusion region, the first transfer gate electrode, or the first base connecting portion are arranged in alignment with or along another diagonal line that intersects the diagonal line.
  • a second transistor formed in a line-symmetrical shape with respect to the first transistor, with At a position corresponding to the second pixel, the first floating diffusion region, the first transfer gate electrode, or the first substrate connection centering on the pixel isolation region between the first pixel and the second pixel A voltage is supplied to a second floating diffusion region formed in a line-symmetrical shape with respect to the part, a second transfer gate electrode of a second transfer transistor that transfers charges from the second pixel to the second floating diffusion region, or the substrate.
  • the solid-state imaging device according to any one of (1) to (5) above, further comprising a second base connecting portion that connects to the second substrate.
  • One of a pair of main electrodes of the first transistor and one of a pair of main electrodes of the second transistor, the first floating diffusion region and the second floating diffusion region, the first substrate connection portion and the second substrate connection The solid-state imaging device according to (7), wherein at least one of the portions is shared by a shared connection portion that is disposed across the pixel isolation region and electrically directly connected.
  • One end of the shared connection portion is directly connected to a side surface of one of the main electrodes of the first transistor, a side surface of the first floating diffusion region, or a side surface of the first substrate connection portion.
  • Imaging device (10) The solid-state imaging device according to (8) or (9), wherein the shared connection portion is embedded in a shared groove formed from the second surface of the pixel isolation region toward the first surface.
  • one end of the shared connection portion is directly connected to the surface of one of the main electrodes of the first transistor, the surface of the first floating diffusion region, or the surface of the first substrate connection portion; The other end of the shared connection portion is directly connected to the surface of one of the main electrodes of the second transistor, the surface of the second floating diffusion region, or the surface of the second substrate connection portion.
  • the solid-state imaging device according to any one of (8) to (11), wherein the shared connection portion is a gate electrode material.
  • the third photoelectric conversion element is disposed on the first surface side of the base with the pixel isolation region interposed therebetween, and converts light into electric charge.
  • a third pixel The pixel isolation region is disposed on the second surface side of the substrate surrounded by the pixel isolation region at a position corresponding to the third pixel and between the first pixel and the third pixel.
  • a third transistor formed in a line-symmetrical shape with respect to the first transistor, At a position corresponding to the third pixel, the first floating diffusion region, the first transfer gate electrode, or the first substrate connection centering on the pixel separation region between the first pixel and the third pixel
  • a voltage is supplied to a third floating diffusion region formed in a line-symmetrical shape with respect to the part, a third transfer gate electrode of a third transfer transistor that transfers charges from the third pixel to the third floating diffusion region, or the substrate.
  • the solid-state imaging device further comprising a third base connecting portion that (14) Adjacent to the third pixel in the first direction and arranged on the first surface side of the base with the pixel isolation region interposed therebetween, a fourth photoelectric conversion element for converting light into electric charge is provided.
  • a fourth pixel Adjacent to the third pixel in the first direction and arranged on the first surface side of the base with the pixel isolation region interposed therebetween, a fourth photoelectric conversion element for converting light into electric charge is provided.
  • a fourth pixel Adjacent to the third pixel in the first direction and arranged on the first surface side of the base with the pixel isolation region interposed therebetween, a fourth photoelectric conversion element for converting light into electric charge is provided.
  • a fourth pixel Adjacent to the third pixel in the first direction and arranged on the first surface side of the base with the pixel isolation region interposed therebetween, a fourth photoelectric conversion element for converting light into electric charge is provided.
  • a fourth pixel Adjacent to
  • a fourth transistor formed in a line-symmetrical shape with respect to the third transistor, with At a position corresponding to the fourth pixel, the third floating diffusion region, the third transfer gate electrode, or the third substrate connection centering on the pixel isolation region between the third pixel and the fourth pixel A voltage is supplied to a fourth floating diffusion region formed in a line-symmetrical shape with respect to the part, a fourth transfer gate electrode of a fourth transfer transistor that transfers charges from the fourth pixel to the fourth floating diffusion region, or the substrate.
  • the first transistor, the second transistor, the third transistor, and the fourth transistor are any one of an amplification transistor, a selection transistor, a floating diffusion conversion gain switching transistor, and a reset transistor, which constitute a pixel circuit.
  • (17) Adjacent to the first pixel in the first direction and arranged on the first surface side of the substrate with the pixel isolation region interposed therebetween, a second photoelectric conversion element for converting light into electric charge is provided.
  • a second pixel a second transistor disposed on the second surface side of the substrate surrounded by the pixel isolation region at a position corresponding to the second pixel and formed in the same shape as the first transistor; , a second floating diffusion region formed in the same shape as the first floating diffusion region, the first transfer gate electrode, or the first substrate connecting portion at a position corresponding to the second pixel;
  • the solid-state imaging device according to (1) further comprising a second transfer gate electrode of a second transfer transistor that transfers charge to a second floating diffusion region or a second substrate connection portion that supplies a voltage to the substrate.
  • At least one of the first transistor, the second transistor, the third transistor, and the fourth transistor extends the end portion of the gate electrode in the gate width direction from the second surface of the substrate toward the first surface.
  • the solid-state imaging device according to (15) above which has a fin-shaped structure provided with a fin.
  • the planar shape of the first transfer gate electrode is circular, elliptical, triangular, rectangular, or polygonal with pentagons or more.
  • a solid-state imaging device comprising: a first transfer gate electrode of a first transfer transistor that transfers charge to a floating diffusion region; or a first substrate connecting portion that supplies a voltage to the substrate.
  • (22) a plurality of pixels arranged on the first surface side of the substrate, which is the light incident side, and having a photoelectric conversion element that converts light into an electric charge; and a pixel isolation region formed in the thickness direction of the base, surrounding side surfaces of the plurality of pixels, and electrically and optically isolating the plurality of pixels; a transistor disposed on the second surface side of the substrate surrounded by the pixel isolation region at a position corresponding to the pixel, and having a gate length direction oblique to the pixel arrangement direction; a floating diffusion region disposed in a gate width direction of the transistor on the second surface side of the substrate at a position corresponding to the pixel; and a transfer gate electrode of a transfer transistor that transfers charges from the pixel to the floating diffusion region.
  • a first pixel having a first photoelectric conversion element disposed on the first surface side of the substrate, which is the light incident side, for converting light into electric charge; a second pixel adjacent to the first pixel, disposed on the first surface side of the substrate, and having a second photoelectric conversion element that converts light into electric charge; a pixel disposed between the first pixel and the second pixel, formed in the thickness direction of the substrate, and electrically and optically separating the first pixel and the second pixel from each other; an isolation region; a first transistor disposed on the second surface side of the substrate at a position corresponding to the first pixel and having a gate length direction oblique to an arrangement direction of the first pixel and the second pixel; a second transistor disposed on the second surface side of the substrate at a position corresponding to the second pixel and having a gate length direction oblique to the arrangement direction of the first pixel and the second pixel; A solid-state imaging
  • One end of the shared connection is connected to one side of the main electrode of the first transistor, and the other end of the shared connection is connected to one of the main electrodes of the second transistor.
  • the solid-state imaging device according to (23). The solid-state imaging device according to (23) or (24), wherein the shared connection portion is embedded in a shared groove formed from the second surface of the pixel isolation region toward the first surface.
  • One end of the shared connection is connected to the surface of one of the main electrodes of the first transistor, and the other end of the shared connection is connected to the surface of one of the main electrodes of the second transistor.
  • the second transistor is formed in a line-symmetrical shape with respect to the first transistor, centering on the pixel isolation region between the first pixel and the second pixel; one main electrode of the first transistor and one main electrode of the second transistor are closer than the other main electrode of the first transistor and the other main electrode of the second transistor;
  • the other first pixel and the other second pixel adjacent to the first pixel and the second pixel in a direction crossing the arrangement direction of the first pixel and the second pixel are arranged in the arrangement direction

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Abstract

固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有する画素と、基体の厚さ方向に形成され、基体の第２面側から見て、第１方向及び第２方向に延設して画素の側面周囲を取り囲み、画素を他の領域から分離する画素分離領域と、画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとするトランジスタと、画素に対応する位置において、基体の第２面側のトランジスタのゲート幅方向に配設されたＦＤ領域、転送トランジスタの転送ゲート電極又は基体接続部とを備えている。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　特許文献１には、固体撮像装置が開示されている。この固体撮像装置では、画素間遮光壁により周囲が囲まれた領域内に、１つの画素が形成されている。１つの画素に対応する位置において、半導体基板の裏面側にはフォトダイオードが形成され、半導体基板の表面側には画素回路が形成されている。画素回路は、増幅トランジスタ、選択トランジスタ、フローティングディフュージョン変換ゲイン切替えトランジスタ及びリセットトランジスタにより構築されている。
特開２０１８－１４８１１６号公報
　固体撮像装置では、１つの画素に対応する位置において、画素回路を構築する複数のトランジスタと、フローティングディフュージョン領域と、転送トランジスタと、ウエルコンタクトとを分離する素子分離部の面積が大きい。このため、画素の微細化に伴い、トランジスタを配置する面積を確保することが難しくなる。従って、固体撮像装置では、トランジスタを配置する面積を増加し、トランジスタの性能を向上させることが望まれている。
　本開示の第１実施態様に係る固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、基体の厚さ方向に形成され、基体の第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して第１画素の側面周囲を取り囲み、第１画素を他の領域から電気的、かつ、光学的に分離する画素分離領域と、第１画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとする第１トランジスタと、第１画素に対応する位置において、基体の第２面側の第１トランジスタのゲート幅方向に配設された第１フローティングディフュージョン領域、第１画素から第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタの第１転送ゲート電極又は基体に電圧を供給する第１基体接続部とを備えている。
　本開示の第２実施態様に係る固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、基体の厚さ方向に形成され、基体の第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して第１画素の側面周囲を取り囲み、第１画素を他の領域から電気的、かつ、光学的に分離する画素分離領域と、第１画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとする第１トランジスタと、第１画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし、第１トランジスタに電気的に直列に接続された第２トランジスタと、第１画素に対応する位置において、基体の第２面側の第１トランジスタ及び第２トランジスタのゲート幅方向に配設された第１フローティングディフュージョン領域、第１画素から第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタの第１転送ゲート電極又は基体に電圧を供給する第１基体接続部とを備えている。
　本開示の第３実施態様に係る固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有し、複数配列された画素と、基体の厚さ方向に形成され、複数の画素の側面周囲を取り囲み、複数の画素を電気的、かつ、光学的に分離する画素分離領域と、画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面側に配設され、画素の配列方向に対してゲート長方向を斜めとするトランジスタと、画素に対応する位置において、基体の第２面側のトランジスタのゲート幅方向に配設されたフローティングディフュージョン領域、画素からフローティングディフュージョン領域に電荷を転送する転送トランジスタの転送ゲート電極又は基体に電圧を供給する第１基体接続部とを備えている。
　本開示の第４実施態様に係る固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、第１画素に隣接し、基体の第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、第１画素と第２画素との間に配設され、基体の厚さ方向に形成され、第１画素、第２画素のそれぞれを電気的、かつ、光学的に分離する画素分離領域と、第１画素に対応する位置において、基体の第２面側に配設され、第１画素及び第２画素の配列方向に対してゲート長方向を斜めとする第１トランジスタと、第２画素に対応する位置において、基体の第２面側に配設され、第１画素及び第２画素の配列方向に対してゲート長方向を斜めとする第２トランジスタと、第１トランジスタの一対の主電極の一方と第２トランジスタの一対の主電極の一方とに電気的にダイレクトに接続され、電源電圧を供給する共有接続部とを備えている。
本開示の第１実施の形態に係る固体撮像装置の画素及び画素回路を示す回路図である。 図１に示される画素回路を構築するトランジスタの基本的な構成を説明する平面構成図である。 図１に示される画素回路の具体的な平面構成図である。 図１に示される画素及び画素回路の一部の縦断面構成図（図３に示されるＡ－Ａ切断線において切断した断面図）である。 図３に示される画素回路において配線接続状態を説明する具体的な平面構成図である。 第１実施の形態に係る固体撮像装置の製造方法を説明する、図４に対応する第１工程断面図である。 第２工程断面図である。 第３工程断面図である。 第４工程断面図である。 第５工程断面図である。 第６工程断面図である。 本開示の第２実施の形態に係る固体撮像装置の画素回路の図３に対応する具体的な平面構成図である。 図１２に示される画素及び画素回路の一部の縦断面構成図（図１２に示されるＢ－Ｂ切断線において切断した断面図）である。 本開示の第３実施の形態に係る固体撮像装置の画素及び画素回路を示す図１に対応する回路図である。 図１４に示される画素回路の図３に対応する具体的な平面構成図である。 本開示の第４実施の形態に係る固体撮像装置の画素回路の一部の図３に対応する具体的な平面構成図である。 図１６に示される画素回路の一部の縦断面構成図（図１６に示されるＣ－Ｃ切断線において切断した断面図）である。 図１６に示される画素回路の一部の縦断面構成図（図１６に示されるＤ－Ｄ切断線において切断した断面図）である。 第４実施の形態の第１変形例に係る固体撮像装置の画素回路の一部の図１６に対応する具体的な平面構成図である。 図１９に示される画素回路の一部の縦断面構成図（図１９に示されるＥ－Ｅ切断線において切断した断面図）である。 図１９に示される画素回路の一部の縦断面構成図（図１９に示されるＦ－Ｆ切断線において切断した断面図）である。 第４実施の形態の第２変形例に係る固体撮像装置の画素回路の一部の図１６に対応する具体的な平面構成図である。 図２２に示される画素回路の一部の縦断面構成図（図２２に示されるＧ－Ｇ切断線において切断した断面図）である。 図２２に示される画素回路の一部の縦断面構成図（図２２に示されるＨ－Ｈ切断線において切断した断面図）である。 本開示の第５実施の形態に係る固体撮像装置の画素回路の一部の図３に対応する具体的な平面構成図である。 図２５に示される画素回路の一部の縦断面構成図（図２５に示されるＩ－Ｉ切断線において切断した断面図）である。 本開示の第６実施の形態に係る固体撮像装置の画素回路において配線接続状態を説明する、図５に対応する具体的な平面構成図である。 本開示の第７実施の形態に係る固体撮像装置の画素回路及び配線接続状態を説明する、図５に対応する具体的な平面構成図である。 本開示の第８実施の形態に係る固体撮像装置の画素回路の図３に対応する具体的な平面構成図である。 図２９に示される画素及び画素回路の一部の縦断面構成図（図２９に示されるＪ－Ｊ切断線において切断した断面図）である。 図２９に示される画素回路の配線接続状態を説明する、図５に対応する具体的な平面構成図である。 本開示の第９実施の形態に係る固体撮像装置の画素回路の図３に対応する具体的な平面構成図である。 図３２に示される画素及び画素回路の一部の縦断面構成図（図３２に示されるＫ－Ｋ切断線において切断した断面図）である。 第１０実施の形態の第１変形例に係る固体撮像装置の画素及び画素回路の配列レイアウトを説明する図３３に対応する平面構成図である。 第１０実施の形態の第２変形例に係る固体撮像装置の画素及び画素回路の配列レイアウトを説明する図３３に対応する平面構成図である。 第１０実施の形態の第３変形例に係る固体撮像装置の画素及び画素回路の配列レイアウトを説明する図３３に対応する平面構成図である。 第１０実施の形態の第４変形例に係る固体撮像装置の画素及び画素回路の配列レイアウトを説明する図３３に対応する平面構成図である。 本開示の第１１実施の形態に係る画素及び画素回路の一部の図４に対応する縦断面構成図である。 本開示の第１２実施の形態に係る固体撮像装置の画素及び画素回路を示す回路図である。 図３９に示される画素回路の具体的な平面構成図である。 図４０に示される画素及び画素回路の一部の縦断面構成図（図４０に示されるＬ－Ｌ切断線において切断した断面図）である。 第１２実施の形態に係る固体撮像装置の製造方法を説明する、図４１を概略的に示す第１工程断面図である。 第２工程断面図である。 第３工程断面図である。 第４工程断面図である。 第５工程断面図である。 第６工程断面図である。 第７工程断面図である。 本開示の第１３実施の形態に係る固体撮像装置の画素及び画素回路の一部の図４２に対応する縦断面構成図である。 第１３実施の形態に係る固体撮像装置の製造方法を説明する、図４２に対応する第１工程断面図である。 第２工程断面図である。 本開示の第１４実施の形態に係る固体撮像装置の画素回路の図４０に対応する具体的な平面構成図である。 本開示の第１５実施の形態に係る固体撮像装置の画素回路の図４０に対応する具体的な平面構成図である。 本開示の第１６実施の形態に係る固体撮像装置の画素回路の図４０に対応する具体的な平面構成図である。 本開示の第１７実施の形態に係る固体撮像装置の画素回路の図４０に対応する基本的な配列構成を示す平面構成図である。 第１７実施の形態に係る固体撮像装置の画素回路の図５５に対応する具体的な配列構成を示す平面構成図である。 第１７実施の形態の変形例に係る固体撮像装置の画素回路の図５５に対応する具体的な配列構成を示す平面構成図である。 本開示の第１８実施の形態に係る固体撮像装置の画素、カラーフィルタ及び光学レンズの具体的な配列構成を示す平面構成図である。 第１８実施の形態に係る固体撮像装置の画素、画素回路及び配線接続状態を示す平面構成図である。 第１８実施の形態に係る固体撮像装置において特定色のカラーフィルタが配置された画素、画素回路及び配線接続状態を示す平面構成図である。 本開示の実施の形態に係る第１応用例であって、車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、固体撮像装置に、本技術を適用した例を説明する。第１実施の形態は、固体撮像装置の画素及び画素回路の回路構成、平面構成、縦断面構成及び固体撮像装置の製造方法について詳細に説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る固体撮像装置において、画素回路のトランジスタの構成を変えた第１例を説明する。
３．第３実施の形態
　第３実施の形態は、第１実施の形態に係る固体撮像装置において、画素回路のトランジスタの構成を変えた第２例を説明する。
４．第４実施の形態
　第４実施の形態は、第１実施の形態～第３実施の形態に係るいずれかの固体撮像装置において、画素の転送トランジスタのゲート電極の構成を変えた例を説明する。第４実施の形態は、更に幾つかの変形例を説明する。
５．第５実施の形態
　第５実施の形態は、第１実施の形態～第４実施の形態に係るいずれかの固体撮像装置において、画素回路のトランジスタの平面レイアウト構成を変えた第１例を説明する。
６．第６実施の形態
　第６実施の形態は、第１実施の形態～第４実施の形態に係るいずれかの固体撮像装置において、画素回路のトランジスタの平面レイアウト構成を変えた第２例を説明する。
７．第７実施の形態
　第７実施の形態は、第１実施の形態～第４実施の形態に係るいずれかの固体撮像装置において、画素回路のトランジスタの平面レイアウト構成を変えた第３例を説明する。
８．第８実施の形態
　第８実施の形態は、第１実施の形態～第７実施の形態に係るいずれかの固体撮像装置において、画素回路の共有接続部の構成を変えた例を説明する。
９．第９実施の形態
　第９実施の形態は、第１実施の形態～第７実施の形態に係るいずれかの固体撮像装置において、画素回路の配線の接続構成を変えた例を説明する。
１０．第１０実施の形態
　第１０実施の形態は、第５実施の形態に係る固体撮像装置において、画素回路のトランジスタの平面レイアウト構成を変えた第４例を説明する。第１０実施の形態は、更に幾つかの変形例を説明する。
１１．第１１実施の形態
　第１１実施の形態は、第１実施の形態～第１０実施の形態に係るいずれかの固体撮像装置において、画素回路の素子分離領域の構成を変えた例を説明する。
１２．第１２実施の形態
　第１２実施の形態は、第１実施の形態～第１１実施の形態に係るいずれかの固体撮像装置において、電源電圧の供給構成を変えた例を説明する。第１２実施の形態は、固体撮像装置の画素及び画素回路の回路構成、平面構成、縦断面構成及び固体撮像装置の製造方法について詳細に説明する。
１３．第１３実施の形態
　第１３実施の形態は、第１２実施の形態に係る固体撮像装置において、画素回路の共有接続部の構成を変えた例を説明する。第１３実施の形態は、固体撮像装置の製造方法についても説明する。
１４．第１４実施の形態
　第１４実施の形態は、第１２実施の形態又は第１３実施の形態に係る固体撮像装置において、画素回路の共有接続部の配列レイアウト構成を変えた第１例を説明する。
１５．第１５実施の形態
　第１５実施の形態は、第１２実施の形態又は第１３実施の形態に係る固体撮像装置において、画素回路の共有接続部の配列レイアウト構成を変えた第２例を説明する。
１６．第１６実施の形態
　第１６実施の形態は、第１２実施の形態又は第１３実施の形態に係る固体撮像装置において、画素回路の共有接続部の配列レイアウト構成を変えた第３例を説明する。
１７．第１７実施の形態
　第１７実施の形態は、第１２実施の形態又は第１３実施の形態に係る固体撮像装置において、画素回路の共有接続部の配列レイアウト構成を変えた第４例を説明する。第１７実施の形態は、更に変形例も説明する。
１８．第１８実施の形態
　第１８実施の形態は、第１２実施の形態又は第１３実施の形態に係る固体撮像装置の応用例を説明する。第１８実施の形態は、画素及び画素回路の平面レイアウト構成、カラーフィルタの平面レイアウト構成及び光学レンズの平面レイアウト構成について説明する。
１９．移動体への応用例
　移動体制御システムの一例である車両制御システムに本技術を適用した例を説明する。
２０．その他の実施の形態
＜１．第１実施の形態＞
　図１～図１１を用いて、本開示の第１実施の形態に係る固体撮像装置１を説明する。
　ここで、図中、適宜、示される矢印Ｘ方向は、便宜的に平面上に載置された固体撮像装置１の１つの平面方向を示している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を示している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を示している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために示されており、本技術の方向を限定するものではない。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１０及び画素回路２０の回路構成
　図１は、第１実施の形態に係る固体撮像装置１を構築する画素１０及び画素回路２０の回路構成の一例を示している。
　１つの画素１０は、光電変換素子（フォトダイオード）１１と、転送トランジスタ１２との直列回路により構成されている。ここでは、４つの画素１０が単位画素（ＢＰ）として構成されている。
　光電変換素子１１は、固体撮像装置１の外部から入射された光を電荷（電気信号）に変換する。
　転送トランジスタ１２は、転送ゲート電極と一対の主電極とを備えている。一対の主電極のうち、一方の主電極は光電変換素子１１に接続されている。他方の主電極は、フローティングディフュージョン領域（以下、単に「ＦＤ領域」という。）２５を通して画素回路２０に接続されている。転送ゲート電極は図示省略の水平信号線に接続されている。転送ゲート電極には、水平信号線から制御信号ＴＧが入力される。
　画素回路２０は、ここでは、単位画素毎に配設されている。つまり、４つの画素１０に対して１つの画素回路２０が配設されている。画素回路２０は、画素１０において光から変換された電荷の信号処理を行う。
　第１実施の形態において、画素回路２０は、第１トランジスタ～第４トランジスタの４つのトランジスタを備えて構築されている。
　ここでは、第１トランジスタは、ゲート電極及び一対の主電極を有する増幅トランジスタ２１である。第２トランジスタは、ゲート電極及び一対の主電極を有する選択トランジスタ２２である。第３トランジスタは、ゲート電極及び一対の主電極を有するフローティングディフュージョン変換ゲイン切替えトランジスタ（以下、単に「ＦＤ変換ゲイン切替えトランジスタ」という。）２３である。そして、第４トランジスタは、ゲート電極及び一対の主電極を有するリセットトランジスタ２４である。
　増幅トランジスタ２１のゲート電極は、ＦＤ領域２５に接続されている。増幅トランジスタ２１の一方の主電極は電源電圧端子ＶＤＤに接続され、他方の主電極は選択トランジスタ２２の一方の主電極に接続されている。ここで、電源電圧は、例えば２．８［Ｖ］である。また、電源電圧は、例えば２．２［Ｖ］であってもよい。
　選択トランジスタ２２のゲート電極は、選択信号線ＳＥＬに接続されている。選択トランジスタ２２の他方の主電極は、垂直信号線ＶＳＬ及び電流源負荷ＬＣに接続されている。電流源負荷ＬＣは基準電圧端子ＧＮＤに接続されている。
　ＦＤ変換ゲイン切替えトランジスタ２３のゲート電極は、フローティングディフュージョン制御信号線ＦＤＧに接続されている。ＦＤ変換ゲイン切替えトランジスタ２３の一方の主電極はＦＤ領域２５に接続され、他方の主電極はリセットトランジスタ２４の一方の主電極に接続されている。
　リセットトランジスタ２４のゲート電極は、リセット信号線ＲＳＴに接続されている。リセットトランジスタ２４の他方の主電極は、電源電圧端子ＶＤＤに接続されている。
　固体撮像装置１では、画素回路２０は、更に図示省略の画像処理回路に接続されている。画像処理回路は、例えば、アナログデジタルコンバータ（ＡＤＣ）とデジタルシグナルプロセッサ（ＤＳＰ）とを備えている。
　画素１０により光から変換された電荷は、アナログ信号である。このアナログ信号は、画素回路２０において増幅処理される。ＡＤＣは、画素回路２０から出力されるアナログ信号をデジタル信号に変換する。ＤＳＰは、デジタル信号の機能処理を行う。つまり、画像処理回路では、画像作成の信号処理が行われる。
（２）画素１０及び画素回路２０を構築するトランジスタ２００の基本レイアウト構成
　図２は、画素１０及び画素回路２０を構築するトランジスタ２００の基本構成の一例を表している。
　矢印Ｚ方向から見て（以下、単に「平面視において」という。）、１つの画素１０及び画素回路２０を構築するトランジスタ２００は、画素分離領域１６に周囲を囲まれた領域内に配設されている。矢印Ｚ方向とは反対側は光入射面として構成されている。光入射面側には、画素１０を構築する光電変換素子１１が配設されている。
　画素分離領域１６は、一定の幅寸法を持って矢印Ｘ方向へ延設され、一定の離間寸法を持って矢印Ｙ方向に複数配列されている。さらに、画素分離領域１６は、同様に、一定の幅寸法を持って矢印Ｙ方向へ延設され、一定の離間寸法を持って矢印Ｘ方向に複数配列されている。つまり、画素分離領域１６は、平面視において格子形状に配設され、画素分離領域１６に区画された領域内に画素１０及びトランジスタ２００が配設されている。
　特に限定されるものではないが、第１実施の形態では、平面視において、画素分離領域１６により正方形状に区画された領域内に、画素１０及びトランジスタ２００が配設されている。ここでは、画素分離領域１６により区画された１つの領域内に、１つの画素１０が配設されている。そして、画素分離領域１６により区画された１つの領域内に、画素回路２０を構築する１つのトランジスタ２００が配設されている。
　なお、画素分離領域１６、トランジスタ２００のそれぞれの縦断面構造は、後に説明する。
　トランジスタ２００は、第１トランジスタ、第２トランジスタ、第３トランジスタ又は第４トランジスタである。すなわち、トランジスタ２００は、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のいずれかである。
　トランジスタ２００は、素子分離領域２６により周囲を囲まれ、他の領域に対して、電気的、かつ、光学的に分離されている。トランジスタ２００は、チャネル形成領域２０１と、ゲート絶縁膜２０２と、ゲート電極２０３と、一対の主電極２０４とを備えている。主電極２０４は、第１導電型としてのｎ型半導体領域により形成され、ソース電極又はドレイン電極として使用されている。
　ここで、トランジスタ２００は、ｎチャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）である。ＩＧＦＥＴには、金属体－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）及び金属体－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）が含まれている。
　トランジスタ２００は、画素１０に対応する領域において、画素分離領域１６の延設方向に対して斜め方向に配置されている。
　詳しく説明すると、トランジスタ２００は、画素分離領域１６により区画された領域（平面視において正方形状の領域）において、仮想線として示してある左上側から右下側への対角線Ｄ１－Ｄ１に、ゲート長Ｌｇ方向を一致させて配置されている。ゲート長Ｌｇは、ゲート電極２０３の一対の主電極２０４間の実効的な長さである。また、ゲート幅Ｗｇは、ゲート長Ｌｇ方向に対して直交する方向であって、仮想線として示してある左下側から右上側への対角線Ｄ２－Ｄ２に一致する方向の長さである。
　ここで、矢印Ｘ方向へ延設される画素分離領域１６と対角線Ｄ１－Ｄ１とがなす最小の角度α１は、４５度である。最大の角度は、１３５度になる。矢印Ｙ方向へ延設される画素分離領域１６と対角線Ｄ１－Ｄ１とがなす最小の角度α２は、当然のことながら、４５度である。角度α１が４５度に設定されると、トランジスタ２００において、ゲート長Ｌｇ寸法並びにゲート幅Ｗｇ寸法を最大値にすることができる。
　なお、角度α１は、１５度以上７５度未満の角度において適宜設定可能である。表現を代えれば、トランジスタ２００が斜めに配置されると、斜めに配置されない場合に比し、トランジスタ２００のゲート長Ｌｇ及びゲート幅Ｗｇを増やすことができる。
　一方、画素分離領域１６により区画された領域において、対角線Ｄ２－Ｄ２に一致させて、ＦＤ領域２５及び基体接続部２７が配置されている。
　ＦＤ領域２５は、矢印Ｘ方向へ延設される画素分離領域１６と矢印Ｙ方向へ延設される画素分離領域１６とが交差する左下側の角部に配設されている。ＦＤ領域２５は、ｎ型半導体領域により形成されている。ＦＤ領域２５は、トランジスタ２００に対して素子分離領域２６を介在させて配置されている。
　また、ＦＤ領域２５に対して右側に離間された位置には、転送ゲート電極（垂直ゲート電極）２０５が配設されている。転送ゲート電極２０５は、転送トランジスタ２００のゲート電極であり、基体１５の厚さ方向をゲート長Ｌｇ方向として、基体１５に延設されている。
　基体接続部２７は、矢印Ｘ方向へ延設される画素分離領域１６と矢印Ｙ方向へ延設される画素分離領域１６とが交差する右上側の角部に配設されている。基体接続部２７は、第２導電型としてのｐ型半導体領域により形成されている。第１実施の形態では、基体１５はｐ型ウエル領域として形成されている。つまり、基体１５は基体接続部２７を介在させて基準電圧端子ＧＮＤに接続されている。基体接続部２７は、ＦＤ領域２５と同様に、トランジスタ２００に対して素子分離領域２６を介在させて配置されている。
　なお、図２中、黒丸により示された部分は、トランジスタ２００の光電変換素子１１とは反対側の上層に配設される配線との接続領域（コンタクト領域）である。配線は、例えば図４に示されている配線７である。配線としては、例えば銅（Ｃｕ）配線が使用されている。接続領域は、例えば図４に示されている接続孔６Ｈである。
（３）共有接続部３１～３３の基本レイアウト構成
　複数の画素１０間には、共有接続（Shared Contact）部３１、共有接続部３２及び共有接続部３３が配設されている。
　共有接続部３１は、ここでは、画素１０のトランジスタ２００と、矢印Ｙ方向に隣接する図示省略の他の画素１０のトランジスタ２００との間に配設されている。詳しく説明すると、共有接続部３１は、一端部をトランジスタ２００の一方の主電極２０４に電気的にダイレクトに接続し、他端部を画素分離領域１６にわたって他のトランジスタ２００の一方の主電極に電気的にダイレクトに接続している。すなわち、共有接続部３１は、トランジスタ２００上の配線と、トランジスタ２００と配線との間の層間絶縁膜に形成される接続孔とを形成せずに、画素分離領域１６を跨いでトランジスタ２００の主電極２０４間をダイレクトに接続している。
　共有接続部３２は、ここでは、画素１０のＦＤ領域２５と、矢印Ｘ方向及び矢印Ｙ方向に隣接する図示省略の他の画素１０のＦＤ領域２５との間に配設されている。詳しく説明すると、共有接続部３２は、矢印Ｘ方向及び矢印Ｙ方向に隣接する、合計４つの画素１０のＦＤ領域２５にわたって形成され、合計４つのＦＤ領域２５に電気的にダイレクトに接続されている。
　共有接続部３３は、ここでは、画素１０の基体接続部２７と、矢印Ｘ方向及び矢印Ｙ方向に隣接する図示省略の他の画素１０の基体接続部２７との間に配設されている。共有接続部３３は、共有接続部３２と同様に、矢印Ｘ方向及び矢印Ｙ方向に隣接する、合計４つの画素１０の基体接続部２７にわたって形成され、合計４つの基体接続部２７に電気的にダイレクトに接続されている。
（４）画素１０及び画素回路２０のレイアウト構成及び縦断面構成
　図３は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図４は、画素１０及び画素回路２０の一部の縦断面構成（図３に示されるＡ－Ａ切断線において切断した断面）を示している。図５は、図３に示される単位画素ＢＰ及びその周囲の画素１０（又は単位画素ＢＰ）の配列レイアウト構成を示している。
　図３及び図５に示されるように、第１実施の形態では、４つの画素１０に対して、１つの画素回路２０が配設されている。詳しく説明すると、４つの画素１０は、矢印Ｘ方向に隣接する２つの画素１０Ａ及び画素１０Ｂと、画素１０Ａ及び画素１０Ｂに対して矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接する２つの画素１０Ｃ及び画素１０Ｄである。この４つの画素１０Ａ、画素１０Ｂ、画素１０Ｃ及び画素１０Ｄは、単位画素ＢＰを構成している。
　まず、画素１０Ｄに対応する位置には、画素回路２０の選択トランジスタ２２が配設されている。選択トランジスタ２２は、画素分離領域１６により区画された領域において、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配設されている。
　図４に示されるように、選択トランジスタ２２は、基体１５の光入射側とは反対側の主面部（図４中、基体１５の上面としての第２面）に配設されている。
　ここで、基体１５には、例えば半導体基板が使用されている。さらに詳しく説明すると、ｐ型半導体領域（又はｐ型ウエル領域）１５１を有する単結晶珪素基板が使用されている。基体１５の光入射側（図４中、基体１５の下面としての第１面側）には、光電変換素子１１が配設されている。光電変換素子１１は、ｐ型半導体領域１５１と符号省略のｎ型半導体領域とのｐｎ接合部に形成されている。
　ここで、画素分離領域１６は、第１溝１６１と、第１埋設部材１６２とを備えている。第１溝１６１は、基体１５の上面から下面へ厚さ方向に貫通する深い溝として形成されている。第１埋設部材１６２は、第１溝１６１内に埋め込まれている。ここで、第１埋設部材１６２は、第１溝１６１内壁に沿って設けられた絶縁体１６２Ａ及び第１溝１６１内に絶縁体１６２Ａを介在して埋め込まれた埋設部材１６２Ｂにより形成されている。絶縁体１６２Ａには、例えば酸化珪素膜、窒化珪素膜等が使用されている。埋込部材１６２Ｂには、例えば酸化珪素膜、多結晶珪素膜が使用されている。つまり、画素分離領域１６は、トレンチアイソレーション構造により構成されている。
　また、ここでの詳細な図示並びに説明は省略するが、光電変換素子１１に対応する領域において、基体１５内部の光電変換素子１１と画素分離領域１６との間にはピニング領域が配設されている。
　選択トランジスタ２２は、前述のトランジスタ２００において説明の通り、チャネル形成領域２０１と、ゲート絶縁膜２０２と、ゲート電極２０３と、一対の主電極２０４とを備えている。
　チャネル形成領域２０１は、基体１５のｐ型半導体領域１５１により形成されている。
　ゲート絶縁膜２０２は、チャネル形成領域２０１の表面に形成されている。ゲート絶縁膜２０２には、例えば酸化珪素膜、窒化珪素膜、酸窒化膜等の単層膜、又はそれらの複合膜が使用されている。
　ゲート電極２０３は、ゲート絶縁膜２０２のチャネル形成領域２０１とは反対側の表面に形成されている。ゲート電極２０３には、例えば多結晶珪素膜、高融点金属膜、多結晶珪素と高融点金属との化合物である高融点金属シリサイド膜等のゲート電極材料の単層膜、又はそれらの複合膜が使用されている。
　前述の図２及び図３に示されるように、主電極２０４は、ゲート電極２０３を中心として、ゲート長Ｌｇ方向において基体１５の主面部に一対に配設され、ｎ型半導体領域により形成されている。
　図２、図３及び図５に示されるように、対角線Ｄ２－Ｄ２に一致し、選択トランジスタ２２を中心として対向する位置には、ＦＤ領域２５、基体接続部２７のそれぞれが配設されている。ＦＤ領域２５と選択トランジスタ２２との間、基体接続部２７と選択トランジスタ２２との間には、それぞれ素子分離領域２６が形成されている。
　ＦＤ領域２５は、基体１５の主面部に配設され、選択トランジスタ２２の主電極２０４と同様に、ｎ型半導体領域により形成されている。
　基体接続部２７は、基体１５の主面部に配設され、基体１５のｐ型半導体領域１５１よりも不純物密度が高いｐ型半導体領域により形成されている。
　図４に示されるように、素子分離領域２６は、第２溝２６１と、第２埋設部材２６２とを備えている。第２溝２６１は、基体１５の上面から下面側へ向かって厚さ方向に形成されている溝である。第２溝２６１は光電変換素子１１に達しない程度の溝であり、第２溝２６１の深さは第１溝１６１の深さよりも浅い。第２埋設部材２６２は、第２溝２６１内に埋め込まれている。第２埋設部材２６２は、例えば、絶縁体１６２Ａと同様に、酸化珪素膜等により形成されている。
　図３及び図５に戻って、画素１０Ｂに対応する位置には、画素回路２０の増幅トランジスタ２１が配設されている。増幅トランジスタ２１は、画素分離領域１６により区画された領域において、対角線Ｄ２－Ｄ２にゲート長Ｌｇ方向を一致させて配設されている。
　増幅トランジスタ２１は、選択トランジスタ２２と同様に、基体１５の主面部に配設されている。増幅トランジスタ２１は、選択トランジスタ２２と同様に、チャネル形成領域２０１と、ゲート絶縁膜２０２と、ゲート電極２０３と、一対の主電極２０４とを備えている。
　図３及び図５に示されるように、対角線Ｄ１－Ｄ１に一致し、増幅トランジスタ２１を中心として対向する位置には、ＦＤ領域２５、基体接続部２７のそれぞれが配設されている。ＦＤ領域２５と増幅トランジスタ２１との間、基体接続部２７と増幅トランジスタ２１との間には、それぞれ素子分離領域２６が形成されている。
　平面視において、増幅トランジスタ２１は、矢印Ｘ方向に延設される画素分離領域１６を中心として、選択トランジスタ２２に対して線対称形状に形成されている。このため、選択トランジスタ２２の一方の主電極２０４は、増幅トランジスタ２１の一方の主電極２０４に対して、矢印Ｙ方向において画素分離領域１６を介在した位置に近接して配置されている。選択トランジスタ２２の一方の主電極（入力電極又はドレイン電極）２０４と増幅トランジスタ２１の一方の主電極（出力電極又はソース電極）２０４とは、共有接続部３１により電気的に接続されている。
　図３及び図５に示されるように、画素１０Ａに対応する位置には、画素回路２０のＦＤ変換ゲイン切替えトランジスタ２３が配設されている。ＦＤ変換ゲイン切替えトランジスタ２３は、画素分離領域１６により区画された領域において、選択トランジスタ２２と同様に、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配設されている。
　図４に示されるように、ＦＤ変換ゲイン切替えトランジスタ２３は、基体１５の主面部に配設されている。ＦＤ変換ゲイン切替えトランジスタ２３は、選択トランジスタ２２と同様に、チャネル形成領域２０１と、ゲート絶縁膜２０２と、ゲート電極２０３と、一対の主電極２０４とを備えている。
　図３及び図５に示されるように、対角線Ｄ２－Ｄ２に一致し、ＦＤ変換ゲイン切替えトランジスタ２３を中心として対向する位置には、ＦＤ領域２５、基体接続部２７のそれぞれが配設されている。ＦＤ領域２５とＦＤ変換ゲイン切替えトランジスタ２３との間、基体接続部２７とＦＤ変換ゲイン切替えトランジスタ２３との間には、それぞれ素子分離領域２６が形成されている。
　平面視において、ＦＤ変換ゲイン切替えトランジスタ２３は、矢印Ｙ方向に延設される画素分離領域１６を中心として、増幅トランジスタ２１に対して線対称形状に形成されている。
　さらに、画素１０Ｃに対応する位置には、画素回路２０のリセットトランジスタ２４が配設されている。リセットトランジスタ２４は、画素分離領域１６により区画された領域において、増幅トランジスタ２１と同様に、対角線Ｄ２－Ｄ２にゲート長Ｌｇ方向を一致させて配設されている。
　リセットトランジスタ２４は、選択トランジスタ２２と同様に、基体１５の主面部に配設されている。リセットトランジスタ２４は、選択トランジスタ２２と同様に、チャネル形成領域２０１と、ゲート絶縁膜２０２と、ゲート電極２０３と、一対の主電極２０４とを備えている。
　図３及び図５に示されるように、対角線Ｄ１－Ｄ１に一致し、リセットトランジスタ２４を中心として対向する位置には、ＦＤ領域２５、基体接続部２７のそれぞれが配設されている。ＦＤ領域２５とリセットトランジスタ２４との間、基体接続部２７とリセットトランジスタ２４との間には、それぞれ素子分離領域２６が形成されている。
　平面視において、リセットトランジスタ２４は、矢印Ｘ方向に延設される画素分離領域１６を中心として、ＦＤ変換ゲイン切替えトランジスタ２３に対して線対称形状に形成されている。このため、リセットトランジスタ２４の一方の主電極２０４は、ＦＤ変換ゲイン切替えトランジスタ２３の一方の主電極２０４に対して、矢印Ｙ方向において画素分離領域１６を介在した位置に近接して配置されている。リセットトランジスタ２４の一方の主電極（入力電極又はドレイン電極）２０４とＦＤ変換ゲイン切替えトランジスタ２３の一方の主電極（出力電極又はソース電極）２０４は、共有接続部３１により電気的に接続されている。
　また、平面視において、リセットトランジスタ２４は、矢印Ｙ方向に延設される画素分離領域１６を中心として、選択トランジスタ２２に対して線対称形状に形成されている。
（５）共有接続部３１～３３の具体的な縦断面構成
　図３～図５に示されるように、画素１０Ａ、画素１０Ｂ、画素１０Ｃ、画素１０Ｄのそれぞれに配設された合計４つのＦＤ領域２５は、単位画素ＢＰの中央部分に集められ、共有接続部３２により電気的に接続されている。共有接続部３２の一端部は、例えば画素１０ＡのＦＤ領域２５の表面にダイレクトに接続されている。共有接続部３２の他端部は、画素分離領域１６をわたって画素１０Ｂ、画素１０Ｃ、画素１０ＤのそれぞれのＦＤ領域２５の表面にダイレクトに接続されている。平面視において、ここでは、共有接続部３２は、矩形状に形成されている。具体的には、共有接続部３２は正方形状に形成されている。
　共有接続部３２は、ゲート電極材料、例えば多結晶珪素膜により形成されている。この多結晶珪素膜には、抵抗値を低減する不純物が高不純物密度に含まれている。不純物としては、例えばｎ型不純物である燐を実用的に使用することができる。
　共有接続部３１は、画素１０ＡのＦＤ変換ゲイン切替えトランジスタ２３の一方の主電極２０４と画素１０Ｃのリセットトランジスタ２４の一方の主電極２０４とを電気的に接続している。つまり、共有接続部３１の一端部は、ＦＤ変換ゲイン切替えトランジスタ２３の一方の主電極２０４の表面にダイレクトに接続されている。共有接続部３１の他端部は、画素分離領域１６をわたって、リセットトランジスタ２４の一方の主電極２０４の表面にダイレクトに接続されている。
　また、共有接続部３１は、画素１０Ｂの増幅トランジスタ２１の一方の主電極２０４と画素１０Ｄの選択トランジスタ２２の一方の主電極２０４とを電気的に接続している。つまり、共有接続部３１の一端部は、増幅トランジスタ２１の一方の主電極２０４の表面にダイレクトに接続されている。共有接続部３１の他端部は、画素分離領域１６をわたって、選択トランジスタ２２の一方の主電極２０４の表面にダイレクトに接続されている。
　平面視において、ここでは、共有接続部３１は、矩形状に形成されている。具体的には、共有接続部３１は長方形状に形成されている。
　共有接続部３１は、共有接続部３２と同様に、例えばゲート電極材料により形成されている。
　画素１０Ａ、画素１０Ｂ、画素１０Ｃ、画素１０Ｄのそれぞれに配設された合計４つの基体接続部２７は、単位画素ＢＰの４つの角部分にそれぞれ配設されている。基体接続部２７は、単位画素ＢＰに隣接する他の単位画素ＢＰの基体接続部２７に共有接続部３３により電気的に接続されている。共有接続部３３は、４つのＦＤ領域２５を接続する共有接続部３２と同様の構成により形成されている。
　図４に示されるように、又図５に簡略的に示されるように、画素回路２０の増幅トランジスタ２１等の上層には層間絶縁膜６を介在して配線７が配設されている。配線７は、層間絶縁膜６に形成された接続孔６Ｈを通して、ゲート電極２０３、主電極２０４、共有接続部３１、共有接続部３２、共有接続部３３等に接続されている。配線７としては、前述の通り、例えば銅配線が使用されている。
［固体撮像装置１の製造方法］
　図６～図１１は、固体撮像装置１の一例の製造方法を工程毎に示している。
　まず、基体１５が準備される。
　図６に示されるように、基体１５にｐ型半導体領域（ｐ型ウエル領域）１５１が形成され、画素１０の形成領域に光電変換素子１１が形成される。ｐ型半導体領域１５１、光電変換素子１１のそれぞれは、例えば不純物を導入し、導入された不純物を活性化することにより形成される。
　図７に示されるように、画素分離領域１６及び素子分離領域２６が形成される。
　画素分離領域１６は、基体１５の画素１０間となる領域に形成される。画素分離領域１６は、例えば、基体１５の上面から下面へ貫通する第１溝１６１を形成し、第１溝１６１内に第１埋設部材１６２を埋設することにより形成される。第１溝１６１の形成には、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の異方性エッチングが使用される。第１埋込部材１６２の絶縁体１６２Ａの形成には、例えば熱酸化法、化学的気相析出（ＣＶＤ：Chemical Vaper Deposition）法等が使用される。第１埋込部材１６２の埋設部材１６２Ｂの形成には、例えばＣＶＤ法等が使用される。
　一方、素子分離領域２６は、基体１５の主面側において、画素分離領域１６の一部及びｐ型半導体領域１５１の一部に形成される。素子分離領域２６は、基体１５の上面から下面側へ第２溝２６１を形成し、第２溝２６１内に第２埋設部材２６２を埋設することにより形成される。第２溝２６１は、第１溝１６１よりも浅く形成される。第２溝２６１の形成には、例えばＲＩＥ等の異方性エッチングが使用される。第２埋設部材２６２の形成には、例えばＣＶＤ法等が使用される。
　図８に示されるように、画素分離領域１６及び素子分離領域２６により周囲が囲まれた領域内であって、転送トランジスタ１２の形成領域に転送ゲート電極２０５が形成される。転送ゲート電極２０５は、基体１５の上面から下面側へ形成された符号省略の溝と、この溝内にゲート絶縁膜を介在させて埋設された符号省略の埋設部材と、この埋設部材に接続されてゲート電極とを備えている。
　さらに、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のそれぞれの形成領域において、基体１５の表面面にゲート絶縁膜２０２及びゲート電極２０３が形成される。
　図９に示されるように、画素分離領域１６及び素子分離領域２６により周囲が囲まれた領域内であって、増幅トランジスタ２１のゲート幅Ｗｇ方向に一致させ、若しくは沿って、基体接続部２７、ＦＤ領域２５のそれぞれが形成される。
　基体接続部２７は、フォトリソグラフィ技術及びイオン注入法を用いて、ｐ型不純物を注入することにより形成される。ＦＤ領域２５は、フォトリソグラフィ技術及びイオン注入法を用いて、ｎ型不純物を注入することにより形成される。
　図９では図示が省略されているが、ＦＤ領域２５を形成する工程と同一の工程において、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のそれぞれの主電極２０４が形成される。主電極２０４が形成されることにより、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のそれぞれが形成される。
　なお、不純物は、固相拡散法により導入してもよい。
　図１０に示されるように、基体接続部２７間を接続する共有接続部３３、ＦＤ領域２５間を接続する共有接続部３２のそれぞれが形成される。
　共有接続部３３は、例えばゲート電極材料としての多結晶珪素膜により形成される。多結晶珪素膜は例えばＣＶＤ法により形成され、多結晶珪素膜にはｐ型不純物が導入される。ｐ型不純物は、イオン注入法又は固相拡散法により導入される。
　共有接続部３２は、共有接続部３３の例えば多結晶珪素膜と同一の工程により形成される。この多結晶珪素膜には、ｎ型不純物が導入される。
　図１０では図示が省略されているが、主電極２０４間を接続する共有接続部３１は、共有接続部３２を形成する工程と同一の工程により形成される。
　増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４、共有接続部３１、共有接続部３２、共有接続部３３のそれぞれを覆って層間絶縁膜６が形成される（図１１参照）。引き続き、図１１に示されるように、層間絶縁膜６に接続孔６Ｈが形成される。
　前述の図４及び図５に示されるように、層間絶縁膜６に配線７が形成される。配線７は、接続孔６Ｈを通して各領域に接続される。
　これら一連の工程が終了すると、第１実施の形態に係る固体撮像装置１が完成し、製造方法が終了する。
　なお、共有接続部３１及び共有接続部３２、又は共有接続部３３は、例えば多結晶珪素膜の成膜中に不純物を導入してもよい。
［作用効果］
　第１実施の形態に係る固体撮像装置１は、図２～図５に示されるように、画素１０と、画素分離領域１６と、トランジスタ２００と、ＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７とを備える。
　画素１０は、基体１５の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子１１を有する。画素１０は、本技術に係る「第１画素」であり、画素１０Ａ、画素１０Ｂ、画素１０Ｃ及び画素１０Ｄのいずれかである。また、光電変換素子は、本技術に係る「第１光電変換素子」である。
　画素分離領域１６は、基体１５の厚さ方向に形成され、基体１５の第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して画素１０の側面周囲を取り囲み、画素１０を他の領域から電気的、かつ、光学的に分離する。第１方向は、例えば矢印Ｘ方向である。第２方向は、例えば矢印Ｙ方向である。第１方向、第２方向のそれぞれは、画素分離領域１６の延設方向であり、又は画素１０の配列方向である。
　トランジスタ２００は、画素１０に対応する位置において、画素分離領域１６に周囲が取り囲まれた基体１５の第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし配設される。トランジスタ２００は、変換された電荷を処理する。トランジスタ２００は、本開示に係る「第１トランジスタ」である。第１実施の形態では、「第１トランジスタ」は、画素１０Ａに対応する位置に配設されたＦＤ変換ゲイン切替えトランジスタ２３であるが、増幅トランジスタ２１、選択トランジスタ２２、リセットトランジスタ２４のいずれであってもよい。
　ＦＤ領域２５は、画素１０に対応する位置において、基体１５の第２面のトランジスタ２００のゲート幅Ｗｇ方向に配設される。ＦＤ領域２５は、本技術に係る「第１ＦＤ領域」である。同様に、転送ゲート電極２０５は、画素１０に対応する位置において、基体１５の第２面側のトランジスタ２００のゲート幅Ｗｇ方向に配設される。転送ゲート電極２０５は、画素１０からＦＤ領域２５に電荷を転送する転送トランジスタ１２のゲート電極である。転送トランジスタ１２及び転送ゲート電極２０５は、本技術に係る「第１転送トランジスタ」及び「第１転送ゲート電極」である。基体接続部２７は、基体１５に電圧を供給する。基体接続部２７は、本技術に係る「第１基体接続部」である。なお、第１基体接続部はウエルコンタクト領域である。
　このような構成により、画素１０に対応する領域であって、画素分離領域１６により周囲が囲まれた領域内に、ゲート長Ｌｇ方向を斜めにしてトランジスタ２００が配設されるので、トランジスタ２００の配置面積を十分に確保することができる。詳しく説明すると、トランジスタ２００のゲート長Ｌｇ方向及びゲート幅Ｗｇ方向の長さを十分に確保することができる。このため、ノイズ耐性に優れたトランジスタ２００を構築することができるので、固体撮像装置１の電気的信頼性を向上させることができる。
　加えて、トランジスタ２００のゲート幅Ｗｇ方向には、一対の主電極２０４が形成されない。この領域は空きスペースとして活用可能である。この空きスペースには、ＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７が配設される。第１実施の形態では、これらすべてが配設されているが、少なくとも１つが配設されていてもよい。このため、画素１０に対応する領域を有効に活用することができる。
　また、固体撮像装置１では、図２～図３に示されるように、ＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７は、トランジスタ２００に対して素子分離領域２６を介在させて配設される。
　このため、素子分離領域２６を介在させない場合よりも、トランジスタ２００とＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７との分離能力を向上させることができる。
　また、固体撮像装置１では、特に図４に示されるように、画素分離領域１６は、基体１５の第２面から第１面側へ形成された第１溝１６１と、第１溝１６１内に埋設された第１埋設部材１６２とを備える。そして、素子分離領域２６は、基体１５の第２面から第１面側へ形成され、第１溝１６１よりも深い第２溝２６１と、第２溝２６１内に埋設された第２埋設部材２６２とを備える。
　このため、素子分離領域２６では、基体１５の厚さ方向に素子間の分離距離を稼ぐことができるので、トランジスタ２００とＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７との分離能力をより一層向上させることができる。
　また、固体撮像装置１では、図２、図３及び図５に示されるように、画素１０は、画素分離領域１６により区画され、第２面側から見て矩形状に形成される。トランジスタ２００の一対の主電極２０４は、画素１０の矩形状の例えば対角線Ｄ１－Ｄ１に一致させて配設される。ＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７は、対角線Ｄ１－Ｄ１と交差する別の例えば対角線Ｄ２－Ｄ２に一致させて、若しくは対角線Ｄ２－Ｄ２に沿って配設される。
　このため、トランジスタ２００のゲート長Ｌｇ、ゲート幅Ｗｇのそれぞれは、画素分離領域１６の延設方向にゲート長Ｌｇ方向を一致させた場合に比し、長くなる。これにより、トランジスタ２００では、耐ノイズ性能が向上され、電気的特性を向上させることができる。
　特に、固体撮像装置１では、トランジスタ２００のゲート長Ｌｇ方向は、第１方向又は第２方向に対して４５度の傾きを有する。
　このため、トランジスタ２００のゲート長Ｌｇ、ゲート幅Ｗｇのそれぞれは、最も長くなる。
　また、第１実施の形態に係る固体撮像装置１は、図２～図５に示されるように、画素１０と、画素分離領域１６と、トランジスタ２００と、ＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７とを備える。
　画素１０は、本技術に係る「第１画素」に対して、第１方向に隣接し、画素分離領域１６を介在させて、基体１５の第１面側に配設され、光を電荷に変換する光電変換素子１１を有する。画素１０は、本技術に係る「第２画素」であり、例えば「第１画素」が画素１０Ａであれば、「第２画素」は画素１０Ｂである。光電変換素子は、本技術に係る「第２光電変換素子」である。
　画素分離領域１６は、基体１５の厚さ方向に形成され、基体１５の第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して画素１０の側面周囲を取り囲み、画素１０を他の領域から電気的、かつ、光学的に分離する。
　トランジスタ２００は、画素１０に対応する位置において、画素分離領域１６に周囲が取り囲まれた基体１５の第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし、変換された電荷を処理する。トランジスタ２００は、本開示に係る「第２トランジスタ」である。第１実施の形態では、例えば「第１トランジスタ」がＦＤ変換ゲイン切替えトランジスタ２３であれば、「第２トランジスタ」は増幅トランジスタ２１である。「第２トランジスタ」は、「第１画素」と「第２画素」との間の画素分離領域１６を中心として、「第１トランジスタ」に対して線対称形状に形成される。
　ＦＤ領域２５は、画素１０に対応する位置において、基体１５の第２面側のトランジスタ２００のゲート幅Ｗｇ方向に配設される。ＦＤ領域２５は、本技術に係る「第２ＦＤ領域」である。同様に、転送ゲート電極２０５は、画素１０に対応する位置において、基体１５の第２面のトランジスタ２００のゲート幅Ｗｇ方向に配設される。転送ゲート電極２０５は、画素１０からＦＤ領域２５に電荷を転送する転送トランジスタ１２のゲート電極である。転送トランジスタ１２及び転送ゲート電極２０５は、本技術に係る「第２転送トランジスタ」及び「第２転送ゲート電極」である。基体接続部２７は、基体１５に電圧を供給する。基体接続部２７は、本技術に係る「第２基体接続部」である。
　このような構成により、画素１０に対応する領域であって、画素分離領域１６により周囲が囲まれた領域内に、ゲート長Ｌｇ方向を斜めにしてトランジスタ２００が配設されるので、トランジスタ２００の配置面積を十分に確保することができる。詳しく説明すると、トランジスタ２００のゲート長Ｌｇ方向及びゲート幅Ｗｇ方向の長さを十分に確保することができる。このため、ノイズ耐性に優れたトランジスタ２００を構築することができるので、固体撮像装置１の電気的信頼性を向上させることができる。
　加えて、トランジスタ２００のゲート幅Ｗｇ方向には、一対の主電極２０４が形成されない。この領域は空きスペースとして活用可能である。この空きスペースには、ＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７が配設される。第１実施の形態では、これらすべてが配設されているが、少なくとも１つが配設されていてもよい。このため、画素１０に対応する領域を有効に活用することができる。
　さらに加えて、「第２トランジスタ」は「第１トランジスタ」に対して線対称形状に形成されているので、画素１０及びトランジスタ２００の配列レイアウトを簡易に実現することができる。特に、隣接する画素１０間において、双方のＦＤ領域２５間又は基体接続部２７間を近接して配設することができる。このため、共有接続部３２又は共有接続部３３を用いた共有接続が可能となり、画素１０においてトランジスタ２００の配置に必要な面積を十分に確保することができる。
　なお、ここでの作用効果は、本技術に係る「第３画素」及び「第３トランジスタ」、「第４画素」及び「第４トランジスタ」のそれぞれでも同様に得られる。「第３画素」及び「第３トランジスタ」は、例えば画素１０Ｃ及びリセットトランジスタ２４である。「第４画素」及び「第４トランジスタ」は、例えば画素１０Ｄ及び選択トランジスタ２２である。
　また、固体撮像装置１では、図２～図５に示されるように、トランジスタ２００の一対の主電極２０４の一方及び隣接する他のトランジスタ２００の一対の主電極２０４の一方が共有接続部３１により共有化される。具体的には、ＦＤ変換ゲイン切替えトランジスタ２３の主電極２０４及びリセットトランジスタ２４の主電極２０４が共有接続部３１により共有化される。同様に、増幅トランジスタ２１の主電極２０４及び選択トランジスタ２２の主電極２０４が共有接続部３１により共有化される。共有接続部３１は、主電極２０４の表面にダイレクトに接続される。
　このような構成により、画素分離領域１６上を跨ぐ配線並びに接続孔を形成することなく、トランジスタ２００の主電極２０４間を共有接続部３１により電気的に接続することができる。平面視において、共有接続部３１は主電極２０４に重なって配置され、双方の接続には、接続孔のようなアライメント余裕寸法が必要とされない。このため、主電極２０４間を接続する基体１５の主面上の面積が増加しないので、画素１０においてトランジスタ２００の配置に十分な面積を確保することができる。
　加えて画素１０において、トランジスタ２００の配置に十分な面積が確保されるので、トランジスタ２００のゲート長Ｌｇ寸法及びゲート幅Ｗｇ寸法を増加することができる。このため、ノイズ耐性に優れたトランジスタ２００を構築することができるので、固体撮像装置１の電気的信頼性を向上させることができる。
　また、固体撮像装置１では、隣接するＦＤ領域２５が共有接続部３２により共有化され、隣接する基体接続部２７が共有接続部３３により共有化される。共有接続部３２は、ＦＤ領域２５の表面にダイレクトに接続され、共有接続部３３は、基体接続部２７の表面にダイレクトに接続される。
　このような構成により、画素分離領域１６上を跨ぐ配線並びに接続孔を形成することなく、ＦＤ領域２５間を共有接続部３２により電気的に接続することができる。平面視において、共有接続部３２はＦＤ領域２５に重なって配置され、双方の接続には、接続孔のようなアライメント余裕寸法が必要とされない。このため、ＦＤ領域２５間を接続する基体１５の主面上の面積が増加しない。加えて、配線７による接続ではないので、ＦＤ領域２５に付加される寄生容量を減少させることができる。
　同様に、画素分離領域１６上を跨ぐ配線並びに接続孔を形成することなく、基体接続部２７間を共有接続部３３により電気的に接続することができる。平面視において、共有接続部３３は基体接続部２７に重なって配置され、双方の接続には、接続孔のようなアライメント余裕寸法が必要とされない。このため、基体接続部２７間を接続する基体１５の主面上の面積が増加しない。従って、画素１０において、トランジスタ２００の配置に十分な面積が確保されるので、トランジスタ２００のゲート長Ｌｇ寸法及びゲート幅Ｗｇ寸法を増加することができる。つまり、ノイズ耐性に優れたトランジスタ２００を構築することができるので、固体撮像装置１の電気的信頼性を向上させることができる。
　さらに、固体撮像装置１では、図２～図５に示されるように、１つの画素１０に１つのトランジスタ２００が配設されている。そして、複数の画素１０に対して１つのＦＤ領域２５が配設され、ＦＤ領域２５が複数の画素１０に共用（共有）されている。また、転送ゲート電極２０５、基体接続部２７のそれぞれについても、同様である。
　このため、ＦＤ領域２５、転送ゲート電極２０５又は基体接続部２７と他の領域とを分離する素子分離領域２６の面積を縮小することができるので、画素１０の更なる微細化を実現することができる。
＜２．第２実施の形態＞
　図１２及び図１３を用いて、本開示の第２実施の形態に係る固体撮像装置１を説明する。なお、第２実施の形態並びにそれ以降の実施の形態において、第１実施の形態に係る固体撮像装置１の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［固体撮像装置１の構成］
　図１２は、第２実施の形態に係る固体撮像装置１の画素１０及び画素回路２０の具体的な平面構成の一例を示している。図１３は、画素１０及び画素回路２０の一部の縦断面構成（図１２に示されるＢ－Ｂ切断線において切断した断面）を示している。
　図１２及び図１３に示されるように、第２実施の形態に係る固体撮像装置１では、第１実施の形態に係る固体撮像装置１において、トランジスタ２００にフィン（ＦＩＮ）型構造が採用されている。
　詳しく説明すると、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３及びリセットトランジスタ２４は、フィン型構造により構成されている。フィン型構造は、ゲート電極２０３のゲート幅Ｗｇ方向の端部を基体１５の第２面から第１面側へ延設させた構造である。ここでは、ゲート電極２０３のゲート幅Ｗｇ方向の両端部が、基体１５に形成された溝内に埋め込まれ、基体１５内へ延設されている。ゲート電極２０３のゲート幅Ｗｇ方向の両端部は、丁度、素子分離領域２６に沿って形成され、素子分離領域２６によりゲート電極２０３のゲート幅Ｗｇが規定されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
　なお、フィン型構造は、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３及びリセットトランジスタ２４から選択される１つに採用してもよい。例えば、フィン型構造は、増幅トランジスタ２１にのみ採用してもよい。
［作用効果］
　第２実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図１２及び図１３に示されるように、トランジスタ２００は、ゲート電極２０３のゲート幅Ｗｇ方向の端部を基体１５の第２面から第１面側へ延設させたフィン型構造を有する。フィン型構造が採用されると、トランジスタ２００において、ゲート幅Ｗｇ寸法を基体１５の厚さ方向に確保することができる。
　このような構成によれば、トランジスタ２００では、ゲート長Ｌｇ方向が斜めに配置されているので、ゲート長Ｌｇ寸法が長くなり、短チャネル効果の発生若しくはノイズの発生を効果的に抑制又は防止することができる。特に、トランジスタ２００では、ＲＴＮ（Random Telegraph Signal）ノイズの発生を効果的に抑制又は防止することができる。
　さらに加えて、フィン型構造が採用されているので、トランジスタ２００のゲート幅Ｗｇ寸法が拡張され、相互コンダクタンス（ｇｍ）を改善することができる。また、トランジスタ２００の相互コンダクタンスが改善されるので、画素回路２００の動作速度の高速化を実現することができる。
＜３．第３実施の形態＞
　図１４及び図１５を用いて、本開示の第３実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１０及び画素回路２０の回路構成
　図１４は、第３実施の形態に係る固体撮像装置１を構築する画素１０及び画素回路２０の回路構成の一例を示している。
　図１４に示されるように、固体撮像装置１の画素回路２０では、増幅トランジスタ２１が増幅トランジスタ２１Ａ及び増幅トランジスタ２１Ｂを備え、選択トランジスタ２２が選択トランジスタ２２Ａ及び選択トランジスタ２２Ｂを備えている。増幅トランジスタ２１Ａ及び増幅トランジスタ２１Ｂは、電気的に並列に接続されている。同様に、選択トランジスタ２２Ａ及び選択トランジスタ２２Ｂは、電気的に並列に接続されている。増幅トランジスタ２１Ａ及び選択トランジスタ２２Ａは、電気的に直列に接続されている。同様に、増幅トランジスタ２１Ｂ及び選択トランジスタ２２Ｂは、電気的に直列に接続されている。
（２）画素１０及び画素回路２０のレイアウト構成
　図１５は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図１５に示されるように、第３実施の形態では、画素１０Ａに対応する位置には、増幅トランジスタ２１の増幅トランジスタ２１Ｂ及び選択トランジスタ２２の選択トランジスタ２２Ｂが配設されている。増幅トランジスタ２１Ｂ及び選択トランジスタ２２Ｂは、対角線Ｄ１－Ｄ１に沿って配設されている（図２参照）。
　また、増幅トランジスタ２１Ｂのゲート長Ｌｇ寸法は、選択トランジスタ２２Ｂのゲート長Ｌｇ寸法よりも長く形成されている。
　一方、画素１０Ｂに対応する位置には、増幅トランジスタ２１の増幅トランジスタ２１Ａ及び選択トランジスタ２２の選択トランジスタ２２Ａが配設されている。増幅トランジスタ２１Ａ及び選択トランジスタ２２Ａは、対角線Ｄ２－Ｄ２に一致して配設されている（図２参照）。
　また、増幅トランジスタ２１Ａのゲート長Ｌｇ寸法は、選択トランジスタ２２Ａのゲート長Ｌｇ寸法よりも長く形成されている。
　増幅トランジスタ２１Ａ及び選択トランジスタ２２Ａは、画素１０Ａと画素１０Ｂとの間に配設されている画素分離領域１６を中心として、増幅トランジスタ２１Ｂ及び選択トランジスタ２２Ｂに対して、線対称形状に形成されている。
　また、画素１０Ｃに対応する位置には、リセットトランジスタ２４が配設されている。リセットトランジスタ２４は、対角線Ｄ２－Ｄ２に一致して配設されている（図２参照）。
　画素１０Ｄに対応する位置には、ＦＤ変換ゲイン切替えトランジスタ２３が配設されている。ＦＤ変換ゲイン切替えトランジスタ２３は、対角線Ｄ１－Ｄ１に一致して配設されている（図２参照）。
　ＦＤ変換ゲイン切替えトランジスタ２３は、画素１０Ｃと画素１０Ｄとの間に配設されている画素分離領域１６を中心として、リセットトランジスタ２４に対して、線対称形状に形成されている。
　さらに、ＦＤ変換ゲイン切替えトランジスタ２３は、画素１０Ａと画素１０Ｃとの間に配設されている画素分離領域１６を中心として、増幅トランジスタ２１Ｂ及び選択トランジスタ２２Ｂに対して、実質的に線対称形状に形成されている。同様に、リセットトランジスタ２４は、画素１０Ｂと画素１０Ｄとの間に配設されている画素分離領域１６を中心として、増幅トランジスタ２１Ａ及び選択トランジスタ２２Ａに対して、実質的に線対称形状に形成されている。
　なお、第３実施の形態では、ＦＤ変換ゲイン切替えトランジスタ２３の主電極２０４及びリセットトランジスタ２４の主電極２０４は配線７により接続されている（図４参照）。ここでは、配線７による寄生容量が積極的に形成されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第３実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図１４及び図１５に示されるように、画素回路２０の増幅トランジスタ２１は、電気的に並列に接続された増幅トランジスタ２１Ａ及び増幅トランジスタ２１Ｂにより構築される。加えて、画素回路２０の選択トランジスタ２２は、電気的に並列に接続された選択トランジスタ２２Ａ及び選択トランジスタ２２Ｂにより構築される。増幅トランジスタ２１Ａ及び選択トランジスタ２２Ａは画素１０Ｂに対応する位置に配設される。増幅トランジスタ２１Ｂ及び選択トランジスタ２２Ｂは画素１０Ａに対応する位置に配設される。
　ここで、増幅トランジスタ２１Ａ及び増幅トランジスタ２１Ｂのゲート長Ｌｇは、選択トランジスタ２２Ａ及び選択トランジスタ２２Ｂのゲート長Ｌｇよりも長く形成される。このため、増幅トランジスタ２１Ａ及び増幅トランジスタ２１Ｂにより構築される増幅トランジスタ２１の耐ノイズ性を向上させることができる。
＜４．第４実施の形態＞
　図１６～図１８を用いて、本開示の第４実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図１６は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図１７は、画素１０及び画素回路２０の一部の縦断面構成（図１６に示されるＣ－Ｃ切断線において切断した断面）を示している。図１８は、画素１０及び画素回路２０の他の一部の縦断面構成（図１６に示されるＤ－Ｄ切断線において切断した断面）を示している。
　図１６～図１８に示されるように、第４実施の形態に係る固体撮像装置１では、転送トランジスタ１２（図１参照）の転送ゲート電極２０５が、複数配設されている。
　詳しく説明すると、１つの画素１０に対応する位置には、トランジスタ２００が配設され、更にここでは２つの転送ゲート電極２０５が配設されている。平面視において、２つの転送ゲート電極２０５は、ＦＤ領域２５を挟み、対角線Ｄ２－Ｄ２に沿って配置されている。転送ゲート電極２０５の平面形状は、矩形状、具体的には正方形状に形成されている。
　ここで、画素１０は、画素１０Ａ、画素１０Ｂ、画素１０Ｃ又は画素１０Ｄである。トランジスタ２００は、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３又はリセットトランジスタ２４である。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第４実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図１６～図１８に示されるように、画素１０に対応する位置には、複数の転送ゲート電極２０５が配設される。このため、転送トランジスタ１２の転送ゲート電極２０５の実効的なゲート幅Ｗｇ寸法が拡張されるので、画素１０から画素回路２０への電荷の読出効率を向上させることができる。
［第１変形例］
　図１９～図２１を用いて、第４実施の形態の第１変形例に係る固体撮像装置１を説明する。
　図１９は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図２０は、画素１０及び画素回路２０の一部の縦断面構成（図１９に示されるＥ－Ｅ切断線において切断した断面）を示している。図２１は、画素１０及び画素回路２０の他の一部の縦断面構成（図１９に示されるＦ－Ｆ切断線において切断した断面）を示している。
　図１９～図２１に示されるように、第４実施の形態の第１変形例に係る固体撮像装置１では、転送トランジスタ１２（図１参照）の転送ゲート電極２０５が、平面視において、矩形状に形成されている。
　詳しく説明すると、１つの画素１０に対応する位置には、トランジスタ２００が配設され、更にここでは１つの転送ゲート電極２０５が配設されている。平面視において、転送ゲート電極２０５は、対角線Ｄ２－Ｄ２に沿って長辺を配置し、対角線Ｄ１－Ｄ１に沿って短辺を配置する長方形状に形成されている。転送ゲート電極２０５の中央部分には、ＦＤ領域２５が対向して配置されている。
　上記構成要素以外の構成要素は、第４実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第４実施の形態の第１変形例に係る固体撮像装置１によれば、第４実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図１９～図２１に示されるように、画素１０に対応する位置には、平面視において、矩形状を有する転送ゲート電極２０５が配設される。このため、転送トランジスタ１２の転送ゲート電極２０５の実効的なゲート幅Ｗｇ寸法が拡張されるので、画素１０から画素回路２０への電荷の読出効率を向上させることができる。
［第２変形例］
　図２２～図２４を用いて、第４実施の形態の第２変形例に係る固体撮像装置１を説明する。
　図２２は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図２３は、画素１０及び画素回路２０の一部の縦断面構成（図２２に示されるＧ－Ｇ切断線において切断した断面）を示している。図２４は、画素１０及び画素回路２０の他の一部の縦断面構成（図２２に示されるＨ－Ｈ切断線において切断した断面）を示している。
　図２２～図２４に示されるように、第４実施の形態の第２変形例に係る固体撮像装置１では、転送トランジスタ１２（図１参照）の転送ゲート電極２０５が、複数配設されている。
　詳しく説明すると、１つの画素１０に対応する位置には、トランジスタ２００が配設され、更にここでは２つの転送ゲート電極２０５が配設されている。平面視において、２つの転送ゲート電極２０５は、ＦＤ領域２５を挟み、対角線Ｄ２－Ｄ２に沿って配置されている。転送ゲート電極２０５の平面形状は、ここで三角形状に形成されている。また、２つの転送ゲート電極２０５の一方は、対角線Ｄ１－Ｄ１を中心として、転送ゲート電極２０５の他方に対して、線対称形状に形成されている。
　上記構成要素以外の構成要素は、第４実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
　なお、転送ゲート電極２０５の平面形状は、上記以外に、円形状、楕円形状、五角形以上の多角形状であってもよい。
［作用効果］
　第４実施の形態の第２変形例に係る固体撮像装置１によれば、第４実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図２２～図２４に示されるように、画素１０に対応する位置には、複数の転送ゲート電極２０５が配設される。このため、転送トランジスタ１２の転送ゲート電極２０５の実効的なゲート幅Ｗｇ寸法が拡張されるので、画素１０から画素回路２０への電荷の読出効率を向上させることができる。
＜５．第５実施の形態＞
　図２５及び図２６を用いて、本開示の第５実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図２５は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図２６は、画素１０及び画素回路２０の一部の縦断面構成（図２５に示されるＩ－Ｉ切断線において切断した断面）を示している。
　図２５及び図２６に示されるように、第５実施の形態に係る固体撮像装置１では、第１実施の形態に係る固体撮像装置１において説明した図２に示される画素１０が、矢印Ｘ方向及び矢印Ｙ方向に繰り返し配設されている。
　詳しく説明すると、画素１０は、配列方向において、線対称形状に形成されていない。つまり、複数配列された画素１０には、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させたトランジスタ２００が配設されている。表現を代えれば、複数配列された画素１０のそれぞれのトランジスタ２００は、ゲート長Ｌｇ方向をすべて同一の方向としている。
　また、トランジスタ２００の主電極２０４間、ＦＤ領域２５間、基体接続部２７間のそれぞれは、配線７により電気的に接続されている。第１実施の形態に係る固体撮像装置１の共有接続部３１、共有接続部３２、共有接続部３３のそれぞれは形成されていない。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
　なお、対角線Ｄ２－Ｄ２にトランジスタ２００のゲート長Ｌｇ方向を一致させた画素１０が複数配列されてもよい。
［作用効果］
　第５実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図２５及び図２６に示されるように、複数配列された画素１０のそれぞれには、ゲート長Ｌｇ方向を同一の方向に揃えたトランジスタ２００が配設される。そして、トランジスタ２００の主電極２０４間、ＦＤ領域２５間、基体接続部２７間は配線７により電気的に接続される。
　このような構成により、主電極２０４間を接続する共有接続部３１、ＦＤ領域２５間を接続する共有接続部３２、基体接続部２７間を接続する共有接続部３３のそれぞれの構成要素を省略することができる。このため、共有接続部３１、共有接続部３２及び共有接続部３３の製造プロセスを簡略化することができる。
＜６．第６実施の形態＞
　図２７を用いて、本開示の第６実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図２７は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図２７に示されるように、第６実施の形態に係る固体撮像装置１では、画素回路２０は、電気的に並列に接続された２つの増幅トランジスタ２１と、選択トランジスタ２２と、リセットトランジスタ２４とを備えている。
　画素１０Ａに対応する位置には、２つのうちの一方の増幅トランジスタ２１が配設されている。画素１０Ａに対して、矢印Ｘ方向に隣接する画素１０Ｂに対応する位置には、２つのうちの他方の増幅トランジスタ２１が配設されている。画素１０Ａと画素１０Ｂとの間の画素分離領域１６を中心として、他方の増幅トランジスタ２１は、一方の増幅トランジスタ２１に対して、線対称形状に形成されている。
　一方、画素１０Ａに対して、矢印Ｙ方向に隣接する画素１０Ｃに対応する位置には、リセットトランジスタ２４が配設されている。画素１０Ａと画素１０Ｃとの間の画素分離領域１６を中心として、リセットトランジスタ２４は、一方の増幅トランジスタ２１に対して、線対称形状に形成されている。
　画素１０Ｂに対して、矢印Ｙ方向とは逆の方向に隣接する画素１０Ｄに対応する位置には、選択トランジスタ２２が配設されている。画素１０Ｂと画素１０Ｄとの間の画素分離領域１６を中心として、選択トランジスタ２２は、他方の増幅トランジスタ２１に対して、線対称形状に形成されている。
　ＦＤ領域２５と増幅トランジスタ２１のゲート電極２０３との間、増幅トランジスタ２１の主電極２０４と選択トランジスタ２２の主電極２０４との間等は、配線７により電気的に接続されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第６実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図２７に示されるように、画素１０Ａ及び画素１０Ｂに対応する位置に、電気的に並列に接続された増幅トランジスタ２１が配設される。画素１０Ａに隣接して配置された画素１０Ｃに対応する位置には、リセットトランジスタ２４が配設される。画素１０Ｂに隣接して配置された画素１０Ｄに対応する位置には、選択トランジスタ２２が配設される。
　このため、結線箇所に適した位置に画素１０及びトランジスタ２００が配設されるので、配線７を用いた結線がし易くなる。加えて、配線７の配線長が短くなるので、配線７に付加される寄生容量を削減することができる。
＜７．第７実施の形態＞
　図２８を用いて、本開示の第７実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図２８は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図２８に示されるように、第７実施の形態に係る固体撮像装置１では、第６実施の形態に係る固体撮像装置１と同様に、画素回路２０は、電気的に並列に接続された２つの増幅トランジスタ２１と、選択トランジスタ２２と、リセットトランジスタ２４とを備えている。
　画素１０Ａに対応する位置には、２つのうちの一方の増幅トランジスタ２１が配設されている。画素１０Ａに対して、矢印Ｘ方向に隣接する画素１０Ｂに対応する位置には、２つのうちの他方の増幅トランジスタ２１が配設されている。画素１０Ａと画素１０Ｂとの間の画素分離領域１６を中心として、他方の増幅トランジスタ２１は、一方の増幅トランジスタ２１に対して、線対称形状に形成されている。
　一方、画素１０Ａに対して、矢印Ｙ方向に隣接する画素１０Ｃに対応する位置には、リセットトランジスタ２４が配設されている。画素１０Ａと画素１０Ｃとの間の画素分離領域１６を中心として、リセットトランジスタ２４は、一方の増幅トランジスタ２１に対して、線対称形状に形成されている。
　画素１０Ｂに対して、矢印Ｙ方向に隣接する画素１０Ｄに対応する位置には、選択トランジスタ２２が配設されている。画素１０Ｂと画素１０Ｄとの間の画素分離領域１６を中心として、選択トランジスタ２２は、他方の増幅トランジスタ２１に対して、線対称形状に形成されている。
　ＦＤ領域２５と増幅トランジスタ２１のゲート電極２０３との間、増幅トランジスタ２１の主電極２０４と選択トランジスタ２２の主電極２０４との間等は、配線７により電気的に接続されている。
　上記構成要素以外の構成要素は、第６実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第７実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜８．第８実施の形態＞
　図２９～図３１を用いて、本開示の第８実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図２９は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図３０は、画素１０及び画素回路２０の一部の縦断面構成（図２９に示されるＪ－Ｊ切断線において切断した断面）を示している。図３１は、図２９に示される単位画素ＢＰ及びその周囲の画素１０（又は単位画素ＢＰ）の配列レイアウト構成を示している。
　図２９～図３１に示されるように、第８実施の形態に係る固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、単位画素ＢＰは、画素１０Ａ、画素１０Ｂ、画素１０Ｃ及び画素１０Ｄを備えている。
　画素１０Ａに対応する位置には、ＦＤ変換ゲイン切替えトランジスタ２３が配設されている。画素１０Ｂに対応する位置には、増幅トランジスタ２１が配設されている。画素１０Ｃに対応する位置には、リセットトランジスタ２４が配設されている。画素１０Ｄに対応する位置には、選択トランジスタ２２が配設されている。
　そして、増幅トランジスタ２１の主電極２０４と選択トランジスタ２２の主電極との間は、共有接続部３１により電気的に接続されている。ＦＤ変換ゲイン切替えトランジスタ２３の主電極２０４とリセットトランジスタ２０４の主電極２０４との間は、共有接続部３１により電気的に接続されている。
　図３０に示されるように、共有接続部３１は、共有溝３１１と、接続導体３１２とを備えている。
　共有溝３１１は、主電極２０４間において、画素分離領域１６の上面（第２面）から下面（第１面）側へ向かって掘り下げた止め穴として形成されている。共有溝３１１の深さは、例えば主電極２０４の接合深さと同程度に形成されている。ここでは、共有溝３１１の深さは、素子分離領域２６の第２溝２６１の深さよりも浅く形成されている。
　接続導体３１２は共有溝３１１内に埋設されている。接続導体３１２は、主電極２０４の側面にダイレクトに接続されている。
　接続導体３１２は、ゲート電極材料、例えば多結晶珪素膜により形成されている。この多結晶珪素膜には、抵抗値を低減する不純物が高不純物密度に含まれている。不純物としては、例えばｎ型不純物である燐を実用的に使用することができる。
　共有接続部３２は、共有接続部３１と同様に、共有溝３２１と、接続導体３２２とを備えている。
　共有接続部３３は、共有接続部３１と同様に、共有溝３３１と、接続導体３３２とを備えている。ここで、接続導体３３２が例えば多結晶珪素膜により形成される場合、多結晶珪素膜には、抵抗値を提言するｐ型不純物が高不純物密度に含まれている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第８実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１は、図２９～図３１に示されるように、共有接続部３１を備える。共有接続部３１は、共有溝３１１と、共有溝３１１内に埋設される接続導体３１２とを含んで構成されている。
　このような構成により、画素分離領域１６上を跨ぐ配線並びに接続孔を形成することなく、トランジスタ２００の主電極２０４間を電気的に接続することができる。このため、主電極２０４間を接続する基体１５の主面上の面積が実効的に無くなるので、画素１０においてトランジスタ２００の配置に十分な面積を確保することができる。
　加えて、共有接続部３１は、トランジスタ２００の主電極２０４の側面にダイレクトに接続される。つまり、共有接続部３１と主電極２０４とを接続する面積は、矢印Ｚ方向に確保し、基体１５の主面には実質的に必要とされない。
　さらに、固体撮像装置１は、共有接続部３１と同様に、ＦＤ領域２５間を接続する共有接続部３２、基体接続部２７間を接続する共有接続部３３を備える。このため、共有接続部３１により得られる作用効果と同様の作用効果を得ることができる。
＜９．第９実施の形態＞
　図３２及び図３３を用いて、本開示の第９実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図３２は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図３３は、画素１０及び画素回路２０の一部の縦断面構成（図３０に示されるＫ－Ｋ切断線において切断した断面）を示している。
　図３２及び図３３に示されるように、第９実施の形態に係る固体撮像装置１は、第８実施の形態に係る固体撮像装置１に備えていた共有接続部３１、共有接続部３２及び共有接続部３３を備えていない。トランジスタ２００の主電極２０４、ＦＤ領域２５、基体接続部２７等には、直接、配線７が接続されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第９実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図３２及び図３３に示されるように、トランジスタ２００の主電極２０４、ＦＤ領域２５、基体接続部２７等には、配線７が接続される。
特に、複数の画素１０の中央部に集められたそれぞれのＦＤ領域２５は、第８実施の形態に係る固体撮像装置１の共有接続部３２を配設せずに、個別に配線７が接続され、共有化されていない。
　このため、ＦＤ領域２５と例えば転送ゲート電極２０５との間に生成される寄生容量を小さくすることができるので、画素１０から画素回路２０への電荷の読出効率を向上させることができる。
＜１０．第１０実施の形態＞
　図３４～図３７を用いて、本開示の第１０実施の形態に係る固体撮像装置１を説明する。第１０実施の形態は、固体撮像装置１の単位画素ＢＰの構築例を説明する。
［固体撮像装置１の構成］
　図３４は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図３４に示されるように、第１０実施の形態に係る固体撮像装置１は、第５実施の形態に係る固体撮像装置１において、矢印Ｙ方向に配列された画素１０Ａ、画素１０Ｂ及び画素１０Ｃの合計３つの画素１０により単位画素ＢＰが構築されている。
　画素１０Ａに対応する位置には、リセットトランジスタ２４が配設されている。画素１０Ｂに対応する位置には、増幅トランジスタ２１が配設されている。画素１０Ｃに対応する位置には、選択トランジスタ２２が配設されている。リセットトランジスタ２４、増幅トランジスタ２１、選択トランジスタ２２のそれぞれは、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配置されている（図２参照）。
　つまり、単位画素ＢＰを構築する画素１０Ａ、画素１０Ｂ、画素１０Ｃのそれぞれは、矢印Ｘ方向に繰り返し配設されている。そして、単位画素ＢＰは、矢印Ｘ方向及び矢印Ｙ方向に繰り返し配設されている。
　上記構成要素以外の構成要素は、第５実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１０実施の形態に係る固体撮像装置１によれば、第５実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第１変形例］
　図３５は、第１０実施の形態の第１変形例に係る固体撮像装置１の画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図３５に示されるように、第１変形例に係る固体撮像装置１は、矢印Ｙ方向に配列された画素１０Ａ、画素１０Ｂ、画素１０Ｃ及び画素１０Ｄの合計４つの画素１０により単位画素ＢＰが構築されている。
　画素１０Ａに対応する位置には、リセットトランジスタ２４が配設されている。画素１０Ｂに対応する位置には、ＦＤ変換ゲイン切替えトランジスタ２３が配設されている。画素１０Ｃに対応する位置には、増幅トランジスタ２１が配設されている。画素１０Ｄに対応する位置には、選択トランジスタ２２が配設されている。リセットトランジスタ２４、ＦＤ変換ゲイン切替えトランジスタ２３、増幅トランジスタ２１、選択トランジスタ２２のそれぞれは、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配置されている（図２参照）。
　つまり、単位画素ＢＰを構築する画素１０Ａ、画素１０Ｂ、画素１０Ｃ、画素１０Ｄのそれぞれは、矢印Ｘ方向に繰り返し配設されている。そして、単位画素ＢＰは、矢印Ｘ方向及び矢印Ｙ方向に繰り返し配設されている。
　上記構成要素以外の構成要素は、第５実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１０実施の形態の第１変形例に係る固体撮像装置１によれば、第５実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第２変形例］
　図３６は、第１０実施の形態の第２変形例に係る固体撮像装置１の画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図３６に示されるように、第２変形例に係る固体撮像装置１は、矢印Ｘ方向及び矢印Ｙ方向に配列された画素１０Ａ～画素１０Ｈの合計８つの画素１０により単位画素ＢＰが構築されている。
　画素１０Ａ及び画素１０Ｂは隣接して矢印Ｘ方向に配設されている。画素１０Ａ、画素１０Ｂのそれぞれに対応する位置には、リセットトランジスタ２４が配設されている。
　画素１０Ｃ及び画素１０Ｄは、隣接して矢印Ｘ方向に配設され、更に画素１０Ａ及び画素１０Ｂに隣接して矢印Ｙ方向に配設されている。画素１０Ｃ、画素１０Ｄのそれぞれに対応する位置には、ＦＤ変換ゲイン切替えトランジスタ２３が配設されている。
　画素１０Ｅ及び画素１０Ｆは、隣接して矢印Ｘ方向に配設され、更に画素１０Ｃ及び画素１０Ｄに隣接して矢印Ｙ方向に配設されている。画素１０Ｅ、画素１０Ｆのそれぞれに対応する位置には、増幅トランジスタ２１が配設されている。
　画素１０Ｇ及び画素１０Ｈは、隣接して矢印Ｘ方向に配設され、更に画素１０Ｅ及び画素１０Ｆに隣接して矢印Ｙ方向に配設されている。画素１０Ｇ、画素１０Ｈのそれぞれに対応する位置には、選択トランジスタ２２が配設されている。
　リセットトランジスタ２４、ＦＤ変換ゲイン切替えトランジスタ２３、増幅トランジスタ２１、選択トランジスタ２２のそれぞれは、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配置されている（図２参照）。
　つまり、単位画素ＢＰを構築する画素１０Ａ～画素１０Ｈのそれぞれは、矢印Ｘ方向に繰り返し配設されている。そして、単位画素ＢＰは、矢印Ｘ方向及び矢印Ｙ方向に繰り返し配設されている。
　上記構成要素以外の構成要素は、第５実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１０実施の形態の第２変形例に係る固体撮像装置１によれば、第５実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第３変形例］
　図３７は、第１０実施の形態の第３変形例に係る固体撮像装置１の画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図３７に示されるように、第３変形例に係る固体撮像装置１は、第１変形例に係る固体撮像装置１と同様に、矢印Ｙ方向に配列された画素１０Ａ、画素１０Ｂ、画素１０Ｃ及び画素１０Ｄの合計４つの画素１０により単位画素ＢＰが構築されている。
　画素１０Ａに対応する位置には、リセットトランジスタ２４が配設されている。
　画素１０Ｂに対応する位置には、ＦＤ変換ゲイン切替えトランジスタ２３が配設されている。ＦＤ変換ゲイン切替えトランジスタ２３は、リセットトランジスタ２４に対して、線対称形状に形成されている。
　画素１０Ｃに対応する位置には、増幅トランジスタ２１が配設されている。増幅トランジスタ２１は、ＦＤ変換ゲイン切替えトランジスタ２３に対して、線対称形状に形成されている。
　画素１０Ｄに対応する位置には、選択トランジスタ２２が配設されている。選択トランジスタ２２は、増幅トランジスタ２１に対して、線対称形状に形成されている。
　つまり、単位画素ＢＰを構築する画素１０Ａ、画素１０Ｂ、画素１０Ｃ、画素１０Ｄのそれぞれは、線対称形状に形成されている。そして、単位画素ＢＰは、矢印Ｘ方向及び矢印Ｙ方向に線対称形状に形成されている。
　上記構成要素以外の構成要素は、第５実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１０実施の形態の第３変形例に係る固体撮像装置１によれば、第５実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１１．第１１実施の形態＞
　図３８を用いて、本開示の第１１実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図３８は、画素１０及び画素回路２０の一部の縦断面構成（前述の図４に対応する縦断面構成）を示している。
　図３８に示されるように、第１１実施の形態に係る固体撮像装置１は、第１実施の形態に係る固体撮像装置１の素子分離領域２６に代えて、素子分離領域２６Ｐを備えている。素子分離領域２６Ｐは、基体１５と同一のｐ型に形成され、かつ、基体１５のｐ型半導体領域１５１の不純物密度よりも高い不純物密度を有する半導体領域により形成されている。
　素子分離領域２６Ｐは、例えばイオン注入法、固相拡散法等を用いて形成されている。
　第１１実施の形態では、画素分離領域１６の第２面側の一部にも素子分離領域２６Ｐが形成され、画素分離領域１６は、素子分離領域２６Ｐを含んで構成されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１１実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１は、図３８に示されるように、素子分離領域２６Ｐを備える。素子分離領域２６Ｐでは、素子分離領域２６の第２溝２６１及び第２埋設部材２６２を形成する必要が無い。このため、固体撮像装置１を簡易に構築することができる。
＜１２．第１２実施の形態＞
　図３９～図４８を用いて、本開示の第１２実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１０及び画素回路２０の回路構成
　図３９は、第１２実施の形態に係る固体撮像装置１を構築する画素１０及び画素回路２０の回路構成の一例を示している。
　図３９に示されるように、固体撮像装置１の画素１０及び画素回路２０の基本的な構成は、第１実施の形態に係る固体撮像装置１の画素１０及び画素回路２０の構成と同一である。
　第１２実施の形態では、単位画素ＢＰ１を構築する画素回路２０の増幅トランジスタ２１、リセットトランジスタ２４のそれぞれに接続される電源電圧端子ＶＤＤが共有化されている。また、単位画素ＢＰ１に隣接して配設される単位画素ＢＰ２を構築する画素回路２０の増幅トランジスタ２１、リセットトランジスタ２４のそれぞれに接続される電源電圧端子ＶＤＤが共有化されている。そして、単位画素ＢＰ１、単位画素ＢＰ２のそれぞれにおいて、電源電圧端子ＶＤＤが共有化されている。
（２）画素１０及び画素回路２０のレイアウト構成及び縦断面構成
　図４０は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。図４１は、画素１０及び画素回路２０の一部の縦断面構成（図４０に示されるＬ－Ｌ切断線において切断した断面）を示している。
　図４０及び図４１に示されるように、固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、４つの画素１０に対して、１つの画素回路２０が配設されている。詳しく説明すると、４つの画素１０は、矢印Ｘ方向に隣接する２つの画素１０Ａ及び画素１０Ｂと、画素１０Ａ及び画素１０Ｂに対して矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接する２つの画素１０Ｃ及び画素１０Ｄとである。この４つの画素１０Ａ、画素１０Ｂ、画素１０Ｃ及び画素１０Ｄは、単位画素ＢＰ１を構成している。
　画素１０Ｄに対応する位置には、画素回路２０のリセットトランジスタ２４が配設されている。リセットトランジスタ２４は、画素分離領域１６により区画された領域において、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配設されている（図２参照）。
　画素１０Ｂに対応する位置には、画素回路２０の増幅トランジスタ２１が配設されている。増幅トランジスタ２１は、画素分離領域１６により区画された領域において、対角線Ｄ２－Ｄ２にゲート長Ｌｇ方向を一致させて配設されている。
　画素１０Ａに対応する位置には、画素回路２０の選択トランジスタ２２が配設されている。選択トランジスタ２２は、画素分離領域１６により区画された領域において、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配設されている（図２参照）。
　画素１０Ｃに対応する位置には、画素回路２０のＦＤ変換ゲイン切替えトランジスタ２３が配設されている。ＦＤ変換ゲイン切替えトランジスタ２３は、画素分離領域１６により区画された領域において、対角線Ｄ２－Ｄ２にゲート長Ｌｇ方向を一致させて配設されている。
　単位画素ＢＰ１では、画素１０Ａと画素１０Ｂとの間の画素分離領域１６を中心として、増幅トランジスタ２１は、選択トランジスタ２２に対して、線対称形状に形成されている。画素１０Ｃと画素１０ＢＤの間の画素分離領域１６を中心として、リセットトランジスタ２４は、ＦＤ変換ゲイン切替えトランジスタ２３に対して、線対称形状に形成されている。さらに、画素１０Ａ及び画素１０Ｂと画素１０Ｃ及び画素１０Ｄとの間の画素分離領域１６を中心として、リセットトランジスタ２４及びＦＤ変換ゲイン切替えトランジスタ２３は、増幅トランジスタ２１及び選択トランジスタ２２に対して、線対称形状に形成されている。
　一方、単位画素ＢＰ２は、単位画素ＢＰ１に対して、矢印Ｘ方向に隣接して配設されている。単位画素ＢＰ１と単位画素ＢＰ２との間の画素分離領域１６を中心として、単位画素ＢＰ２は、単位画素ＢＰ１に対して、線対称形状に形成されている。
　このような構成により、単位画素ＢＰ１の画素１０Ｂ、単位画素ＢＰ２の画素１０Ｂのそれぞれが近接して配設される。加えて、単位画素ＢＰ１の画素１０Ｄ、単位画素ＢＰ２の画素１０Ｄが近接して配設される。つまり、単位画素ＢＰ１の増幅トランジスタ２１及びリセットトランジスタ２４の主電極２０４、単位画素ＢＰ２の増幅トランジスタ２１及びリセットトランジスタ２４の主電極２０４のそれぞれが一箇所に集められる。
　そして、一箇所に集められた４つの主電極２０４は、共有接続部３４により相互に電気的に接続され、共有化されている。
　共有接続部３４は、前述の第１実施の形態に係る固体撮像装置１の共有接続部３１、共有接続部３２のそれぞれと同様に、主電極２０４の表面に電気的にダイレクトに接続されている。
　詳しく説明すると、共有接続部３４の一端部は、例えば単位画素ＢＰ１の増幅トランジスタ２１の主電極２０４に接続されている。共有接続部３４の他端部は、画素分離領域１６をわたって、単位画素ＢＰ１のリセットトランジスタ２４、単位画素ＢＰ２の増幅トランジスタ２１及びリセットトランジスタ２４のそれぞれの主電極２０４に接続されている。共有接続部３４は、配線７を通して、電源電圧端子ＶＤＤに接続されている（図３９参照）。
　なお、既に説明済みであるので、ここでの説明は省略するが、主電極２０４間は共有接続部３１により、ＦＤ領域２５間は共有接続部３２により、基体接続部２７は共有接続部３３により、各々接続されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［固体撮像装置１の製造方法］
　図４２～図４８は、固体撮像装置１の一例の製造方法を工程毎に示している。
　まず、基体１５が準備される。
　図４２に示されるように、画素分離領域１６の形成領域において、基体１５に第１溝１６１が形成される。第１溝１６１の形成には、例えばＲＩＥ等の異方性エッチングが使用される。
　ここで、第１溝１６１の第２面側の内壁には、マスク１６５が形成される。マスク１６５は、耐不純物導入マスクとして使用される。マスク１６５としては、例えば窒化珪素膜が使用される。
　図４３に示されるように、マスク１６５を用いて、第１溝１６１の内壁から基体１５内に例えばｐ型不純物が導入され、ピニング領域１６６が形成される。
　この後、マスク１６５は除去される。
　図４４に示されるように、第１溝１６１内に第１埋設部材１６２が埋め込まれ、画素分離領域１６が形成される。
　図４５に示されるように、素子分離領域２６が形成される。素子分離領域２６は、トランジスタ２００、ＦＤ領域２５、基体接続部２７のそれぞれの間に形成されていることが、ここでは画素分離領域１６の第２面側の一部にも形成されている。
　素子分離領域２６は、基体１５の上面から下面側へ第２溝２６１を形成し、第２溝２６１内に第２埋設部材２６２を埋設することにより形成される。第２溝２６１は、第１溝１６１よりも浅く形成される。第２溝２６１の形成には、例えばＲＩＥ等の異方性エッチングが使用される。第２埋設部材２６２の形成には、例えばＣＶＤ法等が使用される。
　画素分離領域１６及び素子分離領域２６により周囲が囲まれた領域内であって、基体１５の第２面には、図示省略のゲート絶縁膜２０２、ゲート電極２０３が順次形成される（図８参照）。引き続き、図４６に示されるように、トランジスタ２００の主電極２０４が形成される。主電極２０４が形成されると、トランジスタ２００が完成する。
　図４７に示されるように、画素分離領域１６を跨いでトランジスタ２００の主電極２０４間を接続する共有接続部３４が形成される。共有接続部３４は、ここでの図示が省略されている共有接続部３１及び共有接続部３２を形成する工程と同一の工程により形成される。
　層間絶縁膜６、接続孔６Ｈのそれぞれが順次形成され、図４８に示されるように、配線７が形成される。図４８に示される配線７は、共有接続部３４を電源電圧端子ＶＤＤに接続する。
　これら一連の工程が終了すると、第１２実施の形態に係る固体撮像装置１が完成し、製造方法が終了する。
［作用効果］
　第１２実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１は、図４０及び図４１に示されるように、画素１０と、トランジスタ２００と、画素分離領域１６と、共有接続部３４とを備える。
　画素１０は、基体１５の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子１１を有する。ここで、画素１０は、本技術に係る「第１画素」、「第２画素」のそれぞれである。「第１画素」は、例えば単位画素ＢＰ１の画素１０Ｂ又は画素１０Ｄである。「第２画素」は、例えば単位画素ＢＰ２の画素１０Ａ又は画素１０Ｃである。
　画素分離領域１６は、画素１０間に配設され、基体１５の厚さ方向に形成され、画素１０のそれぞれを電気的、かつ、光学的に分離する。
　トランジスタ２００は、画素１０に対応する位置において、基体１５の第２面側に配設され、画素１０の配列方向に対してゲート長Ｌｇ方向を斜めとし、変換された電荷を処理する。ここで、トランジスタ２００は、本技術に係る「第１トランジスタ」、「第２トランジスタ」のそれぞれである。例えば、単位画素ＢＰ１の画素１０Ｂに対応する位置に「第１トランジスタ」が配設される場合、「第１トランジスタ」は増幅トランジスタ２１である。単位画素ＢＰ２の画素１０Ａに対応する位置に「第２トランジスタ」が配設される場合、「第２トランジスタ」は増幅トランジスタ２１である。また、単位画素ＢＰ１の画素１０Ｄに対応する位置に「第１トランジスタ」が配設される場合、「第１トランジスタ」はリセットトランジスタ２４である。単位画素ＢＰ２の画素１０Ｄに対応する位置に「第２トランジスタ」が配設される場合、「第２トランジスタ」はリセットトランジスタ２４である。
　共有接続部３４は、トランジスタ２００の主電極２０４間を電気的にダイレクトに接続し、電源電圧を供給する。
　このような構成により、画素分離領域１６上を跨ぐ配線並びに接続孔を形成することなく、複数のトランジスタ２００の主電極２０４に対して、一箇所において電源電圧を供給することができる。このため、主電極２０４と電源電圧端子ＶＤＤとの接続箇所を削減することができるので、画素１０においてトランジスタ２００の配置に十分な面積を確保することができる。ここでは、４箇所の接続箇所が１箇所の接続箇所となる。
　加えて、例えば、画素１０において、トランジスタ２００の配置に十分な面積が確保されるので、ノイズ耐性に優れたトランジスタ２００を構築することができ、固体撮像装置１の電気的信頼性を向上させることができる。
　また、固体撮像装置１では、図４０及び図４１に示されるように、画素分離領域１６に重複する位置において、共有接続部３４は配線７を通して電源電圧端子ＶＤＤに接続される。このため、配線７と転送ゲート電極２０５やＦＤ領域２５との離間距離を増やすことができるので、配線７から転送ゲート電極２０５やＦＤ領域２５への電界強度を弱めることができる。
　また、第１２実施の形態に係る固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、共有接続部３４はトランジスタ２００の主電極２０４の表面に接続されている。
＜１３．第１３実施の形態＞
　図４９～図５１を用いて、本開示の第１３実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図４９は、画素１０及び画素回路２０の一部の縦断面構成（前述の図４８に対応する縦断面構成）を示している。
　図４９に示されるように、第１３実施の形態に係る固体撮像装置１は、第１２実施の形態に係る固体撮像装置１の共有接続部３４の構造を、第８実施の形態に係る固体撮像装置１の共有接続部３１及び共有接続部３２と同様の構造としている。
　詳しく説明すると、共有接続部３４は、共有溝３４１と、接続導体３４２とを備えている。共有溝３４１は、第８実施の形態に係る固体撮像装置の共有接続部３１の共有溝３１１と同様の構成であり、接続導体３４２は接続導体３１２と同様の構成である。
　なお、図示が省略されているが、共有接続部３１、共有接続部３２、共有接続部３３のそれぞれは、共有接続部３４と同一の構造に形成されている。
　上記構成要素以外の構成要素は、第８実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［固体撮像装置１の製造方法］
　図５０及び図５１は、固体撮像装置１の一例の製造方法を工程毎に示している。
　前述の第１２実施の形態に係る固体撮像装置１の製造方法の図４５に示す工程の後に、画素分離領域１６の第２面側の一部に共有溝３４１が形成される（図５０参照）。共有溝３４１は、図示省略の共有接続部３１の共有溝３１１と同一の工程により形成される。
　図５０に示されるように、共有溝３４１内に接続導体３４２が形成される。接続導体３４１は、図示省略の共有接続部３１の接続導体３１２と同一の工程により形成される。
　図５１に示されるように、接続導体３４２にｎ型不純物が導入され、共有接続部３４が形成される。共有接続部３４は、共有接続部３１と同一の工程により形成される。
　層間絶縁膜６、接続孔６Ｈのそれぞれが順次形成され、前述の図４９に示されるように、配線７が形成される。図４９に示される配線７は、共有接続部３４を電源電圧端子ＶＤＤに接続する。
　これら一連の工程が終了すると、第１３実施の形態に係る固体撮像装置１が完成し、製造方法が終了する。
［作用効果］
　第１３実施の形態に係る固体撮像装置１によれば、第１２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　さらに、第１３実施の形態に係る固体撮像装置１によれば、第１２実施の形態に係る固体撮像装置１と第８実施の形態に係る固体撮像装置１とを組み合わせた作用効果を得ることができる。
＜１４．第１４実施の形態＞
　図５２を用いて、本開示の第１１実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図５２は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図５２に示されるように、固体撮像装置１では、第１２実施の形態に係る固体撮像装置１と同様に、４つの画素１０に対して、１つの画素回路２０が配設されている。詳しく説明すると、４つの画素１０は、矢印Ｘ方向に隣接する２つの画素１０Ａ及び画素１０Ｂと、画素１０Ａ及び画素１０Ｂに対して矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接する２つの画素１０Ｃ及び画素１０Ｄとである。この４つの画素１０Ａ、画素１０Ｂ、画素１０Ｃ及び画素１０Ｄは、単位画素ＢＰ１を構成している。
　画素１０Ｃに対応する位置には、画素回路２０のリセットトランジスタ２４が配設されている。リセットトランジスタ２４は、画素分離領域１６により区画された領域において、対角線Ｄ２－Ｄ２にゲート長Ｌｇ方向を一致させて配設されている（図２参照）。
　画素１０Ｄに対応する位置には、画素回路２０の増幅トランジスタ２１が配設されている。増幅トランジスタ２１は、画素分離領域１６により区画された領域において、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配設されている。
　画素１０Ａに対応する位置には、画素回路２０のＦＤ変換ゲイン切替えトランジスタ２３が配設されている。ＦＤ変換ゲイン切替えトランジスタ２３は、画素分離領域１６により区画された領域において、対角線Ｄ１－Ｄ１にゲート長Ｌｇ方向を一致させて配設されている。
　画素１０Ｂに対応する位置には、画素回路２０の選択トランジスタ２２が配設されている。選択トランジスタ２２は、画素分離領域１６により区画された領域において、対角線Ｄ２－Ｄ２にゲート長Ｌｇ方向を一致させて配設されている（図２参照）。
　単位画素ＢＰ１では、画素１０Ａと画素１０Ｂとの間の画素分離領域１６を中心として、選択トランジスタ２２は、ＦＤ変換ゲイン切替えトランジスタ２３に対して、線対称形状に形成されている。画素１０Ｃと画素１０Ｄの間の画素分離領域１６を中心として、増幅トランジスタ２１は、リセットトランジスタ２４に対して、線対称形状に形成されている。さらに、画素１０Ａ及び画素１０Ｂと画素１０Ｃ及び画素１０ＢＤとの間の画素分離領域１６を中心として、リセットトランジスタ２４及び増幅トランジスタ２１は、ＦＤ変換ゲイン切替えトランジスタ２３及び選択トランジスタ２２に対して、線対称形状に形成されている。
　一方、単位画素ＢＰ２は、単位画素ＢＰ１に対して、矢印Ｙ方向に隣接して配設されている。単位画素ＢＰ１と単位画素ＢＰ２との間の画素分離領域１６を中心として、単位画素ＢＰ２は、単位画素ＢＰ１に対して、線対称形状に形成されている。
　上記構成要素以外の構成要素は、第１２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１４実施の形態に係る固体撮像装置１によれば、第１２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１５．第１５実施の形態＞
　図５３を用いて、本開示の第１５実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図５３は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図５３に示されるように、固体撮像装置１では、第１２実施の形態に係る固体撮像装置１において、２つの画素１０にわたって共有接続部３４が配設されている。詳しく説明すると、共有接続部３４は、単位画素ＢＰ２の画素１０Ｂに対応する位置に配設された増幅トランジスタ２１の主電極２０４と、同一の単位画素ＢＰ２の画素１０Ｄに対応する位置に配設されたリセットトランジスタ２４の主電極２０４とを電気的に接続している。つまり、共有接続部３４は、平面視において、矢印Ｙ方向に細長い矩形状に形成されている。
　単位画素ＢＰ１の画素１０Ｂに対応する位置に配設された増幅トランジスタ２１の主電極２０４、同一の単位画素ＢＰ１の画素１０Ｄに対応する位置に配設されたリセットトランジスタ２４の主電極２０４のそれぞれには、配線７が接続される構成とされている。
　上記構成要素以外の構成要素は、第１２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１５実施の形態に係る固体撮像装置１によれば、第１２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１６．第１６実施の形態＞
　図５４を用いて、本開示の第１６実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図５４は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図５４に示されるように、固体撮像装置１では、第１２実施の形態に係る固体撮像装置１において、２つの画素１０にわたって共有接続部３４が配設されている。詳しく説明すると、共有接続部３４は、単位画素ＢＰ１の画素１０Ｄに対応する位置に配設されたリセットトランジスタ２４の主電極２０４と、単位画素ＢＰ２の画素１０Ｄに対応する位置に配設されたリセットトランジスタ２４の主電極２０４とを電気的に接続している。つまり、共有接続部３４は、平面視において、矢印Ｘ方向に細長い矩形状に形成されている。
　単位画素ＢＰ１の画素１０Ｂに対応する位置に配設された増幅トランジスタ２１の主電極２０４、単位画素ＢＰ２の画素１０Ｂに対応する位置に配設された増幅トランジスタ２１の主電極２０４のそれぞれには、配線７が接続される構成とされている。
　上記構成要素以外の構成要素は、第１２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１６実施の形態に係る固体撮像装置１によれば、第１２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図５４に示されるように、隣接する２つのリセットトランジスタ２４の主電極２０４間が共有接続部３４により接続される。加えて、隣接する２つの増幅トランジスタ２１の主電極２０４間が配線７により接続される。これにより、電圧が異なる２種類の電源電圧端子ＶＤＤから電源電圧を供給することができる。
＜１７．第１７実施の形態＞
　図５５～図５７を用いて、本開示の第１７実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図５５は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図５５に示されるように、固体撮像装置１では、１６個の画素１０に対して、２つの画素回路２０が配設されている。
　詳しく説明すると、１６個の画素１０は、画素１０Ａ～画素１０Ｐである。４つの画素１０Ａ～画素１０Ｄは、矢印Ｘ方向に隣接する。４つの画素１０Ｅ～画素１０Ｈは、矢印Ｘ方向に隣接し、かつ、画素１０Ａ～画素１０Ｄに対して、矢印Ｙ方向に隣接している。４つの画素１０Ｉ～画素１０Ｌは、矢印Ｘ方向に隣接し、かつ、画素１０Ｅ～画素１０Ｈに対して、矢印Ｙ方向に隣接している。４つの画素１０Ｍ～画素１０Ｐは、矢印Ｘ方向に隣接し、かつ、画素１０Ｉ～画素１０Ｌに対して、矢印Ｙ方向に隣接している。この１６個の画素１０Ａ～画素１０Ｐは、単位画素ＢＰ３を構成している。図５５に示される単位画素ＢＰ３は、幾つかの変形例に展開可能な基本配列である。
　画素１０Ａ及び画素１０Ｄに対応する位置には、画素回路２０の選択トランジスタ２２が配設されている。選択トランジスタ２２等は、第１２実施の形態に係る固体撮像装置１の選択トランジスタ２２等と同様に、ゲート長Ｌｇ方向を対角線Ｄ１－Ｄ１又は対角線Ｄ２－Ｄ２に一致させて配設されている（図２参照）。
　画素１０Ｂ及び画素１０Ｃに対応する位置には、画素回路２０の増幅トランジスタ２１が配設されている。
　画素１０Ｅ～画素１０Ｈ、画素１０Ｉ及び画素１０Ｌに対応する位置には、画素回路２０の増幅トランジスタ２１又は選択トランジスタ２２が配設されている。
　画素１０Ｊ及び画素１０Ｋに対応する位置には、画素回路２０の増幅トランジスタ２１が配設されている。
　画素１０Ｍ及び画素１０Ｐに対応する位置には、画素回路２０のＦＤ変換ゲイン切替えトランジスタ２３が配設されている。
　画素１０Ｎ及び画素１０Ｏに対応する位置には、画素回路２０のリセットトランジスタ２４が配設されている。
　このように構成される単位画素ＢＰ３は、矢印Ｘ方向及び矢印Ｙ方向に、線対称形状に順次配列されている。
　図５６は、画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　単位画素ＢＰ３では、画素１０Ｅ～画素１０Ｈ、画素１０Ｉ及び画素１０Ｌに対応する位置には、画素回路２０の増幅トランジスタ２１が配設されている。
　このように構成される固体撮像装置１によれば、画素１０Ｂ、画素１０Ｃ、画素１０Ｆ及び画素１０Ｇに対応する位置にそれぞれ配設された増幅トランジスタ２１の主電極２０４が一箇所に集められる。これにより、複数の主電極２０４は、共有接続部３４及び配線７を通して電源電圧端子ＶＤＤに接続可能となる。
　また、画素１０Ｊ及び画素１０Ｋに対応する位置にそれぞれ配設された増幅トランジスタ２１の主電極２０４と、画素１０Ｎ及び画素１０Ｏに対応する位置にそれぞれ配設されたリセットトランジスタ２４の主電極２０４とが一箇所に集められる。これにより、複数の主電極２０４は、共有接続部３４及び配線７を通して電源電圧端子ＶＤＤに接続可能となる。
　上記構成要素以外の構成要素は、第１２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１７実施の形態に係る固体撮像装置１によれば、第１２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［変形例］
　図５７は、第１７実施の形態の変形例に係る固体撮像装置１の画素１０及び画素回路２０の具体的な平面構成の一例を示している。
　図５７に示されるように、変形例に係る固体撮像装置１の単位画素ＢＰ３では、画素１０Ｅ、画素１０Ｈ、画素１０Ｉ及び画素１０Ｌに対応する位置には、画素回路２０の選択トランジスタ２２が配設されている。また、画素１０Ｆ及び画素１０Ｇに対応する位置には、画素回路２０の増幅トランジスタ２１が配設されている。
　このように構成される固体撮像装置１によれば、画素１０Ｂ、画素１０Ｃ、画素１０Ｆ及び画素１０Ｇに対応する位置にそれぞれ配設された増幅トランジスタ２１の主電極２０４が一箇所に集められる。これにより、複数の主電極２０４は、共有接続部３４及び配線７を通して電源電圧端子ＶＤＤに接続可能となる。
　また、画素１０Ｊ及び画素１０Ｋに対応する位置にそれぞれ配設された増幅トランジスタ２１の主電極２０４と、画素１０Ｎ及び画素１０Ｏに対応する位置にそれぞれ配設されたリセットトランジスタ２４の主電極２０４とが一箇所に集められる。これにより、複数の主電極２０４は、共有接続部３４及び配線７を通して電源電圧端子ＶＤＤに接続可能となる。
　上記構成要素以外の構成要素は、第１７実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１７実施の形態の変形例に係る固体撮像装置１によれば、第１７実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１８．第１８実施の形態＞
　図５８～図６０を用いて、本開示の第１８実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１０及び画素回路２０のレイアウト構成
　図５８は、画素１０、画素回路２０、カラーフィルタ４及び光学レンズ５の具体的な平面レイアウト構成の一例を示している。
　第１８実施の形態に係る固体撮像装置１では、ＦＤ領域２５が共有された矢印Ｘ方向に隣接する２つの画素１０は、単位画素ＢＰを構成している。単位画素ＢＰは、矢印Ｘ方向に配列されるとともに、矢印Ｙ方向に隣接し、矢印Ｘ方向に１つの画素１０分、ずれた位置に配列されている。
（２）画素１０、画素回路２０及びカラーフィルタ４のレイアウト構成
　画素１０には、カラーフィルタ４が配置されている。カラーフィルタ４は、縦断面による説明は省略するが、基体１５の第１面側に配置されている。
　第１８実施の形態では、カラーフィルタ４は、赤色フィルタ４１と、緑色フィルタ４２、緑色フィルタ４３と、青色フィルタ４４とを備えている。
　カラーフィルタ４では、矢印Ｘ方向において、赤色フィルタ４１、緑色フィルタ４３のそれぞれが交互に配列されている。そして、赤色フィルタ４１に隣接して、矢印Ｙ方向及びその反対側には緑色フィルタ４２が配列されている。さらに、緑色フィルタ４３に隣接して、矢印Ｙ方向及びその反対側には青色フィルタ４４が配列されている。つまり、緑色フィルタ４２、青色フィルタ４４のそれぞれは、矢印Ｘ方向に交互に配列されている。
（３）赤色フィルタ４１及び青色フィルタ４４の平面レイアウト構成
　図５９は、画素１０及び画素回路２０の平面レイアウト構成の一例を表している。
　図５８及び図５９に示されるように、第１８実施の形態では、合計８つの画素１０が１つの単位画素ＢＰＲとして構築され、この単位画素ＢＰＲに赤色フィルタ４１が配置されている。
　ここで、第１８実施の形態では、画素１０Ａに対応する位置に、増幅トランジスタ２１が配設されている。画素１０Ｂに対応する位置に、選択トランジスタ２２が配設されている。画素１０Ｃに対応する位置に、ＦＤ変換ゲイン切替えトランジスタ２３が配設されている。画素１０Ｄに対応する位置に、リセットトランジスタ２４が配設されている。
　詳しく説明すると、単位画素ＢＰＲは、矢印Ｘ方向に隣接して配列された画素１０Ｄ及び画素１０Ｃと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ｂ、画素１０Ａ、画素１０Ｄ及び画素１０Ｃと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ｂ及び画素１０Ａとを備えている。
　同様に、合計８つの画素１０が１つの単位画素ＢＰＢとして構築され、この単位画素ＢＰＢに青色フィルタ４４が配置されている。
　単位画素ＢＰＢは、矢印Ｘ方向に隣接して配列された画素１０Ｄ及び画素１０Ｃと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ｂ、画素１０Ａ、画素１０Ｄ及び画素１０Ｃと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ｂ及び画素１０Ａとを備えている。
（４）緑色フィルタ４２及び緑色フィルタ４３の平面レイアウト構成
　図６０は、緑色フィルタ４３が配置された画素１０の平面レイアウト構成の一例を表している。
　図５８～図６０に示されるように、第１８実施の形態では、合計１０個の画素１０が１つの単位画素ＢＰＧｂとして構築され、この単位画素ＢＰＧｂに緑色フィルタ４３が配置されている。
　単位画素ＢＰＧｂは、矢印Ｘ方向に隣接して配列された画素１０、画素１０Ｃ、画素１０Ｂ及び画素１０Ａと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ｄ及び画素１０Ａと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ａ、画素１０Ｂ、画素１０Ｄ及び画素１０Ｃとを備えている。
　同様に、合計１０個の画素１０が１つの単位画素ＢＰＧｒとして構築され、この単位画素ＢＰＧｒに緑色フィルタ４２が配置されている。
　単位画素ＢＰＧｒは、矢印Ｘ方向に隣接して配列された画素１０、画素１０Ｃ、画素１０Ｂ及び画素１０Ａと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ｄ及び画素１０Ａと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された画素１０Ａ、画素１０Ｂ、画素１０Ｄ及び画素１０Ｃとを備えている。
（５）光学レンズ５のレイアウト構成
　図５８に示されるように、光学レンズ５は、基体１５の第１面にカラーフィルタ４を介在して配設されている。光学レンズ５は、矢印Ｘ方向に２つの画素１０分の長さに形成され、矢印Ｙ方向に１つの画素１０分の長さに形成されている。つまり、光学レンズ５は、平面視においてアスペクト比が異なる楕円形状に形成されている。
　１つの光学レンズ５は、単位画素ＢＰ毎に対応して配置されている。
（６）共有接続部３４のレイアウト構成
　図５９に示されるように、単位画素ＢＰＲでは、矢印Ｘ方向に隣接する２つの画素１０Ａ及び画素１０Ｄにおいて、増幅トランジスタ２１、リセットトランジスタ２４のそれぞれの主電極２０４間が共有接続部３４により共有化されている。
　同様に、単位画素ＢＰＢでは、矢印Ｘ方向に隣接する２つの画素１０Ａ及び画素１０Ｄにおいて、増幅トランジスタ２１、リセットトランジスタ２４のそれぞれの主電極２０４間が共有接続部３４により共有化されている。
　共有接続部３４は、配線７を通して電源電圧端子ＶＤＤに接続されている。
　一方、単位画素ＢＰＧｂでは、矢印Ｘ方向に隣接する２つの画素１０Ｄ及び画素１０Ａと矢印Ｙ方向に隣接する１つの画素１０Ｄとにおいて、増幅トランジスタ２１、リセットトランジスタ２４のそれぞれの主電極２０４間が共有接続部３４により共有化されている。つまり、合計３つの画素１０にわたって共有接続部３４が配設されている。
　同様に、単位画素ＢＰＧｒでは、矢印Ｘ方向に隣接する２つの画素１０Ｄ及び画素１０Ａと矢印Ｙ方向に隣接する１つの画素１０Ｄとにおいて、増幅トランジスタ２１、リセットトランジスタ２４のそれぞれの主電極２０４間が共有接続部３４により共有化されている。
　共有接続部３４は、配線７を通して電源電圧端子ＶＤＤに接続されている。
　上記構成要素以外の構成要素は、第１２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一の構成要素である。
［作用効果］
　第１８実施の形態に係る固体撮像装置１によれば、第１２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１９．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図６１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図６２は、撮像部１２０３１の設置位置の例を示す図である。
　図６２では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図６２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。撮像部１２０３１に本開示に係る技術を適用することにより、より簡易な構成の撮像部１２０３１を実現できる。
＜２０．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、上記第１実施の形態から第１８実施の形態に係る固体撮像装置のうち、２以上の実施の形態に係る固体撮像装置を組み合わせてもよい。
　また、本技術では、例えば第１８実施の形態に係る固体撮像装置において、単位画素を構築する画素の組数や単位画素の配列レイアウトは適宜変更可能である。
　また、本技術は、イメージング用途に限らず、センシング用途等に使用される受光装置、光電変換装置、光検出装置等に広く適用可能である。さらに、固体撮像装置は、可視光の入射光に限らず、赤外光、紫外光、電磁波等の入射光であってもよい。また、本技術は、光電変換素子の光入射側の上方に、任意にバンドパスフィルタ等を設け、所望の入射光を受光する構成であってもよい。
　本開示の第１実施態様に係る固体撮像装置は、第１画素と、画素分離領域と、第１トランジスタと、第１フローティングディフュージョン領域、第１転送ゲート電極又は第１基体接続部とを備える。
　第１画素は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する。画素分離領域は、基体の厚さ方向に形成され、基体の第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して第１画素の側面周囲を取り囲み、第１画素を他の領域から電気的、かつ、光学的に分離する。第１トランジスタは、第１画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし、変換された電荷を処理する。第１フローティングディフュージョン領域、第１転送ゲート電極又は第１基体接続部は、第１画素に対応する位置において、基体の第２面の第１トランジスタのゲート幅方向に配設される。第１転送ゲート電極は、第１画素から第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタのゲート電極である。第１基体接続部は、基体に電圧を供給する。
　本開示の第２実施態様に係る固体撮像装置は、第１画素と、画素分離領域と、第１トランジスタと、第２トランジスタと、第１フローティングディフュージョン領域、第１転送ゲート電極又は第１基体接続部とを備える。
　第１画素は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する。画素分離領域は、基体の厚さ方向に形成され、基体の第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して第１画素の側面周囲を取り囲み、第１画素を他の領域から電気的、かつ、光学的に分離する。第１トランジスタは、第１画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし、変換された電荷を処理する。第２トランジスタは、第１画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし、第１トランジスタに電気的に直列に接続される。第１フローティングディフュージョン領域、第１転送ゲート電極又は第１基体接続部は、第１画素に対応する位置において、基体の第２面の第１トランジスタ及び第２トランジスタのゲート幅方向に配設される。第１転送ゲート電極は、第１画素から第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタのゲート電極である。第１基体接続部は、基体に電圧を供給する。
　本開示の第３実施態様に係る固体撮像装置は、画素と、画素分離領域と、トランジスタと、フローティングディフュージョン領域、転送ゲート電極又は第１基体接続部とを備える。
　画素は、基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有し、複数配列される。画素分離領域は、基体の厚さ方向に形成され、複数の画素の側面周囲を取り囲み、複数の画素を電気的、かつ、光学的に分離する。トランジスタは、画素に対応する位置において、画素分離領域に周囲が取り囲まれた基体の第２面に配設され、画素の配列方向に対してゲート長方向を斜めとし、変換された電荷を処理する。フローティングディフュージョン領域、転送ゲート電極又は第１基体接続部は、画素に対応する位置において、基体の第２面のトランジスタのゲート幅方向に配設される。転送ゲート電極は、画素からフローティングディフュージョン領域に電荷を転送する転送トランジスタのゲート電極である。第１基体接続部は、基体に電圧を供給する。
　本開示の第４実施態様に係る固体撮像装置は、第１画素と、第２画素と、画素分離領域と、第１トランジスタと、第２トランジスタと、共有接続部とを備える。
　第１画素は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する。第２画素は、第１画素に隣接し、基体の第１面側に配設され、光を電荷に変換する第２光電変換素子を有する。画素分離領域は、第１画素と第２画素との間に配設され、基体の厚さ方向に形成され、第１画素、第２画素のそれぞれを電気的、かつ、光学的に分離する。第１トランジスタは、第１画素に対応する位置において、基体の第２面に配設され、第１画素及び第２画素の配列方向に対してゲート長方向を斜めとし、変換された電荷を処理する。第２トランジスタは、第２画素に対応する位置において、基体の第２面に配設され、第１画素及び第２画素の配列方向に対してゲート長方向を斜めとし、変換された電荷を処理する。共有接続部は、第１トランジスタの一対の主電極の一方と第２トランジスタの一対の主電極の一方とに電気的にダイレクトに接続され、電源電圧を供給する。
　本開示の第１実施態様～第４実施態様に係る固体撮像装置では、トランジスタを配置する面積を増加し、トランジスタの性能を向上させることができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成の本技術によれば、固体撮像装置において、トランジスタを配置する面積を増加し、トランジスタの性能を向上させることができる。
（１）
　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
　前記基体の厚さ方向に形成され、前記基体の前記第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して前記第１画素の側面周囲を取り囲み、前記第１画素を他の領域から電気的、かつ、光学的に分離する画素分離領域と、
　前記第１画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとする第１トランジスタと、
　前記第１画素に対応する位置において、前記基体の前記第２面側の前記第１トランジスタのゲート幅方向に配設された第１フローティングディフュージョン領域、前記第１画素から前記第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタの第１転送ゲート電極又は前記基体に電圧を供給する第１基体接続部と、
　を備えている固体撮像装置。
（２）
　前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部は、前記第１トランジスタに対して素子分離領域を介在させて配設されている
　前記（１）に記載の固体撮像装置。
（３）
　前記画素分離領域は、前記基体の前記第２面から前記第１面側へ形成された第１溝と、前記第１溝内に埋設された第１埋設部材とを備えている
　前記（２）に記載の固体撮像装置。
（４）
　前記素子分離領域は、前記基体の前記第２面から前記第１面側へ形成され、前記第１溝よりも深さが浅い第２溝と、前記第２溝内に埋設された第２埋設部材とを備えている
　前記（３）に記載の固体撮像装置。
（５）
　前記第１画素は、前記画素分離領域により区画され、第２面側から見て矩形状に形成され、
　前記第１トランジスタの一対の主電極は、前記第１画素の矩形状の対角線に一致させて配設され、
　前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部は、対角線と交差する別の対角線に一致させて、若しくは別の対角線に沿って配設されている
　前記（１）から前記（４）のいずれか１つに記載の固体撮像装置。
（６）
　前記第１トランジスタのゲート長方向は、第１方向又は第２方向に対して４５度の傾きを有する
　前記（１）から前記（５）のいずれか１つに記載の固体撮像装置。
（７）
　前記第１画素に対して、第１方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
　前記第２画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第１画素と前記第２画素との間の前記画素分離領域を中心として、前記第１トランジスタに対して線対称形状に形成された第２トランジスタと、
　前記第２画素に対応する位置において、前記第１画素と前記第２画素との間の前記画素分離領域を中心として、前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部に対して線対称形状に形成された第２フローティングディフュージョン領域、前記第２画素から前記第２フローティングディフュージョン領域に電荷を転送する第２転送トランジスタの第２転送ゲート電極又は前記基体に電圧を供給する第２基体接続部とを更に備えている
　前記（１）から前記（５）のいずれか１つに記載の固体撮像装置。
（８）
　前記第１トランジスタの一対の主電極の一方及び前記第２トランジスタの一対の主電極の一方、前記第１フローティングディフュージョン領域及び前記第２フローティングディフュージョン領域、前記第１基体接続部及び前記第２基体接続部の少なくとも１つが、前記画素分離領域をわたって配設され、電気的にダイレクトに接続する共有接続部により共有化されている
　前記（７）に記載の固体撮像装置。
（９）
　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の側面、前記第１フローティングディフュージョン領域の側面又は前記第１基体接続部の側面にダイレクトに接続され、前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の側面、前記第２フローティングディフュージョン領域の側面又は前記第２基体接続部の側面にダイレクトに接続されている
　前記（８）に記載の固体撮像装置。
（１０）
　前記共有接続部は、前記画素分離領域の前記第２面から前記第１面へ向かって形成された共有溝内に埋設されている
　前記（８）又は前記（９）に記載の固体撮像装置。
（１１）
　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の表面、前記第１フローティングディフュージョン領域の表面又は前記第１基体接続部の表面にダイレクトに接続され、
　前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の表面、前記第２フローティングディフュージョン領域の表面又は前記第２基体接続部の表面にダイレクトに接続されている
　前記（８）に記載の固体撮像装置。
（１２）
　前記共有接続部は、ゲート電極材料である
　前記（８）から前記（１１）のいずれか１つに記載の固体撮像装置。
（１３）
　前記第１画素に対して、第２方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第３光電変換素子を有する第３画素と、
　前記第３画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第１画素と前記第３画素との間の前記画素分離領域を中心として、前記第１トランジスタに対して線対称形状に形成された第３トランジスタと、
　前記第３画素に対応する位置において、前記第１画素と前記第３画素との間の前記画素分離領域を中心として、前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部に対して線対称形状に形成された第３フローティングディフュージョン領域、前記第３画素から前記第３フローティングディフュージョン領域に電荷を転送する第３転送トランジスタの第３転送ゲート電極又は前記基体に電圧を供給する第３基体接続部とを更に備えている
　前記（７）に記載の固体撮像装置。
（１４）
　前記第３画素に対して、第１方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第４光電変換素子を有する第４画素と、
　前記第４画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第３画素と前記第４画素との間の前記画素分離領域を中心として、前記第３トランジスタに対して線対称形状に形成された第４トランジスタと、
　前記第４画素に対応する位置において、前記第３画素と前記第４画素との間の前記画素分離領域を中心として、前記第３フローティングディフュージョン領域、前記第３転送ゲート電極又は前記第３基体接続部に対して線対称形状に形成された第４フローティングディフュージョン領域、前記第４画素から前記第４フローティングディフュージョン領域に電荷を転送する第４転送トランジスタの第４転送ゲート電極又は前記基体に電圧を供給する第４基体接続部とを更に備えている
　前記（７）又は前記（１３）に記載の固体撮像装置。
（１５）
　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタは、画素回路を構築する増幅トランジスタ、選択トランジスタ、フローティングディフュージョン変換ゲイン切替えトランジスタ及びリセットトランジスタのいずれかである
　前記（１４）に記載の固体撮像装置。
（１６）
　前記第１トランジスタ及び前記第２トランジスタは、画素回路を構築する、電気的に並列に接続された増幅トランジスタである
　前記（７）に記載の固体撮像装置。
（１７）
　前記第１画素に対して、第１方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
　前記第２画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第１トランジスタに対して同一形状に形成された第２トランジスタと、
　前記第２画素に対応する位置において、前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部に対して同一形状に形成された第２フローティングディフュージョン領域、前記第２画素から第２フローティングディフュージョン領域に電荷を転送する第２転送トランジスタの第２転送ゲート電極又は前記基体に電圧を供給する第２基体接続部とを更に備えている
　前記（１）に記載の固体撮像装置。
（１８）
　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタの少なくとも１つは、ゲート電極のゲート幅方向の端部を前記基体の前記第２面から前記第１面側へ延設させたフィン型構造を有する
　前記（１５）に記載の固体撮像装置。
（１９）
　前記第２面側から見て、前記第１転送ゲート電極の平面形状は、円形状、楕円形状、三角形状、矩形状、五角形以上の多角形状である
　又前記第１転送ゲート電極は、複数配設されている
　前記（１）から前記（１８）のいずれか１つに記載の固体撮像装置。
（２０）
　前記素子分離領域は、前記基体と同一の導電型に形成され、かつ、前記基体の不純物密度よりも高い不純物密度を有する半導体領域である
　前記（２）に記載の固体撮像装置。
（２１）
　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
　前記基体の厚さ方向に形成され、前記基体の前記第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して前記第１画素の側面周囲を取り囲み、前記第１画素を他の領域から電気的、かつ、光学的に分離する画素分離領域と、
　前記第１画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとする第１トランジスタと、
　前記第１画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし、前記第１トランジスタに電気的に直列に接続された第２トランジスタと、
　前記第１画素に対応する位置において、前記基体の前記第２面側の前記第１トランジスタ及び前記第２トランジスタのゲート幅方向に配設された第１フローティングディフュージョン領域、前記第１画素から第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタの第１転送ゲート電極又は前記基体に電圧を供給する第１基体接続部と
　を備えている固体撮像装置。
（２２）
　基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有し、複数配列された画素と、
　前記基体の厚さ方向に形成され、複数の前記画素の側面周囲を取り囲み、複数の前記画素を電気的、かつ、光学的に分離する画素分離領域と、
　前記画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記画素の配列方向に対してゲート長方向を斜めとするトランジスタと、
　前記画素に対応する位置において、前記基体の前記第２面側の前記トランジスタのゲート幅方向に配設されたフローティングディフュージョン領域、前記画素から前記フローティングディフュージョン領域に電荷を転送する転送トランジスタの転送ゲート電極又は前記基体に電圧を供給する第１基体接続部と
　を備えている固体撮像装置。
（２３）
　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
　前記第１画素に隣接し、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
　前記第１画素と前記第２画素との間に配設され、前記基体の厚さ方向に形成され、前記第１画素、前記第２画素のそれぞれを電気的、かつ、光学的に分離する画素分離領域と、
　前記第１画素に対応する位置において、前記基体の前記第２面側に配設され、前記第１画素及び前記第２画素の配列方向に対してゲート長方向を斜めとする第１トランジスタと、
　前記第２画素に対応する位置において、前記基体の前記第２面側に配設され、前記第１画素及び前記第２画素の配列方向に対してゲート長方向を斜めとする第２トランジスタと、
　前記第１トランジスタの一対の主電極の一方と前記第２トランジスタの一対の主電極の一方とに電気的にダイレクトに接続され、電源電圧を供給する共有接続部と
　を備えている固体撮像装置。
（２４）
　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の側面に接続され、前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の側面に接続されている
　前記（２３）に記載の固体撮像装置。
（２５）
　前記共有接続部は、前記画素分離領域の前記第２面から前記第１面へ向かって形成された共有溝内に埋設されている
　前記（２３）又は前記（２４）に記載の固体撮像装置。
（２６）
　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の表面に接続され、前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の表面に接続されている
　前記（２３）に記載の固体撮像装置。
（２７）
　前記第１画素と前記第２画素との間の前記画素分離領域を中心として、前記第２トランジスタは、前記第１トランジスタに対して線対称形状に形成され、
　前記第１トランジスタの一方の前記主電極及び前記第２トランジスタの一方の前記主電極は、前記第１トランジスタの他方の前記主電極及び前記第２トランジスタの他方の前記主電極よりも近接され、前記共有接続部により接続されている
　前記（２３）から前記（２６）のいずれか１つに記載の固体撮像装置。
（２８）
　前記第１トランジスタ及び前記第２トランジスタは、画素回路を構築する増幅トランジスタ及びリセットトランジスタである
　前記（２３）から前記（２７）のいずれか１つに記載の固体撮像装置。
（２９）
　前記第１画素又は前記第２画素に隣接し、前記基体の前記第１面側に配設され、光を電荷に変換する第３光電変換素子を有する第３画素と、
　前記第１画素又は前記第２画素と前記第３画素との間に配設された前記画素分離領域と、
　前記第３画素に対応する位置において、前記基体の前記第２面側に配設され、前記第１画素及び前記第２画素の配列方向に対してゲート長方向を斜めとする第３トランジスタとを更に備え、
　前記共有接続部は、
　前記第１トランジスタの一方の前記主電極、前記第２トランジスタの一方の前記主電極及び前記第３トランジスタの一対の主電極の一方に電気的にダイレクトに接続され、電源電圧を供給する
　前記（２３）から前記（２８）のいずれか１つに記載の固体撮像装置。
（３０）
　前記第１画素及び前記第２画素に対して、前記第１画素及び前記第２画素の配列方向と交差する方向に隣接する他の前記第１画素及び他の前記第２画素は、配列方向に１つの画素分、ずれて配列されている
　前記（７）から前記（１１）、前記（２３）から前記（２９）のいずれか１つに記載の固体撮像装置。
　本出願は、日本国特許庁において２０２２年２月１４日に出願された日本特許出願番号２０２２－０２０８７５号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (30)

  1. 　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
    　前記基体の厚さ方向に形成され、前記基体の前記第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して前記第１画素の側面周囲を取り囲み、前記第１画素を他の領域から電気的、かつ、光学的に分離する画素分離領域と、
    　前記第１画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとする第１トランジスタと、
    　前記第１画素に対応する位置において、前記基体の前記第２面側の前記第１トランジスタのゲート幅方向に配設された第１フローティングディフュージョン領域、前記第１画素から前記第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタの第１転送ゲート電極又は前記基体に電圧を供給する第１基体接続部と、
    　を備えている固体撮像装置。
  2. 　前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部は、前記第１トランジスタに対して素子分離領域を介在させて配設されている
    　請求項１に記載の固体撮像装置。
  3. 　前記画素分離領域は、前記基体の前記第２面から前記第１面側へ形成された第１溝と、前記第１溝内に埋設された第１埋設部材とを備えている
    　請求項２に記載の固体撮像装置。
  4. 　前記素子分離領域は、前記基体の前記第２面から前記第１面側へ形成され、前記第１溝よりも深さが浅い第２溝と、前記第２溝内に埋設された第２埋設部材とを備えている
    　請求項３に記載の固体撮像装置。
  5. 　前記第１画素は、前記画素分離領域により区画され、第２面側から見て矩形状に形成され、
    　前記第１トランジスタの一対の主電極は、前記第１画素の矩形状の対角線に一致させて配設され、
    　前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部は、対角線と交差する別の対角線に一致させて、若しくは別の対角線に沿って配設されている
    　請求項１に記載の固体撮像装置。
  6. 　前記第１トランジスタのゲート長方向は、第１方向又は第２方向に対して４５度の傾きを有する
    　請求項１に記載の固体撮像装置。
  7. 　前記第１画素に対して、第１方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
    　前記第２画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第１画素と前記第２画素との間の前記画素分離領域を中心として、前記第１トランジスタに対して線対称形状に形成された第２トランジスタと、
    　前記第２画素に対応する位置において、前記第１画素と前記第２画素との間の前記画素分離領域を中心として、前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部に対して線対称形状に形成された第２フローティングディフュージョン領域、前記第２画素から前記第２フローティングディフュージョン領域に電荷を転送する第２転送トランジスタの第２転送ゲート電極又は前記基体に電圧を供給する第２基体接続部とを更に備えている
    　請求項１に記載の固体撮像装置。
  8. 　前記第１トランジスタの一対の主電極の一方及び前記第２トランジスタの一対の主電極の一方、前記第１フローティングディフュージョン領域及び前記第２フローティングディフュージョン領域、前記第１基体接続部及び前記第２基体接続部の少なくとも１つが、前記画素分離領域をわたって配設され、電気的にダイレクトに接続する共有接続部により共有化されている
    　請求項７に記載の固体撮像装置。
  9. 　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の側面、前記第１フローティングディフュージョン領域の側面又は前記第１基体接続部の側面にダイレクトに接続され、前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の側面、前記第２フローティングディフュージョン領域の側面又は前記第２基体接続部の側面にダイレクトに接続されている
    　請求項８に記載の固体撮像装置。
  10. 　前記共有接続部は、前記画素分離領域の前記第２面から前記第１面へ向かって形成された共有溝内に埋設されている
    　請求項９に記載の固体撮像装置。
  11. 　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の表面、前記第１フローティングディフュージョン領域の表面又は前記第１基体接続部の表面にダイレクトに接続され、
    　前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の表面、前記第２フローティングディフュージョン領域の表面又は前記第２基体接続部の表面にダイレクトに接続されている
    　請求項８に記載の固体撮像装置。
  12. 　前記共有接続部は、ゲート電極材料である
    　請求項８に記載の固体撮像装置。
  13. 　前記第１画素に対して、第２方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第３光電変換素子を有する第３画素と、
    　前記第３画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第１画素と前記第３画素との間の前記画素分離領域を中心として、前記第１トランジスタに対して線対称形状に形成された第３トランジスタと、
    　前記第３画素に対応する位置において、前記第１画素と前記第３画素との間の前記画素分離領域を中心として、前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部に対して線対称形状に形成された第３フローティングディフュージョン領域、前記第３画素から前記第３フローティングディフュージョン領域に電荷を転送する第３転送トランジスタの第３転送ゲート電極又は前記基体に電圧を供給する第３基体接続部とを更に備えている
    　請求項７に記載の固体撮像装置。
  14. 　前記第３画素に対して、第１方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第４光電変換素子を有する第４画素と、
    　前記第４画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第３画素と前記第４画素との間の前記画素分離領域を中心として、前記第３トランジスタに対して線対称形状に形成された第４トランジスタと、
    　前記第４画素に対応する位置において、前記第３画素と前記第４画素との間の前記画素分離領域を中心として、前記第３フローティングディフュージョン領域、前記第３転送ゲート電極又は前記第３基体接続部に対して線対称形状に形成された第４フローティングディフュージョン領域、前記第４画素から前記第４フローティングディフュージョン領域に電荷を転送する第４転送トランジスタの第４転送ゲート電極又は前記基体に電圧を供給する第４基体接続部とを更に備えている
    　請求項１３に記載の固体撮像装置。
  15. 　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタは、画素回路を構築する増幅トランジスタ、選択トランジスタ、フローティングディフュージョン変換ゲイン切替えトランジスタ及びリセットトランジスタのいずれかである
    　請求項１４に記載の固体撮像装置。
  16. 　前記第１トランジスタ及び前記第２トランジスタは、画素回路を構築する、電気的に並列に接続された増幅トランジスタである
    　請求項７に記載の固体撮像装置。
  17. 　前記第１画素に対して、第１方向に隣接し、前記画素分離領域を介在させて、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
    　前記第２画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記第１トランジスタに対して同一形状に形成された第２トランジスタと、
    　前記第２画素に対応する位置において、前記第１フローティングディフュージョン領域、前記第１転送ゲート電極又は前記第１基体接続部に対して同一形状に形成された第２フローティングディフュージョン領域、前記第２画素から第２フローティングディフュージョン領域に電荷を転送する第２転送トランジスタの第２転送ゲート電極又は前記基体に電圧を供給する第２基体接続部とを更に備えている
    　請求項１に記載の固体撮像装置。
  18. 　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタの少なくとも１つは、ゲート電極のゲート幅方向の端部を前記基体の前記第２面から前記第１面側へ延設させたフィン型構造を有する
    　請求項１５に記載の固体撮像装置。
  19. 　前記第２面側から見て、前記第１転送ゲート電極の平面形状は、円形状、楕円形状、三角形状、矩形状、五角形以上の多角形状である
    　又前記第１転送ゲート電極は、複数配設されている
    　請求項１に記載の固体撮像装置。
  20. 　前記素子分離領域は、前記基体と同一の導電型に形成され、かつ、前記基体の不純物密度よりも高い不純物密度を有する半導体領域である
    　請求項２に記載の固体撮像装置。
  21. 　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
    　前記基体の厚さ方向に形成され、前記基体の前記第１面とは反対側の第２面側から見て、第１方向及び第１方向とは交差する第２方向に延設して前記第１画素の側面周囲を取り囲み、前記第１画素を他の領域から電気的、かつ、光学的に分離する画素分離領域と、
    　前記第１画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとする第１トランジスタと、
    　前記第１画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、第１方向又は第２方向に対してゲート長方向を斜めとし、前記第１トランジスタに電気的に直列に接続された第２トランジスタと、
    　前記第１画素に対応する位置において、前記基体の前記第２面側の前記第１トランジスタ及び前記第２トランジスタのゲート幅方向に配設された第１フローティングディフュージョン領域、前記第１画素から第１フローティングディフュージョン領域に電荷を転送する第１転送トランジスタの第１転送ゲート電極又は前記基体に電圧を供給する第１基体接続部と
    　を備えている固体撮像装置。
  22. 　基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有し、複数配列された画素と、
    　前記基体の厚さ方向に形成され、複数の前記画素の側面周囲を取り囲み、複数の前記画素を電気的、かつ、光学的に分離する画素分離領域と、
    　前記画素に対応する位置において、前記画素分離領域に周囲が取り囲まれた前記基体の前記第２面側に配設され、前記画素の配列方向に対してゲート長方向を斜めとするトランジスタと、
    　前記画素に対応する位置において、前記基体の前記第２面側の前記トランジスタのゲート幅方向に配設されたフローティングディフュージョン領域、前記画素から前記フローティングディフュージョン領域に電荷を転送する転送トランジスタの転送ゲート電極又は前記基体に電圧を供給する第１基体接続部と
    　を備えている固体撮像装置。
  23. 　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
    　前記第１画素に隣接し、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
    　前記第１画素と前記第２画素との間に配設され、前記基体の厚さ方向に形成され、前記第１画素、前記第２画素のそれぞれを電気的、かつ、光学的に分離する画素分離領域と、
    　前記第１画素に対応する位置において、前記基体の前記第２面側に配設され、前記第１画素及び前記第２画素の配列方向に対してゲート長方向を斜めとする第１トランジスタと、
    　前記第２画素に対応する位置において、前記基体の前記第２面側に配設され、前記第１画素及び前記第２画素の配列方向に対してゲート長方向を斜めとする第２トランジスタと、
    　前記第１トランジスタの一対の主電極の一方と前記第２トランジスタの一対の主電極の一方とに電気的にダイレクトに接続され、電源電圧を供給する共有接続部と
    　を備えている固体撮像装置。
  24. 　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の側面に接続され、前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の側面に接続されている
    　請求項２３に記載の固体撮像装置。
  25. 　前記共有接続部は、前記画素分離領域の前記第２面から前記第１面へ向かって形成された共有溝内に埋設されている
    　請求項２４に記載の固体撮像装置。
  26. 　前記共有接続部の一端部は、前記第１トランジスタの一方の前記主電極の表面に接続され、前記共有接続部の他端部は、前記第２トランジスタの一方の前記主電極の表面に接続されている
    　請求項２３に記載の固体撮像装置。
  27. 　前記第１画素と前記第２画素との間の前記画素分離領域を中心として、前記第２トランジスタは、前記第１トランジスタに対して線対称形状に形成され、
    　前記第１トランジスタの一方の前記主電極及び前記第２トランジスタの一方の前記主電極は、前記第１トランジスタの他方の前記主電極及び前記第２トランジスタの他方の前記主電極よりも近接され、前記共有接続部により接続されている
    　請求項２３に記載の固体撮像装置。
  28. 　前記第１トランジスタ及び前記第２トランジスタは、画素回路を構築する増幅トランジスタ及びリセットトランジスタである
    　請求項２３に記載の固体撮像装置。
  29. 　前記第１画素又は前記第２画素に隣接し、前記基体の前記第１面側に配設され、光を電荷に変換する第３光電変換素子を有する第３画素と、
    　前記第１画素又は前記第２画素と前記第３画素との間に配設された前記画素分離領域と、
    　前記第３画素に対応する位置において、前記基体の前記第２面側に配設され、前記第１画素及び前記第２画素の配列方向に対してゲート長方向を斜めとする第３トランジスタとを更に備え、
    　前記共有接続部は、
    　前記第１トランジスタの一方の前記主電極、前記第２トランジスタの一方の前記主電極及び前記第３トランジスタの一対の主電極の一方に電気的にダイレクトに接続され、電源電圧を供給する
    　請求項２３に記載の固体撮像装置。
  30. 　前記第１画素及び前記第２画素に対して、前記第１画素及び前記第２画素の配列方向と交差する方向に隣接する他の前記第１画素及び他の前記第２画素は、配列方向に１つの画素分、ずれて配列されている
    　請求項７に記載の固体撮像装置。
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