WO2023171129A1 - 固体撮像装置 - Google Patents

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WO2023171129A1
WO2023171129A1 PCT/JP2023/001036 JP2023001036W WO2023171129A1 WO 2023171129 A1 WO2023171129 A1 WO 2023171129A1 JP 2023001036 W JP2023001036 W JP 2023001036W WO 2023171129 A1 WO2023171129 A1 WO 2023171129A1
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WO
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solid
state imaging
imaging device
pixel
arrow
Prior art date
Application number
PCT/JP2023/001036
Other languages
English (en)
French (fr)
Inventor
大輝 土屋
洋 高橋
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • Patent Document 1 discloses an image sensor.
  • the image sensor includes a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • a separation pattern that electrically and optically isolates pixels is formed using grooves that penetrate the substrate.
  • a pixel includes a photoelectric conversion region (photodiode) formed in a substrate surrounded by a separation pattern. Charge converted from light by the photoelectric conversion region is transferred to the pixel circuit through the transfer transistor and the floating diffusion region.
  • a control signal line is connected to the gate electrode of the transfer transistor. The operation of the transfer transistor is controlled based on a control signal input through this control signal line.
  • a solid-state imaging device includes a pixel that is disposed on the first surface side of the base, which is the light incident side, and has a photoelectric conversion element that converts light into electric charges, and a position corresponding to the pixel.
  • a transfer transistor is disposed on the second surface side of the substrate opposite to the first surface and has one main electrode electrically connected to the photoelectric conversion element, and a substrate is arranged around the photoelectric conversion element and the transfer transistor.
  • a pixel isolation region is provided in the thickness direction of the pixel isolation region to electrically and optically isolate the pixel isolation region, and a pixel isolation region is provided at a position overlapping the pixel isolation region on the second surface side, and the gate electrode of the transfer transistor and the control signal line and a connection part for electrically connecting the two.
  • FIG. 1 is a circuit diagram showing a pixel and a pixel circuit of a solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan configuration diagram of the pixel shown in FIG. 1 and the transistors that construct the pixel circuit.
  • FIG. 3 is a plan configuration diagram of a state in which a plurality of pixels shown in FIG. 2 are arranged.
  • FIG. 4 is a vertical cross-sectional configuration diagram of the pixel and transfer transistor shown in FIG. 2 (a cross-sectional view taken along the line AA shown in FIG. 2 and viewed in the direction of arrow Y).
  • FIG. 5 is a vertical cross-sectional configuration diagram of the pixel and transfer transistor shown in FIG.
  • FIG. 6 is a transparent perspective view illustrating a specific three-dimensional configuration of the pixel and transfer transistor shown in FIGS. 4 and 5.
  • FIG. 7 is a plan configuration diagram of the pixel and transfer transistor shown in FIG. 6 viewed from the direction of arrow Z.
  • FIG. 8 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor taken along the line CC shown in FIG. 7 and viewed in the direction of arrow Y.
  • FIG. 9 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor taken along the line DD shown in FIG. 7 and viewed in the direction of arrow X.
  • FIG. 7 is a plan configuration diagram of the pixel and transfer transistor shown in FIG. 6 viewed from the direction of arrow Z.
  • FIG. 8 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor taken along the line CC shown in FIG. 7 and viewed in the direction of arrow Y.
  • FIG. 9 is a vertical cross-sectional configuration diagram of the
  • FIG. 10 is a first step cross-sectional view (a vertical cross-sectional configuration diagram corresponding to FIGS. 5 and 9) explaining the method for manufacturing the solid-state imaging device according to the first embodiment.
  • FIG. 11 is a sectional view of the second step.
  • FIG. 12 is a sectional view of the third step.
  • FIG. 13 is a sectional view of the fourth step.
  • FIG. 14 is a sectional view of the fifth step.
  • FIG. 15 is a sectional view of the sixth step.
  • FIG. 16 is a sectional view of the seventh step.
  • FIG. 17 is a cross-sectional view of the eighth step.
  • FIG. 18 is a first step cross-sectional view (a vertical cross-sectional configuration diagram corresponding to FIGS.
  • FIG. 19 is a sectional view of the second step.
  • FIG. 20 is a sectional view of the third step.
  • FIG. 21 is a sectional view of the fourth step.
  • FIG. 22 is a sectional view of the fifth step.
  • FIG. 23 is a sectional view of the sixth step.
  • FIG. 24 is a sectional view of the seventh step.
  • FIG. 25 is a cross-sectional view of the eighth step.
  • FIG. 26 is a transparent perspective view corresponding to FIG. 6 illustrating a specific three-dimensional configuration of pixels and transfer transistors of a solid-state imaging device according to a third embodiment of the present disclosure.
  • FIG. 27 is a plan configuration diagram corresponding to FIG.
  • FIG. 28 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 8, taken along the line EE shown in FIG. 27 and viewed in the direction of arrow Y.
  • FIG. 29 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 9, taken along the line FF shown in FIG. 27 and viewed in the direction of arrow X.
  • FIG. 30 is a transparent perspective view corresponding to FIG. 6 illustrating a specific three-dimensional configuration of pixels and transfer transistors of a solid-state imaging device according to a fourth embodiment of the present disclosure.
  • FIG. 31 is a plan configuration diagram corresponding to FIG.
  • FIG. 32 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 8, taken along the line GG shown in FIG. 31 and viewed in the direction of arrow Y.
  • FIG. 33 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 9, taken along the line HH shown in FIG. 31 and viewed in the direction of arrow X.
  • FIG. 34 is a transparent perspective view corresponding to FIG. 6 illustrating a specific three-dimensional configuration of pixels and transfer transistors of a solid-state imaging device according to a fifth embodiment of the present disclosure.
  • FIG. 35 is a plan configuration diagram corresponding to FIG.
  • FIG. 36 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 8, taken along the line II shown in FIG. 35 and viewed in the direction of arrow Y.
  • FIG. 37 is a longitudinal cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 9, taken along the line JJ shown in FIG. 35 and viewed in the direction of arrow X.
  • FIG. 38 is a transparent perspective view corresponding to FIG. 6 illustrating a specific three-dimensional configuration of a pixel and a transfer transistor of a solid-state imaging device according to a sixth embodiment of the present disclosure.
  • FIG. 39 is a plan configuration diagram corresponding to FIG.
  • FIG. 40 is a longitudinal cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 8, taken along the line KK shown in FIG. 39 and viewed in the direction of arrow Y.
  • FIG. 41 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 9, taken along the line LL shown in FIG. 39 and viewed in the direction of arrow X.
  • FIG. 42 is a transparent perspective view corresponding to FIG. 6 illustrating a specific three-dimensional configuration of a pixel and a transfer transistor of a solid-state imaging device according to a seventh embodiment of the present disclosure.
  • FIG. 43 is a plan configuration diagram corresponding to FIG.
  • FIG. 44 is a longitudinal cross-sectional configuration diagram of the pixel and transfer transistor corresponding to FIG. 8, taken along the line MM shown in FIG. 43 and viewed in the direction of arrow Y.
  • FIG. 45 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 9, taken along the line NN shown in FIG. 43 and viewed in the direction of arrow X.
  • FIG. 46 is a plan configuration diagram corresponding to FIGS. 2 and 3, when pixels, transfer transistors, and transistors forming a pixel circuit of a solid-state imaging device according to an eighth embodiment of the present disclosure are viewed from the direction of arrow Z.
  • FIG. 44 is a longitudinal cross-sectional configuration diagram of the pixel and transfer transistor corresponding to FIG. 8, taken along the line MM shown in FIG. 43 and viewed in the direction of arrow Y.
  • FIG. 45 is a vertical cross-sectional configuration diagram of the pixel and the transfer transistor corresponding to FIG. 9, taken along the line NN shown in
  • FIG. 47 is a plan configuration diagram corresponding to FIGS. 2 and 3, when the pixels, transfer transistors, and optical lenses of the solid-state imaging device according to the ninth embodiment of the present disclosure are viewed from the direction of arrow Z.
  • FIG. 48 is a plan configuration diagram corresponding to FIGS. 2 and 3 when the pixels and transfer transistors of the solid-state imaging device according to the tenth embodiment of the present disclosure are viewed from the direction of arrow Z.
  • FIG. 49 is a plan configuration diagram of transistors forming a pixel circuit disposed at positions corresponding to the pixels shown in FIG. 48 in the solid-state imaging device according to the tenth embodiment, as viewed from the direction of arrow Z.
  • FIG. 50 is a perspective view illustrating the three-dimensional configuration of the gate electrode of the transfer transistor and the connection portion of the control signal line of the solid-state imaging device according to the eleventh embodiment of the present disclosure.
  • FIG. 51 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 50, viewed from the direction of arrow Z.
  • FIG. 52 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 50, viewed in the direction of arrow Y.
  • FIG. 53 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 50, viewed in the direction of arrow X.
  • FIG. 51 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 50, viewed from the direction of arrow Z.
  • FIG. 52 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown
  • FIG. 54 is a perspective view illustrating a three-dimensional configuration of a connection portion between a gate electrode of a transfer transistor and a control signal line of a solid-state imaging device according to a first modification of the eleventh embodiment.
  • FIG. 55 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 54, viewed from the direction of arrow Z.
  • FIG. 56 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 54, viewed in the direction of arrow Y.
  • FIG. 57 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 54, viewed in the direction of arrow X.
  • FIG. 55 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 54, viewed from the direction of arrow Z.
  • FIG. 56 is a side configuration diagram of the connection portion of the gate electrode and control signal
  • FIG. 58 is a perspective view illustrating the three-dimensional configuration of the gate electrode of the transfer transistor and the connection portion of the control signal line of the solid-state imaging device according to the second modification of the eleventh embodiment.
  • FIG. 59 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 58, viewed from the direction of arrow Z.
  • FIG. 60 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 58, viewed in the direction of arrow Y.
  • FIG. 61 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 58, viewed in the direction of arrow X.
  • FIG. 59 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 58, viewed from the direction of arrow Z.
  • FIG. 60 is a side configuration diagram of the connection portion of the gate electrode and
  • FIG. 62 is a perspective view illustrating a three-dimensional configuration of a connection portion between a gate electrode of a transfer transistor and a control signal line of a solid-state imaging device according to a third modification of the eleventh embodiment.
  • FIG. 63 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 62, viewed from the direction of arrow Z.
  • FIG. 64 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 62, viewed in the direction of arrow Y.
  • FIG. 65 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 62, viewed in the direction of arrow X.
  • FIG. 63 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 62, viewed from the direction of arrow Z.
  • FIG. 64 is a side configuration diagram of the connection portion of
  • FIG. 67 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 66, viewed from the direction of arrow Z.
  • FIG. 68 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 66, viewed in the direction of arrow Y.
  • FIG. 69 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 66, viewed in the direction of arrow X.
  • FIG. 67 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 66, viewed from the direction of arrow Z.
  • FIG. 68 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 66, viewed in the direction of arrow Y.
  • FIG. 69 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor
  • FIG. 70 is a perspective view illustrating a three-dimensional configuration of a connection portion between a gate electrode of a transfer transistor and a control signal line of a solid-state imaging device according to a fifth modification of the eleventh embodiment.
  • FIG. 71 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 70, viewed from the direction of arrow Z.
  • FIG. 72 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 70, viewed in the direction of arrow Y.
  • FIG. 73 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 70, viewed in the direction of arrow X.
  • FIG. 71 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 70, viewed from the direction of arrow Z.
  • FIG. 72 is a side configuration diagram of the connection portion of the gate
  • FIG. 74 is a perspective view illustrating a three-dimensional configuration of a connection portion between a gate electrode of a transfer transistor and a control signal line of a solid-state imaging device according to a sixth modification of the eleventh embodiment.
  • FIG. 75 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 74, viewed from the direction of arrow Z.
  • FIG. 76 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 74, viewed in the direction of arrow Y.
  • FIG. 77 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 74, viewed in the direction of arrow X.
  • FIG. 75 is a plan configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 74, viewed from the direction of arrow Z.
  • FIG. 76 is a side configuration diagram of the
  • FIG. 78 is a perspective view illustrating a three-dimensional configuration of a connection portion between a gate electrode of a transfer transistor and a control signal line of a solid-state imaging device according to a seventh modification of the eleventh embodiment.
  • FIG. 79 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 78, viewed from the direction of arrow Z.
  • FIG. 80 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 78, viewed in the direction of arrow Y.
  • FIG. 81 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 78, viewed in the direction of arrow X.
  • FIG. 79 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 78, viewed from the direction of arrow Z.
  • FIG. 80 is a side configuration diagram of the connection portion
  • FIG. 82 is a perspective view illustrating the three-dimensional configuration of the gate electrode of the transfer transistor and the connection portion of the control signal line of the solid-state imaging device according to the eighth modification of the eleventh embodiment.
  • FIG. 83 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 82, viewed from the direction of arrow Z.
  • FIG. 84 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 82, viewed in the direction of arrow Y.
  • FIG. 85 is a side configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 82, viewed in the direction of arrow X.
  • FIG. 83 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 82, viewed from the direction of arrow Z.
  • FIG. 84 is a side configuration diagram of the connection portion of the gate electrode and
  • FIG. 86 is a perspective view illustrating the three-dimensional configuration of the gate electrode of the transfer transistor and the connection portion of the control signal line of the solid-state imaging device according to the ninth modification of the eleventh embodiment.
  • FIG. 87 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 86, viewed from the direction of arrow Z.
  • FIG. 88 is a side configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 86, viewed in the direction of arrow Y.
  • FIG. 89 is a side configuration diagram of the connection portion between the gate electrode and the control signal line of the transfer transistor shown in FIG. 86, viewed in the direction of arrow X.
  • FIG. 87 is a plan configuration diagram of the connection portion of the gate electrode and control signal line of the transfer transistor shown in FIG. 86, viewed from the direction of arrow Z.
  • FIG. 88 is a side configuration diagram of the connection portion of the gate electrode
  • FIG. 90 is a block diagram showing an example of a schematic configuration of a vehicle control system, which is a first application example according to an embodiment of the present disclosure.
  • FIG. 91 is an explanatory diagram showing an example of the installation positions of the outside-vehicle information detection section and the imaging section.
  • First Embodiment The first embodiment describes an example in which the present technology is applied to a solid-state imaging device.
  • a circuit configuration, a planar configuration, a vertical cross-sectional configuration of a pixel and a pixel circuit of a solid-state imaging device, and a manufacturing method of the solid-state imaging device will be described in detail.
  • Second Embodiment The second embodiment describes an example in which the configuration of the pixel separation region is changed in the solid-state imaging device according to the first embodiment. The second embodiment will be mainly described with reference to a method for manufacturing a solid-state imaging device. 3.
  • Third Embodiment A third embodiment describes an example in which the arrangement of the transfer transistor, control signal line, and floating diffusion region is changed in the solid-state imaging device according to the first embodiment. 4.
  • Fourth Embodiment The fourth embodiment describes a first example in which the shape of the transfer transistor is changed in the solid-state imaging device according to the third embodiment. 5.
  • Fifth Embodiment The fifth embodiment describes a second example in which the shape of the transfer transistor is changed in the solid-state imaging device according to the third embodiment. 6.
  • Sixth Embodiment The sixth embodiment describes a third example in which the shape of the transfer transistor is changed in the solid-state imaging device according to the third embodiment. 7.
  • the seventh embodiment describes a fourth example in which the shape of the transfer transistor is changed in the solid-state imaging device according to the third embodiment.
  • the eighth embodiment describes a first application example of the solid-state imaging device according to the first embodiment.
  • the first application example is an example in which one pixel circuit is shared by four pixels in a solid-state imaging device having a one-stage pixel structure.
  • Ninth Embodiment A ninth embodiment describes a second application example of the solid-state imaging device according to the first embodiment.
  • the second application example is an example in which two pixels are shared in a solid-state imaging device having a one-stage pixel structure. 10.
  • the tenth embodiment describes a third application example of the solid-state imaging device according to the first embodiment.
  • the third application example is an example in which one pixel circuit is shared by four pixels in a solid-state imaging device having a two-stage pixel structure.
  • the eleventh embodiment describes a fifth example in which the shape of the transfer transistor is changed in the solid-state imaging device according to the third embodiment.
  • a description will be given of a first modification to a ninth modification in which the shape of the transfer transistor is further changed.
  • Example of application to a mobile object An example in which the present technology is applied to a vehicle control system, which is an example of a mobile object control system, will be described. 13.
  • First embodiment> A solid-state imaging device 1 and a manufacturing method thereof according to a first embodiment of the present disclosure will be described using FIGS. 1 to 17.
  • the arrow X direction shown as appropriate indicates one plane direction of the solid-state imaging device 1 placed on a plane for convenience.
  • the arrow Y direction indicates another plane direction orthogonal to the arrow X direction.
  • the arrow Z direction indicates an upward direction orthogonal to the arrow X direction and the arrow Y direction. That is, the arrow X direction, arrow Y direction, and arrow Z direction exactly correspond to the X-axis direction, Y-axis direction, and Z-axis direction, respectively, of the three-dimensional coordinate system. Note that these directions are shown to help understand the explanation, and do not limit the direction of the present technology.
  • FIG. 1 shows an example of the circuit configuration of the pixel 10 and the pixel circuit 20 that construct the solid-state imaging device 1.
  • One pixel 10 is configured by a series circuit of a photoelectric conversion element (photodiode) 11 and a transfer transistor 12.
  • a photoelectric conversion element photodiode
  • a transfer transistor 12 a transfer transistor
  • four pixels 10 are configured as a unit pixel BP.
  • the unit pixel BP may be constructed of one, two, three, or five or more pixels 10.
  • the photoelectric conversion element 11 converts light incident from outside the solid-state imaging device 1 into charges (electrical signals).
  • the transfer transistor 12 includes a gate electrode and a pair of main electrodes. One of the pair of main electrodes is electrically connected to the photoelectric conversion element 11 .
  • the other main electrode is electrically connected to a floating diffusion region (hereinafter simply referred to as "FD region") 25, and connected to the pixel circuit 20 through this FD region 25.
  • the gate electrode is connected to a control signal line (horizontal signal line) not shown here.
  • a control signal TG is input to the gate electrode from a control signal line.
  • the control signal TG controls the conducting or non-conducting operation of the transfer transistor 12 and controls the transfer of charge from the photoelectric conversion element 11 to the FD region 25 with the transfer transistor 12 interposed therebetween.
  • the pixel circuit 20 is arranged here for each unit pixel BP. That is, one pixel circuit 20 is arranged for four pixels 10.
  • the pixel circuit 20 performs signal processing of charges converted from light in the pixel 10.
  • the pixel circuit 20 is constructed with four transistors, first to fourth transistors.
  • the first transistor is an amplification transistor 21 having a gate electrode and a pair of main electrodes.
  • the second transistor is a selection transistor 22 having a gate electrode and a pair of main electrodes.
  • the third transistor is a floating diffusion conversion gain switching transistor (hereinafter simply referred to as "FD conversion gain switching transistor") 23 having a gate electrode and a pair of main electrodes.
  • the fourth transistor is a reset transistor 24 having a gate electrode and a pair of main electrodes.
  • a gate electrode of the amplification transistor 21 is connected to the FD region 25.
  • One main electrode of the amplification transistor 21 is connected to the power supply voltage terminal VDD, and the other main electrode is connected to one main electrode of the selection transistor 22.
  • the gate electrode of the selection transistor 22 is connected to the selection signal line SEL.
  • the other main electrode of the selection transistor 22 is connected to the vertical signal line VSL and the current source load LC.
  • Current source load LC is connected to reference voltage terminal GND.
  • the gate electrode of the FD conversion gain switching transistor 23 is connected to the floating diffusion control signal line FDG.
  • One main electrode of the FD conversion gain switching transistor 23 is connected to the FD region 25, and the other main electrode is connected to one main electrode of the reset transistor 24.
  • a gate electrode of the reset transistor 24 is connected to a reset signal line RST.
  • the other main electrode of reset transistor 24 is connected to power supply voltage terminal VDD.
  • the pixel circuit 20 is further connected to an image processing circuit (not shown).
  • the image processing circuit includes, for example, an analog-to-digital converter (ADC) and a digital signal processor (DSP).
  • ADC analog-to-digital converter
  • DSP digital signal processor
  • the charge converted from light by pixel 10 is an analog signal. This analog signal is amplified in the pixel circuit 20.
  • the ADC converts the analog signal output from the pixel circuit 20 into a digital signal.
  • DSP performs functional processing of digital signals. That is, the image processing circuit performs signal processing for image creation.
  • FIG. 2 shows an example of the basic layout configuration of the transistor 200 that constructs the pixel 10 and the pixel circuit 20.
  • plane view When viewed from the direction of arrow Z (hereinafter simply referred to as “planar view”), one pixel 10 and the transistor 200 that constructs the pixel circuit 20 are arranged in a region surrounded by the pixel isolation region 16. ing.
  • the pixel isolation region 16 electrically and optically isolates the pixel 10 from other regions.
  • “planar view” is used in the sense of looking from the "second surface 2B (see FIG. 4)" side according to the present technology.
  • the side opposite to the direction of arrow Z is configured as a light entrance surface.
  • the light incident surface is the "first surface 2A (see FIG. 4)" according to the present technology.
  • a photoelectric conversion element 11 constituting a pixel 10 is arranged on the light incident surface side.
  • the pixel separation regions 16 extend in the direction of the arrow X with a constant width dimension, and are arranged in plurality in the direction of the arrow Y with a constant distance. Further, the pixel isolation regions 16 similarly extend in the direction of arrow Y with a constant width dimension, and are arranged in plural in the direction of arrow X with a constant distance. That is, the pixel isolation region 16 is arranged in a lattice shape when viewed from above, and the pixels 10 and the transistors 200 are arranged within the region defined by the pixel isolation region 16.
  • the arrow X direction is the "first direction” according to the present technology.
  • the arrow Y direction is a "second direction" according to the present technology, which intersects with the first direction.
  • the pixel 10 and the transistor 200 are arranged in a region partitioned into a square shape by the pixel isolation region 16 in plan view.
  • one pixel 10 is arranged in one region partitioned by the pixel separation region 16.
  • One transistor 200 constituting the pixel circuit 20 is disposed within one region partitioned by the pixel isolation region 16. Note that the vertical cross-sectional structure of the pixel isolation region 16 and the like will be explained later.
  • the transistor 200 is a first transistor, a second transistor, a third transistor, or a fourth transistor. That is, the transistor 200 is one of the amplification transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24.
  • the transistor 200 is surrounded by an element isolation region 26 and is at least electrically isolated from other regions.
  • the transistor 200 includes a channel formation region 201, a gate insulating film 202, a gate electrode 203, and a pair of main electrodes 204.
  • the main electrode 204 is formed of an n-type semiconductor region of the first conductivity type, and is used as a source electrode or a drain electrode.
  • the transistor 200 is an n-channel insulated gate field effect transistor (IGFET).
  • IGFETs include metal oxide semiconductor field effect transistors (MOSFETs) and metal insulator semiconductor field effect transistors (MISFETs). .
  • the transistor 200 is arranged in a region corresponding to the pixel 10 in a diagonal direction with respect to the direction in which the pixel isolation region 16 extends. That is, the transistor 200 is arranged diagonally with respect to the arrow X direction or the arrow Y direction.
  • the transistor 200 has a gate length along a diagonal line D1-D1 from the upper left side to the lower right side shown as an imaginary line in a region partitioned by the pixel isolation region 16 (a square-shaped region in plan view). They are arranged with their Lg directions aligned.
  • the gate length Lg is the effective length between the pair of main electrodes 204 of the gate electrode 203.
  • the gate width Wg is a length in a direction perpendicular to the direction of the gate length Lg and coincides with a diagonal line D2-D2 from the lower left side to the upper right side shown as an imaginary line.
  • the minimum angle ⁇ 1 between the pixel separation region 16 extending in the direction of arrow X and the diagonal line D1-D1 is 45 degrees.
  • the maximum angle will be 135 degrees.
  • the minimum angle ⁇ 2 between the pixel isolation region 16 extending in the direction of arrow Y and the diagonal line D1-D1 is 45 degrees.
  • the gate length Lg and gate width Wg of the transistor 200 can be maximized.
  • the angle ⁇ 1 can be appropriately set at an angle of 30 degrees or more and less than 90 degrees.
  • the gate length Lg and gate width Wg of the transistor 200 can be increased compared to the case where the transistor 200 is not arranged diagonally.
  • the transfer transistor 12 and the FD region 25 are arranged in a region along the diagonal line D2-D2 on the upper right side of the transistor 200.
  • the transfer transistor 12 is located near the intersection of the pixel isolation region 16 extending in the direction of the arrow X and the pixel isolation region 16 extending in the direction of the arrow Y, and is located near the intersection of the pixel isolation region 16 extending in the direction of the arrow It is arranged at a position along the region 16.
  • the transfer transistor 12 is configured as a vertical transistor having a vertical gate electrode (gate electrode) 205 extending in the direction of arrow Z as the gate length Lg direction.
  • the transfer transistor 12 is constituted by an n-channel conductivity type IGFET here.
  • the FD region 25 is located near the intersection of the pixel separation region 16 extending in the direction of arrow X and the pixel separation region 16 extending in the direction of arrow Y, and is located near the intersection of the pixel separation region 16 extending in the direction of arrow Y. It is arranged at a position along the region 16.
  • the FD region 25 is formed of an n-type semiconductor region.
  • the FD region 25 is arranged with an element isolation region 26 interposed between the transistor 200 and the transistor 200 .
  • a base connection portion 27 is provided in a region along the diagonal line D2-D2 on the lower left side of the transistor 200.
  • the base body connecting portion 27 is disposed at an intermediate portion of the pixel separation region 16 extending in the direction of the arrow Y.
  • the base connection portion 27 is formed of a p-type semiconductor region of the second conductivity type.
  • the base connection portion 27 is a well contact region and is connected to the reference voltage terminal GND. In other words, the base connection portion 27 supplies the reference voltage to the p-type well region.
  • the portion indicated by a black circle in FIG. 2 is a connection region (contact region) with the wiring 7 (see FIG. 17) provided in the upper layer of the transistor 200 on the opposite side from the photoelectric conversion element 11.
  • the wiring 7 for example, copper (Cu) wiring is used for the wiring 7.
  • FIG. 3 shows an example of a layout configuration in which a plurality of pixels 10 are arranged.
  • a plurality of pixels 10 are arranged at regular intervals in the direction of arrow X, and a plurality of pixels 10 are arranged at regular intervals in the direction of arrow Y. That is, in plan view, the plurality of pixels 10 are arranged in a matrix.
  • a pixel isolation region 16 extending in the direction of the arrow Y, with the direction of the arrow X being the width direction is provided.
  • a pixel isolation region 16 extending in the direction of the arrow X, with the direction of the arrow Y being the width direction is provided.
  • a shared connection (Shared Contact or Side Contact) section 32 and a shared connection section 33 are arranged between the plurality of pixels 10.
  • the shared connection section 32 is disposed between the FD region 25 of the pixel 10 and the FD region 25 of another pixel 10 adjacent in the direction of the arrow X.
  • the shared connection section 32 is formed across the FD regions 25 of two pixels 10 adjacent in the direction of the arrow X, and is directly electrically connected to the two FD regions 25 in total.
  • the shared connection portion 32 may be formed across the FD regions 25 of a total of four pixels 10 adjacent in the arrow X direction and the arrow Y direction, and may be electrically connected to the total of four FD regions 25 (FIG. 46 reference). That is, the shared connection portion 32 is formed across the FD regions 25 of the plurality of pixels 10.
  • the shared connection section 33 is disposed here between the base connection section 27 of the pixel 10 and the base connection section 27 of another pixel 10 adjacent in the direction of the arrow X. Like the shared connection portion 32, the shared connection portion 33 is formed across the base connection portions 27 of two pixels 10 in total adjacent to each other in the direction of the arrow X, and is directly electrically connected to the two base connection portions 27 in total. ing. Further, the shared connection portion 33 may be formed across the base connection portions 27 of a total of four pixels 10 adjacent in the arrow X direction and the arrow Y direction, and may be electrically connected to the total of four base connection portions 27 ( (See Figure 46).
  • FIG. 4 shows an example of a specific cross-sectional configuration when the pixel 10 shown in FIG. 2 is cut along the AA cutting line.
  • FIG. 5 shows an example of a specific cross-sectional configuration when the pixel 10 shown in FIG. 2 is cut along the BB cutting line.
  • the photoelectric conversion element 11 of the pixel 10 is arranged on the first surface 2A side of the base 2.
  • the base body 2 is, for example, a semiconductor substrate. More specifically, a single crystal silicon substrate having a p-type semiconductor region (or p-type well region) 2P is used.
  • the photoelectric conversion element 11 is formed at a pn junction between a p-type semiconductor region 2P and an n-type semiconductor region (not shown).
  • the pixel isolation region 16 surrounding the pixel 10 includes a first groove 161 and a first buried member 162.
  • the first groove 161 is formed as a deep groove that penetrates the base body 2 in the thickness direction from the upper surface on the second surface 2B side to the lower surface on the first surface 2A side of the base body 2.
  • the first embedded member 162 is embedded in the first groove 161.
  • the first embedded member 162 is formed of an insulator provided along the inner wall of the first groove 161 and an embedded member embedded in the first groove 161 with the insulator interposed therebetween.
  • a silicon oxide film, a silicon nitride film, or the like is used as the insulator.
  • a polycrystalline silicon film is used for the embedded member.
  • the pixel isolation region 16 has a trench isolation structure. Although detailed illustrations and explanations are omitted here, in the region corresponding to the photoelectric conversion element 11, a pinning area is provided between the photoelectric conversion element 11 and the pixel separation area 16 inside the base body 2. There is.
  • the pixel isolation region 16 includes an element isolation region 26.
  • the element isolation region 26 electrically isolates, for example, between the transistor 200 and the FD region 25, between the transistor 200 and the base connection portion 27, and the like.
  • the element isolation region 26 includes a second groove 261 and a second buried member 262.
  • the second groove 261 is a groove formed in the thickness direction from the upper surface of the base body 2 toward the lower surface side.
  • the second groove 261 is a groove that does not reach the photoelectric conversion element 11, and the depth of the second groove 261 is shallower than the depth of the first groove 161.
  • the groove width of the second groove 261 is wider than the groove width of the first groove 161.
  • the second embedded member 262 is embedded in the second groove 261.
  • the second buried member 262 is made of, for example, the same insulating material as the insulator of the first buried member 162.
  • the element isolation region 26 has a trench isolation structure.
  • the shared connection section 32 is arranged in a region where a part of the second surface 2B side of the pixel separation region 16 is removed.
  • the shared connection portion 32 is provided in a region where a part of the element isolation region 26 that constructs the pixel isolation region 16 is removed, and straddles the pixel isolation region 16 .
  • the shared connection portion 32 is formed of a gate electrode material, specifically, for example, a polycrystalline silicon film. An n-type impurity is introduced into the polycrystalline silicon film to reduce the resistance value.
  • the shared connection portion 33 is basically formed with the same configuration as the shared connection portion 32, but a p-type impurity is introduced into the polycrystalline silicon film.
  • the transfer transistor 12 includes a vertical gate electrode 205.
  • the vertical gate electrode 205 is formed in a rectangular shape whose length in the arrow Y direction is longer than the length in the arrow X direction when viewed from above.
  • the vertical gate electrode 205 extends in the thickness direction of the base 2 as the gate length Lg direction. That is, the vertical gate electrode 205 is formed into a rectangular parallelepiped shape.
  • the corner portions of the vertical gate electrode 205 may be formed into a chamfered shape or a curved shape (R shape). By providing such a shape, electric field concentration at the corner portions can be alleviated.
  • One end of the vertical gate electrode 205 on the first surface 2A side is formed to reach the n-type semiconductor region of the photoelectric conversion element 11.
  • the n-type semiconductor region of the photoelectric conversion element 11 is one main electrode of the transfer transistor 12.
  • the other end of the vertical gate electrode 205 on the second surface 2B side is connected to the FD region 25.
  • FD region 25 is the other main electrode of transfer transistor 12.
  • the other end of the vertical gate electrode 205 is disposed closer to the first surface 2A than the second surface 2B of the base 2.
  • the third surface (upper surface) 205U of the vertical gate electrode 205 on the second surface 2B side is located at the same position as the fourth surface (lower surface) 25B of the FD region 25 on the first surface 2A side, or It is formed at a position on the first surface 2A side.
  • the FD area 25 is formed in a rectangular shape in plan view.
  • the vertical gate electrode 205 is formed in a rectangular shape, it is arranged along a side surface corresponding to one side of the FD region 25.
  • the other end of the vertical gate electrode 205 is formed in a cross-sectional shape that is dug down with respect to the second surface 2B of the base 2.
  • An interlayer insulating film 6 as an insulator is buried in this dug-out portion.
  • the interlayer insulating film 6 is formed between the transistor 200 and the wiring 7 (see FIG. 17) disposed in the upper layer of the transistor 200, and is buried in a portion where the interlayer insulating film 6 is partially dug. has been done.
  • the interlayer insulating film 6 is formed of, for example, a silicon oxide film.
  • the gate insulating film of the transfer transistor 12 is provided between the vertical gate electrode 205 and the p-type semiconductor region 2P, although illustration and reference numerals are omitted. A portion of the p-type semiconductor region 2P in contact with the gate insulating film is used as a channel formation region.
  • the other end of the vertical gate electrode 205 of the transfer transistor 12 is connected to the control signal line (see “wiring 7" shown in FIG. 17) and the vertical gate electrode 205.
  • a connection portion 121 of a control signal line is electrically connected therebetween.
  • a control signal TG from the control signal line to the transfer transistor 12 is input to the connection portion 121 .
  • FIG. 6 shows an example of the three-dimensional configuration of the pixel 10, transfer transistor 12, connection section 121, and FD region 25 shown in FIGS. 4 and 5.
  • FIG. 7 shows an example of a planar configuration of the pixel 10 etc. shown in FIG. 6 when viewed from the direction of arrow Z.
  • FIG. 8 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., taken along the line CC shown in FIG. 7 and viewed in the direction of arrow Y.
  • FIG. 9 shows an example of a vertical cross-sectional structure of the pixel 10, etc., taken along the line DD shown in FIG. 7 and viewed in the direction of arrow X.
  • the connecting portion 121 is provided at a position overlapping the pixel separation region 16 on the second surface 2B side of the base 2.
  • the connection portion 121 and the control signal line (wiring 7) connected thereto are extended in the direction of arrow X at a position close to the vertical gate electrode 205 of the transfer transistor 12. It is disposed on the pixel isolation region 16 overlapping with the pixel isolation region 16 .
  • the connection section 121 will be mainly explained, and the explanation of the control signal line will be omitted.
  • the width of the connecting portion 121 in the direction of the arrow Y is larger at least toward the transfer transistor 12 side than the width of the pixel isolation region 16 extending in the direction of the arrow X.
  • a portion of the connection portion 121 extends to a position overlapping the vertical gate electrode 205 in plan view. In this extended position, the connection portion 121 is electrically connected to the vertical gate electrode 205. Therefore, the connecting portion 121 is electrically connected to the vertical gate electrode 205 without substantially contacting the surface of the p-type semiconductor region 2P of the base 2.
  • the FD area 25 is disposed near the pixel isolation region 16 extending in the direction of arrow Y, and the FD region 25 is a shared area disposed across the pixel isolation region 16 extending in the direction of arrow Y. It is connected to another FD area 25 through a connecting portion 32 . Furthermore, the corner portions of the FD region 25 may be formed into a chamfered shape or a curved shape, similar to the corner portions of the vertical gate electrode 205.
  • Method for manufacturing solid-state imaging device 1 10 to 17 show each step of a method for manufacturing an example of the solid-state imaging device 1.
  • a method for manufacturing the pixel isolation region 16, element isolation region 26, transfer transistor 12, and connection portion 121 will be described in detail.
  • a pixel separation region 16 is formed in the base 2 in a region between the pixels 10 (see FIG. 10). Subsequently, as shown in FIG. 10, element isolation regions 26 are formed in regions between pixels 10 and regions between elements.
  • the pixel isolation region 16 is formed by forming a first groove 161 and embedding a first buried member 162 in the first groove 161. To form the first groove 161, anisotropic etching such as reactive ion etching (RIE) is used.
  • the first buried member 162 is formed of, for example, a polycrystalline silicon film using a chemical vapor deposition (CVD) method.
  • the element isolation region 26 is formed by forming a second groove 261 and embedding a second embedding member in the second groove 261.
  • the second groove 261, like the first groove 161, is formed using anisotropic etching.
  • the second buried member 262 is formed of a silicon oxide film or the like using a CVD method.
  • a mask 801, a mask 802, and a mask 803 are sequentially formed on the second surface 2B of the base 2 (see FIG. 11).
  • a thermally oxidized silicon film is used for the mask 801.
  • a silicon nitride film is used that can ensure an etching selectivity with respect to the mask 801.
  • a resist film formed by, for example, photolithography is used.
  • a groove 205H is formed which is dug from the second surface 2B of the base body 2 toward the first surface 2A using the masks 801 to 803.
  • anisotropic etching is used to form the groove 205H. After this, mask 803 is removed.
  • a gate insulating film 205G is formed on the surface of the base 2 along the inner wall and bottom surface of the groove 205H.
  • the gate insulating film 205G is formed of a silicon oxide film using a CVD method, for example.
  • a pinning region 20P is formed on the surface portion of the base 2 along the inner wall and bottom surface of the groove 205H.
  • a gate electrode layer 205A is further formed on the second surface 2B side of the base 2, filling the trench 205H.
  • the gate electrode layer 205A is formed, for example, from a polycrystalline silicon film using a CVD method. During or after film formation, an n-type impurity that reduces the resistance value is introduced into the polycrystalline silicon film.
  • a mask 804 is formed in the formation region of the connection portion 121, and the gate electrode layer 205A is patterned using the mask 804.
  • a resist film formed by, for example, photolithography is used for the mask 804.
  • connection portions 121 are formed which overlap from the gate electrode layer 205A to the pixel isolation region 16.
  • a gate electrode layer 205A is buried in the trench 205H, and the vertical gate electrode 205 of the transfer transistor 12 is formed from this gate electrode layer 205A. After this, mask 804 is removed.
  • a mask 805 is formed in which the formation region of the vertical gate electrode 205 of the transfer transistor 12 is opened, and the other end of the vertical gate electrode 205 on the second surface 2B side is removed using the mask 805. be done. In other words, a portion of the vertical gate electrode 205 is dug down.
  • the bottom surface of this vertical gate electrode 205 is a third surface 205U.
  • the third surface 205U is formed at the same position or at a position on the first surface 2A side with respect to the fourth surface 25B (see FIGS. 8 and 9) of the FD area 25 that will be formed later.
  • the interlayer insulating film 6 is formed (see FIG. 17).
  • the interlayer insulating film 6 is formed of, for example, a silicon oxide film or a silicon nitride film using a CVD method.
  • the bent-down portion of the vertical gate electrode 205 is buried in the interlayer insulating film 6.
  • a contact hole 6H is formed in the interlayer insulating film 6, and then a wiring 7 is formed on the interlayer insulating film 6 through the contact hole 6H to be electrically connected to the connection portion 121 and the like.
  • the solid-state imaging device 1 according to the first embodiment is completed, and the manufacturing method is completed.
  • the solid-state imaging device 1 includes a pixel 10, a transfer transistor 12, and a pixel isolation region 16 (and an element isolation region 26).
  • the pixel 10 is disposed on the first surface 2A side, which is the light incident side of the base 2, and includes a photoelectric conversion element 11 that converts light into charge.
  • the transfer transistor 12 is disposed on the second surface 2B side of the base 2 opposite to the first surface 2A at a position corresponding to the pixel 10, and has one main electrode 204 electrically connected to the photoelectric conversion element 11. do.
  • the pixel isolation region 16 is disposed in the thickness direction of the base 2 to surround the photoelectric conversion element 11 and the transfer transistor 12, and isolate them electrically and optically.
  • the solid-state imaging device 1 further includes a connection section 121.
  • the connecting portion 121 is provided at a position overlapping the pixel separation region 16 on the second surface 2B side of the base 2 .
  • a control signal line (wiring 7) is electrically connected to the connection portion 121.
  • the connection portion 121 is electrically connected to the vertical gate electrode (gate electrode) 205 of the transfer transistor 12 . Therefore, the spread of the electric field from the connection portion 121 to the second surface 2B side of the base 2 can be effectively suppressed or prevented. Similarly, the spread of the electric field from the control signal line (wiring 7) toward the second surface 2B of the base 2 can be effectively suppressed or prevented.
  • the transfer transistor 12 and the FD region 25 it is possible to effectively suppress or prevent the electric field from the connection portion 121 from spreading in the surface portion of the p-type semiconductor region 2P. As a result, the electric field intensity from the connection portion 121 can be reduced, so that the FD white spot characteristics can be improved.
  • the pixel isolation region 16 is a pixel isolation region (first pixel isolation region) 16 extending in the direction of arrow X. and a pixel isolation region (second pixel isolation region) 16 extending in the direction of arrow Y intersecting the direction of arrow X.
  • the connecting portion 121 is arranged at a position overlapping the pixel isolation region 16 extending in the direction of the arrow X.
  • the FD region 25 is located at the intersection of the pixel isolation region 16 extending in the direction of arrow X and the pixel isolation region 16 extending in the direction of arrow Y, or at the intersection of the pixel isolation region 16 extending in the direction of arrow Y. located close to.
  • the connecting portion 121 and the FD region 25 are arranged to overlap or be close to the pixel separation region 16 extending in different directions, so that , the FD areas 25 are arranged at sufficiently spaced positions. Thereby, the electric field strength from the connection portion 121 to the FD region 25 can be reduced.
  • the third surface 205U on the second surface 2B side of the vertical gate electrode 205 of the transfer transistor 12 is on the first surface 2A side of the FD region 25. It is formed at the same position in the thickness direction of the base body 2 with respect to the fourth surface 25B, or at a position closer to the first surface 2A than the fourth surface 25B. Therefore, the path of charges flowing from the photoelectric conversion element 11 to the FD region 25 through the transfer transistor 12 can be separated from the connection portion 121 toward the FD region 25 side. As a result, the charge path is formed at a position sufficiently apart from the position where the connection portion 121 is arranged, so that the electric field intensity from the connection portion 121 to the charge path can be reduced.
  • the vertical gate electrode 205 of the transfer transistor 12 has a third surface 205U facing toward the second surface 2B.
  • An interlayer insulating film 6 as an insulator is provided.
  • This interlayer insulating film 6 is embedded in a groove 205H (see FIGS. 16 and 17) formed from the second surface 2B of the base body 2 toward the first surface 2A at a position corresponding to the third surface 205U. be done. Therefore, the path of charges flowing from the photoelectric conversion element 11 to the FD region 25 through the transfer transistor 12 is electrically separated from the connection portion 121. Thereby, the electric field strength from the connection portion 121 to the charge path can be reduced.
  • the interlayer insulating film 6 disposed on the third surface 205U of the vertical gate electrode 205 of the transfer transistor 12 is The interlayer insulating film 6 is formed of the same layer and the same insulating material. Therefore, since the interlayer insulating film 6 is provided on the third surface 205U by using the interlayer insulating film 6 that electrically isolates the transistor 200 and the wiring 7, a structure that alleviates the electric field strength can be easily constructed. be able to. In addition, in the method for manufacturing the solid-state imaging device 1, the number of steps for forming an insulator is reduced, so the total number of manufacturing steps can be reduced.
  • Second embodiment> A solid-state imaging device 1 and a method for manufacturing the solid-state imaging device 1 according to a second embodiment of the present disclosure will be described using FIGS. 18 to 25. Note that in the second embodiment and subsequent embodiments and modifications, the same components or substantially the same components as those of the solid-state imaging device 1 according to the first embodiment will be referred to as the same components. , and redundant explanations will be omitted.
  • Method for manufacturing solid-state imaging device 1] 18 to 25 show a method for manufacturing an example of the solid-state imaging device 1 step by step.
  • a method for manufacturing the pixel isolation region 16, element isolation region 26, transfer transistor 12, and connection portion 121 will be described in detail.
  • pixel separation regions 16 are formed in the base body 2 in the regions between the pixels 10. (See Figure 18).
  • element isolation regions 26 are formed in the regions between the pixels 10 and the regions between the elements.
  • the pixel isolation region 16 and the element isolation region 26 disposed overlapping the pixel isolation region 16 are formed to have the same or substantially the same width dimension.
  • the other components are the same as those in the first manufacturing method.
  • a mask 801, a mask 802, and a mask 803 are sequentially formed on the second surface 2B of the base 2 (see FIG. 19). As shown in FIG. 19, in the formation region of the transfer transistor 12, a groove 205H is formed by using the masks 801 to 803, which are dug from the second surface 2B of the base body 2 to the first surface 2A side. After this, mask 803 is removed.
  • a gate insulating film 205G is formed on the surface of the base 2 along the inner wall and bottom surface of the trench 205H. Subsequently, as shown in FIG. 21, a pinning region 20P is formed on the surface portion of the base body 2 along the inner wall and bottom surface of the groove 205H.
  • a gate electrode layer 205A is further formed on the second surface 2B side of the base 2, filling the trench 205H.
  • a mask 804 is formed in the formation region of the connection portion 121, and the gate electrode layer 205A is patterned using the mask 804. By this patterning, connection portions 121 are formed which overlap from the gate electrode layer 205A to the pixel isolation region 16. Further, a gate electrode layer 205A is buried in the trench 205H, and the vertical gate electrode 205 of the transfer transistor 12 is formed from this gate electrode layer 205A. After this, mask 804 is removed.
  • a mask 805 is formed in which the formation region of the vertical gate electrode 205 of the transfer transistor 12 is opened, and the other end of the vertical gate electrode 205 on the second surface 2B side is removed using the mask 805. be done. In other words, a portion of the vertical gate electrode 205 is dug down.
  • the bottom surface of this vertical gate electrode 205 is a third surface 205U.
  • interlayer insulating film 6, connection hole 6H, and wiring 7 are formed.
  • the wiring 7 is a control signal line here.
  • the solid-state imaging device 1 according to the first embodiment is completed, and the manufacturing method is completed.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment and the components of the first manufacturing method.
  • FIG. 26 shows an example of the three-dimensional configuration of the pixel 10, the transfer transistor 12, the connection part 121, and the FD region 25 of the solid-state imaging device 1 according to the third embodiment.
  • FIG. 27 shows an example of a planar configuration of the pixel 10 etc. shown in FIG. 26 when viewed from the direction of arrow Z.
  • FIG. 28 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., taken along the line EE shown in FIG. 27 and viewed in the direction of arrow Y.
  • FIG. 29 shows an example of a vertical cross-sectional structure of the pixel 10, etc., taken along the line FF shown in FIG. 27 and viewed in the direction of arrow X.
  • connection portion 121 is connected to the second surface 2B of the base 2, as in the solid-state imaging device 1 according to the first embodiment. It is arranged at a position overlapping with the pixel isolation region 16 extending in the direction of the arrow X on the side.
  • the FD region 25 is disposed at a position moved to the opposite side of the arrow Y direction along the pixel isolation region 16 extending in the arrow Y direction. That is, in the solid-state imaging device 1 according to the first embodiment, the FD region 25 is spaced apart from the connection portion 121.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • the FD region 25 is provided apart from the connection portion 121. Therefore, the path of charges flowing from the photoelectric conversion element 11 to the FD region 25 through the transfer transistor 12 can be separated from the connection portion 121 toward the FD region 25 side. As a result, the charge path is formed at a position sufficiently apart from the position where the connection portion 121 is arranged, so that the electric field strength from the connection portion 121 to the charge path can be further relaxed.
  • FIG. 30 shows an example of the three-dimensional configuration of the pixel 10, the transfer transistor 12, the connection part 121, and the FD region 25 of the solid-state imaging device 1 according to the fourth embodiment.
  • FIG. 31 shows an example of a planar configuration of the pixel 10 etc. shown in FIG. 30 when viewed from the direction of arrow Z.
  • FIG. 32 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., cut along the line GG shown in FIG. 31 and viewed in the direction of arrow Y.
  • FIG. 33 shows an example of a vertical cross-sectional structure of the pixel 10, etc., cut along the line HH shown in FIG. 31 and viewed in the direction of arrow X.
  • connection portion 121 is connected to the second surface 2B of the base 2, as in the solid-state imaging device 1 according to the first embodiment. It is arranged at a position overlapping with the pixel isolation region 16 extending in the direction of the arrow X on the side.
  • the FD region 25 is moved to a position opposite to the direction of the arrow Y along the pixel separation region 16 extending in the direction of the arrow Y. It is arranged. The amount of movement of the FD area 25 is further increased.
  • the vertical gate electrode 205 of the transfer transistor 12 extends in the direction of the arrow X from the connection part with the connection part 121, is bent in the direction opposite to the direction of the arrow Y at the extended end, and is bent in the direction opposite to the direction of the arrow Y. It is extended to the opposite side. A portion of the vertical gate electrode 205 extending on the opposite side to the direction of the arrow Y is along and opposite to the FD region 25 . That is, the vertical gate electrode 205 is formed in an L-shape when viewed from above. As a result, the vertical gate electrode 205 is located between the connection portion 121 and the FD region 25.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the third embodiment.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged between the connection portion 121 and the FD region 25.
  • the distance between the connection portion 121 and the FD region 25 is larger than the distance between the vertical gate electrode 205 and the FD region 25. Therefore, the path of charges flowing from the photoelectric conversion element 11 to the FD region 25 through the transfer transistor 12 can be made to be largely separated from the connection portion 121 toward the FD region 25 side. As a result, the charge path is formed at a position sufficiently apart from the position where the connection portion 121 is arranged, so that the electric field strength from the connection portion 121 to the charge path can be further relaxed.
  • FIG. 34 shows an example of the three-dimensional configuration of the pixel 10, the transfer transistor 12, the connection part 121, and the FD region 25 of the solid-state imaging device 1 according to the fifth embodiment.
  • FIG. 35 shows an example of a planar configuration of the pixel 10 etc. shown in FIG. 34 when viewed from the direction of arrow Z.
  • FIG. 36 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., cut along the line II shown in FIG. 35 and viewed in the direction of arrow Y.
  • FIG. 37 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., cut along the JJ cutting line shown in FIG. 35 and viewed in the direction of arrow X.
  • the connecting portion 121 is connected to the second surface 2B of the base 2, as in the solid-state imaging device 1 according to the first embodiment. It is arranged at a position overlapping with the pixel isolation region 16 extending in the direction of the arrow X on the side.
  • the FD region 25 is located at a position opposite to the direction of the arrow Y along the pixel separation region 16 extending in the direction of the arrow Y. It is arranged. The amount of movement of the FD area 25 is further increased.
  • the vertical gate electrode 205 of the transfer transistor 12 extends in the direction of the arrow X from the connection part with the connection part 121, and the vertical gate electrode 205 of the transfer transistor 12 extends in the direction of the arrow X at the end thereof. It is bent in the opposite direction and further extends in the opposite direction to the arrow Y direction.
  • the width of the portion of the vertical gate electrode 205 extending in the direction opposite to the direction of arrow Y is larger than the width of the portion of vertical gate electrode 205 extending in the direction of arrow X.
  • the vertical gate electrode 205 is arranged along the intersection of the pixel isolation region 16 extending in the direction of the arrow X and the pixel isolation region 16 extending in the direction of the arrow Y in plan view. .
  • the vertical gate electrode 205 is arranged to face the FD region 25 in the direction of arrow Y.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the fourth embodiment.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged along the intersection of the pixel isolation regions 16. Therefore, the pinning region 20P (see FIGS. 13 to 17, etc.) formed along the gate insulating film 205G of the transfer transistor 12 is arranged along the first groove 161 of the pixel isolation region 16 (not shown). shared with the pinning area. Thereby, the structure of the pinning region of the solid-state imaging device 1 can be easily realized, especially on the second surface 2B side of the base 2. Further, in the solid-state imaging device 1, the saturation charge amount (Qs) can be improved.
  • FIG. 38 shows an example of the three-dimensional configuration of the pixel 10, the transfer transistor 12, the connection part 121, and the FD region 25 of the solid-state imaging device 1 according to the sixth embodiment.
  • FIG. 39 shows an example of a planar configuration of the pixel 10 etc. shown in FIG. 38 when viewed from the direction of arrow Z.
  • FIG. 40 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., taken along the line KK shown in FIG. 39 and viewed in the direction of arrow Y.
  • FIG. 41 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., cut along the LL cutting line shown in FIG. 39 and viewed in the direction of arrow X.
  • the connecting portion 121 is connected to the second surface 2B of the base 2. It is arranged at a position overlapping with the pixel isolation region 16 extending in the direction of the arrow X on the side.
  • the FD region 25 is located at a position opposite to the direction of the arrow Y along the pixel separation region 16 extending in the direction of the arrow Y. It is arranged.
  • the vertical gate electrode 205 of the transfer transistor 12 extends in the direction of the arrow Y with the pixel isolation region 16 extending in the direction of the arrow X in plan view. It is arranged along the intersection with the pixel isolation region 16. Further, the end of the vertical gate electrode 205 extending in the opposite direction to the arrow Y direction is cut out in an L-shape along the two sides of the FD region 25 extending in the arrow Y direction and the arrow X direction. formed into a shape. With such a configuration, the gate width Wg of the transfer transistor 12 can be increased.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged along two sides of the FD region 25. Therefore, the gate width Wg of the transfer transistor 12 can be increased, so that the charge transfer efficiency of the transfer transistor 12 can be improved.
  • FIG. 42 shows an example of the three-dimensional configuration of the pixel 10, transfer transistor 12, connection portion 121, and FD region 25 of the solid-state imaging device 1 according to the seventh embodiment.
  • FIG. 43 shows an example of a planar configuration of the pixel 10 etc. shown in FIG. 42 when viewed from the direction of arrow Z.
  • FIG. 44 shows an example of a vertical cross-sectional structure of the pixel 10, etc., cut along the line MM shown in FIG. 43 and viewed in the direction of arrow Y.
  • FIG. 45 shows an example of a vertical cross-sectional configuration of the pixel 10, etc., cut along the NN section line shown in FIG. 43 and viewed in the direction of arrow X.
  • connection portion 121 is connected to the second surface 2B of the base 2, as in the solid-state imaging device 1 according to the first embodiment. It is arranged at a position overlapping with the pixel isolation region 16 extending in the direction of the arrow X on the side.
  • the FD region 25 is located at a position opposite to the direction of the arrow Y along the pixel separation region 16 extending in the direction of the arrow Y. It is arranged.
  • the vertical gate electrode 205 of the transfer transistor 12 extends in the direction of the arrow Y with the pixel isolation region 16 extending in the direction of the arrow X in plan view. It is arranged along the intersection with the pixel isolation region 16. Further, the end portion of the vertical gate electrode 205 extending in the opposite direction to the arrow Y direction extends along the three sides of the FD region 25 extending in the arrow Y direction, the arrow X direction, and the side opposite to the arrow X direction. It is formed into a C-shaped notch. With such a configuration, the gate width Wg dimension of the transfer transistor 12 can be further increased.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged along three sides of the FD region 25. Therefore, the gate width Wg of the transfer transistor 12 can be further increased, so that the charge transfer efficiency of the transfer transistor 12 can be further improved.
  • FIG. 46 shows an example of a layout configuration in which a plurality of pixels 10 are arranged.
  • the solid-state imaging device 1 according to the eighth embodiment is an application example of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 includes one pixel circuit for a total of four pixels 10, including two pixels 10 arranged adjacent to each other in the direction of arrow X and two pixels 10 arranged adjacent to each other in the direction of arrow Y. 20 are installed. That is, four pixels 10 are used as unit pixels BP, and a pixel circuit 20 is arranged for each unit pixel BP.
  • An amplification transistor 21 is arranged on the second surface 2B (see FIGS. 4 and 5) side of the base 2 at a position corresponding to one pixel 10 of the unit pixel BP. Furthermore, a selection transistor 22 is provided on the base body 2 at a position corresponding to another pixel 10 . Furthermore, an FD conversion gain switching transistor 23 is provided on the base 2 at a position corresponding to another pixel 10 . A reset transistor 24 is provided on the base 2 at a position corresponding to another pixel 10.
  • the gate length Lg direction of the transistors 200 such as the amplification transistor 21 is oblique (see FIG. 2).
  • the transistors 200 of the pixels 10 arranged adjacently in the direction of the arrow X are formed in a line-symmetrical shape with the pixel isolation region 16 between the pixels 10 as the center.
  • the transistors 200 of the pixels 10 arranged adjacently in the direction of the arrow Y are formed in a line-symmetrical shape with the pixel isolation region 16 between the pixels 10 as the center.
  • the FD area 25 of each pixel 10 of the unit pixel BP is concentrated in the central part of the unit pixel BP.
  • the four aggregated FD areas 25 are electrically connected to each other by a shared connection section 32.
  • the base connection portions 27 of each pixel 10 of the unit pixel BP are arranged at each corner of the unit pixel BP.
  • the base body connecting portion 27 is electrically connected to the base body connecting portion 27 of another unit pixel BP adjacent to the unit pixel BP in the arrow X direction or the arrow Y direction through the shared connecting portion 33.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • FIG. 47 shows an example of a layout configuration in which a plurality of pixels 10 are arranged.
  • color filter 4 is arranged.
  • the color filter 4 is arranged on the first surface 2A side of the base body 2, although a description of the longitudinal section is omitted (see FIGS. 4 and 5).
  • the color filter 4 includes a red filter 41, a green filter (red side) 42, a green filter (blue side) 43, and a blue filter 44.
  • red filters 41 and green filters 42 are arranged alternately in the direction of arrow X.
  • a green filter 43 is arranged adjacent to the red filter 41 on the opposite side in the direction of arrow Y. Further, adjacent to the green filter 43, a blue filter 44 is arranged in the direction of the arrow X. The green filters 43 and the blue filters 44 are arranged alternately in the arrow X direction.
  • the unit pixel BPR has four sets of unit pixels BP.
  • the unit pixel BPR consists of one set of unit pixels BP, two sets of unit pixels BP adjacent in the arrow Y direction and arranged adjacent to the arrow X direction, and one unit pixel BP adjacent in the arrow Y direction. and a set of unit pixels BP.
  • unit pixel BPB has four sets of unit pixels BP.
  • the unit pixel BPB consists of one set of unit pixels BP, two sets of unit pixels BP that are arranged adjacent to each other in the arrow Y direction and adjacent to each other in the arrow X direction, and one unit pixel BP that is further adjacent in the arrow Y direction. and a set of unit pixels BP.
  • the unit pixel BPGr has five sets of unit pixels BP.
  • the unit pixel BPGr includes two sets of unit pixels BP arranged adjacent to each other in the arrow X direction, one set of unit pixels BP arranged adjacent to the arrow Y direction, and one set of unit pixels BP arranged adjacent to the arrow Two sets of unit pixels BP are arranged adjacent to each other in the direction.
  • unit pixel BPGb a total of ten pixels 10 are constructed as one unit pixel BPGb, and a green filter 43 is arranged in this unit pixel BPGb.
  • unit pixel BPGb Similar to unit pixel BPGr, unit pixel BPGb has five sets of unit pixels BP.
  • the unit pixel BPGb includes two sets of unit pixels BP arranged adjacent to each other in the direction of the arrow Two sets of unit pixels BP are arranged adjacent to each other in the direction.
  • the optical lens 5 is disposed on the first surface 2A side of the base 2 with the color filter 4 interposed therebetween.
  • the optical lens 5 is arranged for each unit pixel BP. That is, the optical lens 5 has a length of two 10 pixels in the direction of the arrow X, and a length of one 10 pixels in the direction of the arrow Y. That is, the optical lens 5 is formed into an elliptical shape with different aspect ratios in plan view.
  • the optical lens 5 includes a curved condensing surface that protrudes in the opposite direction to the arrow Z direction.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • FIG. 48 shows an example of a layout configuration in which a plurality of pixels 10 are arranged.
  • FIG. 49 shows an example of a layout configuration of transistors 200 that construct a pixel circuit 20 stacked at positions corresponding to pixels 10.
  • the solid-state imaging device 1 employs a two-stage pixel structure.
  • the base body 2 is the first stage, and the base body 2 is provided with pixels 10 surrounded by a pixel isolation region 16.
  • the pixel 10 is provided with a photoelectric conversion element 11 and a transfer transistor 12 (not shown).
  • a second base body 20S is laminated on the second surface 2B side of the base body 2.
  • a transistor 200 forming a pixel circuit 20 is disposed on the second base 20S at a position corresponding to the pixel 10. That is, an amplification transistor 21, a selection transistor 22, an FD conversion gain switching transistor 23, and a reset transistor 24 are arranged on the second base 20S.
  • the transistors 200 such as the amplification transistor 21 are arranged with their gate lengths Lg aligned with the direction of the arrow Y (or the direction of the arrow X).
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the eighth embodiment.
  • FIG. 50 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the eleventh embodiment.
  • FIG. 51 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 50 when viewed from the direction of arrow Z.
  • FIG. 52 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 50 when viewed in the direction of arrow Y.
  • FIG. 53 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 50 when viewed in the direction of arrow X.
  • the dimension of the vertical gate electrode 205 of the transfer transistor 12 in the arrow Y direction is the same as that of the solid-state imaging device according to the first embodiment. smaller than the dimensions of one identical component. That is, the gate width Wg of the transfer transistor 12 is formed small.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • the saturation charge amount (Qs) can be improved.
  • FIG. 54 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • FIG. 55 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 54 when viewed from the direction of arrow Z.
  • FIG. 56 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 54 when viewed in the direction of arrow Y.
  • FIG. 57 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 54 when viewed in the direction of arrow X.
  • the vertical gate electrode 205 of the transfer transistor 12 is is arranged on the arrow X direction side. That is, the vertical gate electrode 205 is placed close to the FD region 25.
  • Components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged close to the FD region 25. Therefore, since the FD region 25 is placed at a position sufficiently spaced apart from the position where the connection portion 121 is placed, the electric field intensity from the connection portion 121 to the FD region 25 can be reduced.
  • FIG. 58 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the second modification of the eleventh embodiment.
  • FIG. 59 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 58 when viewed from the direction of arrow Z.
  • FIG. 60 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 58 when viewed in the direction of arrow Y.
  • FIG. 61 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 58 when viewed in the direction of arrow X.
  • a part of the connecting portion 121 extends in the direction of the arrow X, and this extended portion
  • the vertical gate electrode 205 of the transfer transistor 12 is connected to the vertical gate electrode 205 of the transfer transistor 12. That is, the vertical gate electrode 205 is placed close to the FD region 25.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • FIG. 62 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the third modification of the eleventh embodiment.
  • FIG. 63 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 62 when viewed from the direction of arrow Z.
  • FIG. 64 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 62 when viewed in the direction of arrow Y.
  • FIG. 65 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 62 when viewed in the direction of arrow X.
  • the vertical gate electrode 205 of the transfer transistor 12 is branched into a plurality of electrodes electrically connected in parallel. has been done.
  • the vertical gate electrode 205 extends in the opposite direction to the arrow Z direction and is branched into two parts spaced apart in the arrow Y direction. That is, in the transfer transistor 12, the gate width Wg dimension is substantially expanded.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • the gate width Wg dimension of the transfer transistor 12 can be increased, the charge transfer efficiency of the transfer transistor 12 can be improved.
  • FIG. 66 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the fourth modification of the eleventh embodiment.
  • FIG. 67 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 66 when viewed from the direction of arrow Z.
  • FIG. 68 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 66 when viewed in the direction of arrow Y.
  • FIG. 69 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 66 when viewed in the direction of arrow X.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged in the direction of arrow Y from the connection part with the connection part 121. It extends to the opposite side, and is bent from the extended part to extend in the direction of arrow X.
  • the vertical gate electrode 205 is formed exactly along two sides of the FD region 25.
  • the vertical gate electrode 205 is formed into an L-shape when viewed from above. That is, in the transfer transistor 12, the gate width Wg dimension is substantially expanded.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • FIG. 70 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the fifth modification of the eleventh embodiment.
  • FIG. 71 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 70 when viewed from the direction of arrow Z.
  • FIG. 72 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 70 when viewed in the direction of arrow Y.
  • FIG. 73 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 70 when viewed in the direction of arrow X.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged in the direction of the arrow Y from the connection part with the connection part 121. It extends to the opposite side, and extends in the direction of arrow X while being curved.
  • Vertical gate electrode 205 is formed along two sides of FD region 25.
  • the vertical gate electrode 205 is formed in a C-shape when viewed from above. That is, in the transfer transistor 12, the gate width Wg dimension is substantially expanded.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • FIG. 74 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the sixth modification of the eleventh embodiment.
  • FIG. 75 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 74 when viewed from the direction of arrow Z.
  • FIG. 76 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 74 when viewed in the direction of arrow Y.
  • FIG. 77 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 74 when viewed in the direction of arrow X.
  • the vertical gate electrode 205 of the transfer transistor 12 is arranged in the direction of arrow Y from the connection portion with the connection portion 121. It extends diagonally toward the opposite side and the direction of the arrow X.
  • the vertical gate electrode 205 extends at an inclination of 45 degrees with respect to the arrow Y direction or the arrow X direction.
  • Vertical gate electrode 205 will be formed along two sides of FD region 25. That is, in the transfer transistor 12, the gate width Wg dimension is substantially expanded.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • FIG. 78 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the seventh modification of the eleventh embodiment.
  • FIG. 79 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 78 when viewed from the direction of arrow Z.
  • FIG. 80 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 78 when viewed in the direction of arrow Y.
  • FIG. 81 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 78 when viewed in the direction of arrow X.
  • the transfer transistor 12 includes two vertical gate electrodes 205.
  • One vertical gate electrode 205 is electrically connected to a connection portion 121 provided at a position overlapping the pixel isolation region 16 extending in the direction of arrow X, and is opposite to the direction of arrow Y from this connection portion. It is extended to the side.
  • the other vertical gate electrode 205 is electrically connected to a connection portion 121 provided at a position overlapping the pixel isolation region 16 extending in the direction of arrow Y, and is connected to a connection portion opposite to the direction of arrow X from this connection portion. It is extended to the side.
  • the two vertical gate electrodes 205 are electrically connected in parallel.
  • the two vertical gate electrodes 205 will be formed along the two sides of the FD region 25, respectively. That is, in the transfer transistor 12, the gate width Wg dimension is substantially expanded.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • FIG. 82 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the eighth modification of the eleventh embodiment.
  • FIG. 83 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 82 when viewed from the direction of arrow Z.
  • FIG. 84 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 82 when viewed in the direction of arrow Y.
  • FIG. 85 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 82 when viewed in the direction of arrow X.
  • the transfer transistor 12 has two transfer transistors.
  • a vertical gate electrode 205 is provided.
  • One vertical gate electrode 205 is electrically connected to a connection portion 121 provided at a position overlapping the pixel isolation region 16 extending in the direction of arrow X, and is opposite to the direction of arrow Y from this connection portion. It is extended to the side.
  • the other vertical gate electrode 205 is electrically connected to a connection portion 121 provided at a position overlapping the pixel isolation region 16 extending in the direction of arrow Y, and is connected to a connection portion opposite to the direction of arrow X from this connection portion. It is extended to the side.
  • the two vertical gate electrodes 205 are electrically connected in parallel. Furthermore, the two vertical gate electrodes 205 are slightly apart.
  • the two vertical gate electrodes 205 will be formed along the two sides of the FD region 25, respectively. Furthermore, since the two vertical gate electrodes 205 are slightly apart, they are used as a charge transfer path. That is, in the transfer transistor 12, the gate width Wg dimension is substantially further expanded.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the seventh modification of the eleventh embodiment.
  • FIG. 86 shows an example of the three-dimensional configuration of the transfer transistor 12 and the connection section 121 of the solid-state imaging device 1 according to the ninth modification of the eleventh embodiment.
  • FIG. 87 shows an example of a planar configuration of the transfer transistor 12 and the like shown in FIG. 86 when viewed from the direction of arrow Z.
  • FIG. 88 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 86 when viewed in the direction of arrow Y.
  • FIG. 89 shows an example of a side configuration of the transfer transistor 12 and the like shown in FIG. 86 when viewed in the direction of arrow X.
  • the solid-state imaging device 1 according to the ninth modification of the eleventh embodiment is an application example of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • the vertical gate electrode 205 of the transfer transistor 12 extends in the direction of the arrow Y, and protrudes in the direction of the arrow X at an intermediate portion in the extending direction.
  • the protruding portion of the vertical gate electrode 205 is placed close to the FD region 25.
  • the vertical gate electrode 205 is formed into a T-shape when viewed from above.
  • the components other than the above components are the same or substantially the same as the components of the solid-state imaging device 1 according to the first modification of the eleventh embodiment.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 90 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device that can visually or audibly notify information to the vehicle occupants or the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 91 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at, for example, the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 91 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. By determining the following, it is possible to extract, in particular, the closest three-dimensional object on the path of vehicle 12100, which is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as vehicle 12100, as the preceding vehicle. can. Furthermore, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging unit 12031 By applying the technology according to the present disclosure to the imaging unit 12031, the imaging unit 12031 with a simpler configuration can be realized.
  • the present technology is not limited to the embodiments described above, and can be modified in various ways without departing from the gist thereof.
  • the solid-state imaging devices according to two or more embodiments may be combined.
  • the number of pixel sets that construct a unit pixel and the arrangement layout of the unit pixels can be changed as appropriate.
  • the present technology is widely applicable not only to imaging applications but also to light receiving devices, photoelectric conversion devices, photodetecting devices, etc. used for sensing applications.
  • the solid-state imaging device is not limited to incident light of visible light, but may also be incident light of infrared light, ultraviolet light, electromagnetic waves, and the like.
  • the present technology may be configured such that a band-pass filter or the like is optionally provided above the light incident side of the photoelectric conversion element to receive desired incident light.
  • a solid-state imaging device includes a pixel, a transfer transistor, and a pixel isolation region.
  • the pixel is disposed on the first surface side of the base, which is the light incident side, and includes a photoelectric conversion element that converts light into charge.
  • the transfer transistor is disposed on the second surface of the substrate opposite to the first surface at a position corresponding to the pixel, and electrically connects one main electrode to the photoelectric conversion element.
  • the pixel isolation region is disposed in the thickness direction of the base body surrounding the photoelectric conversion element and the transfer transistor, and electrically and optically isolates the photoelectric conversion element and the transfer transistor.
  • the solid-state imaging device further includes a connection section.
  • the connecting portion is disposed at a position overlapping the pixel separation region on the second surface side of the base.
  • This connection portion electrically connects the gate electrode of the transfer transistor and the control signal line. Therefore, it is possible to effectively suppress or prevent the spread of the electric field from the connection part to the second surface side of the base body, so that the electric field intensity from the connection part can be alleviated.
  • the present technology has the following configuration. According to the present technology having the following configuration, in a solid-state imaging device, it is possible to reduce the electric field strength generated from a control signal line around the control signal line.
  • a pixel having a photoelectric conversion element that is disposed on a first surface side that is a light incident side of the base body and converts light into electric charge; a transfer transistor disposed on a second surface opposite to the first surface of the base at a position corresponding to the pixel, and having one main electrode electrically connected to the photoelectric conversion element; a pixel isolation region that surrounds the photoelectric conversion element and the transfer transistor and is disposed in the thickness direction of the base body and electrically and optically isolates the photoelectric conversion element and the transfer transistor;
  • a solid-state imaging device further comprising: a connection portion disposed at a position overlapping the pixel isolation region on the second surface side and electrically connecting a gate electrode of the transfer transistor and a control signal line.
  • the solid-state imaging device wherein a floating diffusion region electrically connected to the other main electrode of the transfer transistor is provided in a region surrounded by the pixel isolation region.
  • the pixel isolation region includes a first pixel isolation region extending in a first direction and a second pixel isolation region extending in a second direction intersecting the first direction, The connecting portion is disposed at a position overlapping either the first pixel isolation region or the second pixel isolation region, The floating diffusion region is disposed at an intersection of the first pixel isolation region and the second pixel isolation region, or at a position close to the other of the first pixel isolation region and the second pixel isolation region.

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Abstract

固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有する画素と、画素に対応する位置において、基体の第１面とは反対側の第２面側に配設され、光電変換素子に一方の主電極が電気的に接続された転送トランジスタと、光電変換素子及び転送トランジスタの周囲を取り囲んで基体の厚さ方向に配設され、電気的、かつ、光学的に分離する画素分離領域と、第２面側において画素分離領域と重複する位置に配設され、転送トランジスタのゲート電極と制御信号線とを電気的に接続する接続部とを備えている。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　特許文献１には、撮像素子が開示されている。撮像素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサを備えている。このイメージセンサでは、基板を貫通する溝を用いて、画素間を電気的、かつ、光学的に分離する分離パターンが形成されている。画素は、分離パターンにより周囲が囲まれた基板内に形成された光電変換領域（フォトダイオード）を備えている。
　光電変換領域により光から変換された電荷は、転送トランジスタ及びフローティングディフュージョン領域を通して画素回路に転送される。転送トランジスタのゲート電極には制御信号線が接続されている。この制御信号線を通して入力される制御信号に基づいて、転送トランジスタの動作が制御されている。
ＷＯ２０１９－２２０９４５号公報
　上記撮像素子では、制御信号線からその周囲に発生する電界強度を緩和することが望まれている。
　本開示の一実施態様に係る固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有する画素と、画素に対応する位置において、基体の第１面とは反対側の第２面側に配設され、光電変換素子に一方の主電極が電気的に接続された転送トランジスタと、光電変換素子及び転送トランジスタの周囲を取り囲んで基体の厚さ方向に配設され、電気的、かつ、光学的に分離する画素分離領域と、第２面側において画素分離領域と重複する位置に配設され、転送トランジスタのゲート電極と制御信号線とを電気的に接続する接続部とを備えている。
図１は、本開示の第１実施の形態に係る固体撮像装置の画素及び画素回路を示す回路図である。 図２は、図１に示される画素及び画素回路を構築するトランジスタの平面構成図である。 図３は、図２に示される画素が複数配列された状態の平面構成図である。 図４は、図２に示される画素及び転送トランジスタの縦断面構成図（図２に示されるＡ－Ａ切断線において切断して矢印Ｙ方向に見た断面図）である。 図５は、図２に示される画素及び転送トランジスタの縦断面構成図（図２に示されるＢ－Ｂ切断線において切断して矢印Ｘ方向に見た断面図）である。 図６は、図４及び図５に示される画素及び転送トランジスタの具体的な立体構成を説明する透視斜視図である。 図７は、図６に示される画素及び転送トランジスタを矢印Ｚ方向から見た平面構成図である。 図８は、図７に示されるＣ－Ｃ切断線において切断して矢印Ｙ方向に見た画素及び転送トランジスタの縦断面構成図である。 図９は、図７に示されるＤ－Ｄ切断線において切断して矢印Ｘ方向に見た画素及び転送トランジスタの縦断面構成図である。 図１０は、第１実施の形態に係る固体撮像装置の製造方法を説明する第１工程断面図（図５及び図９に対応する縦断面構成図）である。 図１１は、第２工程断面図である。 図１２は、第３工程断面図である。 図１３は、第４工程断面図である。 図１４は、第５工程断面図である。 図１５は、第６工程断面図である。 図１６は、第７工程断面図である。 図１７は、第８工程断面図である。 図１８は、本開示の第２実施の形態に係る固体撮像装置の製造方法を説明する第１工程断面図（図５及び図９に対応する縦断面構成図）である。 図１９は、第２工程断面図である。 図２０は、第３工程断面図である。 図２１は、第４工程断面図である。 図２２は、第５工程断面図である。 図２３は、第６工程断面図である。 図２４は、第７工程断面図である。 図２５は、第８工程断面図である。 図２６は、本開示の第３実施の形態に係る固体撮像装置の画素及び転送トランジスタの具体的な立体構成を説明する図６に対応する透視斜視図である。 図２７は、図２６に示される画素及び転送トランジスタを矢印Ｚ方向から見た図７に対応する平面構成図である。 図２８は、図２７に示されるＥ－Ｅ切断線において切断して矢印Ｙ方向に見た画素及び転送トランジスタの図８に対応する縦断面構成図である。 図２９は、図２７に示されるＦ－Ｆ切断線において切断して矢印Ｘ方向に見た画素及び転送トランジスタの図９に対応する縦断面構成図である。 図３０は、本開示の第４実施の形態に係る固体撮像装置の画素及び転送トランジスタの具体的な立体構成を説明する図６に対応する透視斜視図である。 図３１は、図３０に示される画素及び転送トランジスタを矢印Ｚ方向から見た図７に対応する平面構成図である。 図３２は、図３１に示されるＧ－Ｇ切断線において切断して矢印Ｙ方向に見た画素及び転送トランジスタの図８に対応する縦断面構成図である。 図３３は、図３１に示されるＨ－Ｈ切断線において切断して矢印Ｘ方向に見た画素及び転送トランジスタの図９に対応する縦断面構成図である。 図３４は、本開示の第５実施の形態に係る固体撮像装置の画素及び転送トランジスタの具体的な立体構成を説明する図６に対応する透視斜視図である。 図３５は、図３４に示される画素及び転送トランジスタを矢印Ｚ方向から見た図７に対応する平面構成図である。 図３６は、図３５に示されるＩ－Ｉ切断線において切断して矢印Ｙ方向に見た画素及び転送トランジスタの図８に対応する縦断面構成図である。 図３７は、図３５に示されるＪ－Ｊ切断線において切断して矢印Ｘ方向に見た画素及び転送トランジスタの図９に対応する縦断面構成図である。 図３８は、本開示の第６実施の形態に係る固体撮像装置の画素及び転送トランジスタの具体的な立体構成を説明する図６に対応する透視斜視図である。 図３９は、図３８に示される画素及び転送トランジスタを矢印Ｚ方向から見た図７に対応する平面構成図である。 図４０は、図３９に示されるＫ－Ｋ切断線において切断して矢印Ｙ方向に見た画素及び転送トランジスタの図８に対応する縦断面構成図である。 図４１は、図３９に示されるＬ－Ｌ切断線において切断して矢印Ｘ方向に見た画素及び転送トランジスタの図９に対応する縦断面構成図である。 図４２は、本開示の第７実施の形態に係る固体撮像装置の画素及び転送トランジスタの具体的な立体構成を説明する図６に対応する透視斜視図である。 図４３は、図４２に示される画素及び転送トランジスタを矢印Ｚ方向から見た図７に対応する平面構成図である。 図４４は、図４３に示されるＭ－Ｍ切断線において切断して矢印Ｙ方向に見た画素及び転送トランジスタの図８に対応する縦断面構成図である。 図４５は、図４３に示されるＮ－Ｎ切断線において切断して矢印Ｘ方向に見た画素及び転送トランジスタの図９に対応する縦断面構成図である。 図４６は、本開示の第８実施の形態に係る固体撮像装置の画素、転送トランジスタ及び画素回路を構築するトランジスタを矢印Ｚ方向から見た図２及び図３に対応する平面構成図である。 図４７は、本開示の第９実施の形態に係る固体撮像装置の画素、転送トランジスタ及び光学レンズを矢印Ｚ方向から見た図２及び図３に対応する平面構成図である。 図４８は、本開示の第１０実施の形態に係る固体撮像装置の画素及び転送トランジスタを矢印Ｚ方向から見た図２及び図３に対応する平面構成図である。 図４９は、第１０実施の形態に係る固体撮像装置において図４８に示される画素に対応する位置に配設される画素回路を構築するトランジスタを矢印Ｚ方向から見た平面構成図である。 図５０は、本開示の第１１実施の形態に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図５１は、図５０に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図５２は、図５０に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図５３は、図５０に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図５４は、第１１実施の形態の第１変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図５５は、図５４に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図５６は、図５４に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図５７は、図５４に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図５８は、第１１実施の形態の第２変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図５９は、図５８に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図６０は、図５８に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図６１は、図５８に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図６２は、第１１実施の形態の第３変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図６３は、図６２に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図６４は、図６２に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図６５は、図６２に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図６６は、第１１実施の形態の第４変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図６７は、図６６に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図６８は、図６６に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図６９は、図６６に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図７０は、第１１実施の形態の第５変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図７１は、図７０に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図７２は、図７０に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図７３は、図７０に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図７４は、第１１実施の形態の第６変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図７５は、図７４に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図７６は、図７４に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図７７は、図７４に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図７８は、第１１実施の形態の第７変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図７９は、図７８に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図８０は、図７８に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図８１は、図７８に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図８２は、第１１実施の形態の第８変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図８３は、図８２に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図８４は、図８２に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図８５は、図８２に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図８６は、第１１実施の形態の第９変形例に係る固体撮像装置の転送トランジスタのゲート電極及び制御信号線の接続部の立体構成を説明する斜視図である。 図８７は、図８６に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｚ方向から見た平面構成図である。 図８８は、図８６に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｙ方向に見た側面構成図である。 図８９は、図８６に示される転送トランジスタのゲート電極及び制御信号線の接続部を矢印Ｘ方向に見た側面構成図である。 図９０は、本開示の実施の形態に係る第１応用例であって、車両制御システムの概略的な構成の一例を示すブロック図である。 図９１は、車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、固体撮像装置に、本技術を適用した例を説明する。第１実施の形態は、固体撮像装置の画素及び画素回路の回路構成、平面構成、縦断面構成及び固体撮像装置の製造方法について詳細に説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る固体撮像装置において、画素分離領域の構成を変えた例を説明する。第２実施の形態は、固体撮像装置の製造方法を主体として説明する。
３．第３実施の形態
　第３実施の形態は、第１実施の形態に係る固体撮像装置において、転送トランジスタ、制御信号線及びフローティングディフュージョン領域の配置形態を変えた例を説明する。
４．第４実施の形態
　第４実施の形態は、第３実施の形態に係る固体撮像装置において、転送トランジスタの形状を変えた第１例を説明する。
５．第５実施の形態
　第５実施の形態は、第３実施の形態に係る固体撮像装置において、転送トランジスタの形状を変えた第２例を説明する。
６．第６実施の形態
　第６実施の形態は、第３実施の形態に係る固体撮像装置において、転送トランジスタの形状を変えた第３例を説明する。
７．第７実施の形態
　第７実施の形態は、第３実施の形態に係る固体撮像装置において、転送トランジスタの形状を変えた第４例を説明する。
８．第８実施の形態
　第８実施の形態は、第１実施の形態に係る固体撮像装置の第１応用例を説明する。第１応用例は、１段画素構造を有する固体撮像装置において、１つの画素回路が４つの画素により共有される例である。
９．第９実施の形態
　第９実施の形態は、第１実施の形態に係る固体撮像装置の第２応用例を説明する。第２応用例は、１段画素構造を有する固体撮像装置において、２つの画素が共有される例である。
１０．第１０実施の形態
　第１０実施の形態は、第１実施の形態に係る固体撮像装置の第３応用例を説明する。第３応用例は、２段画素構造を有する固体撮像装置において、１つの画素回路が４つの画素により共有される例である。
１１．第１１実施の形態
　第１１実施の形態は、第３実施の形態に係る固体撮像装置において、転送トランジスタの形状を変えた第５例を説明する。ここでは、更に転送トランジスタの形状を変えた第１変形例～第９変形例を説明する。
１２．移動体への応用例
　移動体制御システムの一例である車両制御システムに本技術を適用した例を説明する。
１３．その他の実施の形態
＜１．第１実施の形態＞
　図１～図１７を用いて、本開示の第１実施の形態に係る固体撮像装置１及びその製造方法を説明する。
　ここで、図中、適宜、示される矢印Ｘ方向は、便宜的に平面上に載置された固体撮像装置１の１つの平面方向を示している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を示している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を示している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために示されており、本技術の方向を限定するものではない。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１０及び画素回路２０の回路構成
　図１は、固体撮像装置１を構築する画素１０及び画素回路２０の回路構成の一例を示している。
　１つの画素１０は、光電変換素子（フォトダイオード）１１と、転送トランジスタ１２との直列回路により構成されている。ここでは、４つの画素１０が単位画素ＢＰとして構成されている。なお、単位画素ＢＰは、１つ、２つ、３つ又は５つ以上の画素１０により構築されてもよい。
　光電変換素子１１は、固体撮像装置１の外部から入射された光を電荷（電気信号）に変換する。
　転送トランジスタ１２は、ゲート電極と一対の主電極とを備えている。一対の主電極のうち、一方の主電極は光電変換素子１１に電気的に接続されている。他方の主電極は、フローティングディフュージョン領域（以下、単に「ＦＤ領域」という。）２５に電気的に接続され、このＦＤ領域２５を通して画素回路２０に接続されている。ゲート電極は、ここでは図示省略の制御信号線（水平信号線）に接続されている。ゲート電極には、制御信号線から制御信号ＴＧが入力される。制御信号ＴＧは、転送トランジスタ１２の導通動作又は非導通動作を制御し、光電変換素子１１から転送トランジスタ１２を介在させたＦＤ領域２５への電荷の転送を制御する。
　画素回路２０は、ここでは、単位画素ＢＰ毎に配設されている。つまり、４つの画素１０に対して１つの画素回路２０が配設されている。画素回路２０は、画素１０において光から変換された電荷の信号処理を行う。
　第１実施の形態において、画素回路２０は、第１トランジスタ～第４トランジスタの４つのトランジスタを備えて構築されている。
　ここでは、第１トランジスタは、ゲート電極及び一対の主電極を有する増幅トランジスタ２１である。第２トランジスタは、ゲート電極及び一対の主電極を有する選択トランジスタ２２である。第３トランジスタは、ゲート電極及び一対の主電極を有するフローティングディフュージョン変換ゲイン切替えトランジスタ（以下、単に「ＦＤ変換ゲイン切替えトランジスタ」という。）２３である。そして、第４トランジスタは、ゲート電極及び一対の主電極を有するリセットトランジスタ２４である。
　増幅トランジスタ２１のゲート電極は、ＦＤ領域２５に接続されている。増幅トランジスタ２１の一方の主電極は電源電圧端子ＶＤＤに接続され、他方の主電極は選択トランジスタ２２の一方の主電極に接続されている。
　選択トランジスタ２２のゲート電極は、選択信号線ＳＥＬに接続されている。選択トランジスタ２２の他方の主電極は、垂直信号線ＶＳＬ及び電流源負荷ＬＣに接続されている。電流源負荷ＬＣは基準電圧端子ＧＮＤに接続されている。
　ＦＤ変換ゲイン切替えトランジスタ２３のゲート電極は、フローティングディフュージョン制御信号線ＦＤＧに接続されている。ＦＤ変換ゲイン切替えトランジスタ２３の一方の主電極はＦＤ領域２５に接続され、他方の主電極はリセットトランジスタ２４の一方の主電極に接続されている。
　リセットトランジスタ２４のゲート電極は、リセット信号線ＲＳＴに接続されている。リセットトランジスタ２４の他方の主電極は、電源電圧端子ＶＤＤに接続されている。
　固体撮像装置１では、画素回路２０は、更に図示省略の画像処理回路に接続されている。画像処理回路は、例えば、アナログデジタルコンバータ（ＡＤＣ）とデジタルシグナルプロセッサ（ＤＳＰ）とを備えている。
　画素１０により光から変換された電荷は、アナログ信号である。このアナログ信号は、画素回路２０において増幅処理される。ＡＤＣは、画素回路２０から出力されるアナログ信号をデジタル信号に変換する。ＤＳＰは、デジタル信号の機能処理を行う。つまり、画像処理回路では、画像作成の信号処理が行われる。
（２）画素１０及び画素回路２０を構築するトランジスタ２００の基本レイアウト構成
　図２は、画素１０及び画素回路２０を構築するトランジスタ２００の基本構成の一例を表している。
　矢印Ｚ方向から見て（以下、単に「平面視において」という。）、１つの画素１０及び画素回路２０を構築するトランジスタ２００は、画素分離領域１６に周囲を取り囲まれた領域内に配設されている。画素分離領域１６は、他の領域に対して、画素１０を電気的、かつ、光学的に分離している。
　ここで、平面視とは、本技術に係る「第２面２Ｂ（図４参照）」側から見てという意味において使用されている。矢印Ｚ方向とは反対側は光入射面として構成されている。光入射面は、本技術に係る「第１面２Ａ（図４参照）」である。光入射面側には、画素１０を構築する光電変換素子１１が配設されている。
　画素分離領域１６は、一定の幅寸法を持って矢印Ｘ方向へ延設され、一定の離間寸法を持って矢印Ｙ方向に複数配列されている。さらに、画素分離領域１６は、同様に、一定の幅寸法を持って矢印Ｙ方向へ延設され、一定の離間寸法を持って矢印Ｘ方向に複数配列されている。つまり、画素分離領域１６は平面視において格子形状に配設され、画素分離領域１６に区画された領域内に画素１０及びトランジスタ２００が配設されている。
　ここで、矢印Ｘ方向は、本技術に係る「第１方向」である。また、矢印Ｙ方向は、第１方向に対して交差する、本技術に係る「第２方向」である。
　特に限定されるものではないが、第１実施の形態では、平面視において、画素分離領域１６により正方形状に区画された領域内に、画素１０及びトランジスタ２００が配設されている。ここでは、画素分離領域１６により区画された１つの領域内に、１つの画素１０が配設されている。そして、画素分離領域１６により区画された１つの領域内に、画素回路２０を構築する１つのトランジスタ２００が配設されている。
　なお、画素分離領域１６等の縦断面構造は、後に説明する。
　トランジスタ２００は、第１トランジスタ、第２トランジスタ、第３トランジスタ又は第４トランジスタである。すなわち、トランジスタ２００は、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のいずれかである。
　トランジスタ２００は、素子分離領域２６により周囲を取り囲まれ、他の領域に対して少なくとも電気的に分離されている。トランジスタ２００は、チャネル形成領域２０１と、ゲート絶縁膜２０２と、ゲート電極２０３と、一対の主電極２０４とを備えている。主電極２０４は、第１導電型としてのｎ型半導体領域により形成され、ソース電極又はドレイン電極として使用されている。
　ここで、トランジスタ２００は、ｎチャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）である。ＩＧＦＥＴには、金属体－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）及び金属体－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）が含まれている。
　第１実施の形態では、トランジスタ２００は、画素１０に対応する領域において、画素分離領域１６の延設方向に対して斜め方向に配置されている。すなわち、トランジスタ２００は、矢印Ｘ方向又は矢印Ｙ方向に対して、斜め方向に配置されている。
　詳しく説明すると、トランジスタ２００は、画素分離領域１６により区画された領域（平面視において正方形状の領域）において、仮想線として示してある左上側から右下側への対角線Ｄ１－Ｄ１に、ゲート長Ｌｇ方向を一致させて配置されている。ゲート長Ｌｇは、ゲート電極２０３の一対の主電極２０４間の実効的な長さである。また、ゲート幅Ｗｇは、ゲート長Ｌｇ方向に対して直交する方向であって、仮想線として示してある左下側から右上側への対角線Ｄ２－Ｄ２に一致する方向の長さである。
　ここで、矢印Ｘ方向へ延設される画素分離領域１６と対角線Ｄ１－Ｄ１とがなす最小の角度α１は、４５度である。最大の角度は、１３５度になる。矢印Ｙ方向へ延設される画素分離領域１６と対角線Ｄ１－Ｄ１とがなす最小の角度α２は、当然のことながら、４５度である。角度α１が４５度に設定されると、トランジスタ２００において、ゲート長Ｌｇ寸法並びにゲート幅Ｗｇ寸法を最大値にすることができる。
　なお、角度α１は、３０度以上９０度未満の角度において適宜設定可能である。表現を代えれば、トランジスタ２００が斜めに配置されると、斜めに配置されない場合に比し、トランジスタ２００のゲート長Ｌｇ及びゲート幅Ｗｇを増やすことができる。
　一方、画素分離領域１６により区画された領域において、トランジスタ２００よりも右上側の対角線Ｄ２－Ｄ２に沿った領域には、転送トランジスタ１２及びＦＤ領域２５が配設されている。
　転送トランジスタ１２は、矢印Ｘ方向に延設される画素分離領域１６と矢印Ｙ方向に延設される画素分離領域１６との交差部の近傍であって、矢印Ｘ方向に延設される画素分離領域１６に沿った位置に配設されている。転送トランジスタ１２は、矢印Ｚ方向をゲート長Ｌｇ方向として延設される垂直ゲート電極（ゲート電極）２０５を有する縦型トランジスタとして構成されている。転送トランジスタ１２は、ここではｎチャネル導電型ＩＧＦＥＴにより構成されている。
　ＦＤ領域２５は、矢印Ｘ方向へ延設される画素分離領域１６と矢印Ｙ方向へ延設される画素分離領域１６との交差部の近傍であって、矢印Ｙ方向に延設される画素分離領域１６に沿った位置に配設されている。ＦＤ領域２５は、ｎ型半導体領域により形成されている。ＦＤ領域２５は、トランジスタ２００に対して素子分離領域２６を介在させて配置されている。
　また、画素分離領域１６により区画された領域において、トランジスタ２００よりも左下側の対角線Ｄ２－Ｄ２に沿った領域には、基体接続部２７が配設されている。基体接続部２７は、矢印Ｙ方向へ延設される画素分離領域１６の中間部に配設されている。基体接続部２７は、第２導電型としてのｐ型半導体領域により形成されている。基体接続部２７は、ウエルコンタクト領域であり、基準電圧端子ＧＮＤに接続されている。つまり、基体接続部２７は、基準電圧をｐ型ウエル領域に供給する。
　なお、図２中、黒丸により示された部分は、トランジスタ２００の光電変換素子１１とは反対側の上層に配設される配線７（図１７参照）との接続領域（コンタクト領域）である。配線７には、例えば銅（Ｃｕ）配線が使用されている。
（３）画素１０のレイアウト構成
　図３は、複数の画素１０を配列したレイアウト構成の一例を表している。
　画素１０は、矢印Ｘ方向に一定の間隔において複数配列され、更に矢印Ｙ方向に一定の間隔において複数配列されている。つまり、平面視において、複数の画素１０は行列状に配列されている。
　矢印Ｘ方向に配列された複数の画素１０間には、矢印Ｘ方向を幅方向とし、矢印Ｙ方向に延設される画素分離領域１６が延設されている。矢印Ｙ方向に配列された複数の画素１０間には、矢印Ｙ方向を幅方向とし、矢印Ｘ方向に延設される画素分離領域１６が延設されている。
（４）共有接続部３２及び３３の基本レイアウト構成
　複数の画素１０間には、共有接続（Shared Contact 又は Side Contact）部３２及び共有接続部３３が配設されている。
　図２及び図３に示されるように、共有接続部３２は、ここでは、画素１０のＦＤ領域２５と、矢印Ｘ方向に隣接する他の画素１０のＦＤ領域２５との間に配設されている。詳しく説明すると、共有接続部３２は、矢印Ｘ方向に隣接する、合計２つの画素１０のＦＤ領域２５にわたって形成され、合計２つのＦＤ領域２５に電気的にダイレクトに接続されている。
　また、共有接続部３２は、矢印Ｘ方向及び矢印Ｙ方向に隣接する、合計４つの画素１０のＦＤ領域２５にわたって形成され、合計４つのＦＤ領域２５に電気的に接続されてもよい（図４６参照）。つまり、共有接続部３２は、複数の画素１０のＦＤ領域２５にわたって形成されている。
　共有接続部３３は、ここでは、画素１０の基体接続部２７と、矢印Ｘ方向に隣接する他の画素１０の基体接続部２７との間に配設されている。共有接続部３３は、共有接続部３２と同様に、矢印Ｘ方向に隣接する、合計２つの画素１０の基体接続部２７にわたって形成され、合計２つの基体接続部２７に電気的にダイレクトに接続されている。
　また、共有接続部３３は、矢印Ｘ方向及び矢印Ｙ方向に隣接する、合計４つの画素１０の基体接続部２７にわたって形成され、合計４つの基体接続部２７に電気的に接続されてもよい（図４６参照）。
（５）画素１０の縦断面構成
　図４は、図２に示される画素１０をＡ－Ａ切断線において切断したときの具体的な断面構成の一例を示している。図５は、図２に示される画素１０をＢ－Ｂ切断線において切断したときの具体的な断面構成の一例を表している。
　図４及び図５に示されるように、画素１０の光電変換素子１１は、基体２の第１面２Ａ側に配設されている。ここで、基体２には、例えば半導体基板が使用されている。さらに詳しく説明すると、ｐ型半導体領域（又はｐ型ウエル領域）２Ｐを有する単結晶珪素基板が使用されている。光電変換素子１１は、ｐ型半導体領域２Ｐと符号省略のｎ型半導体領域とのｐｎ接合部に形成されている。
　画素１０の周囲を取り囲む画素分離領域１６は、第１溝１６１と、第１埋設部材１６２とを備えている。
　第１溝１６１は、基体２の第２面２Ｂ側の上面から第１面２Ａ側の下面へ、基体２の厚さ方向に貫通する深い溝として形成されている。
　第１埋設部材１６２は、第１溝１６１内に埋め込まれている。ここで、第１埋設部材１６２は、第１溝１６１内壁に沿って設けられた絶縁体及び第１溝１６１内に絶縁体を介在して埋め込まれた埋設部材により形成されている。絶縁体には、例えば酸化珪素膜、窒化珪素膜等が使用されている。埋込部材には、例えば多結晶珪素膜が使用されている。
　つまり、画素分離領域１６は、トレンチアイソレーション構造により構成されている。
　また、ここでの詳細な図示並びに説明は省略するが、光電変換素子１１に対応する領域において、基体２内部の光電変換素子１１と画素分離領域１６との間にはピニング領域が配設されている。
　さらに、図５に示されるように、画素分離領域１６は、素子分離領域２６を含んで構成されている。素子分離領域２６は、前述の通り、例えばトランジスタ２００とＦＤ領域２５との間、トランジスタ２００と基体接続部２７との間等を電気的に分離する。素子分離領域２６は、第２溝２６１と、第２埋設部材２６２とを備えている。
　第２溝２６１は、基体２の上面から下面側へ向かって厚さ方向に形成されている溝である。第２溝２６１は光電変換素子１１に達しない程度の溝であり、第２溝２６１の深さは第１溝１６１の深さよりも浅い。また、ここでは、第２溝２６１の溝幅は、第１溝１６１の溝幅よりも広い。
　第２埋設部材２６２は、第２溝２６１内に埋め込まれている。第２埋設部材２６２は、例えば、第１埋設部材１６２の絶縁体と同様の絶縁材料により形成されている。
　素子分離領域２６は、トレンチアイソレーション構造により構成されている。
　ここで、図４に示されるように、共有接続部３２は、画素分離領域１６の第２面２Ｂ側の一部を取り除いた領域に配設されている。詳しく説明すると、画素分離領域１６を構築する素子分離領域２６の一部が取り除かれた領域に、画素分離領域１６を跨がって共有接続部３２が配設されている。
　共有接続部３２は、ゲート電極材料、具体的には例えば多結晶珪素膜により形成されている。多結晶珪素膜には、抵抗値を低減するｎ型不純物が導入されている。
　また、共有接続部３３は、基本的には共有接続部３２と同様の構成により形成されているが、多結晶珪素膜には、ｐ型不純物が導入されている。
　図４及び図５に示されるように、転送トランジスタ１２は、垂直ゲート電極２０５を備えている。第１実施の形態では、垂直ゲート電極２０５は、平面視において、矢印Ｘ方向の長さよりも矢印Ｙ方向の長さが長い長方形状の矩形状に形成されている。垂直ゲート電極２０５は、基体２の厚さ方向をゲート長Ｌｇ方向として延設されている。つまり、垂直ゲート電極２０５は、直方体形状に形成されている。
　なお、垂直ゲート電極２０５の角部分は、面取り形状や曲面形状（Ｒ形状）に形成されてもよい。このような形状を備えることにより、角部分の電界集中を緩和することができる。
　垂直ゲート電極２０５の第１面２Ａ側の一端部は、光電変換素子１１のｎ型半導体領域に達して形成されている。光電変換素子１１のｎ型半導体領域は、転送トランジスタ１２の一方の主電極である。
　一方、垂直ゲート電極２０５の第２面２Ｂ側の他端部は、ＦＤ領域２５に接続されている。ＦＤ領域２５は、転送トランジスタ１２の他方の主電極である。ここでは、垂直ゲート電極２０５の他端部は、基体２の第２面２Ｂよりも第１面２Ａ側に配設されている。詳しく説明すると、垂直ゲート電極２０５の第２面２Ｂ側の第３面（上面）２０５Ｕは、ＦＤ領域２５の第１面２Ａ側の第４面（下面）２５Ｂに対して、同一の位置、又は第１面２Ａ側の位置に形成されている。
　ここで、ＦＤ領域２５は、平面視において、矩形状に形成されている。そして、前述の通り、垂直ゲート電極２０５は、矩形状に形成されているので、ＦＤ領域２５の１辺に対応する側面に沿って配設されている。
　垂直ゲート電極２０５の他端部は、基体２の第２面２Ｂに対して掘り下げた断面形状に形成されている。この掘り下げられた部位には、絶縁体としての層間絶縁膜６が埋設されている。層間絶縁膜６は、後述するが、トランジスタ２００とトランジスタ２００の上層に配設される配線７（図１７参照）との間に形成され、層間絶縁膜６の一部が掘り下げられた部位に埋設されている。層間絶縁膜６は、例えば酸化珪素膜により形成されている。
　転送トランジスタ１２のゲート絶縁膜は、図示並びに符号を省略するが、垂直ゲート電極２０５とｐ型半導体領域２Ｐとの間に配設されている。ゲート絶縁膜に接するｐ型半導体領域２Ｐの部位はチャネル形成領域として使用されている。
　そして、図２及び図５に示されるように、転送トランジスタ１２の垂直ゲート電極２０５の他端部には、制御信号線（図１７に示される「配線７」参照）と垂直ゲート電極２０５との間を電気的に接続する、制御信号線の接続部１２１が電気的に接続されている。接続部１２１には、制御信号線から転送トランジスタ１２への制御信号ＴＧが入力される。
（６）接続部１２１の具体的な構成
　図６は、図４及び図５に示される画素１０、転送トランジスタ１２、接続部１２１及びＦＤ領域２５の立体構成の一例を表している。図７は、図６に示される画素１０等を矢印Ｚ方向から見た平面構成の一例を表している。図８は、図７に示されるＣ－Ｃ切断線において切断して矢印Ｙ方向に見た画素１０等の縦断面構成の一例を表している。図９は、図７に示されるＤ－Ｄ切断線において切断して矢印Ｘ方向に見た画素１０等の縦断面構成の一例を表している。
　図６～図９に示されるように、接続部１２１は、基体２の第２面２Ｂ側において画素分離領域１６と重複する位置に配設されている。詳しく説明すると、第１実施の形態において、接続部１２１及びそれに接続される制御信号線（配線７）は、転送トランジスタ１２の垂直ゲート電極２０５に近接した位置において、矢印Ｘ方向に延設される画素分離領域１６と重複する画素分離領域１６上に配設されている。以下、接続部１２１を主体に説明し、制御信号線の説明は省略する。
　ここでは、接続部１２１の矢印Ｙ方向の幅寸法は、矢印Ｘ方向に延設される画素分離領域１６の幅寸法に対して、少なくとも転送トランジスタ１２側に大きく形成されている。つまり、接続部１２１の一部は、平面視において、垂直ゲート電極２０５に重複する位置まで延設されている。この延設された位置において、接続部１２１は、垂直ゲート電極２０５に電気的に接続されている。このため、接続部１２１は、基体２のｐ型半導体領域２Ｐの表面に実質的に接することなく、垂直ゲート電極２０５に電気的に接続されている。
　ここでは、ＦＤ領域２５は、矢印Ｙ方向に延設される画素分離領域１６の近傍の位置に配設され、この矢印Ｙ方向に延設される画素分離領域１６をわたって配設された共有接続部３２を通して、他のＦＤ領域２５に接続されている。
　また、ＦＤ領域２５の角部分は、垂直ゲート電極２０５の角部分と同様に、面取り形状や曲面形状に形成されてもよい。
［固体撮像装置１の製造方法］
　図１０～図１７は、固体撮像装置１の一例の製造方法を工程毎に示している。ここでは、画素分離領域１６、素子分離領域２６、転送トランジスタ１２及び接続部１２１の製造方法について詳細に説明する。
　画素１０間となる領域において、基体２に画素分離領域１６が形成される（図１０参照）。引き続き、図１０に示されるように、画素１０間となる領域及び素子間となる領域に素子分離領域２６が形成される。
　画素分離領域１６は、第１溝１６１を形成し、第１溝１６１内に第１埋設部材１６２を埋設して形成される。第１溝１６１の形成には、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の異方性エッチングが使用される。第１埋設部材１６２は、例えば化学的気相析出（ＣＶＤ：Chemical Vaper Deposition）法を用いた多結晶珪素膜等により形成される。素子分離領域２６は、第２溝２６１を形成し、第２溝２６１内に第２埋設部材を埋設して形成される。第２溝２６１は、第１溝１６１と同様に、異方性エッチングを用いて形成される。第２埋設部材２６２は、ＣＶＤ法を用いた酸化珪素膜等により形成される。
　基体２の第２面２Ｂ上にマスク８０１、マスク８０２、マスク８０３が順次形成される（図１１参照）。マスク８０１には、例えば熱酸化珪素膜が使用される。マスク８０２には、マスク８０１に対してエッチング選択比を確保可能な、例えば窒化珪素膜が使用される。マスク８０３には、例えばフォトリソグラフィ技術により形成されたレジスト膜が使用される。
　図１１に示されるように、転送トランジスタ１２の形成領域において、マスク８０１～マスク８０３を用いて、基体２の第２面２Ｂから第１面２Ａ側に掘り下げられた溝２０５Ｈが形成される。溝２０５Ｈの形成には、例えば異方性エッチングが使用される。
　この後、マスク８０３が除去される。
　図１２に示されるように、溝２０５Ｈの内壁及び底面に沿って、基体２の表面上にゲート絶縁膜２０５Ｇが形成される。ゲート絶縁膜２０５Ｇは、例えばＣＶＤ法を用いた酸化珪素膜により形成される。引き続き、図１３に示されるように、溝２０５Ｈの内壁及び底面に沿って、基体２の表面部分にピニング領域２０Ｐが形成される。
　図１４に示されるように、溝２０５Ｈ内を埋設して、更に基体２の第２面２Ｂ側にゲート電極層２０５Ａが形成される。ゲート電極層２０５Ａは、例えばＣＶＤ法を用いた多結晶珪素膜により形成される。多結晶珪素膜には、成膜中又は成膜後に、抵抗値を低減するｎ型不純物が導入される。
　図１５に示されるように、接続部１２１の形成領域にマスク８０４が形成され、マスク８０４を用いてゲート電極層２０５Ａがパターンニングされる。マスク８０４には、例えばフォトリソグラフィ技術により形成されたレジスト膜が使用される。
　このパターンニングにより、ゲート電極層２０５Ａから画素分離領域１６に重複して配設される接続部１２１が形成される。さらに、溝２０５Ｈ内にはゲート電極層２０５Ａが埋設された状態となり、このゲート電極層２０５Ａから転送トランジスタ１２の垂直ゲート電極２０５が形成される。
　この後、マスク８０４が除去される。
　図１６に示されるように、転送トランジスタ１２の垂直ゲート電極２０５の形成領域が開口されたマスク８０５が形成され、マスク８０５を用いて垂直ゲート電極２０５の第２面２Ｂ側の他端部が除去される。つまり、垂直ゲート電極２０５の一部が掘り下げられる。この垂直ゲート電極２０５の掘り下げられた底面は、第３面２０５Ｕとされる。第３面２０５Ｕは、後に形成されるＦＤ領域２５の第４面２５Ｂ（図８及び図９参照）に対して、同一の位置、又は第１面２Ａ側の位置に形成される。
　図示省略の共有接続部３２及び共有接続部３３（図２～図４参照）が形成された後、層間絶縁膜６が形成される（図１７参照）。層間絶縁膜６は、例えばＣＶＤ法を用いた酸化珪素膜又は窒化珪素膜により形成される。層間絶縁膜６が形成されると、垂直ゲート電極２０５の折り下げられた部位が層間絶縁膜６により埋設される。
　図１７に示されるように、層間絶縁膜６に接続孔６Ｈが形成され、引き続き、層間絶縁膜６上に接続孔６Ｈを通して接続部１２１等に電気的に接続される配線７が形成される。
　これら一連の工程が終了すると、第１実施の形態に係る固体撮像装置１が完成し、製造方法が終了する。
［作用効果］
　第１実施の形態に係る固体撮像装置１は、図１～図９に示されるように、画素１０と、転送トランジスタ１２と、画素分離領域１６（及び素子分離領域２６）とを備える。画素１０は、基体２の光入射側となる第１面２Ａ側に配設され、光を電荷に変換する光電変換素子１１を有する。転送トランジスタ１２は、画素１０に対応する位置において、基体２の第１面２Ａとは反対側の第２面２Ｂ側に配設され、光電変換素子１１に一方の主電極２０４を電気的に接続する。画素分離領域１６は、光電変換素子１１及び転送トランジスタ１２の周囲を取り囲んで基体２の厚さ方向に配設され、電気的、かつ、光学的に分離する。
　ここで、図２、図３、図５～図７及び図９に示されるように、固体撮像装置１は、更に接続部１２１を備える。接続部１２１は、基体２の第２面２Ｂ側において画素分離領域１６と重複する位置に配設される。接続部１２１には、制御信号線（配線７）が電気的に接続される。さらに、接続部１２１は、転送トランジスタ１２の垂直ゲート電極（ゲート電極）２０５に電気的に接続される。
　このため、接続部１２１から基体２の第２面２Ｂ側への電界の広がりを効果的に抑制又は防止することができる。また、同様に、制御信号線（配線７）から基体２の第２面２Ｂ側への電界の広がりを効果的に抑制又は防止することができる。特に、転送トランジスタ１２とＦＤ領域２５との間の領域において、接続部１２１からの電界のｐ型半導体領域２Ｐの表面部分での広がりを効果的に抑制又は防止することができる。これにより、接続部１２１からの電界強度を緩和することができるので、ＦＤ白点特性を改善することができる。
　また、固体撮像装置１では、図２、図３及び図６～図９に示されるように、画素分離領域１６は、矢印Ｘ方向に延設される画素分離領域（第１画素分離領域）１６と、矢印Ｘ方向に対して交差する矢印Ｙ方向に延設される画素分離領域（第２画素分離領域）１６とを備える。そして、第１実施の形態では、接続部１２１は、矢印Ｘ方向に延設される画素分離領域１６に重複する位置に配設される。一方、ＦＤ領域２５は、矢印Ｘ方向に延設される画素分離領域１６と矢印Ｙ方向に延設される画素分離領域１６との交差部、又は矢印Ｙ方向に延設される画素分離領域１６に近接する位置に配設される。
　このため、互いに異なる方向に延設される画素分離領域１６に重複させて、又は近接させて接続部１２１とＦＤ領域２５とが配設されるので、接続部１２１が配置された位置に対して、ＦＤ領域２５は十分離間された位置に配置される。これにより、接続部１２１からＦＤ領域２５への電界強度を緩和することができる。
　また、固体撮像装置１では、図４及び図８に示されるように、転送トランジスタ１２の垂直ゲート電極２０５の第２面２Ｂ側の第３面２０５Ｕは、ＦＤ領域２５の第１面２Ａ側の第４面２５Ｂに対して、基体２の厚さ方向において同一の位置、又は第４面２５Ｂよりも第１面２Ａ側の位置に形成される。
　このため、光電変換素子１１から転送トランジスタ１２を通してＦＤ領域２５へ流れる電荷の経路を、接続部１２１からＦＤ領域２５側へ離間させることができる。これにより、接続部１２１が配置された位置に対して、電荷の経路は十分離間された位置に形成されるので、接続部１２１から電荷の経路への電界強度を緩和することができる。
　また、固体撮像装置１では、図４、図５、図６、図８及び図９に示されるように、転送トランジスタ１２の垂直ゲート電極２０５の第３面２０５Ｕに、第２面２Ｂ側に向かって、絶縁体としての層間絶縁膜６が配設される。この層間絶縁膜６は、第３面２０５Ｕに対応する位置に、基体２の第２面２Ｂから第１面２Ａ側へ向かって形成された溝２０５Ｈ（図１６及び図１７参照。）内に埋設される。
　このため、光電変換素子１１から転送トランジスタ１２を通してＦＤ領域２５へ流れる電荷の経路が、接続部１２１に対して電気的に分離される。これにより、接続部１２１から電荷の経路への電界強度を緩和することができる。
　さらに、固体撮像装置１では、図１６及び図１７に示されるように、転送トランジスタ１２の垂直ゲート電極２０５の第３面２０５Ｕに配設された層間絶縁膜６は、基体２の第２面２Ｂに配設される層間絶縁膜６に対して、同一の層、かつ、同一の絶縁材料により形成される。
　このため、トランジスタ２００と配線７とを電気的に分離する層間絶縁膜６を利用して第３面２０５Ｕに層間絶縁膜６が配設されるので、電界強度を緩和する構造を簡易に構築することができる。
　加えて、固体撮像装置１の製造方法では、絶縁体の形成工程が削減されるので、全体の製造工程数を削減することができる。
＜２．第２実施の形態＞
　図１８～図２５を用いて、本開示の第２実施の形態に係る固体撮像装置１及び固体撮像装置１の製造方法を説明する。なお、第２実施の形態並びにそれ以降の実施の形態又変形例において、第１実施の形態に係る固体撮像装置１の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［固体撮像装置１の製造方法］
　図１８～図２５は、固体撮像装置１の一例の製造方法を工程毎に示している。ここでは、第１実施の形態に係る固体撮像装置１の製造方法と同様に、画素分離領域１６、素子分離領域２６、転送トランジスタ１２及び接続部１２１の製造方法について詳細に説明する。
　第１実施の形態に係る固体撮像装置１の製造方法（以下、単に「第１製造方法」という。）と同様に、画素１０間となる領域において、基体２に画素分離領域１６が形成される（図１８参照）。引き続き、図１８に示されるように、画素１０間となる領域及び素子間となる領域に素子分離領域２６が形成される。ここで、画素分離領域１６とこの画素分離領域１６に重複して配設される素子分離領域２６とは、同一、又は実質的に同一の幅寸法により形成される。それ以外の構成要素は、第１製造方法と同一である。
　基体２の第２面２Ｂ上にマスク８０１、マスク８０２、マスク８０３が順次形成される（図１９参照）。
　図１９に示されるように、転送トランジスタ１２の形成領域において、マスク８０１～マスク８０３を用いて、基体２の第２面２Ｂから第１面２Ａ側に掘り下げられた溝２０５Ｈが形成される。
　この後、マスク８０３が除去される。
　図２０に示されるように、溝２０５Ｈの内壁及び底面に沿って、基体２の表面上にゲート絶縁膜２０５Ｇが形成される。引き続き、図２１に示されるように、溝２０５Ｈの内壁及び底面に沿って、基体２の表面部分にピニング領域２０Ｐが形成される。
　図２２に示されるように、溝２０５Ｈ内を埋設して、更に基体２の第２面２Ｂ側にゲート電極層２０５Ａが形成される。
　図２３に示されるように、接続部１２１の形成領域にマスク８０４が形成され、マスク８０４を用いてゲート電極層２０５Ａがパターンニングされる。このパターンニングにより、ゲート電極層２０５Ａから画素分離領域１６に重複して配設される接続部１２１が形成される。さらに、溝２０５Ｈ内にはゲート電極層２０５Ａが埋設された状態となり、このゲート電極層２０５Ａから転送トランジスタ１２の垂直ゲート電極２０５が形成される。
　この後、マスク８０４が除去される。
　図２４に示されるように、転送トランジスタ１２の垂直ゲート電極２０５の形成領域が開口されたマスク８０５が形成され、マスク８０５を用いて垂直ゲート電極２０５の第２面２Ｂ側の他端部が除去される。つまり、垂直ゲート電極２０５の一部が掘り下げられる。この垂直ゲート電極２０５の掘り下げられた底面は、第３面２０５Ｕとされる。
　図２５に示されるように、層間絶縁膜６、接続孔６Ｈ、配線７のそれぞれが形成される。配線７は、ここでは制御信号線である。
　これら一連の工程が終了すると、第１実施の形態に係る固体撮像装置１が完成し、製造方法が終了する。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素並びに第１製造方法の構成要素と同一又は実質的に同一である。
［作用効果］
　第２実施の形態に係る固体撮像装置１及び固体撮像装置１の製造方法によれば、第１実施の形態に係る固体撮像装置１及び第１製造方法により得られる作用効果と同様の作用効果を得ることができる。
＜３．第３実施の形態＞
　図２６～図２９を用いて、本開示の第３実施の形態に係る固体撮像装置１を説明する。
　図２６は、第３実施の形態に係る固体撮像装置１の画素１０、転送トランジスタ１２、接続部１２１及びＦＤ領域２５の立体構成の一例を表している。図２７は、図２６に示される画素１０等を矢印Ｚ方向から見た平面構成の一例を表している。図２８は、図２７に示されるＥ－Ｅ切断線において切断して矢印Ｙ方向に見た画素１０等の縦断面構成の一例を表している。図２９は、図２７に示されるＦ－Ｆ切断線において切断して矢印Ｘ方向に見た画素１０等の縦断面構成の一例を表している。
　図２６～図２９に示されるように、第３実施の形態に固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、接続部１２１は、基体２の第２面２Ｂ側において矢印Ｘ方向に延設される画素分離領域１６と重複する位置に配設されている。
　一方、ＦＤ領域２５は、矢印Ｙ方向に延設される画素分離領域１６に沿って、矢印Ｙ方向とは反対側へ移動した位置に配設されている。つまり、第１実施の形態に係る固体撮像装置１に対して、ＦＤ領域２５は接続部１２１から離間されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第３実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図２７～図２９に示されるように、接続部１２１から離間されてＦＤ領域２５が配設される。
　このため、光電変換素子１１から転送トランジスタ１２を通してＦＤ領域２５へ流れる電荷の経路を、接続部１２１からＦＤ領域２５側へ離間させることができる。これにより、接続部１２１が配置された位置に対して、電荷の経路は十分離間された位置に形成されるので、接続部１２１から電荷の経路への電界強度を更に緩和することができる。
＜４．第４実施の形態＞
　図３０～図３３を用いて、本開示の第４実施の形態に係る固体撮像装置１を説明する。
　図３０は、第４実施の形態に係る固体撮像装置１の画素１０、転送トランジスタ１２、接続部１２１及びＦＤ領域２５の立体構成の一例を表している。図３１は、図３０に示される画素１０等を矢印Ｚ方向から見た平面構成の一例を表している。図３２は、図３１に示されるＧ－Ｇ切断線において切断して矢印Ｙ方向に見た画素１０等の縦断面構成の一例を表している。図３３は、図３１に示されるＨ－Ｈ切断線において切断して矢印Ｘ方向に見た画素１０等の縦断面構成の一例を表している。
　図３０～図３３に示されるように、第４実施の形態に固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、接続部１２１は、基体２の第２面２Ｂ側において矢印Ｘ方向に延設される画素分離領域１６と重複する位置に配設されている。
　一方、ＦＤ領域２５は、第３実施の形態に係る固体撮像装置１と同様に、矢印Ｙ方向に延設される画素分離領域１６に沿って、矢印Ｙ方向とは反対側へ移動した位置に配設されている。ＦＤ領域２５の移動量は更に増加されている。
　転送トランジスタ１２の垂直ゲート電極２０５は、接続部１２１との接続部位から矢印Ｘ方向に延設され、延設された端部において矢印Ｙ方向とは反対方向に屈曲し、更に矢印Ｙ方向とは反対側に延設されている。垂直ゲート電極２０５の矢印Ｙ方向とは反対側に延設されている部位は、ＦＤ領域２５に沿い、かつ、対向している。つまり、垂直ゲート電極２０５は、平面視において、Ｌ字形状に形成されている。この結果、垂直ゲート電極２０５は、接続部１２１とＦＤ領域２５との間の位置に配置されている。
　上記構成要素以外の構成要素は、第３実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第４実施の形態に係る固体撮像装置１によれば、第３実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図３０～図３３に示されるように、転送トランジスタ１２の垂直ゲート電極２０５が、接続部１２１とＦＤ領域２５との間に配設される。このような構成では、接続部１２１とＦＤ領域２５との離間距離は、垂直ゲート電極２０５とＦＤ領域２５との離間距離よりも大きい。
　このため、光電変換素子１１から転送トランジスタ１２を通してＦＤ領域２５へ流れる電荷の経路を、接続部１２１からＦＤ領域２５側へ大きく離間させることができる。これにより、接続部１２１が配置された位置に対して、電荷の経路は十分離間された位置に形成されるので、接続部１２１から電荷の経路への電界強度を更に緩和することができる。
＜５．第５実施の形態＞
　図３４～図３７を用いて、本開示の第５実施の形態に係る固体撮像装置１を説明する。
　図３４は、第５実施の形態に係る固体撮像装置１の画素１０、転送トランジスタ１２、接続部１２１及びＦＤ領域２５の立体構成の一例を表している。図３５は、図３４に示される画素１０等を矢印Ｚ方向から見た平面構成の一例を表している。図３６は、図３５に示されるＩ－Ｉ切断線において切断して矢印Ｙ方向に見た画素１０等の縦断面構成の一例を表している。図３７は、図３５に示されるＪ－Ｊ切断線において切断して矢印Ｘ方向に見た画素１０等の縦断面構成の一例を表している。
　図３４～図３７に示されるように、第５実施の形態に固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、接続部１２１は、基体２の第２面２Ｂ側において矢印Ｘ方向に延設される画素分離領域１６と重複する位置に配設されている。
　一方、ＦＤ領域２５は、第４実施の形態に係る固体撮像装置１と同様に、矢印Ｙ方向に延設される画素分離領域１６に沿って、矢印Ｙ方向とは反対側へ移動した位置に配設されている。ＦＤ領域２５の移動量は更に増加されている。
　転送トランジスタ１２の垂直ゲート電極２０５は、第４実施の形態に係る固体撮像装置１と同様に、接続部１２１との接続部位から矢印Ｘ方向に延設され、延設された端部において矢印Ｙ方向とは反対方向に屈曲し、更に矢印Ｙ方向とは反対側に延設されている。垂直ゲート電極２０５の矢印Ｙ方向とは反対側に延設されている部位の幅寸法は、矢印Ｘ方向に延設されている部位の幅寸法よりも大きい。このため、垂直ゲート電極２０５は、平面視において、矢印Ｘ方向に延設される画素分離領域１６と矢印Ｙ方向に延設される画素分離領域１６との交差部分に沿って配設されている。
　また、垂直ゲート電極２０５は、矢印Ｙ方向において、ＦＤ領域２５に対向する配置とされている。
　上記構成要素以外の構成要素は、第４実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第５実施の形態に係る固体撮像装置１によれば、第４実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図３４～図３７に示されるように、転送トランジスタ１２の垂直ゲート電極２０５が、画素分離領域１６の交差部分に沿って配設される。このため、転送トランジスタ１２のゲート絶縁膜２０５Ｇに沿って形成されるピニング領域２０Ｐ（図１３～図１７等参照。）が、画素分離領域１６の第１溝１６１に沿って配設される図示省略のピニング領域と共有される。これにより、特に基体２の第２面２Ｂ側において、固体撮像装置１のピニング領域の構造を簡易に実現することができる。また、固体撮像装置１において、飽和電荷量（Ｑｓ）を向上させることができる。
＜６．第６実施の形態＞
　図３８～図４１を用いて、本開示の第６実施の形態に係る固体撮像装置１を説明する。
　図３８は、第６実施の形態に係る固体撮像装置１の画素１０、転送トランジスタ１２、接続部１２１及びＦＤ領域２５の立体構成の一例を表している。図３９は、図３８に示される画素１０等を矢印Ｚ方向から見た平面構成の一例を表している。図４０は、図３９に示されるＫ－Ｋ切断線において切断して矢印Ｙ方向に見た画素１０等の縦断面構成の一例を表している。図４１は、図３９に示されるＬ－Ｌ切断線において切断して矢印Ｘ方向に見た画素１０等の縦断面構成の一例を表している。
　図３８～図４１に示されるように、第６実施の形態に固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、接続部１２１は、基体２の第２面２Ｂ側において矢印Ｘ方向に延設される画素分離領域１６と重複する位置に配設されている。
　一方、ＦＤ領域２５は、第５実施の形態に係る固体撮像装置１と同様に、矢印Ｙ方向に延設される画素分離領域１６に沿って、矢印Ｙ方向とは反対側へ移動した位置に配設されている。
　転送トランジスタ１２の垂直ゲート電極２０５は、第５実施の形態に係る固体撮像装置１と同様に、平面視において、矢印Ｘ方向に延設される画素分離領域１６と矢印Ｙ方向に延設される画素分離領域１６との交差部分に沿って配設されている。
　さらに、垂直ゲート電極２０５の矢印Ｙ方向とは反対側に延設されている端部は、ＦＤ領域２５の矢印Ｙ方向及び矢印Ｘ方向に延びる２つの辺に沿ってＬ字形状に切り欠いた形状に形成されている。このような構成により、転送トランジスタ１２のゲート幅Ｗｇ寸法を増加させることができる。
　上記構成要素以外の構成要素は、第５実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第６実施の形態に係る固体撮像装置１によれば、第５実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図３８～図４１に示されるように、転送トランジスタ１２の垂直ゲート電極２０５が、ＦＤ領域２５の２辺に沿って配設されている。このため、転送トランジスタ１２のゲート幅Ｗｇ寸法を増加させることができるので、転送トランジスタ１２の電荷の転送効率を向上させることができる。
＜７．第７実施の形態＞
　図４２～図４５を用いて、本開示の第７実施の形態に係る固体撮像装置１を説明する。
　図４２は、第７実施の形態に係る固体撮像装置１の画素１０、転送トランジスタ１２、接続部１２１及びＦＤ領域２５の立体構成の一例を表している。図４３は、図４２に示される画素１０等を矢印Ｚ方向から見た平面構成の一例を表している。図４４は、図４３に示されるＭ－Ｍ切断線において切断して矢印Ｙ方向に見た画素１０等の縦断面構成の一例を表している。図４５は、図４３に示されるＮ－Ｎ切断線において切断して矢印Ｘ方向に見た画素１０等の縦断面構成の一例を表している。
　図４２～図４５に示されるように、第７実施の形態に固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、接続部１２１は、基体２の第２面２Ｂ側において矢印Ｘ方向に延設される画素分離領域１６と重複する位置に配設されている。
　一方、ＦＤ領域２５は、第５実施の形態に係る固体撮像装置１と同様に、矢印Ｙ方向に延設される画素分離領域１６に沿って、矢印Ｙ方向とは反対側へ移動した位置に配設されている。
　転送トランジスタ１２の垂直ゲート電極２０５は、第６実施の形態に係る固体撮像装置１と同様に、平面視において、矢印Ｘ方向に延設される画素分離領域１６と矢印Ｙ方向に延設される画素分離領域１６との交差部分に沿って配設されている。
　さらに、垂直ゲート電極２０５の矢印Ｙ方向とは反対側に延設されている端部は、ＦＤ領域２５の矢印Ｙ方向、矢印Ｘ方向及び矢印Ｘ方向とは反対側に延びる３つの辺に沿ってＣ字形状に切り欠いた形状に形成されている。このような構成により、転送トランジスタ１２のゲート幅Ｗｇ寸法を更に増加させることができる。
　上記構成要素以外の構成要素は、第５実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第７実施の形態に係る固体撮像装置１によれば、第６実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図４２～図４５に示されるように、転送トランジスタ１２の垂直ゲート電極２０５が、ＦＤ領域２５の３辺に沿って配設されている。このため、転送トランジスタ１２のゲート幅Ｗｇ寸法を更に増加させることができるので、転送トランジスタ１２の電荷の転送効率をより一層向上させることができる。
＜８．第８実施の形態＞
　図４６を用いて、本開示の第８実施の形態に係る固体撮像装置１を説明する。
　図４６は、複数の画素１０を配列したレイアウト構成の一例を表している。
　第８実施の形態に係る固体撮像装置１は、第１実施の形態に係る固体撮像装置１の応用例である。固体撮像装置１は、矢印Ｘ方向に隣接して配列された２つの画素１０と矢印Ｙ方向に隣接して配列された２つの画素１０とを含む合計４つの画素１０に対して１つの画素回路２０を配設している。つまり、４つの画素１０が単位画素ＢＰとされ、単位画素ＢＰ毎に画素回路２０が配設されている。
　単位画素ＢＰの１つの画素１０に対応する位置において、基体２の第２面２Ｂ（図４及び図５参照）側には、増幅トランジスタ２１が配設されている。また、他の１つの画素１０に対応する位置において、基体２には、選択トランジスタ２２が配設されている。また、他の１つの画素１０に対応する位置において、基体２には、ＦＤ変換ゲイン切替えトランジスタ２３が配設されている。そして、他の１つの画素１０に対応する位置において、基体２には、リセットトランジスタ２４が配設されている。
　これらの増幅トランジスタ２１等のトランジスタ２００のゲート長Ｌｇ方向は斜め方向とされている（図２参照）。
　そして、矢印Ｘ方向に隣接して配列された画素１０のそれぞれのトランジスタ２００は、画素１０間の画素分離領域１６を中心として線対称形状に形成されている。同様に、矢印Ｙ方向に隣接して配列された画素１０のそれぞれのトランジスタ２００は、画素１０間の画素分離領域１６を中心として線対称形状に形成されている。
　第８実施の形態では、単位画素ＢＰのそれぞれの画素１０のＦＤ領域２５が単位画素ＢＰの中央部分に集約されている。そして、この集約された合計４つのＦＤ領域２５は、共有接続部３２により相互に電気的に接続されている。
　一方、単位画素ＢＰのそれぞれの画素１０の基体接続部２７が単位画素ＢＰの各角部分配設されている。そして、この基体接続部２７は、単位画素ＢＰに対して矢印Ｘ方向又は矢印Ｙ方向に隣接する他の単位画素ＢＰの基体接続部２７に共有接続部３３を通して電気的に接続されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第８実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜９．第９実施の形態＞
　図４７を用いて、本開示の第９実施の形態に係る固体撮像装置１を説明する。
　図４７は、複数の画素１０を配列したレイアウト構成の一例を表している。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１０のレイアウト構成
　第９実施の形態に係る固体撮像装置１では、第１実施の形態に係る固体撮像装置１と同様に、ＦＤ領域２５が共有された矢印Ｘ方向に隣接して配列される２つの画素１０は、単位画素ＢＰを構成している。さらに、単位画素ＢＰに対して、矢印Ｙ方向に隣接し、矢印Ｘ方向に隣接する２つの画素１０は、同様に単位画素ＢＰを構成している。ここで、単位画素ＢＰに対して、矢印Ｙ方向に隣接する単位画素ＢＰは、矢印Ｘ方向に１つの画素１０分、ずれた位置に配置されている。
（２）画素１０及びカラーフィルタ４のレイアウト構成
　画素１０には、カラーフィルタ４が配置されている。カラーフィルタ４は、縦断面による説明は省略するが、基体２の第１面２Ａ側に配置されている（図４及び図５参照）。
　第９実施の形態では、カラーフィルタ４は、赤色フィルタ４１と、緑色フィルタ（赤側）４２と、緑色フィルタ（青側）４３と、青色フィルタ４４とを備えている。
　カラーフィルタ４では、矢印Ｘ方向において、赤色フィルタ４１、緑色フィルタ４２のそれぞれが交互に配列されている。そして、赤色フィルタ４１に隣接して、矢印Ｙ方向の反対側には緑色フィルタ４３が配列されている。さらに、緑色フィルタ４３に隣接して、矢印Ｘ方向には青色フィルタ４４が配列されている。緑色フィルタ４３、青色フィルタ４４のそれぞれは、矢印Ｘ方向に交互に配列されている。
（３）赤色フィルタ４１及び青色フィルタ４４の平面レイアウト構成
　第９実施の形態では、合計８つの画素１０が１つの単位画素ＢＰＲとして構築され、この単位画素ＢＰＲに赤色フィルタ４１が配置されている。
　詳しく説明すると、単位画素ＢＰＲは、４組の単位画素ＢＰを有する。つまり、単位画素ＢＰＲは、１組の単位画素ＢＰと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列される２組の単位画素ＢＰと、更に矢印Ｙ方向に隣接する１組の単位画素ＢＰとを備えている。
　また、合計８つの画素１０が１つの単位画素ＢＰＢとして構築され、この単位画素ＢＰＢに青色フィルタ４４が配置されている。
　単位画素ＢＰＲと同様に、単位画素ＢＰＢは、４組の単位画素ＢＰを有する。つまり、単位画素ＢＰＢは、１組の単位画素ＢＰと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列される２組の単位画素ＢＰと、更に矢印Ｙ方向に隣接する１組の単位画素ＢＰとを備えている。
（４）緑色フィルタ４２及び緑色フィルタ４３の平面レイアウト構成
　第９実施の形態では、合計１０の画素１０が１つの単位画素ＢＰＧｒとして構築され、この単位画素ＢＰＧｒに緑色フィルタ４２が配置されている。
　詳しく説明すると、単位画素ＢＰＧｒは、５組の単位画素ＢＰを有する。つまり、単位画素ＢＰＧｒは、矢印Ｘ方向に隣接して配列される２組の単位画素ＢＰと、矢印Ｙ方向に隣接する１組の単位画素ＢＰと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列される２組の単位画素ＢＰとを備えている。
　また、合計１０の画素１０が１つの単位画素ＢＰＧｂとして構築され、この単位画素ＢＰＧｂに緑色フィルタ４３が配置されている。
　単位画素ＢＰＧｒと同様に、単位画素ＢＰＧｂは、５組の単位画素ＢＰを有する。つまり、単位画素ＢＰＧｂは、矢印Ｘ方向に隣接して配列される２組の単位画素ＢＰと、矢印Ｙ方向に隣接する１組の単位画素ＢＰと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列される２組の単位画素ＢＰとを備えている。
（５）光学レンズ５のレイアウト構成
　第９実施の形態では、光学レンズ５は、基体２の第１面２Ａ側にカラーフィルタ４を介在して配設されている。光学レンズ５は、単位画素ＢＰ毎に配設されている。つまり、光学レンズ５は、矢印Ｘ方向に２つの画素１０分の長さを有し、矢印Ｙ方向に１つの画素１０分の長さを有する。つまり、光学レンズ５は、平面視においてアスペクト比が異なる楕円形状に形成されている。
　ここでは、光学レンズ５は、矢印Ｚ方向とは反対側に突出する湾曲集光面を備えている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第９実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１０．第１０実施の形態＞
　図４８及び図４９を用いて、本開示の第１０実施の形態に係る固体撮像装置１を説明する。
　図４８は、複数の画素１０を配列したレイアウト構成の一例を表している。図４９は、画素１０に対応した位置に積層された画素回路２０を構築するトランジスタ２００のレイアウト構成の一例を表している。
　第１０実施の形態に係る固体撮像装置１は、２段画素構造を採用している。詳しく説明すると、図４８に示されるように、基体２が１段目とされ、基体２には画素分離領域１６に周囲が取り囲まれた画素１０が配設されている。画素１０には、図示省略の光電変換素子１１及び転送トランジスタ１２が配設されている。
　基体２の第２面２Ｂ側には第２基体２０Ｓが積層されている。この第２基体２０Ｓには、画素１０に対応する位置に、画素回路２０を構築するトランジスタ２００が配設されている。すなわち、第２基体２０Ｓに、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３及びリセットトランジスタ２４が配設されている。
　ここでは、増幅トランジスタ２１等のトランジスタ２００は、矢印Ｙ方向（又は矢印Ｘ方向）にゲート長Ｌｇ方向を一致させて配置されている。
　上記構成要素以外の構成要素は、第８実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１０実施の形態に係る固体撮像装置１によれば、第８実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１１．第１１実施の形態＞
　図５０～図５３を用いて、本開示の第１１実施の形態に係る固体撮像装置１を説明する。
　図５０は、第１１実施の形態に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図５１は、図５０に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図５２は、図５０に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図５３は、図５０に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図５０～図５３に示されるように、第１１実施の形態に係る固体撮像装置１では、転送トランジスタ１２の垂直ゲート電極２０５の矢印Ｙ方向の寸法が、第１実施の形態に係る固体撮像装置１の同一の構成要素の寸法よりも小さい。すなわち、転送トランジスタ１２のゲート幅Ｗｇ寸法が小さく形成されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、転送トランジスタ１２のゲート幅Ｗｇが小さくされているので、飽和電荷量（Ｑｓ）を向上させることができる。
［第１変形例］
　図５４～図５７を用いて、第１１実施の形態の第１変形例に係る固体撮像装置１を説明する。
　図５４は、第１１実施の形態の第１変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図５５は、図５４に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図５６は、図５４に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図５７は、図５４に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図５４～図５７に示されるように、第１１実施の形態の第１変形例に係る固体撮像装置１では、接続部１２１の矢印Ｘ方向の幅寸法内において、転送トランジスタ１２の垂直ゲート電極２０５が矢印Ｘ方向側に配設されている。すなわち、垂直ゲート電極２０５は、ＦＤ領域２５に近づけて配置されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第１変形例に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、転送トランジスタ１２の垂直ゲート電極２０５がＦＤ領域２５に近づけて配置される。このため、接続部１２１が配置された位置に対して、ＦＤ領域２５は十分離間された位置に配置されるので、接続部１２１からＦＤ領域２５への電界強度を緩和することができる。
［第２変形例］
　図５８～図６１を用いて、第１１実施の形態の第２変形例に係る固体撮像装置１を説明する。
　図５８は、第１１実施の形態の第２変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図５９は、図５８に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図６０は、図５８に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図６１は、図５８に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図５８～図６１に示されるように、第１１実施の形態の第２変形例に係る固体撮像装置１では、接続部１２１の一部が矢印Ｘ方向に延設され、この延設された部位に転送トランジスタ１２の垂直ゲート電極２０５が接続されている。すなわち、垂直ゲート電極２０５は、ＦＤ領域２５に近づけて配置されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第１変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第２変形例に係る固体撮像装置１によれば、第１１実施の形態の第１変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第３変形例］
　図６２～図６５を用いて、第１１実施の形態の第３変形例に係る固体撮像装置１を説明する。
　図６２は、第１１実施の形態の第３変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図６３は、図６２に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図６４は、図６２に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図６５は、図６２に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図６２～図６５に示されるように、第１１実施の形態の第３変形例に係る固体撮像装置１では、転送トランジスタ１２の垂直ゲート電極２０５が電気的に並列に接続された複数本に分岐されている。ここでは、垂直ゲート電極２０５は、矢印Ｚ方向とは反対側に延設され、矢印Ｙ方向に離間された２本に分岐されている。すなわち、転送トランジスタ１２では、実質的にゲート幅Ｗｇ寸法が拡張されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第１変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第３変形例に係る固体撮像装置１によれば、第１１実施の形態の第１変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、転送トランジスタ１２のゲート幅Ｗｇ寸法を増加させることができるので、転送トランジスタ１２の電荷の転送効率を向上させることができる。
［第４変形例］
　図６６～図６９を用いて、第１１実施の形態の第４変形例に係る固体撮像装置１を説明する。
　図６６は、第１１実施の形態の第４変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図６７は、図６６に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図６８は、図６６に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図６９は、図６６に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図６６～図６９に示されるように、第１１実施の形態の第４変形例に係る固体撮像装置１では、転送トランジスタ１２の垂直ゲート電極２０５は、接続部１２１との接続部位から矢印Ｙ方向とは反対側に延設され、延設された部位から屈曲して矢印Ｘ方向へ延設されている。垂直ゲート電極２０５は、丁度、ＦＤ領域２５の２つの辺に沿って形成されている。垂直ゲート電極２０５は、平面視において、Ｌ字形状に形成されている。すなわち、転送トランジスタ１２では、実質的にゲート幅Ｗｇ寸法が拡張されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第１変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第４変形例に係る固体撮像装置１によれば、第１１実施の形態の第３変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第５変形例］
　図７０～図７３を用いて、第１１実施の形態の第５変形例に係る固体撮像装置１を説明する。
　図７０は、第１１実施の形態の第５変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図７１は、図７０に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図７２は、図７０に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図７３は、図７０に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図７０～図７３に示されるように、第１１実施の形態の第５変形例に係る固体撮像装置１では、転送トランジスタ１２の垂直ゲート電極２０５は、接続部１２１との接続部位から矢印Ｙ方向とは反対側に延設され、湾曲しながら矢印Ｘ方向へ延設されている。垂直ゲート電極２０５は、ＦＤ領域２５の２つの辺に沿って形成されている。垂直ゲート電極２０５は、平面視において、Ｃ字形状に形成されている。すなわち、転送トランジスタ１２では、実質的にゲート幅Ｗｇ寸法が拡張されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第１変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第５変形例に係る固体撮像装置１によれば、第１１実施の形態の第３変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第６変形例］
　図７４～図７７を用いて、第１１実施の形態の第６変形例に係る固体撮像装置１を説明する。
　図７４は、第１１実施の形態の第６変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図７５は、図７４に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図７６は、図７４に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図７７は、図７４に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図７４～図７７に示されるように、第１１実施の形態の第６変形例に係る固体撮像装置１では、転送トランジスタ１２の垂直ゲート電極２０５は、接続部１２１との接続部位から矢印Ｙ方向とは反対側及び矢印Ｘ方向に向かって斜め方向に延設されている。ここでは、垂直ゲート電極２０５は、矢印Ｙ方向又は矢印Ｘ方向に対して４５度の傾きを持って延設されている。垂直ゲート電極２０５は、ＦＤ領域２５の２つの辺に沿って形成されることになる。すなわち、転送トランジスタ１２では、実質的にゲート幅Ｗｇ寸法が拡張されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第１変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第６変形例に係る固体撮像装置１によれば、第１１実施の形態の第３変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第７変形例］
　図７８～図８１を用いて、第１１実施の形態の第７変形例に係る固体撮像装置１を説明する。
　図７８は、第１１実施の形態の第７変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図７９は、図７８に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図８０は、図７８に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図８１は、図７８に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図７８～図８１に示されるように、第１１実施の形態の第７変形例に係る固体撮像装置１では、転送トランジスタ１２は、２つの垂直ゲート電極２０５を備えている。一方の垂直ゲート電極２０５は、矢印Ｘ方向に延設される画素分離領域１６に重複された位置に配設される接続部１２１に電気的に接続され、この接続部位から矢印Ｙ方向とは反対側に延設されている。他方の垂直ゲート電極２０５は、矢印Ｙ方向に延設される画素分離領域１６に重複された位置に配設される接続部１２１に電気的に接続され、この接続部位から矢印Ｘ方向とは反対側に延設されている。２つの垂直ゲート電極２０５は、電気的に並列に接続されている。
　２つの垂直ゲート電極２０５は、ＦＤ領域２５の２つの辺に沿ってそれぞれ形成されることになる。すなわち、転送トランジスタ１２では、実質的にゲート幅Ｗｇ寸法が拡張されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第１変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第７変形例に係る固体撮像装置１によれば、第１１実施の形態の第３変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第８変形例］
　図８２～図８５を用いて、第１１実施の形態の第８変形例に係る固体撮像装置１を説明する。
　図８２は、第１１実施の形態の第８変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図８３は、図８２に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図８４は、図８２に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図８５は、図８２に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図８２～図８５に示されるように、第１１実施の形態の第８変形例に係る固体撮像装置１では、第７変形例に係る固体撮像装置１と同様に、転送トランジスタ１２は、２つの垂直ゲート電極２０５を備えている。一方の垂直ゲート電極２０５は、矢印Ｘ方向に延設される画素分離領域１６に重複された位置に配設される接続部１２１に電気的に接続され、この接続部位から矢印Ｙ方向とは反対側に延設されている。他方の垂直ゲート電極２０５は、矢印Ｙ方向に延設される画素分離領域１６に重複された位置に配設される接続部１２１に電気的に接続され、この接続部位から矢印Ｘ方向とは反対側に延設されている。２つの垂直ゲート電極２０５は、電気的に並列に接続されている。さらに、２つの垂直ゲート電極２０５の間は、若干、離れている。
　２つの垂直ゲート電極２０５は、ＦＤ領域２５の２つの辺に沿ってそれぞれ形成されることになる。さらに、２つの垂直ゲート電極２０５の間は、若干、離れているので、電荷の転送経路として使用される。すなわち、転送トランジスタ１２では、実質的にゲート幅Ｗｇ寸法が更に拡張されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第７変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第８変形例に係る固体撮像装置１によれば、第１１実施の形態の第７変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
［第９変形例］
　図８６～図８９を用いて、第１１実施の形態の第９変形例に係る固体撮像装置１を説明する。
　図８６は、第１１実施の形態の第９変形例に係る固体撮像装置１の転送トランジスタ１２及び接続部１２１の立体構成の一例を表している。図８７は、図８６に示される転送トランジスタ１２等を矢印Ｚ方向から見た平面構成の一例を表している。図８８は、図８６に示される転送トランジスタ１２等を矢印Ｙ方向に見た側面構成の一例を表している。図８９は、図８６に示される転送トランジスタ１２等を矢印Ｘ方向に見た側面構成の一例を表している。
　図８６～図８９に示されるように、第１１実施の形態の第９変形例に係る固体撮像装置１は、第１１実施の形態の第１変形例に係る固体撮像装置１の応用例である。すなちわ、転送トランジスタ１２の垂直ゲート電極２０５は、矢印Ｙ方向に延設され、延設方向中間部において矢印Ｘ方向に突出している。この垂直ゲート電極２０５の突出された部位は、ＦＤ領域２５に近づけて配置されている。垂直ゲート電極２０５は、平面視において、Ｔ字形状に形成されている。
　上記構成要素以外の構成要素は、第１１実施の形態の第１変形例に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　第１１実施の形態の第９変形例に係る固体撮像装置１によれば、第１１実施の形態の第１変形例に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１２．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図９０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図９０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図９０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図９１は、撮像部１２０３１の設置位置の例を示す図である。
　図９１では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図９１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。撮像部１２０３１に本開示に係る技術を適用することにより、より簡易な構成の撮像部１２０３１を実現できる。
＜１３．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、上記第１実施の形態から第１１実施の形態に係る固体撮像装置のうち、２以上の実施の形態に係る固体撮像装置を組み合わせてもよい。
　また、本技術では、例えば第９実施の形態に係る固体撮像装置において、単位画素を構築する画素の組数や単位画素の配列レイアウトは適宜変更可能である。
　また、本技術は、イメージング用途に限らず、センシング用途等に使用される受光装置、光電変換装置、光検出装置等に広く適用可能である。さらに、固体撮像装置は、可視光の入射光に限らず、赤外光、紫外光、電磁波等の入射光であってもよい。また、本技術は、光電変換素子の光入射側の上方に、任意にバンドパスフィルタ等を設け、所望の入射光を受光する構成であってもよい。
　本開示では、固体撮像装置において、画素と、転送トランジスタと、画素分離領域とを備える。画素は、基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有する。転送トランジスタは、画素に対応する位置において、基体の第１面とは反対側の第２面側に配設され、光電変換素子に一方の主電極を電気的に接続する。画素分離領域は、光電変換素子及び転送トランジスタの周囲を取り囲んで基体の厚さ方向に配設され、電気的、かつ、光学的に分離する。
　ここで、固体撮像装置は、更に接続部を備える。接続部は、基体の第２面側において画素分離領域と重複する位置に配設される。この接続部は、転送トランジスタのゲート電極と制御信号線とを電気的に接続する。
　このため、接続部から基体の第２面側への電界の広がりを効果的に抑制又は防止することができるので、接続部からの電界強度を緩和することができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成の本技術によれば、固体撮像装置において、制御信号線からその周囲に発生する電界強度を緩和することができる。
（１）
　基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有する画素と、
　前記画素に対応する位置において、前記基体の前記第１面とは反対側の第２面側に配設され、前記光電変換素子に一方の主電極が電気的に接続された転送トランジスタと、
　前記光電変換素子及び前記転送トランジスタの周囲を取り囲んで前記基体の厚さ方向に配設され、電気的、かつ、光学的に分離する画素分離領域と、
　前記第２面側において前記画素分離領域と重複する位置に配設され、前記転送トランジスタのゲート電極と制御信号線とを電気的に接続する接続部と
　を備えている固体撮像装置。
（２）
　前記画素分離領域に周囲が取り囲まれた領域内において、前記転送トランジスタの他方の主電極に電気的に接続されるフローティングディフュージョン領域が配設されている
　前記（１）に記載の固体撮像装置。
（３）
　前記画素分離領域は、第１方向に延設される第１画素分離領域と、第１方向に対して交差する第２方向に延設される第２画素分離領域とを備え、
　前記接続部は、前記第１画素分離領域及び前記第２画素分離領域のいずれか一方に重複する位置に配設され、
　前記フローティングディフュージョン領域は、前記第１画素分離領域と前記第２画素分離領域との交差部、又は前記第１画素分離領域及び前記第２画素分離領域のいずれか他方に近接する位置に配設されている
　前記（２）に記載の固体撮像装置。
（４）
　前記フローティングディフュージョン領域の側面に沿って、前記ゲート電極が配設されている
　前記（２）又は前記（３）に記載の固体撮像装置。
（５）
　前記フローティングディフュージョン領域は、前記第２面側から見て矩形状に形成され、
　前記ゲート電極は、前記フローティングディフュージョン領域の矩形状の１辺以上の側面に沿って配設されている
　前記（４）に記載の固体撮像装置。
（６）
　前記ゲート電極は、１以上の本数において、前記基体の厚さ方向に延設されている
　前記（１）から前記（５）のいずれか１つに記載の固体撮像装置。
（７）
　前記ゲート電極は、前記接続部と前記フローティングディフュージョン領域との間に配設されている
　前記（２）から前記（５）のいずれか１つに記載の固体撮像装置。
（８）
　前記接続部と前記フローティングディフュージョン領域との離間距離は、前記ゲート電極と前記フローティングディフュージョン領域との離間距離よりも大きい
　前記（２）から前記（５）、前記（７）のいずれか１つに記載の固体撮像装置。
（９）
　前記ゲート電極の前記第２面側の第３面は、前記フローティングディフュージョン領域の前記第１面側の第４面に対して、前記基体の厚さ方向において同一の位置、又は前記第４面よりも前記第１面側の位置に形成されている
　前記（２）から前記（５）、前記（７）、前記（８）のいずれか１つに記載の固体撮像装置。
（１０）
　前記ゲート電極の前記第３面に、前記第２面側に向かって、絶縁体が配設されている
　前記（９）に記載の固体撮像装置。
（１１）
　前記絶縁体は、前記第３面に対応する位置に、前記基体の前記第２面から前記第１面側へ向かって形成された溝内に埋設されている
　前記（１０）に記載の固体撮像装置。
（１２）
　前記絶縁体は、前記基体の前記第２面に配設される層間絶縁膜に対して、同一の層、かつ、同一の絶縁材料により形成されている
　前記（１０）又は前記（１１）に記載の固体撮像装置。
（１３）
　前記画素は、前記画素分離領域を介在させて、第１方向及び第２方向に複数配列され、
　第１方向又は第２方向に隣接して配列された前記画素のそれぞれの前記フローティングディフュージョン領域は、共有接続部を介在させて、相互に電気的に接続されている
　前記（３）に記載の固体撮像装置。
　本出願は、日本国特許庁において２０２２年３月１０日に出願された日本特許出願番号２０２２－０３７３１３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　基体の光入射側となる第１面側に配設され、光を電荷に変換する光電変換素子を有する画素と、
    　前記画素に対応する位置において、前記基体の前記第１面とは反対側の第２面側に配設され、前記光電変換素子に一方の主電極が電気的に接続された転送トランジスタと、
    　前記光電変換素子及び前記転送トランジスタの周囲を取り囲んで前記基体の厚さ方向に配設され、電気的、かつ、光学的に分離する画素分離領域と、
    　前記第２面側において前記画素分離領域と重複する位置に配設され、前記転送トランジスタのゲート電極と制御信号線とを電気的に接続する接続部と
    　を備えている固体撮像装置。
  2. 　前記画素分離領域に周囲が取り囲まれた領域内において、前記転送トランジスタの他方の主電極に電気的に接続されるフローティングディフュージョン領域が配設されている
    　請求項１に記載の固体撮像装置。
  3. 　前記画素分離領域は、第１方向に延設される第１画素分離領域と、第１方向に対して交差する第２方向に延設される第２画素分離領域とを備え、
    　前記接続部は、前記第１画素分離領域及び前記第２画素分離領域のいずれか一方に重複する位置に配設され、
    　前記フローティングディフュージョン領域は、前記第１画素分離領域と前記第２画素分離領域との交差部、又は前記第１画素分離領域及び前記第２画素分離領域のいずれか他方に近接する位置に配設されている
    　請求項２に記載の固体撮像装置。
  4. 　前記フローティングディフュージョン領域の側面に沿って、前記ゲート電極が配設されている
    　請求項２に記載の固体撮像装置。
  5. 　前記フローティングディフュージョン領域は、前記第２面側から見て矩形状に形成され、
    　前記ゲート電極は、前記フローティングディフュージョン領域の矩形状の１辺以上の側面に沿って配設されている
    　請求項４に記載の固体撮像装置。
  6. 　前記ゲート電極は、１以上の本数において、前記基体の厚さ方向に延設されている
    　請求項１に記載の固体撮像装置。
  7. 　前記ゲート電極は、前記接続部と前記フローティングディフュージョン領域との間に配設されている
    　請求項２に記載の固体撮像装置。
  8. 　前記接続部と前記フローティングディフュージョン領域との離間距離は、前記ゲート電極と前記フローティングディフュージョン領域との離間距離よりも大きい
    　請求項２に記載の固体撮像装置。
  9. 　前記ゲート電極の前記第２面側の第３面は、前記フローティングディフュージョン領域の前記第１面側の第４面に対して、前記基体の厚さ方向において同一の位置、又は前記第４面よりも前記第１面側の位置に形成されている
    　請求項２に記載の固体撮像装置。
  10. 　前記ゲート電極の前記第３面に、前記第２面側に向かって、絶縁体が配設されている
    　請求項９に記載の固体撮像装置。
  11. 　前記絶縁体は、前記第３面に対応する位置に、前記基体の前記第２面から前記第１面側へ向かって形成された溝内に埋設されている
    　請求項１０に記載の固体撮像装置。
  12. 　前記絶縁体は、前記基体の前記第２面に配設される層間絶縁膜に対して、同一の層、かつ、同一の絶縁材料により形成されている
    　請求項１０に記載の固体撮像装置。
  13. 　前記画素は、前記画素分離領域を介在させて、第１方向及び第２方向に複数配列され、
    　第１方向又は第２方向に隣接して配列された前記画素のそれぞれの前記フローティングディフュージョン領域は、共有接続部を介在させて、相互に電気的に接続されている
    　請求項３に記載の固体撮像装置。
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