KR930011239A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 이 발명의 한실시예에 의한 반도체장치의 단면도.
제 2 도는 이 발명에 의한 반도체장치의 작용을 설명하기 위한 단면도.
제 3 도는 이 발명의 다른 실시예에 의한 반도체장치의 단면도.
제 4 도는 이 발명의 또다른 실시예에 의한 반도체장치의 단면도.
제 5 도는 이 발명의 또다른 하나의 실시예에 의한 반도체장치의 다면도.
제 6 도는 이 발명의 또다른 또 하나의 실시예에 의한 반도체장치의 다면도.
제 7 도a~d는 이 발명의 한실시예에 의한 제조방법의 각 공정에서의 반도체장치의 부분단면도.
제 8 도는 종래의 2중 웰 구조로된 반도체장치의 단면도.
제 9 도는 2중 웰 구조의 반도체장치에 형성되는 반도체장치내에 형성된 반도체장치의 한예를 표시한 단면도.
제10도는 종래의 2중 웰 구조의 반도체장치의 문제점의 표시한 단면도.
제11도는 종래의 2중 웰 구조의 반도체장치의 다른 문제점을 표시하는 단면도.
제12도는 이 발명이 적용된 반도체기판의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체기판 4 : P웰
6 : N웰 7 : 결정결함영역

Claims (17)

  1. 주표면이 있는 제 1 도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주표면에 설치되고 측부와 저부가 있으며 상기 주표면에서 뻗어있는 제 1 웰(4)과, 상기 제 1 웰(4)의 측부와 저부를 포위하도록 상기 반도체기판(1)의 주표면에 설치되고 저부에 결정결함영역(7)이 있는 제 2 웰(6)로 구성한 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제 2 도전형의 제 2 웰(6)의 측부에도 결정결함영역이 있는 반도체장치.
  3. 제 1 항에 있어서, 상기 주표면에서 뻗어있고 상기 제 2 웰(6)에 인접하며, 저부에 결정결함영역이 있는 제2 도전형의 제 3 웰(5)을 추가 구성한 반도체장치.
  4. 제 3 항에 있어서, 상기 제3웰(5)의 측부에도 결정결함영역이 있는 반도체장치.
  5. 제 1 항에 있어서, 상기 주표면에서 뻗어있고 상기 제2웰(6)에 인접한 제 1 도전형의 제 4 웰(2)이 추가 구성된 반도체장치.
  6. 제 1 항에 있어서, 상기 제 2 웰(6)의 저부에 3×1013cm-2의 주입량의 제 2 도전형 불순물 이온이 주입된 반도체장치.
  7. 제 1 항에 있어서, 상기 제 2 웰(6)의 저부에 도전형에 기여하지 않는 3×1013cm-2이상 주입량의 원소를 주입한 반도체장치.
  8. 제 7 항에 있어서, 도전형에 기여하지 않는 상기 원소는 Si, O, F 및 C로된 군에서 선택되는 반도체장치.
  9. 제 1 도전형의 반도체기판(1)을 준비하는 공정과, 상기 반도체기판(1)의 주표면에 이 주표면에서 뻗어있고 측부와 저부가 있는 제 1 도전형의 제 1 웰(4)을 형성하는 공정과, 상기 반도체기판(1)의 주표면에 상기 제 1 웰(4)의 측부와 저부를 포위하는 측부와 저부가 있는 제 2 도전형의 제 2 웰(6)을 형성하는 공정과, 상기 제 2 웰(6)의 저부에 결정결함영역을 형성하는 공정으로 구성된 반도체장치의 제조방법.
  10. 제 9 항에 있어서, 상기 제 2 웰(6)의 저부와 상기 결정결함영역(7)은 상기 반도체기판(1)의 주표면에 제 2 도전형 이온을 주입하여서 동시에 형성하며, 상기 제 2 도전형 이온의 주입량은 3×1013cm-2이상이 되고, 상기 제 2 도전형 이온의 주입에너지는 상기 제 2 도전형이온을 상기 제 2 웰(6)의 저부에 체류시킬 수 있는 고에너지로 선택되는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 고에너지는 1~5MeV인 반도체장치의 제조방법.
  12. 제 9 항에 있어서, 상기 제 2 웰(6)의 저부와 상기 결정결함영역(7)은 상기 반도체기판(1)의 주표면에 제 2 도전형 이온과 도전형에 기여하지 않는 원소를 주입하여서 형성되며, 상기 제 2 도전형 이온의 주입량은 1×1013cm-2이상으로 하고, 도전형에 기여하지 않는 상기 원소의 주입량은 3×1013cm-2이상으로 하며, 상기 제 2 도전형 이온의 주입에너지는 상기 제 2 도전형 이온을 상기 제 2 웰(6)의 저부에 체류시킬 수 있는 고에너지로 선택하고, 도전형에 기여하지 않는 상기 연소의 주입에너지는 상기 원소를 상기 제 2 웰(6)의 저부에 체류시킬 수 있는 고에너지로 선택하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 제 2 도전형 이온과 도전형에 기여하지 않는 상기 원소는 1~5 MeV의 주입에너지로 주입되는 반도체장치의 제조방법.
  14. 제 9 항에 있어서, 상기 제 2 웰(6)은 제 2 도전형의 열확산불순물 이온으로 형성되고, 상기 제 2 웰(6) 저부에 결정결함영역(7)을 형성하는 상기 공정은 상기 반도체기판(1)위 주표면에 도전형에 기여하지 않는 원소를 주입하여서 실행되며, 도전형에 기여하지 않는 상기 원소의 주입량은 3×1013cm-2이상이 되도록 선택되고, 도전형에 기여하지 않는 상기 원소의 주입에너지는 상기 원소를 상기 제 2 웰(6)의 측부에 체류시킬 수 있는 고에너지로 선택되는 반도체장치의 제조방법.
  15. 제12항에 있어서, 도전형에 기여하지 않는 상기 원소는 Si, O, F 및 C로된 군에서 선택한 원소인 반도체장치의 제조방법.
  16. 제14항에 있어서, 도전형에 기여하지 않는 상기 원소는 Si, O, F로된 군에서 선택한 원소인 반도체장치의 제조방법.
  17. 제14항에 있어서, 상기 고에너지는 1~5MeV인 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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