KR910010732A - 반도체 디바이스 및 그 제조방법 - Google Patents

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알프레드 죠지 슬래터 죤
에드워드 브로크만 헨리
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프레덱릭 얀 스미트
엔.브이필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

반도체 디바이스 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명에 따른 제1방법으로 반도체 디바이스를 제조하는 여러단계를 설명하기 위하여 반도체 본체의 일부분에 대한 단면도.

Claims (12)

  1. 임의의 전도형인 제1디바이스 영역 및 한주표면에 인접한 반대 극성의 전도형으로된 제2영역과, 상기 제1디바이스 영역내에 설치되고 상기 주표면 및 제2디바이스 영역과 이격되어 위치한 상기 반대 극성의 전도형으로 된 부동 추가 영역을 구비하며, 상기 제1디바이스 영역과 제2디바이스 영역 사이에 형성되는 pn접합부는 반도체 장치의 적어도 한 작동 모드에서 역바이스되고, 또한 적어도 한 작동모드에서는 제1pn/접합부가 항복 현상이 일어나기 이전에 제1pn접합부의 공픽 영역이 상기 부동 추가 영역에 도달하는 구성의 반도체 장치에 있어서, 상기 부동 추가 영역은, 제2디바이스 영역과 이격되며, 부동 추가 영역과 제2디바이스 영역사이의 제1디바이스 영역내에 제공된 상기 임의의 전도형의 고농도로 도핑된 캡핑 영역과 아울러 추가 pn접합부를 형성하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 각각 임의의 전도형의 고농도로 도핑된 캡핑 영역을 갖는 추가 pn접합부를 형성하는 부동 추가 영역의 배열은 부동 추가 영역을 갖는 제1디바이스 영역내에 제공되고, 부동 추가 영역들은 제1pn접합부와 균일간격으로 이격되며, 제로 바이어스하에서 부동추가 영역과 관계되 공핍 영역의 결합을 방지하기 위해 서로에 대해 충분히 이격된 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 제1디바이스 영역은 반도체 장치의 다른 주표면으로 연장되는 것을 특징으로 하는 반도체 장치.
  4. 제1,2 또는 3항에 있어서, 임의의 전도형인 제3디바이스 영역은 제2디바이스 영역내에 설치되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 제1디바이스 영역은 각각 베이스 영역과 에미터 영역을 형성하는 제2, 제3디바이스 영역으로 쌍극 트랜지스터의 적어도 한 부분의 콜렉터 영역을 형성하는 것을 특징으로 하는 반도체 장치.
  6. 한 표면과 인접한 임의의 전도형의 제1영역을 갖는 제1반도체 본체 부분을 제공하는 단계와, 제1반도체 본체 부분내에 상기 표면과 인접한 상기 전도형과 반대의 전도형인 추가 영역을 제공하는 단계와, 제1본체 부분으로 대향 주표면을 갖는 반도체 본체를 형성하고, 부동 추가 영역내에 제1영역으로 제1디바이스 영역을 형성하도록 상기 임의의 전도형의 제2영역을 한 표면상에 제공하도록 제2반도체 본체 부분을 한 표면상에 제공하는 단계와, 반도체 본체의 한 주표면과 인접해서, 제1디바이스 영역으로서 부동 추가 영역과 이격된 제1pn접합부를 형성하는 반대 전도형의 제2디바이스 영역을 형성하는 단계를 구비하고, 제1pn 접합부가 디바이스 작동의 적어도 한 모드에서 역 바이어스 되었을 때에, 제1pn 접합부의 공핍 영역은 제1pn 접합부가 왕복 형상이 일어나기 전에 부동 추가 영역에 도달하는 반도체 디바이스의 제조 방법에 있어서, 상기 한 표면에 인접하여서, 부동 추가 영역과 추가 pn접합부를 형성하고, 부동 추가 영역과 제2디바이스 영역사이에 캡핑 영역을 제공하고 또한 제2디바이스 영역과 이격되어 있는 상기 임의의 전도형으로 된 고농도 도핑 영역을 제공하는 단계를 특징으로 하는 반도체 디바이스 제조방법.
  7. 제6항에 있어서, 제1반도체 본체 부분내에서 한 표면에 인접한 반대 전도형의 추가 영역 배열체를 제공하는 단계와, 제2본체 부분내에 임의의 한 전도형인 고농도로 도핑된 캡핑 영역의 대응 배열체 단계를 구비하여, 각 추가 영역은 각 캡핑 영역과 추가 pn접합부를 형성하며, 상기 추가 영역은 제1pn접합부와 균일하게 이격되어 있고, 바이어스가 없는 상태에서 추가 영역과 관계된 공핍 영역의 결합을 방지하기 위하여 서로에 대해 충분한 간격을 이루는 것을 특징으로 하는 반도체 디바이스 제조방법.
  8. 제6항 또는 제7항에 있어서, 제1반도체 본체 부분을 제공하여, 제1영역이 반도체 본체의 다른 주표면으로 향하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  9. 제6,7 또는 8항에 있어서, 제2디바이스 영역내에 임의의 전도형의 제3디바이스 영역을 제공하는 단계를 특징으로 하는 디바이스 제조방법.
  10. 선행항중의 어느 한 항에 있어서, 임의의 전도형의 불순물을 제1반도체 본체부분의 한 표면에 주입함으로서 추가 영역을 제공하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  11. 제6,7,8,9 도는 10항에 있어서, 단결정 기판상에 임의의 전도형의 에피택셜 층으로서 제1반도체 본체부분을 제공하는 단계와, 상기 추가 영역과 관련 캡핑 영역을 형성하기 위해 불순물을 주입한 후, 임의의 전도형의 추가 에피택셜층을 제1본체 부분에 성장시킴으로서 제2반도체 본체를 제공하는 단계를 특징으로 하는 반도체 디바이스 제조방법.
  12. 제6,7,8,9 또는 10항에 있어서, 광학적으로 평판 형태의 활성 표면이 제공되도록, 제1, 제2본체 부분을 각각 마모시켜서, 이들 본체 부분을 서로 접속시킨 후 열처리가 행해지는 제1, 제2본체 부분의 제조를 특징으로 하는 반도체 디바이스 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900017403A 1989-11-01 1990-11-30 반도체 디바이스 및 그 제조방법 KR910010732A (ko)

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