KR960006971B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제 1 도는 이 발명의 한실시예에 의한 반도체장치의 단면도.
제 2 도는 이 발명에 의한 반도체장치의 작용을 설명하기 위한 단면도.
제 3 도는 이 발명의 다른 실시예에 의한 반도체장치의 단면도.
제 4 도는 이 발명의 또다른 실시예에 의한 반도체장치의 단면도.
제 5 도는 이 발명의 또다른 하나의 실시예에 의한 반도체장치의 다면도.
제 6 도는 이 발명의 또다른 또 하나의 실시예에 의한 반도체장치의 다면도.
제 7 도a~d는 이 발명의 한실시예에 의한 제조방법의 각 공정에서의 반도체장치의 부분단면도.
제 8 도는 종래의 2중 웰 구조로된 반도체장치의 단면도.
제 9 도는 2중 웰 구조의 반도체장치에 형성되는 반도체장치내에 형성된 반도체장치의 한예를 표시한 단면도.
제10도는 종래의 2중 웰 구조의 반도체장치의 문제점의 표시한 단면도.
제11도는 종래의 2중 웰 구조의 반도체장치의 다른 문제점을 표시하는 단면도.
제12도는 이 발명이 적용된 반도체기판의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체기판 4 : P웰
6 : N웰 7 : 결정결함영역
이 발명은 일반적으로 반도체장치에 관한 것으로, 특히 기판에서 분리된 기판과 같은 도전형 웰을 가진 반도체장치에 있어서 다량의 소수캐리어가 주입된 경우에도 이 웰과 기판이 서로 간섭하지 않도록 개량된 반도체장치에 관한 것이다.
이 발명은 또한 그러한 반도체장치의 제조방법에 관한 것이다. 제 8 도는 2중 구조의 웰을 포함하는 종래의 반도체장치의 단면도이다. P형 반도체기판(1)의 주표면에는 N웰(5)(6)이 설치되고 이에 인접하여 P웰(2)(3)이 설치되어 있다. 또한 N웰(6)내에는 P웰(4)이 설치되어 있다. P웰(4)내에는 예를들면 제 9 도에 표시된 바와같은 DRAM(Dynamic Random access memory)이 형성된다.
제 8 도 및 제 9 도를 참조하여 P형 반도체기판(1)내에 N웰(6)이 설치되고, N웰(6)내에 P웰(4)가 설치된다. P웰(4)의 주표면에 워드선(32)이 설치된다. 워드선(32)의 양측의 P웰(4)의 주표면에는 N+확산층(이후 N+층 이라함)(21)이 설치되어 있다.
한쪽의 N+(21)에는 기억노드(node)(33)접속되고 이 기억노드(33)상에는 셀플레이트(34)가 콘덴서 절연막(36)을 개재시켜 설치되어 있다. 다른쪽 N+층(21)에는 비트선(31)이 접속되어 있다.
다음은 제 8 도에 표시한 2중 구조웰의 이점을 설명한다.
제 8 도에서, P웰(4)는 P웰 반도체기판(1)의 주표면에 N웰(5)(6)을 개재시켜 직접 형성된 P웰(2)(3)에서 접합에 의하여 분리되어 있다.
그 결과, P웰(4)는 P웰(2)와 거의 간섭하지 않으므로 각각 웰내에 형성되어 서로 간섭하는 장치(도시생략)들을 서로 분리시킬 수 있다. 소수캐리어주입에 약한 장치소자를 다른 장치소자에서 격리시킬수도 있다.
예를들면 소수캐리어가 P웰(4)내에서 발생하여도 이 소수캐리어는 N웰(6)에 흡수되어 소수캐리어의 주입에 약한 P웰(2)(3)내에 형성된 장치소자(도시생략)에 도달되지 않는다. 2중 구조의 웰은 상술한 이점이 있는 반면, 아래와 같은 문제점도 갖고 있다.
제10도에서, 다량의 소수캐리어가 한번에 P웰(4)내에 주입되었을때, N웰(6)이 그 소수캐리어를 다량으로 흡수하므로 N웰(6)내에 저항성분의 증가를 초래하게 되어 이로인하여 전압강하가 발생한다.
이 결과 N+층(21)직하의 N웰(6)내 영역(6a)은 저전위가 되고 이 영역(6a)는 P형 반도체기판에 대하여 순방향이 된다.
이에따라 PNP 트랜지스터는 온(ON)되고 P웰(4)와 P형 반도체기판(1)간에 간섭이 발생한다.
제11도에서, N웰(5)의 주표면에 설치된 P+층(22)에 3.3V를 초과하는 4,3V의 전압이 인가되면, P+층(22)에서 다량의 소수캐리어가 N웰(5)내로 주입된다.
이경우 N웰(5)에 인접하는 P웰(4), P웰(3) 및 P형 반도체기판(1)의 P형 영역(4a), (3a), (1a)에 고전위캐리어의 주입으로 고전위부분이 발생한다. 이로인하여 예를들면 P웰(4)과 N+층(21)이 순방향으로 바이어스되고 이에따라 N+층(21)에 전류가 유입되어 예를들면 DRAM의 기억정보를 소실시킨다. 상술한 바와같이 종래의 2중 구조의 웰은 다량의 소수캐리어주입에 약했다.
제10도를 참조하여, 전압강하가 발생하지 않게 접합내압을 희생으로 하여 N웰(6)의 농도를 증가시키거나 집적도를 희생으로 하여 N웰(6)을 세분할 필요가 있는등 해결해야할 문제점이 많았다.
이 발명의 한목적은 기판에서 분리되고 기판과 같은 도전형의 웰이 있는 반도체 장치에 있어서 다량의 소수캐리어가 주입된 경우에도 웰과 기판이 서로 간섭하지 않도록 개량하는데 있다. 이 발명의 다른 목적은 소수캐리어의 주입에 약한 장치소자를 격리시킬 수 있는 반도체장치를 제공하는데 있다. 이 발명의 또다른 목적은 서로 영향을 받는 장치소자를 격리시킬 수 있는 반도체장치를 제공하는데 있다. 이 발명의 또다른 하나의 목적은 그와같은 반도체장치를 제조하는 방법을 제공하는데 있다. 이 발명에 의한 반도체장치는 주표면이 있는 제 1 도전형의 반도체기판과, 상기 반도체기판의 주표면에 설치된 제 1 도전형의 제 1 웰을 구비한다. 상기 제 1 웰은 측부와 저부가 있으며 상기 주표면으로부터 뻗어있다.
이 반도체의장치는 또한 상기 반도체기판의 주표면에 설치된 제 2 도전형의 제 2 웰이 상기 제 1 웰의 측부와 저부를 포위하도록 형성된다. 이 제 2 웰의 저부에 결정결합영역을 형성한다.
이 발명의 다른 국면에 의한 반도체장치의 제조방법에서는 먼저 제 1 도전형의 반도체기판을 준비한다.
측부와 저부가 있고 상기 주표면으로부터 뻗은 제 1 도전형의 제 1 웰을 형성한다. 이 제 1 웰의 측부와 저부를 포위하는 측부와 저부가 있는 제 2 도전형의 제 2 웰을 반도체기판의 주표면에 형성한다.
이 제 2 웰의 저부에 결정결함영역을 형성한다.
이 발명에 의한 반도체장치에 의하면, 제 2 웰의 저부에는 결정결함영역이 있다. 이 결정결함영역은 불요의 캐리어를 트랩(trap)하여서 불요캐리어를 저감시킨다.
즉 반도체기판의 주표면에 설치된 제 1 도전형의 제 1 웰에 다량의 소수캐리어가 주입된 경우에도 제 2 도전형의 제 2 웰의 저부에 형성된 결정결함영역에 이들 캐리어가 트랩된다.
이 결과 제 1 도전형의 제 1 웰과 반도체기판간에는 간섭이 발생하지 않는다. 이 발명의 반도체장치 제조방법에 의하면 제 2 웰의 저부에 결정결함영역을 형성한다.
이 결정결함영역은 불요의 캐리어를 트랩하여 불요캐리어를 저감시킨다. 즉 이 방법에 의하여 제조된 반도체장치에서는 반도체기판의 주표면에 형성된 제 1 도전형의 제 1 웰에 다량의 소수캐리어가 주입되더라도 이들 소수캐리어는 제 2 도전형의 제 2 웰의 저부에 형성된 결정결함영역에 트랩되고 이 결과 제 1 도전형의 제 1 웰과 반도체기판간에 간섭이 발생하지 않는다. 다음은 이 발명의 실시예를 도면에 의하여 설명한다.
제 1 도는 이 발명의 한실시예에 의한 반도체장치의 단면도이다.
제 1 도에서, P형 반도체기판(1)의 주표면에 N웰(6)이 설치되어 있다. P형 반도체기판(1)의 주표면에 N웰(6)에 인접하여 N웰(5)이 설치되어 있다. 또한 P형 반도체기판(1)의 주표면에는 N웰(6)이 인접하여 설치된 P웰(2)과 N웰(5)에 인접하여 설치된 P웰(3)이 있다. N웰(6)은 P웰(4)이 설치된다. P웰(4)은 측부와 저부가 있고 주표면으로부터 뻗어있다. N웰(6)은 P웰(4)의 측부와 저부를 포위하여 설치된다. N웰(6)의 측부와 저부에는 P웰(4)를 포위하여 설치된 결정결함영역(7)이 있다.
결정결함영역(7)은 이 부분에 3×1013cm-2이상의 주입량으로 N+불순물 이온을 주입하여서 형성된다.
결정결함영역(7)은 또한 이 부분에 Si, O, F 및 C로된 군에서 선택되고 도전형에 기여하지 않는 원소를 적어도 3×1013cm-2의 도스량으로 분사시켜서 형성한다. P웰(4)에는 예를들면 DRAM이 형성되어도 되고 N웰(5)에는 P채널 트랜지스터가 형성될 수도 있다. 이에 대하여는 후술한다. 다음은 동작을 설명한다.
제 2 도에서, N+층(21)이 P웰(4) -1,5V)보다 저전위(-2.5V)가 된 경우, 다량의 소수캐리어가 P웰(4)에 주입되어서 N웰(6)의 N+층(21)직하의 부분(6a)에 저전위영역이 발생한다.
P웰(4), N웰(6)및 P형 반도체기판(1)로 생성되는 PNP 트랜지스터가 온(ON)상태로 될때 N웰(6)(베이스에 상당) 저부의 결정결함영역(7)으로 소수캐리어가 트랩되어서 이들 캐리어의 수명이 단축된다.
이 결과 PNP 트랜지스터의 동작이 현저하게 저해되어서 P웰(4)와 P형 반도체기판(1)(또는 P웰(2) 또는 P웰(3))간의 도통이 저지된다.
N웰(6)의 측부에 형성된 결정결함영역(7a)은 N+층(21)에서나와 횡방향으로 이동하는 소수캐리어를 트랩시켜서 상술한 바와같은 원리로 P웰(4)와 P웰(2)가 그 경계에 존재하는 N웰(6)을 통하여 서로 간섭하는 것을 방지한다. N웰(5)에 형성된 P+층(22)가 N웰(5)(3.3V)보다 고전위가 되었을때 소수캐리어가 P+층(22)에서 나와 N웰(5)의 측부와 저부의 결함층(7b)(7c)(7d)로 유입되어서 이들 소수캐리어의 수명을 단축시킨다.
이 결과 N웰(5)와 P웰(4)간, N웰(5)와 P형 반도체기판(1)간 및 N웰(5)와 P웰(3)간의 도통이 결정결함층 (7b)(7c) 및 (7d)에 의해 각각 저지된다.
제 3 도는 이 발명의 다른 실시예에 의한 반도체장치의 단면도이다.
제 3 도에 표시한 실시예는 다른 도면에 표시한 실시예와 함께 제1도에 표시한 실시예와 동일 부분에는 동일참조번호를 붙이고 같은 설명을 생략한다.
제 3 도에서, P+층(22)과 P+층(3)간의 거리가 N웰(5)의 저부와 P+층(22)간의 수직거리보다도 10배 이상이면은 N웰(5)의 측부(5a)에 결정결함영역을 설치할 필요는 없다.
제 4 도는 이 발명의 또다른 실시예에 의한 반도체장치의 단면도이다.
제 4 도에 표시한 바와 같이, P+층(22)이 P웰(3)과 P웰(4)의 양쪽으로부터 멀리 떨어져 설치되어 있는 경우에는 P+층(22)에서 나와 횡방향으로 이동되는 캐리어의 흐름을 무시할 수 있으므로 N웰(5)의 측부(5a)(5b)에 결정결함영역을 설치할 필요가 없다.
제 5 도는 이 발명의 또다른 하나의 실시예에 의한 반도체장치의 단면도이다.
제 5 도의 반도체장치가 제 3 도의 반도체장치와 상이한 점은 N웰(5)이 생략되고, N+층(23)(24)가 P웰(4)의 단부 가까운 위치에 설치된 점이다.
이와같은 구조의 경우에는 결정결함영역(7)을 N웰(6)의 저부뿐만 아니라 측부에도 형성할 필요가 있다.
제 6 도와 같이, N웰(6)에 P웰(4)의 단부 가까운 위치에 설치된 N+층이 없을때에는 N웰(6)의 측부에 결정결함영역을 형성할 필요가 없다.
다음은 제 1 도의 반도체장치의 제조방법을 제 7 도에 의하여 설명한다.
제7도a에서, P형 반도체기판(1)상에 N웰이 형성될 부분에 개구(51a)가 있는 레지스트패턴(51)을 형성한다.
이 레지스터패턴(51)을 마스크로 사용하여 인을 1~5MeV의 고에너지로 3×1013~1×1016cm-2의 주입량을 반도체기판의 주표면에 주입한다. 이 인주입에 의하여 N웰의 저부(31)가 형성된다.
인이 3×1013~1×1016cm-2의 높은 주입량으로 주입되므로 이때에 저부(31)에 결정결함영역(7)이 형성된다. 이 결정결함영역(7)은 또한 반도체기판(1)의 주표면에 N형 불순물이온과 함께 도전형에 기여하지 않는 원소의 주입으로 형성된다.
이 경우 N형 불순물이온의 주입량이 1×1012cm-2이상이고, 도전형에 기여하지 않는 원소의 주입량은 3×1013cm-2이상이며, 상기 N형 불순물 이온과 상기 원손는 주입량은 3×1013cm怒 상이며, 상기 N형 불순물 이온과 상기 원소는 1~5MeV의 주입에너지로 주입되는 것이 바람직하다.
즉 N웰(6)이 N형 불순물이온의 열확산으로 형성된다.
그후, Si, O, F 및 C로된 군(group)에서 선택되고 도전형에 기여하지 않는 원소를 3×1013cm-2이상의 주입량 및 1~5MeV의 주입에너지의 조건하에 반도체의 주표면에 주입한다.
이와같은 방법으로도 N웰(6) 너부에 결정결함영역(7)을 형성한다.
제7도b에서, 반도체기판(1)상에 N웰(6) 및 N웰(5)의 측부가 형성될 부분에 개구(52a)가 있는 레지스트패턴(52)을 형성한다.
이 레지스트패턴(52)을 마스크로 하여 인을 100KeV~1MeV의 주입에너지와 3×1013~1×1016cm-2의 주입량 조건하에 반도체기판(1)의 주표면에 주입한다. 이 인의 주입에 의하여 N웰(6) 및 (5)의 측부가 형성되고 이 측부에 중비손상이 형성된다. 그후 노(爐)에서 풀림가공함으로써 주입손상은 회복불능의 2차 결합인 결정결함영역(7a)(7b)(7d)이 된다.
측부를 형성하기 위한 이온을 2회 이상 다른 주입에너지로 주입하여도 된다. 또 Si, F, O 및 C등 도전형에 기여하지 않는 원소를 동시에 주입할 수도 있다.
제7도c에서, N웰(5)가 형성될 부분에 개구(53a)가 있는 레지스트패턴(53)을 반도체기판(1)상에 설치한다.
이 레지스트패턴(53)을 마스크로하여 인을 100KeV~MeV의 주입에너지, 주입량 1×1012~1×1015cm-2의 조건으로 반도체기판(1)의 주표면에 1회 또는 2회 이상 주입한다.
다음 램프풀림에 의하여 고온으로 급속가열하면 주입손상이 실리콘표면으로 이동함으로써 2차 결함이 없는 N웰(5)이 형성된다.
제7도d에서, P웰(4), P웰(2) 및 P웰(3)가 형성될 부분에 개구(54a)가 있는 레지스트패턴(54)이 반도체기판(1)상에 설치된다.
이 레지스트패턴(54)을 마스크로하여, 20KeV~1MeV의 에너지, 1×1012~1×1015cm-2의 주입량 조건하에 붕소를 2회 이상 주입하여서 반도체기판(1)의 주표면에 결정결함이 발생하지 않게한다.
이렇게하여 P웰(4), P웰(2) 및 P웰(3)이 형성된다.
제12도는 이 발명의 적용된 구체적인 반도체장치의 단면도이다.
제12도는 반도체장치의 감지증폭기부, 메모리셀부 및 주변부가 형성되어 있는 부분의 단면도이다. N웰(6)과 이에 접속된 N웰(5)이 반도체기판(1)(실리콘기판)의 주표면에 설치된다. P웰(2)이 N웰b에 인접하여 설치되고 P웰(3)이 N웰(5)에 인접하여 설치된다. P웰(4)는 N웰(6)에 설치되며 이 P웰(4)는 반도체기판(1)에서 분리된 웰이다.
결정결함영역(7)은 N웰(6)의 저부에 설치된다. 메모리셀부는 P웰(4)내에 설치되고 분리산화막(50)에 의하여 서로 분리된다. 메모리셀부에는 P웰(4)의 표면에 형성된 한쌍의 N+층(21), 기판(1)상에 설치된 워드선(32), N+층(21)에 접속된 기억노드(33), 이 기억노드(33)상에 설치된 콘덴서유전막(36), 그리고 이 콘덴서유전막(36)상에 설치된 셀플레이트(34)를 포함한다. 비트선(31)은 N+층(21)에 접속된다.
N웰(5)에는 그 주표면에 한쌍의 P+층(22)이 설치되고 워드선(32)이 N웰(5)상에 설치된다. P웰(3)의 주표면에는 한쌍의 N+층(21)이 설치되고 P웰(3)상에는 워드선(32)가 설치된다. P웰(2)의 주표면에는 한쌍의 N+층(21)이 설치되고 P웰(2)상에는 워드선(32)가 설치된다. 반도체기판(1)상에 층간절연막(40)이 형성되어 메모리셀과 워드선(32)를 덮고 있다. 층간절연막(40)내 소정부분에는 접촉공(contact hole)이 형성되며 이를 통하여 알루미늄배선(41)이 N+층(21), P+층(22), 비트선(31)에 각각접속된다.
상술한 바와 같이 구성된 반도체장치에 의하면, 결정결함영역(7)이 N웰(6)의 저부에 형성되어 있으므로 이 결정결함영역(7)에 불요의 캐리어가 트랩됨으로써 불요캐리어를 저감시킨다.
그러므로 다량의 소수캐리어가 P웰(4)내에 주입되더라도 이들 소수캐리어가 N웰(6)의 저부에 설치된 결정결함영역(7)에 트랩된다. 이결과 P웰(4)과 반도체기판(1)간에 간섭이 발생하지 않는다.
상술한 바와같이 이 발명에 의한 반도체장치는 제 2 도전형의 제 2 웰저부에 결정결함영역을 설치하고 있다.
이 결정결함영역은 불요캐리어를 트랩시킴으로써 불요캐리어의 수명을 단축시키며 이 결과 다량의 소수캐리어가 반도체기판의 부표면에 설치된 제 1 도전형의 제 1 웰내에 주입되어도 이들 소수캐리어는 제 2 도전형의 제 2 웰 저부에 설치된 결정결함영역에 트랩된다.
그러므로 제 1 도전형의 제 1 웰과 반도체기판간에 간섭이 발생하지 않는 효과가 있다. 이 발명에 의한 반도체장치의 제조방법에 의하면 제 2 웰의 저부에 결정결함영역을 형성하고 이 결정결함영역은 불요의 캐리어를 트랩함으로써 불요캐리어의 수명을 저감시킨다.
이 결과, 이 방법을 사용하면 반도체기판의 주표면에 설치된 제 1 도전형의 제 1 웰내에 다량의 소수캐리어가 주입되어도 이들 소수캐리어가 제 2 도전형의 제 2 웰저부에 설치된 결정결함영역에 트랩됨으로써 제 1 도전형의 제 1 웰과 반도체기판간에서 간섭이 발생하지 않는 반도체장치를 얻을 수 있다.

Claims (17)

  1. 주표면이 있는 제 1 도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주표면에 설치되고 측부와 저부가 있으며 상기 주표면에서 뻗어있는 제 1 웰(4)과, 상기 제 1 웰(4)의 측부와 저부를 포위하도록 상기 반도체기판(1)의 주표면에 설치되고 저부에 결정결함영역(7)이 있는 제 2 웰(6)로 구성한 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제 2 도전형의 제 2 웰(6)의 측부에도 결정결함영역이 있는 반도체장치.
  3. 제 1 항에 있어서, 상기 주표면에서 뻗어있고 상기 제 2 웰(6)에 인접하며, 저부에 결정결함영역이 있는 제 2 도전형의 제 3 웰(5)을 추가 구성한 반도체장치.
  4. 제 3 항에 있어서, 상기 제3웰(5)의 측부에도 결정결함영역이 있는 반도체장치.
  5. 제 1 항에 있어서, 상기 주표면에서 뻗어있고 상기 제 2 웰(6)에 인접한 제 1 도전형의 제 4 웰(2)이 추가 구성된 반도체장치.
  6. 제 1 항에 있어서, 상기 제 2 웰(6)의 저부에 3×1013cm-2의 주입량의 제 2 도전형 불순물 이온이 주입된 반도체장치.
  7. 제 1 항에 있어서, 상기 제 2 웰(6)의 저부에 도전형에 기여하지 않는 3×1013cm-2이상 주입량의 원소를 주입한 반도체장치.
  8. 제 7 항에 있어서, 도전형에 기여하지 않는 상기 원소는 Si, O, F 및 C로된 군에서 선택되는 반도체장치.
  9. 제 1 도전형의 반도체기판(1)을 준비하는 공정과, 상기 반도체기판(1)의 주표면에 이 주표면에서 뻗어있고 측부와 저부가 있는 제 1 도전형의 제 1 웰(4)을 형성하는 공정과, 상기 반도체기판(1)의 주표면에 상기 제 1 웰(4)의 측부와 저부를 포위하는 측부와 저부가 있는 제 2 도전형의 제 2 웰(6)을 형성하는 공정과, 상기 제 2 웰(6)의 저부에 결정결함영역을 형성하는 공정으로 구성된 반도체장치의 제조방법.
  10. 제 9 항에 있어서, 상기 제 2 웰(6)의 저부와 상기 결정결함영역(7)은 상기 반도체기판(1)의 주표면에 제 2 도전형 이온을 주입하여서 동시에 형성하며, 상기 제 2 도전형 이온의 주입량은 3×1013cm-2이상이 되고, 상기 제 2 도전형 이온의 주입에너지는 상기 제 2 도전형이온을 상기 제 2 웰(6)의 저부에 체류시킬 수 있는 고에너지로 선택되는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 고에너지는 1~5MeV인 반도체장치의 제조방법.
  12. 제 9 항에 있어서, 상기 제 2 웰(6)의 저부와 상기 결정결함영역(7)은 상기 반도체기판(1)의 주표면에 제 2 도전형 이온과 도전형에 기여하지 않는 원소를 주입하여서 형성되며, 상기 제 2 도전형 이온의 주입량은 1×1013cm-2이상으로 하고, 도전형에 기여하지 않는 상기 원소의 주입량은 3×1013cm-2이상으로 하며, 상기 제 2 도전형 이온의 주입에너지는 상기 제 2 도전형 이온을 상기 제 2 웰(6)의 저부에 체류시킬 수 있는 고에너지로 선택하고, 도전형에 기여하지 않는 상기 연소의 주입에너지는 상기 원소를 상기 제 2 웰(6)의 저부에 체류시킬 수 있는 고에너지로 선택하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 제 2 도전형 이온과 도전형에 기여하지 않는 상기 원소는 1~5 MeV의 주입에너지로 주입되는 반도체장치의 제조방법.
  14. 제 9 항에 있어서, 상기 제 2 웰(6)은 제 2 도전형의 열확산불순물 이온으로 형성되고, 상기 제 2 웰(6) 저부에 결정결함영역(7)을 형성하는 상기 공정은 상기 반도체기판(1)위 주표면에 도전형에 기여하지 않는 원소를 주입하여서 실행되며, 도전형에 기여하지 않는 상기 원소의 주입량은 3×1013cm-2이상이 되도록 선택되고, 도전형에 기여하지 않는 상기 원소의 주입에너지는 상기 원소를 상기 제 2 웰(6)의 측부에 체류시킬 수 있는 고에너지로 선택되는 반도체장치의 제조방법.
  15. 제12항에 있어서, 도전형에 기여하지 않는 상기 원소는 Si, O, F 및 C로된 군에서 선택한 원소인 반도체장치의 제조방법.
  16. 제14항에 있어서, 도전형에 기여하지 않는 상기 원소는 Si, O, F로된 군에서 선택한 원소인 반도체장치의 제조방법.
  17. 제14항에 있어서, 상기 고에너지는 1~5MeV인 반도체장치의 제조방법.
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