KR940007386B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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마사하루 와타나베
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제 1 도는 본 발명의 제 1 실시예 방법에 따른 CMOS 트랜지스터의 제조공정을 나타낸 단면도.
제 2 도는 상기 실시예 소자의 누설전류특성을 나타낸 도면.
제 3 도는 본 발명의 제 2 실시예 방법에 따른 다이나믹 RAM셀의 제조공정을 나타낸 단면도.
제 4 도는 상기 다이나믹 RAM셀의 α선에 대한 에러율의 변화를 나타낸 특성도.
제 5 도 내지 제 7 도는 본 발명의 제 3 실시예 방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 실리콘기판 12 : p웰
13, 32 : 필드산화막 14, 38 : 게이트산화막
15, 39 : 게이트전극 16 : p+층(소스·드레인영역)
17, 40, 41 : n+(소스ㆍ드레인영역)
21, 43 : 결정결함 핵 34 : 홈
35 : n-층 36 : 캐패시터절연막
37 : 캐패시터전극
[산업상의 이용분야]
본 발명의 게터링기술(gettering 技術)을 이용하여 각종 특성의 개선을 도모한 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체장치의 제조공정 동안에 도입된 불순물(특히 중금속)오염은 자유전자(정공)의 트랩과 방출의 중심을 형성하여, pn 접합 누설의 원인이 되고, 반도체장치의 전기적 특성을 열화시킨다. 예컨대 MOS 반도체소자에 있어서는 중금속에 의한 누설전류가 상호콘덕턴스 저하 등을 일으켜 수율 저하의 원인이 된다. 또, 최근의 반도체집적회로의 소자 치수의 감소를 고려하면, 상기한 중금속오염이 미량이어도 소자 특성이나 집적회로의 수율에 큰 영향을 준다.
종래, 이와 같은 오염을 방지하는 방법으로서, 반도체기판의 이면에 기계적 손상을 주거나 고농도의 불순물을 도입하여, 이것으로 오염중금속을 흡수하는 방법(게터링법)을 사용할 수 있다. 그러나 이와 같은 이면처리는 표면으로부터의 오염을 방지하기 위하여 여분의 공정을 필요로 하고, 또는 고온열공정을 장시간 필요로 하여 초미세구조의 디바이스를 형성하는 데에는 문제가 많다. 더욱이 이와 같은 이면처리는 제조공정의 초기에 행해지기 때문에 다수의 열처리공정을 거치는 동안에 효과가 반감되어 버리는 문제가 있다.
한편, 반도체메모리에 있어서는 α선 등에 의해 발생된 과잉캐리어에 의한 소프트에러가 문제로 된다. 소프트에러는 64K 다이나믹 RAM 이후에 문제시되고 있고, 스태틱 RAM에 있어서도 고정항 부하형 셀을 사용한 것에서는 마찬가지로 심각한 문제이다.
소프트에러의 발생메카니즘은 다음의 종류이다. 패키지 수지중에 포함된 미량의 U, Th의 방사선 붕괴에 의해 α선은 LSI칩내로 침투한다. MOS형 다이나믹 RAM은 전하축적웰내의 소수캐리어전하의 유무로 데이터를 축적하고 있다. 전하의 유무를 구별하는 전하수를 임계전하라고 하는데, 이 양은 소자 치수이나 전원전압에 의존하며, 고집적화에 수반하여 감소하는 경향이 있다. α선이 Si기판내를 확산하여 전하축적웰내에 축적된 전하를 감소시켜, 축적전하가 임계전하 이하로 되면 정보의 반전, 즉 소프트에러가 발생한다. 이 소프트에러는 메모리셀부에서의 에러 외에 셀데이터를 독출하는 센스앰프, 양자를 연결하는 비트선에서도 발생한다.
이 소프트에러는 공핍층이 넓게되어 있는 상태에 α선이 침입하여 전자 정공쌍을 발생시킴으로써 공핍상태가 축적상태로 변화하는 것에 기인한 일시적 오동작이기 때문에, 공핍상태를 회로노드로 이용하는 디지탈 디바이스라면, 바일폴라, MOS 혹은 다이나믹, 스태틱에 관계하지 않고, 스포트에러의 가능성이 있다.
소프트에러의 방지책으로서는 패키지 수지 중에 U, Th등의 α선 발생성 불순물을 줄이고, 임계전하를 늘려서 비트선과 센스앰프의 감도를 줄이는 회로설계를 하고, 또 칩표면에 두꺼운 수지를 입혀서 α선이 칩으로 침입하는 것을 방지하는 것 등이 실시되고 있다. 현실적으로는 패시베이션을 끝낸 디바이스칩 위에 폴리이미드 등의 α선 차폐재를 설치하면, 밀봉 수지내부 혹은 패키지 외부로부터의 α선의 침입은 최소한으로 억제할 수 있다. 그러나 칩 위에 존재하는 에컨대 A1이나 고융점금속 중에도 U, Th등이 포함되어 있을 가능성도 있고, 또 폴리이미드의 도포는 새롭게 수지패키지 봉입기술상의 문제가 발생하는 경우도 있기 때문에, 칩 그 자체가 소프트에러에 강하게 되는 것이 바람직하다.
또, 다이나믹 RAM과 마찬가지로 스태틱 RAM에 있어서도 기억노드의 정보전하량이 적기 때문에 α선의 침입에 대한 기억노드로의 주입은 기억파괴에 이르는 것이 있다. 특히 기억노드부의 n+층을 α선이 히트한 경우에 패넬링현상에 의해 발생된 캐리어가 α선의 궤적에 따라서 역류하고, 기억노드에 효율적으로 잘 흡수되어 버려 소프트에러가 발생한다.
이와 같이 종래의 기술에서, 반도체기판의 이면측에 게터링 사이트를 형성하는 방법에서는 표면으로부터의 오염을 막기 위하여 여분의 공정을 수행하지 않으면 안된다. 또 소자공정의 초기에 게터링 사이트를 형성하기 위하여 다수의 열처리 공정을 거치는 동안에 게터링능력이 떨어지는 문제가 있다. 또 이들 게터링을 위한 프로세스는 고온열처리를 수반하는 것이 좋고, 초미세구조의 디바이스를 형성하고자 하는 데에서 문제가 많이 있다.
또, 반도체메모리에 있어서는 α선 등이 날아 옴에 의해 과잉캐리어가 발생하고, 이것에 의해 소프트에러가 발생하는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 여분의 공정과 고온열처리를 필요로 하지 않고, 소자에 충분히 가까운 영역에 게터링 사이트를 형성할 수 있으며, 반도체소자의 제조에서 수율 향상 등에 기여할 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
또, 본 발명의 다른 목적은 α선 등에 의해 발생된 과잉캐리어를 소자영역과는 다른 영역에서 트랩할 수 있고, 소프트에러에 대응하는 내성(耐性)의 향상을 도모할 수 있으며, 반도체메모리소자 등의 제조에서 수율 향상 및 신뢰성 향상 등을 도모할 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 형성된 pn접합보다 깊은 영역이면서 공핍충에 도달하지 않는 영역에 이온주입을 수행하고, 그것에 이어열처리조건을 최적화하여 주표면측에 게터링 사이트를 형성하는 것에 특징이 있다.
즉 본 발명은 게터링기술을 이용하여 반도체소자의 제조에서 수율을 향상시키는 반도체장치의 제조방법에 있어서, 주표면측에 pn접합이 형성되어 있는 반도체기판에 대해서, 소정 온도(예컨대 600℃)를 넘는 열처리를 모두 종료한 후에 기판의 주표면에 이온을 주입해서, pn접합보다도 깊은 영역에 이온주입층을 형성하고, 그러는 동안에 상기 온도(600℃) 이하에서 바람직하게는 300~600℃의 열처리를 실시하여 이온주입층에 불순물을 게터링시키도록 한 방법이다.
또 본 발명은 게터링기술을 이용해서 반도체소자의 제조에서 수율을 향상시키는 반도체장치의 제조방법에 있어서, 주표면측에 원하는 소자가 형성되어 있는 반도체기판에 대해서, 그 소자의 동작전압에서 일어나는 공핍층보다도 깊은 영역으로 기판의 주표면에 이온을 주입해서 불순물층을 형성하고, 그 동안에 300~600℃의 열처리를 실시하여, 이온주입층에 자유전자나 정공의 트랩중심을 형성하도록 한 방법이다.
[작용]
상기와 같이 이루어진 본 발명에 의하면, 반도체기판의 주표면측에 이온주입으로 인한 클러스터(게터링사이트)가 형성되기 때문에, 이 게터링 사이트에 의해 소자형성영역에서 오염중금속을 흡수할 수 있다. 따라서, 불순물 오염에 기인한 pn접합의 누설전류 등을 억제할 수 있고, 소자의 제조에서 수율 향상을 도모할 수 있다. 또 기판의 이면에 게터링 사이트를 형성하는 방법과는 달리 열처리공정을 거치는 동안에 게터링효과가 반감하는 등의 문제도 없다.
또 본 발명에 의 하면, 반도체메모리소자에 있어서는 상기 이온주입층으로부터 기판의 주표면측에 자유전자(정공)의 트랩중심을 형성할 수 있다. 따라서, 이 이온주입층에 α선 등에 의해 발생된 과잉캐리어를 트랩하고, 소프트에러에 대응하는 내성을 향상시켜, 메모리소자의 제조에서 수율의 및 신뢰성의 향상을 도모할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제 1 도는 본 발명의 제 1 실시예에 따른 CMOS 트랜지스터의 제조공정을 나타낸 단면도이다. 먼저, 제 1 도a에 나타낸 바와 같이 비저항 10Ω㎝를 갖추고, 표면이 (100)면인 n형 실리콘기판(11)의 n채널 MOS영역과 nMOS 영역으로 분리한다.
이어서, 소자분리를 위해 제 1 도b에 나타낸 바와 같이 예컨대 7,000Å인 두꺼운 필드산화막(13)을 선택적으로 형성하고, 그 후에 게이트산화막으로 되는 100~200Å의 얇은 산화막(14)을 형성한다. 계속해서 게이트전극으로 되는 언도프폴리실리콘막에 인을 열확산시킨 n+형 폴리실리콘막(15)을 형성한 후, 통상의 사진식각법을 사용하여 패터닝을 수행한다. 그 후, 게이트전극(15) 및 필드산화막(13)을 마스크재로 이용하여 원하는 도전형 불순물을 이온주입함으로써 p+층(16), n+층(17)을 자기정합적으로 형성한다. 이에 의해 pMOS 및 nMOS의 소스·드레인영역이 형성된다. 또, nMOS 영역에 p형 불순물을 이온주입할 때에는 pMOS 영역을 포토레지스터로 마스크한다. 역으로 pMOS 영역에 n형 불순물을 이온주입할 때에는 nMOS영역을 포토레지스터에 의해 마스크한다. 또, n형 불순물로서는 비소, p형 불순물로서는 붕소 혹은 불화붕소를 사용한다.
이어서, 제 1 도c에 나타낸 바와 같이 전면에 CVD 산화막(18)을 형성하고, 이 산화막(18)의 소정의 부분에 개구를 뚫는다. 계속해서, 전면에 제 2 폴리실리콘막(19)을 퇴적하여 통상의 사진식각공정을 사용해서 패터닝을 한다. 그 후, 디바이스 전체를 4,000Å의 절연막(20)으로 피복하고, 콘택트구멍을 개구한다. 절연막(20)에는 통상 PSG나 BPSG 등의 인(燐) 글래스막을 사용할 수 있다. 이(b)까지의 공정으로 600℃ 이상의 공정을 전부 종료한다.
다음으로 제 1 도d에 나타낸 바와 같이 기판(11)상에 형성된 다층막을 매개해서, 각각의 MOS 영역에 가속전압 2MeV, 도즈량 1×1015㎠으로 보론이온을 선택적으로 주입하여 이온주입층(21 ; 결정함의 핵)을 형성한다. 이 이온주입층(21)의 형성영역은 pn 접합 및 그 동작전압에서 발생하는 공핍층보다도 깊은 위치가 된다.
마지막으로 제 1 도e에 나타낸 바와 같이 금속화공정을 수행하고, 배선패터닝(22)을 미세가공에 의해 형성한 후, N2분위기 중에서 450℃, 15분의 열처리를 수행한다. 이 배선형성시의 열처리는 이온주입층(21)에 게터링효과를 발휘시키기 위한 열처리를 겸한 것이다. 그 후 반도체소자를 보호하기 위하여, 패시베이션막(23)을 전체에 퇴적시킨다. 이상의 공정에서, CMOS 트랜지스터로 이루어진 LSI가 만들어진다.
여기에 나타낸 제조공정은 일예로서, 제조하는 디바이스에 의해서는 공정의 순서, 공정의 수 등이 변화하는 것은 물론이다. 또, 이온주입 후의 열처리로서는 실용적으로는 300~600℃가 적합하다. 즉 600℃를 넘는 열처리에서는 결정결함이 발생하고, 누설전류에 대응하는 마이너스효과가 커지게 된다. 300℃ 미만에서는 중금속이온 등의 이동이 충분히 일어나지 않기 때문에, 게터링효과가 작다. 열처리시간은 중요한 팩터는 아니지만, 너무 짧으면 게터링이 충분히 일어나지 않기 때문에, 예컨대 15분 이상이 된다. 게터링을 위하여 이온주입 되는 원소로서 보론의 예를 나타냈지만, 탄소, 산소, 실리콘도 효과적이고, 더욱이 그 외의 원소도 이용할 수 없는 것은 아니다.
이와 같이 본 실시예 방법에 의하면, 실리콘기판(11) 위에 형성된 pn접합, 더욱이 그 동작전압에서 발생하는 공핍층보다도 깊은 영역에 기판표면으로부터 이온주입을 수행하고, 그것에 이어 열처리조건을 최적화(300~600℃)함으로써, 실리콘기판(11)의 주표면측에 게터링 사이트(결정결함의 핵 21)가 형성된다. 그리고 이 게터링 사이트는 이면에 형성된 게터링 사이트와 비교해서 소자형성영역에 있어서 오염중금속을 효과적으로 흡수할 수 있다. 따라서 중금속오염에 기인하는 pn접합의 누설전류를 보다 효율적으로 제어할 수 있어 소자의 제조에서 수율의 향상을 도모할 수 있다. 제 2 도는 본 발명의 실시예에 의해 만들어진 소자(도면중 △표)와 종래소자(도면중 ○)의 누설전류특성을 나타낸 도면으로, 게터링 사이트 형성을 위해 이온주입을 수행한 실시예 소자쪽이 게터링 사이트형성을 위한 이온주입을 수행하지 않는 종래소자보다도 1자리수만큼 누설전류가 적게 되어 있는 것이 판명된다.
또 본 실시예는 기판의 이면에 게터링 사이트를 형성하는 방법과는 달리 열처리공정을 거치는 동안에 게터링효과가 반감되는 등의 문제가 생기지 않는다.
제 3 도는 본 발명의 제 2 실시예 방법을 설명하기 위한 것으로, 다이나믹 RAM 셀의 제조공정을 나타낸 단면도이다.
먼저, 제 3 도a에 나타낸 것 같이, 비저항 10Ω㎝ 정도의 p형 실리콘기판(31)위에 필드산화막(32)을 선택 형성한 후, 전면에 0.8㎛ 정도의 CVD 산화막(33)을 퇴적하여 통상의 사진식각공정을 거쳐서 캐패시터 형성영역내에 창을 형성한다. 다음에 제 3 도(b)에 나타낸 바와 같이 CVD 산화막(33)을 마스크로 이용하여 다이나믹 RAM 셀의 MOS 캐패시터영역내에 수직벽을 갖는 깊이 2㎛ 정도의 홈(34)을 형성한다. 이 홈(34)은 예컨대 CF4, SF4, CC14등을 주성분으로 하는 가스 혹은 이것에 H가 들어간 가스를 사용한 반응성 이온에칭(RIE)법에 의해 형성된다. 이 RIE공정의 마스크는 통상의 포토레시스터에서는 그들 자체도 에칭되어 소실되는 경우가 있기 때문에, 예컨대 CVD에 희한 SiO2/Si3N4/SiO2다층막 등을 사용하는 것이 바람직하다.
다음에, 제 3 도c에 나타낸 바와 같이 CVD 산화막(33)을 에칭제거한다. 그리고, 노출된 실리콘기판(31)표면에 n-형 층(35)을 형성하고, 다시 열산화를 수행하여 캐패시터절연막으로 되는 열산화막(36)을 형성한다. 계속해서 제 1 층다결정실리콘막을 삭제하고, 이것을 패터닝하여 캐패시터전극(37)을 형성한다. 다음에 제 3 도(d)에 나타낸 바와 같이 캐패시터영역에 인접한 위치에 게이트절연막으로 되는 열산화막(38)을 형성하고, 제 2 층다결정실리콘막의 퇴적과 패터닝에 의해 게이트전극(39)을 형성하여, 예컨대 As이온주입에 의해 소오스·드레인으로 되는 n+층(40,41)을 형성한다. 여기서, 캐피시터전극(37) 및 게이트전극(39)을 동일한 다결정실리콘으로 형성하는 것도 가능하다.
다음에, 제 3 도e에 나타낸 바와 같이, 전면에 4,000Å정도의 CVD 산화막(42)을 퇴적한다. 절연막(42)에는 통상 PSG나 BPSG등의 인글래스막이 사용되고 있다. 여기서, 600℃ 이상의 공정은 종료한다. 그후, 기판(11) 위의 다층막을 매개해서 가속전압 4MeV, 도즈량 1×1015㎝-2으로 기판표면으로부터 실리콘이온을 선택적으로 주입하여, 자유전자(종공)의 트랩중심이 된 결정결함의 핵(43)을 형성한다. 이 결정결함 핵(43)의 형성영역은 캐패시터형성용 홈(34)보다도 깊은 위치가 된다.
이 이후는 금속화공정을 실행하고, 배선패터닝을 미세가공에 의해서 형성한 후, 앞의 실시예와 마찬가지로 N2공기중에서 450℃, 15분의 열처리를 수행한다.
이 배선형성시의 열처리는 이온주입층에 게터링효과를 발휘시키기 위한 열처리를 겸한 것으로, 이온주입후의 열처리로서 실용적으로는 300~600℃가 적합하다. 또 열처리시간은 표면부분의 결정성의 회복을 도모하기 위하여 적어도 15분 이상이 된다. 이 자유전자(정공)의 트랩중심 형성을 위하여 이온주입하는 원소로서 실리콘의 예를 나타냈지만, 탄소, 산소도 효과적이다. 붕소, 인 등의 도펀트를 사용할 경우에는 전기적으로 100%가 활성화되지 않는 온도에서 열처리한다. 이와 같이 본 실시예 방법에 의하면, 실리콘기판(31)의 주표면측에 결정결함에 의한 자유전자(정공)의 트랩중심[결정결함의 핵(43)]이 형성되기 때문에, 이 트랩중심에 α선 등에 의해 발생된 과잉캐리어를 트랩할 수 있다. 따라서, 소프트에러에 대응하는 내성을 향상시켜 메모리소자의 제조에서 수율 및 신뢰성 향상을 도모할 수 있다. 제 4 도는 본 실시예에 의해 만들어진 소자(도면중 파선)와 종래 소자(도면중 실선)의 α선에 대한 에러율을 나타낸 도면이다. 이 도면으로부터 실시예 소자쪽이 종래 소자보다도 1자리 차수로 에러율이 절감되고 있는 것을 알 수 있다.
다음에, 본 발명의 제 3 실시예의 방법에 대하여 설명한다.
본 발명자들은 수 MeV 이상의 고에너지 이온주입에 의해 기판표면으로부터 수 ㎛의 영역에 결정결함핵을 형성한 후에 Fe의 강제 오염을 행하고, 800℃에서 1시간 열처리를 수행한 시료를 2차 이온질량분석법으로 측정했다. 그 결과 제 5 도에 나타낸 바와 같이 주입온도의 피크와 같은 위치에 강한 Fe의 피크가 관측되고, 그것 이외의 영역은 검출한계 이하의 저농도였다. 이 시료의 단면을 투과전자현미경으로 관찰한바, 이온주입조건에 의해 정해지는 Rp(이온투입의 깊이)×0.9의 위치에 전위루프(轉位 loop)가 관측되며, 기판표면영역에는 무결함층이 형성되어 있다. 따라서 상기 Fe는 이온주입에 의해 기판중에 형성되는 전위루프 등의 결정결함에서 게터링된 것은 아니다. 이 게터링현상은 이온주입 후, 최초의 고온열처리에 의해 관측되는 것이고, 이온주입 후 950℃의 전(前)열처리를 수행하여 Fe의 오염, 열처리를 수행한 시료에서는 이와 같은 Fe의 피크는 관측되지 않았지만, 전열처리를 저온(즉 450℃, 600℃) 처리한 경우는 이온주입에 의해 형성된 게터링 사이트가 잔존하고 있는 것이 확인되었다.
또, 이온주입의 도즈량을 바꾸어서 같은 실험을 수행하면, Fe는 주입이온의 1×1018㎠ 이상의 고농도영역에 게터링되는 것이 판명되었다. 이와 같이 이온주입 후, 최초의 고온열처리에 의해 오염이 없는 무결함의 표면소자영역을 얻을 수 있으면서 게터링 사이트가 소자영역과 충분히 가까운 영역에 형성되기 때문에 종래 이상의 게터링효과를 얻을 수 있다.
구체예로서 MOS 트랜지스터간의 소자분리에서의 응용예에 대하여 설명한다. MOS 트랜지스터간의 소자분리로서 필드산화막을 통과한 이온주입이 일반적으로 수행되고 있고, 이때 필요한 도펀트농도는 소정 범위내로 안정된다. 한편, 두꺼운 필드산화막에 의해 소자분리영역에는 응력이 걸려 중금속 등의 불순물이 모이고, 누설전류를 일으키기 쉽다고 하는 문제가 있다. 본 실시예를 이용하면 필드이온주입과 필드 바로 아래에 게터링 사이트형성을 동시에 수행할 수 있게 되고, 공정수를 늘리지 않고 이 문제를 해결할 수 있다.
제 6 도a에 나타낸 바와 같이 실리콘기판(71) 위에 4,000Å의 소자분리용 필드산화막(72)을 형성한 후, 인을 1.5MeV에서 1×1015㎝-2필드이온주입했다. 제 6 도b는 같은 도면(a)의 X-X' 단면에 따른 도펀트 농도를 나타낸 특성도로서, 이때의 주입이온의 피크농도는 1×1019㎝-2이다. 상기 이온주입후 900℃, 1시간의 열처리를 실시했다. 그 결과, 열처리공정 후에도 도펀트의 재확산은 거의 없고, 필드산화막에서의 소자분리를 수행함과 동시에 종래 응력에 의해 일어나고 있는 불순물의 영향을 제거하기 위한 게터링 사이트를 소자에 누설을 주지 않고서 충분히 깊은 영역에 형성할 수 있었다. 소자분리의 필드산화막 두께가 다르게 되는 경우에는 이 이온주입의 도즈량을 필드산화막 바로 아래의 도펀트농도가 소자분리에 충분한 양으로 됨과 더불어 그 주입에너지를 주입이온에 의해 형성되는 2차결함(즉 투영 비산 정도 Rp의 0.9베 위치)이 소자분리에 누설을 주지 않는 정도로 충분히 깊게 되도록 선택함으로써 동일한 결과를 얻었다.
이 외의 예로서, 바이폴라 집적회로에서 매립콜렉터의 형성과 동시에 게터링 사이트를 형성하는 방법에 대하여 설명한다. 바이폴라 집적회로에서 매립콜렉터의 형성에는 에피택셜법을 이용하는 방법과, 고에너지로 이온을 주입하는 방법이 있다. 본 실시예에서는 후자를 사용하여, 예컨대 제 7 도에 나타낸 pnp 접합을 형성할 경우, n형 실리콘기판에 가속전원 1.5MeV볼트에서 불순물로서의 보론을 1×1015㎝-2이온주입하면 된다. 이때의 주입보론의 피크농도는 8×1018㎝-3이었다. 또한, 제 7 도에 있어서 81은 에미터영역, 82는 베이스영역, 83은 콜렉터영역, 84는 게터링 사이트를 나타내고 있다.
바이폴라 트랜지스터 집적회로에서 특성은 기판표면에서 에미터-콜렉터단의 pn접합 근방까지의 결정상태에 크게 좌우되지만, 그것 보다도 깊은 영역은 소자의 특성에 영향을 주지 않는다. 본 실시예는 소자와 동시에 이 게터링 사이트(84)를 형성하여 소자영역의 오염을 제거할 수 있었다. 이와 같은 본 실시예 방법에 의하면 반도체소자형성 프로세스중에 혼입되는 오염을 공정수를 증가시키지 않고서 보다 확실하게 게터링할 수 있다.
본 발명은 상기한 각 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변형하여 실시할 수 있다. 예를 들면, 제1, 제 2 실시에에 있어서 게터링 형성을 위한 이온주입시의 가속전압은 pn접합 및 그 동작전하에서 공핍층보다도 깊은 영역에 이온주입층이 형성되는 전압, 일반적으로는 1MeV이상이면 좋다. 더욱이 이온주입후의 열처리온도는 300~600℃의 범위가 최적이지만 이 범위로부터 다소 벗어나도 종래 이상의 게터링효과는 얻을 수 있다. 또, 제 3 실시예에서 주입이온의 피크농도는 매립도전형 층을 겸하기 위해서 1018㎝-3이상이 바람직하다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 반도체기판 위에 형성된 pn접합보다 깊은 영역이면서 공핍층에 도달하지 않은 영역에 이온주입을 수행하고, 그것에 이어 열처리조건을 최적화하여 기판의 주표면층에 게터링 사이트를 형성함으로써 여분의 공정이나 고온열처리를 필요로 하지 않고, 소자에 충분히 가까운 영역에 게터링 사이트를 형성할 수 있어 반도체소자의 제조에서 수율 향상 등에 기여할 수 있다. 또, 소자에 충분히 가까운 영역에 게터링 사이트를 형성하여, α선 등에 의해 발생된 과잉캐리어를 트랩할 수 있고, 소프트에러에 대응하는 내성의 향상을 도모하여 반도체메모리소자 등의 제조에서 수율 향상 및 신뢰성 향상을 도모할 수 있다.

Claims (11)

  1. 반도체기판의 주표면영역에 pn접합 및 인터코넥션의 형성을 포함하고, 복수의 디바이스활성영역을 형성함으로써 원하는 반도체소자를 형성하며, 상기 기판의 주표면으로부터 상기 기판내에 p형 도전성 부여성 불순물원소를 이온주입하여 상기 반도체소자의 소정의 동작전압에서 생기는 공핍층에 가깝지만, 그것 보다도 깊은 위치에 상기 주입이온을 포함하는 게터링 사이트를 형성하고, 소정 온도에서의 열처리를 수행하여 상기 게터링 사이트에 오염성 원소를 게터링시키는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 p형 도전성 부여성 불문물원소가 보론인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서, 상기 게터링 사이트를 상기 반도체소자가 완성된 후에 형성하고, 또 이 게터링공정을 저온에서 수행하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서, 상기 게터링을 약 300℃ 내지 약 600℃의 온도에서 수행하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반도체기판의 주표면영역에 소정의 비교적 고온에서 복수의 열처리를 거쳐서 디바이스활성영역 및 인터코넥션을 포함하는 소정의 반도체소자를 형성하고, 이 반도체소자가 형성된 상기 반도체기판에 대하여, 선정된 불순물원소를 상기 기판표면으로부터 이온주입하여, 이 주입원소를 포함하는 이온주입층을 상기 반도체소자의 소정의 동작전압에서 발생하는 공핍층에 가깝지만 그것보다도 깊은 위치에 형성하며, 상기 소정의 온도미만의 비교적 저온에서 열처리를 수행해서 상기 이온주입층에 오염성 원소를 게터링시키는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서, 상기 선정된 불순물원소가 붕소, 탄소, 산소, 또는 실리콘인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 5 항에 있어서, 상기 비교적 저온이 약 600℃를 넘는 온도인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 5 항에 있어서, 상기 비교적 저온이 약 300℃ 내지 600℃인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 5 항에 있어서,상기 반도체소자가 메모리소자인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9 항에 있어서, 상기 이온주입층내에 상기 게터링 사이트와 함께 자유전자 또는 정공의 트랩중심이 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 선정된 불순물원소가 실리콘, 탄소, 또는 산소인 것을 특징으로 하는 반도체장치의 제조방법.
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