JPS58137244A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58137244A JPS58137244A JP57019094A JP1909482A JPS58137244A JP S58137244 A JPS58137244 A JP S58137244A JP 57019094 A JP57019094 A JP 57019094A JP 1909482 A JP1909482 A JP 1909482A JP S58137244 A JPS58137244 A JP S58137244A
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- JP
- Japan
- Prior art keywords
- well layer
- heat treatment
- silicon substrate
- oxide film
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明社半導体装置の製造方法に関し、特に相補ＷＭＬ
）８集積回路の製造方法に関する。
）８集積回路の製造方法に関する。
従来メモリ装置として相＠＠Ｍ ＬＪ ８集積回路が用
いられているが、そのメモリーの保持特性に問題があっ
た。
いられているが、そのメモリーの保持特性に問題があっ
た。
メモリーの保持特性に悪影響を与える原因の一つにプロ
セス中に誘起されるＰＮ接合近傍の結晶欠陥とそれに作
用する不純物金属であシ、これが１’Ｎ接合に微 リー
クを生じさせている。不純物金属によりて汚染されるＰ
Ｎ接合近傍の結晶欠陥の発生は主として半導体装置製造
における熱処理の影響を受けている。
セス中に誘起されるＰＮ接合近傍の結晶欠陥とそれに作
用する不純物金属であシ、これが１’Ｎ接合に微 リー
クを生じさせている。不純物金属によりて汚染されるＰ
Ｎ接合近傍の結晶欠陥の発生は主として半導体装置製造
における熱処理の影響を受けている。
ＩＩｌ、１図（ａ）〜（Ｃ）は、相補＠Ｎ（Ｊ８集積回
５ｏｙａ方法を説明するための製造工程断面図である。
５ｏｙａ方法を説明するための製造工程断面図である。
Ｎ型シリコン基板ｌはチ璽りツルスキー法で引き上げ、
られた格子間酸素濃度１６〜２０Ｘ１０”ａｔ。
られた格子間酸素濃度１６〜２０Ｘ１０”ａｔ。
ｍｓ、Ａ−の単結晶よ）作られる。この基板ｌを９５０
℃の畝化性気体中て厚さ３０００Ａｏ第１ｍ化膜２を形
成する。１次にホトレジス）ｌｓＳをマスクトシてＰウ
ェル層を形成する領域の第１酸化膜２ｔ−除去する。次
に第１図（ｂ）のように、ホトレジスト３と＃Ｉｌ酸化
膜２ｔマスクとしてホウ素をイオン注入した後１２００
℃の酸素と鼠素の比がｌ：２０の気体中で１０時間熱処
理しＰフェル層４と同時に第２酸化膜５を形成する。次
に第１図（ｃ）のように周知の技術によル熱拡散又はイ
オン注入法でＰ型ンース・ドレイン領域７、並びにｈ型
ソース・ドレイン領域８を設けた後ゲートを形成すべき
領域の酸化膜２．５を除去し酸化してゲート酸化膜６を
設ける。電極域）出し部分の酸化膜２．５を開口し、Ａ
ｌｔ−蒸着し選択エツチングして電極及び配線９を設け
る。
℃の畝化性気体中て厚さ３０００Ａｏ第１ｍ化膜２を形
成する。１次にホトレジス）ｌｓＳをマスクトシてＰウ
ェル層を形成する領域の第１酸化膜２ｔ−除去する。次
に第１図（ｂ）のように、ホトレジスト３と＃Ｉｌ酸化
膜２ｔマスクとしてホウ素をイオン注入した後１２００
℃の酸素と鼠素の比がｌ：２０の気体中で１０時間熱処
理しＰフェル層４と同時に第２酸化膜５を形成する。次
に第１図（ｃ）のように周知の技術によル熱拡散又はイ
オン注入法でＰ型ンース・ドレイン領域７、並びにｈ型
ソース・ドレイン領域８を設けた後ゲートを形成すべき
領域の酸化膜２．５を除去し酸化してゲート酸化膜６を
設ける。電極域）出し部分の酸化膜２．５を開口し、Ａ
ｌｔ−蒸着し選択エツチングして電極及び配線９を設け
る。
第２図（ａ） 、 （ｂ）は、従来及び本発明の製造方
法による相４１ｉ＠型ＭＬ）８集積回路のメモリ一部の
保持不良率の分布図である。第２図において打点は保持
不良率の製造−ット毎の平均値を示す。第２図（ａ）に
示す、従来の製造方法では、メモリーの保持不良率が高
く５％〜１０％ に渡ってバラツキがある。
法による相４１ｉ＠型ＭＬ）８集積回路のメモリ一部の
保持不良率の分布図である。第２図において打点は保持
不良率の製造−ット毎の平均値を示す。第２図（ａ）に
示す、従来の製造方法では、メモリーの保持不良率が高
く５％〜１０％ に渡ってバラツキがある。
第３図（ＪＩＪは、従来方法で製造したデバイスのシリ
コン基板の断面をジルトルエッチして観察される内部結
晶欠陥を示したもので低密度の微少欠陥が観察される。
コン基板の断面をジルトルエッチして観察される内部結
晶欠陥を示したもので低密度の微少欠陥が観察される。
輩のように□従来の製造方法では内部欠陥密度が低くい
わゆるイントリンシックゲッタリングの効果が発揮され
ないため保持不良率を高くシシかもバラツキを大きくさ
せデバイス歩留を低下させているという欠点があった。
わゆるイントリンシックゲッタリングの効果が発揮され
ないため保持不良率を高くシシかもバラツキを大きくさ
せデバイス歩留を低下させているという欠点があった。
本発明は上記欠点を除去しウェル層形数工程の熱処理条
件を最適化することによル内部結晶欠陥を制御しイント
リンシックなゲッタリング効果を生じさせＰＮ接合部リ
ークによる特性不良を低減する半導体装置の製造方法を
提供するものである。
件を最適化することによル内部結晶欠陥を制御しイント
リンシックなゲッタリング効果を生じさせＰＮ接合部リ
ークによる特性不良を低減する半導体装置の製造方法を
提供するものである。
本発明の半導体装置の製造方法はシリコン基板に基板と
異なる導電型の不純物イオンを選択的に注入した後同不
純物イオンを活性化するための熱処理を行なってウェル
層を形成する工程において前記熱処理’ｔ−１１００〜
１２００℃の酸化性気体を甘む不活性気体中で行なった
後連続して６００〜８００℃の同気体中で行なうととｔ
−ｌｆｆ１ｌＩｉとしている。
異なる導電型の不純物イオンを選択的に注入した後同不
純物イオンを活性化するための熱処理を行なってウェル
層を形成する工程において前記熱処理’ｔ−１１００〜
１２００℃の酸化性気体を甘む不活性気体中で行なった
後連続して６００〜８００℃の同気体中で行なうととｔ
−ｌｆｆ１ｌＩｉとしている。
゛本発明を実楕例により説明する。本発明に使用したΔ
型シリコン基板は従来製造で使用したのと同じ格子間敗
素濃度１６〜２０Ｘ１０” ａｔｏｍｓ／ｃＷＩｓのチ
冒りラルスキー法で引き上げられた単結晶より得られ九
ものである。
型シリコン基板は従来製造で使用したのと同じ格子間敗
素濃度１６〜２０Ｘ１０” ａｔｏｍｓ／ｃＷＩｓのチ
冒りラルスキー法で引き上げられた単結晶より得られ九
ものである。
第１図（ａ）に示すように、シリコン基板ｌを９５０℃
で酸化性ない膜厚３０００Ａの第１ｏ＆化展２を設ける
。ホトレジスト３を用いてウェル層を形成すべき領域の
第１Ｃ）酸化膜２を除去する。
で酸化性ない膜厚３０００Ａの第１ｏ＆化展２を設ける
。ホトレジスト３を用いてウェル層を形成すべき領域の
第１Ｃ）酸化膜２を除去する。
次に第１図（ｂ）に示すように、シリコン基板ｌと異な
る導電型の不純物であるホウ素イオンを注入しウェル層
４を設ける。この工程は従来と同じである。
る導電型の不純物であるホウ素イオンを注入しウェル層
４を設ける。この工程は従来と同じである。
次に酸化性気体を含む不活性気体中でホウ素イオンの活
性化並びにウェル層の押し込みのための熱処理を行なう
。この熱処理方法が従来方法と異なっている。酸化性気
体を含む不活性気体としてＩＩ素とＭ素の比を１＝２０
に選ぶ。このような気体中で例えば１２００℃にて１０
時間熱処′ＪＪＩを行かった後、ランピングによって毎
分ｌＯ℃で７５０℃に降温し７５０℃で１０時間熱処理
を行ない第２の酸化膜５を形成する。これ以後は従来と
同じ方法によって第１図（ＣＪによって示す相補型ＤＡ
ＵＢ集積回路を形成する。
性化並びにウェル層の押し込みのための熱処理を行なう
。この熱処理方法が従来方法と異なっている。酸化性気
体を含む不活性気体としてＩＩ素とＭ素の比を１＝２０
に選ぶ。このような気体中で例えば１２００℃にて１０
時間熱処′ＪＪＩを行かった後、ランピングによって毎
分ｌＯ℃で７５０℃に降温し７５０℃で１０時間熱処理
を行ない第２の酸化膜５を形成する。これ以後は従来と
同じ方法によって第１図（ＣＪによって示す相補型ＤＡ
ＵＢ集積回路を形成する。
上記方法によって製造した本発明の実施例のメモリ一部
の保持不良率ｔ−第２図（ｂ）に示す。本発明によれば
保持不良率は４％以下に作成され保持特性が大巾に改善
された。
の保持不良率ｔ−第２図（ｂ）に示す。本発明によれば
保持不良率は４％以下に作成され保持特性が大巾に改善
された。
また第３図（切本発明で製造したデバイスのシリコン基
板′の断面をジルトルエッチして得られた内部欠陥の様
子を示したもので、内部に高密度の微少欠陥が形成され
ておシ、本発明の熱処理でイントリンシックゲッタリン
グが発揮され保持特性が改善されたことがわかる。
板′の断面をジルトルエッチして得られた内部欠陥の様
子を示したもので、内部に高密度の微少欠陥が形成され
ておシ、本発明の熱処理でイントリンシックゲッタリン
グが発揮され保持特性が改善されたことがわかる。
上記実施例ではｈ型シリコン基板にＰ型ウェル層を形成
しゲート電極にＡ！を用いたが本発明はこれと反対導電
型の場合にも適用でき、またシリコンゲートその他の金
属ゲートを用いた場合にも適用出来る。
しゲート電極にＡ！を用いたが本発明はこれと反対導電
型の場合にも適用でき、またシリコンゲートその他の金
属ゲートを用いた場合にも適用出来る。
以上詳細したように本発明によればシリコン基板内の結
晶欠陥の肪起をＪＩＪ御しＰＮ艦合部リークによる特性
不良を低減する半導体装置の製造方法が得られるのでそ
の効果は大きい。
晶欠陥の肪起をＪＩＪ御しＰＮ艦合部リークによる特性
不良を低減する半導体装置の製造方法が得られるのでそ
の効果は大きい。
第１図（旬〜（ｃ）は相補型Ｎ０８集横回路の製造方法
を説明するための製造工程断面図である。＃！２図惰〒
榊は従来及び本発明の相補型ＭＬ）８集積回路のメモリ
ー保持部の保持不良率の分布図である。 １３図（−は従来技術による製造方法で製造してシリコ
ン基板の内部結晶欠陥を示す図であり、第３図（ｂ）は
本発明の実施例による同欠陥を示す因である０ １・・・・・・Ｐ４型シリコン基板、２・・・・・・第
１の酸化膜、３・・・・・・ホトレジスト、４・・・・
・・Ｐウェル廣、５・・・・・・第２の酸化膜、６・・
・・・・ゲート酸化膜、７・・・・・・１Ｍソース及び
ドレイン領域、８・・・・・・Ｉ’ｊｌ型ソース及びド
レイン領域、９・・・・・・ＡＩ電極及び配線。 （の） 榮１図 の ｂ 乏 介１１ 第２図 （の） 婢３図 手続補正書（自、） ５７．６．−７ 昭和 年 月 日 特許庁長官 殿 ■、事件の表示 昭和５７年特 許 願第１９０９
４号２、発明の名称 半導体装董の製造方法３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル６、補正の内容Ｃ特願昭５７−１９０９４号）（１
） 明細書第２頁、４行目の「徴 リーク」を「微少
リーク」と訂正い丸します。 （２）明細書第３頁、１７７行目「ｙのように」「この
ように」と訂正いたしますっ
を説明するための製造工程断面図である。＃！２図惰〒
榊は従来及び本発明の相補型ＭＬ）８集積回路のメモリ
ー保持部の保持不良率の分布図である。 １３図（−は従来技術による製造方法で製造してシリコ
ン基板の内部結晶欠陥を示す図であり、第３図（ｂ）は
本発明の実施例による同欠陥を示す因である０ １・・・・・・Ｐ４型シリコン基板、２・・・・・・第
１の酸化膜、３・・・・・・ホトレジスト、４・・・・
・・Ｐウェル廣、５・・・・・・第２の酸化膜、６・・
・・・・ゲート酸化膜、７・・・・・・１Ｍソース及び
ドレイン領域、８・・・・・・Ｉ’ｊｌ型ソース及びド
レイン領域、９・・・・・・ＡＩ電極及び配線。 （の） 榮１図 の ｂ 乏 介１１ 第２図 （の） 婢３図 手続補正書（自、） ５７．６．−７ 昭和 年 月 日 特許庁長官 殿 ■、事件の表示 昭和５７年特 許 願第１９０９
４号２、発明の名称 半導体装董の製造方法３、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル６、補正の内容Ｃ特願昭５７−１９０９４号）（１
） 明細書第２頁、４行目の「徴 リーク」を「微少
リーク」と訂正い丸します。 （２）明細書第３頁、１７７行目「ｙのように」「この
ように」と訂正いたしますっ
Claims (1)
- シリコン基板に該基板と異なる導電型の不純物イオンを
選択的に注入した後、該不純物イオンを活性化する熱′
処ｍｔ−行なりてウェル層を形成する工程において、前
記熱処理を１１００〜１２００℃の酸化性気体を含む不
活性気体中で行なった後連続して６００〜８００℃の同
気体中で行なうことｔ−特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019094A JPS58137244A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019094A JPS58137244A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137244A true JPS58137244A (ja) | 1983-08-15 |
Family
ID=11989878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019094A Pending JPS58137244A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| US5098852A (en) * | 1989-07-05 | 1992-03-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device by mega-electron volt ion implantation |
| US6255153B1 (en) | 1997-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
-
1982
- 1982-02-09 JP JP57019094A patent/JPS58137244A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| US5098852A (en) * | 1989-07-05 | 1992-03-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device by mega-electron volt ion implantation |
| US6255153B1 (en) | 1997-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
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