DE4021377C2 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents
Verfahren zur Herstellung einer HalbleiteranordnungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 71
- 238000005468 ion implantation Methods 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 41
- 238000010438 heat treatment Methods 0.000 claims description 33
- 229910052796 boron Inorganic materials 0.000 claims description 23
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000003574 free electron Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 94
- 238000005247 gettering Methods 0.000 description 25
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 22
- 230000007547 defect Effects 0.000 description 16
- 230000005855 radiation Effects 0.000 description 12
- 239000013078 crystal Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910001385 heavy metal Inorganic materials 0.000 description 10
- 229910052742 iron Inorganic materials 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 238000011282 treatment Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000011109 contamination Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 230000035508 accumulation Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 239000000356 contaminant Substances 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052776 Thorium Inorganic materials 0.000 description 2
- 229910052770 Uranium Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000011068 loading method Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 108090000623 proteins and genes Proteins 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 1
- 241001212789 Dynamis Species 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011342 resin composition Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer
Halbleiteranordnung nach dem Oberbegriff des Patent
anspruches 1.
Bei der Herstellung einer Halbleiteranordnung unvermeidlich
in ein Halbleiter-Substrat eingeschleppte Verunreinigungen,
wie unerwünschte Fremdatome oder Dotierstoffe (u. a. Schwer
metalle), bilden Zentren, die freie Elektronen oder
Elektronenlöcher einfangen und freigeben, so daß an einem
pn-Übergang ein Streustrom fließt, welcher die elektrischen
Charakteristika oder Eigenschaften der Halbleiteranordnung
verschlechtert. Schwermetalle,
auch wenn sie in sehr kleiner Menge vorhanden sind, können
die Eigenschaften der Halbleiteranord
nungen erheblich beeinträchtigen, speziell dann, wenn jede
Anordnung eine ziemlich stark begrenzte Größe besitzt und
dennoch eine größere Zahl von Elementen aufweist, wie dies
bei neueren Halbleiteranordnungen der Fall ist.
Zur Vermeidung einer solchen Verunreinigung wird eine Getter
methode zum Absorbieren von Schwermetallen angewandt. Insbe
sondere werden dabei die Rückseite eines Halbleiter-Substrats
mechanisch beschädigt oder in die Substratrückseite Fremd
atome eingeführt, um die Schwermetalle zu absorbieren. Für
die erfolgreiche Durchführung dieser Rückseitenbehandlung
muß eine zusätzliche Verfahrens-Stufe durchgeführt werden,
um eine Verunreinigung von der Vorderseite des Substrats
her zu vermeiden, oder das Substrat muß über eine lange
Zeitspanne auf eine hohe Temperatur erwärmt werden. Die
langzeitige Wärmebehandlung ist in den meisten Fällen für
die Herstellung oder Ausbildung einer Mikrostrukturanordnung
ungünstig. Zudem stellt die Rückseitenbehandlung eine der
Anfangsstufen bei der Herstellung einer Halbleiteranordnung
dar; ihre Wirkung nimmt bei der Durchführung anschließender
Wärmebehandlungen allmählich ab.
Ein sogen. "weicher" oder "sporadischer Fehler", der durch
überschüssige Ladungsträger, die bei Beaufschlagung mit
Strahlung, wie α-Strahlung, entstehen, hervorgerufen wird,
ist ein bei Halbleiterspeichern auffälliges Problem. Dieses
wird insbesondere bei dynamischen RAMs von 64KB und dynami
schen RAMs noch höherer Speicherkapazitäten als ernst
liches Problem und auch als gleich großes Problem bei stati
schen RAMs mit Hochwiderstands-Lastzellen angesehen. Der
sogen. weiche oder sporadische Fehler ist in "LSI HANDBOOK",
herausgegeben von The Institute of Electronics and
Communication Engineers of Japan, S. 677-678, 30. Novem
ber 1984, verlegt durch OHM Inc., Japan, abgehandelt.
Zur Verhinderung des sogen. weichen oder sporadischen Fehlers
(im folgenden einfach als weicher Fehler bezeichnet) bedient
man sich verschiedener Methoden, u. a. folgender Methoden:
Verringerung der Menge an im Einkapselungsmaterial (d. h.
Kunstharzmasse) enthaltenen α-Strahlern, wie U und Th;
Auslegung der Schaltungsausgestaltung zur Erhöhung der kri
tischen Ladung auf Kosten der Zahl der Bitleitungen und der
Empfindlichkeit des Meß- oder Leseverstärkers; und Be
schichten des LSI-Chips mit einer Harzschicht einer
ausreichend großen Dicke, um das Eindringen von α-Strahlung
in den Chip zu verhindern. Die α-Strahlungseindringung von
innerhalb und außerhalb des Gehäuses
kann z. B. dadurch auf ein Mindestmaß verringert werden, daß
eine α-Strahlungsabschirmung aus Polyimidharz o. dgl. auf dem
passivierten LSI-Chip ausgebildet wird. Radioaktive Elemente,
wie U und Th, können jedoch auch in den Al-Schichten oder
den hochschmelzenden Metallschichten, die auf dem LSI-Chip
erzeugt sind, enthalten sein, wobei die Abschirmung aus
Polyimidharz die Strahlung von bzw. aus diesen Schichten
nicht zu blockieren vermag. Darüber hinaus kann das Be
schichten mit Polyimidharz eine andere technische Schwierig
keit bei der Harz-Einkapselung des LSI-Chips aufwerfen. Aus
diesem Grund ist es wünschenswert, daß der LSI-Chip selbst
für weiche Fehler beständig ist.
Bei einem statischen RAM ist zudem die in jedem Speicher
knotenpunkt aufgespeicherte Datenladung so klein, daß die
Daten vernichtet werden können, wenn der Speicherknoten
punkt mit einer elektrischen Ladung beaufschlagt wird, die
beim Eindringen von α-Strahlung in den statischen RAM ent
steht. Wenn insbesondere α-Strahlung auf die im Speicher
knotenpunkt befindliche n⁺-Schicht auftrifft, tritt eine
Durchtunnelung unter Erzeugung von Ladungsträgern
auf, die längs der Orte oder Bahnen der α-Strahlen
zurückfließen und effektiv im Speicherknotenpunkt absorbiert
werden, so daß unweigerlich ein weicher Fehler auftritt.
Wie erwähnt, war es bisher zur Verhinderung einer Verunreini
gung durch Schwermetalle nötig, einen zusätzlichen Verfahrens
schritt zur Verhinderung einer Verunreinigung von der Vorder
seite des Substrats her bei der Rückseiten-Gettertechnik
durchzuführen. Da zudem die Getterstelle
in einer der Anfangsstufen der Herstellung einer Halbleiter
anordnung geformt wird, nimmt die Wirkung des Getterns bei
der Durchführung der anschließenden thermischen Behandlungs-
Schritte allmählich ab. Zum erfolgreichen Gettern muß
zudem das Substrat während einer langen Zeit auf eine
hohe Temperatur erwärmt werden; die langzeitige Wärme
behandlung ist aber in den meisten Fällen für die Her
stellung einer Mikrostrukturanordnung ungünstig oder
schädlich.
Darüber hinaus tritt bei Halbleiterspeicheranordnungen
weicher Fehler aufgrund der durch α-Strahlung erzeugten
Überschußladungsträger auf.
Aus der DE 30 27 197 A1 ist ein Verfahren zum Herstel
len einer Halbleitereinrichtung bekannt, bei dem eine
sogenannte simulierte epitaxiale Schicht einer bestimm
ten Dicke unter der Oberfläche eines Halbleiterkörpers
ausgebildet wird. Bei diesem Verfahren werden Störstel
len eines bestimmten Leitfähigkeitstyps, der zu dem
Leitfähigkeitstyp des Halbleiterkörpers entgegengesetzt
ist, in einer Tiefe unter der Oberfläche des Halblei
terkörpers implantiert, welche geringer ist als die
geforderte Dicke der simulierten epitaxialen Schicht.
Bei der epitaxialen Schicht handelt es sich um eine
Oberflächenschicht des Halbleiterkörpers. Zunächst wer
den Borionen in eine Oberflächenschicht des Halbleiter
körpers durch Ionenimplantation eingebracht, wobei sich
auf diesem Halbleiterkörper eine Siliziumdioxidschicht
befindet. Durch anschließende Wärmebehandlung wird aus
der mit Borionen dotierten Schicht 16 eine epitaxiale
Oberflächenschicht erzeugt.
Im einzelnen wird bei diesem bekannten Verfahren die
Ionenimplantation mit einer üblichen Dosis von
3,0 × 10¹²/cm² bei etwa 200 keV vorgenommen. Sodann
wird der Halbleiterkörper einer Wärmebehandlung bei
einer Temperatur von 950°C während etwa 30 Minuten aus
gesetzt. Diese Wärmebehandlung erfolgt, um Gitterdefek
te auszuheilen, welche durch die Ionenimplantation ver
ursacht sind. Sodann wird der Halbleiterkörper einer
umfassenden Wärmebehandlung unterzogen, welche bei an
nähernd 1200°C während etwa 12 Stunden vorgenommen
wird. Auf diese Weise entsteht die etwa 12 µm dicke
simulierte epitaxiale Schicht, welche mit Bor dotiert
ist.
Weiterhin ist aus Appl. Phys. Lett. Vol. 52, No. 12,
1988, Seiten 1023 bis 1025, ein Verfahren bekannt, bei
dem eine Getterschicht in der Nähe von Halbleiterele
menten in einem Substrat ausgebildet wird.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfah
ren zur Herstellung einer Halbleiteranordnung zu schaf
fen, bei dem ein Gettern mit hoher Leistungsfähigkeit
bzw. hohem Wirkungsgrad durchführbar ist.
Diese Aufgabe wird bei einem Verfahren nach dem Oberbe
griff des Patentanspruches 1 erfindungsgemäß durch die
in dessen kennzeichnendem Teil enthaltenen Merkmale ge
löst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich
aus den Unteransprüchen.
Die Erfindung ermöglicht die Schaffung eines Verfahrens
zur Herstellung einer Halbleiteranordnung, bei dem eine
Getterstelle ausreichend nahe an aktiven Zonen erzeugt
werden kann, ohne daß eine zusätzliche Hochtemperatur
behandlung erforderlich wäre und ohne die Eigenschaften
der Anordnung zu beeinträchtigen. Von einer Strahlung, wie α-
Strahlung, herrührende Überschußträger in einem von der
aktiven Zone verschiedenen Bereich der Anordnung können
eingefangen werden, wodurch die Beständigkeit der Anord
nung gegenüber weichen Fehlern verbessert und auch die
Zuverlässigkeit der in der Anordnung in
tegrierten Speicherelemente begünstigt wird. Eine
Getterstelle wird an der Vorderseite eines Halbleiter-
Substrats durch Ionenimplantation in einem Bereich des
Substrats, der tiefer liegt als ein im Substrat geform
ter pn-Übergang und die Verarmungsschicht des im Sub
strat erzeugten Bauelements nicht erreicht, erzeugt und
ein Gettern wird an der Vorderseite des Substrats durch
Erwärmung unter optimalen Bedingungen effektiv durchge
führt.
Im folgenden sind bevorzugte Ausführungsbeispiele der
Erfindung anhand der Zeichnung näher erläutert. Es zei
gen:
Fig. 1A bis 1E Schnittansichten zur Erläuterung eines
Ausführungsbeispiels eines erfindungsgemäßen Verfahrens zur
Herstellung einer CMOS-Anordnung,
Fig. 2 eine graphische Darstellung einer
Spannung/Streustrom-
Kennlinie von nach dem Verfahren gemäß einem Ausfüh
rungsbeispiel der Erfindung hergestellten MOS-
Transistoren und eines Vergleichs-MOS-Transistors,
Fig. 3A bis 3E Schnittansichten zur Erläuterung eines einem
anderen Ausführungsbeispiel der Erfindung entsprechen
den Verfahrens zur Herstellung einer dynamischen RAM-
Zelle,
Fig. 4 eine graphische Darstellung der Beziehung zwischen
einer die RAM-Zelle beaufschlagenden α-Strahlungs
dosis und der in der RAM-Zelle auftretenden Fehler
rate sowie der bei einer vergleichsweise betrachteten
dynamischen RAM-Zelle beobachteten α-Strahlungsdosis/Fehler
raten-Beziehung,
Fig. 5 eine graphische Darstellung des Fe-Konzentrations
profils in einer nach dem erfindungsgemäßen Verfahren
erzeugten Ionenimplantationsschicht,
Fig. 6 eine Schnittansicht zur Verdeutlichung des erfin
dungsgemäßen Verfahrens zur Erzeugung einer Getter
stelle, und
Fig. 7 eine graphische Darstellung des Konzentrationsprofils
des ionenimplantierten Dotierstoffs, wie es im Quer
schnitt längs der Linie VII-VII in Fig. 6 zu beobach
ten ist.
Bislang bekannte Gettertechniken
wurden untersucht und wiederholte Versuche durchgeführt, mit dem
Ziel der Entwicklung einer wirkungsvolleren oder effektiveren
Gettertechnik. Die Ergebnisse dieser Untersuchungen und Ver
suche zeigten, daß eine Getterstelle, die
Übergangsmetalle (Eisen, Nickel, Kupfer usw.) wirksam
absorbiert oder bindet, durch Ionenimplantation von Bor
in die Front- oder Vorderseite (d. h. die Fläche, auf welcher
Halbleiterelemente erzeugt sind) eines Halbleiter-Substrats
und nicht von der Rückseite des Substrats, wie beim bekann
ten Verfahren, her ausgebildet oder erzeugt werden kann. Die
so gebildete Getterstelle besteht nicht aus von der Ionen
implantation herrührenden Kristalldefekten, sondern den
durch Ionenimplantation in das Halbleiter-Substrat eingebrach
ten Elementen. Es wird angenommen, daß diese wirksame Getter
stelle nicht nur durch Ionenimplantation von Bor in das
Substrat, sondern auch allgemein durch Ionenimplantation
eines Fremdatomelements, das einem Halbleiter der Gruppe IV
des Periodensystems wie Gallium, Aluminium und Indium,
einen p-Leitfähigkeitstyp verleiht, erzeugt werden kann.
Das Gettern der Übergangsmetalle, das während der Wärmebe
handlung am Substrat nach der Erzeugung der Getterstelle
erfolgt, ist dann sehr wirksam, wenn die Wärmebehandlung bei
hohen Temperaturen, insbesondere bei 800°C oder mehr, vor
genommen wird. Wünschenswerterweise wird das Substrat in der
Zeitspanne zwischen der Erzeugung der Getterstellen und dem
Beginn des Getterns einer derart hohen Temperatur nicht aus
gesetzt. Dieses Hochtemperatur-Gettern kann einen Teil der
Ionenimplantationsschicht als leitfähige Schicht (z. B. als
eingegrabene leitfähige Schicht) wirken lassen, weil dadurch
die Ionenimplantationsschicht aktiviert wird. In diesem Fall
wirkt der näher an der vorderen Hauptfläche des Substrats
gelegene Teil der Ionenimplantationsschicht als die leit
fähige Schicht, während der tiefer gelegene Teil der Ionen
implantationsschicht als Getterbereich oder -zone wirkt.
Fremdatomelemente, die zur Ausbildung dieser leitfähigen
Schicht benutzt werden können, sind Bor und Borfluorid.
Ein wirkungsvolles Gettern kann auch bei einer vergleichs
weise niedrigen Temperatur erreicht werden, nachdem die
Getterstelle durch Ionenimplantation des obengenannten,
p-Typ-Leitfähigkeit verleihenden Fremdatoms erzeugt worden
ist. Die Getterstelle kann mithin erzeugt werden, nachdem
alle Wärmebehandlungsschritte am Substrat bei vergleichs
weise hoher Temperatur (über 600°C) durchgeführt worden
sind, wobei im Substrat gewünschte Halbleiterelemente, ein
schließlich aktive Zonen,
pn-Übergänge, Zwischenverbindungen, Isolierschichten und
dgl., erzeugt werden. Ein wirkungsvolles Gettern kann dann
bei vergleichsweise niedrigen Temperaturen, vorzugsweise
300-600°C, erfolgen, so daß kein thermischer Einfluß auf
die erzeugten Halbleiterelemente ausgeübt wird. In diesem
spezifischen Schema können neben dem p-Typ-Fremdatom
(speziell Bor) auch Kohlenstoff, Sauerstoff oder Silizium als
Ionenimplantationselement eingesetzt werden, weil durch die
Ionenimplantation geformte Defektanhäufungen
ebenfalls die Getterstellen bilden.
Untersuchungen haben gezeigt,
daß die Ionenimplantation von speziellen Elementen nicht nur
die Bildung einer Getterstelle, sondern auch von Einfang
zentren oder Fangstellen für freie Elektronen oder Elektronen
löcher, welche die beim Eindringen von α-Strahlung in das
Substrat entstehenden Überschußträger einfangen, unterstützen
bzw. begünstigen kann, wodurch die Halbleiterspeicherelemente
vor weichen Fehlern geschützt werden.
Ausschließlich für das Gettern braucht keine zusätzliche Wär
mebehandlung durchgeführt zu werden. Jede Wärmebehandlung
oder thermische Stufe, die für vom Gettern
verschiedene spezifische Zwecke bei der Herstellung der
Halbleiteranordnung durchgeführt wird, kann auch zur Erzie
lung des Getterns dienen. Derartige Wärmebehandlungen oder
-behandlungsstufen umfassen, um nur einige zu nennen, die
bei einer Temperatur von über 800°C erfolgende Wärmebehand
lung für thermische Oxidation, Diffusion oder Glühen zum
Aktivieren von Fremdatombereichen bzw. -zonen, die bei einer
Temperatur von mehr als 600°C, aber nicht über 800°C durch
geführte Wärmebehandlung für Niedrigtemperatur-Ablagerung von
Siliziumnitrid, poly-Si (polykristallinem Silizium) oder SiO₂,
oder aber die bei einer Temperatur von 300-600°C erfolgende
Wärmebehandlung zum Sintern oder zur Atmosphärendruck-Abla
gerung von Isolierfilmen (SiO₂, BSG oder BPSG). Bei allen
von der Ionenimplantationsstufe zur Erzeugung der Getter
stelle oder von der Stufe der Durchführung des Getterns
(Getterstufe) verschiedenen Verfahrensstufen
kann es sich um die allgemein für diesen Zweck durchgeführ
ten Verfahrensschritte handeln, z. B. zum Erzeugen von Fremd
atombereichen oder -zonen, zur Bildung von Verbindungs
schichten, für Passivierung, zur Durchführung photolitho
graphischer Methoden und für Wärmebehandlungen.
Die Ionenimplantation zur Erzeugung der Getterstellen wird
vorzugsweise derart durchgeführt, daß die resultierende
Ionenimplantationsschicht eine Größe aufweist, die praktisch
gleich groß oder größer ist als diejenige des gesamten Ober
flächenbereichs des Substrats, in welchem alle Halbleiter
zonen oder -elemente ausgebildet sind. Die Ionenimplantations
schicht wird jedoch selektiv so erzeugt, daß jede Ionen
implantationsschicht gleich groß oder geringfügig größer ist
als der Oberflächenbereich, in welchem eine vorgeschriebene
begrenzte Zahl von Halbleiterzonen ausgebildet ist, etwa in
einem MOS-Transistorelement bei einer CMOS-Transistoran
ordnung.
Getterstellen werden durch p-Leitfähigkeits
typ verleihende Fremdatomelemente, die durch
Ionenimplantation in die vordere Hauptfläche eines Halb
leiter-Substrats eingebracht worden sind, oder die ionen
implantierten Fremdatome zusammen mit durch eine solche
Ionenimplantation erzeugten Defektanhäufungen erzeugt. Diese
Getterstellen absorbieren Schwermetallverunreini
gungen, insbesondere Übergangsmetalle. Der von den Verun
reinigungen herrührende Streustrom am pn-Übergang kann
auf diese Weise verringert werden, so daß das Ausbringen
an Halbleiterelementen verbessert werden kann. Da
zudem das Gettern effektiv in einer Zwischenstufe des Ver
fahrens zur Herstellung der Anordnung oder kurz vor dem
Ende dieses Verfahrens erfolgt, wird die Wirkung des
Getterns bei der Durchführung der aufeinanderfolgenden
Wärmebehandlungsschritte bei der Herstellung der Halbleiter
anordnung nicht abgeschwächt, und zwar im Gegensatz zum
bekannten Verfahren, bei dem Getterstellen in einer frühen
Phase des Verfahrens an der Rückseite des Halbleiter-Substrats
erzeugt werden.
Wie erwähnt, können Fang- oder Haftstellen
bzw. -zentren für freie Elektronen oder Elektronenlöcher
in dem oberen Abschnitt der Ionenimplantationsschicht ge
bildet werden, der nahe der vorderen Hauptfläche des
Halbleiter-Substrats liegt. Diese Zentren in der Ionenimplan
tationsschicht fangen Überschußladungsträger ein, die durch
die Einstrahlung von α-Strahlung erzeugt werden, wodurch
die Beständigkeit der Halbleiteranordnung gegenüber weichen
Fehlern verbessert wird und gleichzeitig auch Ausbringen und
Zuverlässigkeit der Halbleiteranordnung begünstigt werden.
Nachstehend ist die Erfindung anhand der Zeichnung im ein
zelnen beschrieben.
Die Fig. 1A bis 1E veranschaulichen die Art und Weise, auf
welche eine CMOS-Transistoranordnung nach dem erfindungsge
mäßen Verfahren auf einem Halbleiter-Substrat hergestellt
werden kann. Die Herstellung der CMOS-Anordnung geschieht
wie folgt:
Zunächst erfolgte eine selektive Ionenimplantation von Bor
unter einer Beschleunigungsspannung von 160 keV in einer
Dosis von 1,5 × 101³/cm² in ein n-Siliziumsubstrat 11
eines spezifischen Widerstands von 10 Ωcm und mit einer
(100)-Kristallfläche, insbesondere in die Bereiche des
Substrats 11, in denen n-Kanal-MOS-Transistoren ausgebildet
werden. Sodann wird das Substrat 8 h lang auf 1190°C er
wärmt, wobei p-Typ-Wannen 12a und 12b entstehen,
so daß das Substrat 11 eine p-Kanal-MOS-Zone und zwei
n-Kanal-MOS-Zonen erhält.
Anschließend wird gemäß Fig. 1B eine vergleichsweise dicke
Feldoxidschicht 13 einer Dicke von z. B. 700 nm auf
ausgewählten Bereichen des Substrats 11 erzeugt, um damit
eine Anzahl von Bereichen festzulegen, in denen Halbleiter
elemente ausgebildet werden sollen. Weiterhin wird auf die
Oberfläche des Substrats 11 eine dünne Oxidschicht 14 einer
Dicke im Bereich von 10-20 nm zur Bildung
von Gateoxidschichten oder -filmen aufgebracht. Auf der
Oberfläche des Gebildes wird eine phosphordotierte n⁺-
Polysiliziumschicht geformt, die anschließend mittels
gewöhnlicher photolithographischer Methoden zur Bildung von
Gateelektroden 15a bis 15c gemustert wird. Durch Ionen
implantation werden Fremdatome eines gewünschten Leitungs
typs in den Oberflächenbereich des Substrats 11 einge
bracht, wobei die Gateelektroden 15a, 15b und 15c sowie die
Feldoxidschicht 13 als Maske benutzt werden; dabei entstehen
selbstjustierte p⁺-Schichten 16a und 16b sowie selbst
justierte n⁺-Schichten 17a-17e, die als Source- und Drain
zonen der p- und n-Kanal-MOS-Transistoren wirken. Bei der
Ionenimplantation von p-Typ-Fremdatomen in die p-Kanal-MOS-
Zone werden die n-Kanal-MOS-Zonen mit einem Photoresist
maskiert. Wenn umgekehrt n-Typ-Fremdatome durch Ionen
implantation in die n-Kanal-MOS-Zonen eingebracht werden,
wird die p-Kanal-MOS-Zone mit einem Photoresist maskiert.
Als n-Typ-Fremdatome können Arsen, als p-Typ-Fremdatome Bor
oder Borfluorid verwendet werden.
Gemäß Fig. 1C wird hierauf eine CVD-Oxidschicht 18 auf der
Gesamtoberfläche des Gebildes vorgesehen. In der Schicht 18
werden dann Öffnungen zur Freilegung der n-Zone 17a
geformt. Sodann wird auf der Gesamtoberfläche des Gebildes
eine zweite Polysiliziumschicht 19 abgelagert oder nieder
geschlagen, die auf übliche photolithographische Weise ge
mustert wird. Alle Wärmebehandlungen, die zur Herstellung
dieser CMOS-Anordnung bei Temperaturen von 600°C oder
höher durchgeführt werden müssen, sind in den anhand von
Fig. 1A bis 1C beschriebenen Schritten bereits durchgeführt
worden. Die noch unfertige Anordnung wird mit einem 400 nm
dicken Isolierfilm 20 bedeckt, der aus Phosphorglas,
wie PSG oder BPSG, besteht, ähnlich wie die meisten bei CMOS-
Anordnungen dieser Art vorgesehenen Isolierfilme oder
-schichten.
Im Anschluß daran erfolgt eine Ionenimplantation von Bor unter
einer Beschleunigungsspannung von 1 MeV in einer Dosis von
1 × 10¹⁵/cm² in ausgewählte Bereiche der p- und n-Kanal-MOS-
Zonen durch die auf dem Substrat 11 gebildeten Schichten
hindurch, wobei gemäß Fig. 1D ionenimplantierte Schichten
bzw. Ionenimplantationsschichten 21 (Keime von Kristall
defekten) entstehen. Diese Ionenimplantationsschichten 21
liegen nahe den pn-Übergängen und der Verarmungsschicht, die
entsteht, wenn eine Betriebsspannung an die Anordnung ange
legt wird, aber tiefer als diese Übergänge und diese
Schicht.
Schließlich werden gemäß Fig. 1E Öffnungen im Isolierfilm 20
ausgebildet, eine Metallisierung zur Ausbildung einer leit
fähigen oder Leiterschicht durchgeführt und die Leiter
schicht zu einem feinen Verdrahtungsmuster 22 geformt. So
dann wird die noch unfertige Anordnung 15 min lang bei
450°C in einem Formiergas erwärmt. Diese Wärmebehandlung
versetzt auch die Ionenimplantationsschichten 21 in die
Lage, zu gettern. Zum Abschluß wird eine Passivierschicht
23 auf der Gesamtoberfläche des bisher erhaltenen
Gebildes abgelagert, so daß eine großintegrierte Schaltkreis- oder
LSI-Anordnung erhalten wird. Obgleich aus Verein
fachungsgründen nicht dargestellt, werden unter der Feld
oxidschicht 13 Inversionsverhinderungs- oder -schutz
schichten geformt. Ersichtlicherweise liegen die Ionen
implantationsschichten 21 unter diesen Inversionsschutz
schichten.
Das anhand der Fig. 1A bis 1E beschriebene Verfahren stellt
lediglich ein Ausführungsbeispiel dar.
Verfahrensschritte, die mehr oder weniger den be
schriebenen Schritten entsprechen, können in Abhängigkeit von den
Spezifikationen oder Vorgaben für die herzustellende Halb
leiteranordnung auch in unterschiedlicher Reihenfolge durch
geführt werden. Vorzugsweise erfolgt die Wärmebehandlung
zum Gettern nach dem Ionenimplantationsschritt bei einer
Temperatur im Bereich von 300-600°C. Wenn sie bei mehr
als 600°C erfolgt, werden die Defektanhäufungen oder -haufen
ausgeglüht. Erfolgt sie dagegen bei
einer Temperatur unter 300°C, so bewegen sich die Ionen von
Schwermetallen o. dgl. nicht ausreichend, so daß das Gettern
nicht so wirksam wie gewünscht erreicht werden kann. Die
Zeitspanne dieser Wärmebehandlung ist an sich unkritisch,
sollte jedoch lang genug sein, um ein angemessenes Gettern
zu erreichen; sie beträgt 15 min oder mehr. Bei der
Ionenimplantation zur Erzeugung der Getterstellen kann auch
ein von Bor verschiedenes Element eingesetzt werden; ins
besondere kann für diesen Zweck Kohlenstoff, Sauerstoff
oder Silizium eingesetzt werden. Gleichermaßen können aber
auch noch andere Elemente benutzt werden.
Wie beschrieben, werden Getterstellen von der vorderen
Hauptfläche des Substrats her durch Ionenimplantation eines
geeigneten Elements in einem oder mehreren Bereichen bzw.
Zonen im Halbleiter-Substrat 11 erzeugt, die tiefer liegen
als die pn-Übergänge und die Verarmungsschichten, welche
beim Anlegen einer Betriebsspannung an die Anordnung ent
stehen. Ein effektives Gettern kann in den Endstufen des
Herstellungsverfahrens für die Anordnung durch Optimierung
der Erwärmungsbedingungen (bei einer Temperatur im Bereich
von 300-600°C) erreicht werden. Weiterhin werden Getter
stellen (Keime von Kristalldefekten 21) nahe der vorderen
Hauptfläche des Substrats oder den Aktivzonen der Halb
leiteranordnung so erzeugt, daß sie Verunreinigungen,
einschließlich Schwermetalle, wirkungsvoller zu absorbie
ren vermögen als in der Rückseite des Substrats 11 ausge
bildete Getterstellen. Der aufgrund der Schwermetallver
unreinigung durch den pn-Übergang fließende Streustrom wird
damit auf eine gewünschte Größe kontrolliert oder einge
stellt.
Fig. 2 zeigt in graphischer Darstellung die Spannung/Streu
strom-Kennlinie (Kurve a) einer auf vorstehend beschriebene
Weise hergestellten CMOS-Transistoranordnung und auch die
entsprechende Kennlinie (Kurve b) einer herkömmlichen CMOS-
Anordnung, welche keiner Ionenimplantation zur Erzeugung
von Getterstellen unterworfen wurde.
Wie aus Fig. 2 hervorgeht, ist der in der erfindungsgemäß
hergestellten CMOS-Anordnung fließende Streustrom um eine
Größenordnung kleiner als der in der herkömmlichen CMOS-
Anordnung fließende Streustrom. Da weiterhin in der ge
wünschten Stufe der Herstellung der Anordnung oder nach
allen Hochtemperatur-Wärmebehandlungen, bei denen die Ein
schleppung von Verunreinigungen in das Substrat am wahr
scheinlichsten ist, ein effektives Gettern stattfindet,
wird die Fähigkeit der Getterstellen zum Absorbieren
von Verunreinigungen nicht wesentlich beeinträchtigt,
wie dies dann der Fall ist, wenn die Getterstellen in frühen
Stufen des Verfahrens in der Rückseite des Substrats ge
formt werden.
Die Fig. 3A bis 3E sind Schnittdarstellungen zur Veranschau
lichung eines Verfahrens gemäß einem zweiten Ausführungs
beispiel der Erfindung. Anhand dieser Figuren ist im folgen
den die Ausbildung einer dynamischen RAM-Zelle beschrieben.
Zunächst wird gemäß Fig. 3A eine Feldoxidschicht 32 selektiv
auf einem p-Typ-Siliziumsubstrat 31 eines spezifischen Wider
stands von etwa 10 Ωcm geformt. Sodann wird auf der Gesamt
oberfläche des Substrats 31 eine CVD-Oxidschicht 33 einer
Dicke von etwa 0,8 µm vorgesehen. Die Schicht 3 wird einem
gewöhnlichen photolithographischen Verfahren unterworfen,
wodurch eine Öffnung ausgebildet und derjenige Bereich (im
folgenden als Kondensatorzone bezeichnet) des Substrats 31,
in welchem der Kondensator der dynamischen RAM-Zelle ausge
bildet werden wird, freigelegt werden.
Danach wird gemäß Fig. 3B durch die in der Oxidschicht 33
vorgesehene Öffnung eine Rille 34 mit lotrechten Seitenwand
flächen und einer Tiefe von etwa 2 µm geformt. Die lotrecht
eingestochene Rille 34 kann durch reaktives Ionenätzen (RIE)
unter Verwendung der CVD-Oxidschicht 33 als Maske und eines
Ätzgases, dessen Hauptbestandteil z. B. CF₄, SF₆ oder CCl₄
ist, oder eines Ätzgases, dessen Hauptbestandteile eines
der genannten Gase und H₂ sind, ausgebildet werden. Die für
dieses reaktive Ionenätzen zu verwendende Maske darf nicht
aus einem Photoresist bestehen, das bei diesem Ätzvorgang
weggeätzt werden würde; vorzugsweise besteht die Maske aus
einer nach einem CVD-Verfahren erzeugten dreilagigen
SiO₂/SI₃N₄/SiO₂-Schicht.
Sodann wird gemäß Fig. 3C die CVD-Oxidschicht 33 von der
Oberfläche der bisher erhaltenen Anordnung weggeätzt. Im
freigelegten Oberflächenbereich der Rille 34 wird eine n⁻-
Schicht 35 ausgebildet. Sodann wird eine als Konden
satorisolierschicht dienende Schicht 36 durch
thermische Oxidation erzeugt. In der Rille 34 und auch auf
der freigelegten Oberfläche des Substrats 31 wird eine
erste Polysiliziumschicht niedergeschlagen, die anschließend
zur Ausbildung einer Kondensatorelektrode 37 gemustert wird.
Weiterhin wird gemäß Fig. 3D eine als Gate-Isolierschicht
dienende Oxidschicht 38 nahe der Kondensator
zone geformt. Eine zweite Polysiliziumschicht wird auf der
Oxidschicht 36 und der freigelegten Oberfläche des Substrats
31 niedergeschlagen und gemustert, um damit eine Gate
elektrode 39 der dynamischen RAM-Zelle auszubilden. Hierauf
wird durch Ionenimplantation z. B. As in das Substrat 31
eingebracht; dadurch werden in der Oberfläche des Substrats
31 n⁺-Schichten 40 und 41 erzeugt, welche Source bzw. Drain
der dynamischen RAM-Zelle bilden. Die thermischen Oxidations
schichten 36 und 38 können gleichzeitig geformt werden.
Ebenso können Kondensatorelektrode 37 und Gateelektrode 39
gleichzeitig ausgebildet werden.
Hierauf wird gemäß Fig. 3E eine etwa 400 nm dicke
CVD-Oxidschicht 42 auf der Gesamtoberfläche der bisher er
haltenen Anordnung erzeugt. Diese, als Isolierfilm dienende
Schicht 42 besteht - wie Isolierfilme bei den meisten An
ordnungen dieser Art - aus Phosphorglas, wie PSG oder BPSG.
Alle Wärmebehandlungsschritte, die bei der Herstellung der
dynamischen RAM-Zelle durchgeführt werden müssen, sind nun
mehr abgeschlossen. Danach wird durch Ionenimplantation
Silizium von der Vorderseite des Substrats 31 her in einer
Dosis von 1 × 10¹⁵/cm² bei einer Beschleunigungsspannung
von 4 MeV eingebracht, wobei ein Keim für Kristalldefekte 43
unter der Rille 34 erzeugt wird. Dieser Keim der Kristall
defekte 43 wirkt als Zentrum zum Einfangen von überschüssi
gen freien Elektronen oder Elektronenmangelstellen bzw.
-löchern.
Anschließend erfolgt eine Metallisierung zur Ausbildung
einer leitfähigen Schicht oder Leiterschicht, die zu einem
feinen Verdrahtungsmuster verarbeitet wird. Sodann wird die
noch unfertige Anordnung wie bei der oben beschriebenen Her
stellung der CMOS-Anordnung 15 min lang bei 450°C in einem
Formiergas, z. B. H₂/N₂, erwärmt. Diese Wärmebehandlung
aktiviert auch den Keim der Kristalldefekte 43 für das
Gettern. Vorzugsweise wird die Wärmebehandlung zum Gettern
nach der Ionenimplantation bei einer Temperatur im Bereich
von 300-600°C durchgeführt. Die Zeitdauer dieser Wärmebe
handlung sollte 15 min oder mehr betragen, um die Kristallini
tät des Oberflächenbereichs des Substrats auszuheilen. Als
Element, das durch Ionenimplantation für die Erzeugung des
Fangzentrums für überschüssige freie
Elektronen oder Elektronenlöcher eingebracht wird, kann
auch Kohlenstoff oder Sauerstoff wirksam benutzt werden.
Wie erwähnt, wird das Fangzentrum für
freie Elektronen oder Elektronenlöcher (d. h. der Keim für
Kristalldefekte 43) im Silizium-Substrat 31 nahe dessen
Vorderseite vorgesehen. Dieses Fangzentrum vermag Über
schußladungsträger einzufangen, die bei Bestrahlung mit
z. B. α-Strahlung entstehen. Die erhaltene dynamische RAM-
Zelle besitzt damit eine zufriedenstellende Beständigkeit
gegen weiche Fehler; sie
vermag sehr zuverlässig zu arbeiten.
Fig. 4 veranschaulicht in graphischer Darstellung die Be
ziehung (Kurve a) zwischen der bei der dynamischen RAM-
Zelle (Fig. 3E) angewandten α-Strahlungsdosis und der in
der RAM-Zelle auftretenden Fehlerrate oder -häufigkeit
sowie auch die α-Strahlungsdosis/Fehlerraten-Beziehung
(Kurve b), die bei einer bisherigen dynamischen RAM-Zelle
zu beobachten ist. Wie aus Fig. 4 klar hervorgeht, ist die
Fehlerrate der dynamischen RAM-Zelle mit einer ionenim
plantierten Schicht um eine Größenordnung kleiner als bei
der bisherigen dynamischen RAM-Zelle.
Bor (B) wurde unter einer
Beschleunigungsspannung von 1,5 MeV und in einer Dosis von
1 × 10¹⁵/cm² durch Ionenimplantation in ein Silizium-Substrat
von dessen Vorderseite her bis zu einer Tiefe von einigen
Mikrometern eingebracht, wobei Kristalldefektkeime in einer
Tiefe von einigen Mikrometern unter der Substratoberfläche
gebildet wurden. Anschließend wurde der so erhaltene Prüf
ling einer zwangsweisen Fe-Verunreinigung unter
worfen und 1 h lang auf 800°C erwärmt. Die Bor- und Eisen
konzentrationsprofile dieses Prüflings wurden mittels
Sekundärionenmassenspektroskopie bestimmt. Die Ergebnisse
der Analyse sind in Fig. 5 dargestellt. Wie aus Fig. 5 her
vorgeht, erscheint der Peak von Eisen in der gleichen
Position wie der von Bor, während der Eisengehalt in
den anderen Bereichen nahezu vernachlässigbar ist. Ein
Schnitt des Prüflings wurde unter einem Transmissions
elektronenmikroskop untersucht. Die Mikroskopuntersuchung
ergab, daß eine Versetzungsschleife in einer Tiefe von
(Rp × 0.9), mit Rp = Ioneneindringtiefe, entstanden war
und eine defektfreie Schicht sich im Oberflächenbereich des
Silizium-Substrats gebildet hatte. Diese Tatsache belegt,
daß das Eisen nicht in den Kristalldefekten, wie in der Ver
setzungsschleife, sondern in der ionenimplantierten Schicht
gegettert worden ist. Diese spezielle Gettererscheinung trat
dann auf, wenn das Substrat mit Eisen verunreinigt und auf
eine hohe Temperatur (800°C oder höher) erwärmt wurde, ohne
Einfügung einer solchen Hochtemperaturbehandlung zwischen
der Ausbildung der Getterstellen und der Wärmebehandlung für
das Gettern. Ein in Fig. 5 dargestellter Fe-Konzentrations
peak war dann nicht zu beobachten, wenn das Substrat mit
Eisen verunreinigt und auf diese hohe Temperatur erwärmt
wurde, nachdem das Substrat nach der Ionenimplantation von
Bor auf z. B. 950°C vorerwärmt worden war. Wenn dagegen eine
Wärmebehandlung bei vergleichsweise niedriger Temperatur
(450°C oder 600°C) nach der Ionenimplantation von Bor durch
geführt wurde, verblieben die durch die Borimplantation ge
formten Getterstellen im Silizium-Substrat, und sie getterten
effektiv Eisenionen während der angegebenen Hochtemperatur-
Wärmebehandlung.
Es wurden andere, den vorstehend beschriebenen
Versuchen ähnliche Versuche durchgeführt, bei denen Bor
durch Ionenimplantation in unterschiedlichen Dosen in Sub
strate eingeführt wurde; dabei wurden mehrere Prüflinge er
zeugt, die dann der Sekundärionenmassenspektroskopie unter
worfen wurden. Die Ergebnisse der Analyse oder Untersuchun
gen zeigten, daß Eisen wirkungsvoll in einem Bereich einer
hohen Borkonzentration von 1 × 10¹⁸/cm³ oder mehr einge
fangen wurde. Die erste, nach der Ionenimplantation von Bor
durchgeführte Hochtemperatur-Wärmebehandlung führt zu einem
Elementoberflächenbereich ohne Kristalldefekte und ermög
licht es der unterhalb der Elementoberflächenbereiche gele
genen Getterstelle, Eisenionen wirksamer zu gettern als dies
mit herkömmlichen Gettertechniken möglich ist.
Um bei der herkömmlichen Halbleiteranordnung im gleichen
Halbleiter-Substrat geformte MOS-Transistoren elektrisch zu
trennen, wird der Dotierstoff durch Ionenimplantation unter
der auf dem Substrat erzeugten Feldoxidschicht in das
Substrat eingebracht. Die für die Elementtrennung unter der
Feldoxidschicht erforderliche Dotierstoffkonzentration liegt
innerhalb eines bestimmten Bereichs. In diesem Fall übt die
vergleichsweise dicke Feldoxidschicht eine übermäßig große
Belastung oder Beanspruchung auf den Elementtrennbereich aus,
und Verunreinigungsfremdatome, wie Schwermetalle, konzen
trieren sich im Elementtrennbereich, so daß die Wahrschein
lichkeit für einen Streustromfluß in diesem Bereich unwei
gerlich größer wird. Dieses, der be
kannten Anordnung eigene Problem kann ohne Durchführung eines
zusätzlichen Verfahrensschritts gelöst werden, da die
Elementtrennung gleichzeitig mit der Erzeugung der Getter
stellen vorgesehen werden kann.
Wie insbesondere in Fig. 6 veranschaulicht, wurde Bor durch
Ionenimplantation unter einer Beschleunigungsspannung von
1,5 MeV in einer Dosis von 1 × 10¹⁵/cm² in ein Silizium-
Substrat 71 eingebracht, nachdem eine 400 nm
dicke Elementtrenn-Feldoxidschicht 72 auf
dem Substrat 71 geformt worden war. Dabei wurden Sekundär
defekte 73 und eine Getterstelle 74 gleichzeitig erzeugt.
Fig. 7 veranschaulicht in einem Kennliniendiagramm das Kon
zentrationsprofil des implantierten Dotierstoffs, wie es im
Schnitt längs der Linie VII-VII in Fig. 6 zu beobachten
ist. Gemäß Fig. 7 beträgt dabei die Spitzen-Ionenkonzentra
tion 2 × 10¹⁹/cm³. Nach der Ionenimplantation wurde die noch
unfertige Anordnung 1 h lang auf 906°C erwärmt. Nach der
Wärmebehandlung diffundierte der Dotierstoff kaum wieder
bzw. weiter. Die Elemente waren unter der Feldoxidschicht
getrennt. Gleichzeitig wurde eine Getterstelle in einer
Lage erzeugt, die ausreichend tief liegt, um die aufgrund
der übermäßig großen, auf den Bereich ausgeübten Belastung
oder Beanspruchung im Elementtrennbereich konzen
trierten Fremdatome bzw. Verunreinigungen zu gettern, ohne
einen Streustrom auftreten zu lassen. Bei einigen der
vorbereiteten Prüflinge besaßen die Element
trenn-Feldoxidschichten unterschiedliche Dicken. Der Dotier
stoff war dabei durch Ionenimplantation in einer solchen
Dosis eingebracht, daß die Dotierstoffkonzentration im
Bereich unterhalb der Feldoxidschicht ausreichend hoch
war, um die Elemente vollständig zu trennen, wobei die
Ionenimplantation bei einer solchen Beschleunigungsspannung
erfolgte, daß Sekundärdefekte ausreichend tief (0,9 Rp von
der Oberfläche) erzeugt wurden, so daß kein Streustrom dem
Elementtrennbereich zugespeist wird. In diesem Fall wurden
dieselben Vorteile wie in dem Fall erzielt, in welchem die
Feldoxidschichten gleiche Dicke besaßen.
Beispielsweise sind die für die Erzeugung
der Getterstellen angewandten Beschleunigungsspannungen
ausreichend hoch, um die Getterstellen einschließ
lich der ionenimplantierten Schicht und/oder der Defektan
häufungen in einer tieferen Lage als der des pn-Übergangs
und auch einer Verarmungsschicht, die bei Anlegung einer
Betriebsspannung an die Anordnung entsteht, zu erzeugen.
Insbesondere beträgt die hohe Energie 380 keV oder mehr,
vorzugsweise 500 keV oder mehr und üblicherweise 1 MeV oder
mehr. Es ist zu beachten, daß diese hohe Energie höher ist
als die für die Ausbildung von Halbleiterelementen angewand
ten Energiepegel. Das Gettern kann bei einer
Temperatur von 300°C oder höher, vorzugsweise 300-600°C,
wirksamer als beim herkömmlichen Verfahren bewirkt werden.
Wenn darüber hinaus eine vergrabene Leiter
schicht ebenfalls durch Ionenimplantation erzeugt
wird, sollte die Spitzenkonzentration der implantier
ten Fremdatome zweckmäßig 10¹⁸/cm³ oder mehr betragen, da
mit die ionenimplantierte Schicht auch als Leiterschicht
dienen kann.
Wie vorstehend beschrieben, werden beim erfindungsgemäßen
Verfahren die Getterstellen im Substrat, in der Nähe seiner
Vorderseite, durch Ionenimplantation in einem tiefer als
ein im Substrat gebildeter pn-Übergang und tiefer als die
Verarmungsschicht liegenden Bereich erzeugt, wobei das
Gettern durch Erwärmen des Substrats unter optimalen Be
dingungen bewirkt wird. Die Getterstelle befindet sich mit
hin ausreichend nahe an der aktiven Zone der Anordnung, ohne
daß dafür eine zusätzliche Hochtemperaturbehandlung erfor
derlich wäre, und ohne Beeinträchtigung der Eigenschaften
der Anordnung; hierdurch wird das Ausbringen
der in der Anordnung enthaltenen Halbleiterelemente ver
bessert. Aufgrund dieser Anordnung kann die Getterstelle die
von der Bestrahlung mit z. B. α-Strahlung herrührenden Über
schußladungsträger wirksam gettern, so daß dadurch die Weich
fehlerbeständigkeit der Anordnung verbessert wird und auch
das Ausbringen und die Zuverlässigkeit der in der Anordnung
enthaltenen Halbleiterspeicherelemente begünstigt werden.
Claims (9)
1. Verfahren zur Herstellung einer Halbleiteranordnung,
bei dem:
- - gewünschte Halbleiterelemente einschließlich aktiver Bereiche (12a, b; 17a-e) mit pn-Übergängen sowie Verbindungsschichten in einem Hauptoberflächenbereich eines Halbleiter-Substrats (11) erzeugt werden, wobei das Halbleiter-Substrat (11) auf eine vorbestimmte vergleichsweise hohe Temperatur von über 600°C erhitzt wird, und
- - durch Ionenimplantation Ionen eines ausgewählten Elements in das Halbleiter-Substrat (11), in welchem die Halblei terelemente ausgebildet worden sind, von seiner Haupt oberfläche her derart eingeführt werden, daß durch die implantierten Ionen eine ionenimplantierte Schicht (21) geformt wird,
dadurch gekennzeichnet, daß
- - die ionenimplantierte Schicht (21) in einer Lage ge formt wird, die dicht an einer und tiefer als eine Verarmungsschicht, die beim Anlegen einer vorbestimm ten Betriebsspannung an die Halbleiteranordnung im Halbleiter-Substrat (11) entsteht, liegt, und
- - eine Wärmebehandlung bei einer vergleichsweise niedri gen Temperatur im Bereich von 300°C bis 600°C durch geführt wird, um die ionenimplantierte Schicht (21) Verunreinigungselemente gettern zu lassen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
das ausgewählte Element aus der Gruppe Bor, Kohlenstoff,
Sauerstoff und Silizium ausgewählt wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
das ausgewählte Element Bor ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß die Halbleiterelemente Speicherele
mente sind.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß die ionenimplantierte Schicht (21)
Getterstellen und auch Zentren zum Einfangen von freien
Elektronen oder Löchern umfaßt.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch
gekennzeichnet, daß die ionenimplantierte Schicht (21)
auch als Leiterschicht dient.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch
gekennzeichnet, daß die Ionenimplantation unter einer
hohen Energie von 380 keV oder mehr erfolgt.
8. Verfahren nach einem der Ansprüche 1 bis 6, dadurch
gekennzeichnet, daß die Ionenimplantation unter einer
hohen Energie von 500 keV oder mehr erfolgt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1173559A JPH0338044A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4021377A1 DE4021377A1 (de) | 1991-01-17 |
DE4021377C2 true DE4021377C2 (de) | 1996-03-28 |
Family
ID=15962796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4021377A Expired - Fee Related DE4021377C2 (de) | 1989-07-05 | 1990-07-05 | Verfahren zur Herstellung einer Halbleiteranordnung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5098852A (de) |
JP (1) | JPH0338044A (de) |
KR (1) | KR940007386B1 (de) |
DE (1) | DE4021377C2 (de) |
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1989
- 1989-07-05 JP JP1173559A patent/JPH0338044A/ja active Pending
-
1990
- 1990-07-05 US US07/548,548 patent/US5098852A/en not_active Expired - Lifetime
- 1990-07-05 DE DE4021377A patent/DE4021377C2/de not_active Expired - Fee Related
- 1990-07-05 KR KR1019900010151A patent/KR940007386B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH0338044A (ja) | 1991-02-19 |
KR910003809A (ko) | 1991-02-28 |
US5098852A (en) | 1992-03-24 |
DE4021377A1 (de) | 1991-01-17 |
KR940007386B1 (ko) | 1994-08-16 |
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