DE3408285C2 - - Google Patents
Info
- Publication number
- DE3408285C2 DE3408285C2 DE3408285A DE3408285A DE3408285C2 DE 3408285 C2 DE3408285 C2 DE 3408285C2 DE 3408285 A DE3408285 A DE 3408285A DE 3408285 A DE3408285 A DE 3408285A DE 3408285 C2 DE3408285 C2 DE 3408285C2
- Authority
- DE
- Germany
- Prior art keywords
- implantation
- protective
- substrate
- diode
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000002513 implantation Methods 0.000 claims description 32
- 230000001681 protective effect Effects 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 29
- 230000015556 catabolic process Effects 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 230000036961 partial effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 14
- 239000002800 charge carrier Substances 0.000 description 7
- 230000035515 penetration Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 239000004922 lacquer Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000035876 healing Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
Die Erfindung betrifft ein
Verfahren zum Herstellen einer Schutzanordnung für einen
Feldeffekttransistor gemäß dem Oberbegriff des Anspruchs 1.
Ein derartiges Verfahren ist bsp. aus der Literaturstelle "IEEE
Transachians on Electron Devices", Vol. ED-28, S. 1071-1077 (1981), bekannt.
Außerdem ist es aus der US-PS 40 23 195 bekannt, die Feldinversions-Spannung
mittels eines Ionen-Implantationsprozesses einzustellen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren
zum Herstellen einer Schutzanordnung anzugeben, mit dem
die Durchbruchspannung und die Feldinversionsspannung
unabhängig voneinander auf unterschiedliche, exakte Werte
eingestellt werden können.
Diese Aufgabe wird bei einem Verfahren gemäß dem Oberbegriff des
Anspruchs 1 durch die kennzeichnenden Merkmale des Anspruchs 1
gelöst.
Aus Patents Abstracts of Japan, 17. 9. 1979, Vol. 3, Nr. 111, Kokai-No.
54-89 586 ist es an sich bekannt, die Schutzdiode in einem
Überlappungsgebiet zwischen der Drain-Zone und dem
Substrat anzuordnen.
Die Durchbruchsspannung der Schutzdiode wird durch
zwei aufeinanderfolgende Implantationsprozesse eingestellt,
wobei ein Implantationsprozeß gleichzeitig
die Oberflächendotierung des Halbleiterbauelementes
außerhalb des Diodenbereiches erhöht, um die Feldinversionsspannung
auf einen Wert anzuheben, der oberhalb
der Versorgungsspannung der Schaltung liegt. Ausgenommen
von den Implantationsprozessen wird dann nur der
Transistorbereich bzw. der Kanalbereich der Feldeffekttransistoren.
Durchbruchspannung und Feldinversionsspannung können aufgrund
des zweistufigen Implantationsprozesses also völlig unabhängig voneinander
auf den jeweils optimalen Wert eingestellt werden.
Des weiteren bietet der zweite Implantationsprozeß noch die Möglichkeit,
Fehler beim Einstellen der Durchbruchspannung im 1. Implantationsprozeß zu
korrigieren.
Eine vorteilhafte Ausgestaltung der Erfindung ergibt
sich aus dem Unteranspruch.
Die Erfindung
soll nachstehend noch anhand von drei Ausführungsbeispielen
näher erläutert werden. Hierzu zeigt die
Fig. 1 den prinzipiellen Aufbau der Schutzschaltung.
In den Fig. 2 bis 6 sind verschiedene Fertigungsstadien
dieser Schutzschaltung dargestellt.
Die Fig. 7 zeigt eine abgewandelte Schutzschaltung mit
einem Vorwiderstand.
Die Fig. 8 zeigt die realisierte Schutzschaltung gemäß
Fig. 7.
Fig. 9 zeigt eine weitere Variante der Schutzschaltung.
Fig. 10 zeigt die Realisierung der Schutzschaltung
gemäß Fig. 9.
In Fig. 1 ist ein MOS-Feldeffekttransistor (2) dargestellt,
dessen Substrat auf Bezugspotential liegt.
Parallel zur Gate-Substrat-Strecke ist eine Schutzdiode
1 geschaltet, die mit ihrer Kathode an die Gate-Elektrode
des MOS-Feldeffekttransistors angeschlossen
ist. Die Durchbruchsspannung der Schutzdiode 1 muß
unterhalb der Durchbruchsspannung des Gateoxyds liegen,
damit eine irreversible Zerstörung des Feldeffekttransistors
verhindert wird.
Zur Herstellung der Schutzschaltung gemäß Fig. 1 wird
entsprechend Fig. 2 ein beispielsweise n-leitender
Siliziumhalbleiterkörper 11 zunächst einer ersten Feldimplantation
D₁ ausgesetzt. Das Implantationsgebiet ist
etwas größer, als der für die Schutzdiode vorgesehene
Oberflächenbereich. Alle übrigen Teile der Halbleiteroberfläche
sind mit einer Maskierungsschicht 13 und mit
einer Photolackschicht 12 abgedeckt, wobei die Photolackschicht
12 zur Öffnung des Implantationsfensters
dient. Die Isolierschicht 13 besteht beispielsweise
aus 0,1 µm dickem Siliziumdioxyd, während die Lackschicht
12 beispielsweise 1 µm dick ist. Die Feldimplantation
erzeugt im Halbleiterkörper einen Implantationsbereich
7, der Störstellen enthält, die nach ihrer
Ausheilung den n-Leitungstyp erzeugen. Die Eindringtiefe
des Bereichs 7 beträgt beispielsweise 0,2 µm. Die
implantierten Ionen können beispielsweise Phosphor-
oder Arsen-Ionen sein. Bei einem Ausführungsbeispiel
ist der erste Implantationsprozeß so ausgebildet, daß
nach Beendigung aller weiteren Diffusions- und Hochtemperaturprozesse
eine Durchbruchspannung von ca. -27 V
erreicht würde. Die Aktivierung der implantierten
Ladungsträger erfolgt erst nach einem zweiten Implantationsschritt.
Gemäß Fig. 3 wirkt die zweite Feldimplantation D₂ auf
einen größeren Bereich der Halbleiteroberfläche ein.
Die Halbleiteroberfläche bleibt nur in den Bereichen
mit einer Oxydschicht 13 und einer Lackschicht 12a
abgedeckt, die für die Aufnahme des eigentlichen Feldeffekttransistors
vorgesehen sind. In alle übrigen
Oberflächenbereiche werden Störstellen, beispielsweise
Phosphor oder Arsen implantiert, wobei wiederum eine
Eindringtiefe von ca. 0,2 µm vorgesehen ist. Im ersten
Implantationbereich 7 summieren sich die implantierten
Ladungsträger, so daß ein Bereich 7a entsteht, in den
Ladungsträger beispielsweise mit einer Gesamtdosis von
5,4 × 10¹² Ionen je cm² implantiert wurden. Diese
Gesamtdosis würde nach Beendigung aller Hochtemperaturprozesse
eine Abbruchspannung der Schutzdiode von ca.
-23 V bewirken.
Im übrigen Feldbereich führt die Implantationsdosis D₂
zu einer Erhöhung der Feldinversionsspannung, da die
oberflächenahen Bereiche nach Ausheilung der implantierten
Ladungsträger eine erhöhte Störstellenkonzentration
aufweisen.
Gemäß Fig. 4 werden nun in den Grundkörper mit Hilfe
einer Oxydmaske 16 p-leitende Zonen 4, 5 und 9 durch
eine Vordiffusion eingebracht. Das Störstellenmaterial
ist beispielsweise Bor und die Eindringtiefe der Zonen
4, 5 und 9 beträgt ca. 0,3-0,4 µm. Die Zone 9 bildet
zusammen mit dem Grundkörper 11 die Schutzdiode, deren
pn-Übergang an der Halbleiteroberfläche von einem hochdotierten
n-leitenden Gebiet 7a, das durch die beiden
Implantationsprozesse erzielt wurde, umgeben ist. Am
Randbereich 10 zwischen dem pn-Übergang 9a der Schutzdiode
und dem hochdotierten Oberflächenbereich 7a, erfolgt
bei Belastung der Schutzdiode in Sperrichtung der
Spannungsdurchbruch, durch den das Gateoxyd vor der Zerstörung
geschützt wird. Die p-leitenden Zonen 4 und 5
bilden die Source- bzw. die Drain-Zone des Feldeffekttransistors.
Die Eindiffusion der Zonen 9, 4 und 5 kann auf unterschiedliche
Weise erfolgen. Nach der bereits erwähnten
Vordiffusion, bei der eine Eindringtiefe von ca.
0,35 µm erreicht wird, wird die Eindringtiefe der Diffusionszonen
in einem weiteren Temperprozeß vergrößert.
Bei 1000°C und einer Diffusionsdauer von 320 min erhält
man eine Eindringtiefe von ca. 2,1 µm, bei einer
Oberflächenkonzentration von ca. 6 × 10¹⁸ Atome je cm³.
Gemäß Fig. 5 wird sodann das Gateoxyd 18 und das
Feldoxyd 17 in den übrigen Oberflächenbereichen der
Halbleiteranordnung hergestellt. Hierzu wird vorzugsweise
in das erhaltene Feldoxyd 17 über einen Lack- und
Ätzprozeß eine Öffnung oberhalb dem Gatebereich eingebracht,
um das Gateoxyd 18 dann in einem gesonderten
Oxidationsprozeß zu erzeugen. Dieser Oxidationsprozeß
wird beispielsweise bei 1000°C in einer Sauerstoffatmosphäre
durchgeführt. Die Dicke der Gateoxydschicht
beträgt beispielsweise 0,12 µm. Die Gateoxydschicht 18
kann noch mit Phosphorglas passiviert werden, indem
Phosphor bei einer Temperatur von ca. 1050°C auf das
Gateoxyd einwirkt. Die Durchbruchsspannung einer derart
hergestellten Gateoxydschicht beträgt ca. 60 bis 80 V.
Das Feldoxyd 17 hat eine Dicke von ca. 1,1 µm.
Zur Aktivierung der implantierten Ladungsträger wird in
einer Stickstoffatmosphäre ein weiterer Temperaturprozeß
bei ca. 80°C während einer Dauer von ca. 60
Minuten durchgeführt. Schließlich werden gemäß der
Fig. 6 Kontaktbereiche in der Feldoxydschicht 17
geöffnet. In der Fig. 6 ist nur der Anschlußkontakt 20
an die Zone 9 der Schutzdiode dargestellt. Dieser
Anschlußkontakt 20 wird über eine Leitbahn 19 mit der
Gatemetallisierung verbunden, um die Schutzwirkung der
Diode herzustellen. Die Leitbahn 19 kann aus Aluminium
bestehen. Auf das Leitbahnsystem kann noch eine pyrolytische
Oxydschicht 21 als Schutzschicht aufgebracht
werden. In diese Schutzschicht 21 müssen sodann die
Kontaktierungsöffnungen 22 für die Leitbahnen eingebracht
werden.
In Fig. 7 ist eine Variante der Schutzschaltung nach
Fig. 1 dargestellt. Hier ist dem Gateanschluß des
Feldeffekttransistors 2 noch zusätzlich ein Widerstand
6 vorgeschaltet. Dieser Widerstand hat eine Größenordnung
von ca. 1 kOhm und begrenzt den Strom durch die
Schutzdiode 1. Die Realisierung dieser Schaltung ergibt
sich aus der Fig. 8. Der Widerstand 6 besteht aus dem
Bahnwiderstand eines Teils der p-leitenden Zone 9, die
mit dem n-leitenden Grundkörper 11 die Schutzdiode
bildet. Hierzu wird die p-leitende Zone 9 an ihrem vom
Feldeffekttransistor abgewandten Ende an der Anschlußstelle
20 von der Verbindungsleitbahn 14, die zum Eingang
der Schaltung führt, kontaktiert. An dem dem Feldeffekttransistor
benachbarten Ende befindet sich der Diodenkontakt,
der über eine Leitbahn 19 mit der Gatemetallisierung
über dem Gateoxyd 18 verbunden ist. Im Bereich
des Diodenkontaktes enthält die p-leitende Zone 9
zusätzlich das Implantationsgebiet 7a, das beiden Implantationsprozessen
ausgesetzt war und das sich über den
dem Feldeffekttransistor benachbarten Rand des pn-Überganges
9a der Schutzdiode hinaus erstreckt. Dadurch
kommt im Randbereich 10 der p-leitenden Zone 9 ein
definierter Spannungsdurchbruch zustande, wenn die
Sperrspannung an der Schutzdiode einen bestimmten
Schwellwert überschreitet, da das Oberflächengebiet im
Randbereich 10 außerhalb der Zone 9 eine sehr hohe
n-Störstellenkonzentration aufweist. Der nur einem
Implantationsprozeß ausgesetzte Oberflächenbereich 8
kann sich auch, wie in Fig. 8 dargestellt, in die
Source- bzw. Drain-Zone 4 und 5 erstrecken, wodurch das
Durchbruchspotential dieser Zonen auf einen Wert herabgesetzt
wird, der oberhalb der Durchbruchsspannung der
Schutzdiode aber unterhalb der Durchbruchsspannung des
Gateoxydes liegt. Der Halbleitergrundkörper ist noch
mit einem ohmschen Rückseitenkontakt 15 versehen. Hierbei
kann es sich beispielsweise um einen Goldkontakt
handeln.
Fig. 9 zeigt einen abgewandelten Schaltungsaufbau für
eine Schaltung, bei der die Signale über die Drain-
bzw. Source-Zone zur Zerstörung der Gate-Oxyd-Schicht
führen könnten. Der Feldeffekttransistor 2 wird hierbei
über eine Logik aus den Feldeffekttransistoren 23 und
24 an der Gate-Elektrode angesteuert und kann über
diese Logik auf Bezugspotential gelegt werden. Die
Drain- und die Source-Elektrode des Feldeffekttransistors
2 sind dagegen als offene Anschlüsse aus der
Schaltung herausgeführt. Bei diesem Fall wird das
Gate-Oxyd durch Schutzdioden 1a und 1b geschützt, die
zwischen die Drain-Zone und das Substrat bzw. zwischen
die Source-Zone und das Substrat geschaltet sind. Diese
Schutzdioden 1a und 1b können gemäß der Fig. 10 durch
Teilbereiche 4a bzw. 5a der Source-Zone 4 bzw. der
Drain-Zone 5 gebildet werden. Der Oberflächenbereich
7a, der beiden Implantationsprozessen ausgesetzt war,
erstreckt sich somit in die Source- und die Drain-Zone
hinein und überlappt deren pn-Übergänge an ihrem dem
Gate abgewandten Ende. Nur der Oberflächenbereich
unterhalb des Gate-Oxyds 18 und die unmittelbar daran
angrenzenden Bereiche der Source- und der Drain-Zone 4
bzw. 5 weisen somit keinen implantierten Oberflächenbereich
auf. Die Source- und die Drain-Zone 4 bzw. 5
werden über Leitbahnen 25 und 26 an den Stellen kontaktiert,
die den implantierten Oberflächenbereich 7a
aufweisen. Ein definierter Spannungsdurchbruch erfolgt
dann in den Randbereichen 10 am vom Kanal abgewandten
Ende der p-leitenden Zonen 4 und 5, da dort das beiden
Implantationsprozessen ausgesetze Oberflächengebiet
außerhalb des pn-Überganges sehr stark n-dotiert ist.
Weitere Bereiche der Oberfläche des Grundkörpers 11
wurden zur Bildung der Oberflächenschicht 8 nur einem
Implantationsprozeß unterworfen, durch den die Ladungsträgerkonzentration
an der Oberfläche und damit die
Feldinversionsspannung erhöht wurde. Die Anschlußkontaktöffnungen
an die Leitbahnen 25, 26 sind in Fig. 10
mit 22a und 22b bezeichnet. Die übrigen Bereiche der
Oberfläche können mit der Oxydschicht 21 passiviert
werden. Die Halbleiteranordnung weist außerdem den
Rückseitenkontakt 15, der beispielsweise aus Gold besteht,
auf.
Die beschriebenen Halbleiteranordnungen können sowohl
Verarmungs- als auch Anreicherungsfeldeffekttransistoren
enthalten. Der Grundkörper kann, wie beschrieben,
n-dotiert aber auch p-dotiert sein. Im letzteren Fall
werden Ladungsträger implantiert, die im Halbleiterkörper
den p-Leitungstyp erzeugen. Es ist noch daraufhinzuweisen,
daß durch die Implantationsprozesse keine
Umdotierung der Zonen 4, 5 und 9 vom zum Grundkörper
entgegengesetzten Leitungstyp an der Halbleiteroberfläche
erfolgt, sondern daß in den Implantationsbereichen
innerhalb der genannten Zonen die Implantation
eine Reduzierung der Oberflächenkonzentration bewirkt.
Entscheidend ist, daß der Spannungsdurchbruch nicht
unmittelbar an der Halbleiteroberfläche, sondern im
Inneren der Schutzzonen erfolgt und zwar in dem Randbereich,
wo die pn-Übergänge der Schutzzonen an die
hochdotierten Oberflächenbereiche außerhalb dieser
Schutzzonen anstoßen.
Claims (2)
1. Verfahren zum Herstellen einer Schutzanordnung für einen Feldeffekttransistor
mit isolierter Gate-Elektrode unter Verwendung einer integrierten, eindiffundierten
Schutzdiode, deren Durchbruchspannung kleiner ist als die der
Gate-Isolierschicht, wobei die Schutzdiode durch einen Implantationsprozeß und
einen nachfolgenden Diffusionsprozeß hergestellt wird,
wobei in die Oberfläche des Substrats vom 1. Leitungstyp
den ersten Leitungstyp erzeugende Störstellen
implantiert werden und in das Substrat die Source-
und die Drainzone sowie eine dritte, die Schutzdiode
bildende Zone vom zweiten Leitungstyp
eindiffundiert werden, wobei die Schutzdiode im
Implantationsgebiet liegt, dadurch gekennzeichnet,
daß die Implantation in einem Oberflächenbereich erfolgt,
der etwas größer ist als der für die Schutzdiode
vorgesehene Diffusionsbereich, daß in einem
zweiten Implantationprozeß in die gesamte Oberfläche
des Substrats mit Ausnahme des für den Feldeffekttransistor vorgesehenen
Bereichs, zweite, den ersten Leitungstyp erzeugende Störstellen implantiert
werden,
und daß die Implantationsdosen so gewählt werden, daß in den Bereichen
beider Implantationen die gewünschte Durchbruchspannung der Schutzdiode
eingestellt wird, während in den Bereichen nur einer Implantation die
Feldinversionsspannung eingestellt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die für Schutzdioden vorgesehenen Oberflächenbereiche
des Substrats (11) mit den äußeren Randbereichen
(4a, 5a) der Source- und Drain-Zonen (4, 5) zusammenfallen
und die implantierten Störstellen beider
Implantationsprozesse in diese Randbereiche
eingebracht werden, so daß Schutzdioden (1a, 1b) aus einem
Teilbereich des Drain-Substrat-Übergangs (4a) bzw. des
Source-Substrat-Übergangs (5a) gebildet werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19843408285 DE3408285A1 (de) | 1984-03-07 | 1984-03-07 | Schutzanordnung fuer einen feldeffekttransistor |
US07/035,265 US4742015A (en) | 1984-03-07 | 1987-04-06 | Method for producing a protective arrangement for a field-effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19843408285 DE3408285A1 (de) | 1984-03-07 | 1984-03-07 | Schutzanordnung fuer einen feldeffekttransistor |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3408285A1 DE3408285A1 (de) | 1985-09-19 |
DE3408285C2 true DE3408285C2 (de) | 1991-05-02 |
Family
ID=6229772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19843408285 Granted DE3408285A1 (de) | 1984-03-07 | 1984-03-07 | Schutzanordnung fuer einen feldeffekttransistor |
Country Status (2)
Country | Link |
---|---|
US (1) | US4742015A (de) |
DE (1) | DE3408285A1 (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE68918783T2 (de) * | 1988-08-18 | 1995-03-30 | Seiko Epson Corp | MIS-Bauelement. |
WO1994005042A1 (en) * | 1992-08-14 | 1994-03-03 | International Business Machines Corporation | Mos device having protection against electrostatic discharge |
US5661069A (en) * | 1995-06-06 | 1997-08-26 | Lsi Logic Corporation | Method of forming an MOS-type integrated circuit structure with a diode formed in the substrate under a polysilicon gate electrode to conserve space |
US5907776A (en) * | 1997-07-11 | 1999-05-25 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance |
US6794719B2 (en) * | 2001-06-28 | 2004-09-21 | Koninklijke Philips Electronics N.V. | HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness |
GB0128665D0 (en) * | 2001-11-30 | 2002-01-23 | Power Innovations Ltd | Overvoltage protection device |
US20030222272A1 (en) * | 2002-05-30 | 2003-12-04 | Hamerski Roman J. | Semiconductor devices using minority carrier controlling substances |
DE102005044124B4 (de) | 2005-09-15 | 2010-11-25 | Texas Instruments Deutschland Gmbh | Verfahren zur Herstellung einer integrierten Schaltung mit Gate-Selbstschutz, und integrierte Schaltung mit Gate-Selbstschutz |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1170705A (en) * | 1967-02-27 | 1969-11-12 | Hitachi Ltd | An Insulated Gate Type Field Effect Semiconductor Device having a Breakdown Preventing Circuit Device and a method of manufacturing the same |
DE2007627B2 (de) * | 1970-02-19 | 1973-03-22 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum herstellen einer integrierten halbleiterschaltung |
JPS5122794B1 (de) * | 1970-06-24 | 1976-07-12 | ||
US3892609A (en) * | 1971-10-07 | 1975-07-01 | Hughes Aircraft Co | Production of mis integrated devices with high inversion voltage to threshold voltage ratios |
FR2289051A1 (fr) * | 1974-10-22 | 1976-05-21 | Ibm | Dispositifs a semi-conducteur du genre transistors a effet de champ et a porte isolee et circuits de protection cotre les surtensions |
US4023195A (en) * | 1974-10-23 | 1977-05-10 | Smc Microsystems Corporation | MOS field-effect transistor structure with mesa-like contact and gate areas and selectively deeper junctions |
US3967295A (en) * | 1975-04-03 | 1976-06-29 | Rca Corporation | Input transient protection for integrated circuit element |
US4066918A (en) * | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
IT1150062B (it) * | 1980-11-19 | 1986-12-10 | Ates Componenti Elettron | Protezione di ingresso per circuito integrato di tipo mos, a bassa tensione di alimentazione e ad alta densita' di integrazione |
JPS57109375A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Mis type transistor protection circuit |
-
1984
- 1984-03-07 DE DE19843408285 patent/DE3408285A1/de active Granted
-
1987
- 1987-04-06 US US07/035,265 patent/US4742015A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4742015A (en) | 1988-05-03 |
DE3408285A1 (de) | 1985-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE68926098T2 (de) | Mit einer Schottky-Sperrschicht versehene, bipolare Halbleiteranordnung mit isolierter Steuerelektrode und Verfahren zu deren Herstellung | |
DE3500528C2 (de) | Verfahren zur Bildung eines Paares komplementärer MOS-Transistoren | |
DE69618285T2 (de) | Quasi-vertikaler DMOS in MOS- oder BICMOS-Verfahren mit hohem Wirkungsgrad | |
DE69120995T2 (de) | Hochgeschwindigkeitsdiode und Verfahren zur Herstellung | |
EP0247386B1 (de) | Lateraltransistor | |
DE2837028C2 (de) | ||
DE102005043913B4 (de) | Verfahren zur Herstellung einer dotierten Zone in einem Halbleiterkörper | |
DE2634500A1 (de) | Halbleiteranordnung mit zonen herabgesetzter traegerlebensdauer und verfahren zur herstellung | |
DE68925116T2 (de) | In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür | |
DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
DE2718779A1 (de) | Mis-halbleiter-bauelement und verfahren zu dessen herstellung | |
DE2547828B2 (de) | Verfahren zur Herstellung eines Speicherelements mit einem Doppelgate-Isolierschicht-Feldeffekttransistor | |
DE19704996A1 (de) | Verfahren zur Herstellung von IGBT-Bauteilen | |
DE68923629T2 (de) | MIS Bauelement mit zusätzlichem Gate. | |
DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
DE69010034T2 (de) | Halbleiteranordnung mit einer Schutzschaltung. | |
DE3856174T2 (de) | Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET. | |
DE69020160T2 (de) | Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger. | |
DE3856150T2 (de) | Halbleiteranordnung und verfahren zur herstellung | |
DE69415500T2 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang | |
DE2832154C2 (de) | ||
DE2160462C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE3408285C2 (de) | ||
WO1997013277A1 (de) | Mos-transistor mit hoher ausgangsspannungsfestigkeit | |
DE69105621T2 (de) | Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
OP8 | Request for examination as to paragraph 44 patent law | ||
8120 | Willingness to grant licences paragraph 23 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: TEMIC TELEFUNKEN MICROELECTRONIC GMBH, 74072 HEILB |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: TEMIC SEMICONDUCTOR GMBH, 74072 HEILBRONN, DE |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: ATMEL GERMANY GMBH, 74072 HEILBRONN, DE |
|
8339 | Ceased/non-payment of the annual fee |