KR20150134543A - 소자 제조용 기판 및 반도체 소자 - Google Patents

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Abstract

반도체 소자 제조용 기판 및 반도체 소자에서, 상기 반도체 소자 제조용 기판은 제1 불순물 농도의 N형 불순물이 도핑된 하부 기판이 마련된다. 상기 하부 기판 상에는 에피택셜막이 구비된다. 또한, 상기 하부 기판 내부에서 상기 에피택셜막과 이격되도록 배치되고, 전하를 갖는 불순물이 도핑되고, 상기 불순물들은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖고, 격자 결함들이 포함되어 있는 금속 포집 영역이 포함된다. 상기 금속 포집 영역에서 금속 오염물들이 효과적으로 포집될 수 있다. 따라서, 상기 반도체 소자 제조용 기판의 에피택셜막에서의 금속 오염물이 감소될 수 있다. 또한, 상기 소자 제조용 기판을 이용하여 금속 오염물에 따른 영향이 거의 없는 고성능을 갖는 반도체 소자를 제조할 수 있다.

Description

소자 제조용 기판 및 반도체 소자{Wafer for fabricating of device and semiconductor device on the wafer}
본 발명은 소자 제조용 기판 및 반도체 소자에 관한 것이다. 보다 상세하게, 본 발명은 금속 오염에 민감한 반도체 소자의 제조에 적합한 기판 및 상기 기판에 형성되는 반도체 소자에 관한 것이다.
반도체 소자를 제조하는 공정 중에 실리콘 기판에는 금속 오염이 생길 수 있다. 특히, 상기 실리콘 기판에서 소자가 형성되는 부위에 발생되는 금속 오염은 상기 반도체 소자의 불량을 발생시킬 수 있다. 또한, 이미지 소자나 파워 소자는 상기 실리콘 기판의 금속 오염에 따른 반도체 소자의 전기적 특성 변화가 매우 크다.
본 발명의 목적은 소자 형성 부위에서의 금속 오염이 개선되는 소자 제조용 기판을 제공하는데 있다.
본 발명의 목적은 상기한 소자 제조용 기판을 제조하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조용 기판은, 제1 불순물 농도의 N형 불순물이 도핑된 하부 기판을 포함한다. 상기 하부 기판 상에 에피택셜막이 구비된다. 또한, 상기 하부 기판 내부에서 상기 에피택셜막과 이격되도록 배치되고, 전하를 갖는 불순물이 도핑되고, 상기 불순물들은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖고, 격자 결함들이 포함되고, 상부 표면이 상기 하부 기판의 상부면으로부터 0.1 내지 3㎛에 위치하는 금속 포집 영역을 포함한다.
본 발명의 일 실시예에서, 상기 금속 포집 영역에 포함되는 전하를 갖는 불순물은 N형 불순물 또는 P형 불순물일 수 있다.
본 발명의 일 실시예에서, 상기 금속 포집 영역의 수직 방향으로의 폭은 0.5 내지 5㎛일 수 있다.
본 발명의 일 실시예에서, 상기 제2 불순물 농도는 1E12 내지 1E16atoms/㎠ 일 수 있다.
본 발명의 일 실시예에서, 상기 에피택셜막 내부에는 상기 제2 불순물 농도보다 낮은 제3 불순물 농도의 N형 불순물 또는 P형 불순물이 도핑될 수 있다.
본 발명의 일 실시예에서, 상기 하부 기판에서 상기 금속 포집 영역의 아래에는 산소 석출물들이 포함될 수 있다.
본 발명의 일 실시예에서, 상기 하부 기판에서 상기 금속 포집 영역의 아래에는 질소 또는 탄소가 도핑될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자에서, 제1 불순물 농도의 N형 불순물이 도핑된 하부 기판이 구비된다. 상기 하부 기판 상에 구비되고, 제2 불순물 농도의 N형 불순물이 도핑된 에피택셜막이 구비된다. 상기 하부 기판 내부에서 상기 에피택셜막과 이격되도록 배치되고, 전하를 갖는 불순물이 도핑되고, 상기 불순물들은 상기 제1 및 제2 불순물 농도보다 높은 제3 불순물 농도를 갖고, 격자 결함들이 포함되어 있고, 상부 표면이 상기 하부 기판의 상부면으로부터 0.1 내지 3㎛에 위치하는 금속 포집 영역이 구비된다. 또한, 상기 에피택셜막의 적어도 일부는 액티브 영역으로 제공되고, 상기 에피택셜막에 형성되는 단위 셀을 포함한다.
본 발명의 일 실시예에서, 상기 에피택셜막 상에 형성되는 단위 셀은 이미지 소자를 이루는 단위 셀들을 포함하고, 상기 각 단위 셀들에는 상기 금속 포집 영역의 상부면과 접하도록 상기 에피택셜막 내에 구비되는 포토다이오드를 포함할 수 있다.
상기 포토다이오드, 금속 포집 영역 및 상기 금속 포집 영역 아래의 기판 부위는 수직 방향으로 P형 불순물, N형 불순물, P형 불순물 및 N형 불순물이 차례로 접합되는 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 에피택셜막 상에 형성되는 단위 셀은 전력 반도체 소자를 이루는 단위 셀을 포함하고, 상기 단위 셀은 전력 MOS 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 불순물 농도는 1E12 내지 1E16atoms/㎠ 일 수 있다.
본 발명의 일 실시예에서, 상기 금속 포집 영역에 포함되는 전하를 갖는 불순물은 N형 불순물 또는 P형 불순물일 수 있다.
본 발명의 일 실시예에서, 상기 금속 포집 영역에는 포집하고자 하는 금속 오염물의 전하와 반대 도전형의 전하를 갖는 불순물이 포함될 수 있다.
본 발명의 일 실시예에서, 상기 금속 포집 영역의 수직 방향으로의 폭은 0.5 내지 5㎛일 수 있다.
본 발명에 의하면, 소자 형성 부위에서의 금속 오염물이 개선되는 소자 제조용 기판을 제공할 수 있다. 상기 소자 제조용 기판을 이용하여 금속 오염물에 따른 영향이 거의 없는 고성능을 갖는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 2 내지 도 4는 도 1에 도시된 소자 제조용 기판의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 CMOS 이미지 소자를 나타내는 단면도이다.
도 7은 도 6의 A_A'부위의 에너지 밴드 다이어그램을 나타낸다.
도 8 내지 도 13은 도 6에 도시된 CMOS 이미지 소자의 제조 방법을 나타내는 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 CMOS 이미지 소자를 나타내는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 CMOS 이미지 소자를 나타내는 단면도이다.
도 16 내지 도 21은 도 15에 도시된 후면 조사형 이미지 센서의 제조방법을 나타내는 단면도들이다.
도 22는 본 발명의 일 실시예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 23 내지 도25는 도 22에 도시된 전력 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 26은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 27은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 28은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 29는 금속 오염물 포집 실험을 위한 샘플의 SIMS 분석 결과를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 1을 참조하면, 단결정 실리콘으로 이루어지고 N형 불순물이 도핑된 하부 기판(10)이 제공된다. 상기 하부 기판(10)의 상부면에는 N형 불순물이 도핑된 에피택셜막(20)이 구비된다. 상기 에피택셜막(20)은 반도체 소자 제조를 위한 영역일 수 있다.
상기 하부 기판(10)은 소자 제조용 기판을 이루는 출발 물질일 수 있으며, 상기 하부 기판(10)은 저농도의 N형 불순물이 도핑된 N- 형 단결정 실리콘 기판일 수 있다. 상기 하부 기판(10)의 수직 및 수평 방향으로의 전 영역에 대해 N형 불순물이 제1 불순물 농도로 도핑되어 있을 수 있다. 일 예로, 상기 제1 불순물 농도는 1E13atoms/㎠ 이하의 저농도일 수 있다. 상기 N형 불순물은 인, 비소, 안티몬 등을 포함할 수 있다.
상기 하부 기판(10) 내에는 산소 석출물들(12)이 포함되어 있을 수 있다. 상기 산소 석출물들(12)은 상기 하부 기판(10)의 상부면과 이격되게 배치될 수 있다. 따라서, 상기 산소 석출물들(12)에 의해 생긴 결함들이 상기 에피택셜막에 영향을 주지 않도록 할 수 있다. 최상부에 위치하는 상기 산소 석출물들(12)이 상기 하부 기판(10)의 상부면으로부터 수직 방향으로 약 0.1㎛보다 가깝게 위치하는 경우, 상기 산소 석출물들(12)에 의한 결함이 상기 에피택셜막(20)에 영향을 줄 수 있다. 최상부에 위치하는 상기 산소 석출물들(12)이 상기 하부 기판(10)의 상부면으로부터 수직 방향으로 약 5㎛보다 멀게 위치하는 경우, 하부 기판(10)에서의 금속 물질의 포집 능력이 감소될 수 있다. 따라서, 상기 산소 석출물들(12)은 상기 하부 기판(10)의 상부면으로부터 약 0.1 내지 5㎛ 하부로부터 상기 하부 기판 저면까지 이르는 영역에 배치될 수 있다. 상기 산소 석출물들(12)은 상기 영역 내에서 균일하게 배치되는 것이 바람직하지만, 이에 한정되지는 않는다.
상기 하부 기판(10) 내에는 탄소 또는 질소가 도핑되어 있을 수 있다. 상기 탄소 또는 질소는 산소 석출물들을 생성시키기 위하여 도핑된 것일 수 있다. 그러므로, 상기 탄소 또는 질소는 상기 하부 기판(10)의 상부면으로부터 약 0.1 내지 5㎛하부로부터 상기 하부 기판(10) 저면까지 이르는 영역에 배치될 수 있다.
설명한 것과 같이, 본 실시예에서 상기 하부 기판(10)은 N형 불순물이 도핑되어 있으며, 상기 N형 불순물인 비소의 크기는 P형 불순물인 붕소의 크기보다 상대적으로 크다. 때문에, 상기 하부 기판(10)을 형성하는 중에 상기 N형 불순물이 도핑되더라도 상기 N형 불순물이 도핑되면서 생기는 베이컨시(vacancy)가 작다. 그런데, 상기 베이컨시들에서 상기 산소 석출물들(12)이 생기기 때문에, N-형의 하부 기판(10) 형성 중에 자연적으로 생기게 되는 산소 석출물들(12)은 거의 없거나 또는 P형의 기판 형성 중에 생기게 되는 산소 석출물들(12)에 비해 매우 작다. 그러므로, 상기 N-형 하부 기판(10) 내에 상기 탄소 또는 질소를 도핑시켜 상기 베이컨시들을 생성시킴으로써 상기 산소 석출물들(12)을 형성할 수 있다.
상기 산소 석출물들(12)이 생성된 부위에는 실리콘 결정 격자가 변형되어 있다. 이에 따라, 상기 산소 석출물들(12)의 생성 부위에서 발생되는 응력에 의해 금속 오염물들이 포집(gettering)될 수 있다.
이하에서는, 상기 하부 기판(10)에서 후술하는 금속 포집 영역(14) 아래에 위치하는 대부분의 영역을 벌크 영역(13)이라 한다. 상기 벌크 영역(13)내의 상기 산소 석출물들(12) 부위에서, 상기 금속 오염물들이 포집될 수 있다.
상기 하부 기판(10) 내에는 전하를 갖는 불순물들이 도핑된 금속 포집 영역(14)이 구비될 수 있다. 상기 전하를 갖는 불순물들은 P형 또는 N형 불순물일 수 있다. 즉, 상기 금속 포집 영역은 제2 불순물 농도로 상기 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 상기 금속 포집 영역(14)에는 상기 P형 또는 N형 불순물이 이온 주입되면서 결정 격자들이 디스로케이션되어 생성된 격자 결함들이 구비될 수 있다. 이와같이, 상기 금속 포집 영역(14)은 전기적 특성을 갖는 불순물들이 고농도로 도핑되고, 데미지를 포함하는 영역일 수 있다. 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 즉, 상기 금속 포집 영역(14)은 P+ 도핑 영역 또는 N+ 도핑 영역일 수 있다.
상기 금속 포집 영역(14)은 실질적으로 반도체 소자가 형성되는 부위에서 발생되는 금속 오염물들을 포집한다. 그러므로, 상기 에피택셜막(20)에는 금속 오염물들이 존재하지 않게된다. 그러나, 상기 금속 포집 영역(14)에는 금속 오염물들이 집중적으로 배치되어 있을 수 있다. 상기 금속 포집 영역(14)에 포집되어 있는 금속 오염물들은 상기 에피택셜막(20) 상에 제조되는 반도체 소자에 영향을 끼치지 않을 수 있다.
상기 반도체 소자가 형성되는 부위에서의 금속 오염물을 효과적으로 포집하기 위하여, 상기 금속 포집 영역(14)은 상기 하부 기판(10)의 상부면과 가깝게 위치하는 것이 바람직하다. 그러나, 상기 금속 포집 영역(14)이 상기 에피택셜막(20) 저면과 직접 접촉하는 경우에는 상기 금속 포집 영역(14)을 형성하는 중에 생긴 결함들이 상기 에피택셜막(20)에 영향을 줄 수 있다. 즉, 상기 금속 포집 영역(14)의 결함들이 상기 에피택셜막(20)에 전사되어 상기 에피택셜막(20) 내에 결정 결함들이 생길 수 있어서 바람직하지 않다. 때문에, 상기 금속 포집 영역(14)은 상기 하부 기판(10)의 상부면과는 이격되게 배치될 수 있다. 즉, 상기 하부 기판(10) 내에서, 상기 금속 포집 영역(14) 상에는 상부 영역(16)이 배치될 수 있다. 상기 상부 영역(16)은 결정 결함이나 산소 석출물들(12)을 포함하지 않고, 상기 N형 불순물이 도핑된 영역일 수 있다. 이와같이, 상기 금속 포집 영역(14)은 상기 하부 기판(10)에서 상기 상부 영역(16)과 하부의 벌크 영역(13) 사이에 구비되어 상기 상부 영역(16)과 하부의 벌크 영역(13)을 구분할 수 있다.
상기 금속 포집 영역(14)이 상기 하부 기판(10)의 상부면으로부터 수직 방향으로 약 0.1㎛보다 가깝게 위치하는 경우, 상기 금속 포집 영역(14)내의 결함들이 상기 에피택셜막(20)에 전사될 수도 있다. 또한, 상기 금속 포집 영역(14)이 상기 하부 기판(10)의 상부면으로부터 수직 방향으로 약 3㎛보다 멀게 위치하는 경우, 실질적으로 반도체 소자가 형성되는 부위에서 발생되는 금속 오염물들의 포집 능력이 감소될 수 있다. 따라서, 상기 금속 포집 영역의 상부 표면부는 상기 하부 기판의 상부면으로부터 약 0.1 내지 3㎛하부에 위치할 수 있다.
또한, 상기 금속 포집 영역(14)은 상기 수직 방향으로 일정 폭만큼 배치될 수 있다. 상기 금속 포집 영역(14)의 폭이 0.5㎛이내인 경우에는 상기 금속 포집 영역(14)의 크기가 작아서 금속 오염물의 포집 능력이 감소될 수 있다. 상기 금속 포집 영역(14)의 폭이 5㎛보다 넓은 경우에는, 상기 금속 포집 영역을 형성하는 중에 발생되는 결함이 과도하게 증가되어 반도체 소자를 형성하기 위한 에피택셜막(20)에 영향을 줄 수 있다. 따라서, 상기 금속 포집 영역(14)의 수직 방향으로의 폭은 0.5 내지 5㎛일 수 있다.
상기 금속 포집 영역(14)에 포함된 불순물들은 금속 오염물들과 전기적인 인력이 발생되어 상기 금속 오염물들을 포집할 수 있다. 또한, 상기 불순물들을 주입하기 위한 공정에서 생기는 결함 부위에서 응력이 발생되어 상기 금속 오염물들을 포집할 수 있다.
그러므로, 상기 금속 포집 영역(14)의 상기 제2 불순물 농도가 1E12atoms/㎠보다 낮으면 금속 오염물의 포집 효과가 감소될 수 있다. 또한, 상기 불순물 농도가 1E16atoms/㎠보다 높으면 상기 금속 포집 영역(14)을 형성하기 위한 이온 주입 공정 중에 과도한 결함이 발생될 수 있어서 반도체 소자를 형성하기 위한 에피택셜막(20)에 영향을 줄 수 있다. 따라서, 상기 금속 포집 영역(14)에서 불순물 농도는 1E12 내지 1E16atoms/㎠ 범위 내에 있을 수 있다. 바람직하게는, 상기 금속 포집 영역(14)에서 불순물 농도는 1E13 내지 1E15atoms/㎠ 범위 내에 있을 수 있다. 상기 금속 포집 영역(14)에 포함될 수 있는 P형 불순물의 예로는 붕소, 인듐, 갈륨 등을 들 수 있다. 상기 금속 포집 영역(14)에 포함될 수 있는 N형 불순물의 예로는 인, 비소, 안티몬 등을 들 수 있다.
설명한 것과 같이, 상기 금속 포집 영역(14)에서는 데미지 발생에 따른 응력 포집(relaxation gettering)과 전기적 인력을 이용하는 분리 포집(segregation gettering)이 함께 작용되어 상기 반도체 소자가 형성되는 부위에서 생기는 금속 오염물들을 효과적으로 포집할 수 있다.
한편, 상기 금속 포집 영역(14) 내에는 상기 에피택셜막(20) 상에 형성되는 반도체 소자에 주로 사용되는 금속들의 전기적 특성 및 주요 금속 오염물들의 전기적 특성에 따라 상기 P형 불순물 및 N형 불순물 중 어느 하나가 도핑될 수 있다. 즉, 상기 금속 포집 영역에는 포집하고자 하는 금속 오염물의 전하와 반대 도전형의 전하를 갖는 불순물이 도핑될 수 있다.
예를 들어, 상기 금속들 또는 금속 오염물들이 양전하 특성을 갖는 경우에는, 상기 금속 포집 영역(14)에는 상기 P형 불순물이 도핑되도록 하여 음전하 특성을 갖도록 할 수 있다. 반대로, 상기 금속들 또는 금속 오염물이 주로 음전하 특성을 갖는 경우에는 상기 금속 포집 영역(14)에는 상기 N형 불순물이 도핑되도록 하여 양전하 특성을 갖도록 할 수 있다. 일반적으로, 반도체 소자에 사용되는 금속들 또는 금속 오염물들은 양전하 특성을 가지므로, 상기 금속 포집 영역(14)에는 음전하 특성을 갖는 P형 불순물이 도핑된 것이 더 바람직하다. 일 예로, 상기 금속 포집 영역(14)에는 1E12 내지 1E16atoms/㎠의 농도를 갖는 붕소가 도핑되어 있을 수 있다.
상기 금속 포집 영역(14)에서는 상기 응력 포집 및 분리 포집이 함께 작용되므로, 서로 다른 확산도 및 고용도를 갖는 다양한 금속 오염물들을 효과적으로 포집할 수 있다. 예를들어, 확산 속도가 상대적으로 느린 티타늄과 같은 금속 오염물 및 확산 속도가 상대적으로 빠른 구리와 같은 금속 오염물이 모두 효과적으로 포집될 수 있다. 이에 더하여, 상기 금속 포집 영역 뿐 아니라 그 하부에 위치하는 산소 석출물(12) 부위에서도 상기 금속 오염물들이 포집되기 때문에, 금속 오염물들의 포집 효과가 더 커질 수 있다.
상기 하부 기판(10) 상부면과 접촉되는 에피택셜막(20)은 반도체 소자 제조를 위한 적절한 두께를 가질 수 있다. 상기 에피택셜막(20)에는 불순물이 도핑될 수 있으며, 불순물의 도전형은 한정되지 않는다. 상기 에피택셜막에 형성되는 반도체 소자에 적절한 도전형의 불순물이 도핑될 수 있다. 즉, 상기 에피택셜막(20)은 N형 불순물 또는 P형 불순물이 제3 불순물 농도로 도핑되어 있을 수 있다. 상기 제3 불순물 농도는 상기 제2 불순물 농도보다 낮을 수 있다. 일 예로, 상기 에피택셜막은 저농도의 N형 불순물이 도핑된 N- 형 단결정 실리콘막일 수 있다.
설명한 것과 같이, 상기 반도체 소자 제조용 기판은 N- 형의 하부 기판(10)과 에피택셜막(20)이 적층된 구조를 갖는다. 또한, 상기 하부 기판(10) 내의 금속 포집 영역(14) 및 상기 산소 석출물 생성 부위에서 금속 오염물들이 효과적으로 포집될 수 있다. 이에 따라, 상기 에피택셜막에 금속 오염물의 발생되어 상기 에피택셜막 상에 형성되는 반도체 소자에 불량이 발생되는 것을 감소시킬 수 있다.
본 실시예에 따른 반도체 제조용 기판은 금속 오염물의 영향을 거의 받지 않는 기판일 수 있다. 따라서, 상기 반도체 제조용 기판은 하부 기판이 N-형을 가질 때 더욱 뛰어난 성능을 발휘할 수 있는 다양한 반도체 소자들을 제조하는데 사용될 수 있다.
도 2 내지 도 4는 도 1에 도시된 소자 제조용 기판의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 단결정 실리콘으로 이루어지고 N형 불순물이 도핑된 하부 기판(10)을 형성한다. 상기 하부 기판(10) 내에 탄소 또는 질소들을 도핑시켜 금속 오염물을 포집하기 위한 산소 석출물들(12)을 생성한다. 이와같이, 상기 하부 기판(10)은 제1 불순물 농도의 N형 불순물이 도핑된 N-형의 기판일 수 있다. 일 예로, 상기 제1 불순물 농도는 1E13atoms/㎠ 이하의 저농도일 수 있다.
일 예로, 상기 하부 기판(10)은 석영 도가니 내에 위치하는 용융된 실리콘의 종자 결정을 인장하여 단결정 실리콘 잉곳을 성장시키고 절단하는 초크랄스키 방법에 의해 제조될 수 있다. 이 때, 상기 석영 도가니에 담겨지는 용융된 실리콘 내에 상기 N형 불순물이 첨가될 수 있다. 상기 N형 불순물은 인, 비소, 안티몬 등을 포함할 수 있다. 또한, 상기 용융된 실리콘 내에는 산소 석출물들을 형성하기 위하여 탄소 또는 질소를 포함할 수 있다. 상기 초크랄스키 방법에 의해 제조된 초기 기판에 대해 고온 큐어링 및 HCl 처리 등을 수행하여, 상기 기판 표면의 산소 석출물들을 제거할 수 있다. 따라서, 상기 산소 석출물들이 상기 하부 기판(10)의 상부 표면으로부터 0.1 내지 5㎛의 깊이로부터 상기 하부 기판(10) 하부까지 균일하게 위치하도록 할 수 있다.
다른 예로, 상기 초크랄스키 방법에 의해 제조되는 초기 기판에 상기 N형 불순물을 이온 주입 등의 방법으로 도핑할 수 있다. 또한, 상기 탄소 또는 질소를 이온 주입 등의 방법으로 상기 초기 기판에 도핑하여 상기 산소 석출물들(12)을 포함하는 하부 기판(10)을 형성할 수도 있다. 상기 탄소 또는 질소 이온은 상기 하부 기판(10)의 상부 표면으로부터 0.1 내지 5㎛의 깊이로부터 상기 하부 기판(10) 하부까지 균일하게 도핑되도록 할 수 있다.
상기 하부 기판(10) 내에 상기 탄소 또는 질소 이온들이 도핑됨으로써 실리콘 결정의 디스로케이션과 같은 격자 결함이 발생하게 되고, 이로인해 생기는 베이컨시(vacancy)에 상기 산소 석출물들(12)이 생길 수 있다. 상기 산소 석출물들(12)은 상기 하부 기판(10)의 상부 표면으로부터 0.1 내지 5㎛의 깊이로부터 상기 하부 기판(10) 저면까지 균일하게 생성되도록 할 수 있다. 상기 산소 석출물들(12)이 생성됨으로써, 상기 하부 기판(10)의 벌크 영역(13)에서 금속 오염물들을 포획할 수 있다.
도 3을 참조하면, 상기 하부 기판(10)에 제2 불순물 농도로 P형 또는 N형 불순물을 이온주입하여 금속 포집 영역(14)을 형성한다. 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 즉, 상기 금속 포집 영역(14)은 P+ 도핑 영역 또는 N+ 도핑 영역일 수 있다. 또한, 상기 금속 포집 영역(14)에는 상기 불순물 이온 주입에 의해 데미지가 생성될 수있다.
상기 금속 포집 영역(14)을 형성하기 위하여, 상기 하부 기판(10)에 10E12 내지 10E16atoms/㎠의 농도의 불순물들을 갖도록 100 내지 2000KeV의 에너지로 이온주입 할 수 있다. 상기 이온 주입 공정시의 에너지가 100KeV보다 낮을 경우, 금속 포집 영역(14)에 충분한 데미지가 생성되기 어려우며, 후속 열처리에 의해 상기 데미지가 큐어링될 수 있다. 또한, 상기 이온 주입 공정 시의 에너지가 2000KeV보다 높을 경우 상기 금속 포집 영역(14)에 과도한 데미지가 생길 수 있어서 후속 공정에서 결정 결함이 없는 에피택셜막을 형성하기 어려울 수 있다.
상기 금속 포집 영역(14)의 상부 표면부는 상기 하부 기판(10)의 상부면으로부터 약 0.1 내지 3㎛하부에 위치하도록 상기 이온 주입 공정이 수행될 수 있다. 따라서, 상기 하부 기판(10)에는 상기 금속 포집 영역(14) 위로 0.5 내지 5㎛의 수직 방향의 폭을 갖는 상부 영역(16)이 구비될 수 있다. 상기 상부 영역(16)은 결정 결함이나 산소 석출물을 포함하지 않고, 상기 N형 불순물이 도핑 되어 있을 수 있다.
이와 같이, 상기 금속 포집 영역(14)은 후속 공정에서 형성되는 에피택셜막과 이격되게 배치되므로, 상기 금속 포집 영역(14)에 생성된 데미지가 상기 에피택셜막으로 전사되는 것을 억제할 수 있다. 따라서, 후속 공정을 통해, 결정 결함이 없는 에피택셜막을 형성할 수 있다.
또한, 상기 금속 포집 영역(14)은 상기 수직 방향으로 약 0.5 내지 5㎛의 폭이 되도록 상기 이온 주입 공정이 수행될 수 있다.
상기 금속 포집 영역(14)에 포함될 수 있는 P형 불순물의 예로는 붕소, 인듐, 갈륨 등을 들 수 있다. 상기 금속 포집 영역(14)에 포함될 수 있는 N형 불순물의 예로는 인, 비소, 안티몬 등을 들 수 있다.
상기 금속 포집 영역에는 포집하고자 하는 금속 오염물의 전하와 반대 도전형의 전하를 갖는 불순물이 도핑될 수 있다. 대부분의 금속들이 양전하 특성을 가지므로, 상기 금속 포집 영역(14)은 음전하 특성을 갖는 P형 불순물을 도핑하여 형성하는 것이 더 바람직할 수 있다. 일 예로, 100 내지 2000KeV의 에너지로 붕소를 포함하는 불순물을 이온 주입하여 1E12 내지 1E16 atoms/㎠의 농도를 갖는 붕소가 도핑된 금속 포집 영역(14)을 형성할 수 있다.
도 4를 참조하면, 상기 하부 기판(10) 상부면으로부터 에피택셜 성장 공정을 수행하여, 상기 하부 기판(10) 상부면과 접촉되는 에피택셜막(20)을 형성한다. 상기 에피택셜막(20)은 결정 결함이 거의 없는 상기 하부 기판(10)의 상부 영역(16) 표면 부위로부터 에피택셜 성장되므로, 상기 에피택셜막(20) 내부에 결정 결함이 거의 없을 수 있다. 따라서, 상기 에피택셜막(20) 상에 반도체 소자를 구현할 경우에 고성능 및 고신뢰도를 가질 수 있다.
상기 에피택셜막(20)에는 N형 또는 P형 불순물을 제3 불순물 농도로 도핑할 수 있다. 상기 제3 불순물 농도는 상기 제2 불순물 농도보다 낮을 수 있다. 이하에서는, 상기 에피택셜막(20)에 저농도의 N형 불순물이 도핑되는 것으로 설명한다. 상기 에피택셜막(20)에 N형 불순물이 도핑되면, 상기 에피택셜막(20)은 저농도의 N형 불순물이 도핑된 N- 형의 단결정 실리콘막이 될 수 있다. 일 예로, 상기 에피택셜막(20)을 형성하는 공정에서 상기 N형 불순물을 인시튜로 도핑할 수 있다. 이와는 다른 예로, 상기 에피택셜막(20)을 형성한 이 후에 이온 주입과 같은 공정을 수행하여 상기 N형 불순물을 도핑할 수도 있다.
상기 공정들을 수행함으로써, 도 1에 도시된 소자 제조용 기판을 형성할 수 있다. 상기 소자 제조용 기판에는 데미지 발생에 따른 응력 포집과 전기적 인력을 이용하는 분리 포집이 함께 작용되는 금속 포집 영역(14)이 구비될 수 있다. 또한, 상기 하부 기판의 벌크 영역(13)에 산소 석출물들(12)이 구비될 수 있다. 그러므로, 상기 소자 제조용 기판은 금속 오염물들이 하부 기판에 효과적으로 포집될 수 있어서, 상기 에피택셜막(20)에는 금속 오염물 발생을 감소시킬 수 있다.
실시예 2
도 5는 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 5에 도시된 소자 제조용 기판은 하부 기판(10) 내에 탄소 또는 질소가 도핑되지 않아서, 산소 석출물들이 거의 생성되어 있지 않는 것을 제외하고는 도 1에 도시된 소자 제조용 기판과 동일한 구조를 갖는다.
도 5를 참조하면, 단결정 실리콘으로 이루어지고 제1 불순물 농도의 N형 불순물이 도핑된 하부 기판(10)이 구비된다. 상기 하부 기판(10) 상부면에는 에피택셜막(20)이 구비된다. 상기 에피택셜막(20)은 반도체 소자 제조를 위한 영역으로 제공되며, 제3 불순물 농도의 N형 불순물 또는 P형 불순물이 도핑될 수 있다. 일 예로, 상기 제1 및 제3 불순물 농도는 1E13atoms/㎠ 이하의 저농도일 수 있다. 이하에서, 상기 에피택셜막은 N형 불순물이 도핑되는 것으로 설명한다.
상기 하부 기판(10) 내에는 탄소 또는 질소가 도핑되지 않으므로 산소 석출물들이 생성되어 있지 않을 수 있다. 다만, 초크랄스키 방법에 의해 하부 기판(10)을 형성하는 공정에서 자연적으로 생기게되는 산소 석출물이 미량 존재할 수는 있다.
상기 하부 기판(10) 내에는 제2 불순물 농도의 P형 또는 N형 불순물이 도핑된 금속 포집 영역(14)이 구비된다. 상기 제2 불순물 농도는 상기 제1 및 제3 불순물 농도보다 높을 수 있다. 즉, 상기 금속 포집 영역(14)은 P+ 도핑 영역 또는 N+ 도핑 영역일 수 있다.
상기 금속 포집 영역(14)의 상부 표면은 상기 하부 기판의 상부면으로부터 약 0.1 내지 3㎛하부에 위치할 수 있다. 또한, 상기 금속 포집 영역은 상기 수직 방향으로의 폭은 0.5 내지 5㎛일 수 있다. 상기 금속 포집 영역에서 불순물 농도는 1E12 내지 1E16atoms/㎠ 범위 내에 있을 수 있다. 따라서, 상기 하부 기판(10) 내에서, 상기 금속 포집 영역(14) 상에는 상부 영역(16)이 배치될 수 있다. 상기 상부 영역(16)은 결정 결함이나 산소 석출물들을 포함하지 않고, 상기 N형 불순물이 도핑된 영역일 수 있다.
상기 금속 포집 영역(14)에서는 데미지 발생에 따른 응력 포집(relaxation gettering)과 전기적 인력을 이용하는 분리 포집(segregation gettering)이 함께 작용되어 상기 반도체 소자가 형성되는 부위에서 생기는 금속 오염물들을 효과적으로 포집할 수 있다.
설명한 것과 같이, 상기 소자 제조용 기판은 상기 금속 포집 영역(14)에서 응력 포집과 분리 포집이 함께 작용되어 상기 반도체 소자가 형성되는 부위에서 생기는 금속 오염물들을 효과적으로 포집할 수 있다. 따라서, 상기 에피택셜막에 금속 오염물들의 발생으로 인한 불량을 감소시킬 수 있다.
도 5에 도시된 소자 제조용 기판은 도 2 내지 도 4를 참조로 설명한 것과 동일한 공정들을 수행하여 제조할 수 있다.
다만, 상기 하부 기판(10) 내에 산소 석출물들을 생성하기 위하여 상기 하부 기판(10) 내에 탄소 또는 질소들을 도핑시키는 공정만이 생략될 수 있다. 즉, 단결정 실리콘으로 이루어지고 N형 불순물이 도핑된 하부 기판(10)을 형성하고 난 다음에, 도 3 내지 도 4를 참조로 설명한 공정들을 수행하여 도 5에 도시된 소자 제조용 기판을 제조할 수 있다.
본 발명에 따른 소자 제조용 기판 상에는 다양한 반도체 소자가 제조될 수 있다. 이하에서는, 도 1에 도시된 소자 제조용 기판 상에 제조되는 CMOS 이미지 소자에 대하여 설명한다.
도 6은 본 발명의 일 실시예에 따른 CMOS 이미지 소자를 나타내는 단면도이다.
도 6을 참조하면, 도 1에 도시된 것과 같이, N- 형의 하부 기판(10)과 에피택셜막(20)이 적층된 구조를 갖고, 상기 하부 기판(10)에 금속 포집 영역(14)을 포함하는 소자 제조용 기판이 구비된다. 이하에서, 상기 에피택셜막(20)은 N형 불순물이 저농도 도핑된 N- 형 에피택셜막인 것으로 설명한다. 그러나, 상기 에피택셜막(20)은 P형 불순물이 도핑된 P- 형 에피택셜막으로 대체될 수도 있다.
상기 N- 형 에피택셜막의 상부의 적어도 일부는 소자를 형성하기 위한 액티브 영역으로 제공될 수 있다. 상기 N- 형 에피택셜막에는 CMOS 이미지 소자를 이루는 단위 셀들이 포함될 수 있다.
상기 에피택셜막(20)에는 광소자 형성을 위한 액티브 영역 및 각 소자들을 전기적으로 분리하기 위한 필드 영역을 구분하는 소자 분리 패턴(100)이 구비된다. 즉, 상기 에피택셜막(20) 내의 소자 분리가 필요한 부위에 트렌치가 구비되고, 상기 트렌치 내부에 소자 분리 패턴(100)이 구비된다.
상기 에피택셜막(20)에서 포토다이오드가 형성되기 위한 부위의 표면은 P형 불순물이 도핑된 제1 P형 영역(112)이 된다. 또한, 상기 제1 P형 영역 아래에는 상기 에피택셜막에 최초 도핑되어 있는 N형 불순물에 의해 제1 N형 영역(114)이 된다. 상기 제1 P형 영역(112)은 상기 제1 N형 영역(114)에 비해 얕은 도핑 깊이를 가질 수 있다. 상기 제1 P형 영역(112)은 에피택셜막(20)의 표면 데미지로 인한 전하 손실을 방지하고 광감도를 향상시키기 위하여 제공된다.
상기 에피택셜막(20) 내에서, 상기 제1 N형 영역(114) 하부면에는 제2 P형 영역(102)이 접촉되도록 배치될 수 있다. 상기 제2 P형 영역(102)의 저면은 상기 하부 기판(10)의 금속 포집 영역(14)의 상부면과 접촉될 수 있다. 또한, 상기 금속 포집 영역(14) 아래의 벌크 영역(13)에는 상기 하부 기판(10)에 최초 도핑되어 있는 저농도의 N형 불순물에 의한 N- 영역이 구비된다.
상기 소자 제조용 기판의 상부 표면으로부터 수직방향으로 포토다이오드 영역의 단면을 살펴보면, 제1 P형 영역(112), 제1 N형 영역(114), 제2 P형 영역(102), 금속 포집 영역(14) 및 N- 영역이 된다. 그러므로, 상기 금속 포집 영역(14)을 이루는 불순물의 도전형에 상관없이 P형 불순물, N형 불순물, P형 불순물 및 N형 불순물이 차례로 접합되는 구조를 갖게된다.
상기 금속 포집 영역이 P형 불순물을 포함하는 경우, 상기 제2 P형 영역(102) 및 금속 포집 영역(14)이 P형을 갖게 되어 N형 불순물들 사이에 위치하는 P형 불순물의 수직 방향 폭이 증가될 수 있다. 다른 예로, 상기 금속 포집 영역(14)이 P형 불순물을 포함하는 경우, 별도로 제2 P형 영역을 형성하지 않을 수도 있다. 즉, 상기 제2 P형 영역은 상기 P형 불순물을 포함하는 금속 포집 영역(14)으로 대체될 수 있다.
이와는 다른 예로, 상기 금속 포집 영역(14)이 N형 불순물을 포함하는 경우, 상기 금속 포집 영역(14) 및 N- 영역이 하부의 N형 불순물 영역으로 제공되어 상기 N형 영역의 수직 방향 폭이 증가되는 형상을 가질 수 있다.
도 7은 도 6의 A_A'부위의 에너지 밴드 다이어그램을 나타낸다.
도 7은 상기 소자 제조용 기판의 상부 표면으로부터 수직방향으로 포토다이오드 영역의 에너지 밴드 다이어그램일 수 있다.
도 7에서, 상기 금속 포집 영역(14)이 P형 불순물이 도핑되었을 때의 에너지 밴드 다이어그램일 수 있다.
도 7을 참조하면, 실질적으로 광에 의해 생성된 전하들이 수집되는 상기 제1 N형 영역(114)과 하부 기판의 벌크 영역(13) 사이에 P형 불순물이 도핑된 영역인 제2 P형 영역(102) 및/또는 금속 포집 영역(14)이 구비된다. 상기 제2 P형 영역(102)이 상기 제1 N형 영역(114)과 하부 기판의 벌크 영역(13) 간의 에너지 장벽을 형성함으로써, 상기 하부 기판의 벌크 영역(13)에서 전하들이 상기 제1 N형 영역(114)으로 이동하기가 매우 어렵게 된다. 그러므로, 상기 하부 기판의 벌크 영역(13)으로부터 상기 포토다이오드의 제1 N형 영역(114)으로 전하들이 누설되어 발생되는 화이트 스팟과 같은 불량이 매우 감소될 수 있다.
상기 설명한 것과 같이, 상기 하부의 벌크 영역(13)에 N형 불순물이 도핑된 반도체 소자용 기판에 상기 CMOS 이미지 소자가 구현됨으로써, 고성능을 가질 수 있다.
다시 도 6을 참조하면, 상기 액티브 영역에서 트랜지스터가 형성되기 위한 부위는 P웰 영역(104)이 될 수 있다. 상기 P웰 영역(104) 상에 게이트 구조물들(106)을 포함하는 트랜지스터들이 구비될 수 있다. 상기 게이트 구조물들(106) 측벽에는 스페이서(108)가 구비될 수 있다. 상기 트랜지스터들은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터, 스위칭 트랜지스터 등을 포함할 수 있다. 도시된 것과 같이, 상기 트랜스퍼 트랜지스터들의 일 측에는 고농도의 N형 불순물이 도핑된 플로팅 확산 영역(110)이 구비될 수 있다.
상기 에피택셜막(20) 상에는 층간 절연막들(120a, 120b, 120c)이 구비된다. 상기 층간 절연막들(120a, 120b, 120c) 내에는 배선들(122)이 구비된다. 상기 배선들(122)은 콘택(122b) 및 라인 패턴들(122a)을 포함할 수 있다. 상기 배선들(122)은 저저항을 갖는 금속을 포함할 수 있다. 사용할 수 있는 금속들의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 구리, 텅스텐 등을 들 수 있다. 상기 금속들은 단독으로 사용되거나 또는 둘 이상이 사용될 수 있다.
상기 최상부의 층간 절연막(120c) 상에는 컬러필터들(124) 및 마이크로 렌즈들(126)이 구비될 수 있다.
상기 CMOS 이미지 소자가 구현되는 에피택셜막(20) 내에 금속 오염물이 포함되는 경우, 광이 조사되지 않은 상태에서도 포토다이오드들(116) 내에 전하가 생성되어 광이 조사되는 것과 동일한 결과를 나타내는 이미지 왜곡 불량이 발생될 수 있다. 상기 CMOS 이미지 소자는 미량의 금속 오염물에 의해서도 상기 불량이 발생될 수 있다. 그러나, 본 실시예의 소자 제조용 기판은 소자가 형성되지 않는 하부 기판(10)내에 금속들이 효과적으로 포집됨으로써, 상기 소자가 형성되는 부위인 에피택셜막(20)에는 금속 오염물이 발생되지 않을 수 있다. 때문에, 상기 이미지 왜곡 불량이 매우 감소될 수 있다.
이에 더하여, 소자 제조용 기판에 구현되는 상기 CMOS 이미지 소자는 하부 기판의 벌크 영역(13)으로부터 상기 포토다이오드(116)의 제1 N형 영역(114)으로 전하들이 누설되어 발생되는 화이트 스팟과 같은 불량이 매우 감소될 수 있다.
따라서, 상기 소자 제조용 기판에 구현되는 상기 CMOS 이미지 소자는 고성능을 가질 수 있다.
도 8 내지 도 13은 도 6에 도시된 CMOS 이미지 소자의 제조 방법을 나타내는 단면도들이다.
도 8을 참조하면, 도 1에 도시된 것과 같이, N-형의 하부 기판(10)과 에피택셜막(20)이 적층된 구조를 갖고, 상기 하부 기판(10)에 금속 포집 영역(14)을 포함하는 소자 제조용 기판을 마련한다. 이하에서, 상기 에피택셜막(20)은 N형 불순물이 저농도 도핑된 N- 형 에피택셜막인 것으로 설명한다. 그러나, 상기 에피택셜막(20)은 P형 불순물이 도핑된 P- 형 에피택셜막으로 대체될 수도 있다.상기 소자 제조용 기판은 도 2 내지 도 4를 참조로 설명한 것과 동일한 공정으로 제조될 수 있다.
상기 에피택셜막(20)의 하부에 P형 불순물을 주입하여 제2 P형 영역(102)을 형성한다. 상기 제2 P형 영역(102)은 후속 공정에서 형성되는 포토다이오드의 하부면과 접촉될 수 있다. 일 예로, 상기 제2 P형 영역(102)은 상기 에피택셜막(20)의 하부면과 인접한 부위로부터 하부 기판(10)의 금속 포집 영역(14)의 상부면까지 형성될 수 있다. 이와는 다른 예로, 상기 제2 P형 영역(102)은 상기 에피택셜막의 하부면 부위에만 형성될 수도 있다.
본 발명의 일 실시예에서, 상기 금속 포집 영역(14)이 P형 불순물을 포함하는 경우, 상기 금속 포집 영역(14)이 상기 제2 P형 영역(102)을 대체할 수도 있다. 그러므로, 상기 금속 포집 영역(14)이 P형 불순물을 포함하는 경우에는, 상기 제2 P형 영역(102)을 형성하지 않을 수도 있다. 또한, 상기 금속 포집 영역(14)이 P형 불순물을 포함하는 경우에도, 상기 설명한 것과 같이 제2 P형 영역(102)을 형성할 수도 있다.
상기 에피택셜막(20)에서 필드 영역에 해당되는 부위를 식각하여 트렌치를 형성한다. 상기 트렌치 내부에 절연 물질을 채워넣어 소자 분리 패턴(100)을 형성한다.
도 9를 참조하면, 제1 이온주입 마스크를 이용하여 상기 에피택셜막(20)의 트랜지스터 형성 영역에 P형 불순물을 주입하여 P웰 영역(104)을 형성한다. 이 후, 상기 제1 이온 주입 마스크를 제거한다.
상기 에피택셜막(20) 상에 게이트 절연막 및 게이트 전극막을 형성하고 이를 패터닝하여 게이트 전극 구조물들(106)을 형성한다. 이 후, 상기 게이트 전극 구조물들(106) 측벽에 스페이서들(108)을 형성할 수도 있다.
상기 게이트 전극 구조물들(106)은 CMOS 이미지 센서에 포함하는 트랜지스터들, 예를들어, 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터, 스위칭 트랜지스터 등의 게이트 전극이 될 수 있다. 도 9에 도시된 게이트 전극은 트랜스퍼 트랜지스터의 게이트 전극일 수 있다.
도 10을 참조하면, 제2 이온 주입 마스크를 이용하여 상기 트랜스퍼 트랜지스터의 게이트 전극의 일측에 고농도의 N형 불순물을 주입시켜 플로팅 확산 영역(110)을 형성한다. 상기 불순물 주입 공정 시에 다른 트랜지스터들에도 불순물 영역을 형성할 수 있다. 이 후, 상기 제2 이온 주입 마스크를 제거한다.
도 11을 참조하면, 제3 이온 주입 마스크를 이용하여 포토다이오드 영역의 에피택셜막(20) 표면 부위에 P형 불순물을 주입하여 제1 P형 영역(112)을 형성한다. 상기 P형 영역 아래는 상기 에피택셜막에 최초 도핑되어 있는 N형 불순물에 의해 제1 N형 영역(114)이 될 수 있다. 상기 제1 P형 영역(112)은 상기 제1 N형 영역(114)에 비해 얕은 도핑 깊이를 가질 수 있다. 따라서, 상기 제1 N형 영역(114) 상에 제1 P형 영역(112)이 구비되는 포토다이오드들(116)이 형성될 수 있다.
상기 포토다이오드들(116)에서 실질적으로 전하가 수집되는 상기 제1 N형 영역(114)은 별도의 불순물 주입 공정없이 에피택셜막(20)에 최초 도핑되어 있는 N형 불순물로 형성될 수 있다. 이와는 다른 예로, 상기 에피택셜막(20)에 추가적으로 N형 불순물을 도핑함으로써, 상기 제1 N형 영역(114)을 형성할 수도 있다. 따라서, 본 실시예에서와 같이 상기 N- 형의 에피택셜막을 사용하는 경우, 상기 포토다이오드들(116)을 간단한 공정을 통해 형성할 수 있다.
한편, 상기 포토다이오드들(116) 및 트랜지스터들을 형성하기 위한 불순물 도핑 공정의 순서는 상기 설명한 것에 한정되지 않으며, 서로 달라질 수 있다.
상기 소자 제조용 기판의 상부 표면으로부터 수직방향으로 포토다이오드 영역의 단면을 살펴보면, 제1 P형 영역(112), 제1 N형 영역(114), 제2 P형 영역(102), 금속 포집 영역(14) 및 N- 형의 벌크 영역(13)이 된다. 그러므로, 상기 금속 포집 영역(14)을 이루는 불순물의 도전형에 상관없이 P형 불순물, N형 불순물, P형 불순물 및 N형 불순물이 차례로 접합되는 구조를 갖게된다. 따라서, 상기에서 설명한 것과 같이, 상기 제2 P형 영역(102)이 상기 제1 N형 영역(114)과 하부 기판의 벌크 영역(13) 간의 에너지 장벽을 형성함으로써 상기 하부 기판의 벌크 영역(13)으로부터 상기 포토다이오드의 제1 N형 영역(114)으로 전하들이 누설되어 발생되는 화이트 스팟과 같은 불량이 매우 감소될 수 있다.
도 12를 참조하면, 상기 에피택셜막(20) 상에 층간 절연막(120a, 120b, 120c)을 형성한다. 상기 층간 절연막(120a, 120b, 120c) 내에 콘택들 (122b)및 라인 패턴들(122a)을 포함하는 배선(122)을 형성한다. 상기 배선들(122)은 저저항을 갖는 금속들을 포함할 수 있다.
사용할 수 있는 금속들의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 구리, 텅스텐 등을 들 수 있다. 상기 금속들은 단독으로 사용되거나 또는 둘 이상이 사용될 수 있다.
상기 층간 절연막 형성 및 배선 형성 공정을 반복 수행하여, 다층의 층간 절연막(120a, 120b, 120c) 및 다층 배선(122)을 형성한다. 상기 반복 수행되는 배선 형성 공정에서 금속 오염물들이 발생될 수 있으며, 상기 금속 오염물들은 하부로 확산되어 에피택셜막(20)을 오염시킬 수 있다. 그러나, 본 발명의 경우 상기 금속 오염물들은 상기 에피택셜막(20) 하부에 위치하는 금속 포집 영역(14) 또는 실리콘 석출물(12) 부위에서 포집된다. 따라서, 상기 금속 오염물들은 상기 에피택셜막(20)을 오염시키지 않는다. 그러므로, 상기 금속 오염물들의 발생에 의해 상기 CMOS 이미지 소자에 불량이 생기는 것을 억제할 수 있다.
도 13을 참조하면, 상기 최상부의 층간 절연막(120c) 상에는 컬러필터들(124) 및 마이크로 렌즈들(126)을 형성함으로써 CMOS 이미지 소자를 완성한다.
상기 공정을 수행함으로써, 하부 기판의 벌크 영역(13)으로부터 상기 포토다이오드의 제1 N형 영역(114)으로 전하들이 누설되어 발생되는 화이트 스팟과 같은 불량이 감소되는 고성능의 CMOS 이미지 소자를 제조할 수 있다.
도 14는 본 발명의 일 실시예에 따른 CMOS 이미지 소자를 나타내는 단면도이다.
도 14에 도시된 CMOS 이미지 소자는 도 5에 도시된 소자 제조용 기판에 소자가 구현되는 것을 제외하고는 도 6에 도시된 CMOS 이미지 소자와 동일하다. 즉, 상기 CMOS 이미지 소자의 하부 기판에는 탄소 또는 질소가 도핑되지 않으며, 산소 석출물이 생성되어 있지 않다.
도 14에 도시된 CMOS 이미지 소자는 도 5에 도시된 소자 제조용 기판상에 도 8내지 도 13을 참조로 설명한 공정들을 동일하게 수행하여 제조될 수 있다.
도 15는 본 발명의 일 실시예에 따른 CMOS 이미지 소자를 나타내는 단면도이다. 이하에서 설명하는 CMOS 이미지 소자는 후면 조사형 이미지 소자일 수 있다.
도 15를 참조하면, 단위 소자들이 형성되는 제1 면 및 광이 조사되는 면인 제2 면을 포함하는 에피택셜막(20)이 구비된다. 이하에서, 상기 에피택셜막(20)은 N형 불순물이 저농도 도핑된 N- 형 에피택셜막인 것으로 설명한다. 그러나, 상기 에피택셜막(20)은 P형 불순물이 도핑된 P- 형 에피택셜막으로 대체될 수도 있다.
상기 에피택셜막의 제1 면의 적어도 일부는 소자를 형성하기 위한 액티브 영역으로 제공될 수 있다. 상기 에피택셜막에는 CMOS 이미지 소자를 이루는 단위 셀들이 포함될 수 있다.
상기 에피택셜막(20)에는 광소자 형성을 위한 액티브 영역 및 소자들을 전기적으로 분리하기 위한 필드 영역을 구분하는 소자 분리 패턴(150)이 구비된다. 즉, 상기 에피택셜막(20)에서 상기 필드 영역에 해당하는 부위에 트렌치가 포함되고, 상기 트렌치 내부에 소자 분리 패턴(150)이 구비된다.
상기 에피택셜막(20)의 제1 면 상에는 게이트 전극 구조물(154)을 포함하는 트랜지스터들이 구비될 수 있다. 즉, 상기 픽셀 영역에는 각 단위 픽셀에 포함되는 전송 트랜지스터, 리셋 트랜지스터, 변환 트랜지스터 및 선택 트랜지스터 등이 구비될 수 있다. 상기 에피택셜막(20) 내에는 고농도의 N형 불순물이 도핑되어 있는 플로팅 확산 영역이 더 구비될 수 있다.
또한, 상기 에피택셜막(20)의 제1 면 상에는 층간 절연막들(162a, 162b, 162c)이 구비된다. 상기 층간 절연막들(162a, 162b, 162c) 내에는 배선들(164)이 구비된다. 상기 배선들(164)은 콘택(164b) 및 라인 패턴들(164a)을 포함할 수 있다. 상기 배선들(164)은 저저항을 갖는 금속을 포함할 수 있다. 사용할 수 있는 금속들의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 구리, 텅스텐 등을 들 수 있다. 상기 금속들은 단독으로 사용되거나 또는 둘 이상이 사용될 수 있다.
상기 배선들(164)은 광이 입사되는 면과 반대되는 면에 위치하므로, 상기 배선들(164)의 배치가 광 효율 및 광감도에 전혀 영향을 끼치지 않는다. 그러므로, 상기 배선들(164)은 포토다이오드의 위치를 고려하지 않고 배치될 수 있다.
상기 에피택셜막(20)의 제1 면으로부터 최대로 이격되어 있는 층간 절연막(162c) 상에는 지지 기판(165)이 구비될 수 있다.
상기 에피택셜막(20) 내부에는 포토다이오드들(160)이 구비될 수 있다. 상기 에피택셜막(20)의 제2 면의 표면 부위는 P형 불순물이 도핑된 제1 P형 영역(156)이 된다. 상기 제1 P형 영역(156)으로부터 에피택셜막(20) 내부 방향인 제1 방향으로는 상기 에피택셜막(20)에 최초 도핑되어 있는 N형 불순물에 의해 제1 N형 영역(158)이 된다. 상기 제1 P형 영역(156)은 상기 제1 N형 영역(158)에 비해 얕은 도핑 깊이를 가질 수 있다.
상기 에피택셜막(20)의 제2 면의 표면 상에 반사 방지막(166) 및 절연막(168)이 구비될 수 있다. 상기 절연막(168) 상에 복수의 컬러 필터들(170)이 구비될 수 있다. 상기 컬러 필터들(170) 상에는 각각 마이크로 렌즈들(172)이 구비될 수 있다. 상기 마이크로 렌즈들(172)은 입사광이 단위 화소의 포토다이오드에 효율적으로 입사되도록 입사광을 가이드(guide)할 수 있다.
설명한 것과 같이, 상기 에피택셜막에 후면 조사형 이미지 소자가 제공될 수 있다. 상기 후면 조사형 이미지 소자는 금속 오염물에 의한 불량이 감소될 수 있다.
도 16 내지 도 21은 도 15에 도시된 후면 조사형 이미지 센서의 제조방법을 나타내는 단면도들이다.
도 16을 참조하면, 도 1에 도시된 것과 같이, N- 형의 하부 기판(10)과 에피택셜막(20)이 적층된 구조를 갖고, 하부 기판(10)에 금속 포집 영역(14)을 포함하는 소자 제조용 기판을 마련한다. 이하에서, 상기 에피택셜막(20)은 N형 불순물이 저농도 도핑된 N- 형 에피택셜막인 것으로 설명한다. 그러나, 상기 에피택셜막(20)은 P형 불순물이 도핑된 P- 형 에피택셜막으로 대체될 수도 있다.상기 소자 제조용 기판은 도 2 내지 도 4를 참조로 설명한 것과 동일한 공정으로 제조될 수 있다.
상기 에피택셜막(20)은 수 내지 수십 ㎛의 두께를 가질 수 있다. 상기 에피택셜막(20)에서, 상기 하부 기판(10)과 접촉되는 제2 면이 되고, 상기 하부 기판(10)과 접촉되는 면과 반대면은 제1 면이 된다.
상기 에피택셜막(20)의 제1 면에 소자 분리 패턴들(150)을 형성하여 액티브 영역 및 소자 분리 영역을 구분한다. 예를 들면, STI(Shallow Trench Isolation)공정을 이용하여 상기 에피택셜막(20)에 트렌치들을 형성하고, 상기 트렌치들내에 절연 물질을 채워넣어 소자 분리 패턴들(150)을 형성할 수 있다. 상기 소자 분리 패턴들(150)은 단위 소자들을 전기적으로 절연시키는 역할을 한다.
상기 에피택셜막(20) 상에 절연막 및 게이트 도전막을 형성하고 이를 패터닝하여 게이트 전극 구조물(154)을 형성한다. 상기 게이트 전극 구조물(154) 양측으로 불순물 영역을 형성함으로써 트랜지스터들을 형성할 수 있다. 상기 픽셀 영역에는 각 단위 픽셀들을 구성하는 상기 전송 트랜지스터, 리셋 트랜지스터, 변환 트랜지스터 및 선택 트랜지스터 등이 형성될 수 있다. 또한, 상기 트랜지스터의 불순물 영역들을 형성하는 공정에서, N- 형의 에피택셜막 내에는 고농도의 N형 불순물이 도핑되는 플로팅 확산 영역이 함께 형성될 수 있다.
도 17을 참조하면, 이온 주입 마스크를 이용하여 포토다이오드 영역의 에피택셜막(20)의 제2 면 표면 부위에 P형 불순물을 도핑하여 제1 P형 영역들(156)을 형성한다. 상기 제1 P형 영역(156)으로부터 에피택셜막 내부 방향인 제1 방향으로는 상기 N- 형의 에피택셜막에 최초 도핑되어 있는 N형 불순물에 의해 제1 N형 영역(158)이 된다. 상기 제1 P형 영역(156)은 상기 제1 N형 영역(158)에 비해 얕은 도핑 깊이를 가질 수 있다. 따라서, 제1 P형 영역(156) 및 제1 N형 영역(158)을 포함하는 포토다이오드(160)가 형성될 수 있다.
설명한 것과 같이, 상기 에피택셜막(20)이 N형의 불순물로 도핑되어 있으므로, 별도의 N형 불순물을 주입하는 공정을 생략할 수 있다. 따라서, 상기 에피택셜막(20)에 P형 불순물만을 주입함으로써 포토다이오드들을 형성할 수 있다. 그러나, 이와는 다른 예로, 추가적으로 상기 N형 불순물을 주입하여 상기 제1 N형 영역(158)을 형성할 수도 있다.
상기 방법에서는 포토다이오드(160)를 형성한 다음 트랜지스터를 형성하였으나, 이들이 형성되는 순서는 제한을 두지 않으며 적절히 변경할 수 있다.
도 18을 참조하면, 상기 에피택셜막(20)의 제1 면 상에 상기 트랜지스터들을 덮는 층간 절연막(162a, 162b, 162c)을 형성한다. 또한, 상기 층간 절연막(162a, 162b, 162c) 내에는 콘택(164b) 및 라인 패턴(164a)을 포함하는 배선들(164)을 형성한다. 상기 배선들(164)은 금속을 포함할 수 있으며, 예를들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 구리, 텅스텐 등을 포함할 수 있다. 이들은 단독으로 사용되거나 둘 이상이 사용될 수 있다.
상기 층간 절연막 형성 및 배선 형성 공정을 반복 수행하여, 다층의 층간 절연막(162a, 162b, 162c) 및 다층 배선(164)을 형성한다. 상기 반복 수행되는 배선 형성 공정에서 금속 오염물들이 발생될 수 있으며, 상기 금속 오염물들은 하부로 확산되어 상기 에피택셜막(20)을 오염시킬 수 있다. 그러나, 본 발명의 경우 상기 금속 오염물들은 상기 에피택셜막(20) 아래에 위치하는 금속 포집 영역(14) 또는 실리콘 석출물(12) 부위에서 포집된다. 따라서, 상기 금속 오염물들은 상기 에피택셜막(20)을 오염시키지 않는다.
상기 층간 절연막(162a, 162b, 162c)에 형성되는 라인 패턴(164a) 및 콘택(164b)은 층수 및 구조의 제한을 두지 않으며, 소자 설계에 따라 다양한 층수 및 구조가 될 수 있다. 또한, 상기 라인 패턴(164a) 및 콘택(164b)은 광 투과에 영향을 주지 않기 때문에 상기 포토다이오드(116)의 위치와 상관없이 배치될 수 있다.
도 19를 참조하면, 상기 층간 절연막에서 최상부 표면 상에 상에 지지 기판(165)을 접착한다. 도 19 내지 도 21에서는, 상기 지지 기판(165)이 하부에 위치하도록 도시하였다. 상기 지지 기판(165)은 후속 공정들을 수행할 때, 상기 에피택셜막(20) 및 하부 기판(10)을 지지하는 역할을 한다.
상기 하부 기판(10)의 저면부위를 그라인딩하여 상기 하부 기판(10)의 벌크 영역을 제거한다. 상기 그라인딩 공정에서 상기 금속 포집 영역(14)을 연마 스토퍼로 사용할 수 있다. 즉, 상기 금속 포집 영역(14)은 상기 하부 기판(10)의 벌크 영역(13)에 비해 고농도의 불순물이 도핑되어 있으므로, 하부 기판의 벌크 영역(13)과는 다른 연마 특성을 가질 수 있다. 따라서, 상기 금속 포집 영역(14) 부위까지 연마될 수 있도록 상기 하부 기판(10)을 그라인딩 할 수 있다. 그러므로, 별도로 연마 스토퍼를 형성할 필요가 없다.
도 20을 참조하면, 상기 그라인딩 공정 및/또는 식각 공정을 수행하여 상기 금속 포집 영역(14) 및 상부 영역(16)을 제거한다. 따라서, 상기 에피택셜막(20)의 제2 면이 노출되도록 한다. 상기 금속 포집 영역(14) 및 상부 영역(16)은 상기 벌크 영역(13)에 비해 얇은 두께를 가지고 불순물의 특성도 서로 다르므로, 연마되는 정도를 용이하게 조절할 수 있다.
상기 금속 포집 영역(14)은 내부에 금속 오염물들이 포함되어 있기 때문에 제거되는 것이 바람직하다.
도 21을 참조하면, 상기 에피택셜막(20)의 제2 면 상에 반사 방지막(166) 및 절연막(168)을 형성한다.
상기 반사 방지막(166)은 높은 광 투과도를 갖는 금속 산화물로 형성할 수 있다. 예를들어, 상기 반사 방지막(166)은 하프늄 산화물을 포함할 수 있다. 또한, 예를들어, 상기 절연막(168)은 실리콘 산화물, 실리콘 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다.
상기 절연막(168) 상에 컬러 필터들(170)을 형성한다. 상기 컬러 필터(170) 상에 각각 마이크로 렌즈들(172)을 형성한다.
상기에서 설명한 것과 같이, 상기 소자 제조용 기판에 후면 조사형 이미지 센서를 형성함으로써, 상기 이미지 센서 형성 중에 에피택셜막이 금속 오염물에 오염되는 것을 억제할 수 있다. 상기 소자 제조용 기판에 포함되는 상기 금속 포집 영역은 연마 스토퍼로 제공되므로, 연마 스토퍼를 형성하는 추가 공정없이 원하는 부위까지 하부 기판을 그라인딩할 수 있다. 또한, 상기 소자 제조용 기판을 사용함으로써, 에피택셜막에 상기 이미지 센서를 제조할 수 있다.
도 22는 본 발명의 일 실시예에 따른 전력 반도체 소자를 나타내는 단면도이다.
도 22를 참조하면, 도 1에 도시된 것과 같이, N- 형의 하부 기판(10)과 에피택셜막(20)이 적층된 구조를 갖고, 하부 기판(10)에 금속 포집 영역(14)을 포함하는 소자 제조용 기판이 구비된다. 이하에서, 상기 에피택셜막(20)은 N형 불순물이 저농도 도핑된 N- 형 에피택셜막인 것으로 설명한다. 그러나, 상기 에피택셜막(20)은 P형 불순물이 도핑된 P- 형 에피택셜막으로 대체될 수도 있다. 본 실시예의 경우, 상기 금속 포집 영역(14)은 고농도의 P형 불순물이 도핑된 소자 제조용 기판인 것이 바람직하다. 이 경우, 상기 금속 포집 영역(14)은 베리어 영역으로도 제공될 수 있다.
상기 에피택셜막의 상부는 소자를 형성하기 위한 액티브 영역으로 제공될 수 있다. 상기 에피택셜막에는 전력 반도체 소자를 이루는 단위 셀이 구비될 수 있으며, 상기 단위 셀은 전력 MOS 트랜지스터를 포함할 수 있다.
상기 에피택셜막(20)에는 액티브 영역 및 소자 분리를 위한 필드 영역을 구분하는 소자 분리 패턴(202)이 구비된다. 즉, 상기 에피택셜막(20) 내에 제1 트렌치가 포함되고, 상기 제1 트렌치 내부에 소자 분리 패턴(202)이 구비된다.
상기 에피택셜막(20) 내에는 N형 불순물이 제1 불순물 농도로 도핑되는 드리프트 영역(204)이 구비될 수 있다. 상기 제1 불순물 농도는 상기 에피택셜막에 최초 도핑되어 있는 N형 불순물 농도보다 높을 수 있다. 따라서, 상기 드리프트 영역(204)은 N+ 도핑 영역이 될 수 있다.
상기 에피택셜막(20) 내에는 P형 불순물이 도핑되는 바디 영역(206)이 구비될 수 있다. 상기 바디 영역(206)과 상기 드리프트 영역(204)은 접하거나 또는 이격될 수 있다.
상기 바디 영역(206) 내에서 상기 에피택셜막(20) 상부면 아래에는 소스 영역(208) 및 바디 콘택 영역(212)이 구비될 수 있다. 상기 소스 영역(208)은 N형 불순물이 도핑될 수 있고, 상기 바디 콘택 영역(212)은 P형 불순물이 도핑될 수 있다.
상기 드리프트 영역(204) 상의 에피택셜막(20)에는 제2 트렌치가 구비되며, 상기 제2 트렌치 내에는 절연막 패턴(214)이 구비될 수 있다. 따라서, 상기 드리프트 영역(204)의 위로 절연막 패턴(214)이 구비될 수 있다. 상기 드리프트 영역(204) 내에서 상기 바디 영역(206)과 반대 일 측부와 접하는 부위에는 드레인 영역(210)이 구비될 수 있다. 상기 드레인 영역(210)은 상기 드리프트 영역(204)보다 높은 농도의 N형 불순물이 도핑될 수 있다.
상기 에피택셜막(20) 상에는 상기 바디 영역(206), 상기 드리프트 영역(214) 및 상기 절연막 패턴(214)의 일부를 덮는 게이트 구조물(216)이 구비될 수 있다. 즉, 상기 게이트 구조물(216)은 상기 바디 영역(206)의 가장자리 부위로부터 상기 드리프트 영역(204)과 상기 절연막 패턴(214)의 적어도 일부까지 연장되는 형상을 가질 수 있다.
설명한 것과 같이, 상기 에피택셜막(20)에 전력 반도체 소자가 제공될 수 있다. 그러므로, 상기 전력 반도체 소자를 형성하는 공정에서, 상기 드리프트 영역(204) 및 바디 영역(206) 하부에 별도의 N형 불순물 영역을 형성하기 위한 도핑 공정을 생략할 수 있다. 또한, 상기 금속 포집 영역(14)이 베리어 영역으로 제공될 수 있다. 따라서, 상기 전력 반도체 소자는 간단한 공정을 통해 제조될 수 있다.
도 23 내지 도25는 도 22에 도시된 전력 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 23을 참조하면, 도 1에 도시된 것과 같이, N- 형의 하부 기판(10)과 에피택셜막(20)이 적층된 구조를 갖고, 상기 하부 기판(10)에 금속 포집 영역(14)을 포함하는 소자 제조용 기판을 마련한다. 이하에서, 상기 에피택셜막(20)은 N형 불순물이 저농도 도핑된 N- 형 에피택셜막인 것으로 설명한다. 그러나, 상기 에피택셜막(20)은 P형 불순물이 도핑된 P- 형 에피택셜막으로 대체될 수도 있다. 상기 소자 제조용 기판은 도 2 내지 도 4를 참조로 설명한 것과 동일한 공정으로 제조될 수 있다.
상기 금속 포집 영역(14)은 베리어 영역으로 제공될 수 있다. 따라서, 상기 베리어 영역을 형성하는 공정이 생략될 수 있다.
상기 에피택셜막(20)에서 필드 영역에 해당되는 부위를 식각하여 제1 트렌치를 형성한다. 상기 제1 트렌치 내부에 절연 물질을 채워넣어 소자 분리 패턴(202)을 형성한다.
제1 이온 주입 마스크를 이용하여 상기 에피택셜막(20) 내에 N형 불순물을 도핑하여 드리프트 영역(204)을 형성한다. 상기 드리프트 영역(204)은 N+ 도핑 영역일 수 있다. 제2 이온 주입 마스크를 이용하여 상기 에피택셜막(20) 내에 P형 불순물을 도핑하여 바디 영역(206)을 형성한다. 상기 바디 영역(206)과 상기 드리프트 영역(204)은 접하거나 또는 이격될 수 있다.
한편, 상기 에피택셜막(20)이 N형 불순물로 도핑되어 있으므로, 드리프트 영역(204) 및 바디 영역(206) 하부에 저농도의 N형 불순물 영역을 형성하기 위한 도핑 공정을 수행하지 않을 수 있다. 그러므로, 소자 제조 공정이 간단해질 수 있다.
도 24를 참조하면, 상기 바디 영역(206) 내부 및 상기 드리프트 영역(204)의 가장자리 부위의 상기 에피택셜막(20)에 N형 불순물을 도핑하여 소스 영역(208) 및 드레인 영역(210)을 각각 형성한다. 또한, 상기 바디 영역(206) 내부에 및 P형 불순물을 각각 도핑하여 소스 영역(208) 및 바디 콘택 영역(212)을 형성한다.
상기 드리프트 영역(204) 내의 에피택셜막(20) 부위를 식각하여 트렌치를 형성한다. 상기 제2 트렌치 내에 절연막 패턴(214)을 형성한다.
도 25를 참조하면, 상기 에피팩셜막(20) 상에 게이트 절연막 및 게이트 전극막을 형성하고 패터닝하여 게이트 구조물(216)을 형성한다. 상기 게이트 구조물(216)은 상기 바디 영역(206)의 가장자리 부위로부터 상기 드리프트 영역(204)과 절연막 패턴(214)의 적어도 일부까지 연장되는 형상을 가질 수 있다.
상기 공정들을 통해, 도 22에 도시된 전력 반도체 소자를 제조할 수 있다.
도 26은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 26을 참조하면, 단결정 실리콘으로 이루어지고 P형 불순물이 도핑된 하부 기판(10a)이 제공된다. 상기 하부 기판(10a) 상부면에는 에피택셜막(20a)이 구비된다. 상기 에피택셜막(20a)은 반도체 소자 제조를 위한 영역으로 제공된다.
상기 하부 기판(10a)은 P+ 형 단결정 실리콘 기판일 수 있다. 상기 하부 기판(10a)은 P형 불순물이 제1 불순물 농도로 도핑되어 있을 수 있다. 상기 P형 불순물의 예로는 붕소, 인듐, 갈륨 등을 들 수 있다.
상기 하부 기판(10a) 내에는 산소 석출물들(12a)이 포함되어 있을 수 있다. 상기 하부 기판(10a)이 P+ 형 단결정 실리콘인 경우에는 산소 석출물(12a) 생성을 위한 다른 이온들이 주입되지 않더라도, 상기 하부 기판 내에 산소 석출물(12a)이 생성될 수 있다. 즉, 상기 하부 기판(10a)에 도핑되어 있는 상기 P형 불순물의 크기는 N형 불순물의 크기보다 상대적으로 작다. 때문에, 상기 하부 기판(10a)을 형성하는 중에 상기 P형 불순물이 고농도로 도핑되는 경우 결정 구조 내에서 베이컨시가 증가되고, 상기 베이컨시에서 산소 석출물들(12a)이 생기게 되기 때문이다. 따라서, 초크랄스키 방법에 의해 P+ 형의 하부 기판을 형성하는 공정에서 자연적으로 생기게되는 산소 석출물이 존재할 수 있다.
상기 하부 기판(10a) 내에는 제2 불순물 농도로 P형 또는 N형 불순물이 도핑된 금속 포집 영역이 구비된다. 상기 금속 포집 영역에는 상기 P형 또는 N형 불순물이 이온 주입되면서 생성된 데미지들이 포함될 수 있다. 즉, 상기 금속 포집 영역(14a)은 전기적 특성을 갖는 불순물들이 도핑된 데미지 생성 영역일 수 있다. 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 즉, 상기 금속 포집 영역은 P++ 도핑 영역 또는 N++ 도핑 영역일 수 있다.
상기 금속 포집 영역(14a)의 상부 표면부는 상기 하부 기판(10a)의 상부면으로부터 약 0.1 내지 3㎛하부에 위치할 수 있다. 또한, 상기 금속 포집 영역(14a)은 상기 수직 방향으로 0.5 내지 5㎛의 너비를 가질 수 있다. 상기 금속 포집 영역(14a)에서 불순물 농도는 1E12 내지 1E16atoms/㎠ 범위 내에 있을 수 있다. 상기 금속 포집 영역(14a)에 포함될 수 있는 P형 불순물의 예로는 붕소, 인듐, 갈륨 등을 들 수 있다. 상기 금속 포집 영역에 포함될 수 있는 N형 불순물의 예로는 인, 비소, 안티몬 등을 들 수 있다.
상기 금속 포집 영역(14a)에서는 데미지 발생에 따른 응력 포집(relaxation gettering)과 전기적 인력을 이용하는 분리 포집(segregation gettering)이 함께 작용되어 상기 반도체 소자가 형성되는 부위에서 생기는 금속 오염물들을 효과적으로 포집할 수 있다. 상기 금속 포집 영역(14a)은 도 1을 참조로 설명한 것과 동일할 수 있다.
상기 하부 기판(10a) 상부면과 접촉되는 에피택셜막(20a)은 반도체 소자 제조를 위한 적절한 두께를 가질 수 있다. 상기 에피택셜막(20a)은 P형 불순물이 제3 불순물 농도로 도핑되어 있을 수 있다. 상기 제3 불순물 농도는 상기 제2 불순물 농도보다 낮을 수 있다. 따라서, 상기 에피택셜막(20a)은 P+ 형의 단결정 실리콘막일 수 있다.
설명한 것과 같이, 상기 반도체 소자 제조용 기판은 상기 하부 기판의 금속 포집 영역에서 데미지 발생에 따른 응력 포집과 전기적 인력을 이용하는 분리 포집이 함께 작용되어 상기 반도체 소자가 형성되는 부위에서 생기는 금속 오염물들을 효과적으로 포집할 수 있다.
도 27은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 27을 참조하면, 단결정 실리콘으로 이루어지고 N형 불순물이 도핑된 하부 기판(11)이 제공된다. 상기 하부 기판(11) 상부면에는 매립 절연막(30)이 구비된다. 상기 매립 절연막(30) 상에는 N형 불순물이 도핑된 반도체막(21)이 구비된다. 즉, 상기 소자 제조용 기판은 SOI(Silicon On Insulator) 기판일 수 있다.
상기 하부 기판(11)은 소자 제조용 기판의 출발 물질일 수 있으며, 상기 하부 기판(11)은 N- 형의 단결정 실리콘 기판일 수 있다. 상기 하부 기판(11)의 수직 및 수평 방향으로의 전 영역에 대해 N형 불순물이 제1 불순물 농도로 도핑되어 있을 수 있다.
상기 하부 기판(11) 내에는 산소 석출물들(12)이 포함되어 있을 수 있다. 상기 하부 기판(11) 내에는 탄소 또는 질소가 도핑되어 있을 수 있다. 상기 탄소 또는 질소는 산소 석출물들을 생성시키기 위하여 도핑된 것일 수 있다.
상기 하부 기판(11) 내에는 제2 불순물 농도로 P형 또는 N형 불순물이 도핑된 금속 포집 영역(14)이 구비된다. 상기 금속 포집 영역(14)에는 상기 P형 또는 N형 불순물이 이온 주입되면서 생성된 데미지들이 포함될 수 있다. 즉, 상기 금속 포집 영역(14)은 전기적 특성을 갖는 불순물들이 도핑된 데미지 생성 영역일 수 있다. 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 즉, 상기 금속 포집 영역(14)은 P+ 도핑 영역 또는 N+ 도핑 영역일 수 있다.
상기 금속 포집 영역(14)의 상부 표면부는 상기 하부 기판(11)의 상부면으로부터 약 0.1 내지 3㎛하부에 위치할 수 있다. 이와는 다른 예로, 상기 금속 포집 영역(14)의 상부 표면부는 상기 하부 기판(11)의 상부면에 위치할 수도 있다. 상기 SOI 기판의 경우, 상부의 반도체막(21)은 에피택셜 성장에 의해 형성되지 않을 수도 있다. 그러므로, 상기 하부 기판(11)의 상부면에 상기 금속 포집 영역(14)이 위치하더라도 상기 반도체막(21)에 결정결함이 생기지 않을 수 있다.
상기 금속 포집 영역(14)은 상기 수직 방향으로 0.5 내지 5㎛의 너비를 가질 수 있다. 상기 금속 포집 영역(14)에서 불순물 농도는 1E12 내지 1E16atoms/㎠ 범위 내에 있을 수 있다. 상기 금속 포집 영역(14)에 포함될 수 있는 P형 불순물의 예로는 붕소, 인듐, 갈륨 등을 들 수 있다. 상기 금속 포집 영역에 포함될 수 있는 N형 불순물의 예로는 인, 비소, 안티몬 등을 들 수 있다.
상기 반도체막(21)은 제3 불순물 농도로 N형 불순물이 도핑될 수 있다. 상기 제3 불순물 농도는 상기 제2 불순물 농도보다 낮을 수 있다.
설명한 것과 같이, 상기 반도체 소자 제조용 기판은 상기 하부 기판(11)의 금속 포집 영역(14)에서 데미지 발생에 따른 응력 포집과 전기적 인력을 이용하는 분리 포집이 함께 작용되어 상기 반도체 소자가 형성되는 부위에서 생기는 금속 오염물들을 효과적으로 포집할 수 있다.
도 28은 본 발명의 일 실시예에 따른 소자 제조용 기판을 나타내는 단면도이다.
도 28을 참조하면, 단결정 실리콘으로 이루어지고 P형 불순물이 도핑된 하부 기판(11a)이 제공된다. 상기 하부 기판(11a) 상부면에는 매립 절연막(30)이 구비된다. 상기 매립 절연막(30) 상에는 P형 불순물이 도핑된 반도체막(21a)이 구비된다. 즉, 상기 소자 제조용 기판은 SOI 기판일 수 있다.
상기 하부 기판(11a)은 P+ 형 단결정 실리콘 기판일 수 있다. 상기 하부 기판(11a)에는 P형 불순물이 제1 불순물 농도로 도핑되어 있을 수 있다.
상기 하부 기판(11a) 내에는 산소 석출물들(12)이 포함되어 있을 수 있다.
상기 하부 기판(11a) 내에는 제2 불순물 농도로 P형 또는 N형 불순물이 도핑된 금속 포집 영역(14a)이 구비된다. 상기 금속 포집 영역(14a)에는 상기 P형 또는 N형 불순물이 이온 주입되면서 생성된 데미지들이 포함될 수 있다. 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 즉, 상기 금속 포집 영역(14a)은 P++ 도핑 영역 또는 N++ 도핑 영역일 수 있다.
상기 금속 포집 영역(14a)의 상부 표면부는 상기 하부 기판의 상부면으로부터 약 0.1 내지 3㎛하부에 위치할 수 있다. 이와는 다른 예로, 상기 금속 포집 영역(14a)의 상부 표면부는 상기 하부 기판(11a)의 상부면에 위치할 수도 있다.
상기 반도체막(21a)은 P형 불순물이 제3 불순물 농도로 도핑될 수 있다. 상기 제3 불순물 농도는 상기 제2 불순물 농도보다 낮을 수 있다.
설명한 것과 같이, 상기 반도체 소자 제조용 기판은 상기 하부 기판의 금속 포집 영역에서 데미지 발생에 따른 응력 포집과 전기적 인력을 이용하는 분리 포집이 함께 작용되어 상기 반도체 소자가 형성되는 부위에서 생기는 금속 오염물들을 효과적으로 포집할 수 있다.
금속 오염물 포집 실험
먼저, 도 1에 도시된 소자 제조용 기판을 마련하였다.
상기 소자 제조용 기판에서 에피택셜막의 두께는 약 2㎛정도이었다. 상기 금속 포집 영역에는 P형 불순물인 붕소 이온이 도핑되도록 하였다.
상기 소자 제조용 기판에 구리 수용액 및 텅스텐 수용액을 접촉시켜 상기 소자 제조용 기판을 강제 오염시켰다. 상기 공정을 통해, 금속 오염물 포집 실험을 위한 샘플을 완성하였다.
이 후, SIMS를 통해 상기 샘플의 에피택셜막 표면으로부터 하방으로, 상기 소자 제조용 기판의 깊이에서의 붕소, 구리 및 텅스텐의 농도를 각각 측정하였다.
도 29는 금속 오염물 포집 실험을 위한 상기 샘플의 SIMS 분석 결과를 나타낸다.
도 29에서, 도면부호 50, 52 및 54는 각각 붕소의 농도, 구리의 농도 및 텅스텐의 농도이다.
도 29를 참조하면, 상기 붕소의 농도(50)가 높은 부위가 상기 금속 포집 영역이 될 수 있다.
상기 금속 포집 영역 부위에서 상기 구리 및 텅스텐의 농도(52, 54)도 높게 나타나는 것을 알 수 있었다. 그 결과, 상기 금속 포집 영역에서 금속 오염물이 효과적으로 포집됨을 알 수 있었다.
본 발명은 금속 오염물이 효과적으로 포집되어 금속 오염물에 의한 불량이 억제되는 반도체 소자 제조용 기판을 제공한다. 상기 반도체 소자 제조용 기판은 다양한 반도체 소자를 제조하는데 사용될 수 있다. 특히, 상기 금속 오염물에 의한 영향이 지배적인 반도체 소자, 예를들어 이미지 소자, 전력 반도체 소자 등을 제조하는데 사용될 수 있다.
10 : 하부 기판 12 : 산소 석출물들
14 : 금속 포집 영역 20 : 에피택셜막
13 : 벌크 영역 100, 150 : 소자 분리 패턴
112, 156 : 제1 P형 영역 114, 158 : 제1 N형 영역
116, 160 : 포토다이오드 122, 164 : 배선
124, 170 : 컬러필터들 126, 172 : 마이크로 렌즈들
154 : 게이트 전극 구조물

Claims (10)

  1. 제1 불순물 농도의 N형 불순물이 도핑된 하부 기판;
    상기 하부 기판 상에 구비되는 에피택셜막; 및
    상기 하부 기판 내부에서 상기 에피택셜막과 이격되도록 배치되고, 전하를 갖는 불순물이 도핑되고, 상기 불순물들은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖고, 격자 결함들이 포함되고, 상부 표면이 상기 하부 기판의 상부면으로부터 0.1 내지 3㎛에 위치하는 금속 포집 영역을 포함하는 반도체 소자 제조용 기판.
  2. 제1항에 있어서, 상기 금속 포집 영역에 포함되는 전하를 갖는 불순물은 N형 불순물 또는 P형 불순물인 반도체 소자 제조용 기판.
  3. 제1항에 있어서, 상기 제2 불순물 농도는 1E12 내지 1E16atoms/㎠ 인 반도체 소자 제조용 기판.
  4. 제1항에 있어서, 상기 에피택셜막 내부에는 상기 제2 불순물 농도보다 낮은 제3 불순물 농도의 N형 불순물이 도핑되는 반도체 소자 제조용 기판.
  5. 제1항에 있어서, 상기 하부 기판에서 상기 금속 포집 영역의 아래에는 산소 석출물들이 포함되는 반도체 소자 제조용 기판.
  6. 제1항에 있어서, 상기 하부 기판에서 상기 금속 포집 영역의 아래에는 질소 또는 탄소가 도핑된 반도체 소자 제조용 기판.
  7. 제1 불순물 농도의 N형 불순물이 도핑된 하부 기판;
    상기 하부 기판 상에 구비되고, 제2 불순물 농도의 N형 불순물이 도핑된 에피택셜막;
    상기 하부 기판 내부에서 상기 에피택셜막과 이격되도록 배치되고, 전하를 갖는 불순물이 도핑되고, 상기 불순물들은 상기 제1 및 제2 불순물 농도보다 높은 제3 불순물 농도를 갖고, 격자 결함들이 포함되어 있고, 상부 표면이 상기 하부 기판의 상부면으로부터 0.1 내지 3㎛에 위치하는 금속 포집 영역; 및
    상기 에피택셜막의 적어도 일부는 액티브 영역으로 제공되고, 상기 에피택셜막에 형성되는 단위 셀을 포함하는 반도체 소자.
  8. 제7항에 있어서, 상기 에피택셜막 상에 형성되는 단위 셀은 이미지 소자를 이루는 단위 셀들을 포함하고, 상기 각 단위 셀들에는 상기 금속 포집 영역의 상부면과 접하도록 상기 에피택셜막 내에 구비되는 포토다이오드를 포함하는 반도체 소자.
  9. 제8항에 있어서, 상기 포토다이오드, 금속 포집 영역 및 상기 금속 포집 영역 아래의 기판 부위는 수직 방향으로 P형 불순물, N형 불순물, P형 불순물 및 N형 불순물이 차례로 접합되는 구조를 갖는 반도체 소자.
  10. 제7항에 있어서, 상기 에피택셜막 상에 형성되는 단위 셀은 전력 반도체 소자를 이루는 단위 셀을 포함하고, 상기 단위 셀은 전력 MOS 트랜지스터를 포함하는 반도체 소자.
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