JP2973960B2 - 半導体装置の製造方法 - Google Patents
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Description
法に関し、得にゲッタリング手法を含んだ半導体装置の
製造方法に関する。
の高集積化およびシリコン基板の大口径化に伴ない、半
導体装置の製造プロセスの低温化が要求されている。こ
れに付随して、有効なゲッタリング手法の開発も重要な
技術課題となっている。従来の高温プロセス時には有効
であったDZIG(Denuded−Zone−Int
rinsic−Gettering)基板も、低温プロ
セス(〈1000℃)ではゲッタリング・サイトの形成
の最適化が困難になりつつある。これに対して、例えば
特開平5−275436号公報に開示されているよう
に、シリコン基板裏面に多結晶シリコン膜を形成し、こ
れをゲッタリング・サイトとして所要の熱処理を行なう
手法であるPBS(Polysilicon−Back
−Seal)法などの検討も行なわれている。この手法
はEG(Extrinsic−Gettering)法
の1つである。
フである図7および図8を参照して上記特開平5−27
5436号公報に記載された2つのゲッタリング方法に
ついて説明する。第1のゲッタリング方法は、シリコン
基板の裏面に多結晶シリコン膜を形成してなるPBS基
板を例えば通常の電気炉熱処理プロセスと同様に800
℃近傍から900℃程度まで昇温させ、900℃程度の
温度で保持させた後、降温速度3℃/minで400℃
〜700℃の温度まで徐冷する〔図7〕。第2のゲッタ
リング方法は、PBS基板を例えば通常の電気炉熱処理
プロセスと同様に800℃近傍から900℃程度まで昇
温させ、900℃程度の温度で保持させた後、400℃
〜700℃の温度に冷却してこの温度で一定時間保持し
ている〔図8〕。これらの方法は、400℃〜700℃
の温度まで徐冷する間もしくは400℃〜700℃の温
度で一定時間保持する間にPBS基板中の例えば鉄(F
e)に代表される重金属(金属汚染物質)をこのPBS
基板裏面の多結晶シリコン膜にゲッタリングしている。
BS基板裏面の多結晶シリコン膜に有効にFe等をゲッ
タリングさせるために、電気炉熱処理プロセスを用いて
一旦900℃程度まで昇温し,しかる後に400℃〜7
00℃の温度まで−3℃/minでの徐冷もしくは40
0℃〜700℃の温度での一定時間の保持を行なってい
る。半導体素子の微細化,半導体装置の高集積化および
シリコン基板の大口径化に対処したゲッタリング法とし
てこの方法の妥当性を検討すると、次のとおりになる。
て、シリコン基板の厚さ自体が厚くなる。例えば6イン
チのシリコン基板では約0.675mm程度の厚さが必
要である。このとき、Fe等を例えばPBS法を用いて
裏面ゲッタリングするならば、シリコン基板中に既存す
るFe等のみならず製造過程においてシリコン基板主表
面から侵入するFe等も考慮の対象にしなければならな
い。これらFe等は、ゲッタリング処理において、シリ
コン基板の主表面から裏面にまで拡散することが必要条
件になる。例えば6インチのシリコン基板においてPB
S方に用いるには、例えば900℃程度で10分間〜2
0分間程度の熱処理が必要となる。シリコン基板の大口
径化がさらに進行するならば、この熱処理時間もさらに
長くなる。したがって、このようなシリコン基板を使用
する半導体装置に対して上記PBG法によりゲッタリン
グを採用するならば、上記公開公報の請求項の発明に記
載された400℃〜700℃の温度まで−3℃/min
での徐冷もしくは400℃〜700℃の温度での一定時
間の保持のみでは不十分であり、例えば900℃での所
要時間の保持が必須になる。
高集積化に伴なって、シリコン基板の主表面に形成され
る高濃度拡散層の接合の深さ(Xj )が浅くなる。例え
ば、0.25μm設計ルールのMOSトランジスタで
は、0.1μm程度のXj が要求される。不純物濃度が
1019cm-3台から1020cm-3のボロンを含んでなる
P+ 型拡散層,燐を含んでなるN+ 型拡散層では、70
0℃を超えると、通常の拡散速度より高い拡散速度を有
して生じる増速拡散現象が見られる。例えば30KeV
で5×1015cm-2のBF2 のイオン注入と950℃で
10秒間程度のRTA(Rapid−Thermal−
Annealing)とにより形成された0.1μm程
度のXj を有するP+ 型拡散層を含んでなるPチャネル
MOSトランジスタでは、900℃で10分間程度保持
することによりP+ 型拡散層のXjが0.05μm程度
深くなるため、例えばショート・チャネル効果の発現等
に代表される電気特性の劣化が生じやすくなる。同様の
現象は燐を含んでなるN+ 型拡散層を有した半導体素子
にも生じる。また、例えばNPN型のバイポーラ・トラ
ンジスタでは、P+ 型(グラフト)ベース領域とN+ 型
エミッタ領域とのリーク電流が増大する等の電気特定の
劣化が生じやすくなる。さらにまた、高濃度拡散層の表
面および多結晶シリコン膜からなるゲート電極の上面に
自己整合的にチタン・シリサイド膜が形成されてなるサ
リサイド構造のMOSトランジスタでは、サリサイド構
造の形成後に850℃より高温の熱処理が施されると特
にゲート電極上面においてチタン・シリサイド膜の凝集
現象が生じ、ゲート電極のシート抵抗を上昇させること
になる。これらの結果から、PBS法等のシリコン基板
の裏面を利用したEG法は、半導体素子の微細化,半導
体装置の高集積化さらにはサリサイド構造のMOSトラ
ンジスタ等に対しては整合性が好ましくないことにな
る。
の目的は、シリコン基板の大口径化とともに半導体素子
の微細化,半導体装置の高集積化に適したゲッタリング
法を提供し、さらにはサリサイド構造のMOSトランジ
スタに適したゲッタリング法を提供することにある。
造方法の第1の態様は、主表面から所要の深さにP+型
ゲッタリング層が設けられたシリコン基板のこの主表面
にトランジスタを形成して主表面を覆う層間絶縁膜を形
成し、トランジスタに達するコンタクト孔を層間絶縁膜
に形成する工程と、上記シリコン基板を700℃〜85
0℃の範囲の所定温度に急速加熱した後に600℃程度
まで徐冷する工程と、上記コンタクト孔を介して上記ト
ランジスタに接続される金属配線を形成する工程とを有
することを特徴とする。好ましくは、上記トランジスタ
の少なくとも一部が上記シリコン基板の主表面に形成さ
れたP+ 型拡散層を含んでなり、さらに、上記トランジ
スタの少なくとも一部がサリサイド構造のMOSトラン
ジスタを含んでなり,上記所定温度が700℃〜800
℃である。
様は、イオン注入法によりシリコン基板の主表面から所
要の深さにP+ 型ゲッタリング層を形成する工程と、上
記シリコン基板の主表面にトランジスタを形成して主表
面を覆う層間絶縁膜を形成し、トランジスタに達するコ
ンタクト孔を層間絶縁膜に形成する工程と、 上記シリ
コン基板を700℃〜850℃の範囲の所定温度に急速
加熱した後に600℃程度まで徐冷する工程と、上記コ
ンタクト孔を介して上記トランジスタに接続される金属
配線を形成する工程とを有することを特徴とする。好ま
しくは、上記トランジスタの少なくとも一部が上記シリ
コン基板の主表面に形成されたP+ 型拡散層を含んでな
り、さらに、上記トランジスタの少なくとも一部がサリ
サイド構造のMOSトランジスタを含んでなり,上記所
定温度が700℃〜800℃である。
様は、P+ 型シリコン基板の主表面に所要膜厚のP型エ
ピタキシャル層を形成し,P型エピタキシャル層の表面
の所定の領域にN型領域を形成し,P型エピタキシャル
層の表面の所望の領域にトランジスタを形成し,P型エ
ピタキシャル層の表面を覆う層間絶縁膜を形成し,トラ
ンジスタに達するコンタクト孔を層間絶縁膜に形成する
工程と、上記シリコン基板を700℃〜850℃の範囲
の所定温度に急速加熱した後に600℃程度まで徐冷す
る工程と、上記コンタクト孔を介して上記トランジスタ
に接続される金属配線を形成する工程とを有することを
特徴とする。好ましくは、上記トランジスタの少なくと
も一部が上記P型エピタキシャル層の表面の所望の領域
に形成されたP+ 型拡散層を含んでなり、さらには、上
記トランジスタの少なくとも一部がサリサイド構造のM
OSトランジスタを含んでなり,上記所定温度が700
℃〜800℃である。
様は、P+ 型シリコン基板の主表面に第1のエピタキシ
ャル層を形成し,第1のエピタキシャル層の表面の所定
の領域にN+ 型埋め込み層を形成し,N+ 型埋め込み層
を含めて第1のエピタキシャル層の表面に所要膜厚の第
2のエピタキシャル層を形成し,少なくともN+ 型埋め
込み層の直上の第2のエピタキシャル層の表面にNPN
型バイポーラ・トランジスタを形成し,第2のエピタキ
シャル層の表面を覆う層間絶縁膜を形成し,少なくとも
NPN型バイポーラ・トランジスタに達するコンタクト
孔を層間絶縁膜に形成する工程と、上記シリコン基板を
700℃〜850℃の範囲の所定温度に急速加熱した後
に600℃程度まで徐冷する工程と、上記コンタクト孔
を介して上記トランジスタに接続される金属配線を形成
する工程とを有することを特徴とする。
明する。
板の主表面から所要の深さへのP+型ゲッタリング層の
形成をボロンのイオン注入により行ない、シリコン基板
の主表面へのトランジスタの形成,シリコン基板の主表
面を覆う層間絶縁膜の形成を行ない、トランジスタに達
するコンタクト孔を層間絶縁膜に形成した後、シリコン
基板を700℃〜850℃の範囲の所定温度に急速加熱
した後に600℃程度に徐冷する工程を含んでいる。急
速加熱する温度の上限である850℃は、この急速加熱
および徐冷からなる一連の熱処理(ゲッタリング熱処
理)に際して、トランジスタを構成するボロン(あるい
は燐)を含んでなる高濃度拡散層の増速拡散を抑制して
トランジスタの電気特定の劣化を低減するためである。
また、トランジスタにサリサイド構造のMOSトランジ
スタが含まれているならば、チタン・シリサイド膜の凝
集現象を抑制するためには、この上限温度は800℃で
あることが好ましい。急速熱処理の下限温度である70
0℃は、金属汚染物質がシリコン格子等から解離してシ
リコン基板中に拡散するための実用上の最低温度に対応
する。またこのゲッタリング熱処理において急速加熱す
るのは上限温度にシリコン基板が曝される時間をなるべ
き短時間にするためであり、このゲッタリング熱処理に
おいて急速加熱後直ちに徐冷するのは拡散した金属汚染
物質を十分にP+ 型ゲッタリング層に捕獲させるためで
ある。徐冷を600℃まで行なうのは、この程度の温度
がゲッタリングの下限温度であるからである。
図1とゲッタリングの熱処理プロセスを示すグラフであ
る図2とを参照すると、本発明の第1の実施の形態の第
1の実施例は、P型シリコン基板の主表面から所要の深
さのP型シリコン基板中にP+ 型ゲッタリング層を形成
し,P型シリコン基板の主表面にN型ウェル,Pチャネ
ルMOSトランジスタを形成し,層間絶縁膜を形成し,
これにコンタクト孔を開口し,金属配線を形成する前に
ゲッタリング熱処理を行なう実施例であり、以下のとお
りになっている。
側に、3MeV,1×1015cm-2のボロンの高エネル
ギー・イオン注入が行なわれ、熱処理が施される。これ
により、(P型シリコン基板101aの)主表面から約
4μmの深さのP型シリコン基板101a中に、P+ 型
ゲッタリング層102aが形成される〔図1(a)〕。
化膜106a,N型ウェル107が形成され、ゲート酸
化膜108が形成される。ゲート電極109が形成され
た後、酸化シリコン膜がCVD法により全面に形成さ
れ、この酸化シリコン膜がエッチバックされてゲート電
極109の側面を覆う酸化シリコン膜スペーサ110が
形成される。続いて、30KeV,2×1015cm-2の
BF2 のイオン注入が行なわれ、さらに950℃,10
秒間の急速加熱が施されて、Xj が0.1μm程度のP
+ 型ソース・ドレイン領域111が形成される。全面に
酸化シリコン系絶縁膜からなる層間絶縁膜131aが形
成される。層間絶縁膜131aを貫通してゲート電極1
09,P+ 型ソース・ドレイン領域111に達するコン
タクト孔132aa,132abが形成される。
℃/secの昇温速度で所定温度である例えば850℃
まで急熱し、直ちに例えば−10℃/minの降温速度
で600℃程度まで徐冷するゲッタリング熱処理を行な
う〔図2〕。このゲッタリング熱処理によりP型シリコ
ン基板101a中の金属汚染物質はP+ 型ゲッタリング
層102aに十分にゲッタリングされ、P+ 型ゲッタリ
ング層102aはP+型ゲッタリング層102aaとな
る。このゲッタリング熱処理以降の工程にはこの温度よ
り高い温度を伴なう工程がないことから、P+ 型ゲッタ
リング層102aaにゲッタリングされた金属汚染物質
がP+ 型ゲッタリング層102aaから解離しにくくな
る。この熱処理工程の後、コンタクト孔132aa,1
32abを介してそれぞれゲート電極109,P+ 型ソ
ース・ドレイン領域111に接続される金属配線133
aa,133abが形成される〔図1(b)〕。
とすると、850℃まで昇温させたことによりP型シリ
コン基板101a中でのFeの固溶度は約9.5×10
12cm-3程度になるため、一度トラップされていたFe
も再度P型シリコン基板101a中に十分安定に溶け出
した状態になっているものと考えられる。850℃に昇
温した後この温度に保持せずに直ちに冷却プロセスには
いることから便宜上このゲッタリング熱処理において8
00℃でおよそ5分間程度に相当する熱処理を受けると
仮定して、このときのFeの拡散を考察する。この温度
でのFeの拡散係数は6×10-7cm2 /secであ
る。これらのことから、この熱処理によりFeは0.4
32mm程度も拡散し(シリコン基板101aの厚さに
は足りないが)、特にシリコン基板101aの(裏面側
ではなく)主表面側に存在したFeは(シリコン基板1
01aの主表面から)4μmの深さのシリコン基板10
1a中に形成されたP+ 型ゲッタリング層102aによ
り十分にゲッタリングされ、P+ 型ゲッタリング層10
2aはP+ 型ゲッタリング層102aaとなる。また、
この条件での熱処理では、P+ 型ソース・ドレイン領域
111のXj の増加変動は殆ど生じないことから、この
PチャネルMOSトランジスタの電気特性の劣化の抑制
は容易になる。
のゲットリング熱処理における急速加熱の昇温温度は上
記850℃に限定されるものではなく、700℃〜85
0℃の範囲の温度であればよい。例えば昇温温度が70
0℃のとき、ゲッタリング熱処理により例えばFeは少
なくとも10μm程度の拡散移動が生じるので、本第1
の実施例により十分にゲッタリングが行なわれる。
おけるPチャネルMOSトランジスタトランジスタはP
型シリコン基板の主表面に形成されたN型ウェルの表面
に形成されているが、このトランジスタはN型シリコン
基板の主表面に形成されたものでもよい。また、本第1
の実施例は(燐を含んでなるN+ 型拡散層を有した)N
チャネルMOSトランジスタ,CMOSトランジスタに
対しても応用できる。さらにサリサイド型のMOSトラ
ンジスタに本第1の実施例を応用する場合には、上記ゲ
ッタリング熱処理における急速加熱を700℃〜850
℃の範囲の所定温度まで行なう代りに、700℃〜80
0℃の範囲の所定温度まで行なえばよい。
図3とゲッタリングの熱処理プロセスを示す図2とを参
照すると、本発明の第1の実施の形態の第2の実施例
は、P型シリコン基板の主表面から所要の深さのP型シ
リコン基板中にP+ 型ゲッタリング層を形成し,P型シ
リコン基板の主表面にN型ウェル,SST型のNPNバ
イポーラ・トランジスタを形成し,層間絶縁膜を形成
し,これにコンタクト孔を開口し,金属配線を形成する
前にゲッタリング熱処理を行なう実施例であり、以下の
とおりになっている。
側に、3MeV,1×1015cm-2のボロンの高エネル
ギー・イオン注入が行なわれ、熱処理が施される。これ
により、(P型シリコン基板101bの)主表面から約
4μmの深さのP型シリコン基板101b中に、P+ 型
ゲッタリング層102bが形成される。続いて、P型シ
リコン基板101bの主表面側に、0.7MeV,5×
1013cm-2の燐のイオン注入等が行なわれ、N型コレ
クタ領域105が形成される。N型コレクタ領域106
のXj は0.8μm程度であるので、N型コレクタ領域
105はP+ 型ゲッタリング層102b(に接触しない
ことからこれ)の影響を受けることはない〔図3
(a)〕。
化膜106bが形成される。なお、フィールド酸化膜1
06bを先に形成した後、上記0.7MeV,5×10
13cm-2の燐のイオン注入を行ない、さらに昇温速度1
00℃/secで1000℃,30秒間の急速加熱を行
なって上記N型コレクタ領域105を形成してもよい。
P型シリコン基板101bの主表面のフィールド酸化膜
106bに覆われてない部分に、熱酸化により膜厚数1
0nmの第1の酸化シリコン膜115が形成される。フ
ォトレジスト膜パターン(図示せず)をマスクにした燐
のイオン注入等により、N+ 型コレクタ・コンタクト領
域116がP型シリコン基板101bの主表面に形成さ
れる。このN+ 型コレクタ・コンタクト領域116はN
型コレクタ領域105に直接に接続されるが、これのX
j はP+ 型ゲッタリング層102bには接続されない値
に設定されている。P型シリコン基板101bの主表面
のベース形成予定領域の酸化シリコン膜115が除去さ
れた後、30KeV,1×1014cm-2のBF2 のイオ
ン注入等が行なわれてP型ベース領域117が形成され
る。
を覆うP+ 型多結晶シリコン膜,第2の酸化シリコン膜
119が順次CVD法により形成される。酸化シリコン
膜119および上記P+ 型多結晶シリコン膜が順次異方
性エッチングによりパターニングされて、このP+ 型多
結晶シリコン膜からなるベース引き出し電極118が形
成され,ベース引き出し電極118の上面にのみに酸化
シリコン膜119が残置される。CVD法により全面に
膜厚150nmの第3の酸化シリコン膜が形成され、異
方性エッチングによりこの第3の酸化シリコン膜がエッ
チバックされてベース引き出し電極118(および残置
された酸化シリコン膜119)の側面を覆う酸化シリコ
ン膜スペーサ120が形成される。次に、P型シリコン
基板101bの主表面を覆う例えば膜厚200nmのノ
ンドープの第2の多結晶シリコン膜が形成され、70K
eV,1×1016cm-2の砒素のイオン注入が行なわ
れ、この第2の多結晶シリコン膜がパターニングされ
る。続いて、1000℃,10秒間の急速加熱が行なわ
れる。これにより(パターニングされた第2の多結晶シ
リコン膜がN+ 型多結晶シリコン膜になり、このN+ 型
多結晶シリコン膜からなる)エミッタ電極123が形成
される。これと同時に、それぞれベース引き出し電極1
18,エミッタ電極123からのボロン,砒素の熱拡散
が行なわれて、P+ 型グラフト・ベース領域121,N
+ 型エミッタ領域122が形成される。P+ 型グラフト
・ベース領域121,N+ 型エミッタ領域122のXj
は、それぞれ100nm,50nm程度である〔図3
(b)〕。
なる層間絶縁膜131bが形成される。層間絶縁膜13
1b(および酸化シリコン膜115あるいは酸化シリコ
ン膜119)を貫通してN+ 型コレクタ・コンタクト領
域116,ベース引き出し電極118,エミッタ電極1
23にそれぞれ達するコンタクト孔132ba,132
bb,132bcが形成される。本第1の実施の形態の
上記第1の実施例と同様に、RTA装置を用いて例えば
100℃/secの昇温速度で所定温度である例えば8
50℃まで急熱し、直ちに例えば−10℃/minの降
温速度で600℃程度まで徐冷するゲッタリング熱処理
が行なわれる〔図2〕。このゲッタリング熱処理により
P型シリコン基板101b中の金属汚染物質はP+ 型ゲ
ッタリング層102bに十分にゲッタリングされ、P+
型ゲッタリング層102bはP+ 型ゲッタリング層10
2baとなる。このゲッタリング熱処理以降の工程には
この温度より高い温度を伴なう工程がないことから、P
+ 型ゲッタリング層102baにゲッタリングされた金
属汚染物質がP+ 型ゲッタリング層102baから解離
しにくくなる。また、このゲッタリング熱処理に際して
主としてP+ 型グラフト・ベース領域121のXj の増
大はほとんど生じないことから、P+ 型グラフト・ベー
ス領域121とN+ 型エミッタ領域122との間のリー
ク電流の増大に代表されるNPNバイポーラ・トランジ
スタの電気特性の劣化は容易に抑制される。この熱処理
工程の後、コンタクト孔132ba,132bb,13
2bcを介してそれぞれN+ 型コレクタ・コンタクト領
域116,ベース引き出し電極118,エミッタ電極1
23に接続される金属配線133ba,133bb,1
33bcが形成される〔図3(c)〕。
ゲットリング熱処理における急速加熱の昇温温度も上記
850℃に限定されるものではなく、700℃〜850
℃の範囲の温度であればよい。
おけるSST型のNPNバイポーラ・トランジスタトラ
ンジスタはP型シリコン基板の主表面に形成されている
が、このトランジスタはN型シリコン基板の主表面に形
成されたものでもよい。また、本第2の実施例はSST
型以外のNPNバイポーラ・トランジスタ,PNPバイ
ポーラ・トランジスタあるいはBi−CMOSトランジ
スタに対しても応用できる。さらにサリサイド型のMO
Sトランジスタを含んでなるBi−CMOSトランジス
タに本第1の実施例を応用する場合には、上記ゲッタリ
ング熱処理における急速加熱を700℃〜850℃の範
囲の所定温度まで行なう代りに、700℃〜800℃の
範囲の所定温度まで行なえばよい。
+ 型ゲッタリング層はシリコン基板の主表面から所要の
深さへのボロンのイオン注入により形成されているが、
本発明はこれに限定されるものではない。本発明の第2
の実施の形態では、P+ 型シリコン基板自体をゲッタリ
ング層として利用され、P+ 型シリコン基板の主表面に
形成された各種エピタキシャル層の表面にトランジスタ
が形成されている。
図4とゲッタリングの熱処理プロセスを示すグラフであ
る図5とを参照すると、本発明の第2の実施の形態の第
1の実施例は、P+ 型シリコン基板の主表面に所要膜厚
のP型エピタキシャル層が形成され,P型エピタキシャ
ル層の表面にN型ウェルが形成され,このN型ウェルの
表面にサリサイド構造のPチャネルMOSトランジスタ
が形成され,層間絶縁膜が形成され,これにコンタクト
孔が開口され,金属配線が形成される前にゲッタリング
熱処理が行なわれる実施例であり、以下のとおりになっ
ている。
の不純物濃度を有したP+ 型シリコン基板201aの主
表面側に、例えば膜厚5μmのP型エピタキシャル層2
02aが形成される。このP型エピタキシャル層202
aの不純物濃度は1015cm-3台である。次に、P型エ
ピタキシャル層202aの表面には例えばLOCOS型
のフィールド酸化膜206aが形成される。続いて、
0.7MeV,5×1013cm-2の燐のイオン注入が行
なわれ、昇温速度100℃/secで1000℃,30
秒間の急速加熱が行なわれ、N型ウェル207がP型エ
ピタキシャル層202の表面に形成される。P型エピタ
キシャル層202aの表面にゲート酸化膜208が形成
された後、多結晶シリコン膜からなるゲート電極209
が形成され、さらに、酸化シリコン膜がCVD法により
全面に形成され、この酸化シリコン膜がエッチバックさ
れてゲート電極209の側面を覆う酸化シリコン膜スペ
ーサ210が形成される。続いて、30KeV,2×1
015cm-2のBF2 のイオン注入が行なわれ、さらに9
50℃,10秒間の急速加熱が施されて、Xj が0.1
μm程度のP+ 型ソース・ドレイン領域211が形成さ
れる。スパッタリングによりP型エピタキシャル層の表
面を覆うチタン膜が形成され、690℃での第1のシン
タ処理が行なわれてゲート電極209の上面およびP+
型ソース・ドレイン領域211の表面にそれぞれ自己整
合的にC49結晶構造のチタン・シリサイド膜が形成さ
れる。未反応のチタン膜等が選択的に除去された後、8
00℃での第2のシンタ処理が行なわれ、ゲート電極2
09の上面,P+ 型ソース・ドレイン領域211の表面
にそれぞれ自己整合的に形成されたC49結晶構造のチ
タン・シリサイド膜は、それぞれC54結晶構造のチタ
ン・シリサイド膜212,213に相転移される〔図4
(a)〕。
絶縁膜231aが形成される。層間絶縁膜231aを貫
通して(ゲート電極209の上面,P+ 型ソース・ドレ
イン領域211の表面を覆う)チタン・シリサイド膜2
12,213に達するコンタクト孔232aa,232
abが形成される。続いて、RTA装置を用いて例えば
100℃/secの昇温速度で所定温度である例えば8
00℃まで急熱し、直ちに例えば−30℃/minの降
温速度で600℃程度まで徐冷するゲッタリング熱処理
が行なわれる〔図5〕。このゲッタリング熱処理により
P型エピタキシャル層202a中の金属汚染物質はP+
型シリコン基板201aに十分にゲッタリングされ、P
+ 型シリコン基板201aはP+ 型シリコン基板201
aaとなる。このゲッタリング熱処理以降の工程にはこ
の温度より高い温度を伴なう工程がないことから、P+
型シリコン基板201aaにゲッタリングされた金属汚
染物質がP+ 型シリコン基板201aaから解離しにく
くなる。この熱処理工程の後、コンタクト孔232a
a,232ab(およびチタン・シリサイド膜212,
213)を介してそれぞれゲート電極209,P+ 型ソ
ース・ドレイン領域211に接続される金属配線233
aa,233abが形成される〔図4(b)〕。
とすると、800℃まで昇温させたことによりP型エピ
タキシャル層202a中でのFeの固溶度は約6.0×
1012cm-3程度になるため、一度トラップされていた
Feも再度P型エピタキシャル層202a中に十分安定
に溶け出した状態になっているものと考えられる。80
0℃に昇温した後この温時に保持せずに直ちに冷却プロ
セスにはいることから便宜上750℃でおよそ1.5分
間程度に相当する熱処理を受けると仮定してこのときの
Feの拡散を考察する。この温度でのFeの拡散係数は
6×10-7cm2 /secである。これらのことから、
この熱処理によりFeは0.151mm程度(P型エピ
タキシャル層202aの膜厚より十分に長く)拡散する
ことから、P型エピタキシャル層202a中に存在した
FeはP+ 型シリコン基板201aにより十分にゲッタ
リングされ、P+ 型シリコン基板201aはP+ 型シリ
コン基板201aaとなる。また、この条件での熱処理
では、P+ 型ソース・ドレイン領域211のXj の増加
変動は殆ど生じず,さらにチタン・シリサイド膜212
の凝集現象も回避されることから、実効チャネル長の縮
小によるショート・チャネル効果の発現,さらにはゲー
ト電極のシート抵抗の増大等に代表されるこのサリサイ
ド構造のPチャネルMOSトランジスタの電気特性の劣
化の抑制は容易になる。
のゲットリング熱処理における急速加熱の昇温温度は上
記800℃に限定されるものではなく、700℃〜80
0℃の範囲の温度であればよい。
P+ 型シリコン基板の主表面に設けられたP型エピタキ
シャル層表面のN型ウェルの表面に形成されたサリサイ
ド構造のPチャネルMOSトランジスタトランジスタに
関するものであるが、本第1の実施例はサリサイド構造
のNチャネルMOSトランジスタもしくはサリサイド構
造のCMOSトランジスタに対しても応用できる。ま
た、サリサイド型ではない通常構造のMOSトランジス
タに本第1の実施例を応用することも可能であり、この
場合には上記ゲッタリング熱処理における急速加熱を7
00℃〜800℃の範囲の所定温度まで行なう代りに、
700℃〜850℃の範囲まで行なえばよい。さらにま
た本第2の実施の形態の本第1の実施例は上記Nウェル
207をN型コレクタ領域とすることにより、NPNバ
イポーラ・トランジスタにも応用することが可能であ
る。
図6とゲッタリングの熱処理プロセスを示す図2とを参
照すると、本発明の第2の実施の形態の第2の実施例は
SST型のNPNバイポーラ・トランジスタに関するも
のであり、このNPN型バイポーラ・トランジスタは
(P+ 型シリコン基板の主表面を覆う第1のP型エピタ
キシャル層を介して)P+ 型シリコン基板の主表面上に
積層された第2のP型エピタキシャル層の表面に形成さ
れており、本第2の実施例でもP+ 型シリコン基板自体
がゲッタリング層として機能しており、具体的には以下
のとおりになっている。
の不純物濃度を有したP+ 型シリコン基板201bの主
表面側に、膜厚7μmのP型エピタキシャル層202b
が形成される。P型エピタキシャル層202bの不純物
濃度は例えば1015cm-3台である。P型エピタキシャ
ル層202bの表面に例えば1016cm-2台の燐のイオ
ン注入等によりN+ 型埋め込み層203が形成される
〔図6(a)〕。
面を覆う第2のP型エピタキシャル層204が形成され
る。P型エピタキシャル層204の膜厚は3μm程度で
あり、これな不純物濃度は1015cm-3台である。この
P型エピタキシャル層204の形成に際して(P型エピ
タキシャル層204中へのせり上りを含めて)N+ 型埋
め込み層203の不純物の再分布が生じ、その結果、N
+ 型埋め込み層203はN+ 型埋め込み層203bとな
る。さらに5×1013cm-2程度の燐のイオン注入等に
より、P型エピタキシャル層204の表面にN型コレク
タ領域205が形成される。このN型コレクタ領域20
5は上記N+ 型埋め込み層203に接続されている〔図
6(b)〕。
化膜206bがP型エピタキシャル層204の表面に形
成される。P型エピタキシャル層204の表面のフィー
ルド酸化膜206bに覆われてない部分に、熱酸化によ
り膜厚数10nmの第1の酸化シリコン膜215が形成
される。フォトレジスト膜パターン(図示せず)をマス
クにした燐のイオン注入等により、N+ 型コレクタ・コ
ンタクト領域216がP型エピタキシャル層204の表
面に形成される。このN+ 型コレクタ・コンタクト領域
216はN+ 型埋め込み層203並びにN型コレクタ領
域205に直接に接続される。P型エピタキシャル層2
04の表面のベース形成予定領域の酸化シリコン膜21
5が除去された後、30KeV,1×1014cm-2のB
F2 のイオン注入等が行なわれてP型ベース領域217
が形成される。
を覆うP+ 型多結晶シリコン膜,第2の酸化シリコン膜
219が順次CVD法により形成される。酸化シリコン
膜219および上記P+ 型多結晶シリコン膜が順次異方
性エッチングによりパターニングされて、このP+ 型多
結晶シリコン膜からなるベース引き出し電極218が形
成され,ベース引き出し電極218の上面にのみに酸化
シリコン膜219が残置される。CVD法により全面に
膜厚150nmの第3の酸化シリコン膜が形成され、異
方性エッチングによりこの第3の酸化シリコン膜がエッ
チバックされてベース引き出し電極218(および残置
された酸化シリコン膜219)の側面を覆う酸化シリコ
ン膜スペーサ220が形成される。次に、P型エピタキ
シャル層204の表面を覆う例えば膜厚200nmのノ
ンドープの第2の多結晶シリコン膜が形成され、70K
eV,1×1016cm-2の砒素のイオン注入が行なわ
れ、この第2の多結晶シリコン膜がパターニングされ
る。続いて、1000℃,10秒間の急速加熱が行なわ
れる。これにより(パターニングされた第2の多結晶シ
リコン膜がN+ 型多結晶シリコン膜になり、このN+ 型
多結晶シリコン膜からなる)エミッタ電極223が形成
される。これと同時に、それぞれベース引き出し電極2
18,エミッタ電極223からのボロン,砒素の熱拡散
が行なわれて、P+ 型グラフト・ベース領域221,N
+ 型エミッタ領域222が形成される。P+ 型グラフト
・ベース領域221,N+ 型エミッタ領域222のXj
は、それぞれ100nm,50nm程度である。
なる層間絶縁膜231bが形成される。層間絶縁膜23
1b(および酸化シリコン膜215あるいは酸化シリコ
ン膜219)を貫通してN+ 型コレクタ・コンタクト領
域216,ベース引き出し電極218,エミッタ電極2
23にそれぞれ達するコンタクト孔232ba,232
bb,232bcが形成される。上記第1の実施の形態
の上記第1の実施例と同様に、RTA装置を用いて例え
ば100℃/secの昇温速度で所定温度である例えば
850℃まで急熱し、直ちに例えば−10℃/minの
降温速度で600℃程度まで徐冷するゲッタリング熱処
理が行なわれる〔図2〕。このゲッタリング熱処理によ
りP型エピタキシャル層202b,204中の金属汚染
物質はP+ 型シリコン基板201bに十分にゲッタリン
グされ、P+ 型シリコン基板201bはP+ 型シリコン
基板201baとなる。このゲッタリング熱処理以降の
工程にはこの温度より高い温度を伴なう工程がないこと
から、P+ 型シリコン基板201baにゲッタリングさ
れた金属汚染物質がP+ 型シリコン基板201baから
解離しにくくなる。また、このゲッタリング熱処理に際
して主としてP+ 型グラフト・ベース領域221のXj
の増大はほとんど生じないことから、P+ 型グラフト・
ベース領域221とN+ 型エミッタ領域222との間の
リーク電流の増大に代表されるNPNバイポーラ・トラ
ンジスタの電気特性の劣化は容易に抑制される。この熱
処理工程の後、コンタクト孔232ba,232bb,
232bcを介してそれぞれN+ 型コレクタ・コンタク
ト領域216,ベース引き出し電極218,エミッタ電
極223に接続される金属配線233ba,233b
b,233bcが形成される〔図6(c)〕。
ゲットリング熱処理における急速加熱の昇温温度も上記
850℃に限定されるものではなく、700℃〜850
℃の範囲の温度であればよい。本第1の実施例ではP型
エピタキシャル層206の表面からP+ 型シリコン基板
201bまでの距離は10μmであることから、例えば
昇温温度が700℃のとき、ゲッタリング熱処理により
例えばFeは少なくとも10μm程度の拡散移動が生じ
るので、本第1の実施例により十分にゲッタリングが行
なわれる。
(P+ 型シリコン基板の主表面に積層されてなる)第2
のP型エピタキシャル層の表面に形成されたSST型の
NPNバイポーラ・トランジスタトランジスタに関する
ものであるが、本第2の実施例はSST型以外のNPN
バイポーラ・トランジスタ,PNPバイポーラ・トラン
ジスタあるいはBi−CMOSトランジスタに対しても
応用できる。さらにサリサイド型のMOSトランジスタ
を含んでなるBi−CMOSトランジスタに本第1の実
施例を応用する場合には、上記ゲッタリング熱処理にお
ける急速加熱を700℃〜850℃の範囲の所定温度ま
で行なう代りに、700℃〜800℃の範囲の所定温度
まで行なえばよい。
の製造方法は、主表面から所要の深さにイオン注入等に
より設けられたシリコン基板の主表面,もしくはP+ 型
シリコン基板の主表面を覆うエピタキシャル層の表面に
トランジスタを形成し、シリコン基板の主表面,もしく
はエピタキシャル層の表面を覆う層間絶縁膜を形成し、
トランジスタに達するコンタクト孔を層間絶縁膜に形成
し、シリコン基板を700℃〜850℃の範囲の所定温
度に急速加熱した後に600℃程度まで徐冷するゲッタ
リング熱処理を施し、金属配線を形成する工程を有して
いる。サリサイド構造のMOSトランジスタが含まれて
いるときには、上記所定温度の範囲が700℃〜800
℃である。それ故、本発明によれば、シリコン基板の大
口径化とともにトランジスタの微細化,半導体装置の高
集積化に際して、トランジスタの電気特性の劣化を抑制
した好ましいゲッタリング法になり,さらにはサリサイ
ド構造のMOSトランジスタに対しても適したゲッタリ
ング法となる。
造工程の断面模式図である。
ング熱処理を説明するためのゲラフである。
程の断面模式図である。
造工程の断面模式図である。
用されるゲッタリング熱処理を説明するためのゲラフで
ある。
程の断面模式図である。
タリング熱処理を説明するためのゲラフである。
ゲッタリング熱処理を説明するためのゲラフである。
型ゲッタリング層 105,205 N型コレクタ領域 106a,106b,206a,206b フィール
ド酸化膜 107,207 N型ウェル 108,208 ゲート酸化膜 109,209 ゲート電極 110,120,210,220 酸化シリコン膜ス
ペーサ 111,211 P+ 型ソース・ドレイン領域 115,119,215,219 酸化シリコン膜 116,216 N+ 型コレクタ・コンタクト領域 117,217 P型ベース領域 118,218 ベース引き出し電極 121,221 P+ 型グラフト・ベース領域 122,222 N+ 型エミッタ領域 123,223 エミッタ電極 131a,131b,231a,231b 層間絶縁
膜 132aa,132ab,132ba〜132bc,2
32aa,232ab,232ba〜232bc コ
ンタクト孔 133aa,133ab,133ba〜133bc,2
33aa,233ab,233ba〜233bc 金
属配線 203,203b N+ 型埋め込み層 212,213 チタン・シリサイド膜
Claims (10)
- 【請求項1】 主表面から所要の深さにP+ 型ゲッタリ
ング層が設けられたシリコン基板の該主表面にトランジ
スタを形成し、該主表面を覆う層間絶縁膜を形成し、該
トランジスタに達するコンタクト孔を該層間絶縁膜に形
成する工程と、 前記シリコン基板を700℃〜850℃の範囲の所定温
度に急速加熱した後、600℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項2】 前記トランジスタの少なくとも一部が前
記シリコン基板の主表面に形成されたP+ 型拡散層を含
んでなることを特徴とする請求項1記載の半導体装置の
製造方法。 - 【請求項3】 前記トランジスタの少なくとも一部がサ
リサイド構造のMOSトランジスタを含んでなり、前記
所定温度が700℃〜800℃であることを特徴とする
請求項1記載の半導体装置の製造方法。 - 【請求項4】 イオン注入法により、シリコン基板の主
表面から所要の深さにP+ 型ゲッタリング層を形成する
工程と、 前記シリコン基板の主表面にトランジスタを形成し、該
主表面を覆う層間絶縁膜を形成し、該トランジスタに達
するコンタクト孔を該層間絶縁膜に形成する工程と、 前記シリコン基板を700℃〜850℃の範囲の所定温
度に急速加熱した後、600℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項5】 前記トランジスタの少なくとも一部が前
記シリコン基板の主表面に形成されたP+ 型拡散層を含
んでなることを特徴とする請求項4記載の半導体装置の
製造方法。 - 【請求項6】 前記トランジスタの少なくとも一部がサ
リサイド構造のMOSトランジスタを含んでなり、前記
所定温度が700℃〜800℃であることを特徴とする
請求項4記載の半導体装置の製造方法。 - 【請求項7】 P+ 型シリコン基板の主表面に所要膜厚
のP型エピタキシャル層を形成し、該P型エピタキシャ
ル層の表面の所定の領域にN型領域を形成し、該P型エ
ピタキシャル層の表面の所望の領域にトランジスタを形
成し、該P型エピタキシャル層の表面を覆う層間絶縁膜
を形成し、該トランジスタに達するコンタクト孔を該層
間絶縁膜に形成する工程と、 前記シリコン基板を700℃〜850℃の範囲の所定温
度に急速加熱した後、600℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項8】 前記トランジスタの少なくとも一部が前
記P型エピタキシャル層の表面の所望の領域に形成され
たP+ 型拡散層を含んでなることを特徴とする請求項7
記載の半導体装置の製造方法。 - 【請求項9】 前記トランジスタの少なくとも一部がサ
リサイド構造のMOSトランジスタを含んでなり、前記
所定温度が700℃〜800℃であることを特徴とする
請求項7記載の半導体装置の製造方法。 - 【請求項10】 P+ 型シリコン基板の主表面に第1の
エピタキシャル層を形成し、該第1のエピタキシャル層
の表面の所定の領域にN+ 型埋め込み層を形成し、該N
+ 型埋め込み層を含めて該第1のエピタキシャル層の表
面に所要膜厚の第2のエピタキシャル層を形成し、少な
くとも該N+ 型埋め込み層の直上の該第2のエピタキシ
ャル層の表面にNPN型バイポーラ・トランジスタを形
成し、該第2のエピタキシャル層の表面を覆う層間絶縁
膜を形成し、少なくとも該NPN型バイポーラ・トラン
ジスタに達するコンタクト孔を該層間絶縁膜に形成する
工程と、 前記シリコン基板を700℃〜850℃の範囲の所定温
度に急速加熱した後、600℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。
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