JP2002124660A - 固体撮像素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】オーバーフローバリアが深い位置に形成され、
かつオーバーフローバリアのばらつきが低減された固体
撮像素子およびその製造方法を提供する。 【解決手段】第１の半導体基板２、３上に第１導電型半
導体領域４を形成する工程と、第１導電型半導体領域４
上に第２導電型の第２の半導体基板５を貼り合わせる工
程と、第２の半導体基板５に、入射光に応じた電荷を蓄
積する受光部１１を形成する工程と、第２の半導体基板
５に、受光部１１に蓄積された電荷を転送する電荷結合
素子１２を形成する工程とを有する固体撮像素子１、お
よびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、縦型オーバーフロ
ードレイン方式の固体撮像素子およびその製造方法に関
し、特に、近赤外線に対しても高い感度を有する固体撮
像素子およびその製造方法に関する。

【０００２】

【従来の技術】縦型オーバーフロードレイン方式の固体
撮像素子において、受光部の余剰の電荷は基板側に排出
される。例えば特開平９−３３１０５８号公報には、固
体撮像素子の感度を向上させ、近赤外領域の波長の光に
対する感度をもたせるために、以下のような構成とした
縦型オーバーフロードレイン方式の固体撮像素子が開示
されている。

【０００３】この固体撮像素子は第１導電型半導体基板
と、第１導電型半導体基板上に形成された第２導電型半
導体領域と、第２導電型半導体領域上に形成された半導
体領域を有し、半導体領域の表面に受光部が形成された
構成を有する。半導体領域は第２導電型半導体領域より
も不純物濃度が低く、近赤外線が十分吸収されうる厚さ
をもつ。また、半導体領域は第１導電型、第２導電型ま
たは真性（ノンドープ）のいずれかの半導体からなる。
好適には、半導体領域はエピタキシャル層である。ま
た、第２導電型半導体領域はイオン注入により形成され
る層であり、第２導電型半導体領域の不純物濃度は好適
には１０¹⁴〜１０¹⁶ａｔｏｍｓ／ｃｍ³ である。

【０００４】上記の固体撮像素子の具体的な構成例を図
１０に示す。図１０に示すように、固体撮像素子１０１
は第１導電型半導体基板としてｎ型半導体基板１０２お
よびその上層のｎ型エピタキシャル層１０３を有する。
ｎ型エピタキシャル層１０３の表層にｐ型不純物をイオ
ン注入することにより、第２導電型半導体領域として第
１のｐ型半導体ウェル領域１０４が形成されている。第
１のｐ型半導体ウェル領域１０４上に、第１のｐ型半導
体ウェル領域１０４よりも不純物濃度が低いｐ ^--型（ま
たはノンドープ）高抵抗半導体領域１０５が、エピタキ
シャル成長により形成されている。

【０００５】高抵抗半導体領域１０５の表層に、ｎ⁺ 型
不純物拡散領域１０６およびその上層のｐ⁺ 型正電荷蓄
積領域１０７が形成されている。また、高抵抗半導体領
域１０５の表層にｎ⁺ 型不純物拡散領域１０６およびｐ
⁺ 型正電荷蓄積領域１０７から隔てられて、第２のｐ型
半導体ウェル領域１０８およびその上層のｎ型転送チャ
ネル領域１０９が形成されている。ｎ⁺ 型不純物拡散領
域１０６およびｐ⁺ 型正電荷蓄積領域１０７は受光部１
１１を構成する。ｎ型転送チャネル領域１０９は垂直転
送レジスタ１１２の一部となる。

【０００６】受光部１１１と垂直転送レジスタ１１２の
間に読み出しゲート部１１３が形成される。受光部１１
１と垂直転送レジスタ１１２の間であって読み出しゲー
ト部１１３以外の部分の高抵抗半導体領域１０５の表層
には、ｐ⁺ 型チャネルストップ領域１１４が形成されて
いる。転送チャネル領域１０９、チャネルストップ領域
１１４および読み出しゲート部１１３上にゲート絶縁膜
１１５を介して、転送電極１１６が形成されている。転
送チャネル領域１０９、ゲート絶縁膜１１５および転送
電極１１６により垂直転送レジスタ１１２が構成され
る。転送電極１１６上には層間絶縁膜１１７を介して遮
光膜１１８が形成されている。

【０００７】上記の構成において、第２導電型半導体領
域である第１のｐ型半導体ウェル領域１０４がオーバー
フローバリア領域となる。また、第１導電型半導体基板
であるｎ型エピタキシャル層１０３およびｎ型半導体基
板１０２がオーバーフロードレインとなる。上記の構成
によれば、近赤外線が十分吸収されうる深さにオーバー
フローバリア領域が形成されていることから、近赤外線
の検出感度が向上する。また、受光部１１１下部の空乏
層を深い位置まで延ばすことが可能であるため、可視光
に対する検出感度も向上する。したがって、固体撮像素
子の高感度化が達成される。

【０００８】また、図１０に示す縦型オーバーフロード
レイン方式の固体撮像素子において、垂直転送レジスタ
１１２を構成する第２のｐ型半導体ウェル領域１０８の
下部に、第２のｐ型チャネルストップ領域を形成するこ
とにより、横方向（基板表面に平行な方向）への電荷の
拡がりが抑制される。したがって、隣接する画素間の混
色が防止される。第２のチャネルストップ領域は垂直転
送レジスタ１１２の深部のみでなく、画素間すべてに形
成してもよい。

【０００９】同様に、受光部１１１を構成するｎ⁺ 型不
純物拡散領域１０６の下部に第２のｎ型不純物拡散領域
２２を形成することによっても、横方向への電荷の拡が
りが抑制され、画素間の混色が防止される。第２のｐ型
チャネルストップ領域と第２のｎ型不純物拡散領域の少
なくとも一方を図１０に示す固体撮像素子に加えること
により、固体撮像素子をさらに高感度化し、固体撮像素
子を微細化することが可能となる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
構成を有する従来の固体撮像素子において、第２導電型
半導体領域はイオン注入により形成され、その上層の第
２導電型半導体よりも不純物濃度の低い第１導電型、第
２導電型または真性の半導体領域はエピタキシャル成長
により形成される。例えば図１０の固体撮像素子１０１
の場合には、第１のｐ型半導体ウェル領域１０４がイオ
ン注入により形成され、ｐ^--型（またはｎ ^--型またはノ
ンドープ）高抵抗半導体領域１０５がエピタキシャル成
長により形成される。

【００１１】したがって、低不純物濃度の半導体領域を
エピタキシャル成長させると、第２導電型半導体領域に
イオン注入された不純物が外方拡散するオートドープに
より、第１導電型、第２導電型または真性の半導体領域
の不純物濃度が大きく変化する。また、不純物濃度およ
びその分布が変化することに伴い、第２導電型半導体領
域に形成されるオーバーフローバリアのポテンシャルエ
ネルギーも変化する。オーバーフローバリアのばらつき
が極めて大きいため、設計通りのオーバーフローバリア
が形成されないことが多い。その結果、受光部に一定の
電荷を蓄積するために印加する基板電圧Ｖ_sub が設計規
格内に入らない不良が多発し、量産化の障害となってい
る。

【００１２】上記のようなエピタキシャル層へのオート
ドープを抑制する目的で、例えば低温成長や高速成長
等、エピタキシャル成長条件の検討が行われているが、
現在実用化されているシリコンエピタキシャル技術では
オートドープの十分な抑制が困難である。

【００１３】さらに、第２導電型半導体領域の不純物濃
度が１０¹⁴〜１０¹⁶ａｔｏｍｓ／ｃｍ³ と低く、この領
域の上層にさらに不純物濃度の低いエピタキシャル層を
形成するため、このエピタキシャル層はエピタキシャル
装置内、例えばサセプタや石英チャンバー等に蓄積した
不純物の影響を強く受ける。エピタキシャル装置内で直
前にどのようなエピタキシャル成長の作業を行ったかに
よって、チャンバー内のｐ型化またはｎ型化の状態は変
化する。これにより、ウェハに形成されるエピタキシャ
ル層の不純物濃度が大きく変動する。

【００１４】エピタキシャル装置内に残存する不純物が
エピタキシャル層の不純物濃度を変化させる問題に対し
ては、バッチ式のバレル型炉から枚葉炉に変更し、エピ
タキシャル成長の作業後のクリーニング方法を改善する
等の検討がなされているが、現在実用化されているシリ
コンエピタキシャル装置ではエピタキシャル成長の履歴
の影響を解消するのが困難である。

【００１５】以上のように、従来の製造方法により図１
０に示すような縦型オーバーフロードレイン方式の固体
撮像素子を製造する場合には、エピタキシャル層を形成
後、固体撮像素子を形成して抵抗値などを測定するまで
オーバーフローバリアがどのように形成されているか判
らないため、結果的に基板電圧Ｖ_sub が大きくばらつ
き、大量の不良を招いている。

【００１６】また、電荷の横方向への拡散を抑制し、画
素間の混色を防止する目的で垂直転送レジスタ下部の第
２のチャネルストップ領域や、受光部下部の不純物拡散
領域を形成する場合には、さらに別の問題が発生する。
従来の製造方法によれば、これらの領域は、図１０の高
抵抗半導体領域１０５に対応する第１導電型、第２導電
型または真性の半導体領域をエピタキシャル成長により
形成した後、不純物をイオン注入することにより形成さ
れる。したがって、イオン注入のエネルギーの制約か
ら、これらの領域を形成できる深さには限界があり、３
〜４μｍ程度よりも深い位置にこれらの領域を形成する
のは難しい。さらに、イオン注入された不純物をアニー
ルにより拡散させる際に、不純物濃度の低いエピタキシ
ャル層へのオートドープが促進されるという問題も生じ
る。

【００１７】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、オーバーフローバリア
が深い位置に形成され、かつオーバーフローバリアのば
らつきが低減された固体撮像素子およびその製造方法を
提供することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の固体撮像素子は、第１の半導体基板と、前
記第１の半導体基板上に形成された第１導電型半導体領
域と、前記第１導電型半導体領域上に貼り合わせられた
第２導電型の第２の半導体基板と、前記第２の半導体基
板に形成され、入射光に応じた電荷を蓄積する受光部
と、前記第２の半導体基板に形成され、前記受光部に蓄
積された電荷を転送する電荷結合素子とを有することを
特徴とする。

【００１９】本発明の固体撮像素子は、好適には、前記
第２の半導体基板は前記第１導電型半導体領域より高抵
抗であることを特徴とする。本発明の固体撮像素子は、
好適には、前記第２の半導体基板は前記受光部に入射す
る近赤外線が十分吸収されうる厚さを有することを特徴
とする。本発明の固体撮像素子は、好適には、前記第１
の半導体基板は第２導電型であることを特徴とする。本
発明の固体撮像素子は、好適には、前記第１の半導体基
板と前記第１導電型半導体領域との間に形成された第２
導電型の半導体層をさらに有することを特徴とする。本
発明の固体撮像素子は、好適には、前記受光部はフォト
ダイオードを含むことを特徴とする。

【００２０】これにより、第１導電型半導体領域から第
２の半導体基板への不純物のオートドープが抑制され、
第１導電型半導体領域に形成されるオーバーフローバリ
アのレベルや位置のばらつきを低減することが可能とな
る。したがって近赤外領域の波長の光に対しても感度を
有する固体撮像素子の歩留りを向上させることができ
る。

【００２１】上記の目的を達成するため、本発明の固体
撮像素子は、第１の半導体基板と、前記第１の半導体基
板の表面より深い位置に形成された第１導電型半導体領
域と、前記第１導電型半導体領域上の前記第１の半導体
基板に形成された第１の第２導電型半導体領域と、前記
第１の半導体基板上に貼り合わせられた第２導電型の第
２の半導体基板と、前記第２の半導体基板に形成され、
入射光に応じた電荷を蓄積する受光部と、前記第２の半
導体基板に形成され、前記受光部に蓄積された電荷を転
送する電荷結合素子とを有し、前記第１導電型半導体領
域と前記受光部との間に形成された、前記第２の半導体
基板および前記第２導電型半導体領域より低抵抗の第２
の第２導電型半導体領域と、前記第１導電型半導体領域
と前記電荷結合素子との間に形成された、第１導電型の
チャネルストップ領域との少なくとも一方をさらに有す
ることを特徴とする。

【００２２】本発明の固体撮像素子は、好適には、前記
第２の半導体基板は前記第１導電型半導体領域より高抵
抗であることを特徴とする。本発明の固体撮像素子は、
好適には、前記第２の半導体基板は前記受光部に入射す
る近赤外線が十分吸収されうる厚さを有することを特徴
とする。本発明の固体撮像素子は、好適には、前記第１
の半導体基板は第２導電型であることを特徴とする。本
発明の固体撮像素子は、好適には、前記第１の半導体基
板と前記第１導電型半導体領域との間に形成された第２
導電型の半導体層をさらに有することを特徴とする。

【００２３】本発明の固体撮像素子は、好適には、前記
第２の第２導電型半導体領域と前記チャネルストップ領
域との少なくとも一方は、前記貼り合わせ面の主に前記
第２の半導体基板側に形成されていることを特徴とす
る。本発明の固体撮像素子は、好適には、前記第２の第
２導電型半導体領域と前記チャネルストップ領域との少
なくとも一方は、前記貼り合わせ面の主に前記第１の半
導体基板側に形成されていることを特徴とする。

【００２４】本発明の固体撮像素子は、好適には、前記
第２の第２導電型半導体領域と前記チャネルストップ領
域との少なくとも一方は、前記貼り合わせ面の前記第１
の半導体基板側および前記第２の半導体基板側の両側に
形成されていることを特徴とする。本発明の固体撮像素
子は、好適には、前記受光部はフォトダイオードを含む
ことを特徴とする。

【００２５】これにより、第１導電型半導体領域から第
２の半導体基板への不純物のオートドープが抑制され、
第１導電型半導体領域に形成されるオーバーフローバリ
アのレベルや位置のばらつきを低減することが可能とな
る。したがって近赤外領域の波長の光に対しても感度を
有する固体撮像素子の歩留りを向上させることができ
る。

【００２６】また、本発明の固体撮像素子によれば、第
２の第２導電型半導体領域と第１導電型のチャネルスト
ップ領域との少なくとも一方が形成されているため、電
荷の横方向（基板表面に平行な方向）への拡散が低減さ
れる。したがって、単色固体撮像素子の場合には画素間
の信号のオーバーラップが防止され、カラー固体撮像素
子の場合には画素間の混色が防止される。

【００２７】上記の目的を達成するため、本発明の固体
撮像素子の製造方法は、第１の半導体基板上に第１導電
型半導体領域を形成する工程と、前記第１導電型半導体
領域上に第２導電型の第２の半導体基板を貼り合わせる
工程と、前記第２の半導体基板に、入射光に応じた電荷
を蓄積する受光部を形成する工程と、前記第２の半導体
基板に、前記受光部に蓄積された電荷を転送する電荷結
合素子を形成する工程とを有することを特徴とする。

【００２８】本発明の固体撮像素子の製造方法は、好適
には、前記第２の半導体基板を貼り合わせた後、前記受
光部および前記電荷結合素子を形成する前に、研削によ
り前記第２の半導体基板を薄膜化する工程をさらに有す
ることを特徴とする。本発明の固体撮像素子の製造方法
は、好適には、前記第２の半導体基板を貼り合わせた
後、前記受光部および前記電荷結合素子を形成する前
に、化学的機械研磨（ＣＭＰ）により前記第２の半導体
基板を薄膜化する工程をさらに有することを特徴とす
る。本発明の固体撮像素子の製造方法は、好適には、前
記第２の半導体基板を貼り合わせた後、前記受光部およ
び前記電荷結合素子を形成する前に、エッチングにより
前記第２の半導体基板を薄膜化する工程をさらに有する
ことを特徴とする。

【００２９】本発明の固体撮像素子の製造方法は、好適
には、前記第１導電型半導体領域を形成する前に、前記
第１の半導体基板上に第２導電型の半導体層を形成する
工程をさらに有し、前記第２導電型の半導体層の表層に
前記第１導電型半導体領域を形成することを特徴とす
る。

【００３０】これにより、第１導電型半導体領域から第
２の半導体基板への不純物のオートドープを抑制し、第
１導電型半導体領域に形成されるオーバーフローバリア
のレベルや位置のばらつきを低減することが可能とな
る。したがって近赤外領域の波長の光に対しても感度を
有する固体撮像素子を高い歩留りで製造することが可能
となる。

【００３１】さらに、上記の目的を達成するため、本発
明の固体撮像素子の製造方法は、第１の半導体基板の表
面より深い位置に第１導電型半導体領域を形成し、前記
第１導電型半導体領域上の前記第１の半導体基板に第１
の第２導電型半導体領域を形成する工程と、前記第１の
第２導電型半導体領域上に第２の半導体基板を貼り合わ
せる工程と、前記第２の半導体基板に、入射光に応じた
電荷を蓄積する受光部を形成する工程と、前記第２の半
導体基板に、前記受光部に蓄積された電荷を転送する電
荷結合素子を形成する工程とを有することを特徴とす
る。

【００３２】本発明の固体撮像素子の製造方法は、好適
には、前記第１の第２導電型半導体領域上に前記第２の
半導体基板を貼り合わせる前に、貼り合わせ面の少なく
とも一方に、前記第２の半導体基板および前記第２導電
型半導体領域より低抵抗の第２の第２導電型半導体領域
を形成する工程をさらに有し、前記第２の第２導電型半
導体領域上の前記第２の半導体基板に、前記受光部を形
成することを特徴とする。

【００３３】本発明の固体撮像素子の製造方法は、好適
には、前記第１の第２導電型半導体領域上に前記第２の
半導体基板を貼り合わせる前に、貼り合わせ面の少なく
とも一方に、第１導電型のチャネルストップ領域を形成
する工程をさらに有し、前記チャネルストップ領域上の
前記第２の半導体基板に、前記電荷結合素子を形成する
ことを特徴とする。

【００３４】本発明の固体撮像素子の製造方法は、好適
には、前記第１の第２導電型半導体領域上に前記第２の
半導体基板を貼り合わせる前に、貼り合わせ面の少なく
とも一方に、前記第２の半導体基板および前記第２導電
型半導体領域より低抵抗の第２の第２導電型半導体領域
と、第１導電型のチャネルストップ領域とを形成する工
程をさらに有し、前記第２の第２導電型半導体領域上の
前記第２の半導体基板に、前記受光部を形成し、前記チ
ャネルストップ領域上の前記第２の半導体基板に、前記
電荷結合素子を形成することを特徴とする。

【００３５】本発明の固体撮像素子の製造方法は、好適
には、前記第２の半導体基板を貼り合わせた後、前記受
光部および前記電荷結合素子を形成する前に、研削によ
り前記第２の半導体基板を薄膜化する工程をさらに有す
ることを特徴とする。本発明の固体撮像素子の製造方法
は、好適には、前記第２の半導体基板を貼り合わせた
後、前記受光部および前記電荷結合素子を形成する前
に、化学的機械研磨（ＣＭＰ）により前記第２の半導体
基板を薄膜化する工程をさらに有することを特徴とす
る。

【００３６】本発明の固体撮像素子の製造方法は、好適
には、前記第２の半導体基板を貼り合わせた後、前記受
光部および前記電荷結合素子を形成する前に、エッチン
グにより前記第２の半導体基板を薄膜化する工程をさら
に有することを特徴とする。本発明の固体撮像素子の製
造方法は、好適には、前記第１導電型半導体領域を形成
する前に、前記第１の半導体基板上に第２導電型の半導
体層を形成する工程をさらに有し、前記第２導電型の半
導体層の表層に前記第１導電型半導体領域を形成するこ
とを特徴とする。

【００３７】これにより、第１導電型半導体領域から第
２の半導体基板への不純物のオートドープを抑制し、第
１導電型半導体領域に形成されるオーバーフローバリア
のレベルや位置のばらつきを低減することが可能とな
る。また、本発明の固体撮像素子の製造方法によれば、
電荷の横方向への拡散を低減するためのチャネルストッ
プ領域や第２の第２導電型半導体領域を、所望の深さに
形成することが可能である。したがって近赤外領域の波
長の光に対しても感度を有する固体撮像素子を高い歩留
りで製造することが可能となる。

【００３８】

【発明の実施の形態】以下に、本発明の固体撮像素子お
よびその製造方法の実施の形態について、図面を参照し
て説明する。 （実施形態１）図１は本実施形態の縦型オーバーフロー
ドレイン方式のＣＣＤ（ｃｈａｒｇｅｃｏｕｐｌｅｄ
ｄｅｖｉｃｅ）固体撮像素子の断面図である。図１に示
すように、固体撮像素子１は第１導電型半導体基板とし
てｎ型半導体基板２およびその上層のｎ型エピタキシャ
ル層３を有する。ｎ型エピタキシャル層３の表層にｐ型
不純物をイオン注入することにより、第２導電型半導体
領域として第１のｐ型半導体ウェル領域４が形成されて
いる。

【００３９】第１のｐ型半導体ウェル領域４上にシリコ
ン直接接合により、第１のｐ型半導体ウェル領域４より
も不純物濃度が低いｎ^--型高抵抗半導体領域５が形成さ
れている。本実施形態においてはｎ^--型高抵抗半導体領
域５を形成するが、ｎ^--型のかわりにｐ^--型あるいはノ
ンドープの高抵抗半導体領域を形成することもできる。

【００４０】高抵抗半導体領域５の表層に、ｎ^- 型不純
物拡散領域６およびその上層のｐ⁺型正電荷蓄積領域７
が形成されている。また、高抵抗半導体領域５の表層に
ｎ^-型不純物拡散領域６およびｐ⁺ 型正電荷蓄積領域７
から隔てられて、第２のｐ型ウェル領域８およびその上
層のｎ型転送チャネル領域９が形成されている。ｎ^-型
不純物拡散領域６およびｐ⁺ 型正電荷蓄積領域７は受光
部１１を構成する。ｎ型転送チャネル領域９は垂直転送
レジスタ１２の一部となる。

【００４１】受光部１１と垂直転送レジスタ１２の間に
読み出しゲート部１３が形成される。受光部１１と垂直
転送レジスタ１２の間であって読み出しゲート部１３以
外の部分の高抵抗半導体領域５の表層には、ｐ⁺ 型チャ
ネルストップ領域１４が形成されている。転送チャネル
領域９、チャネルストップ領域１４および読み出しゲー
ト部１３上にゲート絶縁膜１５を介して、転送電極１６
が形成されている。転送チャネル領域９、ゲート絶縁膜
１５および転送電極１６により垂直転送レジスタ１２が
構成される。転送電極１６上には層間絶縁膜１７を介し
て遮光膜１８が形成されている。

【００４２】本実施形態の固体撮像素子によれば、第１
のｐ型半導体ウェル領域４とｎ^--型高抵抗半導体領域５
との間にシリコン接合面２０が形成される。シリコン直
接接合技術に関しては、新保（応用物理，５６，３３７
（１９８７））、有本他（日経マイクロデバイス，３月
号，ｐ．９２（１９８８））により詳しく記載されてい
る。シリコン直接接合によれば、エピタキシャル層を形
成するよりも低温で高抵抗半導体領域５を形成すること
ができる。したがって、第２導電型半導体領域である第
１のｐ型半導体ウェル領域４からのオートドープが抑制
され、所望のオーバーフローバリアを安定に形成するこ
とができる。これにより、安定した基板電圧Ｖ_sub が得
られ、固体撮像素子の不良が大幅に低減される。

【００４３】上記の構成によれば、第２導電型半導体領
域である第１のｐ型半導体ウェル領域４がオーバーフロ
ーバリア領域となり、第１導電型半導体基板であるｎ型
エピタキシャル層３およびｎ型半導体基板２がオーバー
フロードレインとなる。したがって、図１０に示す従来
構造と同様に、近赤外線が十分吸収されうる深さにオー
バーフローバリア領域が形成されており、近赤外線に対
する高い検出感度が得られる。また、受光部１１下部の
空乏層を深い位置まで延ばすことが可能であるため、可
視光に対する検出感度も向上する。したがって、固体撮
像素子の高感度化が達成される。

【００４４】（実施形態２）図２は本実施形態の縦型オ
ーバーフロードレイン方式のＣＣＤ固体撮像素子の断面
図である。本実施形態の固体撮像素子２１は、実施形態
１の固体撮像素子に第２のチャネルストップ領域２２お
よび第２のｎ型不純物拡散領域２３を加えた構成を有す
る。これにより、実施形態１の固体撮像素子に比較し
て、さらに高感度化および微細化が可能となっている。

【００４５】図２に示すように、ｐ型の第２のチャネル
ストップ領域２２は垂直転送レジスタ１２の第２のｐ型
半導体ウェル領域８の直下に形成されている。第２のチ
ャネルストップ領域２２が形成されていることにより、
画素間の信号のオーバーラップ、特にカラー固体撮像素
子の場合には画素間の混色が防止される。第２のチャネ
ルストップ領域２２は垂直転送レジスタ１２の深部のみ
でなく、画素間すべてに形成することもできる。第２の
ｎ型不純物拡散領域２３は受光部１１のｎ^- 型不純物拡
散領域６直下に形成されている。

【００４６】図２に示す固体撮像素子２１は、第１導電
型半導体基板としてｎ型半導体基板２およびその上層の
ｎ型エピタキシャル層３を有する。ｎ型エピタキシャル
層３の内部にｐ型不純物をイオン注入することにより、
第２導電型半導体領域として第１のｐ型半導体ウェル領
域４が形成されている。

【００４７】ｎ型エピタキシャル層３上にシリコン直接
接合により、第１のｐ型半導体ウェル領域４よりも不純
物濃度が低いｎ^--型高抵抗半導体領域５が形成されてい
る。ｎ^--型高抵抗半導体領域５のシリコン接合面２０に
は、シリコンの接合前に予めイオン注入により第２のチ
ャネルストップ領域２２および第２のｎ型不純物拡散領
域２３が形成される。本実施形態においてはｎ^--型高抵
抗半導体領域５を形成するが、ｎ^--型のかわりにｐ^--型
あるいはノンドープの高抵抗半導体領域を形成すること
もできる。

【００４８】高抵抗半導体領域５の表層に、ｎ^- 型不純
物拡散領域６およびその上層のｐ⁺型正電荷蓄積領域７
が形成されている。また、高抵抗半導体領域５の表層に
ｎ^-型不純物拡散領域６およびｐ⁺ 型正電荷蓄積領域７
から隔てられて、第２のｐ型半導体ウェル領域８および
その上層のｎ型転送チャネル領域９が形成されている。
ｎ^- 型不純物拡散領域６およびｐ⁺ 型正電荷蓄積領域７
は受光部１１を構成する。ｎ型転送チャネル領域９は垂
直転送レジスタ１２の一部となる。

【００４９】受光部１１と垂直転送レジスタ１２の間に
読み出しゲート部１３が形成される。受光部１１と垂直
転送レジスタ１２の間であって読み出しゲート部１３以
外の部分の高抵抗半導体領域５の表層には、ｐ⁺ 型チャ
ネルストップ領域１４が形成されている。転送チャネル
領域９、チャネルストップ領域１４および読み出しゲー
ト部１３上にゲート絶縁膜１５を介して、転送電極１６
が形成されている。転送チャネル領域９、ゲート絶縁膜
１５および転送電極１６により垂直転送レジスタ１２が
構成される。転送電極１６上には層間絶縁膜１７を介し
て遮光膜１８が形成されている。

【００５０】本実施形態の固体撮像素子によれば、ｎ型
エピタキシャル層３とｎ^--型高抵抗半導体領域５との間
に、実施形態１と同様にシリコン接合面２０が形成され
る。シリコン直接接合によれば、エピタキシャル層を形
成するよりも低温で高抵抗半導体領域５を形成できる。
したがって、第１のｐ型半導体ウェル領域４からのオー
トドープが抑制され、所望のオーバーフローバリアを安
定に形成することができる。これにより、安定した基板
電圧Ｖ_sub が得られ、固体撮像素子の不良が大幅に低減
される。

【００５１】上記の構成によれば、第１のｐ型半導体ウ
ェル領域４がオーバーフローバリア領域となり、第１の
ｐ型半導体ウェル領域４下部のｎ型エピタキシャル層３
およびｎ型半導体基板２がオーバーフロードレインとな
る。したがって、図１に示す実施形態１と同様に、近赤
外線が十分吸収されうる深さにオーバーフローバリア領
域が形成されており、近赤外線に対する高い検出感度が
得られる。また、受光部１１下部の空乏層を深い位置ま
で延ばすことが可能であるため、可視光に対する検出感
度も向上する。したがって、固体撮像素子の高感度化が
達成される。

【００５２】（実施形態３）次に、上記の実施形態１の
固体撮像素子の製造方法の一例について説明する。ま
ず、図３（ａ）に示すように、第１導電型半導体基板と
してｎ型シリコンからなる半導体基板２をＣＺ（Ｃｚｏ
ｃｈｒａｌｓｋｉ）法により作製する。ｎ型半導体基板
２は例えば抵抗率８〜１２Ω・ｃｍの８インチウェハと
する。次に、図３（ｂ）に示すように、ｎ型半導体基板
２上に低不純物濃度のｎ^- 型エピタキシャル層３を例え
ば１１１０℃で形成する。不純物のオートドープを低減
するため、ｎ^- 型エピタキシャル層３の形成には例えば
枚葉炉を用いる。ｎ^-型エピタキシャル層３は例えば抵
抗率４０〜５０Ω・ｃｍ、厚さ８μｍとする。

【００５３】次に、図３（ｃ）に示すように、ｎ^- 型エ
ピタキシャル層３の表層に例えばホウ素をイオン注入す
ることにより、第２導電型半導体領域として第１のｐ型
半導体ウェル領域４を形成する。このイオン注入は例え
ばイオンエネルギー７０ｋｅＶ、ドーズ量１×１０¹¹ａ
ｔｏｍｓ／ｃｍ² の条件で行う。第１のｐ型半導体ウェ
ル領域４は画素間を含む撮像領域全体に形成する。

【００５４】次に、図４（ｄ）に示すように、高抵抗の
ｎ型半導体ウェハ５ａの表面が第１のｐ型半導体ウェル
領域４に接するようにして、シリコン直接接合を行う。
ｎ型半導体ウェハ５ａとしては例えばｎ型シリコンから
なる抵抗率１００Ω・ｃｍ以上、厚さ数１００μｍ程度
の８インチＣＺ基板を用いる。あるいは、８インチシリ
コンＣＺ基板上にｎ型シリコンからなる抵抗率１００Ω
・ｃｍ以上の高抵抗層をエピタキシャル成長させ、この
高抵抗層の表面を第１のｐ型半導体ウェル領域４と直接
接合させる。

【００５５】シリコン直接接合を行うには、まず、両方
のウェハにＲＣＡ洗浄（ＮＨ₄ ＯＨ／Ｈ₂ Ｏ₂ 水溶液で
洗浄後、ＨＣｌ／Ｈ₂ Ｏ₂ 水溶液で洗浄）を行う。洗浄
により表面が親水性となっている状態で、両方のウェハ
のミラー面同士を接触させる。その後、例えば１０００
℃、１時間のアニールを施すことにより両方のウェハが
接着する。このとき、静電圧着法を用いれば、さらに低
温でウェハを接合することができる。

【００５６】ウェハの接合後、図４（ｅ）に示すよう
に、高抵抗のｎ型半導体ウェハ５ａを薄膜化し、例えば
厚さ１０μｍの高抵抗半導体領域５を形成する。この薄
膜化の方法としては主に（１）研削法と研磨法の組み合
わせ、（２）研削法と選択的エッチングの組み合わせ、
のいずれかが用いられる。

【００５７】（１）の方法によれば、ｎ型半導体ウェハ
５ａの接合面と反対側の面を、まず、固定ダイヤモンド
研粒を用いた平面研削法により機械的に１０〜１２μｍ
まで薄くする。その後、研削によりウェハに導入された
加工ダメージと厚さ１〜２μｍの歪層とを、コロイダル
シリカのアルカリ溶液等を用いた化学的機械研磨法（Ｃ
ＭＰ；ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏ
ｌｉｓｈｉｎｇ）により除去する。これにより、厚さ１
０μｍの高抵抗半導体領域５が加工される。

【００５８】一方、（２）の方法は、表面にエピタキシ
ャル層が形成されたウェハを高抵抗ｎ型半導体ウェハ５
ａとして用いる場合に適用される。すなわち、ｎ型シリ
コンからなり基板よりも１００倍以上抵抗が高い高抵抗
層を、高抵抗半導体領域５の所望の厚さ、例えば１０μ
ｍで基板上にエピタキシャル成長させ、この高抵抗層の
表面を他方のウェハと接合させた場合に適用される。

【００５９】（２）の方法によれば、まず、高抵抗ｎ型
半導体ウェハ５ａの第１のｐ型半導体ウェル領域４との
接合面と反対側の面を、固定ダイヤモンド研粒を用いた
平面研削法により機械的に１５μｍ程度まで薄くする。
その後、フリーキャリア濃度に依存する比抵抗によっ
て、シリコンのエッチング速度が大幅に変化するような
溶液、例えばフッ酸と硝酸の混合液等を用いてエッチン
グを行う。本実施形態においては、低抵抗のシリコン基
板部分でエッチング速度が大きくなるようなエッチング
条件を選択する。これにより、ｎ型半導体ウェハ５ａの
シリコン基板側からエッチングを行うと、シリコン基板
と高抵抗エピタキシャル層との界面でエッチング速度が
急激に遅くなる。したがって、高抵抗エピタキシャル層
のみ均一に残り、結果として厚さ１０μｍの高抵抗半導
体領域５が得られる。

【００６０】上記の（１）または（２）のいずれかの方
法により、高抵抗ｎ型半導体ウェハ５ａを薄膜化し、図
４（ｅ）に示すように、第１のｐ型半導体ウェル領域４
上にｎ^--型高抵抗半導体領域５を形成する。本実施形態
の製造方法によれば、エピタキシャル成長により高抵抗
半導体領域（図１０の１０５に対応する。）を形成する
従来の場合に比較して、より低温で高抵抗半導体領域５
を形成できる。したがって、高抵抗半導体領域５へのオ
ートドープが抑制され、第１のｐ型半導体ウェル領域４
に安定してオーバーフローバリアを形成することが可能
となる。

【００６１】以下、図５（ｆ）以降の工程については１
画素に対応する領域のみを図示する。ｎ^--型高抵抗半導
体領域５の形成後、図５（ｆ）に示すように、ｎ^--型高
抵抗半導体領域５の表面に選択的なイオン注入を行い、
第２のｐ型半導体ウェル領域８およびｎ型転送チャネル
領域９を形成する。さらに、ｐ型チャネルストップ領域
１４を形成後、ゲート絶縁膜１５をウェハ全面に形成す
る。

【００６２】次に、図５（ｇ）に示すように、転送チャ
ネル領域９、チャネルストップ領域１４および読み出し
ゲート部１３上にゲート絶縁膜１５を介して、例えば多
結晶シリコンからなる転送電極１６を形成する。これに
より、転送チャネル領域９、ゲート絶縁膜１５および転
送電極１６から構成されるＣＣＤ構造の垂直転送レジス
タ１２が形成される。

【００６３】次に、図６（ｈ）に示すように、転送電極
１６の開口部にｎ^- 型不純物拡散領域６およびその上層
のｐ⁺ 型正電荷蓄積領域７を形成する。ｎ^- 型不純物拡
散領域６およびｐ⁺ 型正電荷蓄積領域７は受光部１１を
構成する。受光部１１は画素となり、撮像領域には複数
の受光部１１がライン状またはマトリクス状に配列され
る。受光部１１と垂直転送レジスタ１２との間に読み出
しゲート部１３が形成される。

【００６４】次に、図１に示すように、転送電極１６上
を被覆する層間絶縁膜１７を形成する。その後、受光部
１１を除く全面に遮光膜１８を形成する。但し、受光部
１１の端部には遮光膜１８を形成する。以上のようにし
て、実施形態１の固体撮像素子が形成される。

【００６５】（実施形態４）次に、上記の実施形態２の
固体撮像素子の製造方法の一例について説明する。ま
ず、図７（ａ）に示すように、第１導電型半導体基板と
してｎ型シリコンからなる半導体基板２をＣＺ法により
作製する。ｎ型半導体基板２は例えば抵抗率８〜１２Ω
・ｃｍの８インチウェハとする。次に、図７（ｂ）に示
すように、ｎ型半導体基板２上に低不純物濃度のｎ^- 型
エピタキシャル層３を例えば１１１０℃で形成する。不
純物のオートドープを低減するため、ｎ^- 型エピタキシ
ャル層３の形成には例えば枚葉炉を用いる。ｎ^-型エピ
タキシャル層３は例えば抵抗率４０〜５０Ω・ｃｍ、厚
さ８μｍとする。

【００６６】次に、図７（ｃ）に示すように、ｎ^- 型エ
ピタキシャル層３の内部に例えばホウ素をイオン注入す
ることにより、第２導電型半導体領域として第１のｐ型
半導体ウェル領域４を形成する。このイオン注入は例え
ばイオンエネルギー７０ｋｅＶ、ドーズ量１×１０¹¹ａ
ｔｏｍｓ／ｃｍ² の条件で行う。第１のｐ型半導体ウェ
ル領域４は画素間を含む撮像領域全体に形成する。

【００６７】次に、図７（ｄ）に示すように、高抵抗ｎ
型半導体ウェハ５ａあるいはシリコン基板上にエピタキ
シャル層を形成したエピタキシャルウェハのミラー面に
イオン注入を行い、第２のチャネルストップ領域２２お
よび第２のｎ型不純物拡散領域２３を選択的に形成す
る。ｎ型半導体ウェハ５ａとしては例えばｎ型シリコン
からなる抵抗率１００Ω・ｃｍ以上の８インチＣＺ基板
を用いることができる。エピタキシャルウェハとして
は、例えば８インチシリコンＣＺ基板上にｎ型シリコン
からなる抵抗率１００Ω・ｃｍ以上の高抵抗層をエピタ
キシャル成長させたウェハを用いることができる。

【００６８】次に、図８（ｅ）に示すように、高抵抗ｎ
型半導体ウェハ５ａあるいはエピタキシャルウェハの表
面が第１のｐ型半導体ウェル領域４上のｎ^- 型エピタキ
シャル層３に接するようにして、シリコン直接接合を行
う。シリコン直接接合および接合後の高抵抗ｎ型半導体
ウェハ５ａの薄膜化は、実施形態３と同様に行うことが
できる。これにより、図８（ｆ）に示すように、ｎ ^- 型
エピタキシャル層３上にｎ^--型高抵抗半導体領域５が形
成される。

【００６９】第２のチャネルストップ領域２２および第
２のｎ型不純物拡散領域２３を形成する場合、従来の製
造方法によれば、エピタキシャル成長により高抵抗ｎ型
半導体領域５を形成した後、イオン注入が行われてい
た。したがって、イオン注入のエネルギーの制約から、
これらの領域を例えば５μｍ以上の深い位置に形成する
ことは困難であった。それに対し、本実施形態の製造方
法によれば、接合面に予めイオン注入を行って第２のチ
ャネルストップ領域２２および第２のｎ型不純物拡散領
域２３を形成するため、２つの領域２２、２３を任意の
深さに形成することが可能である。

【００７０】図９（ｅ）に示すように、これらの２つの
領域２２、２３はシリコンウェハの接合前に、ｎ^- 型エ
ピタキシャル層３側へのイオン注入を行って形成するこ
ともできる。２つの領域２２、２３が形成されたｎ型半
導体ウェハ５ａあるいはエピタキシャルウェハの表面
と、ｎ^- 型エピタキシャル層３の表面とを接合させる。
その後、図９（ｆ）に示すように、ｎ型半導体ウェハ５
ａを薄膜化してｎ^--型高抵抗半導体領域５を形成する。

【００７１】あるいは、図示しないが、高抵抗ｎ型半導
体領域５の接合面とｎ^- 型エピタキシャル層３の接合面
との両方に、予めイオン注入を行って２つの領域２２、
２３を形成してから、シリコンウェハの接合を行っても
よい。また、第２のチャネルストップ領域２２と第２の
ｎ型不純物拡散領域２３は、いずれか一方のみ形成する
ことも可能である。

【００７２】ｎ型半導体ウェハ５ａの接合および薄膜化
を行った後、図２に示すように、実施形態３と同様に、
ｎ^--型高抵抗半導体領域５の表面に選択的なイオン注入
を行って、第２のｐ型半導体ウェル領域８、ｎ型転送チ
ャネル領域９およびｐ型チャネルストップ領域１４を形
成する。その後、ゲート絶縁膜１５をウェハ全面に形成
する。さらに、転送チャネル領域９、チャネルストップ
領域１４および読み出しゲート部１３上にゲート絶縁膜
１５を介して、例えば多結晶シリコンからなる転送電極
１６を形成する。これにより、転送チャネル領域９、ゲ
ート絶縁膜１５および転送電極１６から構成されるＣＣ
Ｄ構造の垂直転送レジスタ１２が形成される。

【００７３】さらに、転送電極１６の開口部に、ｎ^- 型
不純物拡散領域６およびその上層のｐ⁺ 型正電荷蓄積領
域７を形成する。ｎ^- 型不純物拡散領域６およびｐ⁺ 型
正電荷蓄積領域７は受光部１１を構成する。受光部１１
は画素となり、複数の受光部１１がライン状またはマト
リクス状に配列される。受光部１１と垂直転送レジスタ
１２との間に読み出しゲート部１３が形成される。その
後、転送電極１６上を被覆する層間絶縁膜１７を形成す
る。さらに、受光部１１を除く全面に遮光膜１８を形成
する。但し、受光部１１の端部には遮光膜１８を形成す
る。以上のようにして、実施形態２の固体撮像素子が形
成される。

【００７４】上記の本実施形態の製造方法によれば、エ
ピタキシャル成長により高抵抗半導体領域を形成する従
来の場合に比較して、低温で高抵抗半導体領域５を形成
することができる。したがって、高抵抗半導体領域への
オートドープが抑制され、第１のｐ型ウェル領域４に安
定してオーバーフローバリアを形成することが可能とな
る。

【００７５】また、上記の本実施形態の製造方法によれ
ば、画素間の信号のオーバーラップや画素間の混色を防
止するための第２のチャネルストップ領域２２および第
２のｎ型不純物拡散領域２３を、高抵抗半導体領域５の
任意の深さに形成することが可能となる。

【００７６】本発明の固体撮像素子およびその製造方法
の実施形態は、上記の説明に限定されない。例えば、上
記の実施形態においては、第１導電型半導体基板として
半導体基板２上にｎ^- 型エピタキシャル層３が形成され
る。ｎ^- 型エピタキシャル層３はシャッタ電圧を調整す
る目的で設けられるものであり、エピタキシャル層３を
形成せずにｎ型半導体基板２の表層に直接イオン注入を
行って、第２導電型半導体領域である第１のｐ型半導体
ウェル領域４を形成することもできる。但し、この場合
には半導体基板２のドーパント濃度ムラ（ｓｔｒｉａｔ
ｉｏｎ）に起因する画像ムラを低減するため、ＭＣＺ
（ｍａｇｎｅｔｉｃ ｆｉｅｌｄ Ｃｚｏｃｈｒａｌｓ
ｋｉ）基板を用いることが望ましい。

【００７７】本発明の固体撮像素子は、受光部に入射光
を集光するオンチップレンズを有する構造であってもよ
い。あるいは、オンチップレンズと受光部との間にさら
に層内レンズが設けられた構造であってもよい。また、
上記の実施形態によれば、イオン注入により各不純物拡
散領域を形成するが、例えば気相拡散等、イオン注入以
外の方法により、これらの不純物拡散領域を形成するこ
ともできる。

【００７８】さらに、本発明の固体撮像素子の製造方法
と同様の方法を、他の半導体装置の製造に適用し、基板
の貼り合わせ面にｐｎ接合を形成したり、貼り合わせ面
に不純物拡散層を形成したりすることもできる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。

【００７９】

【発明の効果】本発明の固体撮像素子によれば、近赤外
線に対しても感度を有する固体撮像素子のオーバーフロ
ーバリアのばらつきを低減することができる。本発明の
固体撮像素子の製造方法によれば、オーバーフローバリ
アのばらつきを低減し、固体撮像素子の歩留りを向上さ
せることができる。また、本発明の固体撮像素子の製造
方法によれば、画素間の混色等を防止するための不純物
拡散層を任意の深さに形成することが可能であり、固体
撮像素子の高感度化が可能である。

【図面の簡単な説明】

【図１】図１は本発明の実施形態１に係る固体撮像素子
の断面図である。

【図２】図２は本発明の実施形態２に係る固体撮像素子
の断面図である。

【図３】図３（ａ）〜（ｃ）は本発明の実施形態１に係
る固体撮像素子の製造方法の製造工程を示す断面図であ
る。

【図４】図４（ｄ）および（ｅ）は本発明の実施形態１
に係る固体撮像素子の製造方法の製造工程を示す断面図
である。

【図５】図５（ｆ）および（ｇ）は本発明の実施形態１
に係る固体撮像素子の製造方法の製造工程を示す断面図
である。

【図６】図６（ｈ）は本発明の実施形態１に係る固体撮
像素子の製造方法の製造工程を示す断面図である。

【図７】図７（ａ）〜（ｄ）は本発明の実施形態２に係
る固体撮像素子の製造方法の製造工程を示す断面図であ
る。

【図８】図８（ｅ）および（ｆ）は本発明の実施形態２
に係る固体撮像素子の製造方法の製造工程を示す断面図
である。

【図９】図９（ｅ）および（ｆ）は本発明の実施形態２
に係る固体撮像素子の製造方法の製造工程を示す断面図
であり、図７（ｃ）に続く工程を表す。

【図１０】図１０は従来の固体撮像素子の断面図であ
る。

【符号の説明】

１、２１、１０１…固体撮像素子、２、１０２…ｎ型半
導体基板、３、１０３…ｎ^- 型エピタキシャル層、４、
１０４…第１のｐ型半導体ウェル領域、５、１０５…高
抵抗半導体領域、５ａ…ｎ型半導体ウェハ、６…ｎ^- 型
不純物拡散領域、７、１０７…ｐ⁺ 型正電荷蓄積領域、
８、１０８…第２のｐ型半導体ウェル領域、９、１０９
…ｎ型転送チャネル領域、１１、１１１…受光部、１
２、１１２…垂直転送レジスタ、１３、１１３…読み出
しゲート部、１４、１１４…ｐ⁺ 型チャネルストップ領
域、１５、１１５…ゲート絶縁膜、１６、１１６…転送
電極、１７、１１７…層間絶縁膜、１８、１１８…遮光
膜、２０…シリコン接合面、２２…第２のチャネルスト
ップ領域、２３…第２のｎ型不純物拡散領域、１０６…
ｎ⁺ 型不純物拡散領域。

Claims (28)

【特許請求の範囲】
1. 【請求項１】第１の半導体基板と、 前記第１の半導体基板上に形成された第１導電型半導体
   領域と、 前記第１導電型半導体領域上に貼り合わせられた第２導
   電型の第２の半導体基板と、 前記第２の半導体基板に形成され、入射光に応じた電荷
   を蓄積する受光部と、 前記第２の半導体基板に形成され、前記受光部に蓄積さ
   れた電荷を転送する電荷結合素子とを有する固体撮像素
   子。
2. 【請求項２】前記第２の半導体基板は前記第１導電型半
   導体領域より高抵抗である請求項１記載の固体撮像素
   子。
3. 【請求項３】前記第２の半導体基板は前記受光部に入射
   する近赤外線が十分吸収されうる厚さを有する請求項１
   記載の固体撮像素子。
4. 【請求項４】前記第１の半導体基板は第２導電型である
   請求項１記載の固体撮像素子。
5. 【請求項５】前記第１の半導体基板と前記第１導電型半
   導体領域との間に形成された第２導電型の半導体層をさ
   らに有する請求項４記載の固体撮像素子。
6. 【請求項６】前記受光部はフォトダイオードを含む請求
   項１記載の固体撮像素子。
7. 【請求項７】第１の半導体基板と、 前記第１の半導体基板の表面より深い位置に形成された
   第１導電型半導体領域と、 前記第１導電型半導体領域上の前記第１の半導体基板に
   形成された第１の第２導電型半導体領域と、 前記第１の半導体基板上に貼り合わせられた第２導電型
   の第２の半導体基板と、 前記第２の半導体基板に形成され、入射光に応じた電荷
   を蓄積する受光部と、 前記第２の半導体基板に形成され、前記受光部に蓄積さ
   れた電荷を転送する電荷結合素子とを有し、 前記第１導電型半導体領域と前記受光部との間に形成さ
   れた、前記第２の半導体基板および前記第２導電型半導
   体領域より低抵抗の第２の第２導電型半導体領域と、 前記第１導電型半導体領域と前記電荷結合素子との間に
   形成された、第１導電型のチャネルストップ領域との少
   なくとも一方をさらに有する固体撮像素子。
8. 【請求項８】前記第２の半導体基板は前記第１導電型半
   導体領域より高抵抗である請求項７記載の固体撮像素
   子。
9. 【請求項９】前記第２の半導体基板は前記受光部に入射
   する近赤外線が十分吸収されうる厚さを有する請求項７
   記載の固体撮像素子。
10. 【請求項１０】前記第１の半導体基板は第２導電型であ
    る請求項７記載の固体撮像素子。
11. 【請求項１１】前記第１の半導体基板と前記第１導電型
    半導体領域との間に形成された第２導電型の半導体層を
    さらに有する請求項７記載の固体撮像素子。
12. 【請求項１２】前記第２の第２導電型半導体領域と前記
    チャネルストップ領域との少なくとも一方は、前記貼り
    合わせ面の主に前記第２の半導体基板側に形成されてい
    る請求項７記載の固体撮像素子。
13. 【請求項１３】前記第２の第２導電型半導体領域と前記
    チャネルストップ領域との少なくとも一方は、前記貼り
    合わせ面の主に前記第１の半導体基板側に形成されてい
    る請求項７記載の固体撮像素子。
14. 【請求項１４】前記第２の第２導電型半導体領域と前記
    チャネルストップ領域との少なくとも一方は、前記貼り
    合わせ面の前記第１の半導体基板側および前記第２の半
    導体基板側の両側に形成されている請求項７記載の固体
    撮像素子。
15. 【請求項１５】前記受光部はフォトダイオードを含む請
    求項７記載の固体撮像素子。
16. 【請求項１６】第１の半導体基板上に第１導電型半導体
    領域を形成する工程と、 前記第１導電型半導体領域上に第２導電型の第２の半導
    体基板を貼り合わせる工程と、 前記第２の半導体基板に、入射光に応じた電荷を蓄積す
    る受光部を形成する工程と、 前記第２の半導体基板に、前記受光部に蓄積された電荷
    を転送する電荷結合素子を形成する工程とを有する固体
    撮像素子の製造方法。
17. 【請求項１７】前記第２の半導体基板を貼り合わせた
    後、前記受光部および前記電荷結合素子を形成する前
    に、研削により前記第２の半導体基板を薄膜化する工程
    をさらに有する請求項１６記載の固体撮像素子の製造方
    法。
18. 【請求項１８】前記第２の半導体基板を貼り合わせた
    後、前記受光部および前記電荷結合素子を形成する前
    に、化学的機械研磨（ＣＭＰ；ｃｈｅｍｉｃａｌ ｍｅ
    ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により前記第
    ２の半導体基板を薄膜化する工程をさらに有する請求項
    １６記載の固体撮像素子の製造方法。
19. 【請求項１９】前記第２の半導体基板を貼り合わせた
    後、前記受光部および前記電荷結合素子を形成する前
    に、エッチングにより前記第２の半導体基板を薄膜化す
    る工程をさらに有する請求項１６記載の固体撮像素子の
    製造方法。
20. 【請求項２０】前記第１導電型半導体領域を形成する前
    に、前記第１の半導体基板上に第２導電型の半導体層を
    形成する工程をさらに有し、 前記第２導電型の半導体層の表層に前記第１導電型半導
    体領域を形成する請求項１６記載の固体撮像素子の製造
    方法。
21. 【請求項２１】第１の半導体基板の表面より深い位置に
    第１導電型半導体領域を形成し、前記第１導電型半導体
    領域上の前記第１の半導体基板に第１の第２導電型半導
    体領域を形成する工程と、 前記第１の第２導電型半導体領域上に第２の半導体基板
    を貼り合わせる工程と、 前記第２の半導体基板に、入射光に応じた電荷を蓄積す
    る受光部を形成する工程と、 前記第２の半導体基板に、前記受光部に蓄積された電荷
    を転送する電荷結合素子を形成する工程とを有する固体
    撮像素子の製造方法。
22. 【請求項２２】前記第１の第２導電型半導体領域上に前
    記第２の半導体基板を貼り合わせる前に、貼り合わせ面
    の少なくとも一方に、前記第２の半導体基板および前記
    第２導電型半導体領域より低抵抗の第２の第２導電型半
    導体領域を形成する工程をさらに有し、 前記第２の第２導電型半導体領域上の前記第２の半導体
    基板に、前記受光部を形成する請求項２１記載の固体撮
    像素子の製造方法。
23. 【請求項２３】前記第１の第２導電型半導体領域上に前
    記第２の半導体基板を貼り合わせる前に、貼り合わせ面
    の少なくとも一方に、第１導電型のチャネルストップ領
    域を形成する工程をさらに有し、 前記チャネルストップ領域上の前記第２の半導体基板
    に、前記電荷結合素子を形成する請求項２１記載の固体
    撮像素子の製造方法。
24. 【請求項２４】前記第１の第２導電型半導体領域上に前
    記第２の半導体基板を貼り合わせる前に、貼り合わせ面
    の少なくとも一方に、第１導電型のチャネルストップ領
    域を形成する工程をさらに有し、 前記チャネルストップ領域上の前記第２の半導体基板
    に、前記電荷結合素子を形成する請求項２２記載の固体
    撮像素子の製造方法。
25. 【請求項２５】前記第２の半導体基板を貼り合わせた
    後、前記受光部および前記電荷結合素子を形成する前
    に、研削により前記第２の半導体基板を薄膜化する工程
    をさらに有する請求項２１記載の固体撮像素子の製造方
    法。
26. 【請求項２６】前記第２の半導体基板を貼り合わせた
    後、前記受光部および前記電荷結合素子を形成する前
    に、化学的機械研磨（ＣＭＰ）により前記第２の半導体
    基板を薄膜化する工程をさらに有する請求項２１記載の
    固体撮像素子の製造方法。
27. 【請求項２７】前記第２の半導体基板を貼り合わせた
    後、前記受光部および前記電荷結合素子を形成する前
    に、エッチングにより前記第２の半導体基板を薄膜化す
    る工程をさらに有する請求項２１記載の固体撮像素子の
    製造方法。
28. 【請求項２８】前記第１導電型半導体領域を形成する前
    に、前記第１の半導体基板上に第２導電型の半導体層を
    形成する工程をさらに有し、 前記第２導電型の半導体層の表層に前記第１導電型半導
    体領域を形成する請求項２１記載の固体撮像素子の製造
    方法。