WO2015115147A1 - 固体撮像素子、固体撮像素子の駆動方法、固体撮像素子の製造方法および電子機器 - Google Patents

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Definitions

  • the present disclosure relates to a solid-state imaging device used for, for example, a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) image sensor, a solid-state imaging device driving method, a solid-state imaging device manufacturing method, and an electronic apparatus.
  • a CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • a so-called vertical transistor has been put into practical use as a switching device for reading signal charges from a photodiode (PD).
  • PD photodiode
  • the vertical transistor has an electrode (gate electrode) embedded in the depth (thickness) direction of a semiconductor substrate such as silicon (Si).
  • a semiconductor substrate such as silicon (Si).
  • Patent Document 1 proposes a structure in which two photodiodes are stacked in a semiconductor substrate, and the vertical transistors as described above are provided for each photodiode.
  • the signal charge of each photodiode is individually read out through the corresponding vertical transistor.
  • Patent Document 1 when a plurality of photodiodes are stacked in a semiconductor substrate, as many vertical transistors as the number of photodiodes are provided. For this reason, especially when three or more photodiodes are stacked, a space for installing the vertical transistor becomes large. In addition, it is not easy to form a vertical transistor so that the gate electrode reaches from the circuit formation surface to the deepest photodiode.
  • a solid-state imaging device includes a semiconductor layer having a first surface and a second surface facing each other, and a plurality of photodiodes stacked in the semiconductor layer. At least one of the photodiodes also serves as a transfer path for signal charges accumulated in the other photodiodes.
  • At least one of the plurality of photodiodes stacked in the semiconductor layer also serves as a signal charge transfer path of the other photodiodes, thereby reading out the signal charges. Therefore, it is not necessary to provide a transistor for extending from each photodiode to the second surface. Therefore, the installation space of the transistor can be reduced. Further, it is not necessary to dig deep into the semiconductor layer, and the transfer distance by the transistor is shortened, so that the design difficulty is reduced.
  • a solid-state imaging device driving method includes a plurality of photodiodes stacked in a semiconductor layer having a first surface and a second surface facing each other via at least one photodiode. The signal charge of another photodiode is transferred, and the signal charge is read out through the photodiode formed in the region closest to the second surface of the semiconductor layer among the plurality of photodiodes.
  • signal charges of other photodiodes are transferred via at least one photodiode among a plurality of photodiodes stacked in a semiconductor layer.
  • signal charges are read out through the photodiode formed in the region closest to the second surface of the semiconductor layer.
  • a method for manufacturing a solid-state imaging device in which a semiconductor layer is formed, a plurality of photodiodes are stacked in the semiconductor layer, and at least one of the plurality of photodiodes is provided. It also serves as a transfer path for signal charges accumulated in other photodiodes.
  • a plurality of photodiodes are stacked in a semiconductor layer, and at least one of them also serves as a signal charge transfer path of another photodiode, thereby reading out signal charges. Therefore, it is not necessary to provide a transistor for extending from each photodiode to the second surface of the semiconductor layer. Therefore, the installation space of the transistor can be reduced. Further, it is not necessary to dig deep into the semiconductor layer, and the transfer distance by the transistor is shortened, so that the design difficulty is reduced.
  • An electronic apparatus includes the solid-state imaging element according to the embodiment of the present disclosure.
  • At least one of the plurality of photodiodes stacked in the semiconductor layer also serves as a signal charge transfer path of the other photodiodes.
  • the design difficulty can be reduced. Therefore, it is possible to realize a stacked structure of a plurality of photodiodes while saving space.
  • signal charges of other photodiodes are transferred via at least one photodiode among a plurality of photodiodes stacked in a semiconductor layer. To do. Since the signal charge is read out through the photodiode formed in the region closest to the second surface of the semiconductor layer among the plurality of photodiodes, the installation space of the transistor is reduced in the solid-state imaging device. , Design difficulty can be lowered. Therefore, it is possible to realize a solid-state imaging device having a stacked structure of a plurality of photodiodes while saving space.
  • a plurality of photodiodes are stacked in a semiconductor layer, and at least one of them also serves as a signal charge transfer path of another photodiode.
  • the installation space for the transistor can be reduced and the design difficulty can be reduced. Therefore, it is possible to realize a solid-state imaging device having a stacked structure of a plurality of photodiodes while saving space.
  • FIG. 3 is a cross-sectional view corresponding to line II in FIG. 2.
  • FIG. 3 is a cross-sectional view corresponding to line II-II in FIG. 2.
  • FIG. 3 is a cross-sectional view corresponding to line III-III in FIG. 2.
  • FIG. 3 is a schematic diagram illustrating an example of a planar layout of a wiring layer illustrated in FIG. 2. It is sectional drawing for demonstrating an example of the manufacturing method of the pixel part shown in FIG.
  • FIG. 6 is a cross-sectional view for explaining a step following the step in FIG. 5.
  • FIG. 7 is a cross-sectional view for explaining a step following the step in FIG. 6.
  • FIG. 8 is a cross-sectional view for explaining a step following the step in FIG. 7.
  • FIG. 9 is a cross-sectional view for explaining a step following the step in FIG. 8.
  • FIG. 10 is a cross-sectional view for explaining a step following the step in FIG. 9. It is sectional drawing for demonstrating the process following FIG.
  • FIG. 12 is a cross-sectional view for explaining a process following the process in FIG. 11. It is sectional drawing for demonstrating the process following FIG. It is sectional drawing for demonstrating the process following FIG. It is sectional drawing for demonstrating the process following FIG. It is sectional drawing for demonstrating the process following FIG. It is sectional drawing for demonstrating the process following FIG.
  • FIG. 3 is a schematic diagram showing potential energy in the depth direction of the semiconductor layer shown in FIG. 2.
  • FIG. 3 is a schematic cross-sectional view for explaining a driving operation (signal charge reading operation) of the pixel shown in FIG. 2. It is sectional drawing showing the structure of the pixel part which concerns on a comparative example.
  • 11 is a cross-sectional view for explaining an example of a method for manufacturing a pixel portion according to Modification 1.
  • FIG. FIG. 20 is a cross-sectional view for explaining a process following the process in FIG. 19.
  • FIG. 21 is a cross-sectional view for illustrating a process following the process in FIG. 20.
  • FIG. 22 is a cross-sectional view for illustrating a process following the process in FIG. 21.
  • FIG. 23 is a cross-sectional view for illustrating a process following the process in FIG. 22.
  • FIG. 24 is a cross-sectional view for illustrating a process following the process in FIG. 23.
  • FIG. 25 is a cross-sectional view for illustrating a process following the process in FIG. 24.
  • FIG. 26 is a cross-sectional view for illustrating a process following the process in FIG. 25.
  • FIG. 27 is a cross-sectional view for explaining a process following the process in FIG. 26. It is sectional drawing showing the principal part structure of the pixel part of the solid-state image sensor concerning 2nd Embodiment of this indication. It is sectional drawing corresponding to the II line
  • FIG. 29 is a cross-sectional view corresponding to the line II-II in FIG. 28.
  • FIG. 29 is a cross-sectional view corresponding to the line III-III in FIG. 28.
  • FIG. 29 is a schematic cross-sectional view for describing a driving operation (signal charge reading operation) of the pixel illustrated in FIG. 28. It is sectional drawing showing the principal part structure of the pixel part of the solid-state image sensor which concerns on 3rd Embodiment of this indication.
  • FIG. 32 is a schematic diagram showing potential energy in the depth direction of the semiconductor layer shown in FIG. 31. It is sectional drawing showing the principal part structure of the pixel part of the solid-state image sensor concerning 4th Embodiment of this indication.
  • FIG. 34 is a schematic cross-sectional view for describing a driving operation (signal charge reading operation) of the pixel shown in FIG. 33.
  • FIG. 38 is a schematic diagram showing potential energy in the depth direction of the semiconductor layer shown in FIG. 37. It is a figure showing an example of the pulse waveform of the gate voltage of each vertical transistor shown in FIG. It is sectional drawing showing the principal part structure of the pixel part of the solid-state image sensor concerning 6th Embodiment of this indication.
  • FIG. 41 is a schematic diagram illustrating potential energy in the depth direction of the semiconductor layer illustrated in FIG. 40.
  • FIG. 41 is a diagram illustrating an example of a pulse waveform of a gate voltage of each vertical transistor illustrated in FIG. 40.
  • 10 is a cross-sectional view illustrating a main configuration of a pixel portion of a solid-state imaging device according to Modification 2.
  • FIG. It is a block diagram showing schematic structure of the electronic device which concerns on an application example.
  • First embodiment an example of a solid-state imaging device in which a vertical transistor and a wiring layer are embedded in a semiconductor layer
  • Modification 1 Example of manufacturing method in which photodiodes are stacked by bonding substrates
  • Second Embodiment an example of a solid-state imaging device that performs charge transfer using a separation layer (diffusion layer) between photodiodes without using a vertical transistor
  • Third Embodiment Example of a solid-state imaging device that performs charge transfer between photodiodes by controlling the voltage of the semiconductor layer itself without using a vertical transistor
  • Fourth embodiment an example of a solid-state imaging device that realizes a dynamic range expansion function by performing photoelectric conversion of the same wavelength in a plurality of photodiodes 6).
  • Fifth Embodiment Example of a solid-state imaging device that uses one of a plurality of photodiodes as a memory and realizes a global shutter function 7).
  • Sixth Embodiment Example of Vertical Spectroscopic Solid-State Image Sensor that Performs Photoelectric Conversion of Different Wavelengths (R, G, B) in Plural Photodiodes) 8).
  • Modification 2 Example of a vertical spectral type solid-state imaging device to which a photodiode for photoelectric conversion of infrared light is added
  • Application example Example of electronic device (camera)
  • FIG. 1 illustrates an overall configuration of a solid-state imaging device (solid-state imaging device 1) according to the first embodiment of the present disclosure.
  • the solid-state imaging device 1 is, for example, a CCD or a CMOS image sensor.
  • the solid-state imaging device 1 includes, for example, a pixel unit 1a as an imaging area, and a circuit unit 130 including a row scanning unit 131, a horizontal selection unit 133, a column scanning unit 134, and a system control unit 132.
  • the pixel unit 1a has, for example, a plurality of pixels P that are two-dimensionally arranged in a matrix.
  • pixel drive lines Lread (specifically, row selection lines and reset control lines) are wired to the pixels P
  • vertical signal lines Lsig are wired to the pixel columns.
  • the pixel drive line Lread transmits a drive signal for reading a signal from the pixel.
  • One end of the pixel drive line Lread is connected to an output end corresponding to each row of the row scanning unit 131. The detailed configuration of the pixel unit 1a will be described later.
  • the circuit unit 130 may be formed on the same substrate as the pixel unit 1a.
  • the circuit unit 130 is stacked with the pixel unit 1a.
  • the pixel unit 1a is stacked on the chip on which the circuit unit 130 is formed. Is formed.
  • the row scanning unit 131 includes a shift register, an address decoder, and the like, and is a pixel driving unit that drives each pixel P of the pixel unit 1a, for example, in units of rows.
  • a signal output from each pixel P in the pixel row selected and scanned by the row scanning unit 131 is supplied to the horizontal selection unit 133 through each of the vertical signal lines Lsig.
  • the horizontal selection unit 133 is configured by an amplifier, a horizontal selection switch, and the like provided for each vertical signal line Lsig.
  • the column scanning unit 134 includes a shift register, an address decoder, and the like, and drives each of the horizontal selection switches of the horizontal selection unit 133 in order while scanning. By the selective scanning by the column scanning unit 134, the signal of each pixel transmitted through each of the vertical signal lines Lsig is sequentially output to the horizontal signal line 135 and transmitted to the outside of the substrate 11 through the horizontal signal line 135.
  • the system control unit 132 receives a clock given from the outside, data for instructing an operation mode, and the like, and outputs data such as internal information of the solid-state imaging device 1.
  • the system control unit 132 further includes a timing generator that generates various timing signals.
  • the row scanning unit 131, the horizontal selection unit 133, the column scanning unit 134, and the like are based on the various timing signals generated by the timing generator. Drive control is performed.
  • FIG. 2 shows a cross-sectional configuration of the main part of the pixel portion 1a. Note that FIG. 2 shows an area corresponding to two pixels P in the pixel portion 1a.
  • the back-illuminated element structure will be described as an example. However, the present disclosure can be applied to a front-illuminated element structure.
  • a plurality of photodiodes (here, two photodiodes PD1 and PD2) are stacked in the thickness direction in a semiconductor layer (or semiconductor substrate) 10 made of, for example, silicon (Si).
  • the semiconductor layer 10 has a circuit forming surface S1 (second surface) and a light incident surface S2 (first surface) facing each other, and a part of the light incident surface S2 side is the first semiconductor layer 11, A part of the circuit forming surface S1 side is the second semiconductor layer 21.
  • the first semiconductor layer 11 and the second semiconductor layer 21 are formed stepwise using, for example, epitaxial growth (described later). Alternatively, the first semiconductor layer 11 and the second semiconductor layer 21 may be formed after being individually formed and bonded together.
  • a vertical transistor 23 as a switching element for reading signals from the photodiodes PD1 and PD2, and an FD (floating diffusion) 24 are formed.
  • a reset transistor, an amplification transistor, a selection transistor, a logic circuit, and the like are formed on the circuit formation surface S1.
  • a multilayer wiring layer (not shown) is provided on the circuit formation surface S1.
  • the vertical transistor 23 is for transferring the signal charge accumulated (or held) in the photodiode PD2 to the FD 24 (specifically, a gate electrode for charge transfer).
  • the vertical transistor 23 is embedded in a trench dug in the second semiconductor layer 21 and is made of, for example, polysilicon doped with an n-type or p-type impurity.
  • An insulating film (not shown) such as a silicon oxide film is formed on the side surface of the vertical transistor 23.
  • the transistor (gate) for transfer to the FD may be formed on the semiconductor layer (the gate may not be embedded).
  • On-chip lens 31 and color filter 32 are formed on light incident surface S2 of semiconductor layer 10.
  • one pixel P is provided with a color filter 32 of any color of R (red), G (green), and B (blue), for example.
  • a planarization film or the like may be formed on the light incident surface S2 of the semiconductor layer 10 as necessary.
  • the photodiode PD1 is formed in the first semiconductor layer 11, and the photodiode PD2 is formed in the second semiconductor layer 21.
  • Each of these photodiodes PD1 and PD2 is a photoelectric conversion element having a pn junction.
  • the photodiode PD1 is configured by laminating an n-type impurity diffusion layer 12a and a p-type impurity diffusion layer 12b in order from the light incident side.
  • the n-type impurity diffusion layer 12a has a concentration gradient such that the impurity concentration is highest near the interface with the p-type impurity diffusion layer 12b, for example, and the concentration gradually decreases toward the light incident surface S2. ing.
  • signal charges (electrons) generated by photoelectric conversion are accumulated in the n-type impurity diffusion layer 12a.
  • the photodiode PD2 For example, an n-type impurity diffusion layer 22a and a p-type impurity diffusion layer 22b are stacked in this order from the light incident side.
  • the n-type impurity diffusion layer 22a has the highest impurity concentration near the interface with the p-type impurity diffusion layer 22b, for example, and has a concentration gradient that gradually decreases toward the light incident surface S2. ing.
  • signal charges (electrons) generated by photoelectric conversion are accumulated in the n-type impurity diffusion layer 22a.
  • the photodiode PD1 corresponds to a specific example of “first photodiode” of the present disclosure
  • the photodiode PD2 corresponds to a specific example of “second photodiode” of the present disclosure.
  • the photodiode PD2 also serves as a charge transfer path for signal charges of the photodiode PD1. That is, the signal charge accumulated in the photodiode PD21 is read out to the FD 24 through the photodiode PD2.
  • FIG. 3A shows a cross-sectional configuration corresponding to the II line in FIG. 2, FIG. 3B a II-II line in FIG. 2, and FIG. 3C a III-III line in FIG.
  • the vertical transistor 16 is provided close to a part of the photodiode PD1 and a part of the photodiode PD2, and performs charge transfer between the photodiodes PD1 and PD2 (specifically, for charge transfer). Gate electrode). All of the vertical transistors 16 are embedded in the semiconductor layer 10. Further, it does not need to be formed so as to reach the circuit formation surface S1, and has a length (thickness) that can be close to a part of the n-type impurity diffusion layer 12a and a part of the n-type impurity diffusion layer 12b. If you do.
  • the vertical transistor 16 is made of, for example, polysilicon, and an insulating film (not shown) such as a silicon oxide film is formed on the side surface thereof. Thereby, at the time of charge transfer (at the time of transfer of the signal charge accumulated in the photodiode PD1), a channel is formed near the side surface of the vertical transistor 16 (gate), the photodiode PD1 is the source, and the photodiode PD2 is the drain. It becomes.
  • the vertical transistor 16 of the present embodiment corresponds to a specific example of “transistor” in the present disclosure.
  • the wiring layer 14 is a wiring that is electrically connected to the vertical transistor 16 and supplies a voltage to the vertical transistor 16, and is preferably made of, for example, polysilicon in order to suppress so-called junction leakage. .
  • the wiring layer 14 is formed in a region of the semiconductor layer 10 between, for example, the first semiconductor layer 11 and the second semiconductor layer 21.
  • FIG. 4 shows an example of a planar layout of the wiring layer 14.
  • the wiring layer 14 is formed in the semiconductor layer 14 so as to have a lattice shape as a whole, for example, on the circuit formation surface S1 side through a TCV (Through CIS Via) 111 provided at an end portion. It is pulled out and connected to the circuit unit 130.
  • the planar layout of the wiring layer 14 is not limited to this, and may be, for example, a stripe shape.
  • Interlayer insulating films 13 and 15 are formed between the photodiode PD1 and the photodiode PD2 so as to sandwich the wiring layer 14 therebetween.
  • the interlayer insulating films 13 and 15 are both formed so as to face the photodiodes PD1 and PD2, for example. These interlayer insulating films 13 and 15 have a function of suppressing, for example, signal charges from escaping through the wiring layer 14 and a function of suppressing voltage fluctuation of the semiconductor layer 10 itself by applying a voltage to the wiring layer 14. Have.
  • the interlayer insulating films 13 and 15 are made of, for example, SiO 2 or a low-k material (for example, SiOC) having a lower dielectric constant.
  • the interlayer insulating films 13 and 15 may be formed in the same pattern shape or different shapes.
  • [Production method] 5 to 15 show cross-sectional configurations for explaining a method for manufacturing the pixel portion 1a shown in FIG. 2 (a method for manufacturing the solid-state imaging device 1).
  • the pixel portion 1A can be manufactured, for example, as follows.
  • an impurity is implanted into a predetermined region in the first semiconductor layer 11 such as a silicon substrate, for example, by an ion implantation method to form the photodiode PD1.
  • an interlayer insulating film 13 made of the above-described material or the like is formed on the photodiode PD1.
  • an amorphous silicon layer is formed by epitaxial growth on the surface of the first semiconductor layer 11
  • heat treatment is performed to form the Si layer 110A.
  • a flattening process is performed, and a portion of the Si layer 110A grown on the interlayer insulating film 13 is removed.
  • a wiring layer 14 made of, for example, polysilicon is formed.
  • a selective region of the interlayer insulating film 13 and the Si layer 110A is etched into a groove shape, for example, and polysilicon is formed in the etched region.
  • an interlayer insulating film 15 made of the above-described material or the like is formed on the wiring layer 14.
  • the Si layer 110B is formed by epitaxial growth. In this epitaxial growth, the Si layer 110A exposed from the wiring layer 14 and the interlayer insulating film 15 can be used as a seed.
  • the vertical transistor 16 is formed. Specifically, a groove is formed by etching, for example, to a predetermined depth of the first semiconductor layer 11 so as to penetrate the formed Si layers 110B and 110A and cut out a part of the wiring layer 14. To do. After forming an insulating film or the like on the side surface of the groove, a vertical transistor 16 is formed by depositing, for example, polysilicon so as to fill the groove.
  • the second semiconductor layer 21 is formed by epitaxial growth using the Si layer 110B as a seed. Thereafter, as shown in FIG. 14, an impurity is implanted into a predetermined region in the second semiconductor layer 21 by, for example, ion implantation to form a photodiode PD2.
  • the vertical transistor 23 is formed on the surface layer of the second semiconductor layer 21, and the FD 24 is formed by, for example, an ion implantation method. In this way, the pixel portion 1a shown in FIG. 2 can be formed.
  • the steps shown in FIGS. 6 to 14 are repeated after the steps of FIGS. 5 to 14 and before the vertical transistors 23 and FD 24 are formed. Just do it.
  • the light incident on the pixel unit 1a passes through the on-chip lens 31 and the color filter 32 for each pixel P, and is then photoelectrically converted by the photodiodes PD1 and PD2.
  • One of the electrons and holes generated in each of the photodiodes PD1 and PD2 (for example, electrons) is accumulated as a signal charge in each of the n-type impurity diffusion layers 12a and 22a.
  • the accumulated signal charge is transferred to the FD 24 at a predetermined timing.
  • the signal charge transferred to the FD 24 is read out to the vertical signal line Lsig (FIG. 1) as a voltage signal via other pixel transistors (amplification transistor, selection transistor, etc.).
  • the driving method of the solid-state imaging device in the present disclosure is embodied by a signal readout operation described below.
  • the photodiode PD2 also serves as a charge transfer path for the photodiode PD1. That is, in the signal charge reading operation as described above, the signal charge photoelectrically converted and accumulated in the photodiode PD1 is transferred to the FD 24 through the photodiode PD2. On the other hand, the signal charge photoelectrically converted and accumulated in the photodiode PD2 is transferred to the FD 24 by the vertical transistor 23.
  • FIG. 16 schematically shows the relationship between the depth direction in pixel P and the potential energy.
  • FIG. 17 is a schematic diagram for explaining a signal charge reading operation.
  • charge transfer from the photodiode PD1 to the photodiode PD2 is performed using the vertical transistor 16
  • charge transfer from the photodiode PD2 to the FD 24 is performed using the vertical transistor 23.
  • an on-potential is applied to the vertical transistor 16 from the voltage supply source 140 through the wiring layer 14, whereby the vertical transistor 16 is turned on.
  • a channel is formed near the side surface of the vertical transistor 16, and a charge transfer path R1 is formed between the photodiodes PD1 and PD2 (the potential barrier h1 is eliminated).
  • the signal charge e accumulated in the photodiode PD1 (specifically, the n-type impurity diffusion layer 12a) is transferred to the photodiode PD2 (specifically, the n-type impurity diffusion layer 22a).
  • the readout operation of the signal charges of the photodiodes PD1 and PD2 may be performed simultaneously (collectively) or time-divisionally (details will be described later) depending on the application.
  • the signal reading out of the photodiode PD1 is performed after the signal reading out of the photodiode PD2. Just do it.
  • FIG. 18 shows a cross-sectional structure of a pixel portion according to a comparative example of this embodiment.
  • the vertical transistor 102a is formed from the circuit formation surface S1 to a deep position of silicon.
  • the design difficulty is high.
  • At least one of the plurality of photodiodes (PD1, PD2) stacked in the semiconductor layer 10 (here, the photodiode PD2) is replaced with another photodiode (here, the photodiode PD2).
  • another photodiode here, the photodiode PD2
  • At least one of the plurality of photodiodes (PD1, PD2) stacked in the semiconductor layer 10 also serves as a signal charge transfer path of the other photodiodes. Therefore, the installation space of the transistor can be reduced and the design difficulty can be lowered. Therefore, it is possible to realize a stacked structure of a plurality of photodiodes while saving space.
  • the stacked structure of the photodiode can be applied to various functions to be described later (for example, dynamic range expansion, vertical spectroscopy, global shutter drive, etc.).
  • an impurity is implanted into a predetermined region in the first semiconductor layer 11 such as a silicon substrate, for example, by an ion implantation method to form the photodiode PD1.
  • an electrode 16-1 corresponding to a part of the vertical transistor 16 is formed.
  • an interlayer insulating film 15 is formed on the second semiconductor layer 21 such as a silicon substrate.
  • the wiring layer 14 is formed.
  • an interlayer insulating film 13 is formed.
  • the interlayer insulating films 13 and 15 and the wiring layer 14 are patterned into a predetermined shape as in the first embodiment.
  • an electrode 16-2 corresponding to a part of the vertical transistor 16 is formed.
  • the second semiconductor layer 21 is bonded so that the interlayer insulating film 13 faces the surface of the first semiconductor layer 11 on which the photodiode PD1 is formed. At this time, alignment is performed so that the electrode 16-1 and the electrode 16-2 face each other. Thus, the second semiconductor layer 21 is stacked on the first semiconductor layer 11 and the vertical transistor 16 is formed. Thereafter, as shown in FIG. 26, the surface of the second semiconductor layer 21 is polished to make the second semiconductor layer 21 have a predetermined thickness and form a circuit formation surface S1.
  • an impurity is implanted into a predetermined region in the second semiconductor layer 21 by, for example, ion implantation to form a photodiode PD2.
  • the vertical transistor 23 and the FD 24 are formed on the surface layer of the second semiconductor layer 21 in the same manner as in the first embodiment (FIG. 15). In this way, the pixel portion 1a can be formed.
  • the steps shown in FIGS. 20 to 27 are repeated after the steps of FIGS. 19 to 27 and before the vertical transistors 23 and FD 24 are formed. Just do it.
  • FIG. 28 is a cross-sectional view illustrating a main configuration of a pixel unit of a solid-state imaging device according to the second embodiment of the present disclosure.
  • the configuration of the circuit unit 130 other than the pixel unit is the same as that of the first embodiment.
  • a plurality of photodiodes are stacked in the thickness direction in the semiconductor layer (or semiconductor substrate) 10.
  • a vertical transistor 23 and an FD 24 are formed on the circuit formation surface S1 of the semiconductor layer 10.
  • an on-chip lens 31, a color filter 32, and the like are formed on the light incident surface S2 as in the first embodiment.
  • the photodiode PD2 also serves as a charge transfer path for the signal charge of the photodiode PD1, and the signal charge accumulated in the photodiode PD21 is transferred to the FD 24 through the photodiode PD2. It has come to be.
  • the wiring layer 14 is embedded in the semiconductor layer 10.
  • the vertical transistor 16 is not provided, and a transistor is formed using the layer structure between the photodiodes PD1 and PD2, and charge transfer is performed. To realize.
  • a photodiode PD2 is formed immediately above the photodiode PD1. That is, the photodiode PD1 (specifically, the n-type impurity semiconductor layer 12a) and the photodiode PD2 (specifically, the n-type impurity diffusion layer 22a) are formed across the p-type impurity diffusion layer 12b (separation layer). ing. In the present embodiment, this p-type impurity diffusion layer 12b forms a potential barrier between the photodiodes PD1 and PD2. As shown in FIGS.
  • wiring layer 14 is provided in the same layer as p-type impurity diffusion layer 12b and so as to surround p-type impurity diffusion layer 12b.
  • An insulating film 17B such as a silicon oxide film is formed in the gap between the wiring layer 14 and the p-type impurity diffusion layer 12b.
  • interlayer insulating films 17A and 17C are formed so as to sandwich such a wiring layer 14.
  • the interlayer insulating films 17A and 17C have a function of suppressing, for example, signal charges from escaping through the wiring layer 14 as well as the interlayer insulating films 13 and 15 of the first embodiment, and are connected to the wiring layer 14. It has a function of suppressing voltage fluctuation of the semiconductor layer 10 itself by applying voltage.
  • These interlayer insulating films 17A and 17C are made of the same material as the interlayer insulating films 13 and 15.
  • the photodiode PD2 also serves as the charge transfer path of the photodiode PD1, and is accumulated in the photodiode PD1 during the signal charge read operation. The signal charge is transferred to the FD 24 through the photodiode PD2.
  • FIG. 30 is a schematic diagram for explaining a signal charge reading operation.
  • charge transfer from the photodiode PD1 to the photodiode PD2 is performed using the transistor structure including the p-type impurity diffusion layer 12b as described above, and charge transfer from the photodiode PD2 to the FD 24 is performed. This is performed using the vertical transistor 23.
  • the potential energy in the depth direction is the same as that in the first embodiment, and the p-type impurity diffusion layer 12a has the same potential as that of the vertical transistor 16 in a normal time (other than during signal reading).
  • a barrier h1 is formed.
  • a predetermined on-potential is applied from the voltage supply source 140 to the wiring layer 14, thereby causing a p-type impurity diffusion layer.
  • a channel is formed in 12b, and a charge transfer path R3 is formed therearound (there is no potential barrier due to the p-type impurity diffusion layer 12b).
  • the charge transfer path R2 is formed between the photodiode PD2 and the FD 24 by turning on the vertical transistor 23. Accordingly, also in the present embodiment, the signal charge accumulated in the photodiode PD1 is transferred to the FD 24 via the photodiode PD2.
  • the gate width is larger than that in the first embodiment in charge transfer between the photodiodes PD1 and PD2.
  • the vertical transistor 16 since the vertical transistor 16 has a vertically long column shape, its gate width is relatively small.
  • the gate width of the vertical transistor 16 corresponds to the entire circumference in the cross-sectional shapes shown in FIGS. 3A to 3C.
  • the entire circumference of the photodiodes PD1 and PD2 (p-type impurity diffusion layer 12b) in the cross-sectional shapes shown in FIGS. 29A to 29C corresponds to the gate width.
  • the gate width is relatively larger than that of the vertical transistor 16. Therefore, this embodiment is advantageous for charge transfer between the photodiodes PD1 and PD2 because the gate width is easy to design compared to the first embodiment.
  • FIG. 31 is a cross-sectional schematic diagram illustrating a main configuration of a pixel unit of a solid-state imaging device according to the third embodiment of the present disclosure and a state of charge transfer.
  • the configuration of the circuit unit 130 other than the pixel unit is the same as that of the first embodiment.
  • a plurality of photodiodes are stacked in the thickness direction in the semiconductor layer (or semiconductor substrate) 10.
  • a vertical transistor 23 and an FD 24 are formed on the circuit formation surface S1 of the semiconductor layer 10.
  • the photodiode PD2 also serves as a charge transfer path for the signal charge of the photodiode PD1, and the signal charge accumulated in the photodiode PD21 is transferred to the FD 24 through the photodiode PD2. It has come to be.
  • the vertical transistor 16 and the wiring layer 14 are not provided. Charge transfer is realized by the layer structure between the photodiodes PD1 and PD2 and another voltage supply structure.
  • the photodiode PD1 (specifically, the n-type impurity semiconductor layer 12a) and the photodiode PD2 (specifically, the n-type impurity diffusion layer 22a) are connected to the p-type impurity diffusion layer 12b. It is formed with a (separation layer) therebetween. Also in this embodiment, the p-type impurity diffusion layer 12b forms a potential barrier between the photodiodes PD1 and PD2. Further, the first semiconductor layer 11 and the second semiconductor layer 21 are stacked in an electrically insulated state (a state in which voltage control is possible individually).
  • the interlayer insulating film 18 is formed between the first semiconductor layer 11 and the second semiconductor layer 21, and each of the first semiconductor layer 11 and the second semiconductor layer 21 is connected to the voltage supply source 140.
  • the photodiode PD1 and the photodiode PD2 are stacked in a state where they are connected only by the p-type impurity diffusion layer 12b.
  • the interlayer insulating film 18 is formed so as to surround the p-type impurity diffusion layer 12b, and is made of the same material as the interlayer insulating films 13 and 15 of the first embodiment.
  • the photodiode PD2 also serves as a charge transfer path of the photodiode PD1, and the signal charge accumulated in the photodiode PD1 during the signal charge read operation is the photodiode It is transferred to the FD 24 through PD2.
  • the signal charge accumulated in the photodiode PD2 is transferred to the FD 24 at a predetermined timing.
  • charge transfer from the photodiode PD1 to the photodiode PD2 is performed by voltage control of the first semiconductor layer 11 and the second semiconductor layer 21, and charge transfer from the photodiode PD2 to the FD 24 is This is performed using the vertical transistor 23.
  • FIG. 32 shows the potential energy in the depth direction of the present embodiment.
  • the voltage of the first semiconductor layer 11 and the second semiconductor layer 21 is controlled, thereby the photodiode PD1. Is made shallower (T1 ⁇ T2).
  • a charge transfer path R4 is formed between the photodiodes PD1 and PD2 (the potential barrier is eliminated).
  • the signal charge e accumulated in the photodiode PD1 (n-type impurity diffusion layer 12a) is transferred to the photodiode PD2 (n-type impurity diffusion layer 22a).
  • the electric charge is transferred from the photodiode PD2 to the FD 24 by turning on the vertical transistor 23. Accordingly, also in the present embodiment, the signal charge accumulated in the photodiode PD1 is transferred to the FD 24 via the photodiode PD2.
  • At least one of the plurality of photodiodes (PD1, PD2) stacked in the semiconductor layer 10 (photodiode PD2) is replaced with another photodiode (photodiode PD1). 2) also serves as a signal charge transfer path. Therefore, an effect equivalent to that of the first embodiment can be obtained. Further, in the present embodiment, since the wiring layer 14 is unnecessary, the cost can be reduced.
  • FIG. 33 illustrates a configuration of a main part of a pixel unit (only one pixel is shown) of a solid-state imaging device according to the fourth embodiment of the present disclosure.
  • an element structure having a function of expanding a dynamic range and a driving method (signal reading operation) will be described.
  • the pixel structure of the first embodiment will be described as an example.
  • This embodiment and the following fifth and sixth embodiments will be described.
  • the embodiments and the like can be similarly applied to the pixel structure of the solid-state imaging device of the second and third embodiments.
  • three photodiodes PD1, PD2, and PD3 are stacked in this order from the light incident surface S2 side in the semiconductor layer 10, and the vertical transistor 23 is formed on the circuit formation surface S1 of the semiconductor layer 10.
  • FD24 is formed.
  • a color filter 32 and an on-chip lens 31 are provided on the light incident surface S2 of the semiconductor layer 10, and in one pixel P, signal charges based on the same wavelength can be obtained in any of the photodiodes PD1, PD2, and PD3. It is like that.
  • a wiring layer 14A is provided between the photodiodes PD1 and PD2, and a wiring layer 14B is provided between the photodiodes PD2 and PD3.
  • Interlayer insulating films 13 and 15 are formed so as to sandwich the wiring layers 14A and 14B, respectively.
  • a vertical transistor 16A is provided close to each part of the photodiodes PD1 and PD2, and a vertical transistor 16B is provided close to each part of the photodiodes PD2 and PD3.
  • the vertical transistors 16A and 16B are made of the same material, thickness, and the like as the vertical transistor 16 of the first embodiment, and are embedded in the semiconductor layer 10.
  • a channel is formed in the vicinity of the side surface of the vertical transistor 16A (gate), and the photodiode PD1 serves as a source and the photodiode PD2 serves as a drain.
  • a channel is formed near the side surface of the vertical transistor 16B (gate), and the photodiode PD2 serves as a source and the photodiode PD3 serves as a drain.
  • the wiring layer 14A is electrically connected to the vertical transistor 16A and is for supplying a voltage to the vertical transistor 16A.
  • the wiring layer 14B is electrically connected to the vertical transistor 16B and supplies a voltage to the vertical transistor 16B.
  • These wiring layers 14A and 14B are both made of the same material, planar layout, etc. as the wiring layer 14 of the first embodiment.
  • At least one photodiode also serves as a charge transfer path for other photodiodes.
  • the photodiodes PD2 and PD3 also serve as a charge transfer path for signal charges of the photodiode PD1
  • the photodiode PD3 also functions as a charge transfer path for signal charges of the photodiode PD2.
  • the solid-state imaging device when light enters the pixel portion, the light transmitted through the color filter 32 (light having the same wavelength) is photoelectrically converted by the photodiodes PD1, PD2, and PD3 for each pixel P. .
  • signal charges for example, electrons
  • the accumulated signal charge is transferred to the FD 24 at a predetermined timing.
  • the signal charge transferred to the FD 24 is read out to the vertical signal line Lsig (FIG. 1) as a voltage signal via other pixel transistors (amplification transistor, selection transistor, etc.).
  • the photodiodes PD2 and PD3 also serve as the charge transfer path of the photodiode PD1, and the photodiode PD3 also serves as the charge transfer path of the photodiode PD2. Therefore, in the signal charge reading operation, the signal charge accumulated in the photodiode PD1 is transferred to the FD 24 through the photodiodes PD2 and PD3, and the signal charge accumulated in the photodiode PD2 is transferred to the photodiode PD2. The data is transferred to the FD 24 through the PD 3. The signal charge accumulated in the photodiode PD3 is transferred to the FD 24 by the vertical transistor 23.
  • FIG. 34 is a schematic diagram for explaining the read operation of the signal charge e of the present embodiment.
  • FIG. 35 shows the potential energy in the depth direction.
  • FIG. 36 shows a voltage (gate voltage) V1 applied to the vertical transistor 16A, a voltage (gate voltage) V2 applied to the vertical transistor 16B, and a voltage (gate voltage) V3 applied to the vertical transistor 23. Is an example of a pulse waveform.
  • charge transfer between the photodiodes PD1 and PD2, charge transfer between the photodiodes PD2 and PD3, and charge transfer between the photodiodes PD3 and FD24 are performed simultaneously (collectively).
  • the ON potentials are applied to the vertical transistors 16A, 16B, and 23 at the same timing (FIG. 36).
  • charge transfer paths R5, R6, and R7 are formed between the photodiodes (the potential barriers h1, h2, and h3 are eliminated).
  • the signal charges of the photodiodes PD1, PD2, and PD3 are collectively transferred to the FD 24 through the above-described charge transfer paths.
  • a plurality (three in this case) of photodiodes PD1, PD2, and PD3 that perform photoelectric conversion of the same wavelength are stacked in the semiconductor layer 10, and the signal charges accumulated in the respective photodiodes are transferred to the vertical transistor 16A. , 16B, 23, and batch transfer to the FD 24.
  • signal charges can be accumulated in the three photodiodes PD1, PD2, and PD3 in one pixel P, and these can be read out collectively.
  • a dynamic range several times that of a case where photodiodes are not stacked can be obtained. Therefore, for example, a function for expanding the dynamic range can be realized.
  • FIG. 37 illustrates a configuration of a main part of a pixel unit (only one pixel is shown) of a solid-state imaging device according to the fifth embodiment of the present disclosure.
  • an element structure having a global shutter function and a driving method thereof (signal reading operation, global shutter driving operation) will be described.
  • the present embodiment for example, two photodiodes PD1 and PD2 are stacked in order from the light incident surface S2 side in the semiconductor layer 10, and one memory MEM is further provided on the circuit formation surface S1 side of the photodiode PD2. Is formed.
  • the memory MEM has the same structure as the photodiodes PD1 and PD2 (for example, a stacked structure of the n-type impurity diffusion layer 12a and the p-type impurity diffusion layer 12b), but has a different function (use). In the memory MEM, photoelectric conversion is not performed, and only charge accumulation (holding) is performed.
  • the photodiode closest to the circuit formation surface S1 (close to the FD 24) among the three photodiodes stacked in the semiconductor layer 10 is used as a memory.
  • a light shielding film 19 is formed between the memory MEM and the photodiode PD2 so that light does not enter the memory MEM.
  • the memory MEM in the present embodiment corresponds to a specific example of “third photodiode” in the present disclosure.
  • a vertical transistor 23 and an FD 24 are formed on the circuit formation surface S1 of the semiconductor layer 10.
  • a color filter 32 and an on-chip lens 31 are provided on the light incident surface S2 of the semiconductor layer 10 so that in one pixel P, signal charges based on the same wavelength can be obtained in both the photodiodes PD1 and PD2. It has become.
  • a wiring layer 14A is provided between the photodiodes PD1 and PD2, and a wiring layer 14B is provided between the photodiode PD2 and the memory MEM. Interlayer insulating films 13 and 15 are formed so as to sandwich the wiring layers 14A and 14B, respectively.
  • a vertical transistor 16A is provided in the vicinity of each part of the photodiodes PD1 and PD2, and a vertical transistor 16B is provided in the vicinity of each part of the photodiode PD2 and the memory MEM.
  • a channel is formed in the vicinity of the side surface of the vertical transistor 16A (gate), and the photodiode PD1 serves as a source and the photodiode PD2 serves as a drain.
  • a channel is formed near the side surface of the vertical transistor 16B (gate), and the photodiode PD2 serves as a source and the memory MEM serves as a drain.
  • At least one photodiode also serves as a charge transfer path for other photodiodes.
  • the photodiode PD2 and the memory MEM also function as a charge transfer path for signal charges of the photodiode PD1
  • the memory MEM also functions as a charge transfer path for signal charges of the photodiode PD2.
  • the solid-state imaging device of the present embodiment when light enters the pixel portion, the light transmitted through the color filter 32 (light having the same wavelength) is photoelectrically converted by the photodiodes PD1 and PD2 for each pixel P.
  • signal charges for example, electrons
  • the accumulated signal charge is transferred to the FD 24 at a predetermined timing.
  • the signal charge transferred to the FD 24 is read out to the vertical signal line Lsig (FIG. 1) as a voltage signal via other pixel transistors (amplification transistor, selection transistor, etc.).
  • FIG. 37 schematically shows the signal charge e and its transfer path.
  • FIG. 38 shows potential energy in the depth direction.
  • FIG. 39 shows a voltage (gate voltage) V1 applied to the vertical transistor 16A, a voltage (gate voltage) V2 applied to the vertical transistor 16B, and a voltage (gate voltage) V3 applied to the vertical transistor 23. Is an example of a pulse waveform.
  • charge transfer from the photodiode PD2 to the memory MEM is performed. Subsequently, charge transfer from the photodiode PD1 to the memory MEM through the photodiode PD2 is performed. Thereafter, after a predetermined period of time, charge transfer between the memory MEM and the FD 24 is performed.
  • a charge transfer path R9 is formed between the photodiode PD2 and the memory MEM (the potential barrier h2 disappears).
  • the signal charge photoelectrically converted and accumulated in the photodiode PD2 is transferred to the memory MEM.
  • charge transfer paths R8 and R9 are formed between the photodiodes PD1 and PD2 and between the photodiode PD2 and the memory MEM. (Potential barriers h1 and h2 disappear).
  • the signal charge photoelectrically converted and accumulated in the photodiode PD1 is transferred to the memory MEM through the photodiode PD2.
  • an on potential is applied to the vertical transistor 23, whereby a charge transfer path R10 is formed between the memory MEM and the FD 24 (the potential barrier h3 disappears).
  • the signal charge held in the memory MEM is transferred to the FD 24.
  • the photodiodes PD1 and PD2 are stacked in the semiconductor layer 10, and the memory MEM is provided on the circuit formation surface S1 side.
  • the signal charges accumulated in the photodiodes PD1 and PD2 are transferred to the memory MEM using the vertical transistors 16A and 16B, temporarily held, and then read from the memory MEM at a predetermined timing. Batch transfer to FD24.
  • Such a signal readout operation is performed in all the pixels P in the pixel unit, so that a global shutter function can be realized.
  • a configuration in which one memory MEM and two photodiodes PD1 and PD2 are stacked is illustrated. However, two photodiodes PD1 and PD2 do not necessarily have to be formed. May be one.
  • FIG. 40 illustrates a configuration of a main part of a pixel unit (only one pixel is shown) of a solid-state imaging device according to the sixth embodiment of the present disclosure.
  • a so-called vertical spectroscopic pixel structure and a driving method thereof will be described.
  • the photodiode PD1 is for obtaining a signal corresponding to blue light
  • the photodiode PD2 is for obtaining a signal corresponding to green light
  • the photodiode PD3 is For example, to obtain a signal corresponding to red light.
  • the photodiode PD1 is for blue light
  • the photodiode PD2 is for green light
  • PD3 is for red light.
  • blue light is selectively absorbed by the photodiode PD1, green light by the photodiode PD2, and red light by the photodiode PD3 is selectively absorbed and photoelectrically converted.
  • the photodiode PD1 absorbs not only blue light but also green light and red light
  • the photodiode PD2 absorbs not only green light but also red light.
  • red light is mainly absorbed. Therefore, in order to obtain a signal for each color light from each of the photodiodes PD1, PD2, and PD3, it is desirable that predetermined signal processing is performed.
  • a wiring layer 14A is provided between the photodiodes PD1 and PD2, and a wiring layer 14B is provided between the photodiodes PD2 and PD3.
  • Interlayer insulating films 13 and 15 are formed so as to sandwich the wiring layers 14A and 14B, respectively.
  • a vertical transistor 16A is provided close to each part of the photodiodes PD1 and PD2, and a vertical transistor 16B is provided close to each part of the photodiodes PD2 and PD3.
  • a channel is formed in the vicinity of the side surface of the vertical transistor 16A (gate), and the photodiode PD1 serves as a source and the photodiode PD2 serves as a drain.
  • a channel is formed near the side surface of the vertical transistor 16B (gate), and the photodiode PD2 serves as a source and the photodiode PD3 serves as a drain.
  • At least one photodiode also serves as a charge transfer path for other photodiodes.
  • the photodiodes PD2 and PD3 also serve as a charge transfer path for signal charges of the photodiode PD1
  • the photodiode PD3 also functions as a charge transfer path for signal charges of the photodiode PD2.
  • the selective wavelength is absorbed and photoelectrically converted in each of the photodiodes PD1, PD2, and PD3 for each pixel P.
  • the signal charge e1 based on the blue light LB is generated and accumulated by being mainly absorbed by the blue light LB.
  • the signal charge e2 based on the green light LG is generated and accumulated by mainly absorbing the green light LG.
  • the photodiode PD3 mainly by absorbing the red light LR, a signal charge e3 based on the red light LR is generated and accumulated.
  • the accumulated signal charges e1, e2, e3 of each color are transferred to the FD 24 at a predetermined timing.
  • the signal charges e1, e2, e3 transferred to the FD 24 are read out to the vertical signal line Lsig (FIG. 1) as voltage signals via other pixel transistors (amplification transistors, selection transistors, etc.).
  • FIG. 40 schematically shows the signal charges e1, e2, e3 and their transfer paths.
  • FIG. 41 shows potential energy in the depth direction.
  • FIG. 42 shows a voltage (gate voltage) V1 applied to the vertical transistor 16A, a voltage (gate voltage) V2 applied to the vertical transistor 16B, and a voltage (gate voltage) V3 applied to the vertical transistor 23. Is an example of a pulse waveform.
  • the signal charge e3 accumulated in the photodiode PD3 is transferred to the FD 24.
  • the signal charge e2 stored in the photodiode PD2 is transferred to the FD 24 through the photodiode PD3.
  • the signal charge e1 accumulated in the photodiode PD1 is transferred to the FD 24 through the photodiodes PD2 and PD3.
  • a charge transfer path R13 is formed between the photodiode PD3 and the FD 24 (the potential barrier h3 is eliminated).
  • the signal charge e3 that has been photoelectrically converted and accumulated in the photodiode PD3 is transferred to the FD 24.
  • charge transfer paths R12 and R13 are formed between the photodiodes PD2 and PD3 and between the photodiodes PD3 and FD24. (Potential barriers h2 and h3 disappear).
  • the signal charge e2 photoelectrically converted and accumulated in the photodiode PD2 is transferred to the FD 24 through the photodiode PD3.
  • an on-potential is applied to all of the vertical transistors 16A, 16B, and 23 to transfer charges between the photodiodes PD1 and PD2, between the photodiodes PD2 and PD3, and between the photodiodes PD3 and FD24.
  • Paths R11 to R13 are formed (potential barriers h1 to h3 disappear).
  • the signal charge e1 photoelectrically converted and accumulated in the photodiode PD1 is transferred to the FD 24 through the photodiodes PD2 and PD3.
  • signal charges are read in order from the side closer to the circuit formation surface S1 (that is, signal charges e3, e2, and so on).
  • signal charges e1, e2, and e3 are read out, charge transfer is performed via another photodiode toward the circuit formation surface S1, and the signal charges e1, e2, and e3 are transferred to the circuit formation surface S1 most.
  • the signal charge is read out through a photodiode (PD3) formed in a nearby region, whereby signal charges for each wavelength of R, G, and B are obtained from one pixel P, and a vertical spectral type, that is, a color filterless type.
  • FIG. 43 shows a main part configuration of a pixel portion (only one pixel is shown) of a solid-state imaging device according to a modification (Modification 2) of the sixth embodiment.
  • the sixth embodiment the case of performing signal readout based on light of three colors of R, G, and B in the vertical spectroscopic element structure has been described.
  • a signal charge based on (IR) may be read out.
  • a color filter is not necessary on the light incident surface S2 of the semiconductor layer 10 as in the sixth embodiment.
  • an infrared light photodiode PD4 having the longest wavelength is formed in the region closest to the circuit formation surface S1.
  • a wiring layer 14C made of the same material as the wiring layers 14A and 14B is provided between the photodiodes PD3 and PD4, and interlayer insulating films 13 and 15 are formed so as to sandwich the wiring layer 14C. Yes.
  • a vertical transistor 16C made of the same material as the vertical transistors 16A and 16B is provided.
  • the signal charge e4 stored in the photodiode PD4 is transferred to the FD 24. Subsequently, the signal charge e3 accumulated in the photodiode PD3 is transferred to the FD 24 through the photodiode PD4. Subsequently, the signal charge e2 stored in the photodiode PD2 is transferred to the FD 24 through the photodiodes PD3 and PD4. Thereafter, the signal charge e1 stored in the photodiode PD1 is transferred to the FD 24 through the photodiodes PD2, PD3, and PD4.
  • signal charges are read in order from the side closer to the circuit formation surface S1 (that is, signal charges e4, e3, e2, and so on).
  • signal charges e1 to e4 are read, charge transfer is performed via another photodiode toward the circuit formation surface S1, and the region closest to the circuit formation surface S1.
  • the signal charges are read out through the photodiode (PD4) formed in 1.
  • IR signal charges can be obtained from one pixel P.
  • the photodiode PD4 be formed in a region away from the light incident surface S2. Therefore, in the case where the IR photodiode PD4 is provided in addition to the R, G, B photodiodes PD1 to PD3, a longer vertical transistor is provided so as to reach the circuit formation surface S1 from the photodiode PD1 farthest from the FD. Is needed. However, it is difficult to form such a long vertical transistor from the viewpoint of process and charge transfer.
  • a photodiode (here, a blue light photodiode) formed deeper in the semiconductor layer 10 by employing the element structure and the driving method as in the present modification.
  • the charge can be easily read out from PD1).
  • the IR photodiode PD4 is formed at the position farthest from the FD. Also in this case, the signal charge from the photodiode PD4 can be easily read by employing the same element structure and driving method as described above.
  • FIG. 44 shows a schematic configuration of the electronic apparatus 3 (camera) as an example.
  • the electronic device 3 is, for example, a video camera capable of taking a still image or a moving image, and drives the solid-state imaging device 1, the optical system (optical lens) 310, the shutter device 311, the solid-state imaging device 1 and the shutter device 311. And a signal processing unit 312.
  • the optical system 310 guides image light (incident light) from a subject to the pixel unit 1 a of the solid-state imaging device 1.
  • the optical system 310 may be composed of a plurality of optical lenses.
  • the shutter device 311 controls the light irradiation period and the light shielding period to the solid-state imaging device 1.
  • the drive unit 313 controls the transfer operation of the solid-state imaging device 1 and the shutter operation of the shutter device 311.
  • the signal processing unit 312 performs various types of signal processing on the signal output from the solid-state imaging device 1.
  • the video signal Dout after the signal processing is stored in a storage medium such as a memory, or is output to a monitor or the like.
  • the present disclosure is not limited to the above-described embodiments and the like, and various modifications are possible.
  • the structure in which two, three, or four photodiodes are stacked in the semiconductor layer 10 is illustrated, but the number of photodiodes stacked in the semiconductor layer 10 is limited to this. It may be 5 or more.
  • the present disclosure may be configured as follows. (1) A semiconductor layer having a first surface and a second surface facing each other; A plurality of photodiodes stacked in the semiconductor layer, A solid-state imaging device, wherein at least one of the plurality of photodiodes also serves as a transfer path for signal charges accumulated in another photodiode. (2) The solid-state imaging device according to (1), further including a wiring layer embedded in the semiconductor layer.
  • the plurality of photodiodes include a first photodiode and a second photodiode stacked in order from the first surface side; A transistor embedded in the semiconductor layer for transferring signal charges from the first photodiode to the second photodiode;
  • the solid-state imaging device according to (2) wherein a gate of the transistor is electrically connected to the wiring layer.
  • an interlayer insulating film is formed on a portion of the wiring layer facing each of the first and second photodiodes.
  • the plurality of photodiodes include a first photodiode and a second photodiode stacked in order from the first surface side; A separation layer that forms a potential barrier between the first photodiode and the second photodiode; The solid-state imaging device according to (2), wherein the wiring layer is formed in the same layer as the separation layer and surrounds the separation layer with an insulating film interposed therebetween.
  • the plurality of photodiodes include a first photodiode and a second photodiode stacked in order from the first surface side; A separation layer that forms a potential barrier between the first photodiode and the second photodiode;
  • the semiconductor layer is A first semiconductor layer including the first photodiode; A second semiconductor layer including the second photodiode,
  • a color filter is provided on the first surface of the semiconductor layer,
  • the solid-state imaging device according to any one of (1) to (7), wherein each of the plurality of photodiodes photoelectrically converts the same wavelength.
  • the plurality of photodiodes are: In order from the first surface side, a photodiode for obtaining a signal charge corresponding to blue light, a photodiode for obtaining a signal charge corresponding to green light, and a signal charge corresponding to red light
  • the solid-state imaging device according to any one of (1) to (9), including a photodiode.
  • the plurality of photodiodes further include a photodiode for photoelectrically converting infrared light on the second surface side of the photodiode for obtaining a signal charge corresponding to the red light.
  • Image sensor In order from the first surface side, a photodiode for obtaining a signal charge corresponding to blue light, a photodiode for obtaining a signal charge corresponding to green light, and a signal charge corresponding to red light
  • the solid-state imaging device according to any one of (1) to (9), including a photodiode.
  • the plurality of photodiodes further include
  • the plurality of photodiodes include a first photodiode and a second photodiode stacked in order from the first surface side of the semiconductor layer,
  • the plurality of photodiodes include a first photodiode and a second photodiode stacked in order from the first surface side of the semiconductor layer, An isolation layer that forms a potential barrier and a wiring layer that surrounds the isolation layer with an insulating film interposed between the first photodiode and the second photodiode are provided,
  • the plurality of photodiodes include a first photodiode and a second photodiode stacked in order from the first surface side of the semiconductor layer, A separation layer forming a potential barrier is provided between the first photodiode and the second photodiode, Voltage control of the first semiconductor layer including the first photodiode of the semiconductor layer and the second semiconductor layer including the second photodiode, respectively, enables voltage control of the first photo diode.
  • Each of the plurality of photodiodes photoelectrically converts the same wavelength.
  • the charge transfer from the third photodiode formed in the region closest to the second surface to the floating diffusion at the same time as the charge transfer between the photodiodes is described in any one of (12) to (15) above A method for driving a solid-state imaging device.
  • the third photodiode formed in the region closest to the circuit formation surface temporarily holds all signal charges generated in the plurality of photodiodes,
  • the plurality of photodiodes photoelectrically convert different wavelengths according to the distance from the light incident surface, Read signal charges of each photodiode sequentially from the side of the semiconductor layer close to the second surface, When reading the signal charge of each photodiode, Conducting charge transfer via another photodiode toward the second surface, The method for driving a solid-state imaging device according to any one of (12) to (16), wherein signal charges are read out through a photodiode formed in a region closest to the second surface.
  • a semiconductor layer having a first surface and a second surface facing each other; A plurality of photodiodes stacked in the semiconductor layer, An electronic apparatus having a solid-state imaging device, wherein at least one photodiode of the plurality of photodiodes also serves as a transfer path for signal charges accumulated in another photodiode.

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Abstract

　固体撮像素子は、互いに対向する第１面と第２面とを有する半導体層と、半導体層内に積層された複数のフォトダイオードとを備え、複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された電荷の転送経路を兼ねているものである。

Description

固体撮像素子、固体撮像素子の駆動方法、固体撮像素子の製造方法および電子機器
　本開示は、例えばＣＣＤ（Charge Coupled Device）あるいはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどに用いられる固体撮像素子、固体撮像素子の駆動方法、固体撮像素子の製造方法および電子機器に関する。
　ＣＣＤあるいはＣＭＯＳイメージセンサなどに用いられる固体撮像素子において、フォトダイオード（ＰＤ）から信号電荷を読み出すためのスイッチング素子として、いわゆる縦型トランジスタが実用化されている。
　縦型トランジスタは、シリコン（Ｓｉ）などの半導体基板の深さ（厚み）方向に埋め込まれた電極（ゲート電極）を有している。この縦型トランジスタを用いることで、半導体基板内の奥深い領域に存在するフォトダイオードからも信号電荷を読み出すことができる。また、フォトダイオードの表面電界を緩和することができる。更に、複数のフォトダイオードを積層することが可能となることから、画素の飽和容量を増やすことができる。
　例えば、特許文献１には、半導体基板内に２つのフォトダイオードを積層し、各フォトダイオードに対して、上記のような縦型トランジスタをそれぞれ設けた構造が提案されている。この構造では、各フォトダイオードの信号電荷が、対応する縦型トランジスタを介して個別に読み出される。
特開２０１２－１９９４８９号公報
　しかしながら、上記特許文献１のように、半導体基板内に複数のフォトダイオードを積層させる場合、フォトダイオードの個数分の縦型トランジスタが設けられる。このため、特に３つ以上のフォトダイオードを積層させる場合などには、縦型トランジスタを設置するためのスペースが大きくなる。また、回路形成面から最深部のフォトダイオードまでゲート電極が達するように縦型トランジスタを形成することは容易ではなく、実現性に乏しい。
　したがって、省スペース化を図りつつ複数のフォトダイオードの積層構造を実現することが可能な固体撮像素子、固体撮像素子の駆動方法、固体撮像素子の製造方法および電子機器を提供することが望ましい。
　本開示の一実施の形態の固体撮像素子は、互いに対向する第１面と第２面とを有する半導体層と、半導体層内に積層された複数のフォトダイオードとを備え、複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねているものである。
　本開示の一実施の形態の固体撮像素子では、半導体層内に積層された複数のフォトダイオードのうちの少なくとも１つが、他のフォトダイオードの信号電荷の転送経路を兼ねることにより、信号電荷を読み出すためのトランジスタを、各フォトダイオードから第２面まで延在して設けずに済む。したがって、トランジスタの設置スペースを削減することができる。また、半導体層を深く掘り込まずに済むと共に、トランジスタによる転送距離が短縮されることから、設計困難性が低くなる。
　本開示の一実施の形態の固体撮像素子の駆動方法は、互いに対向する第１面および第２面を有する半導体層内に積層された複数のフォトダイオードにおいて、少なくとも１つのフォトダイオードを経由して、他のフォトダイオードの信号電荷を転送し、複数のフォトダイオードのうち、半導体層の第２面に最も近い領域に形成されたフォトダイオードを介して信号電荷を読み出すものである。
　本開示の一実施の形態の固体撮像素子の駆動方法では、半導体層内に積層された複数のフォトダイオードのうち少なくとも１つのフォトダイオードを経由して、他のフォトダイオードの信号電荷を転送する。複数のフォトダイオードのうち、半導体層の第２面に最も近い領域に形成されたフォトダイオードを介して信号電荷を読み出す。これにより、固体撮像素子において、信号電荷を読み出すためにトランジスタを各フォトダイオードから第２面まで延在して設けずに済む。したがって、トランジスタの設置スペースを削減することができる。また、半導体層を深く掘り込まずに済むと共に、トランジスタによる転送距離が短縮されることから、設計困難性が低くなる。
　本開示の一実施の形態の固体撮像素子の製造方法は、半導体層を形成し、半導体層内に複数のフォトダイオードを積層して形成し、複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねているものである。
　本開示の固体撮像素子の製造方法では、半導体層内に複数のフォトダイオードを積層し、それらのうちの少なくとも１つが、他のフォトダイオードの信号電荷の転送経路を兼ねることで、信号電荷を読み出すためのトランジスタを、各フォトダイオードから半導体層の第２面まで延在して設けずに済む。したがって、トランジスタの設置スペースを削減することができる。また、半導体層を深く掘り込まずに済むと共に、トランジスタによる転送距離が短縮されることから、設計困難性が低くなる。
　本開示の一実施の形態の電子機器は、上記本開示の一実施の形態の固体撮像素子を有するものである。
　本開示の一実施の形態の固体撮像素子および電子機器によれば、半導体層内に積層された複数のフォトダイオードのうちの少なくとも１つが、他のフォトダイオードの信号電荷の転送経路を兼ねることにより、トランジスタの設置スペースを削減すると共に、設計難易度を低くすることができる。よって、省スペース化を図りつつ複数のフォトダイオードの積層構造を実現することが可能となる。
　本開示の一実施の形態の固体撮像素子の駆動方法によれば、半導体層内に積層された複数のフォトダイオードのうち少なくとも１つのフォトダイオードを経由して、他のフォトダイオードの信号電荷を転送する。そして、複数のフォトダイオードのうち、半導体層の第２面に最も近い領域に形成されたフォトダイオードを介して信号電荷を読み出すようにしたので、固体撮像素子において、トランジスタの設置スペースを削減すると共に、設計難易度を低くすることができる。よって、省スペース化を図りつつ複数のフォトダイオードの積層構造を有する固体撮像素子を実現可能となる。
　本開示の一実施の形態の固体撮像素子の製造方法によれば、半導体層内に複数のフォトダイオードを積層し、それらのうちの少なくとも１つが、他のフォトダイオードの信号電荷の転送経路を兼ねるようにしたので、トランジスタの設置スペースを削減すると共に、設計難易度を低くすることが可能となる。よって、省スペース化を図りつつ複数のフォトダイオードの積層構造を有する固体撮像素子を実現可能となる。
　尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
本開示の第１の実施形態に係る固体撮像素子の全体構成を表す機能ブロック図である。 図１に示した画素部の要部構成を表す断面図である。 図２のＩ－Ｉ線に対応する断面図である。 図２のII－II線に対応する断面図である。 図２のIII－III線に対応する断面図である。 図２に示した配線層の平面レイアウトの一例を表す模式図である。 図２に示した画素部の製造方法の一例を説明するための断面図である。 図５に続く工程を説明するための断面図である。 図６に続く工程を説明するための断面図である。 図７に続く工程を説明するための断面図である。 図８に続く工程を説明するための断面図である。 図９に続く工程を説明するための断面図である。 図１０に続く工程を説明するための断面図である。 図１１に続く工程を説明するための断面図である。 図１２に続く工程を説明するための断面図である。 図１３に続く工程を説明するための断面図である。 図１４に続く工程を説明するための断面図である。 図２に示した半導体層の深さ方向におけるポテンシャルエネルギーを表す模式図である。 図２に示した画素の駆動動作（信号電荷読み出し動作）について説明するための断面模式図である。 比較例に係る画素部の構造を表す断面図である。 変形例１に係る画素部の製造方法の一例を説明するための断面図である。 図１９に続く工程を説明するための断面図である。 図２０に続く工程を説明するための断面図である。 図２１に続く工程を説明するための断面図である。 図２２に続く工程を説明するための断面図である。 図２３に続く工程を説明するための断面図である。 図２４に続く工程を説明するための断面図である。 図２５に続く工程を説明するための断面図である。 図２６に続く工程を説明するための断面図である。 本開示の第２の実施形態に係る固体撮像素子の画素部の要部構成を表す断面図である。 図２８のＩ－Ｉ線に対応する断面図である。 図２８のII－II線に対応する断面図である。 図２８のIII－III線に対応する断面図である。 図２８に示した画素の駆動動作（信号電荷読み出し動作）について説明するための断面模式図である。 本開示の第３の実施形態に係る固体撮像素子の画素部の要部構成を表す断面図である。 図３１に示した半導体層の深さ方向におけるポテンシャルエネルギーを表す模式図である。 本開示の第４の実施形態に係る固体撮像素子の画素部の要部構成を表す断面図である。 図３３に示した画素の駆動動作（信号電荷読み出し動作）について説明するための断面模式図である。 図３３に示した半導体層の深さ方向におけるポテンシャルエネルギーを表す模式図である。 図３３に示した各縦型トランジスタのゲート電圧のパルス波形の一例を表す図である。 本開示の第５の実施形態に係る固体撮像素子の画素部の要部構成を表す断面図である。 図３７に示した半導体層の深さ方向におけるポテンシャルエネルギーを表す模式図である。 図３７に示した各縦型トランジスタのゲート電圧のパルス波形の一例を表す図である。 本開示の第６の実施形態に係る固体撮像素子の画素部の要部構成を表す断面図である。 図４０に示した半導体層の深さ方向におけるポテンシャルエネルギーを表す模式図である。 図４０に示した各縦型トランジスタのゲート電圧のパルス波形の一例を表す図である。 変形例２に係る固体撮像素子の画素部の要部構成を表す断面図である。 適用例に係る電子機器の概略構成を表すブロック図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。なお、説明する順序は、下記の通りである。
１．第１の実施形態（半導体層内に、縦型トランジスタおよび配線層が埋設された固体撮像素子の例）
２．変形例１（基板貼り合わせによりフォトダイオードを積層させる場合の製造方法の例）
３．第２の実施の形態（縦型トランジスタを用いずに、フォトダイオード間の分離層（拡散層）を利用して電荷転送を行う固体撮像素子の例）
４．第３の実施の形態（縦型トランジスタを用いずに、半導体層自体を電圧制御することでフォトダイオード間の電荷転送を行う固体撮像素子の例）
５．第４の実施形態（複数のフォトダイオードにおいて同一波長の光電変換を行い、ダイナミックレンジ拡大機能を実現する固体撮像素子の例）
６．第５の実施形態（複数のフォトダイオードの１つをメモリーとして使用し、グローバルシャッタ機能を実現する固体撮像素子の例）
７．第６の実施形態（複数のフォトダイオードにおいて互いに異なる波長（Ｒ，Ｇ，Ｂ）の光電変換を行う、縦分光型の固体撮像素子の例）
８．変形例２（赤外光を光電変換するフォトダイオードを加えた縦分光型の固体撮像素子の例）
９．適用例（電子機器（カメラ）の例）
＜第１の実施の形態＞
［構成］
　図１は、本開示の第１の実施形態の固体撮像素子（固体撮像素子１）の全体構成を表したものである。固体撮像素子１は、例えばＣＣＤまたはＣＭＯＳイメージセンサなどである。この固体撮像素子１は、例えば、撮像エリアとしての画素部１ａと、行走査部１３１、水平選択部１３３、列走査部１３４およびシステム制御部１３２を含む回路部１３０とを有している。
　画素部１ａは、例えば行列状に２次元配置された複数の画素Ｐを有している。この画素Ｐには、例えば画素行ごとに画素駆動線Ｌread（具体的には行選択線およびリセット制御線）が配線され、画素列ごとに垂直信号線Ｌsigが配線されている。画素駆動線Ｌreadは、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線Ｌreadの一端は、行走査部１３１の各行に対応した出力端に接続されている。画素部１ａの詳細構成については後述する。
　回路部１３０は、画素部１ａと同一の基板上に形成されていてもよいが、例えば画素部１ａと積層化されており、例えば回路部１３０が形成されたチップの上に重ねて画素部１ａが形成されている。行走査部１３１は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１ａの各画素Ｐを、例えば行単位で駆動する画素駆動部である。行走査部１３１によって選択走査された画素行の各画素Ｐから出力される信号は、垂直信号線Ｌsigの各々を通して水平選択部１３３に供給される。水平選択部１３３は、垂直信号線Ｌsigごとに設けられたアンプや水平選択スイッチ等によって構成されている。列走査部１３４は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１３３の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部１３４による選択走査により、垂直信号線Ｌsigの各々を通して伝送される各画素の信号が順番に水平信号線１３５に出力され、当該水平信号線１３５を通して基板１１の外部へ伝送される。
　システム制御部１３２は、外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、固体撮像素子１の内部情報などのデータを出力するものである。システム制御部１３２はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３１、水平選択部１３３および列走査部１３４などの駆動制御を行う。
　図２は、画素部１ａの要部の断面構成を表したものである。尚、図２では、画素部１ａのうちの２つの画素Ｐに相当する領域を示している。また、以下では、裏面照射型の素子構造を例に挙げて説明するが、本開示内容は表面照射型の素子構造にも適用可能である。
　画素部１ａでは、例えばシリコン（Ｓｉ）よりなる半導体層（または半導体基板）１０内に、複数のフォトダイオード（ここでは２つのフォトダイオードＰＤ１，ＰＤ２）が厚み方向に沿って積層されている。この半導体層１０は、互いに対向する回路形成面Ｓ１（第２面）と光入射面Ｓ２（第１面）とを有しており、光入射面Ｓ２側の一部が第１半導体層１１、回路形成面Ｓ１側の一部が第２半導体層２１となっている。これらの第１半導体層１１と第２半導体層２１とは、例えばエピタキシャル成長を用いて段階的に形成されたものである（後述）。あるいは、第１半導体層１１と第２半導体層２１とは、それぞれ個別に形成された後に貼り合わせられたものであってもよい。
　半導体層１０の回路形成面Ｓ１には、フォトダイオードＰＤ１，ＰＤ２から信号読み出しを行うためのスイッチング素子としての縦型トランジスタ２３と、ＦＤ（フローティングディフュージョン）２４とが形成されている。尚、回路形成面Ｓ１には、この他にも、図示しないリセットトランジスタ、増幅トランジスタ、選択トランジスタおよびロジック回路等が形成されている。また、この回路形成面Ｓ１上に、図示しない多層配線層が設けられている。
　縦型トランジスタ２３は、フォトダイオードＰＤ２に蓄積（または保持）された信号電荷をＦＤ２４へ転送するためのもの（詳細には、電荷転送用のゲート電極）である。この縦型トランジスタ２３は、第２半導体層２１に掘り込まれた溝に埋め込み形成され、例えばｎ型またはｐ型の不純物がドープされたポリシリコン等により構成されている。縦型トランジスタ２３の側面にはシリコン酸化膜などの絶縁膜（図示せず）が形成されている。この縦型トランジスタ２３を電圧制御することにより、電荷転送時には、縦型トランジスタ２３（ゲート）の側面近傍にチャネルが形成され、これに近接するフォトダイオードＰＤ２がソース、ＦＤ２４がドレインとなる。尚、本実施の形態では、縦型トランジスタ２３を用いてＦＤ２４への電荷転送を行う場合を例示するが、本開示はこれに限定されない。即ち、ＦＤへの転送用のトランジスタ（ゲート）は半導体層上に形成されていてもよい（ゲートが埋め込まれていなくともよい）。
　半導体層１０の光入射面Ｓ２上には、オンチップレンズ３１とカラーフィルタ３２とが形成されている。本実施の形態では、１つの画素Ｐに、例えばＲ（赤），Ｇ（緑），Ｂ（青）のいずれかの色のカラーフィルタ３２が設けられている。また、半導体層１０の光入射面Ｓ２上には、必要に応じて、平坦化膜等が形成されていてもよい。
　フォトダオードＰＤ１は、第１半導体層１１内に形成され、フォトダイオードＰＤ２は第２半導体層２１内に形成されている。これらのフォトダイオードＰＤ１，ＰＤ２はそれぞれ、ｐｎ接合を有する光電変換素子である。フォトダイオードＰＤ１は、例えば光入射側から順に、ｎ型不純物拡散層１２ａとｐ型不純物拡散層１２ｂとが積層されて構成されている。これらのうち、ｎ型不純物拡散層１２ａは、例えばｐ型不純物拡散層１２ｂとの界面付近において最も不純物濃度が高く、光入射面Ｓ２に向かって徐々に濃度が減少するような濃度勾配を有している。ここでは、光電変換により発生した信号電荷（電子）がｎ型不純物拡散層１２ａに蓄積される。フォトダイオードＰＤ２についても同様で、例えば光入射側から順に、ｎ型不純物拡散層２２ａとｐ型不純物拡散層２２ｂとが積層されて構成されている。これらのうち、ｎ型不純物拡散層２２ａは、例えばｐ型不純物拡散層２２ｂとの界面付近において最も不純物濃度が高く、光入射面Ｓ２に向かって徐々に濃度が減少するような濃度勾配を有している。また、光電変換により発生した信号電荷（電子）がｎ型不純物拡散層２２ａに蓄積される。尚、フォトダイオードＰＤ１が、本開示の「第１のフォトダイオード」の一具体例に相当し、フォトダイオードＰＤ２が、本開示の「第２のフォトダイオード」の一具体例に相当する。
　本実施の形態では、詳細は後述するが、フォトダイオードＰＤ２が、フォトダイオードＰＤ１の信号電荷の電荷転送経路を兼ねている。つまり、フォトダイオードＰＤ２１に蓄積された信号電荷は、フォトダイオードＰＤ２を通って、ＦＤ２４へ読み出されるようになっている。
　この半導体層１０内には、縦型トランジスタ１６と配線層１４とが埋設されている。図３Ａ～図３Ｃに、これらの縦型トランジスタ１６および配線層１４の近傍領域の断面構成を模式的に示す。但し、図３Ａは図２のＩ－Ｉ線、図３Ｂは図２のII－II線、図３Ｃは図２のIII－III線に相当する断面の構成を示す。
　縦型トランジスタ１６は、フォトダイオードＰＤ１の一部とフォトダイオードＰＤ２の一部とに近接して設けられ、これらのフォトダイオードＰＤ１，ＰＤ２間の電荷転送を行うためのもの（詳細には電荷転送用のゲート電極）である。縦型トランジスタ１６は、半導体層１０内に全てが埋め込まれている。また、回路形成面Ｓ１まで届くように形成される必要はなく、ｎ型不純物拡散層１２ａの一部とｎ型不純物拡散層１２ｂの一部とに近接可能な程度の長さ（厚み）を有していればよい。この縦型トランジスタ１６は、上記縦型トランジスタ２３と同様、例えばポリシリコン等により構成され、その側面にはシリコン酸化膜などの絶縁膜（図示せず）が形成されている。これにより、電荷転送時（フォトダイオードＰＤ１に蓄積された信号電荷の転送時）には、縦型トランジスタ１６（ゲート）の側面近傍にチャネルが形成され、フォトダイオードＰＤ１がソース、フォトダイオードＰＤ２がドレインとなる。尚、本実施の形態の縦型トランジスタ１６が、本開示における「トランジスタ」の一具体例に相当する。
　配線層１４は、縦型トランジスタ１６に電気的に接続され、縦型トランジスタ１６に電圧を供給するための配線であり、いわゆるジャンクションリークを抑制するために、例えばポリシリコンにより構成されることが望ましい。この配線層１４は、半導体層１０内のうちの、例えば第１半導体層１１と第２半導体層２１との間の領域に形成されている。図４に、配線層１４の平面レイアウトの一例を示す。このように、配線層１４は、半導体層１４内において、例えば全体が格子状となるように形成されており、例えば端部に設けられたＴＣＶ（Through CIS Via）１１１を通じて回路形成面Ｓ１側に引き出され、回路部１３０へ接続されている。但し、配線層１４の平面レイアウトはこれに限らず、例えばストライプ状であってもよい。
　フォトダイオードＰＤ１とフォトダイオードＰＤ２との間には、そのような配線層１４を挟むように、層間絶縁膜１３，１５が形成されている。
　層間絶縁膜１３，１５はいずれも、例えばフォトダイオードＰＤ１，ＰＤ２と対向するように形成されている。これらの層間絶縁膜１３，１５は、例えば信号電荷が配線層１４を伝って逃げることを抑制する機能を有すると共に、配線層１４への電圧印加によって半導体層１０自体の電圧変動を抑制する機能を有している。この層間絶縁膜１３，１５は、例えばＳｉＯ2あるいは、より誘電率の低いLow-k材料（例えばＳｉＯＣ等）により構成されている。尚、これらの層間絶縁膜１３，１５は、互いに同じパターン形状で形成されていてもよいし、互いに異なる形状で形成されていてもよい。
［製造方法］
　図５～図１５は、図２に示した画素部１ａの製造方法（固体撮像素子１の製造方法）について説明するための断面構成を表したものである。上記画素部１Ａは、例えば次のようにして製造することができる。
　即ち、まず図５に示したように、例えばシリコン基板などの第１半導体層１１内の所定の領域に、例えばイオンインプラ法により不純物を打ち込み、フォトダイオードＰＤ１を形成する。
　次に、図６に示したように、フォトダイオードＰＤ１上に、上述した材料などよりなる層間絶縁膜１３を形成する。続いて、図７に示したように、第１半導体層１１の表面に、エピタキシャル成長によりアモルファスシリコン層を成膜した後、熱処理を行い、Ｓｉ層１１０Ａを形成する。この後、図８に示したように、平坦化処理を行い、Ｓｉ層１１０Ａのうちの層間絶縁膜１３上に成長した部分を除去する。
　続いて、図９に示したように、例えばポリシリコンからなる配線層１４を形成する。この際、層間絶縁膜１３およびＳｉ層１１０Ａのうちの選択的な領域を、例えば溝状にエッチングし、そのエッチングした領域にポリシリコンを成膜する。
　次に、図１０に示したように、上述した材料などよりなる層間絶縁膜１５を配線層１４上に形成する。続いて、図１１に示したように、エピタキシャル成長により、Ｓｉ層１１０Ｂを形成する。この際のエピタキシャル成長は、配線層１４および層間絶縁膜１５から露出したＳｉ層１１０Ａを種とすることができる。
　続いて、図１２に示したように、縦型トランジスタ１６を形成する。具体的には、形成したＳｉ層１１０Ｂ，１１０Ａを貫通して、かつ配線層１４の一部を切り欠くように、第１半導体層１１の所定の深さの位置まで、例えばエッチングにより溝を形成する。この溝の側面に絶縁膜等を成膜した後、この溝を埋め込むように例えばポリシリコン等を成膜することにより、縦型トランジスタ１６を形成する。
　次に、図１３に示したように、Ｓｉ層１１０Ｂを種としたエピタキシャル成長により第２半導体層２１を形成する。この後、図１４に示したように、第２半導体層２１内の所定の領域に、例えばイオンインプラ法により不純物を打ち込み、フォトダイオードＰＤ２を形成する。
　最後に、図１５に示したように、第２半導体層２１の表層に、縦型トランジスタ２３を形成すると共に、例えばイオンインプラ法によりＦＤ２４を形成する。このようにして、図２に示した画素部１ａを形成することができる。
　尚、積層するフォトダイオードの数が３つ以上の場合には、図５～図１４の工程の後、縦型トランジスタ２３およびＦＤ２４を形成する前に、図６～図１４に示した工程を繰り返し行えばよい。
［作用・効果］
　上記のような固体撮像素子１では、画素部１ａ入射した光は、画素Ｐ毎にオンチップレンズ３１およびカラーフィルタ３２を透過した後、フォトダイオードＰＤ１，ＰＤ２において光電変換される。フォトダイオードＰＤ１，ＰＤ２のそれぞれにおいて発生した電子および正孔のうち一方（例えば電子）が、ｎ型不純物拡散層１２ａ，２２ａのそれぞれに、信号電荷として蓄積される。蓄積された信号電荷は、所定のタイミングでＦＤ２４へ転送される。ＦＤ２４へ転送された信号電荷は、他の画素トランジスタ（増幅トランジスタおよび選択トランジスタ等）を介して、電圧信号として、垂直信号線Ｌsig（図１）に読み出される。尚、本開示における固体撮像素子の駆動方法は、以下に説明する信号読み出し動作によって具現化されるものである。
　本実施の形態では、フォトダイオードＰＤ２がフォトダイオードＰＤ１の電荷転送経路を兼ねている。即ち、上記のような信号電荷の読み出し動作の際に、フォトダイオードＰＤ１において光電変換され、蓄積された信号電荷は、フォトダイオードＰＤ２を通って、ＦＤ２４へ転送される。一方、フォトダイオードＰＤ２において光電変換され、蓄積された信号電荷は、縦型トランジスタ２３によってＦＤ２４へ転送される。
　図１６は、画素Ｐにおける深さ方向とポテンシャルエネルギーとの関係を模式的に表したものである。図１７は、信号電荷の読み出し動作を説明するための模式図である。本実施の形態では、フォトダイオードＰＤ１からフォトダイオードＰＤ２への電荷転送は、縦型トランジスタ１６を用いて行われ、フォトダイオードＰＤ２からＦＤ２４への電荷転送は、縦型トランジスタ２３を用いて行われる。
　具体的には、フォトダイオードＰＤ１に蓄積された信号電荷ｅの読み出し動作の際には、縦型トランジスタ１６に、電圧供給源１４０から配線層１４を通じてオン電位が印加されることにより、縦型トランジスタ１６がオン状態とされる。これにより、縦型トランジスタ１６の側面近傍にチャネルが形成され、フォトダイオードＰＤ１，ＰＤ２間に電荷転送パスＲ１が形成される（ポテンシャル障壁ｈ１がなくなる）。これにより、フォトダイオードＰＤ１（具体的にはｎ型不純物拡散層１２ａ）に蓄積されていた信号電荷ｅが、フォトダイオードＰＤ２（具体的にはｎ型不純物拡散層２２ａ）へ転送される。これと同時に、縦型トランジスタ２３に、図示しない配線を通じてオン電位が印加され、縦型トランジスタ２３がオン状態とされると、縦型トランジスタ２３の側面近傍にチャネルが形成され、フォトダイオードＰＤ２とＦＤ２４との間に電荷転送パスＲ２が形成される（ポテンシャル障壁ｈ２がなくなる）。これにより、フォトダイオードＰＤ１に蓄積された信号電荷ｅが、フォトダイオードＰＤ２を通って、ＦＤ２４へ転送される。
　一方、フォトダイオードＰＤ２に蓄積された信号電荷ｅの読み出し動作の際には、縦型トランジスタ２３に、図示しない配線を通じてオン電位が印加され、縦型トランジスタ２３がオン状態とされると、縦型トランジスタ２３の側面近傍にチャネルが形成され、フォトダイオードＰＤ２とＦＤ２４との間に電荷転送パスＲ２が形成される（ポテンシャル障壁ｈ２がなくなる）。
　尚、フォトダイオードＰＤ１，ＰＤ２の各信号電荷の読み出し動作は、用途に応じて、同時に（一括して）行われてもよいし、時分割的に行われてもよい（詳細は後述）。例えば、フォトダイオードＰＤ１に蓄積された信号電荷と、フォトダイオードＰＤ２に蓄積された信号電荷とを、別々に読み出す場合には、フォトダイオードＰＤ２の信号読み出しを行った後に、フォトダイオードＰＤ１の信号読み出しを行えばよい。
（比較例）
　図１８に、本実施の形態の比較例に係る画素部の断面構造を示す。一般に、半導体層１００内に、複数のフォトダイオード１０１Ａ，１０１Ｂを積層する場合、フォトダイオード１０１Ａ，１０１Ｂから個別に信号電荷を読み出すためには、それぞれに対応して縦型トランジスタ１０２ａ，１０２ｂが設置される。このため、例えば回路形成面Ｓ１において電極設置のためのスペースを要し、例えば画素の微細化が進むと、設計が困難となる。また、最深部のフォトダイオード（ここではフォトダイオード１０１Ａ）から信号電荷を読み出すためには、回路形成面Ｓ１からシリコンの奥深い位置に至るまで縦型トランジスタ１０２ａが形成されることになる。ところが、シリコンの深堀りが困難であること、あるいは縦型トランジスタ１０２ａによる転送距離が長くなること、等を考慮すると、設計難易度が高いものとなる。
　これに対し、本実施の形態では、半導体層１０内に積層された複数のフォトダイオード（ＰＤ１，ＰＤ２）のうちの少なくとも１つ（ここでは、フォトダイオードＰＤ２）が、他のフォトダイオード（ここでは、フォトダイオードＰＤ１）の信号電荷の転送経路を兼ねる。これにより、信号電荷を読み出すためのトランジスタ（縦型トランジスタ１６）を、フォトダイオードＰＤ１から回路形成面Ｓ１まで到達するように延在して設けずに済む。したがって、トランジスタの設置スペースを削減することができる。また、製造プロセスにおいて半導体層１０を深く掘り込まずに済むと共に、縦型トランジスタ１６による転送距離が上記比較例に比べ短くなることから、設計難易度が低くなる。
　以上説明したように本実施の形態では、半導体層１０内に積層された複数のフォトダイオード（ＰＤ１，ＰＤ２）のうちの少なくとも１つが、他のフォトダイオードの信号電荷の転送経路を兼ねるようにしたので、トランジスタの設置スペースを削減することができると共に、設計難易度を低くすることができる。よって、省スペース化を図りつつ複数のフォトダイオードの積層構造を実現することが可能となる。
　また、このフォトダイオードの積層構造は、後述する様々な機能（例えばダイナミックレンジ拡大、縦分光、グローバルシャッタ駆動など）へ応用することができる。
＜変形例１＞
　上記第１の実施の形態では、固体撮像素子の製造方法として、第１半導体層１１（半導体基板）上に、エピタキシャル成長により第２半導体層２１を形成する工程を含むものを例示したが、製造方法はこれに限定されるものではない。例えば、本変形例のように半導体基板同士の貼り合わせによって同様の素子構造を得ることもできる。図１９～図２７は、本変形例の製造方法を説明するための断面構成を表したものである。
　本変形例では、まず図１９に示したように、例えばシリコン基板などの第１半導体層１１内の所定の領域に、例えばイオンインプラ法により不純物を打ち込み、フォトダイオードＰＤ１を形成する。続いて、図２０に示したように、縦型トランジスタ１６の一部に相当する電極１６－１を形成する。
　一方、図２１に示したように、例えばシリコン基板などの第２半導体層２１上に、層間絶縁膜１５を形成する。続いて、図２２に示したように、配線層１４を形成する。この後、図２３に示したように、層間絶縁膜１３を形成する。尚、ここでは、層間絶縁膜１３，１５および配線層１４は、上記第１の実施の形態のように、所定の形状にパターニングされる。続いて、図２４に示したように、縦型トランジスタ１６の一部に相当する電極１６－２を形成する。
　これらの後、図２５に示したように、第１半導体層１１のフォトダイオードＰＤ１が形成されている面に、層間絶縁膜１３が向かい合うように、第２半導体層２１を貼り合わせる。この際、電極１６－１と電極１６－２とが互いに正対するように位置合わせがなされる。これにより、第１半導体層１１上に第２半導体層２１が積層されると共に、縦型トランジスタ１６が形成される。この後、図２６に示したように、第２半導体層２１の表面を研磨し、第２半導体層２１を所定の厚みにすると共に回路形成面Ｓ１を形成する。
　次に、図２７に示したように、第２半導体層２１内の所定の領域に、例えばイオンインプラ法により不純物を打ち込み、フォトダイオードＰＤ２を形成する。
　最後に、上記第１の実施の形態（図１５）同様にして、第２半導体層２１の表層に、縦型トランジスタ２３およびＦＤ２４を形成する。このようにして、画素部１ａを形成することもできる。
　尚、積層するフォトダイオードの数が３つ以上の場合には、図１９～図２７の工程の後、縦型トランジスタ２３およびＦＤ２４を形成する前に、図２０～図２７に示した工程を繰り返し行えばよい。
　次に、上記第１の実施の形態の固体撮像素子（画素部）の他の実施の形態について説明する。尚、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
＜第２の実施の形態＞
［構成］
　図２８は、本開示の第２の実施の形態に係る固体撮像素子の画素部の要部構成を表す断面図である。尚、本実施の形態の固体撮像素子では、画素部以外の回路部１３０等の構成については、上記第１の実施の形態と同様である。
　本実施の形態においても、半導体層（または半導体基板）１０内に、複数のフォトダイオード（ここでは２つのフォトダイオードＰＤ１，ＰＤ２）が厚み方向に沿って積層されている。また、半導体層１０の回路形成面Ｓ１には、縦型トランジスタ２３と、ＦＤ２４とが形成されている。尚、図示しないが、光入射面Ｓ２には、上記第１の実施の形態と同様、オンチップレンズ３１およびカラーフィルタ３２等が形成されている。更に、本実施の形態においても、フォトダイオードＰＤ２が、フォトダイオードＰＤ１の信号電荷の電荷転送経路を兼ねており、フォトダイオードＰＤ２１に蓄積された信号電荷が、フォトダイオードＰＤ２を通って、ＦＤ２４へ転送されるようになっている。また、配線層１４が半導体層１０に埋設されている。
　但し、本実施の形態では、上記第１の実施の形態と異なり、縦型トランジスタ１６が設けられておらず、フォトダイオードＰＤ１，ＰＤ２間の層構造を利用して、トランジスタを形成し、電荷転送を実現する。
　具体的には、半導体層１０内において、フォトダイオードＰＤ１の直上にフォトダイオードＰＤ２が形成されている。即ち、フォトダイオードＰＤ１（詳細にはｎ型不純物半導体層１２ａ）と、フォトダイオードＰＤ２（詳細にはｎ型不純物拡散層２２ａ）とが、ｐ型不純物拡散層１２ｂ（分離層）を隔てて形成されている。本実施の形態では、このｐ型不純物拡散層１２ｂが、フォトダイオードＰＤ１，ＰＤ２間のポテンシャル障壁を形成している。図２８および図２９Ｂに示したように、ｐ型不純物拡散層１２ｂと同層に、かつｐ型不純物拡散層１２ｂを囲むように、配線層１４が設けられている。配線層１４と、ｐ型不純物拡散層１２ｂとの間隙には、シリコン酸化膜などの絶縁膜１７Ｂが形成されている。これにより、電荷転送時（フォトダイオードＰＤ１に蓄積された信号電荷の転送時）には、ｐ型不純物拡散層１２ｂがチャネルとなり、その周囲（絶縁膜１７Ｂの内側）に電荷転送パスが形成される。フォトダイオードＰＤ１がソース、フォトダイオードＰＤ２がドレインとなる。
　尚、配線層１４の構成材料および平面レイアウトなどは、上記第１の実施の形態と同様である。また、そのような配線層１４を挟むように、層間絶縁膜１７Ａ，１７Ｃが形成されている。層間絶縁膜１７Ａ，１７Ｃは、上記第１の実施の形態の層間絶縁膜１３，１５と同様、例えば信号電荷が配線層１４を伝って逃げることを抑制する機能を有すると共に、配線層１４への電圧印加によって半導体層１０自体の電圧変動を抑制する機能を有している。これらの層間絶縁膜１７Ａ，１７Ｃは、上記層間絶縁膜１３，１５と同様の材料により構成されている。
［作用・効果］
　本実施の形態の固体撮像素子においても、画素部に入射した光は、画素Ｐ毎にフォトダイオードＰＤ１，ＰＤ２において光電変換される。フォトダイオードＰＤ１，ＰＤ２のそれぞれにおいて発生した電子および正孔のうち一方（例えば電子）が、ｎ型不純物拡散層１２ａ，２２ａのそれぞれに、信号電荷として蓄積される。蓄積された信号電荷は、所定のタイミングでＦＤ２４へ転送される。ＦＤ２４へ転送された信号電荷は、他の画素トランジスタ（増幅トランジスタおよび選択トランジスタ等）を介して、電圧信号として、垂直信号線Ｌsig（図１）に読み出される。
　また、本実施の形態においても、上記第１の実施の形態と同様、フォトダイオードＰＤ２がフォトダイオードＰＤ１の電荷転送経路を兼ねており、信号電荷の読み出し動作の際に、フォトダイオードＰＤ１に蓄積された信号電荷は、フォトダイオードＰＤ２を通じてＦＤ２４へ転送される。
　図３０は、信号電荷の読み出し動作を説明するための模式図である。本実施の形態では、フォトダイオードＰＤ１からフォトダイオードＰＤ２への電荷転送は、上記のようなｐ型不純物拡散層１２ｂを含むトランジスタ構造を利用して行われ、フォトダイオードＰＤ２からＦＤ２４への電荷転送は、縦型トランジスタ２３を用いて行われる。尚、深さ方向におけるポテンシャルエネルギーについては、上記第１の実施の形態と同様であり、通常時（信号読み出し時以外）には、ｐ型不純物拡散層１２ａが、縦型トランジスタ１６と同様のポテンシャル障壁ｈ１を形成する。
　具体的には、フォトダイオードＰＤ１に蓄積された信号電荷ｅの読み出し動作の際には、電圧供給源１４０から配線層１４に対し、所定のオン電位が印加されることにより、ｐ型不純物拡散層１２ｂにチャネルが形成され、その周囲に電荷転送パスＲ３が形成される（ｐ型不純物拡散層１２ｂによるポテンシャル障壁がなくなる）。これにより、フォトダイオードＰＤ１（ｎ型不純物拡散層１２ａ）に蓄積されていた信号電荷ｅが、フォトダイオードＰＤ２（ｎ型不純物拡散層２２ａ）へ転送される。一方、上記第１の実施の形態と同様、縦型トランジスタ２３をオン状態とすることで、フォトダイオードＰＤ２とＦＤ２４との間に電荷転送パスＲ２が形成される。従って、本実施の形態においても、フォトダイオードＰＤ１に蓄積された信号電荷が、フォトダイオードＰＤ２を経由して、ＦＤ２４へ転送される。
　上記のように、本実施の形態においても、半導体層１０内に積層された複数のフォトダイオード（ＰＤ１，ＰＤ２）のうちの少なくとも１つ（フォトダイオードＰＤ２）が、他のフォトダイオード（フォトダイオードＰＤ１）の信号電荷の転送経路を兼ねる。したがって、上記第１の実施の形態と同等の効果を得ることができる。また、本実施の形態では、フォトダイオードＰＤ１，ＰＤ２間の電荷転送において、上記第１の実施の形態よりもゲート幅が大きくなる。上記第１の実施の形態では、縦型トランジスタ１６が縦長の柱形状を有するため、そのゲート幅は比較的小さい。例えば、縦型トランジスタ１６のゲート幅は、図３Ａ～図３Ｃに示した断面形状における全周の長さに相当する。本実施の形態では、図２９Ａ～図２９Ｃに示した断面形状におけるフォトダイオードＰＤ１，ＰＤ２（ｐ型不純物拡散層１２ｂ）の全周の長さがゲート幅に相当する。このため、上記縦型トランジスタ１６よりもゲート幅が比較的大きい。よって、本実施の形態では、上記第１の実施の形態に比べ、ゲート幅を大きく設計し易いことから、フォトダイオードＰＤ１，ＰＤ２間の電荷転送に有利となる。
＜第３の実施の形態＞
［構成］
　図３１は、本開示の第３の実施の形態に係る固体撮像素子の画素部の要部構成と、電荷転送の様子とを表す断面模式図である。尚、本実施の形態の固体撮像素子では、画素部以外の回路部１３０等の構成については、上記第１の実施の形態と同様である。
　本実施の形態においても、半導体層（または半導体基板）１０内に、複数のフォトダイオード（フォトダイオードＰＤ１，ＰＤ２）が厚み方向に沿って積層されている。また、半導体層１０の回路形成面Ｓ１には、縦型トランジスタ２３と、ＦＤ２４とが形成されている。更に、本実施の形態においても、フォトダイオードＰＤ２が、フォトダイオードＰＤ１の信号電荷の電荷転送経路を兼ねており、フォトダイオードＰＤ２１に蓄積された信号電荷が、フォトダイオードＰＤ２を通って、ＦＤ２４へ転送されるようになっている。
　但し、本実施の形態では、上記第１の実施の形態と異なり、縦型トランジスタ１６および配線層１４が設けられていない。フォトダイオードＰＤ１，ＰＤ２間の層構造と他の電圧供給構造により電荷転送を実現する。
　具体的には、半導体層１０内において、フォトダイオードＰＤ１（詳細にはｎ型不純物半導体層１２ａ）と、フォトダイオードＰＤ２（詳細にはｎ型不純物拡散層２２ａ）とが、ｐ型不純物拡散層１２ｂ（分離層）を隔てて形成されている。本実施の形態においても、このｐ型不純物拡散層１２ｂが、フォトダイオードＰＤ１，ＰＤ２間のポテンシャル障壁を形成している。また、第１半導体層１１と第２半導体層２１とは、電気的に絶縁された状態（個々に電圧制御が可能な状態）で積層されている。例えば、第１半導体層１１と第２半導体層２１との間に、層間絶縁膜１８が形成され、第１半導体層１１および第２半導体層２１のそれぞれが、電圧供給源１４０に接続されている。これにより、本実施の形態では、フォトダイオードＰＤ１とフォトダイオードＰＤ２とが、ｐ型不純物拡散層１２ｂのみによって繋がった状態で積層されている。
　層間絶縁膜１８は、ｐ型不純物拡散層１２ｂを囲むように形成されており、上記第１の実施の形態の層間絶縁膜１３，１５と同様の材料により構成されている。
［作用・効果］
　本実施の形態の固体撮像素子においても、画素部に入射した光は、画素Ｐ毎にフォトダイオードＰＤ１，ＰＤ２において光電変換される。フォトダイオードＰＤ１，ＰＤ２のそれぞれにおいて発生した電子および正孔のうち一方（例えば電子）が、ｎ型不純物拡散層１２ａ，２２ａのそれぞれに、信号電荷として蓄積される。蓄積された信号電荷は、所定のタイミングでＦＤ２４へ転送される。ＦＤ２４へ転送された信号電荷は、他の画素トランジスタ（増幅トランジスタおよび選択トランジスタ等）を介して、電圧信号として、垂直信号線Ｌsig（図１）に読み出される。
　また、上記第１の実施の形態と同様、フォトダイオードＰＤ２がフォトダイオードＰＤ１の電荷転送経路を兼ねており、信号電荷の読み出し動作の際に、フォトダイオードＰＤ１に蓄積された信号電荷は、フォトダイオードＰＤ２を通じてＦＤ２４へ転送される。また、フォトダイオードＰＤ２に蓄積された信号電荷は、所定のタイミングでＦＤ２４へ転送される。
　但し、本実施の形態では、フォトダイオードＰＤ１からフォトダイオードＰＤ２への電荷転送が、第１半導体層１１および第２半導体層２１の電圧制御によって行われ、フォトダイオードＰＤ２からＦＤ２４への電荷転送は、縦型トランジスタ２３を用いて行われる。
　図３２に、本実施の形態の深さ方向におけるポテンシャルエネルギーについて示す。このように本実施の形態では、フォトダイオードＰＤ１に蓄積された信号電荷ｅの読み出し動作の際には、第１半導体層１１と第２半導体層２１とをそれぞれ電圧制御することにより、フォトダイオードＰＤ１のポテンシャルを浅くする（Ｔ１→Ｔ２）。これにより、フォトダイオードＰＤ１，ＰＤ２間に電荷転送パスＲ４が形成される（ポテンシャル障壁がなくなる）。この結果、フォトダイオードＰＤ１（ｎ型不純物拡散層１２ａ）に蓄積されていた信号電荷ｅが、フォトダイオードＰＤ２（ｎ型不純物拡散層２２ａ）へ転送される。一方、上記第１の実施の形態等と同様、縦型トランジスタ２３をオン状態とすることで、フォトダイオードＰＤ２からＦＤ２４へ電荷が転送される。従って、本実施の形態においても、フォトダイオードＰＤ１に蓄積された信号電荷が、フォトダイオードＰＤ２を経由して、ＦＤ２４へ転送される。
　上記のように、本実施の形態においても、半導体層１０内に積層された複数のフォトダイオード（ＰＤ１，ＰＤ２）のうちの少なくとも１つ（フォトダイオードＰＤ２）が、他のフォトダイオード（フォトダイオードＰＤ１）の信号電荷の転送経路を兼ねる。したがって、上記第１の実施の形態と同等の効果を得ることができる。また、本実施の形態では、配線層１４が不要であることから、コストを削減することができる。
＜第４の実施の形態＞
［構成］
　図３３は、本開示の第４の実施の形態に係る固体撮像素子の画素部（１画素分のみ示す）の要部構成を表したものである。本実施の形態では、ダイナミックレンジ拡大の機能を有する素子構造とその駆動方法（信号読み出し動作）について説明する。尚、上記第１～第３の実施の形態の固体撮像素子のうち、第１の実施の形態の画素構造を例に挙げて説明を行うが、本実施の形態および以下の第５および第６の実施の形態等は、上記第２，第３の実施の形態の固体撮像素子の画素構造にも同様に適用可能である。
　本実施の形態では、例えば半導体層１０内に、光入射面Ｓ２の側から順に、３つのフォトダイオードＰＤ１，ＰＤ２，ＰＤ３が積層され、半導体層１０の回路形成面Ｓ１には、縦型トランジスタ２３と、ＦＤ２４とが形成されている。半導体層１０の光入射面Ｓ２には、カラーフィルタ３２とオンチップレンズ３１が設けられ、１つの画素Ｐでは、フォトダイオードＰＤ１，ＰＤ２，ＰＤ３のいずれにおいても同一の波長に基づく信号電荷が得られるようになっている。フォトダイオードＰＤ１，ＰＤ２間には配線層１４Ａが、フォトダイオードＰＤ２，ＰＤ３間には配線層１４Ｂがそれぞれ設けられている。配線層１４Ａ，１４Ｂをそれぞれ挟むように、層間絶縁膜１３，１５が形成されている。
　また、フォトダイオードＰＤ１，ＰＤ２の各一部に近接して、縦型トランジスタ１６Ａが設けられ、フォトダイオードＰＤ２，ＰＤ３の各一部に近接して、縦型トランジスタ１６Ｂが設けられている。縦型トランジスタ１６Ａ，１６Ｂは、上記第１の実施の形態の縦型トランジスタ１６と同様の材料、厚み等により構成され、半導体層１０内に埋設されている。フォトダイオードＰＤ１に蓄積された信号電荷の転送時には、縦型トランジスタ１６Ａ（ゲート）の側面近傍にチャネルが形成され、フォトダイオードＰＤ１がソース、フォトダイオードＰＤ２がドレインとなる。フォトダイオードＰＤ２に蓄積された信号電荷の転送時には、縦型トランジスタ１６Ｂ（ゲート）の側面近傍にチャネルが形成され、フォトダイオードＰＤ２がソース、フォトダイオードＰＤ３がドレインとなる。
　配線層１４Ａは、縦型トランジスタ１６Ａに電気的に接続され、縦型トランジスタ１６Ａに電圧を供給するためのものである。配線層１４Ｂは、縦型トランジスタ１６Ｂに電気的に接続され、縦型トランジスタ１６Ｂに電圧を供給するためのものである。これらの配線層１４Ａ，１４Ｂはいずれも、上記第１の実施の形態の配線層１４と同様の材料、平面レイアウト等により構成されている。
　本実施の形態においても、少なくとも１つのフォトダイオードが他のフォトダイオードの電荷転送経路を兼ねている。具体的には、フォトダイオードＰＤ２，ＰＤ３は、フォトダイオードＰＤ１の信号電荷の電荷転送経路を、フォトダイオードＰＤ３は、フォトダイオードＰＤ２の信号電荷の電荷転送経路を、それぞれ兼ねている。
［作用、効果］
　本実施の形態の固体撮像素子では、画素部に光が入射すると、画素Ｐ毎に、カラーフィルタ３２を透過した光（同一波長の光）が、フォトダイオードＰＤ１，ＰＤ２，ＰＤ３において光電変換される。フォトダイオードＰＤ１，ＰＤ２，ＰＤ３のそれぞれにおいて、信号電荷（例えば電子）が、発生し、蓄積される。蓄積された信号電荷は、所定のタイミングでＦＤ２４へ転送される。ＦＤ２４へ転送された信号電荷は、他の画素トランジスタ（増幅トランジスタおよび選択トランジスタ等）を介して、電圧信号として、垂直信号線Ｌsig（図１）に読み出される。
　本実施の形態では、フォトダイオードＰＤ２，ＰＤ３がフォトダイオードＰＤ１の電荷転送経路を兼ね、フォトダイオードＰＤ３がフォトダイオードＰＤ２の電荷転送経路を兼ねる。このため、信号電荷の読み出し動作の際には、フォトダイオードＰＤ１に蓄積された信号電荷は、フォトダイオードＰＤ２，ＰＤ３を通ってＦＤ２４へ転送され、フォトダイオードＰＤ２に蓄積された信号電荷は、フォトダイオードＰＤ３を通ってＦＤ２４へ転送される。フォトダイオードＰＤ３に蓄積された信号電荷は、縦型トランジスタ２３によりＦＤ２４へ転送される。
　図３４は、本実施の形態の信号電荷ｅの読み出し動作を説明するための模式図である。図３５は、深さ方向におけるポテンシャルエネルギーを表したものである。図３６は、縦型トランジスタ１６Ａに印加される電圧（ゲート電圧）Ｖ１と、縦型トランジスタ１６Ｂに印加される電圧（ゲート電圧）Ｖ２と、縦型トランジスタ２３に印加される電圧（ゲート電圧）Ｖ３とのパルス波形の一例を表したものである。
　本実施の形態では、フォトダイオードＰＤ１，ＰＤ２間の電荷転送、フォトダイオードＰＤ２，ＰＤ３間の電荷転送、およびフォトダイオードＰＤ３とＦＤ２４との間の電荷転送とが、同時に（一括して）行われる。具体的には、縦型トランジスタ１６Ａ，１６Ｂ，２３には、互いに同じタイミングでオン電位が印加される（図３６）。これにより、各フォトダイオード間に電荷転送パスＲ５，Ｒ６，Ｒ７が形成される（ポテンシャル障壁ｈ１，ｈ２，ｈ３がなくなる）。この結果、各フォトダイオードＰＤ１，ＰＤ２，ＰＤ３の信号電荷が、上述の各電荷転送経路を経て、ＦＤ２４へ一括転送される。
　上記のように、半導体層１０内に、同一波長の光電変換を行う複数（ここでは３つ）のフォトダイオードＰＤ１，ＰＤ２，ＰＤ３を積層し、それぞれに蓄積された信号電荷を、縦型トランジスタ１６Ａ，１６Ｂ，２３を用いてＦＤ２４へ一括転送する。これにより、１つの画素Ｐにおいて３つのフォトダイオードＰＤ１，ＰＤ２，ＰＤ３に信号電荷を蓄積できると共に、これらを一括して読み出すことができる。この結果、例えばフォトダイオードを積層しない場合に比べて、数倍程度のダイナミックレンジが得られる。従って、例えばダイナミックレンジ拡大の機能を実現可能となる。
＜第５の実施の形態＞
［構成］
　図３７は、本開示の第５の実施の形態に係る固体撮像素子の画素部（１画素分のみ示す）の要部構成を表したものである。本実施の形態では、グローバルシャッタ機能を有する素子構造とその駆動方法（信号読み出し動作，グローバルシャッタ駆動動作）について説明する。
　本実施の形態では、例えば半導体層１０内に、光入射面Ｓ２の側から順に、２つのフォトダイオードＰＤ１，ＰＤ２が積層されると共に、フォトダイオードＰＤ２の更に回路形成面Ｓ１側に１つのメモリーＭＥＭが形成されている。メモリーＭＥＭは、フォトダイオードＰＤ１，ＰＤ２と同様の構造（例えばｎ型不純物拡散層１２ａとｐ型不純物拡散層１２ｂとの積層構造）を有するが、機能（用途）が異なる。メモリーＭＥＭでは、光電変換は行われず、電荷の蓄積（保持）のみが行われる。このように、本実施の形態では、半導体層１０内に積層された３つのフォトダイオードのうちの最も回路形成面Ｓ１に近い（ＦＤ２４に近い）フォトダイオードが、メモリーとして用いられている。メモリーＭＥＭとフォトダイオードＰＤ２との間には、メモリーＭＥＭに光が入射しないように、遮光膜１９が形成されている。尚、本実施の形態におけるメモリーＭＥＭが、本開示における「第３のフォトダイオード」の一具体例に相当する。
　半導体層１０の回路形成面Ｓ１には、縦型トランジスタ２３と、ＦＤ２４とが形成されている。半導体層１０の光入射面Ｓ２には、カラーフィルタ３２とオンチップレンズ３１が設けられ、１つの画素Ｐでは、フォトダイオードＰＤ１，ＰＤ２のいずれにおいても同一の波長に基づく信号電荷が得られるようになっている。フォトダイオードＰＤ１，ＰＤ２間には配線層１４Ａが、フォトダイオードＰＤ２とメモリーＭＥＭとの間には配線層１４Ｂがそれぞれ設けられている。配線層１４Ａ，１４Ｂをそれぞれ挟むように、層間絶縁膜１３，１５が形成されている。
　また、フォトダイオードＰＤ１，ＰＤ２の各一部に近接して、縦型トランジスタ１６Ａが設けられ、フォトダイオードＰＤ２とメモリーＭＥＭの各一部に近接して、縦型トランジスタ１６Ｂが設けられている。フォトダイオードＰＤ１に蓄積された信号電荷の転送時には、縦型トランジスタ１６Ａ（ゲート）の側面近傍にチャネルが形成され、フォトダイオードＰＤ１がソース、フォトダイオードＰＤ２がドレインとなる。フォトダイオードＰＤ２に蓄積された信号電荷の転送時には、縦型トランジスタ１６Ｂ（ゲート）の側面近傍にチャネルが形成され、フォトダイオードＰＤ２がソース、メモリーＭＥＭがドレインとなる。
　本実施の形態においても、少なくとも１つのフォトダイオードが他のフォトダイオードの電荷転送経路を兼ねている。具体的には、フォトダイオードＰＤ２，メモリーＭＥＭは、フォトダイオードＰＤ１の信号電荷の電荷転送経路を、メモリーＭＥＭは、フォトダイオードＰＤ２の信号電荷の電荷転送経路を、それぞれ兼ねている。
［作用、効果］
　本実施の形態の固体撮像素子では、画素部に光が入射すると、画素Ｐ毎に、カラーフィルタ３２を透過した光（同一波長の光）が、フォトダイオードＰＤ１，ＰＤ２において光電変換される。フォトダイオードＰＤ１，ＰＤ２のそれぞれにおいて、信号電荷（例えば電子）が、発生し、蓄積される。蓄積された信号電荷は、所定のタイミングでＦＤ２４へ転送される。ＦＤ２４へ転送された信号電荷は、他の画素トランジスタ（増幅トランジスタおよび選択トランジスタ等）を介して、電圧信号として、垂直信号線Ｌsig（図１）に読み出される。
　図３７には、信号電荷ｅとその転送経路についても模式的に示す。図３８は、深さ方向におけるポテンシャルエネルギーを表したものである。図３９は、縦型トランジスタ１６Ａに印加される電圧（ゲート電圧）Ｖ１と、縦型トランジスタ１６Ｂに印加される電圧（ゲート電圧）Ｖ２と、縦型トランジスタ２３に印加される電圧（ゲート電圧）Ｖ３とのパルス波形の一例を表したものである。
　本実施の形態では、まず、フォトダイオードＰＤ２からメモリーＭＥＭへの電荷転送がなされる。続いて、フォトダイオードＰＤ１から、フォトダイオードＰＤ２を通って、メモリーＭＥＭへの電荷転送がなされる。その後、所定の期間経過後に、メモリーＭＥＭとＦＤ２４との間の電荷転送がなされる。
　具体的には、まず、縦型トランジスタ１６Ｂに、オン電位が印加されることで、フォトダイオードＰＤ２とメモリーＭＥＭとの間に電荷転送パスＲ９が形成される（ポテンシャル障壁ｈ２がなくなる）。これにより、フォトダイオードＰＤ２において、光電変換され、蓄積された信号電荷が、メモリーＭＥＭへ転送される。続いて、縦型トランジスタ１６Ａ，１６Ｂの両方に、同時にオン電位が印加されることで、フォトダイオードＰＤ１，ＰＤ２間、およびフォトダイオードＰＤ２とメモリーＭＥＭとの間に、電荷転送パスＲ８，Ｒ９が形成される（ポテンシャル障壁ｈ１，ｈ２がなくなる）。これにより、フォトダイオードＰＤ１において、光電変換され、蓄積された信号電荷が、フォトダイオードＰＤ２を通ってメモリーＭＥＭへ転送される。最後に、電荷保持期間ｔｍの経過後、縦型トランジスタ２３に、オン電位が印加されることで、メモリーＭＥＭとＦＤ２４との間に電荷転送パスＲ１０が形成される（ポテンシャル障壁ｈ３がなくなる）。これにより、メモリーＭＥＭに保持されていた信号電荷が、ＦＤ２４へ転送される。
　上記のように、本実施の形態では、半導体層１０内に、フォトダイオードＰＤ１，ＰＤ２を積層すると共に、回路形成面Ｓ１側にメモリーＭＥＭを設ける。信号電荷の読み出し時には、フォトダイオードＰＤ１，ＰＤ２に蓄積された信号電荷を、縦型トランジスタ１６Ａ，１６Ｂを用いて、メモリーＭＥＭへ転送して一時的に保持させた後、所定のタイミングでメモリーＭＥＭからＦＤ２４へ一括転送する。このような信号読み出し動作が、画素部内の全ての画素Ｐにおいて行われることで、グローバルシャッタ機能を実現可能となる。尚、本実施の形態では、１つのメモリーＭＥＭと、２つのフォトダイオードＰＤ１，ＰＤ２とが積層された構成を例示したが、必ずしも２つのフォトダイオードＰＤ１，ＰＤ２が形成される必要はなく、フォトダイオードは１つであってもよい。
＜第６の実施の形態＞
［構成］
　図４０は、本開示の第６の実施の形態に係る固体撮像素子の画素部（１画素分のみ示す）の要部構成を表したものである。本実施の形態では、いわゆる縦分光型の画素構造とその駆動方法について説明する。
　本実施の形態では、例えば半導体層１０内に、光入射面Ｓ２の側から順に、３つのフォトダイオードＰＤ１，ＰＤ２，ＰＤ３が積層され、半導体層１０の回路形成面Ｓ１には、縦型トランジスタ２３と、ＦＤ２４とが形成されている。半導体層１０の光入射面Ｓ２には、オンチップレンズ３１が設けられるが、カラーフィルタは設けられていない。１つの画素Ｐにおいて、フォトダイオードＰＤ１は、例えば青色光に対応する信号を得るためのものであり、フォトダイオードＰＤ２は、例えば緑色光に対応する信号を得るためのものであり、フォトダイオードＰＤ３は、例えば赤色光に対応する信号を得るためのものである。光入射面Ｓ２から距離が大きくなるに従って（半導体層１０のより深い位置ほど）、より長波長を吸収し易くなることから、フォトダイオードＰＤ１が青色光用、フォトダイオードＰＤ２が緑色光用、フォトダイオードＰＤ３が赤色光用となっている。以下では、簡便化のため、フォトダイオードＰＤ１では青色光が、フォトダイオードＰＤ２では緑色光が、フォトダイオードＰＤ３では赤色光が、それぞれ選択的に吸収され、光電変換されるものとして説明を行う。但し実際には、フォトダイオードＰＤ１では、青色光だけでなく、緑色光および赤色光も吸収され、フォトダイオードＰＤ２では、緑色光だけでなく赤色光も吸収される。フォトダイオードＰＤ３では、主に赤色光が吸収される。従って、フォトダイオードＰＤ１，ＰＤ２，ＰＤ３のそれぞれから色光毎の信号を得るためには、所定の信号処理が行われることが望ましい。
　また、フォトダイオードＰＤ１，ＰＤ２間には配線層１４Ａが、フォトダイオードＰＤ２，ＰＤ３間には配線層１４Ｂがそれぞれ設けられている。配線層１４Ａ，１４Ｂをそれぞれ挟むように、層間絶縁膜１３，１５が形成されている。フォトダイオードＰＤ１，ＰＤ２の各一部に近接して、縦型トランジスタ１６Ａが設けられ、フォトダイオードＰＤ２，ＰＤ３の各一部に近接して、縦型トランジスタ１６Ｂが設けられている。フォトダイオードＰＤ１に蓄積された信号電荷の転送時には、縦型トランジスタ１６Ａ（ゲート）の側面近傍にチャネルが形成され、フォトダイオードＰＤ１がソース、フォトダイオードＰＤ２がドレインとなる。フォトダイオードＰＤ２に蓄積された信号電荷の転送時には、縦型トランジスタ１６Ｂ（ゲート）の側面近傍にチャネルが形成され、フォトダイオードＰＤ２がソース、フォトダイオードＰＤ３がドレインとなる。
　本実施の形態においても、少なくとも１つのフォトダイオードが他のフォトダイオードの電荷転送経路を兼ねている。具体的には、フォトダイオードＰＤ２，ＰＤ３は、フォトダイオードＰＤ１の信号電荷の電荷転送経路を、フォトダイオードＰＤ３は、フォトダイオードＰＤ２の信号電荷の電荷転送経路を、それぞれ兼ねている。
［作用、効果］
　本実施の形態の固体撮像素子では、画素部に光が入射すると、画素Ｐ毎に、フォトダイオードＰＤ１，ＰＤ２，ＰＤ３のそれぞれにおいて、選択的な波長が吸収され、光電変換される。具体的には、フォトダイオードＰＤ１では、主に青色光ＬＢに吸収されることで、青色光ＬＢに基づく信号電荷ｅ１が、発生し、蓄積される。フォトダイオードＰＤ２では、主に緑色光ＬＧが吸収されることで、緑色光ＬＧに基づく信号電荷ｅ２が、発生し、蓄積される。フォトダイオードＰＤ３では、主に赤色光ＬＲが吸収されることで、赤色光ＬＲに基づく信号電荷ｅ３が、発生し、蓄積される。蓄積された各色の信号電荷ｅ１，ｅ２，ｅ３は、所定のタイミングでＦＤ２４へ転送される。ＦＤ２４へ転送された信号電荷ｅ１，ｅ２，ｅ３は、他の画素トランジスタ（増幅トランジスタおよび選択トランジスタ等）を介して、電圧信号として、垂直信号線Ｌsig（図１）に読み出される。
　図４０には、信号電荷ｅ１，ｅ２，ｅ３とその転送経路についても模式的に示す。図４１は、深さ方向におけるポテンシャルエネルギーを表したものである。図４２は、縦型トランジスタ１６Ａに印加される電圧（ゲート電圧）Ｖ１と、縦型トランジスタ１６Ｂに印加される電圧（ゲート電圧）Ｖ２と、縦型トランジスタ２３に印加される電圧（ゲート電圧）Ｖ３とのパルス波形の一例を表したものである。
　本実施の形態では、まず、フォトダイオードＰＤ３に蓄積された信号電荷ｅ３が、ＦＤ２４へ転送される。続いて、フォトダイオードＰＤ２に蓄積された信号電荷ｅ２が、フォトダイオードＰＤ３を通って、ＦＤ２４へ転送される。その後、フォトダイオードＰＤ１に蓄積された信号電荷ｅ１が、フォトダイオードＰＤ２，ＰＤ３を通って、ＦＤ２４へ転送される。
　詳細には、まず、縦型トランジスタ２３に、オン電位が印加されることで、フォトダイオードＰＤ３とＦＤ２４との間に電荷転送パスＲ１３が形成される（ポテンシャル障壁ｈ３がなくなる）。これにより、フォトダイオードＰＤ３において、光電変換され、蓄積された信号電荷ｅ３が、ＦＤ２４へ転送される。続いて、縦型トランジスタ１６Ｂ，２３の両方に、同時にオン電位が印加されることで、フォトダイオードＰＤ２，ＰＤ３間、およびフォトダイオードＰＤ３とＦＤ２４との間に、電荷転送パスＲ１２，Ｒ１３が形成される（ポテンシャル障壁ｈ２，ｈ３がなくなる）。これにより、フォトダイオードＰＤ２において、光電変換され、蓄積された信号電荷ｅ２が、フォトダイオードＰＤ３を通って、ＦＤ２４へ転送される。最後に、縦型トランジスタ１６Ａ，１６Ｂ，２３の全てに、オン電位が印加されることで、フォトダイオードＰＤ１，ＰＤ２間、フォトダイオードＰＤ２，ＰＤ３間およびフォトダイオードＰＤ３とＦＤ２４との間に、電荷転送パスＲ１１～Ｒ１３が形成される（ポテンシャル障壁ｈ１～ｈ３がなくなる）。これにより、フォトダイオードＰＤ１において、光電変換され、蓄積された信号電荷ｅ１が、フォトダイオードＰＤ２，ＰＤ３を通って、ＦＤ２４へ転送される。
　上記のように、本実施の形態では、半導体層１０内に積層されたフォトダイオードＰＤ１，ＰＤ２，ＰＤ３において、回路形成面Ｓ１に近い側から順に信号電荷を読み出す（即ち、信号電荷ｅ３，ｅ２，ｅ１の順に読み出す。そして、それぞれの信号電荷ｅ１，ｅ２，ｅ３の読み出しの際には、回路形成面Ｓ１に向かって、他のフォトダイオードを経由して電荷転送を行い、回路形成面Ｓ１に最も近い領域に形成されたフォトダイオード（ＰＤ３）を通じて信号電荷を読み出す。これにより、１つの画素ＰからＲ，Ｇ，Ｂの波長毎の信号電荷が得られ、縦分光型の、即ちカラーフィルタレスの素子構造を実現することができる。
＜変形例２＞
　図４３は、上記第６の実施の形態の変形例（変形例２）に係る固体撮像素子の画素部（１画素分のみ示す）の要部構成を表したものである。上記第６の実施の形態では、縦分光型の素子構造において、Ｒ，Ｇ，Ｂの３色の光に基づく信号読み出しを行う場合について説明したが、本変形例のように、更に赤外光（ＩＲ）に基づく信号電荷を読み出すようにしてもよい。この場合も、上記第６の実施の形態と同様、半導体層１０の光入射面Ｓ２には、カラーフィルタが不要である。半導体層１０内には、上記３つのフォトダイオードＰＤ１～ＰＤ３に加え、最も長波長となる赤外光用のフォトダイオードＰＤ４が、最も回路形成面Ｓ１よりの領域に形成される。
　また、フォトダイオードＰＤ３，ＰＤ４間には、上記配線層１４Ａ，１４Ｂと同様の材料等よりなる配線層１４Ｃが設けられ、この配線層１４Ｃを挟むように、層間絶縁膜１３，１５が形成されている。フォトダイオードＰＤ３，ＰＤ４の各一部に近接して、上記縦型トランジスタ１６Ａ，１６Ｂと同様の材料等よりなる縦型トランジスタ１６Ｃが設けられている。
　信号電荷の読み出し動作の際には、まず、フォトダイオードＰＤ４に蓄積された信号電荷ｅ４が、ＦＤ２４へ転送される。続いて、フォトダイオードＰＤ３に蓄積された信号電荷ｅ３が、フォトダイオードＰＤ４を通って、ＦＤ２４へ転送される。続いて、フォトダイオードＰＤ２に蓄積された信号電荷ｅ２が、フォトダイオードＰＤ３，ＰＤ４を通って、ＦＤ２４へ転送される。その後、フォトダイオードＰＤ１に蓄積された信号電荷ｅ１が、フォトダイオードＰＤ２，ＰＤ３，ＰＤ４を通って、ＦＤ２４へ転送される。
　上記のように、本変形例においても、半導体層１０内に積層されたフォトダイオードＰＤ１～ＰＤ４において、回路形成面Ｓ１に近い側から順に信号電荷を読み出す（即ち、信号電荷ｅ４，ｅ３，ｅ２，ｅ１の順に読み出す。そして、それぞれの信号電荷ｅ１～ｅ４の読み出しの際には、回路形成面Ｓ１に向かって、他のフォトダイオードを経由して電荷転送を行い、回路形成面Ｓ１に最も近い領域に形成されたフォトダイオード（ＰＤ４）を通じて信号電荷を読み出す。これにより、１つの画素Ｐから、Ｒ，Ｇ，Ｂの各波長に基づく信号電荷に加え、ＩＲの信号電荷を得ることができる。
　ここで一般に、赤外光に基づく信号電荷を得るためには、光入射面Ｓ２から離れた領域にフォトダイオードＰＤ４が形成されることが望ましい。このため、Ｒ，Ｇ，Ｂ用のフォトダイオードＰＤ１～ＰＤ３に加え、ＩＲ用のフォトダイオードＰＤ４を設ける場合、最もＦＤから遠いフォトダイオードＰＤ１から回路形成面Ｓ１まで達するように、より長い縦型トランジスタが必要とされる。ところが、そのような長い縦型トランジスタを形成することは、プロセスや電荷転送の観点において困難である。例えば、裏面照射型の素子構造では、本変形例のような素子構造および駆動方法を採用することで、半導体層１０内のより奥深いところに形成されたフォトダイオード（ここでは青色光用のフォトダイオードＰＤ１）からでも、容易に電荷を読み出し可能となる。
　また、表面照射型の場合にも同様のことがいえる。但し、表面照射型の場合には、最もＦＤから離れた位置に、ＩＲ用のフォトダイオードＰＤ４が形成されることとなる。この場合にも、上記と同様の素子構造および駆動方法を採用することで、フォトダイオードＰＤ４からの信号電荷を容易に読み出し可能となる。
　また、赤外光に基づく信号電荷が得られることで、撮像対象物の奥行き情報を生成することも可能である。更に、監視カメラのように、暗所においても使用できるような高感度撮影の機能を実現することも可能である。
＜適用例＞
　上記実施の形態等の固体撮像素子は、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図４４に、その一例として、電子機器３（カメラ）の概略構成を示す。この電子機器３は、例えば静止画または動画を撮影可能なビデオカメラであり、固体撮像素子１と、光学系（光学レンズ）３１０と、シャッタ装置３１１と、固体撮像素子１およびシャッタ装置３１１を駆動する駆動部３１３と、信号処理部３１２とを有する。
　光学系３１０は、被写体からの像光（入射光）を固体撮像素子１の画素部１ａへ導くものである。この光学系３１０は、複数の光学レンズから構成されていてもよい。シャッタ装置３１１は、固体撮像素子１への光照射期間および遮光期間を制御するものである。駆動部３１３は、固体撮像素子１の転送動作およびシャッタ装置３１１のシャッタ動作を制御するものである。信号処理部３１２は、固体撮像素子１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄoutは、メモリーなどの記憶媒体に記憶されるか、あるいは、モニタ等に出力される。
　以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、半導体層１０内に、２つ、３つあるいは４つのフォトダイオードを積層した構造を例示したが、半導体層１０内に積層されるフォトダイオードの数はこれに限定されず、５つ以上であってもよい。
　また、上記実施の形態等では、光電変換素子において発生した電子・正孔対のうち、電子を信号電荷として取り出す場合を例に挙げて説明したが、これに限定されず、正孔を信号電荷として取り出すようにしてもよい。また、上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。
　尚、本開示は、以下のような構成であってもよい。
（１）
　互いに対向する第１面と第２面とを有する半導体層と、
　前記半導体層内に積層された複数のフォトダイオードと
　を備え、
　前記複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねている
　固体撮像素子。
（２）
　前記半導体層内に埋設された配線層を更に備えた
　上記（１）に記載の固体撮像素子。
（３）
　前記複数のフォトダイオードは、前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
　前記半導体層内に埋設され、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送するためのトランジスタを更に備え、
　前記トランジスタのゲートが前記配線層に電気的に接続されている
　上記（２）に記載の固体撮像素子。
（４）
　前記配線層の、前記第１および第２のフォトダイオードのそれぞれに対向する部分には、層間絶縁膜が形成されている
　上記（３）に記載の固体撮像素子。
（５）
　前記複数のフォトダイオードは、前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
　前記第１のフォトダイオードと前記第２のフォトダイオードとの間においてポテンシャル障壁を形成する分離層を更に備え、
　前記配線層は、前記分離層と同層に、かつ前記分離層を絶縁膜を介して囲むように、形成されている
　上記（２）に記載の固体撮像素子。
（６）
　前記複数のフォトダイオードは、前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
　前記第１のフォトダイオードと前記第２のフォトダイオードとの間においてポテンシャル障壁を形成する分離層を更に備え、
　前記半導体層は、
　前記第１のフォトダイオードを含む第１の半導体層と、
　前記第２のフォトダイオードを含む第２の半導体層とを有し、
　前記第１の半導体層と前記第２の半導体層とは互いに電気的に絶縁されて積層されている
　上記（１）に記載の固体撮像素子。
（７）
　前記複数のフォトダイオードは、３つ以上のフォトダイオードを含む
　上記（１）～（６）のいずれかに記載の固体撮像素子。
（８）
　前記半導体層の前記第１面の上にカラーフィルタを備え、
　前記複数のフォトダイオードはそれぞれ、互いに同一の波長を光電変換するものである
　上記（１）～（７）のいずれかに記載の固体撮像素子。
（９）
　前記複数のフォトダイオードのうちの前記第２面に最も近い領域に設けられた第３のフォトダイオードへの入射光を遮断する遮光膜を更に備えた
　上記（１）～（８）のいずれかに記載の固体撮像素子。
（１０）
　前記複数のフォトダイオードは、
　前記第１面の側から順に、青色光に対応する信号電荷を得るためのフォトダイオードと、緑色光に対応する信号電荷を得るためのフォトダイオードと、赤色光に対応する信号電荷を得るためのフォトダイオードとを含む
　上記（１）～（９）のいずれかに記載の固体撮像素子。
（１１）
　前記複数のフォトダイオードは、前記赤色光に対応する信号電荷を得るためのフォトダイオードよりも前記第２面側に、赤外光を光電変換するフォトダイオードを更に含む
　上記（１０）に記載の固体撮像素子。
（１２）
　互いに対向する第１面および第２面を有する半導体層内に積層された複数のフォトダイオードにおいて、少なくとも１つのフォトダイオードを経由して、他のフォトダイオードの信号電荷を転送し、
　前記複数のフォトダイオードのうち、前記半導体層の前記第２面に最も近い領域に形成されたフォトダイオードを介して信号電荷を読み出す
　固体撮像素子の駆動方法。
（１３）
　前記複数のフォトダイオードは、前記半導体層の前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
　前記半導体層内に埋設されたトランジスタを電圧制御することにより、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送する
　上記（１２）に記載の固体撮像素子の駆動方法。
（１４）
　前記複数のフォトダイオードは、前記半導体層の前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
　前記第１のフォトダイオードと前記第２のフォトダイオードとの間に、ポテンシャル障壁を形成する分離層と、この分離層を絶縁膜を介して囲む配線層とが設けられ、
　前記配線層への電圧印加により、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送する
　上記（１２）または（１３）に記載の固体撮像素子の駆動方法。
（１５）
　前記複数のフォトダイオードは、前記半導体層の前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
　前記第１のフォトダイオードと前記第２のフォトダイオードとの間に、ポテンシャル障壁を形成する分離層が設けられ、
　前記半導体層のうちの前記第１のフォトダイオードを含む第１の半導体層と、前記第２のフォトダイオードを含む第２の半導体層とをそれぞれ個別に電圧制御することにより、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送する
　上記（１２）または（１３）に記載の固体撮像素子の駆動方法。
（１６）
　前記複数のフォトダイオードはそれぞれ、互いに同一の波長を光電変換するものであり、
　各フォトダイオード間の電荷転送と同時に、前記第２面に最も近い領域に形成された第３のフォトダイオードからフローティングディフュージョンへの電荷転送を行う
　上記（１２）～（１５）のいずれかに記載の固体撮像素子の駆動方法。
（１７）
　前記回路形成面に最も近い領域に形成された第３のフォトダイオードに、前記複数のフォトダイオードにおいて生じた全ての信号電荷を一時的に保持させ、
　前記第３のフォトダイオードに保持された信号電荷をフローティングディフュージョンへ転送する
　上記（１２）～（１６）のいずれかに記載の固体撮像素子の駆動方法。
（１８）
　前記複数のフォトダイオードは、前記光入射面からの距離に応じて互いに異なる波長を光電変換するものであり、
　前記半導体層の前記第２面に近い側から順次、各フォトダイオードの信号電荷を読み出し、
　それぞれのフォトダイオードの信号電荷を読み出す際には、
　前記第２面に向かって、他のフォトダイオードを経由して電荷転送を行い、
　前記第２面に最も近い領域に形成されたフォトダイオードを通じて信号電荷を読み出す
　上記（１２）～（１６）のいずれかに記載の固体撮像素子の駆動方法。
（１９）
　半導体層を形成する工程と、
　前記半導体層内に積層された複数のフォトダイオードを形成する工程と
　を含み、
　前記複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねている
　固体撮像素子の製造方法。
（２０）
　前記半導体層を、エピタキシャル成長により段階的に形成する
　上記（１９）に記載の固体撮像素子の製造方法。
（２１）
　前記半導体層を、貼り合わせにより形成する
　上記（１９）に記載の固体撮像素子の製造方法。
（２２）
　互いに対向する第１面と第２面とを有する半導体層と、
　前記半導体層内に積層された複数のフォトダイオードと
　を備え、
　前記複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねている
　固体撮像素子を有する電子機器。
　本出願は、日本国特許庁において２０１４年２月３日に出願された日本特許出願番号第２０１４－１８２０１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (22)

  1. 　互いに対向する第１面と第２面とを有する半導体層と、
    　前記半導体層内に積層された複数のフォトダイオードと
    　を備え、
    　前記複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねている
    　固体撮像素子。
  2. 　前記半導体層内に埋設された配線層を更に備えた
    　請求項１に記載の固体撮像素子。
  3. 　前記複数のフォトダイオードは、前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
    　前記半導体層内に埋設され、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送するためのトランジスタを更に備え、
    　前記トランジスタのゲートが前記配線層に電気的に接続されている
    　請求項２に記載の固体撮像素子。
  4. 　前記配線層の、前記第１および第２のフォトダイオードのそれぞれに対向する部分には、層間絶縁膜が形成されている
    　請求項３に記載の固体撮像素子。
  5. 　前記複数のフォトダイオードは、前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
    　前記第１のフォトダイオードと前記第２のフォトダイオードとの間においてポテンシャル障壁を形成する分離層を更に備え、
    　前記配線層は、前記分離層と同層に、かつ前記分離層を絶縁膜を介して囲むように、形成されている
    　請求項２に記載の固体撮像素子。
  6. 　前記複数のフォトダイオードは、前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
    　前記第１のフォトダイオードと前記第２のフォトダイオードとの間においてポテンシャル障壁を形成する分離層を更に備え、
    　前記半導体層は、
    　前記第１のフォトダイオードを含む第１の半導体層と、
    　前記第２のフォトダイオードを含む第２の半導体層とを有し、
    　前記第１の半導体層と前記第２の半導体層とは互いに電気的に絶縁されて積層されている
    　請求項１に記載の固体撮像素子。
  7. 　前記複数のフォトダイオードは、３つ以上のフォトダイオードを含む
    　請求項１に記載の固体撮像素子。
  8. 　前記半導体層の前記第１面の上にカラーフィルタを備え、
    　前記複数のフォトダイオードはそれぞれ、互いに同一の波長を光電変換するものである
    　請求項１に記載の固体撮像素子。
  9. 　前記複数のフォトダイオードのうちの前記第２面に最も近い領域に設けられた第３のフォトダイオードへの入射光を遮断する遮光膜を更に備えた
    　請求項１に記載の固体撮像素子。
  10. 　前記複数のフォトダイオードは、
    　前記第１面の側から順に、青色光に対応する信号電荷を得るためのフォトダイオードと、緑色光に対応する信号電荷を得るためのフォトダイオードと、赤色光に対応する信号電荷を得るためのフォトダイオードとを含む
    　請求項１に記載の固体撮像素子。
  11. 　前記複数のフォトダイオードは、前記赤色光に対応する信号電荷を得るためのフォトダイオードよりも前記第２面側に、赤外光を光電変換するフォトダイオードを更に含む
    　請求項１０に記載の固体撮像素子。
  12. 　互いに対向する第１面および第２面を有する半導体層内に積層された複数のフォトダイオードにおいて、少なくとも１つのフォトダイオードを経由して、他のフォトダイオードの信号電荷を転送し、
    　前記複数のフォトダイオードのうち、前記半導体層の前記第２面に最も近い領域に形成されたフォトダイオードを介して信号電荷を読み出す
    　固体撮像素子の駆動方法。
  13. 　前記複数のフォトダイオードは、前記半導体層の前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
    　前記半導体層内に埋設されたトランジスタを電圧制御することにより、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送する
    　請求項１２に記載の固体撮像素子の駆動方法。
  14. 　前記複数のフォトダイオードは、前記半導体層の前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
    　前記第１のフォトダイオードと前記第２のフォトダイオードとの間に、ポテンシャル障壁を形成する分離層と、この分離層を絶縁膜を介して囲む配線層とが設けられ、
    　前記配線層への電圧印加により、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送する
    　請求項１２に記載の固体撮像素子の駆動方法。
  15. 　前記複数のフォトダイオードは、前記半導体層の前記第１面の側から順に積層された第１のフォトダイオードと第２のフォトダイオードとを含み、
    　前記第１のフォトダイオードと前記第２のフォトダイオードとの間に、ポテンシャル障壁を形成する分離層が設けられ、
    　前記半導体層のうちの前記第１のフォトダイオードを含む第１の半導体層と、前記第２のフォトダイオードを含む第２の半導体層とをそれぞれ個別に電圧制御することにより、前記第１のフォトダイオードから前記第２のフォトダイオードへ信号電荷を転送する
    　請求項１２に記載の固体撮像素子の駆動方法。
  16. 　前記複数のフォトダイオードはそれぞれ、互いに同一の波長を光電変換するものであり、
    　各フォトダイオード間の電荷転送と同時に、前記第２面に最も近い領域に形成された第３のフォトダイオードからフローティングディフュージョンへの電荷転送を行う
    　請求項１２に記載の固体撮像素子の駆動方法。
  17. 　前記回路形成面に最も近い領域に形成された第３のフォトダイオードに、前記複数のフォトダイオードにおいて生じた全ての信号電荷を一時的に保持させ、
    　前記第３のフォトダイオードに保持された信号電荷をフローティングディフュージョンへ転送する
    　請求項１２に記載の固体撮像素子の駆動方法。
  18. 　前記複数のフォトダイオードは、前記光入射面からの距離に応じて互いに異なる波長を光電変換するものであり、
    　前記半導体層の前記第２面に近い側から順次、各フォトダイオードの信号電荷を読み出し、
    　それぞれのフォトダイオードの信号電荷を読み出す際には、
    　前記第２面に向かって、他のフォトダイオードを経由して電荷転送を行い、
    　前記第２面に最も近い領域に形成されたフォトダイオードを通じて信号電荷を読み出す
    　請求項１２に記載の固体撮像素子の駆動方法。
  19. 　半導体層を形成し、
    　前記半導体層内に積層された複数のフォトダイオードを形成し、
    　前記複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねている
    　固体撮像素子の製造方法。
  20. 　前記半導体層を、エピタキシャル成長により段階的に形成する
    　請求項１９に記載の固体撮像素子の製造方法。
  21. 　前記半導体層を、貼り合わせにより形成する
    　請求項１９に記載の固体撮像素子の製造方法。
  22. 　互いに対向する第１面と第２面とを有する半導体層と、
    　前記半導体層内に積層された複数のフォトダイオードと
    　を備え、
    　前記複数のフォトダイオードのうちの少なくとも１つのフォトダイオードが、他のフォトダイオードに蓄積された信号電荷の転送経路を兼ねている
    　固体撮像素子を有する電子機器。
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