KR20120041104A - 고체 촬상 장치와 그 제조 방법, 및 전자 기기 - Google Patents
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Abstract
고체 촬상 장치는 혼성형의 광전 변환부와 화소 트랜지스터로 이루어지는 화소를 구비하고, 상기 혼성형의 광전 변환부는 pn접합을 갖는 반도체층과, 상기 반도체층 내에 배치된 복수의 원주형상 내지는 원통 형상의 중공형(hollow-shaped) 유기물질층과, 상기 반도체층 및 상기 유기물질층의 상하에 배치된 한 쌍의 전극을 가지며, 상기 유기물질층에서 광전 변환이 행하여지고, 생성한 전하가 상기 반도체층 내를 이동하여 전하 축적 영역에 유도되도록 구성되고, 상기 화소 트랜지스터가 형성된 면과는 반대의 면으로부터 광이 입사되는 이면 조사형으로 구성된다.
Description
본 발명은 고체 촬상 장치와 그 제조 방법, 및 이 고체 촬상 장치를 구비한 카메라 등의 전자 기기에 관한 것이다.
고체 촬상 장치(이미지 센서)로서는, 표면 조사형 및 이면 조사형이 알려져 있고, 또한 광전 변환부로서 실리콘을 베이스로 한 포토 다이오드를 이용한 것, 또는 유기물질층에 의한 광전 변환부를 이용한 것이 알려져 있다.
실리콘을 베이스로 한 포토 다이오드를 갖는 고체 촬상 장치에서는, 불순물이 주입된 결정 실리콘층에서 포토 다이오드가 형성되고, 입사광에 의해 광전 변환되어 신호 전하(예를 들면 전자)가 취출되도록 구성된다. 포토 다이오드의 상층에는 가시(visible) 컬러 이미징용의 컬러 필터가 배치된다. 이 고체 촬상 장치의 특징은, 광전 변환된 전자가 결정 실리콘 중을 전파하여 가는데, 실리콘 특성에 의해 전자의 이동도가 높은 것, 실리콘 가공이 용이한 것, 기계 강도가 높고, 종래의 CMOS 기술을 응용할 수 있고 고속으로 안정된 구동이 가능한 것 등을 들 수 있다. 시판의 CCD 이미지 센서, CMOS 이미지 센서는 광전 변환부로서 실리콘 베이스의 포토 다이오드가 주류로 되어 있다.
한편, 유기물질층을 광전 변환부로서 이용한 고체 촬상 장치에서는, 각각의 광파장에 감도를 갖는 이른바 유기 광전 변환막을 복수 적층하고, 종방향으로 분광하기 때문에, 컬러 필터를 갖는 일 없이 분광이 가능하다(예를 들면, 특허 문헌 1 참조). 이 고체 촬상 장치의 특징은, 실리콘과 비교하여 유기 광전 변환막의 광흡수 계수가 크기 때문에 광전 변환부의 박막화가 용이하다. 또한, 구조상 컬러 필터나 광학 로우패스 필터를 이용하지 않기 때문에, 광입사 효율이 실리콘 베이스의 포토 다이오드를 갖는 고체 촬상 장치보다도 좋다. 또한, 동일한 위치에서 수광하여 색 분리를 할 수 있기 때문에, 수광 위치의 차이에 의한 위색(false color)의 문제를 회피할 수 있다. 또한, 유기 광전 변환막이 플렉시블하여 다양한 형상, 색상의 것을 작성하는 것이 가능하다. 근래, 유기 광전 변환막을 적층 실장한 CMOS 이미지 센서가 개발되어 있고(예를 들면, 특허 문헌 2 참조), 이에 의한 컬러 이미징을 가능하게 하고 있다.
유기 광전 변환막은, 상기 고체 촬상 장치뿐만 아니라, 태양전지에도 사용되고 있다. 예를 들면, 특허 문헌 3에서는, 2종류의 유기재를 혼합한 유기막, 예를 들면 n형 비정질 형상체에 p형 결정 미립자를 혼합한 유기막을 이용하여, 광전 변환에서 생성한 전자를 효율적으로 취출하는 방법이 제안되어 있다.
[특허 문헌]
특허 문헌 1 : 일본 특개 제2003-332551호 공보
특허 문헌 2 : 일본 특개 제2005-268476호 공보
특허 문헌 3 : 일본 특허 제3423279호
[비특허 문헌]
비특허 문헌 1 : Lin, Y. -Y. etal. IEEE Trans. Electron Dev. Lett. 18,606(1997)
종래의 실리콘 베이스의 포토 다이오드를 갖는 고체 촬상 장치에서는, 결정 실리콘의 특성에 의해, 장파장의 가시광의 흡수율이 좋지 않다. 즉, 무기 반도체의 일반적 특성으로서 장파장의 가시광의 흡수율이 좋지 않다. 적(파장 650㎚), 녹(파장 540㎚), 청(파장 440㎚)의 광을 4화소(청, 적, 녹, 녹)의 포토 다이오드에 입사한 때의 실리콘 중에서의 광전 변환 직후의 발생 전자(전하) 분포를 시뮬레이션하였다. 그 결과, 청화소에서는 청색의 광이 실리콘 막두께 1㎛로 전부 흡수되고, 녹화소 및 적화소에서는, 녹 및 적의 광이 실리콘 막두께 3㎛로 95퍼센트 흡수되었다.
이와 같은 실리콘의 광학 특성에 의해, 고체 촬상 장치의 포토 다이오드의 설계 막두께는, 3㎛로 두꺼워지지 않을 수가 없고, 그 만큼 포토 다이오드에 주입하는 불순물 이온의 주입 에너지나 이온 조사 회수도 많은 고가의 프로세스가 되어 버리는 것이 현재의 상태이다. 특히, CMOS 고체 촬상 장치의 프로세스에서는, 예를 들면 30공정 이상에 이르는 포토 다이오드에의 불순물 주입이나 어닐(anneal)에 의한 열확산이 있는데, 그와 똑같이, 최적 프로세스 조건을 예측하기 위한 시뮬레이션에도 많은 공정이 필요하게 되어 있다. 또한, 실리콘의 광학 특성상, 통상 컬러 이미징에는 컬러 필터가 필요한데, 컬러 필터에서의 광의 흡수?반사에 의한 광량 손실이 생긴다. 또한, 위색의 과제를 회피하기 위한 광학 로우패스 필터에서 광량의 손실이 있기 때문에, 일반적으로 포토 다이오드에의 광의 입사 효율은 좋지 않다.
한편, 유기 광전 변환막을 이용한 고체 촬상 장치에서는, 유기막의 특성에 의해, 일반적으로 전자(전하)의 이동도가 작다. 최근의 연구에서는, 전자의 이동도가 비정질 실리콘 정도에까지 실현되는 유기막(펜타센)이 개발되어 있지만(비특허 문헌 1 참조), 결정 실리콘에 비하면 1자릿수 이상 작다. 그 때문에, 적층한 유기 광전 변환막을 이용한 고체 촬상 장치의 고속 동작에는 한계가 있다. 양자(quantization) 효율의 향상도 큰 과제이다. 또한, 광전 변환부 작성시의 열 프로세스 공정도 많아지고, 배선층의 신뢰성(크랙 발생 등)에 관해 그다지 바람직하지 않다. 또한, 현재의 상태의 프로세스 기술에서는, 롤투롤(roll-to-roll)에서의 대기압의 막(膜) 작성에 있어서, 밀착성이나 막의 내구성에 과제가 있고, 대량 생산이 용이하지가 않다.
본 발명은 상술한 점을 감안하여, 적어도 광흡수 효율을 올려서 감도의 향상을 도모하고, 또한 전하의 이동도를 높여서 고속으로 안정된 구동을 가능하게 한 고체 촬상 장치와 그 제조 방법을 제공하는 것이다.
본 발명은 상기 고체 촬상 장치를 구비한 카메라 등의 전자 기기를 제공하는 것이다.
본 발명에 관한 고체 촬상 장치는, 혼성형(混成型)의 광전 변환부와 화소 트랜지스터로 이루어지는 화소를 구비한다. 혼성형의 광전 변환부는, pn접합을 갖는 반도체층과, 반도체층 내에 배치된 복수의 원주형상 내지는 원통 형상의 중공형(hollow-shaped) 유기물질층과, 반도체층 및 유기물질층의 상하에 배치된 한 쌍의 전극을 갖는다. 그리고, 이 혼성형의 광전 변환부는, 유기물질층에서 광전 변환이 행하여지고, 생성한 전하가 반도체층 내를 이동하여 전하 축적 영역에 유도되도록 구성된다. 본 발명의 고체 촬상 장치는, 화소 트랜지스터가 형성된 면과는 반대의 면으로부터 광이 입사되는 이면 조사형으로 구성된다.
본 발명의 고체 촬상 장치에서는, 화소를 구성하는 광전 변환부를, 유기물질층 내에서 광전 변환을 행하고, 유기물질층에서 생성된 전하의 이동을 반도체층 내에서 행하는, 이른바 혼성형의 광전 변환부로 구성된다. 이 광전 변환부에 의하면, 유기물질층에서 광전 변환을 행하기 때문에 광흡수율이 반도체에 의한 포토 다이오드보다 대폭적으로 개선되고, 또한 생성한 전하를 반도체층에서 이동하기 때문에 유기 광전 변환부보다 전하 이동도가 커진다.
본 발명에 관한 고체 촬상 장치의 제조 방법은, 화소에 대응하는 pn접합을 갖는 반도체층에 복수의 깊이 방향의 세로구멍을 형성하는 공정과, 세로구멍 내에 저부의 절연막을 통하여 유기물질층을 매입하는 공정을 갖는다. 뒤이어, 유기물질층을 제외한 반도체층의 광입사되는 측의 이면에 차광막을 형성하는 공정과, 유기물질층 및 반도체층을 끼우고 한 쌍의 전극을 배치하는 공정을 갖고서 혼성형의 광전 변환부를 형성한다. 또한, 반도체층의 광입사되지 않는 측의 전극상에 절연막을 통하여 화소를 구성한 화소 트랜지스터를 배치한다.
본 발명의 고체 촬상 장치의 제조 방법에서는, pn접합을 갖는 반도체층에 복수의 세로구멍을 형성하고, 이 세로구멍 내에 저부의 절연막을 통하여 유기물질층을 매입하고, 반도체층의 광입사되는 측의 이면에 차광막을 형성함에 의해, 혼성형의 광전 변환부를 형성할 수 있다. 이 혼성형의 광전 변환부의 유기물질층에서 광전 변환을 행하고, 반도체층이 유기물질층에서 생성된 전하를 전하 축적 영역에 이동시킨다.
본 발명에 관한 전자 기기는, 고체 촬상 장치와, 고체 촬상 장치의 광전 변환부에 입사광을 유도하는 광학계와, 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비한다. 고체 촬상 장치는, 상기 본 발명의 고체 촬상 장치로 구성된다.
본 발명의 전자 기기에서는, 상기 본 발명의 고체 촬상 장치를 구비하기 때문에, 화소의 광전 변환부에서의 광흡수 효율이 커지고, 또한 전하 이동도가 커진다.
본 발명에 관한 고체 촬상 장치에 의하면, 화소를 구성하는 광전 변환부에 있어서, 광흡수 효율이 커지기 때문에 감도를 향상할 수 있고, 동시에 전하 이동도가 커지기 때문에 고속으로 안정된 구동을 가능하게 한 고체 촬상 장치를 제공할 수 있다.
본 발명에 관한 고체 촬상 장치의 제조 방법에 의하면, 감도가 향상하고, 또한 고속으로 안정된 구동을 가능하게 한 고체 촬상 장치를 제조할 수 있다.
본 발명에 관한 전자 기기에 의하면, 상기 고체 촬상 장치를 구비하기 때문에 감도가 향상하고, 고속 구동을 가능하게 하기 때문에 고품질의 전자 기기를 제공할 수 있다.
도 1은 본 발명에 관한 고체 촬상 장치의 광전 변환부의 하나의 기본 구성례를 도시하는 개략 구성도.
도 2의 A, B는 실리콘과 유기 광전 변환막의 계면에서의 에너지 밴드도.
도 3은 반도체(실리콘)층과 이것에 매입된 유기 광전 변환막의 계면에 자기조립 분자막(Self Assembled Molecular Film)이 형성된 구성도.
도 4의 A 내지 F는 본 발명에 관한 고체 촬상 장치의 광전 변환부의 하나의 기본 구성의 제조 방법례를 도시하는 제조 공정도.
도 5는 본 발명에 관한 고체 촬상 장치의 광전 변환부의 다른 기본 구성례를 도시하는 개략 구성도.
도 6은 본 발명에 관한 고체 촬상 장치의 제 1 실시의 형태의 주요부를 도시하는 개략 구성도.
도 7의 A 내지 E는 본 발명에 관한 고체 촬상 장치의 제 2 실시의 형태의 주요부의 개략 구성과 함께 그 제조 방법례를 도시하는 제조 공정도.
도 8은 본 발명에 관한 고체 촬상 장치의 제 3 실시의 형태의 주요부를 도시하는 개략 구성도.
도 9는 본 발명에 관한 고체 촬상 장치의 제 4 실시의 형태의 주요부를 도시하는 개략 구성도.
도 10은 본 발명에 관한 고체 촬상 장치의 제 5 실시의 형태의 주요부를 도시하는 개략 구성도.
도 11의 A 내지 F는 제 5 실시의 형태의 제조 방법례를 도시하는 주요부의 제조 공정도.
도 12는 본 발명에 관한 고체 촬상 장치의 제 6 실시의 형태의 주요부를 도시하는 개략 구성도.
도 13은 본 발명에 관한 고체 촬상 장치의 제 8 실시의 형태의 주요부를 도시하는 개략 구성도.
도 14의 A 내지 C는 도 13의 A-A선상, 도 13의 B-B선상 및 도 13의 C-C선상의 개략 단면도.
도 15는 본 발명의 각 실시의 형태에 적용되는 CMOS 고체 촬상 장치의 한 예를 도시하는 개략 구성도.
도 16은 본 발명의 제 9 실시의 형태에 관한 전자 기기의 개략 구성도.
도 2의 A, B는 실리콘과 유기 광전 변환막의 계면에서의 에너지 밴드도.
도 3은 반도체(실리콘)층과 이것에 매입된 유기 광전 변환막의 계면에 자기조립 분자막(Self Assembled Molecular Film)이 형성된 구성도.
도 4의 A 내지 F는 본 발명에 관한 고체 촬상 장치의 광전 변환부의 하나의 기본 구성의 제조 방법례를 도시하는 제조 공정도.
도 5는 본 발명에 관한 고체 촬상 장치의 광전 변환부의 다른 기본 구성례를 도시하는 개략 구성도.
도 6은 본 발명에 관한 고체 촬상 장치의 제 1 실시의 형태의 주요부를 도시하는 개략 구성도.
도 7의 A 내지 E는 본 발명에 관한 고체 촬상 장치의 제 2 실시의 형태의 주요부의 개략 구성과 함께 그 제조 방법례를 도시하는 제조 공정도.
도 8은 본 발명에 관한 고체 촬상 장치의 제 3 실시의 형태의 주요부를 도시하는 개략 구성도.
도 9는 본 발명에 관한 고체 촬상 장치의 제 4 실시의 형태의 주요부를 도시하는 개략 구성도.
도 10은 본 발명에 관한 고체 촬상 장치의 제 5 실시의 형태의 주요부를 도시하는 개략 구성도.
도 11의 A 내지 F는 제 5 실시의 형태의 제조 방법례를 도시하는 주요부의 제조 공정도.
도 12는 본 발명에 관한 고체 촬상 장치의 제 6 실시의 형태의 주요부를 도시하는 개략 구성도.
도 13은 본 발명에 관한 고체 촬상 장치의 제 8 실시의 형태의 주요부를 도시하는 개략 구성도.
도 14의 A 내지 C는 도 13의 A-A선상, 도 13의 B-B선상 및 도 13의 C-C선상의 개략 단면도.
도 15는 본 발명의 각 실시의 형태에 적용되는 CMOS 고체 촬상 장치의 한 예를 도시하는 개략 구성도.
도 16은 본 발명의 제 9 실시의 형태에 관한 전자 기기의 개략 구성도.
이하, 발명을 실시하기 위한 형태(이하 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1.CMOS 고체 촬상 장치의 개략 구성례
2. 본 발명의 화소의 기본 구성(화소의 구성례와 그 제조 방법례)
3. 제 1 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)
4. 제 2 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)
5. 제 3 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)
6. 제 4 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)
7. 제 5 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)
8. 제 6 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)
9. 제 7 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)
10.제 8 실시의 형태(고체 촬상 장치의 구성례)
11.제 9 실시의 형태(전자 기기의 구성례)
<1. CMOS 고체 촬상 장치의 개략 구성례>
도 15에, 본 발명의 각 실시의 형태에 적용되는 CMOS 고체 촬상 장치의 한 예의 개략 구성을 도시한다. 본 예의 고체 촬상 장치(201)는, 도 15에 도시하는 바와 같이, 반도체 기판(211) 예를 들면 실리콘 기판에 광전 변환부를 포함하는 복수의 화소(202)가 규칙적으로 2차원 어레이형상으로 배열된 화소 영역(이른바 촬상 영역)(203)과, 주변 회로부를 갖고서 구성된다. 화소(202)로서는, 하나의 광전 변환부와 복수의 화소 트랜지스터로 이루어지는 단위 화소를 적용할 수 있다. 또한, 화소(202)로서는, 복수의 광전 변환부가 전송 트랜지스터를 제외한 다른 화소 트랜지스터를 공유한, 이른바 화소 공유의 구조를 적용할 수 있다. 복수의 화소 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터 및 선택 트랜지스터의 4트랜지스터, 또는 선택 트랜지스터를 생략한 3트랜지스터로 구성할 수 있다.
주변 회로부는, 수직 구동 회로(204)와, 칼럼 신호 처리 회로(205)와, 수평 구동 회로(206)와, 출력 회로(207)와, 제어 회로(208) 등, 이른바 로직 회로를 갖고서 구성된다.
제어 회로(208)는, 입력 클록(clock)과, 동작 모드 등을 지령하는 데이터를 수취하고, 또한 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(208)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(204), 칼럼 신호 처리 회로(205) 및 수평 구동 회로(206) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고 이들의 신호를 수직 구동 회로(204), 칼럼 신호 처리 회로(205) 및 수평 구동 회로(206) 등에 입력한다.
수직 구동 회로(204)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하여, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(204)는, 화소 영역(203)의 각 화소(202)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고 수직 신호선(209)을 통하여 각 화소(202)의 광전 변환 소자가 되는,예를 들면, 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(205)에 공급한다.
칼럼 신호 처리 회로(205)는, 화소(202)의 예를 들면 열마다 배치되어 있고, 1행분의 화소(202)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 즉 칼럼 신호 처리 회로(205)는, 화소(202) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS나, 신호 증폭, AD 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(205)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(210)과의 사이에 접속되고 마련된다.
수평 구동 회로(206)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(205)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(205)의 각각으로부터 화소 신호를 수평 신호선(210)에 출력시킨다.
출력 회로(207)는, 칼럼 신호 처리 회로(205)의 각각으로부터 수평 신호선(210)을 통하여 순차적으로 공급된 신호에 대해, 신호 처리를 행하여 출력한다. 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열(column) 편차 보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다. 입출력 단자(212)는, 외부와 신호의 교환을 한다.
<2. 본 발명의 화소의 기본 구성>
[혼성형의 광전 변환부를 갖는 화소의 하나의 구성례]
도 1에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치에 적용되는 화소의 하나의 기본 구성례를 도시한다. 동 도면에서는, 특히, 화소를 구성하는 광전 변환부로서, 유기물질층과 반도체층으로 이루어지는 혼성형의 광전 변환부의 구성을 확대하여 나타낸다. 기본 구성에 관한 화소(11)는, 도 1의 A에 도시하는 바와 같이, 실리콘의 반도체층(12)과 반도체층(12) 내에 매입된 복수의 유기물질층(13)으로 이루어지는 혼성형의 광전 변환부(14)와, 반도체층(12)의 표면측에 형성된 복수의 화소 트랜지스터에 의해 구성된다. 화소(11)는, 반도체층에 형성된 소자 분리 영역(15)에 의해 분리된다. 소자 분리 영역(15)은, 본 예에서는 p형 반도체 영역으로 형성된다.
반도체층(12)은 박막화된다. 반도체층(12)은, 불순물이 주입되고, 제 1 도전형, 예를 들면 n형의 반도체 영역(16)과, n형 반도체 영역(16)보다 고농도의 n+형 반도체(17)와, n형 반도체 영역(16)보다 고농도로 제 2 도전형, 예를 들면 p+형의 반도체 영역(18)이 되어, pn접합을 갖고서 구성된다. p+형 반도체 영역(18)은, 반도체층(12)의 광입사되는 이면측(도면에서 상부측)에 형성되고, n+형 반도체 영역(17)은, 반도체층(12)의 광입사되지 않는 표면측(도면에서 하부측)에 형성된다.
유기물질층(13)은, 광전 변환이 행하여지는 영역이고, 이후 유기 광전 변환막이라고 한다. 복수의 유기 광전 변환막(13)은, 화소의 반도체층(12) 내에 면방향으로 소요되는 간격을 두고 배치됨과 함께, 반도체(12)의 이면부터 표면 부근에 걸치는 깊이 방향으로 매입되어 원주형상으로 형성된다. 복수의 유기 광전 변환막(13)은, 예를 들면, 도 1의 B에 도시하는 바와 같이, 윗면에서 보아 반도체층(12)을 복수로 분리하도록 스트라이프 형상으로 형성된다. 복수의 유기 광전 변환막(13), 그 밖에, 입사광의 편광 의존성을 보다 저감 하기 위해, 도시하지 않지만 윗면에서 보아 도트 형상이나 원통 형상의 중공형(cylindrical hollow shape)으로 형성할 수도 있다. 본 예에서는 신호 전하가 전자이기 때문에, 유기 광전 변환막(13)은, p형 유기 재료로 형성된다.
p형 유기 재료에는, 소망하는 흡수 대역을 가지며, 후술하는 도 2의 A의 에너지 밴드 구조를 만족하는 유기 화합물을 사용한다. 가시광 영역에 감도를 갖는 p형 유기 재료로서는, 예를 들면, 페릴렌계(perylene-based) 화합물, 프탈로시아닌계(phthalocyanine) 화합물, 퀴나크리돈계(quinacridone) 화합물, 폴리필린계(porphyrin) 화합물, 메로시아닌계(merocyanine) 화합물 등을 사용할 수 있다. 후술하는 실시의 형태에서는, 가시광 대역에 관해 기술하고 있지만, 테라헬츠, 적외선, 자외선, X선에 감도를 갖는 유기 화합물을 사용함으로써, 이들의 파장 대역에서의 이미징도 가능해진다.
반도체층(12)의 이면측의 p+형 반도체 영역(18)의 면에 광(hν)이 반도체층(12)에 입사되지 않도록, 차광막(19)이 형성된다. 차광막(19)으로서는, 예를 들면, 텅스텐(W) 등의 금속막으로 형성할 수 있다. 유기 광전 변환막(13)의 광(hν)이 입사되지 않는 측의 면에 신호 전하가 되는 전자를 블록하는 전자 블로킹막(21)이 형성된다. 전자 블로킹막(21)으로서는, 예를 들면 실리콘 질화(Si3N4)막, 실리콘 산화(SiO2)막 등의 절연막으로 형성된다.
차광막(19), 전자 블로킹막(21)의 면을 포함하는 반도체층(12)의 이면 및 표면 전면에, 한 쌍의 전극(22 및 23)이 형성된다. 편의적으로, 이면측의 전극(22)을 상부 전극, 표면측의 전극(23)을 하부 전극이라고 한다. 이면측의 상부 전극(22)은, 광(hν)을 잘 투과하는 투명 도전막에 의한 투명 전극으로 형성된다. 투명 도전막으로서는, 예를 들면, 산화 인듐주석(ITO)막, 산화 주석(SnO2)막, 산화 티탄(TiO2)막, 산화 인듐(InO2)막, 도전성 고분자막 등을 이용할 수 있다. 하부 전극(23)은, 오믹(ohmic) 특성을 나타내는 금속으로 형성된다. 하부 전극(23)으로서는, 예를 들면, 구리(Cu), 알루미늄(Al) 등 오믹 특성을 나타내는 금속이라면 특히 재료 제한은 없다. 이와 같이, 반도체층(12)과 상부 전극(22)의 사이에 차광막(19)이 형성되고, 유기 광전 변환막(13)과 하부 전극(23)의 사이에 전자 블로킹막(21)이 형성된다.
또한, 반도체층(12)의 표면측, 즉 하부 전극(23)의 하방에 절연막(30)을 통하여 배치한 실리콘의 반도체 영역(25)에 1화소를 구성하는 복수의 화소 트랜지스터가 형성된다. 도 1의 A에서는, 복수의 화소 트랜지스터 중, 전송 트랜지스터(Tr1)를 대표하여 나타낸다. 전송 트랜지스터(Tr1)는, 후술하는 바와 같이 반도체(12)를 이동하는 신호 전하(전자)를 축적하는 n형 전하 축적 영역(26)과, n형 반도체 영역에 의한 플로팅 디퓨전(FD)과, 그 사이의 게이트 절연막(27) 상의 전송 전극(28)을 갖고서 구성된다.
반도체 영역(25)의 표면상에는, 층간 절연막(31)을 통하여 복수층의 배선(도시 생략)을 배치한 다층 배선층(32)이 형성된다. 전송 트랜지스터(Tr1)는, 1화소(11) 내의 각 분리된 반도체층(12)에 대응하여 형성된다. 각 분할된 반도체층(12)은, 하부 전극(23)을 전기적 절연한 상태로 관통하는 도전체(33)를 통하여 각 대응하는 n형 전하 축적 영역(26)에 접속된다. 각 전송 트랜지스터(Tr1)의 각 플로팅 디퓨전(FD)은, 도전체(34)를 통하여 다층 배선층(32)의 소요되는 배선(도시 생략)에 공통 접속된다.
도시하지 않지만, 투명 전극인 상부 전극(22) 상에, 컬러 필터를 통하여, 또는 통하지 않고서 온 칩(on-chip) 마이크로 렌즈가 형성된다. 컬러 필터는, 상부 전극(22) 상에 절연막을 통하여, 또는 통하지 않고서 형성된다.
다음에, 기본 구성의 화소(11)의 동작을 설명한다. 화소(11)는, 반도체층(12)의 화소 트랜지스터가 형성된 면과 반대측의 면에 광(hν)이 입사되는 이면 조사형으로 구성되어 있다. 상부 전극(22)과 하부 전극(23) 사이에, 상부 전극(22)이 부(negative potential), 하부 전극(23)이 정(positive potential)이 되는 소요 바이어스 전압이 인가된다. 광(hν)이 온 칩 마이크로 렌즈를 투과하여 p형의 유기 광전 변환막(13)에 입사되고, 여기서 광전 변환되여 전자?정공 쌍이 생성된다. 광(hν)은, 차광막(19)에 의해 반도체층(12)에는 입사되지 않는다. 유기 광전 변환막(13)에서 생성된 전자?정공 쌍 중, 신호 전하가 되는 전자(e)는, 유기 광전 변환막(13)으로부터 계면을 통과하여 바이어스 전압의 인가로 공핍화된 반도체층(12)으로 이동하고, 또한 공핍층 내를 이동하여 전하 축적 영역(26)에 축적된다. 도 2의 A에 p형의 유기 광전 변환막(13)과 n형의 반도체층(실리콘)(12)의 계면에서의 에너지 밴드 구조를 도시한다. 전자(e)는, 도 1의 A 및 도 2의 A에 도시하는 바와 같이, p형의 유기 광전 변환막(13)으로부터 계면을 통과하여 n형의 반도체층(12)으로 이동한다. 한편, 정공(h)은, 유기 광전 변환막(13) 내를 통과하여 상부로 흐르고, 상부 전극(22)을 통과하여 배출된다.
1화소 중에 복수의 유기 광전 변환막(13)을 매입한 이유는, 같은 체적의 하나의 유기 광전 변환막 밖에 매입하지 않은 구성과 비교하여 반도체층(12)의 계면까지의 평균 거리를 단축하고, 또한 계면 면적을 크게 하여 전자의 반도체층(12)으로의 이동을 보다 효율적으로 하기 위해서다.
실리콘의 반도체층(12)과 유기 광전 변환막(13)의 체적 점유율, 사용하는 유기 재료 및 그 농도, 반도체층(12) 중의 불순물 농도, 반도체층(12)과 유기 광전 변환막(13)의 계면 상태가 기본 구조의 혼성형의 광전 변환부의 특성을 좌우한다. 특히, 계면 상태가 중요하다. 본 구성에서는, 반도체층(12)의 실리콘과 유기 광전 변환막(13)의 계면에서의 에너지 장벽을 저감하기 위해, 도 3에 도시하는 바와 같이, 반도체층(12)과 유기 광전 변환막(13)의 계면에 자기조립 분자막(36)이 형성된다.
이 자기조립 분자막(36)은, 다음과 같이 하여 형성할 수 있다. 유기 광전 변환막(13)을 형성하는데는, 실리콘에 의한 반도체층(12)에 세로구멍, 이른바 트렌치(trench) 또는 비어(via)를 형성하고, 이 세로구멍 내에 유기 재료를 매입한다. 이 세로구멍을 드라이 에칭(dry-etching)으로 형성한 때에, 세로구멍의 측벽면에 실리콘의 댕글링 본드(dangling bonds)가 생성된다. 이 세로구멍에 유기 재료를 매입하면, 측벽면의 댕글링 본드와 유기 재료의 전자와의 π공역 결합에 의해 만들어지는 원자 1층 정도의 자기조립 분자막이 형성된다. 이 자기조립 분자막은, 통상의 유기 재료와 실리콘 계면에서의 에너지 장벽을 크게 완화하는 것이 최근의 연구에 의해 알려져 있다. 이 원리를 응용함으로써 계면에서의 장벽을 억제하고, 유기 광전 변환막(13)으로부터 반도체층(12)에의 전자의 이동을 촉진시킬 수 있다.
또한, 후술하는 실시의 형태에서 나타내는 바와 같이, 세로구멍의 측벽면에 보쉬 프로세스(Bosch process)로 예를 들면 10㎚ 오더의 요철 형상을 형성함에 의해, 반도체층(12)과 유기 광전 변환막(13)의 계면 면적을 증대시키고, 전자 이동도를 더욱 촉진할 수 있다. 보쉬 프로세스란, SF6계 가스에 의한 에칭과 C4F8계 가스에 의한 증착 스텝을 교대로 반복하여 가공을 행하는 프로세스이다.
[혼성형의 광전 변환부를 갖는 화소의 제조 방법례]
도 4에, 혼성형의 광전 변환부를 갖는 기본 구성의 화소(11)의 제조 방법례를 도시한다. 도 4는, 이 화소(11), 특히 혼성형의 광전 변환부의 기본 프로세스를 나타낸다. 우선, 도시하지 않지만, 도 1에서의 화소 트랜지스터를 갖는 반도체 영역(25), 다층 배선층(32) 및 하부 전극(23) 등이 형성된 반도체 기판을 형성한다. 즉, 반도체 영역(25)에 상당하는 실리콘의 반도체 기판에 화소 트랜지스터의 게이트 전극(28)을 형성하고, 이온 주입에 의해 소스?드레인 영역을 형성한 후, 층간 절연막을 통하여 복수층의 배선을 형성하고 다층 배선층(32)을 형성하고, 또한, 도체(34)를 매입한다. 뒤이어, 반도체 기판의 이면측부터 반도체 기판을 박막화하여 반도체 영역(25)을 형성한다. 기판을 뒤집고 반도체 영역(25) 상에 절연막(30)을 통하여 절연막(30)을 관통하는 도전체(33)에 접속하는 하부 전극(23)을 형성한다.
다음에, 이 반도체 영역(25), 다층 배선층(32) 및 하부 전극(23) 등이 형성된 반도체 기체에 화소용의 실리콘의 반도체 기판을 접합한다.
그리고, 도 4의 A에 도시하는 바와 같이, 상기 반도체 기판, 즉 실리콘의 반도체층(12)에 p형 반도체 영역에 의한 소자 분리 영역(15)을 형성한다. 이 소자 분리 영역(15)으로 분리된 1화소에 대응하는 영역에, 도면에서 하부 영역부터 차례로 n+형 반도체 영역(17)(표면측에 상당), n형 반도체 영역(16)(중간 영역에 상당) 및 p+형 반도체 영역(19)(이면측에 상당)을 형성하여, pn접합(j)을 형성한다.
다음에, 도 4의 B에 도시하는 바와 같이, 반도체층(12)의 1화소에 대응하는 영역에, 드라이 에칭에 의해 p+형 반도체 영역(18)부터 n+형 반도체 영역(17)에 이르는 트렌치 또는 비어 등의 세로구멍(38)을 형성한다. 세로구멍(38)은, 소요되는 간격을 두고 복수 형성한다. 본 예는 도 1의 A에 도시하는 바와 같이, 세로구멍(38)이 평면으로 보아 스트라이프 형상으로 형성된다. 드라이 에칭에서는, NF3/O2계 가스나 SF6/O2계 가스 등을 사용할 수 있고, 수백㎛부터 1㎛ 정도의 깊이의 세로구멍(38)을 형성한다. 이 드라이 에칭할 때, SF6/C4F8/O2계 가스에 의한 보쉬 프로세스를 이용함에 의해, 세로구멍(38)의 측벽에 요철 형상을 형성할 수 있다. 요철 형상을 형성할 때는, 후처리 공정에서 형성하는 유기 광전 변환막과의 계면 면적을 증가시켜서 더한층의 전자(전하)의 이동 효율화가 도모된다.
다음에, 도 4의 C에 도시하는 바와 같이, 세로구멍(38)의 저부에 예를 들면 수십㎚ 정도의 막두께의 전자 블로킹막(21)을 형성한다. 전자 블로킹막(21)은, CVD(chemical vopar deposition)법에 의해 증착하고, 그 후 드라이 에치 백(dry etch-back)하여 형성할 수 있고, 예를 들면 실리콘 질화(Si3N4)막, 실리콘 산화(SiO2)막 등의 절연막으로 형성한다. 또한, 세로구멍(38) 내를 매입하도록 유기 광전 변환막(13)을 성막한다. 유기 광전 변환막(13)은 p형 유기 광전 변환막으로 한다. 유기 광전 변환막(38)의 성막 방법은, 건식 성막법 또는 습식 성막법을 이용할 수 있다. 건식 성막법은, 예를 들면, 진공 증착법, 이온 플레이팅법, CVD법 등이 있다. 습식 성막법은, 예를 들면, 스핀 코팅법, 캐스트법 등이 있다.
다음에, 도 4의 D에 도시하는 바와 같이, 유기 광전 변환막(38)을, 예를 들면 에치 백 또는 CMP(chemical mechanical polishing)에 의해, 반도체층(12)의 p+형 반도체 영역(18)의 면과 같은 면이 될 때까지 제거한다.
다음에, 도 4의 E에 도시하는 바와 같이, 유기 광전 변환막(38) 및 소자 분리 영역(15)의 윗면에 선택적으로 레지스트 마스크(도시 생략)를 형성하고, 레지스트 마스크를 통하여 매입되어 있는 복수의 유기 광전 변환막(38)의 머리가 돌출하도록, p+형 반도체 영역(18)의 표면에 오목부(39)를 형성한다. 오목부(39)는, 드라이 에칭에 의해, 깊이 수십㎚ 정도의 깊이로 형성한다.
다음에, 도 4의 F에 도시하는 바와 같이, p+형 반도체 영역(18)의 오목부(39) 내에 차광막(19)을 매입한다. 차광막(19)으로서는, 예를 들면 텅스텐(W) 등의 금속막으로 형성할 수 있다. 즉, 차광막(19)은, 반도체층(12)의 광입사되는 측의 이면에 형성한다. 이에 의해, 1화소의 광전 변환부, 즉 광전 변환을 행하는 유기 광전 변환막(13)과, 유기 광전 변환막(13)에서 생성된 전자(전하)를 전하 축적 영역측에 이동시키는 반도체층(12)으로 이루어지는 혼성형의 광전 변환부(14)가 형성된다.
그 후, 도시하지 않지만, 반도체층(12)의 윗면에 상부 전극이 되는 투명 전극을 형성하고, 하면에 하부 전극을 형성한다. 또한, 투명 전극상에 컬러 필터를 통하여, 또는 통하지 않고서 온 칩 마이크로 렌즈가 형성된다. 한편, 하부 전극의 하면측에 절연막을 통하여 배치된 반도체 영역에 전송 트랜지스터(Tr1)를 포함하는 화소 트랜지스터가 형성되고, 또한 다층 배선층이 형성된다. 이와 같이 하여 혼성형의 광전 변환부를 갖는 목적하는 화소(11)를 얻을 수 있다.
또한, 화소와 로직 회로부분을 만들어 두고, 최후로 화소 트랜지스터를 갖는 반도체 영역(25), 다층 배선층(32) 및 하부 전극(23) 등이 형성된 반도체 기체를 접합할 수도 있다.
상기 혼성형의 광전 변환부(14)와 화소 트랜지스터로 이루어지는 화소(11)를 구비한 이면 조사형의 CMOS 고체 촬상 장치는, 예를 들면 제 1 및 제 2의 반도체 칩을 접합하고 구성할 수 있다. 제 1의 반도체 칩에는, 센서부가 되는 혼성형의 광전 변환부(14)가 형성되고, 제 2의 반도체 칩에는, 화소 트랜지스터, 주변 회로 등이 형성된다. 하부 전극(23)은 제 1의 반도체 칩에 형성된다.
상술한 화소(11)에 의하면, 광전 변환부로서, 유기 광전 변환막(13) 내에서 광전 변환을 행하고, 유기 광전 변환막(13)에서 생성한 전하가 되는 전자의 이동을 반도체층(12) 내에서 행하는, 혼성형의 광전 변환부(14)를 갖는다. 이 혼성형의 광전 변환부(14)를 갖기 때문에, 광전 변환부에서의 광의 흡수율을 개선하고, 광전 변환부의 보다 박막화를 가능하게 하고, 또한 전자의 이동도를 향상할 수 있다. 즉, 종래의 실리콘 베이스의 포토 다이오드의 결점인 광흡수율을 개선하고, 대폭적인 박막화를 가능하게 한다. 또한, 종래의 유기막에 의한 광전 변환부의 결점인 전자의 이동도를 향상할 수 있다. 따라서, 이 화소(11)를 구비한 고체 촬상 장치에 의하면, 화소에서의 광전 변환부에서의 광흡수 효율이 커지기 때문에, 감도를 향상할 수 있고, 또한 전자 이동도가 향상하기 때문에, 고속으로 안정된 구동을 행할 수가 있다.
예를 들면, 고체 촬상 장치에서, 상기 화소(11)를 청화소, 녹화소 및 적화소의 전부에 적용하는 적층 구조로 할 때는, 컬러 필터나 광학 로우패스 필터가 불필요하게 되고, 실리콘 베이스의 광전 변환부를 갖는 고체 촬상 장치에 비하여 광의 입사 효율의 향상을 기대할 수 있다. 반도체층과 유기막과의 혼성형의 광전 변환부(14)이기 때문에, 전술한 실리콘 베이스, 유기막 베이스의 광전 변환부에서의 각각의 과제인, 예를 들면 밀착성이나 막 내구성, 플렉시블성, 프로세스 가격 등에 관해서도 해결할 수 있다. 또한, 색마다 전자와 정공을 분리하여 취출할 수 있는 구성으로 할 수도 있고, 후단의 신호 처리 회로에서, 전자, 정공의 양 신호를 이용할 때는, 더욱 감도의 향상을 실현할 수 있다.
또한 상기 화소(11)를 갖는 고체 촬상 장치의 효과를 상세히 기술한다. 혼성형의 광전 변환부(14)에서는, 유기 광전 변환막(13)에 의해 광전 변환을 행하기 때문에, 종래의 실리콘 베이스의 포토 다이오드에 의한 광전 변환부보다 광흡수 효율이 대폭적으로 향상하고, 단위 체적당의 감도가 향상한다. 이에 의해, 실리콘 베이스의 포토 다이오드보다도 광전 변환부의 대폭적인 박막화가 가능해진다. p형의 유기 광전 변환막(13)을 이용한 경우, 전자의 이동 영역이 실리콘의 반도체층(12)이기 때문에, 실리콘 베이스의 포토 다이오드와 비교하여 전자의 이동도를 저하시키는 일 없이, 감도나 광흡수 효율을 향상시킬 수 있다.
광전 변환부의 제조에 있어서, 광전 변환부의 박막화로 불순물 주입 공정수, 및 그에 수반한 주입?열 확산 시뮬레이션 공수를 대폭적으로 억제할 수 있기 때문에, 실리콘 베이스의 포토 다이오드의 제조보다, 제조 비용 및 개발의 TAT시간의 감소가 가능하게 된다.
상기 혼성형의 광전 변환을 갖는 화소(11)는, 유기 광전 변환막 베이스의 광전 변환부를 갖는 화소에 비하여, 열 프로세스 공정 시간이 짧게 끝나기 때문에, 다층 배선층의 배선의 신뢰성을 향상할 수 있다. 즉, 전부 유기 광전 변환막으로 형성하는 유기 광전 변환막 베이스에 비하여, 형성하는 유기 광전 변환막의 체적이 작기 때문에, 그 만큼 열(thermal) 공정은 짧게 끝난다.
[혼성형의 광전 변환부를 갖는 화소의 다른 기본 구성례]
도 5에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치에 적용되는 화소의 다른 기본 구성례를 도시한다. 도 1에서는 신호 전하로서 전자(e)를 이용하였지만, 본 구성은 신호 전하로서 정공(h)을 이용한 예이다. 본 기본 구성에 관한 화소(41)는, 전술한 바와 마찬가지로 1화소에서, 반도체층(12) 내에 복수의 유기 광전 변환막(13)이 매입된 혼성형 광전 변환부를 갖고서 이루어진다. 단, 화소(41)를 구성하는 반도체층(12)의 각 반도체 영역, 및 유기 광전 변환막(13)의 도전형은, 전술한 화소(11)에서의 반도체 영역, 및 유기 광전 변환막과 반대의 도전형이다. 즉, 소자 분리 영역은 n형 반도체 영역(45)으로 형성된다. 광전 변환부(14)를 구성하는 반도체층(12)은, 도 5에서 상부로부터 하부를 향하여, n+형 반도체 영역(48), p형 반도체 영역(46), p+형 반도체 영역(47)이 형성된다. 유기 광전 변환막(13)은, n형 유기 재료로 형성된다. n형 유기 재료로서는, 예를 들면 나프탈렌계 화합물, 페릴렌계 화합물, C60 등의 유기 재료를 사용할 수 있다. 한편, 화소 트랜지스터를 구성하는 플로팅 디퓨전(FD)을 포함하는 소스?드레인 영역은 p형 반도체 영역으로 형성된다.
그 밖의 구성은, 도 1, 도 3에서 설명한 바와 마찬가지이기 때문에, 도 5에서 도 1과 대응하는 부분에 동일 부호를 붙여서 중복 설명을 생략한다.
다음에, 화소(41)의 동작을 설명한다. 상부 전극(22)과 하부 전극(23) 사이에, 상부 전극(22)이 정, 하부 전극(23)이 부가되는 소요 바이어스 전압이 인가된다. 광(hν)이 온 칩 마이크로 렌즈를 투과하여 n형의 유기 광전 변환막(13)에 입사되고, 여기서 광전 변환되어 전자?정공 쌍이 생성된다. 광(hν)은, 차광막(19)에 의해 반도체층(12)에는 입사되지 않는다. 유기 광전 변환막(13)에서 생성된 전자?정공 쌍 중, 신호 전하가 되는 정공(h)은, 유기 광전 변환막(13)으로부터 계면을 통과하여 바이어스 전압의 인가로 공핍화된 반도체층(12)으로 이동하고, 또한 공핍층 내를 이동하여 전하 축적 영역(26)에 축적된다. 도 2의 B에 n형의 유기 광전 변환막(13)과 p형의 반도체층(실리콘)(12)의 계면에서의 에너지 밴드 구조를 도시한다. 정공(h)은, 도 5 및 도 2의 B에 도시하는 바와 같이, n형의 유기 광전 변환막(13)으로부터 계면을 통과하여 p형의 반도체층(12)으로 이동한다. 한편, 전자(e)는, 유기 광전 변환막(13) 내를 통과하여 상부에 흐르고, 상부 전극(22)을 통과하여 배출된다.
이러한 화소(41)에서도, 광전 변환부가 혼성형의 광전 변환부(14)로 구성되기 때문에, 화소(11)에서 설명한 바와 마찬가지로, 광의 입사 효율을 향상하고, 정공의 이동도를 향상할 수 있다. 결정성이 좋은 물질 내를 이동하게 되기 때문에, 전자의 이동도와 마찬가지로 정공의 이동도도 향상한다. 따라서, 이 화소(41)를 구비한 고체 촬상 장치에서는, 고감도, 고속 구동을 실현할 수 있다.
또한, 전자의 이동도라는 관점에서 생각하면, 고속 동작을 필요로 한 고체 촬상 장치에 있어서는, 신호 전하를 정공(h)으로 한 도 5의 화소(41)의 구성과 비교하여, 도 1의 화소(11)의 구성의 쪽이 보다 바람직하다.
<3. 제 1 실시의 형태>
[고체 촬상 장치의 구성례]
도 6에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치의 제 1 실시의 형태를 도시한다. 제 1 실시의 형태에 관한 고체 촬상 장치(51)는, 베이어(Bayer) 배열의 원색 컬러 필터를 가지며, 도 6의 B에 도시하는 바와 같이, 청(B)화소(53B), 적(R)화소(53R), 녹(G)화소(53G), 녹(G)화소(53G)의 조(group)가 2차원적으로 배열된 화소 영역(52)을 갖고서 이루어진다. 그리고 청화소(53B)가 실리콘 반도체 영역에 형성된 포토 다이오드(PD)에 의한 광전 변환부로 형성되고, 적화소(53R), 녹화소(53G) 및 녹화소(53G)가 도 1의 혼성형의 광전 변환부(14)로 형성된다.
즉, 본 실시의 형태에서는, 박막화된 실리콘 단결정의 반도체층(12)이 p형 반도체 영역에 의한 소자 분리 영역(15)으로 각 화소로 분리된다. 청화소(53B)에서는, 반도체층(12)의 광입사측의 면부터 반대측의 면을 향하여, p+형 반도체 영역(18), n형 반도체 영역(16) 및 n+형 반도체 영역(17)을 형성하고, pn접합(j)을 갖는 포토 다이오드(PD)에 의한 광전 변환부가 형성된다. 적화소 (53R) 및 2개의 녹화소(53G)는, 같은 p+형 반도체 영역(18), n형 반도체 영역(16) 및 n+형 반도체 영역(17)을 형성하고, pn접합(j)을 갖는 반도체층(12) 내에 복수의 p형의 유기 광전 변환막(13)을 매입하여 이루어지는 혼성형의 광전 변환부(14)가 형성된다. 또한, 혼성형의 광전 변환부(14)에서는, p+형 반도체 영역(19)의 광입사측의 면상에 차광막(19)이 형성되고, 광전 변환부(13)의 광입사측과는 반대측의 면에 전자 블로킹막(21)이 형성된다. 도시하지 않지만, 예를 들면 금속막에 의한 차광막(19)과 유기 광전 변환막(13)의 사이에는 절연막이 형성된다.
적화소(53R)에서의 적 파장대역 감도를 갖는 유기 광전 변환막(13)으로서는, 예를 들면 프탈로시아닌계 화합물, 폴리필린계 화합물, 또는 메로시아닌계 화합물의 유기 재료를 사용할 수 있다. 녹화소(53G)에서의 녹 파장대역 감도를 갖는 유기 광전 변환막(13)으로서는, 예를 들면 퀴나크리돈계 화합물, 또는 폴리필린계 화합물의 유기 재료를 사용할 수 있다. 단, 결정 실리콘보다도 광흡수 계수가 높고, 또한 도 2의 A에 도시하는 바와 같은 실리콘에 대한 에너지 밴드 구조를 갖는 유기 화합물이라면, 종류는 묻지 않는다.
광전 변환부(14)의 상부 및 하부에는, 쌍을 이루는 상부 전극(22) 및 하부 전극(23)이 형성된다. 광입사측의 상부 전극(22)은, 투명 전극으로 형성된다. 도 6에서는 도시하지 않지만, 상부 전극(22)의 위에는 컬러 필터, 온 칩 마이크로 렌즈가 형성된다. 또한, 하부 전극(23)의 하부에는, 절연막을 통하여 화소 트랜지스터를 형성한 반도체 기판이 배치되고, 또한 층간 절연막을 통하여 복수층의 배선을 갖는 다층 배선층이 배치된다.
본 실시의 형태에서는, 1화소의 면적을 1.4㎛×1.4㎛로 하고 있다. 반도체층(12)의 막두께(d1)은, 청화소(53B)에서의 입사광을 전부 흡수할 수 있는 1㎛ 정도로 하고 있다. 반도체층(12) 내에 배치되는 유기 광전 변환막(13)은, 5개로 하고, 그 폭(w1)은 전형적으로는 200㎚ 정도로 하고 있다. 유기 광전 변환막의 폭(w1)을 너무 작게 하면, 광과 상호작용하지 않을 우려가 생긴다. 전자가 이동하는 반도체층(12)의 폭(w2)은, 50㎚ 정도로 하고 있다.
[고체 촬상 장치의 제조 방법례]
제 1 실시의 형태의 고체 촬상 장치(51)에서의 적화소, 녹화소의 제조 프로세스는, 전술한 도 4에 도시한 바와 마찬가지이다. 세로구멍(38)을 형성할 때의 조건을 나타낸다. 여기서는, CCP(Capacitive Coupled Plasma) 에칭 장치를 이용한 드라이 에칭 조건의 한 예를 다음에 나타내다. 또한, 가공 조건, CCP 에칭 장치 이외의 사용 장치는 이것으로 한정되지 않는다. 상기 이외의 사용 장치란, IPC(Inductive Coupled Plasma)나 ECR(Electron Cyclotron Resonance) 등의 장치를 가리킨다.
가스 종류와 유량 : NF3/O2/HBr=40/15/200 sccm
압력 : 100 mT
상부 인가 파워 : 700 W
하부 인가 파워 : 400 W
에칭 시간 : 60 sec
RF 주파수 : 상부/하부=40 MHz/3 MHz
여기서, 상부, 하부란, 에칭 장치의 상부 전극, 하부 전극을 말한다. RF 주파수는, 이 상부 전극에의 인가 바이어스 주파수, 하부 전극에의 인가 바이어스 주파수를 규정하고 있다.
유기 광전 변환막(13)의 형성시의 소성 온도는, 용매에 따라 다르지만, 전형적으로는 80 내지 150℃이다. 상부 전극(22)은 ITO(Indium Tin Oxide)막이고, 투명 유리 기판상에 막두께 30㎚ 정도로 증착 형성되어 있다. 하부 전극(23)은, 막두께 30㎚ 정도의 금속 전극이고, 실리콘에 대해 오믹 저항이 낮은, 예를 들면 인듐, 구리, 알루미늄, 마그네슘 합금 등으로 이루어지는 금속으로 형성하는 것이 바람직하다. 전자 블로킹막(21)으로는, 막두께 10㎚의 실리콘 산화(SiO)막을 사용하였다. 차광막(19)으로는, 텅스텐(W)막을 사용하였다. 블로킹막(21)의 에치 백은, 실리콘과의 선택비가 높은 조건으로 행하였다.
이 조건으로서는, 예를 들면 다음과 같다.
가스 종류와 유량 : C4F8/O2/Ar=30/400/15 sccm
압력 : 30 mT
제 1 실시의 형태에 관한 고체 촬상 장치(51)에 의하면, 청화소(53B)의 광전 변환부가 실리콘 베이스의 포토 다이오드(PD)로 구성되고, 적화소(53R) 및 녹화소(53G)의 광전 변환부가 혼성형의 광전 변환부(14)로 구성된다. 적화소(53R), 녹화소(53G)에서는, 유기 광전 변환막(13)에 의해 광전 변환이 행하여지기 때문에, 광흡수 효율이 대폭적으로 향상하고, 적화소(53R), 녹화소(53G)의 감도를 향상할 수 있다. 적화소(53R), 녹화소(53G)에서는, 유기 광전 변환막(13)에서 생성한 전자가 실리콘의 반도체층(12)으로 이동되기 때문에, 전자 이동도가 커지고, 고속으로 안정된 구동을 행할 수가 있다. 즉, 전자의 이동도를 내리는 일 없이, 감도나 광흡수 효율을 향상할 수 있다. 한편, 반도체층(12)의 막두께(d1)을 청색의 입사광을 전부 흡수할 수 있는 막두께로 설정할 수 있기 때문에, 전 화소의 광전 변환부의 박막화를 도모할 수 있다. 그와 관련하여, 실리콘 베이스의 포토 다이오드만으로 구성되는 경우의 광전 변환부의 막두께는 3㎛ 정도인 것에 대해, 제 1 실시의 형태에서는 화소 전체의 광전 변환부의 막두께가 1㎛ 정도로 박막화된다.
본 실시의 형태에서는, 유기 광전 변환막 베이스의 광전 변환부를 갖는 CMOS 고체 촬상 장치에 비하여, 매입한 유기 광전 변환막의 체적이 보다 작기 때문에, 열 프로세스 공정시간이 짧게 끝나기 때문에, 다층 배선층의 배선의 손상이 회피되고, 배선의 신뢰성이 향상한다. 본 실시의 형태에서는, 실리콘의 반도체층(12)과 유기 광전 변환막(13)으로 이루어지는 혼성형의 광전 변환부(14)를 구성하고 있기 때문에, 실리콘 베이스, 유기막 베이스의 광전 변환부에서의 각각의 과제인, 예를 들면 밀착성, 막 내구도성, 플렉시블성, 프로세스 가격 등에 관해서도 해결할 수 있다.
<4. 제 2 실시의 형태>
[고체 촬상 장치와 그 제조 방법례]
도 7에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치와 그 제조 방법의 제 2 실시의 형태를 도시한다. 제 2 실시의 형태의 고체 촬상 장치는, 기본적인 구성은 제 1 실시의 형태와 마찬가지이고, 차이는 혼성형의 광전 변환부의 구성이다. 도 7은, 고체 촬상 장치의 제조 방법례, 특히 혼성형의 광전 변환부(14)의 형성 방법례를 나타내는 것으로, 다른 구성에 관해서는 생략한다.
우선, 도 7의 A에 도시하는 바와 같이, 실리콘의 반도체 기판(55)상에 저온 CVD법에 의해 막두께 1㎛ 정도의 폴리실리콘층(56)을 형성한다.
다음에, 도 7의 B에 도시하는 바와 같이, 폴리실리콘층(56)에 대해 p형 불순물을 이온 주입하여 p형 반도체 영역에 의한 소자 분리 영역(15)을 형성한다. 또한, 소자 분리 영역(15)으로 분리된 각 화소에 대응하는 반도체층이 되는 폴리실리콘층(56)에 대해, n형 불순물 및 p형 불순물을 이온 주입하여 n+형 반도체 영역(17), n형 반도체 영역(16) 및 p+형 반도체 영역(18)을 형성한다.
다음에, 도 7의 C에 도시하는 바와 같이, 적화소 및 녹화소에 대응하는 폴리실리콘층(56)에, 막두께 500㎚ 정도의 레지스트 마스크(57)를 통하여 드라이 에칭에 의해 5개의 세로구멍(38)을 형성한다. 폴리실리콘층(56)에 대한 에칭 가공에 의해, 세로구멍(38)의 벽면에는 폴리실리콘의 결정립의 표면이 면(臨)한다. 결정립의 표면이 면하는 세로구멍 벽면은, 요철 형상이 된다.
다음에, 도 7의 D에 도시하는 바와 같이, 애싱(ashing) 처리 및 세정 처리하여 레지스트 마스크(57)를 제거한다.
다음에, 전술한 도 4의 C 내지 F에서 설명한 바와 같은 공정을 경유하여, 도 7의 E에 도시하는 바와 같이, 세로구멍(38)의 저부에 전자 블로킹막(21)을 형성하고, 세로구멍(38) 내에 p형의 유기 광전 변환막(13)을 매입한다. 또한, p+형 반도체 영역(18)상에 차광막(19)을 형성하여, 혼성형의 광전 변환부(14)를 형성한다. 적화소에서의 광전 변환막(13)은, 적파장대역 감도를 갖는 유기 재료로 형성하고, 녹화소의 광전 변환막(13)은 녹파장대역 감도를 갖는 유기 재료로 형성한다.
그 이후는, 전술한 바와 마찬가지로, 상부 전극 및 하부 전극을 형성하고, 하부 전극의 하측의 반도체 영역에 화소 트랜지스터를 형성하고, 다층 배선층을 형성한다. 또한, 광입사측의 상부 전극상에 베이어 배열의 컬러 필터, 그 위의 온 칩 마이크로 렌즈를 형성한다.
그 밖의 구성은, 제 1 실시의 형태에서 설명한 바와 마찬가지이기 때문에, 중복 설명을 생략한다. 또한, 이 제 2 실시의 형태의 혼성형의 광전 변환부는, 이후에 설명하는 각 실시의 형태의 혼성형의 광전 변환부에서도 적용 가능하다.
제 2 실시의 형태의 고체 촬상 장치와 그 제조 방법에 의하면, 반도체층을 폴리실리콘층(56)으로 형성함에 의해, 세로구멍(38)을 형성하여 유기 광전 변환막(13)을 매입한 때에, 폴리실리콘의 결정립 표면과 유기 광전 변환막(13)의 계면 면적이 증대한다. 이 때문에, 유기 광전 변환막(13)으로부터 폴리실리콘층(56)에의 전자의 이동량이 보다 촉진되고, 보다 고속 구동을 도모할 수 있다. 그 밖에, 기본 구성 및 제 1 실시의 형태에서 설명한 바와 마찬가지의 효과를 이룬다.
<5. 제 3 실시의 형태>
[고체 촬상 장치의 구성례]
도 8에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치의 제 3 실시의 형태를 도시한다. 제 3 실시의 형태에 관한 고체 촬상 장치(58)는, 베이어 배열의 원색 컬러 필터를 가지며, 도 8B에 도시하는 바와 같이, 청(B)화소(53B), 적(R)화소(53R), 녹(G)화소(53G), 녹(G)화소(53G)의 조가 2차원적으로 배열된 화소 영역(52)을 갖고서 이루어진다. 그리고, 청화소(53B), 적화소(53R), 녹화소(53G) 및 녹화소(53G)가 도 1의 혼성형의 광전 변환부(14)로 형성된다.
제 3 실시의 형태의 고체 촬상 장치(58)는, 박막화된 실리콘 단결정의 반도체층(12)이 p형 반도체 영역에 의한 소자 분리 영역(15)으로 각 화소로 분리된다. 청화소(53B), 적화소(53R) 및 녹화소(53G)에서는, 같은 p+형 반도체 영역(18), n형 반도체 영역(16) 및 n+형 반도체 영역(17)을 형성하고, pn접합(j)을 갖는 반도체층(12) 내에 복수의 p형의 유기 광전 변환막(13)을 매입하여 이루어지는 혼성형의 광전 변환부(14)가 형성된다. 혼성형의 광전 변환부(14)에서는, p+형 반도체 영역(19)의 광입사측의 면상에 차광막(19)이 형성되고, 광전 변환부(13)의 광입사측과는 반대측의 면에 전자 블로킹막(21)이 형성된다. 도시하지 않지만, 예를 들면 금속막에 의한 차광막(19)과 유기 광전 변환막(13)의 사이에는 절연막이 형성된다.
청화소(53B)의 청 파장대역 감도를 갖는 유기 광전 변환막(13)으로서는, 폴리피닌계 화합물, 또는 페릴렌계 화합물을 사용할 수 있다. 적화소(53R)의 적 파장대역 감도를 갖는 유기 광전 변환막(13)으로서는, 예를 들면 프탈로시아닌계 화합물, 폴리필린계 화합물, 또는 메로시아닌계 화합물의 유기 재료를 사용할 수 있다. 녹화소(53G)의 녹 파장대역 감도를 갖는 유기 광전 변환막(13)으로서는, 예를 들면 퀴나크리돈계 화합물, 또는 폴리필린계 화합물의 유기 재료를 사용할 수 있다. 단, 결정 실리콘보다도 광흡수 계수가 높고, 또한 도 2의 A에 도시하는 바와 같은 실리콘에 대한 에너지 밴드 구조를 갖는 유기 화합물이라면, 종류는 묻지 않는다.
광전 변환부(14)의 상부 및 하부에는, 쌍을 이루는 상부 전극(22) 및 하부 전극(23)이 형성된다. 광입사측의 상부 전극(22)은, 투명 전극으로 형성된다. 이웃하는 화소의 투명 전극인 상부 전극(22) 사이에는 화소 분리를 위한 절연막(59)이 형성된다. 도 8에서는 도시하지 않지만, 전술한 바와 마찬가지로 상부 전극(22)의 위에는 컬러 필터, 온 칩 마이크로 렌즈가 형성된다. 또한, 하부 전극(23)의 하부에는, 절연막을 통하여 화소 트랜지스터를 형성한 반도체 영역이 배치되고, 또한 층간 절연막을 통하여 복수층의 배선을 갖는 다층 배선층이 배치된다.
본 실시의 형태에서는, 1화소의 면적을 1.4㎛×1.4㎛로 하고 있다. 반도체층(12)의 막두께(d2)는, 300㎚ 정도이지만, 사용하는 유기 재료의 광흡수 계수치에 의존하고, 이것으로 한정되지 않는다. 그 밖의 구성은, 도 1의 기본 구성에서 설명한 바와 마찬가지이기 때문에, 도 8에서 도 1과 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
[고체 촬상 장치의 제조 방법례]
제 3 실시의 형태의 고체 촬상 장치(58)에서의 청화소(53B), 적화소(53R) 및 녹화소(53G)의 제조 프로세스는, 전술한 도 4에 도시한 바와 마찬가지이다. 세로구멍(38)을 형성할 때의 조건을 나타낸다. 여기서는, CCP(Capacitive Coupled Plasma) 에칭 장치를 이용한 드라이 에칭 조건의 한 예를 다음에 나타낸다. 또한, 제 1 실시의 형태와 마찬가지로, 가공 조건, CCP 에칭 장치 이외의 사용 장치는 이것으로 한정되지 않는다.
가스 종류와 유량 : NF3/O2/HBr=40/15/200 sccm
압력 : 100 mT
상부 인가 파워 : 700 W
하부 인가 파워 : 400 W
에칭 시간 : 20 sec
RF 주파수 : 상부/하부=40 MHz/3 MHz
유기 광전 변환막(13)의 형성시의 소성 온도는, 용매에 따라 다르지만, 전형적으로는 80 내지 150℃이다. 상부 전극(22)은 ITO(Indium Tin Oxide)막이고, 투명 유리 기판상에 막두께 30㎚ 정도로 증착 형성되어 있다. 하부 전극(23)은, 막두께 30㎚ 정도의 금속 전극이고, 실리콘에 대해 오믹 저항이 낮은, 예를 들면 인듐, 구리, 알루미늄, 마그네슘 합금 등으로 이루어지는 금속으로 형성하는 것이 바람직하다. 전자 블로킹막(21)으로는, 막두께 10㎚의 실리콘 산화(SiO)막을 사용하였다. 차광막(19)으로는, 텅스텐(W)막을 사용하였다. 블로킹막(21)의 에치 백은, 실리콘과의 선택비가 높은 조건으로 행하였다.
이 조건으로서는, 예를 들면 다음과 같다.
가스 종류와 유량 : C4F8/O2/Ar=30/400/15 sccm
압력 : 30 mT
제 3 실시의 형태에 관한 고체 촬상 장치(58)에 의하면, 청화소(53B), 적화소(53R) 및 녹화소(53G)의 광전 변환부가 전부 혼성형의 광전 변환부(14)로 구성되기 때문에, 고감도이면서 고속으로 안정된 구동을 가능하게 하는 고체 촬상 장치를 제공할 수 있다. 게다가, 전 화소가 혼성형의 광전 변환부로 구성되기 때문에, 반도체층(12)의 막두께(d2)가 더욱 얇아지고, 실리콘 베이스의 광전 변환부에 비하여 더한층의 광전 변환부의 박막화를 도모할 수 있다. 그와 관련하여, 본 실시의 형태에서는, 화소 전체의 광전 변환부의 막두께(d2)가 300㎚ 정도로 박막화된다. 광전 변환부가 박막화됨으로써, 이온 주입 공정수의 삭감, 시뮬레이션 평가 공정수의 삭감, 3 차원 다층 구조가 가능, 디바이스 적용 범위가 넓어지는 등의 효과가 있다.
그 밖에, 기본 구성 및 제 1 실시의 형태에서 설명한 바와 마찬가지의 효과를 이룬다.
<6. 제 4 실시의 형태>
[고체 촬상 장치의 구성례]
도 9에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치의 제 4 실시의 형태를 도시한다. 도 9는, 특히 고체 촬상 장치의 구성 중의 혼성형의 광전 변환부의 주요부를 나타낸다. 제 4 실시의 형태에 관한 고체 촬상 장치(61)는, 혼성형의 광전 변환부(14)와 화소 트랜지스터(도시 생략)로 이루어지는 화소를 갖는 화소 영역을 구비하여 이루어진다. 혼성형의 광전 변환부(14)는, 전술한 바와 마찬가지로, p+형 반도체 영역(18), n형 반도체 영역(16) 및 n+형 반도체 영역(17)을 형성한 박막화된 반도체층(12) 내에, 복수의 p형의 유기 광전 변환막(13)이 매입되어 구성된다.
그리고 본 실시의 형태에서는, 특히, 혼성형의 광전 변환부(14)에서, 반도체층(12)과 유기 광전 변환막(13)의 계면이 요철 형상으로 형성된다. 이 요철 형상은, 다음의 제조 공정으로 나타내는, 유기 광전 변환막을 매입하는 세로구멍(62)을 보쉬 프로세스법을 이용하여 형성함에 의해 얻어진다.
제 4 실시의 형태의 고체 촬상 장치는, 상기한 계면이 요철 형상을 하는 혼성형의 광전 변환부를 갖는 화소를, 제 1 실시의 형태의 적화소(53R) 및 녹화소(53G)로 치환하여, 또는 제 3 실시의 형태의 청화소, 적화소 및 녹화소의 전 화소(53B 내지 53G)로 치환하여 구성된다. 그 밖의 구성은, 제 1 실시의 형태, 제 3 실시의 형태에서 설명한 바와 마찬가지이기 때문에, 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
[고체 촬상 장치의 제조 방법례]
제 4 실시의 형태의 고체 촬상 장치(61)에서의 혼성형의 광전 변환부의 제조 프로세스는, 세로구멍의 형성 공정을 제외하고, 기본적으로 전술한 도 4에 도시한 바와 마찬가지이다. 본 실시의 형태에서는, 유기 광전 변환막(13)을 매입한 세로구멍의 형성에 있어서, 에칭 스텝과 증착 스텝을 교대로 복수회 반복하는 가공법(이른바 보쉬 프로세스)을 이용하여 내측 벽면이 요철 형상의 세로구멍(62)을 형성한다. 이 내측 벽면이 요철 형상의 세로구멍(62) 내에 유기 광전 변환막(13)을 매입함에 의해, 반도체층(12)과 유기 광전 변환막(13)의 계면이 요철 형상으로 형성된다.
여기서는, CCP 에칭 장치를 이용한 드라이 에칭 조건의 한 예를 다음에 나타낸다. 요철의 크기는, SF6 가스와 C4F8 가스의 유량비나, SF6 가스에 내측 벽면의 보호 작용을 촉진시키는 O2 가스를 첨가함으로써 제어할 수 있다.
에칭 스텝 증착 스텝
가스 종류와 유량 : SF6=30 sccm C4F8=20 sccm
압력 : 10 mT 10 mT
상부 인가 파워 : 500 W 500 W
하부 인가 파워 : 30 W 40 W
스텝 시간 : 12 sec 10 sec
제 4 실시의 형태에 관한 고체 촬상 장치(61)에 의하면, 혼성형의 광전 변환부(14)에서, 반도체층(12)과 유기 광전 변환막(13)의 계면이 요철 형상으로 형성되기 때문에, 계면 면적이 증대하고, 유기 광전 변환막(13)으로부터의 전자의 이동을 보다 촉진할 수 있다. 전자 이동도의 촉진에 의해, 더욱 고속 구동을 행할 수가 있다.
그 밖에, 기본 구성 및 제 1 실시의 형태에서 설명한 바와 마찬가지의 효과를 이룬다. 또한, 이 제 4 실시의 형태의 혼성형의 광전 변환부는, 본 발명의 각 실시의 형태의 혼성형의 광전 변환부에서도 적용 가능하다.
<7. 제 5 실시의 형태>
[고체 촬상 장치의 구성례]
도 10에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치의 제 5 실시의 형태를 도시한다. 제 5 실시의 형태에 관한 고체 촬상 장치(64)는, 도 10B에 도시하는 바와 같이, 1화소를 청화소(53B), 주위의 3화소를 적화소, 녹화소의 동일 화소(53RG)로 한 4화소의 조가 2차원적으로 배열된 화소 영역을 갖고서 이루어진다. 그리고, 청화소(53B)는, 실리콘 반도체 영역에 형성된 포토 다이오드(PD)에 의한 광전 변환부를 갖고서 형성된다. 동일 화소(53RG)는, 적의 혼성형의 광전 변환부와 녹의 혼성형의 광전 변환부가 적층한 2층 적층 광전 변환부(14RG)를 갖고서 구성된다.
즉, 본 실시의 형태에서는, 박막화된 실리콘 단결정의 반도체층(12)이 p형 반도체 영역에 의한 소자 분리 영역(15)으로 각 화소로 분리된다. 청화소(53B)에서는, 반도체층(12)에 p+형 반도체 영역(18), n형 반도체 영역(16) 및 n+형 반도체 영역(17)을 형성하고, pn접합(j)을 갖는 포토 다이오드(PD)에 의한 광전 변환부가 형성된다. 동일 화소(53RG)에서는, p+형 반도체 영역(18), n형 반도체 영역(16) 및 n+형 반도체 영역(17)을 형성하고, pn접합(j)을 갖는 반도체층(12) 내에 복수개, 예에서는 3개의 2층 적층 유기막(65)이 매입되어 형성된다. 이 2층 적층 유기막(65)은, 녹 및 적의 파장영역에 각각 감도를 갖는 유기막(이후 녹 유기 광전 변환막, 적 유기 광전 변환막이라고 한다)(13G, 13R)을 2층으로 적층하여 형성된다. 이녹 유기 광전 변환막(13G)과 적 유기 광전 변환막(13R)의 적층 순서는, 상층부터 녹 유기 광전 변환막(13G), 적 유기 광전 변환막(13R)의 순서가 보다 바람직하다. 녹 유기 광전 변환막(13G) 및 적 광전 변환막(13R)의 2층 적층 유기막(65)의 수는, 녹과 적의 출력 신호 강도가 개략 동등하게 되도록, 홀수가 바람직하다.
도 10에서는, 2층 적층 유기막(65)의 수를 알기 쉽게 하기 위해, 편의적으로 3개로 하였지만, 본 실시의 형태에서는 6개로 한다. 청화소(53)에서의 반도체층(12)의 막두께(d3)는 1㎛ 정도이다. 동일 화소(53RG)에서의 각 녹 유기 광전 변환막(13G) 및 적 유기 광전 변환막(13R)의 막두께(t1)는, 각각 약 0.5㎛ 정도로 할 수 있다. 화소 면적은, 1.4㎛×1.4㎛로 한다.
반도체층(12)은, 3개의 2층 적층 유기막(65)에 의해 4개의 반도체층부(121 내지 124)로 분리된다. 2층 적층 유기막(65)을 구성하는 녹 유기 광전 변환막(13G)과 적 유기 광전 변환막(13R)은, 서로 전자 블로킹막(21)으로 분리된다. 또한, 녹 유기 광전 변환막(13G)에서 생성된 전자가 제 1, 제 3의 반도체층부(121, 123)로만 이동시키도록, 전자 블로킹막(21)은, 녹 유기 광전 변환막(13G)과 제 2, 제 4의 반도체층부(122, 124)의 계면으로 연장하여 형성된다. 또한, 적 유기 광전 변환막(13R)에서 생성된 전자가 제 2, 제 4의 반도체층부(122, 124)로만 이동시키도록, 전자 블로킹막(21)은, 적 유기 광전 변환막(13R)과 제 1, 제 3의 반도체층부(121, 123)의 계면으로 연장하여 형성된다. 이들의 전자 블로킹막(21)은, 혼색 방지 및 색마다의 전자를 구별하여 취출하기 위한 막이고, 막두께(t2)가 10㎚ 정도이고, 투명한 절연막, 예를 들면 실리콘 산화막으로 형성된다. 또한, 전자 블로킹막(21)은, 전술한 바와 마찬가지로 유기 광전 변환막의 저부, 즉 적 유기 광전 변환막(13R)과 하부 전극(23)의 사이에도 형성된다.
청화소(53B)에는 청색의 컬러 필터(도시 생략)가 형성되고, 동일 화소(53RG)에는 황색(녹과 적색은 투과한다)의 컬러 필터(도시 생략)가 형성된다.
그 밖의 구성은, 전술한 도 6의 제 1 실시의 형태 및 도 1의 기본 구성과 마찬가지이기 때문에, 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
다음에, 제 5 실시의 형태의 고체 촬상 장치(64)의 동작을 설명한다. 상부 전극(22)과 하부 전극(23) 사이에, 상부 전극(22)이 부, 하부 전극(23)이 정이 되는 소요되는 바이어스 전압이 인가된다. 청화소(53B)에서는, 입사한 광(hν)에 의해 포토 다이오드(PD)에서 광전 변환되어 생성된 신호 전하가 되는 전자가 화소 트랜지스터를 통하여 청신호로서 출력된다.
한편, 동일 화소(53RG)에서는, 입사한 광(hν)에 의해 녹 유기 광전 변환막(13G)과 적 유기 광전 변환막(13R)에서 각각 광전 변환되어, 전자?정공 쌍이 생성된다. 녹 유기 광전 변환막(13G)에서 생성된 신호 전하가 되는 전자(e)는, 제 1, 제 3의 반도체층부(121, 123)로 이동하고, 반도체층부(121, 123) 내를 이동하여 화소 트랜지스터를 통하여 녹 신호로서 출력된다. 녹 광전 변환막(13G)에서 생성된 정공(h)은, 투명 전극인 상부 전극(22)을 통하여 배출된다. 적 유기 광전 변환막(13R)에서 생성된 신호 전하가 되는 전자(e)는, 제 2, 제 4의 반도체층부(122, 124)로 이동하고, 반도체층(122, 124) 내부를 이동하여 화소 트랜지스터를 통하여 적 신호로서 출력된다. 적 광전 변환막(13R)에서 생성된 정공(h)은, 전자 블로킹 층(21)을 빠져서 투명 전극인 상부 전극(22)을 통하여 배출된다.
[고체 촬상 장치의 제조 방법례]
도 11에, 제 5 실시의 형태의 고체 촬상 장치(64)의 제조 방법례, 특히 동일 화소(53RG)의 2층 적층 유기막(65)을 갖는 혼성형의 광전 변환부(14)의 형성 방법례를 도시한다. 도 11의 A에 도시하는 바와 같이, 불순물이 주입되어 n+형 반도체 영역, n형 반도체 영역 및 p+형 반도체 영역이 형성된 반도체층(12)에, 드라이 에칭에 의해 홀수개의 세로구멍(38)을 형성하는 같은 수법으로 예를 들면 실리콘 산화막에 의한 전자 블로킹막(21)을 형성한다. 뒤이어, 각 세로구멍(38) 내에, 한쪽의 내측 벽면으로부터 폭 10㎚ 정도 떼고서, 즉 폭 10㎚ 정도의 간극(38a)을 남겨 두고 선택적으로 레지스트 마스크(67)를 형성한다.
다음에, 도 11의 B에 도시하는 바와 같이, 세로구멍(38)의 간극(38a) 내를 포함하여 반도체층(12)의 윗면에 걸쳐서 예를 들면 실리콘 산화막에 의한 전자 블로킹막(21)을 형성한다.
뒤이어, 실리콘과의 높은 선택비 조건으로 간극(38a) 내의 높이 0.5㎛의 전자 블로킹막(21)이 남고, 다른 상부측의 전자 블로킹막(21)을 에치 백(etched back)한다. 이 선택비 조건으로서는, 예를 들면, 가스 종류와 유량이 C4F8/O2/Ar=30/400/15 sccm, 압력이 30 mT의 조건으로 한다.
다음에, 도 11의 C에 도시하는 바와 같이, 레지스트 마스크(67)를 예를 들면 산소(O2) 애싱으로 박리 제거하고, 세로구멍(38) 내에 막두께 0.5㎛의 적 유기 광전 변환막(13R)을 도포에 의해 매입한다.
다음에, 도 11의 D에 도시하는 바와 같이, 적 유기 광전 변환막(13R)의 표면에 전자 블로킹막(21)을 형성한다. 이 전자 블로킹막(21)은, 성막 후, 상기와 같은 조건으로 잔막(殘膜)이 10㎚가 될 때 까지 드라이 에치 백하여 형성한다. 뒤이어, 세로구멍(38)의 상부의 다른쪽의 내측 벽면으로부터 폭 10㎚ 정도 떼고서, 즉 폭 10㎚ 정도의 간극(38b)을 남겨 두고 선택적으로 레지스트 마스크(68)를 형성한다.
다음에, 도 11의 E에 도시하는 바와 같이, 간극(38b) 내를 포함하여 반도체층(12)의 윗면에 걸쳐서 예를 들면 실리콘 산화막에 의한 블로킹막(21)을 형성한다.
다음에, 간극(38b) 내의 전자 블로킹막(21)을 남겨 두고 다른 전자 블로킹막(21)을 상기와 같은 조건으로 드라이 에치 백하여 제거하고, 뒤이어, 레지스트 마스크(68)를 박리 제거한다.
다음에, 도 11의 F에 도시하는 바와 같이, 세로구멍(38) 내의 상부에 막두께 0.5㎛의 녹 유기 광전 변환막(13G)을 증착에 의해 매입한다. 뒤이어, 각 반도체층부(121 내지 124)의 p+형 반도체 영역(18)의 표면에 차광막(19)을 형성한다.
그 이후, 도시하지 않지만, 전술한 바와 마찬가지의 투명 전극인 상부 전극(22) 및 하부 전극(23)을 형성한다. 또한, 청화소(53B) 및 동일 화소(53RG)의 각 화소 트랜지스터, 다층 배선층, 컬러 필터, 온 칩 마이크로 렌즈의 형성 공정은 설명을 생략한다.
제 5 실시의 형태에 관한 고체 촬상 장치(64)에 의하면, 녹, 적의 화소가, 녹 유기 광전 변환막(13G) 및 적 유기 광전 변환막(13R)을 2층으로 적층한 동일 화소(53RG)로서 구성된다. 따라서 실효적 집광 면적은, 동일 화소수 하에서는, 녹과 적에 관해서는, 종래의 실리콘 베이스 구조의 이면 조사형의 고체 촬상 장치(컬러 필터가 베이어 배열)와 비교하여 2.2배, 1.1배나 된다. 이상적으로는, 실리콘의 0.5배 이상의 양자 효율을 갖는 유기 재료를 사용하면, 적 감도는 1.1배 이상, 녹 감도는 실리콘 베이스의 것과 거의 같은 정도를 실현할 수 있고, 또한 전 화소의 광전 변환부의 막두께가 종래의 3㎛ 정도로부터 1㎛ 정도로 박막화할 수 있다.
그 밖에, 기본 구성 및 제 1 실시의 형태에서 설명한 바와 마찬가지의 효과를 이룬다.
<8. 제 6 실시의 형태>
[고체 촬상 장치의 구성례]
도 12에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치의 제 6 실시의 형태를 도시한다. 제 6 실시의 형태에 관한 고체 촬상 장치(67)는, 적, 녹 및 청을 동일 화소(53RGB)로서 구성하고, 이 동일 화소(53RGB)가 2차원적으로 배열된 화소 영역을 갖고서 이루어진다. 동일 화소(53RGB)는, 적의 혼성형의 광전 변환부와 녹의 혼성형의 광전 변환부와 청의 혼성형의 광전 변환부가 적층한 3층 적층 광전 변환부(14RGB)를 갖고서 구성된다.
즉, 본 실시의 형태에서는, 박막화된 실리콘 단결정의 반도체층(12)이 p형 반도체 영역에 의한 소자 분리 영역(15)으로 각 화소로 분리된다. 각 1화소 영역에서, 동일 화소(53RGB)가 구성된다. 동일 화소(53RGB)는, p+형 반도체 영역(18), n형 반도체 영역(16) 및 n+형 반도체 영역(17)을 형성하고, pn접합(j)을 갖는 반도체층(12) 내에 복수개, 예에서는 3개의 3층 적층 유기막(68)이 매입되어 형성된다. 이 3층 적층 유기막(68)은, 청, 녹 및 적의 파장영역에 각각 감도를 갖는 유기막(이후 청 유기 광전 변환막, 녹 유기 광전 변환막, 적 유기 광전 변환막이라고 한다)(13B, 13G, 13R)을 3층으로 적층하여 형성된다.
이 3층 적층 유기막(68)을 갖는 고체 촬상 장치(67)는, 입사광(hν)을 종방향으로 분광할 수 있기 때문에, 컬러 필터나 광학 로우패스 필터를 불필요하게 한다. 이 청 유기 광전 변환막(13B)과 녹 유기 광전 변환막(13G)과 적 유기 광전 변환막(13R)의 적층 순서는, 상층부터 청 유기 광전 변환막(13B), 녹 유기 광전 변환막(13G), 적 유기 광전 변환막(13R)의 순서가 보다 바람직하다. 청 유기 광전 변환막(13B), 녹 유기 광전 변환막(13G) 및 적 유기 광전 변환막(13R)의 3층 적층 유기막(68)의 수는, 청과 녹과 적의 출력 신호 강도가 개략 동등하게 되도록, 3의 배수가 바람직하다.
도 12에서는, 3층 적층 유기막(68)의 수를 알기 쉽게 하기 위해, 편의적으로 3개로 하였지만, 본 실시의 형태에서는 6개로 한다. 동일 화소(53RGB)에서의 3층 적층 유기막(68)의 막두께가 600㎚ 정도이다. 각 색 유기 광전 변환막(13B, 13G, 13R)의 막두께는 약 0.2㎛ 정도이다. 화소 면적은, 1.4㎛×1.4㎛로 한다.
반도체층(12)은, 3개의 3층 적층 유기막(68)에 의해 4개의 반도체층부(121 내지 124)로 분리된다. 3층 적층 유기막(68)을 구성하는 청 유기 광전 변환막(13B), 녹 유기 광전 변환막(13G) 및 적 유기 광전 변환막(13R)은, 서로 전자 블로킹막(21)으로 분리된다. 또한, 전자 블로킹막(21)은, 제 1, 제 3의 3층 적층 유기막(68)의 청 유기 광전 변환막(13B)에서 생성된 전자가 제 1, 제 4의 반도체층부(121, 124)로만 이동시키도록, 청 유기 광전 변환막(13B)과 반도체층부(122), 123의 계면에 형성된다. 전자 블로킹막(21)은, 제 2, 제 3의 3층 적층 유기막(68)의 녹 유기 광전 변환막(13G)에서 생성된 전자가 제 2의 반도체층부(122)로만 이동시키도록, 녹 유기 광전 변환막(13G)과 제 1, 제 3의 반도체층부(121, 123)의 계면에 형성된다. 전자 블로킹막(21)은, 제 2, 제 3의 3층 적층 유기막(68)의 적 유기 광전 변환막(13R)에서 생성된 전자가 제 3의 반도체층부(123)로만 이동시키도록, 적 유기 광전 변환막(13R)과 제 2, 제 4의 반도체층부(122, 124)의 계면에 형성된다.
제 1의 3층 적층 유기막(38)의 적 유기 광전 변환막(13R), 제 2의 3층 적층 유기막(68)의 청 유기 광전 변환막(13B), 제 3의 3층 적층 유기막(68)의 녹 유기 광전 변환막(13G)은, 각각 전 주위가 전자 블로킹막(21)으로 피복된다. 또한, 전자 블로킹막(21)은, 전술한 바와 마찬가지로 유기 광전 변환막의 저부, 즉 각 3층 적층막(68)의 저부와의 사이에도 형성된다.
그 밖의 구성은, 전술한 제 1 실시의 형태 및 기본 구성과 마찬가지이기 때문에, 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
다음에, 제 6 실시의 형태의 고체 촬상 장치(67)의 동작을 설명한다. 상부 전극(22)과 하부 전극(23) 사이에, 상부 전극(22)이 부, 하부 전극(23)이 정이 되는 소요되는 바이어스 전압이 인가된다. 동일 화소(53RGB)에서는, 입사한 광(hν)에 의해 청 유기 광전 변환막(13B)과 녹 유기 광전 변환막(13G)과 적 유기 광전 변환막(13R)에서 각각 광전 변환되고, 전자?정공 쌍이 생성된다. 청 유기 광전 변환막(13B)에서 생성된 신호 전하가 되는 전자(e)는, 제 1, 제 4의 반도체층부(121, 124)로 이동하고, 반도체층부(121, 124) 내를 이동하여 화소 트랜지스터를 통하여 청신호로서 출력된다. 청 유기 광전 변환막(13B)에서 생성된 정공(h)은, 투명 전극인 상부 전극(22)을 통하여 배출된다.
녹 유기 광전 변환막(13G)에서 생성된 신호 전하가 되는 전자(e)는, 제 2의 반도체층부(122)로 이동하고, 반도체층부(122) 내를 이동하여 화소 트랜지스터를 통하여녹 신호로서 출력된다. 적 유기 광전 변환막(13R)에서 생성된 신호 전하가 되는 전자(e)는, 제 3의 반도체층부(123)으로 이동하고, 반도체층부(123) 내를 이동하여 화소 트랜지스터를 통하여 적신호로서 출력된다. 녹 유기 광전 변환막(13G), 적 유기 광전 변환막(13R)에서 생성된 정공(h)은, 전자 블로킹 층(21)을 빠져서, 상부 전극(22)에 배출된다. 제 1의 3층 적층 유기막(68)의 적 유기 광전 변환막(13R), 제 2의 3층 적층 유기막(68)의 청 유기 광전 변환막(13B), 제 3의 3층 유기 광전 변환막(8)의 녹 유기 광전 변환막(13G)에서 생성된 전자는 어디에도 이동하지 않고, 시간의 경과와 함께 재결합하여, 신호로서 이용되지 않는다.
[고체 촬상 장치의 제조 방법례]
제 6 실시의 형태의 고체 촬상 장치(67)의 제조 방법례, 특히 동일 화소(53RGB)의 3층 적층 유기막(68)을 갖는 혼성형의 광전 변환부는, 전술한 도 11에서 설명한 공정을 이용하여 형성할 수 있다. 즉, 전술한 도 11에서 설명한 2층 적층 유기막의 형성 공정을 이용하여, 각 색 유기 광전 변환막 및 전자 블로킹의 형성 공정을 반복함으로써 3층 적층 유기막(68)을 형성할 수 있다.
제 6 실시의 형태에 관한 고체 촬상 장치(67)에 의하면, 청, 녹 및 적의 화소가, 청 유기 광전 변환막(13B), 녹 유기 광전 변환막(13G) 및 적 유기 광전 변환막(13R)을 3층으로 적층한 동일 화소(53RGB)로서 구성된다. 따라서 실효적 집광 면적은, 동일 화소수 하에서는, 종래의 실리콘 베이스 구조의 고체 촬상 장치(컬러 필터가 베이어 배열)에 비하여 약 2.8배나 된다. 또한, 광량의 손실률이 10% 정도 있는 컬러 필터나, 광학 로우패스 필터가 없는 것을 고려하면, 실행적 집광 면적은, 3배 이상의 향상을 기대할 수 있다. 따라서 이상적으로는, 실효적 집광 면적은 3배 이상, 실리콘의 0.5배 이상의 양자 효율을 갖는 유기 재료를 사용하면 감도가 1.5배 이상이 되고, 또한 전 화소의 광전 변환부의 막두께(d4)가 종래의 3㎛ 정도로부터 0.6㎛ 정도로 박막화할 수 있다.
종래의 실리콘 베이스 구조와 비교하여, 보다 광 입사 효율을 향상할 수 있다. 적, 녹 및 청이 동일 화소 영역에서 검출되기 때문에, 실리콘 베이스 구조보다도 위색을 억제할 수 있다. 그 밖에, 기본 구성 및 제 1 실시의 형태에서 설명한 바와 마찬가지의 효과를 이룬다.
<9. 제 7 실시의 형태>
[고체 촬상 장치의 구성례와 그 제조 방법례]
본 발명에 관한 제 7 실시의 형태에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치는, 도시하지 않지만, 전술한 제 5 실시의 형태 또는 제 6 실시의 형태의 고체 촬상 장치에서, 유기 광전 변환막을 매입하는 세로구멍을 요철 형상으로 형성하여 구성된다. 즉, 제 5 실시의 형태 또는 제 6 실시의 형태에서, 유기 광전 변환막을 매입하는 세로구멍 가공을 제 4 실시의 형태에서 기술한 보쉬 프로세스를 이용하여 형성하여, 제 7 실시의 형태의 고체 촬상 장치를 구성한다.
제 7 실시의 형태의 고체 촬상 장치의 제조 방법은, 특히 혼성형의 광전 변환부의 형성에서, 그 유기 광전 변환막을 매입하기 위한 세로구멍을, 보쉬 프로세스를 이용하여 형성한다. 혼성형의 광전 변환부를 형성하기 위한 그 밖의 공정은, 전술한 도 4와 같다.
제 7 실시의 형태에 관한 고체 촬상 장치에 의하면, 제 5 실시의 형태 또는 제 6 실시의 형태의 고체 촬상 장치에 비하여, 더욱 유기 광전 변환막으로부터 실리콘의 반도체층으로의 전자 이동도를 촉진시킬 수 있다. 그 밖에, 기본 구성 및 제 5 실시의 형태, 제 6 실시의 형태에서 설명한 바와 마찬가지의 효과를 이룬다.
상술한 제 1 내지 제 7 실시의 형태에서는, 신호 전하를 전자(e)로 하였지만, 도 2의 신호 전하로서 정공(h)을 사용하는 기본 구성을 이용하여, 제 1 내지 제 7 실시의 형태의 고체 촬상 소자를 정공(h)을 신호 전하로 하는 고체 촬상 장치로 치환할 수도 있다. 그 경우는, 유기 광전 변환막, 각 반도체 영역의 도전형을 반대의 도전형으로 한다.
<10.제 8 실시의 형태>
[고체 촬상 장치의 구성례]
도 13 및 도 14에, 본 발명에 관한 고체 촬상 장치, 즉 이면 조사형의 CMOS 고체 촬상 장치의 제 8 실시의 형태를 도시한다. 도 13은, 제 3 실시의 형태에 관한 고체 촬상 장치의 적화소, 청화소, 녹화소, 녹화소의 4화소에 대응하는 개략 사시도이다. 도 14의 A는 도 13의 A-A선상의 단면도, 도 14의 B는 도 13의 B-B선상의 단면도, 도 14의 C는 도 13의 C-C선상의 단면도를 도시한다.
제 8 실시의 형태에 관한 고체 촬상 장치(71)는, 도 13에 도시하는 바와 같이, 베이어 배열에 대응하는 적화소, 청화소, 녹화소, 녹화소의 조가, 2차원적으로 배열한 화소 영역을 갖고서 이루어진다. 각 화소는, p형 반도체 영역에 의한 소자 분리 영역로 분리되어 있다. 각 화소(53R, 53G, 53B)는, 전술한 도 1에 도시하는 혼성형의 광전 변환부(14)와 복수의 화소 트랜지스터로 구성된다. 즉, 도 14의 A에 도시하는 바와 같이, 각 색 화소는, p+형 반도체 영역(18)과 n형 반도체 영역(16)과 n+형 반도체 영역(17)을 갖는 반도체층(12)에, 대응하는 색의 파장광에 감도를 갖는 복수의 유기 광전 변환막(13)을 매입하여 이루어지는 혼성형의 광전 변환부(14)를 갖는다. 유기 광전 변환막(13)으로 분리된 반도체층(12)은, 전술한 바와 마찬가지로, 생성된 전자?정공 쌍중의 전자(e)의 이동에 제공된다. 각 색 화소(53R, 53G, 53B)의 다른 구성은 도 1로 설명한 바와 마찬가지이기 때문에, 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.
한편, 화소 영역의 수평 방향으로 이웃하는 화소는, 소자 분리 영역(15)으로 완전 분리된다. 다른 한편, 도 14의 B 및 도 14의 C에 도시하는 바와 같이, 화소 영역의 수직 방향으로 이웃하는 화소 사이의 소자 분리 영역(15) 내에는, 후술하는 한쪽의 화소의 유기 광전 변환막(13)에서 생성된 전자?정공 쌍중의 정공(h)의 이동에 제공되는 배선층(73)이 형성된다. 배선층(73)은, 예를 들면 구리배선, 또는 카본 나노 튜브 등의 유기 배선을 이용할 수 있다. 이 수직 방향으로 이웃하는 화소 사이의 소자 분리 영역(15) 상에는, 혼성형의 광전 변환부(14)의 반도체층 상부의 차광막(19)이 연장하여 형성된다. 또한, 각 배선층(73)은, 그 상부가 유기 광전 변환막(13)의 상부측의 측면에 접하여 형성되고, 그 하부가 각각 전송 트랜지스터(Tr11)를 구성한 p형의 전하 축적 영역(74)에 접속된다.
1화소에 대응하는 배선층(73)은 복수의 화소 트랜지스터가 대응하여 형성되고, 적어도 전송 트랜지스터(Tr11)가 1화소의 복수의 배선층(73)의 수만큼 형성된다. 이 전송 트랜지스터(Tr11)는, p형의 전하 축적 영역(74)과 전송 게이트 전극(75)과 p형의 플로팅 디퓨전(FD)을 갖고서 구성된다. 다른 공통되는 증폭 트랜지스터, 리셋 트랜지스터, 나아가서는 선택 트랜지스터도 p채널 트랜지스터로 형성된다. 각 배선층(73)에 대응하는 p형의 플로팅 디퓨전(FD)은 공통 접속되어 증폭 트랜지스터의 증폭 게이트 전극에 접속된다.
전자(e)를 전송하는 전송 트랜지스터(Tr1), 정공(h)을 전송하는 전송 트랜지스터(Tr11)를 포함하는 화소 트랜지스터는, 예를 들면 유기 박막 트랜지스터(유기 TFT)로 구성할 수도 있다. 다른 화소 트랜지스터(증폭, 리셋, 선택의 각 트랜지스터)도 유기 TFT로 구성할 수도 있다.
도 13 및 도 14에서는, 1화소당의 유기 광전 변환막(13)의 수를 알기 쉽게 하기 위해, 편의적으로 3개로 하였지만, 본 실시의 형태에서는 6개로 한다. 유기 광전 변환막의 폭(w3)은 200㎚ 정도, 유기 광전 변환막(13) 사이의 폭(w4)을 50㎚ 정도, 정공용의 배선층(73)의 폭(w5)을 100㎚ 정도로 한다. 배선층 들어감의 화소 면적은, 1.65㎛×1.65㎛로 한다.
다음에, 제 8 실시의 형태의 고체 촬상 장치(71)의 동작을 설명한다. 상부 전극(22)과 하부 전극(23) 사이에, 상부 전극(22)이 부, 하부 전극(23)이 정이 되는 소요되는 바이어스 전압이 인가된다. 광(hν)이 각 화소의 p형의 유기 광전 변환막(13)에 입사되고, 각 유기 광전 변환막(13)에서 전자?정공 쌍이 생성된다. 이하, 1화소에 관해 설명한다. 전자?정공 쌍중 전자(e)는, 도 14의 A에 도시하는 바와 같이, 인접하는 반도체층(12)으로 이동하고, 반도체층(12) 내를 이동하여 n형의 전하 축적 영역(26)에 축적된다. 화소 트랜지스터의 구동에 의해, 전자(e)는 n형의 플로팅 디퓨전(FD)에 전송되고, 그 후에 각 플로팅 디퓨전(FD)의 전자(e)가 공통의 증폭 트랜지스터 등을 통하여 신호로서 출력된다.
한편, 전자?정공 쌍중 정공(h)은, 도 14의 B 및 도 14의 C에 도시하는 바와 같이, 배선층(73)으로 이동하고, 배선층(73)을 통하여 p형의 전하 축적 영역(74)에 축적된다. 여기서, 유기 광전 변환막(13)의 정공(h)은, 유기 광전 변환막(13)과 투명 전극인 상부 전극(22) 사이의 장벽보다, 유기 광전 변환막(13)과 배선층(73) 사이의 장벽이 낮기 때문에, 배선층으로 이동한다. 그 후, 화소 트랜지스터의 구동에 의해, 각 p형의 전하 축적 영역(74)의 정공(h)이 각 p형의 플로팅 디퓨전(FD)에 전송되고, 각 플로팅 디퓨전(FD)의 정공(h)이 공통의 증폭 트랜지스터 등을 통하여 신호로서 출력된다. 그리고 도 13에 도시하는 바와 같이, 신호 전하로서의 전자(e)에 의거한 전자 신호는, 전자용의 AD 컨버터(76)에서 디지털 신호로 변환된다. 신호 전하로서의 정공(h)에 의거한 신호는, 정공용의 AD 컨버터(77)에서 디지털 신호로 변환된다. 정공(h)과 전자(e)의 이동도의 차이를 고려하여, 전자(e)와 정공(h)의 플로팅 디퓨전(FD)에의 취출 타이밍에 동기시킨다. 그리고 나서, AD 컨버터(76과 77)로부터의 전자 신호와 정공 신호가 신호 합성?신호 처리 회로(78)를 통하여 합성되고, 신호 처리된 화소 신호로서 출력된다. 신호 합성?신호 처리 회로(78)는, 휘도 처리, 색 처리, 컬러 매트릭스 처리 등을 행한다.
제 8 실시의 형태에 관한 고체 촬상 장치(71)에 의하면, 1화소에서, 광전 변환되어 생성된 전자(e) 정공(h)의 양 전하를 신호 전하로서 이용하기 때문에, 보다 감도를 향상할 수 있다. 실효적 집광 면적은, 동일 화소수 하에서는, 종래의 실리콘 베이스 구조의 고체 촬상 장치(컬러 필터가 베이어 배열)에 비하여 약 1.5배나 된다. 따라서 이상적으로는, 실효적 집광 면적은 1.5배 이상이 된다. 실리콘의 0.5배 이상의 양자 효율을 갖는 유기 재료를 사용하면 감도가 1.5배 이상이 되고, 종래의 실리콘 베이스 구조에 비견되거나 그 이상을 실현할 수 있고, 또한 전 화소의 광전 변환부의 막두께(d5)가 0.6㎛ 정도로 박막화할 수 있다.
제 8 실시의 형태에서는, 반도체층(12)을 전자의 이동에 이용하고, 배선층(73)을 정공(h)의 이동에 이용하였지만, 반도체층(12)을 정공(h)의 이동에 이용하고, 배선층(73)을 전자의 이동에 이용하는 구성으로 할 수도 있다. 이 경우는, 유기 광전 변환막(13), 반도체층(12)을 포함하는 각 반도체 영역의 도전형을 반대의 도전형으로 형성한다. 그 밖에, 기본 구성 및 제 1 실시의 형태에서 설명한 바와 마찬가지의 효과를 이룬다.
본 발명은, 상기 제 1 내지 제 8 실시의 형태에 관한 고체 촬상 장치에 관해 설명하였지만, 이들의 실시의 형태는 본 발명의 바람직한 형태를 나타내는 것이다. 본 발명의 기술 범위는 상기 실시의 형태로 한정되는 것이 아니다. 상기 실시의 형태에서는, 가시 영역의 광검출에 관해 기술하였지만, 본 발명은, 사용되는 유기 재료의 감도 영역에 의해, 가시광 이외의 영역, 예를 들면 테라헬츠, 적외선, 자외선, X선 등의 영역의 고체 촬상 장치에도 원리적으로 적용 가능하다.
<11.제 9 실시의 형태>
[전자 기기의 구성례]
상술한 본 발명에 관한 고체 촬상 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 촬상 기능을 갖는 휴대 전화, 또는 촬상 기능을 구비한 다른 기기, 등의 전자 기기에 적용할 수 있다.
도 16에, 본 발명에 관한 전자 기기의 한 예로서 카메라에 적용한 제 9 실시의 형태를 도시한다. 본 실시 형태 예에 관한 카메라는, 정지화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한 것이다. 본 실시 형태 예의 카메라(101)는, 고체 촬상 장치(102)와, 고체 촬상 장치(102)의 수광 센서부에 입사광을 유도하는 광학계(103)와, 셔터 장치(104)와, 고체 촬상 장치(102)를 구동하는 구동 회로(105)와, 고체 촬상 장치(102)의 출력 신호를 처리하는 신호 처리 회로(106)를 갖는다.
고체 촬상 장치(102)는, 상술한 각 실시의 형태의 고체 촬상 장치의 어느 하나가 적용된다. 광학계(광학 렌즈)(103)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(102)의 촬상면 상에 결상시킨다. 이에 의해, 고체 촬상 장치(102) 내에, 일정 기간 신호 전하가 축적된다. 광학계(103)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(104)는, 고체 촬상 장치(102)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(105)는, 고체 촬상 장치(102)의 전송 동작 및 셔터 장치(104)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(105)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(102)의 신호 전송을 행한다. 신호 처리 회로(106)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.
제 9 실시의 형태에 관한 전자 기기에 의하면, 고체 촬상 장치에서, 유기막과 반도체층에 의한 혼성형의 광전 변환부를 갖는 화소를 구비함에 의해, 감도를 향상함과 함께, 고속으로 안정된 구동을 얻을 수 있다. 따라서 고품질의 전자 기기를 제공할 수가 있다. 예를 들면, 고품질의 카메라 등을 제공할 수 있다.
11 : 화소
12 : 반도체층
13 : 유기 광전 변환막
15 : 소자 분리 영역
16 : n형 반도체 영역
17 : n+형 반도체 영역
18 : p+형 반도체 영역
19 : 차광막
21 : 전자 블로킹막
22, 23 : 전극
26 : 전하 축적 영역
FD : 플로팅 디퓨전
Tr1 : 전송 트랜지스터
PD : 포토 다이오드
25 : 반도체 기판
30 : 절연막
31 : 층간 절연막
32 : 다층 배선층
e : 전자
h : 정공
12 : 반도체층
13 : 유기 광전 변환막
15 : 소자 분리 영역
16 : n형 반도체 영역
17 : n+형 반도체 영역
18 : p+형 반도체 영역
19 : 차광막
21 : 전자 블로킹막
22, 23 : 전극
26 : 전하 축적 영역
FD : 플로팅 디퓨전
Tr1 : 전송 트랜지스터
PD : 포토 다이오드
25 : 반도체 기판
30 : 절연막
31 : 층간 절연막
32 : 다층 배선층
e : 전자
h : 정공
Claims (19)
- 혼성형의 광전 변환부와 화소 트랜지스터로 이루어지는 화소를 구비하고,
상기 혼성형의 광전 변환부는,
pn접합을 갖는 반도체층과,
상기 반도체층 내에 배치된 복수의 원주형상 내지는 원통 형상의 중공형(hollow-shaped) 유기물질층과,
상기 반도체층 및 상기 유기물질층의 상하에 배치된 한 쌍의 전극을 가지며,
상기 유기물질층에서 광전 변환이 행하여지고, 생성한 전하가 상기 반도체층 내를 이동하여 전하 축적 영역에 유도되도록 구성되고,
상기 화소 트랜지스터가 형성된 면과는 반대의 면으로부터 광이 입사되는 이면 조사형으로 구성되는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
청화소, 녹화소 및 적화소의 각 광전 변환부가 상기 혼성형의 광전 변환부로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 혼성형의 광전 변환부에 있어서, 상기 유기물질층과 상기 반도체층의 계면에 자기조립 분자막이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 유기물질층과 상기 반도체층의 계면이 요철형상으로 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
청화소의 광전 변환부가 pn접합을 갖는 반도체층으로 구성되고,
녹화소 및 적화소의 광전 변환부가 상기 혼성형의 광전 변환부로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
청화소의 광전 변환부가 pn접합을 갖는 반도체층으로 구성되고,
녹 및 적을 동일 화소로 하여 그 동일 화소가 상기 혼성형의 광전 변환부로 구성되고,
상기 동일 화소에서는, 녹색 및 적색의 광에 감도를 갖는 2종류의 유기물질층이 상기 반도체층의 깊이 방향으로 서로 분리되어 적층 되고,
상기 2종류의 유기물질층에서 각각 생성된 전하가 다른 상기 반도체층 내를 이동하는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
청, 녹 및 적을 동일 화소로 하여 그 동일 화소가 상기 혼성형의 광전 변환부로 구성되고,
상기 동일 화소에서는, 청색, 녹색 및 적색의 광에 감도를 갖는 3종류의 유기물질층이 상기 반도체층의 깊이 방향으로 서로 분리되어 적층 되고,
상기 3종류의 유기물질층에서 각각 생성된 전하가 다른 상기 반도체층 내를 이동하는 것을 특징으로 하는 고체 촬상 장치. - 제 5항에 있어서,
상기 혼성형의 광전 변환부에 있어서, 상기 유기물질층과 상기 반도체층의 계면에 자기조립 분자막이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 5항에 있어서,
상기 유기물질층과 상기 반도체층의 계면이 요철형상으로 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 화소에 대응하는 pn접합을 갖는 반도체층에 복수의 깊이 방향의 세로구멍을 형성하는 공정과,
상기 세로구멍 내에 저부의 절연막을 통하여 유기물질층을 매입하는 공정과,
상기 유기물질층을 제외한 상기 반도체층의 광입사되는 측의 이면에 차광막을 형성하는 공정과,
상기 유기물질층 및 상기 반도체층을 끼우고 한 쌍의 전극을 배치하는 공정을 갖고서 혼성형의 광전 변환부를 형성하고,
상기 반도체층의 광입사되지 않는 측의 전극상에 절연막을 통하여 화소를 구성하는 화소 트랜지스터를 배치하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 10항에 있어서,
청화소, 녹화소 및 적화소의 각 광전 변환부를 상기 혼성형의 광전 변환부로 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 10항에 있어서,
상기 혼성형의 광전 변환부에 있어서, 상기 유기물질층과 상기 반도체층의 계면에 자기조립 분자막을 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 10항에 있어서,
상기 세로구멍을 형성하는 공정에 있어서, 요철형상의 내벽면을 갖는 세로구멍을 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 10항에 있어서,
청화소의 광전 변환부를, pn접합을 갖는 반도체층으로 형성하고,
녹화소 및 적화소의 광전 변환부를 상기 혼성형의 광전 변환부로 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 10항에 있어서,
청화소의 광전 변환부를, pn접합을 갖는 반도체층으로 형성하고,
녹 및 적을 동일 화소로 하여 그 동일 화소를 상기 혼성형의 광전 변환부로 형성하고,
상기 동일 화소에서는, 녹색 및 적색의 광에 감도를 갖는 2종류의 유기물질층을 상기 반도체층의 깊이 방향으로 서로 분리하여 적층하고,
상기 2종류의 유기물질층에서 각각 생성된 전하가 다른 상기 반도체층 내를 이동하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 10항에 있어서,
청, 녹 및 적을 동일 화소로 하여 그 동일 화소를 상기 혼성형의 광전 변환부로 형성하고,
상기 동일 화소에서는, 청색, 녹색 및 적색의 광에 감도를 갖는 3종류의 유기물질층을 상기 반도체층의 깊이 방향으로 서로 분리하여 적층하고,
상기 3종류의 유기물질층에서 각각 생성된 전하가 다른 상기 반도체층 내를 이동하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 14항에 있어서,
상기 혼성형의 광전 변환부에 있어서, 상기 유기물질층과 상기 반도체층의 계면에 자기조립 분자막을 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 14항에 있어서,
상기 세로구멍을 형성하는 공정에서, 요철형상의 내벽면을 갖는 세로구멍을 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 고체 촬상 장치와,
상기 고체 촬상 장치의 광전 변환부에 입사광을 유도하는 광학계와,
상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고,
상기 고체 촬상 장치는, 제 1항에 기재된 고체 촬상 장치로 구성되는 것을 특징으로 하는 전자 기기.
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