JPH02122568A - ゲートのいずれの側にも配置された相対的に高濃度にドープされた接合を有する金属酸化物半導体素子 - Google Patents
ゲートのいずれの側にも配置された相対的に高濃度にドープされた接合を有する金属酸化物半導体素子Info
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- JPH02122568A JPH02122568A JP1236815A JP23681589A JPH02122568A JP H02122568 A JPH02122568 A JP H02122568A JP 1236815 A JP1236815 A JP 1236815A JP 23681589 A JP23681589 A JP 23681589A JP H02122568 A JPH02122568 A JP H02122568A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明はゲートのあたりに配置された接合の「底壁」
容量における減少の結果として、より高い動作スピード
を有する金属酸化物半導体素子に関する。
容量における減少の結果として、より高い動作スピード
を有する金属酸化物半導体素子に関する。
Ｐ−Ｎ型接合は、ドーピング勾配のため、および逆方向
バイアス下のその物理的構造に起因する固有の容量をを
する。
バイアス下のその物理的構造に起因する固有の容量をを
する。
もし接合あたりの空乏幅がＰ−Ｎ接合から離れて拡げら
れ得れば、容量は減少され得るということが常に企図さ
れてきた。容量の減少は、接合が駆動された容量性の負
荷を形成するとき、より高い動作スピードを提供するで
あろう。
れ得れば、容量は減少され得るということが常に企図さ
れてきた。容量の減少は、接合が駆動された容量性の負
荷を形成するとき、より高い動作スピードを提供するで
あろう。
前述の目標を成し遂げるためのいくつかのアプローチが
あり、そのうちの１つはｒＮＪ領域のドーピングを減少
することである。これはその問題に対する実行可能な解
決の道であるが、それはドーピングが選択的に成し遂げ
られるということを要求するという欠点を有する。もし
この態様でなされないと、ソース／ドレイン接合空乏幅
は、ジョートチ、ヤネルがトランジスタの中で結果とし
て生じるようにさせるであろうし、突技け現象故障に帰
着する。
あり、そのうちの１つはｒＮＪ領域のドーピングを減少
することである。これはその問題に対する実行可能な解
決の道であるが、それはドーピングが選択的に成し遂げ
られるということを要求するという欠点を有する。もし
この態様でなされないと、ソース／ドレイン接合空乏幅
は、ジョートチ、ヤネルがトランジスタの中で結果とし
て生じるようにさせるであろうし、突技け現象故障に帰
着する。
上記の問題はメイリング氏（Ｍｅｉｌｉｎｇ）らに与え
られた米国特許第４，００１，０４８号において示され
る。この特許の中で〈接合容量の選択的な減少がないた
めに、ショートチャネルトランジスタは製造され得ない
。
られた米国特許第４，００１，０４８号において示され
る。この特許の中で〈接合容量の選択的な減少がないた
めに、ショートチャネルトランジスタは製造され得ない
。
選択的なドーピングの１つの方法は、「傾斜」接合（す
なわち、急峻なまたは明確な境界を有しないもの）を利
用する。そのような傾斜接合は、空乏幅を傾斜した深さ
まで増加するという利点を提供する。
なわち、急峻なまたは明確な境界を有しないもの）を利
用する。そのような傾斜接合は、空乏幅を傾斜した深さ
まで増加するという利点を提供する。
この型の選択的なドーピングは、２つの拡散により成し
遂げられ得る。主情、このアプローチは突技け現象の問
題を解決しない。さらに、上記の技術は、容量性の減少
は空乏幅の増加にのみ比例するという点で、制限される
。
遂げられ得る。主情、このアプローチは突技け現象の問
題を解決しない。さらに、上記の技術は、容量性の減少
は空乏幅の増加にのみ比例するという点で、制限される
。
傾斜型接合は、ハラケン氏（Ｈａｃｋｅｎ）およびマー
氏（Ｍａ ｒ ｒ）らにそれぞれ与えられた、米国特許
第４．４４２，５９１号および第４，０３８．１０７号
に図解される。これらの特許のうちどちらも完全に申し
分のない態様では容量を減少しない。
氏（Ｍａ ｒ ｒ）らにそれぞれ与えられた、米国特許
第４．４４２，５９１号および第４，０３８．１０７号
に図解される。これらの特許のうちどちらも完全に申し
分のない態様では容量を減少しない。
もう１つの面白いアプローチは、ジエイコブ氏（Ｊａｃ
ｏｂｓ）らに与えられた米国特許第４゜３４２．１４９
号に叙述されるそれである。この特許において、「底壁
」容量が、構造の中のポケットの形成により増加させら
れ、それはより高濃度のおよび逆のドーピングの準傾斜
接合を提供する。
ｏｂｓ）らに与えられた米国特許第４゜３４２．１４９
号に叙述されるそれである。この特許において、「底壁
」容量が、構造の中のポケットの形成により増加させら
れ、それはより高濃度のおよび逆のドーピングの準傾斜
接合を提供する。
この発明は上記の目的への違ったアプローチを求め、選
択的なドーピング技術を必要としないであろうし、およ
び先行の素子の問題を解決するであろうものである。
択的なドーピング技術を必要としないであろうし、およ
び先行の素子の問題を解決するであろうものである。
発明の概要
この発明に従って、接合が駆動された容量性負荷を形成
するとき、高度の動作スピードを有する金属酸化物半導
体素子を製作する方法が提供される。その素子はゲート
のいずれの側にも配置された同じ極性の接合を有する。
するとき、高度の動作スピードを有する金属酸化物半導
体素子を製作する方法が提供される。その素子はゲート
のいずれの側にも配置された同じ極性の接合を有する。
接合は高濃度にドープされる。接合の下に低濃度のドー
ピングの領域が埋込まれる。
ピングの領域が埋込まれる。
電位が与えられると、空乏領域は接合から外に向かって
拡がり、低濃度にドープされた領域と合体し、素子の突
技け現象、ショートチャネル特性を含むことなく、「底
壁」容量の減少を起こす。
拡がり、低濃度にドープされた領域と合体し、素子の突
技け現象、ショートチャネル特性を含むことなく、「底
壁」容量の減少を起こす。
その方法はＰＭＯＳおよびＮＭＯＳ素子の両方に適用で
きる。
きる。
この発明の目的は、半導体素子の動作スピードを増す方
法を提供することである。
法を提供することである。
この発明のもう１つの目的は、選択的なドーピング技術
に頼ることなく、減少した「底壁」容量を有する改良さ
れた金属酸化物半導体素子を製作することである。
に頼ることなく、減少した「底壁」容量を有する改良さ
れた金属酸化物半導体素子を製作することである。
この発明のまだもう１つの目的は、トランジスタのショ
ートチャネル、突技け現象特性を犠牲にすることなく、
金属酸化物半導体素子の「底壁」容量を減少する手段を
提供することである。
ートチャネル、突技け現象特性を犠牲にすることなく、
金属酸化物半導体素子の「底壁」容量を減少する手段を
提供することである。
この発明のこれらおよび他の目的は、添付の図面と関連
して考察される次の詳細な説明と関連すると、より理解
され、より明らかとなるであろう。
して考察される次の詳細な説明と関連すると、より理解
され、より明らかとなるであろう。
好ましい実施例の詳細な説明
一般的に言って、この発明は、動作スピードが「底壁」
容量の減少により高められる、新しい金属酸化物半導体
構造に関するものである。明晰さのため、同じエレメン
トは図を通して同じ指示を有する。
容量の減少により高められる、新しい金属酸化物半導体
構造に関するものである。明晰さのため、同じエレメン
トは図を通して同じ指示を有する。
第１図を参照すると、典型的な半導体素子（矢印１０）
の断面図が示される。素子１０は、それのいずれの側に
もそれぞれ接合１２および１２′を有するゲート１１を
含む。概略的に示されるように、底壁容量１３を減少す
ることが望ましい。
の断面図が示される。素子１０は、それのいずれの側に
もそれぞれ接合１２および１２′を有するゲート１１を
含む。概略的に示されるように、底壁容量１３を減少す
ることが望ましい。
先行技術は接合１２を選択的にドープするまたは勾配を
緩くすることにより上記の目的を達そうと努めてきたが
、しかし、第２図に図解されるように、「底壁」容量が
減少されるとしても、ショートチャネル特性（矢印１４
）が影響を受ける。
緩くすることにより上記の目的を達そうと努めてきたが
、しかし、第２図に図解されるように、「底壁」容量が
減少されるとしても、ショートチャネル特性（矢印１４
）が影響を受ける。
空乏領域１５が逆方向バイアスのもとに接合１２から垂
直に拡がると同時に、それはまた横方向にも拡がり（矢
印１６）チャネル１４を狭くし、または短くし、突技け
現象の傾向を増す。
直に拡がると同時に、それはまた横方向にも拡がり（矢
印１６）チャネル１４を狭くし、または短くし、突技け
現象の傾向を増す。
第３ａ図を参照すると、この発明の高濃度にドープされ
た接合１２′が示される。通常は、高濃度のドーピング
はサブストレート１３に関して接合１２′の容量を増す
。接合１２′のすぐ下には低濃度にドープされた領域１
８が埋込まれる。
た接合１２′が示される。通常は、高濃度のドーピング
はサブストレート１３に関して接合１２′の容量を増す
。接合１２′のすぐ下には低濃度にドープされた領域１
８が埋込まれる。
接合１２′の下に領域１８を置く効果が第３ｂ図に描か
れる。逆方向バイアスのもとで、空乏領域１５′は垂直
に延び（矢印１９）、重複領域２０として図解されるよ
うに、それは低濃度にドープされた領域１８と合体する
ようにされる。
れる。逆方向バイアスのもとで、空乏領域１５′は垂直
に延び（矢印１９）、重複領域２０として図解されるよ
うに、それは低濃度にドープされた領域１８と合体する
ようにされる。
低濃度にドープされた領域１８を高濃度にドープされた
接合１２′の下に置くことは、空乏領域１５′がただ垂
直に成長し、第２図に描かれるように、横方向に成長し
ないことを可能にする。
接合１２′の下に置くことは、空乏領域１５′がただ垂
直に成長し、第２図に描かれるように、横方向に成長し
ないことを可能にする。
このように、「底壁」容量は第２図の先行技術の略図に
描かれるような短くされるチャネル１４を生じることな
く減少される。
描かれるような短くされるチャネル１４を生じることな
く減少される。
第３ａ図および第３ｂ図のこの発明の構造は、その分野
で伝統的な方法で製作される。フィールド注入のための
製作技術は、米国特許第４，３０６．９１６号に記述さ
れ、または代わりにＴ、オオゾネ氏らによる「完全イオ
ン注入技術によるシリコンゲートＮ、ウェルＣＭＯＳプ
ロセス」（５ＩＩｉｃｏｎ Ｇａｔｅ Ｎ、 Ｗｅｌｌ
ＣＭＯＳ Ｐｒｏｃｅｓｓ ｂｙＦｕｌｌ ｔｏｎ
Ｉｓ＋ｐｌａｎｔａｔｌｏｎ Ｔｅｃｈｎｏｌｏｇｙつ
と題された、「電子素子に関するＩＥＥＥ会報Ｊ （
ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ ）第２７版、第９号、１９８
０年９月、１７８９頁に出版された、記事の中に図解さ
れる。接合１２および１２′は、Ｐ型マスクがそれに続
くＮ型材料か、または逆もまた同様であるところのもの
を特色にし得る。
で伝統的な方法で製作される。フィールド注入のための
製作技術は、米国特許第４，３０６．９１６号に記述さ
れ、または代わりにＴ、オオゾネ氏らによる「完全イオ
ン注入技術によるシリコンゲートＮ、ウェルＣＭＯＳプ
ロセス」（５ＩＩｉｃｏｎ Ｇａｔｅ Ｎ、 Ｗｅｌｌ
ＣＭＯＳ Ｐｒｏｃｅｓｓ ｂｙＦｕｌｌ ｔｏｎ
Ｉｓ＋ｐｌａｎｔａｔｌｏｎ Ｔｅｃｈｎｏｌｏｇｙつ
と題された、「電子素子に関するＩＥＥＥ会報Ｊ （
ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ ）第２７版、第９号、１９８
０年９月、１７８９頁に出版された、記事の中に図解さ
れる。接合１２および１２′は、Ｐ型マスクがそれに続
くＮ型材料か、または逆もまた同様であるところのもの
を特色にし得る。
第３ｃ図を参照すると、第３ａ図に示されるこの発明の
代替の実施例が描かれる。この実施例において、埋込の
低濃度にドープされた領域１８は、その間にいかなるス
ペースもなしに接合１２′に接触して、または直接下に
配置され得る。
代替の実施例が描かれる。この実施例において、埋込の
低濃度にドープされた領域１８は、その間にいかなるス
ペースもなしに接合１２′に接触して、または直接下に
配置され得る。
よいショートチャネル素子を得るために、ゲートの下の
ドーピングは所望のしきい値電圧を得るのに（第１図に
示される、ゲート酸化物の厚さ１７に調和して）十分な
ほど高濃度である必要がある。このことは一般的に接合
１２′および下にあるサブストレート１３の容量を上げ
るが、低濃度にドープされた領域１８の包含は、「底壁
」容量を下げる。
ドーピングは所望のしきい値電圧を得るのに（第１図に
示される、ゲート酸化物の厚さ１７に調和して）十分な
ほど高濃度である必要がある。このことは一般的に接合
１２′および下にあるサブストレート１３の容量を上げ
るが、低濃度にドープされた領域１８の包含は、「底壁
」容量を下げる。
この発明を製作するための一般的なシーケンスは下文に
記述され、ＰＭＯ８およびＮＭＯＳ素子の両方を構成す
るのに役に立つ。
記述され、ＰＭＯ８およびＮＭＯＳ素子の両方を構成す
るのに役に立つ。
この発明に調和する典型的な半導体素子は、およそ０．
２５ないし０．５ミクロンの厚さのＮ＋またはＰ＋ポリ
シリコンのゲート１１を特色とするであろう。残余のゲ
ート酸化物１７はおよそ１７５ないし５００人の厚さで
あり、サブストレート１３は、場合によってＰまたはＮ
であるが、およそ１０１ｓないし１０” ｃｍ−”の間
である。
２５ないし０．５ミクロンの厚さのＮ＋またはＰ＋ポリ
シリコンのゲート１１を特色とするであろう。残余のゲ
ート酸化物１７はおよそ１７５ないし５００人の厚さで
あり、サブストレート１３は、場合によってＰまたはＮ
であるが、およそ１０１ｓないし１０” ｃｍ−”の間
である。
次にＮ＋（フォトレジスト）マスクが、もしＰチャネル
素子が最初に作られるのであればＰ＋でもあり得るが、
半導体サブストレートの上で規定される。。
素子が最初に作られるのであればＰ＋でもあり得るが、
半導体サブストレートの上で規定される。。
次に、Ｎ＋領領域、イオン注入により、砒素またはリン
で高濃度にドープされる。このレジストの層はその後除
去される。
で高濃度にドープされる。このレジストの層はその後除
去される。
その後フォトレジストの層が生成される。
Ｐ＋マスクがその後規定され、イオン注入を用いて、Ｂ
Ｆ２＋Ｂ、、またはＢＦ２でのドーピングがそれに続く
。
Ｆ２＋Ｂ、、またはＢＦ２でのドーピングがそれに続く
。
これらの注入は急速な熱焼なまし方法によりまたは非常
に短い炉サイクルにより活性化される。
に短い炉サイクルにより活性化される。
上記のシーケンスの第２の注入ステップは、エネルギお
よびドーズ量が第１の注入ステップの分１′１１を越え
て背策ドーピングを減らすようなものに選択される。
よびドーズ量が第１の注入ステップの分１′１１を越え
て背策ドーピングを減らすようなものに選択される。
例：ソース領域およびドレイン領域に対する砒素注入お
よびポリシリコンゲート規定後の１２５人の残余の酸化
物が次のとおり進むと仮定する。
よびポリシリコンゲート規定後の１２５人の残余の酸化
物が次のとおり進むと仮定する。
１） ４０Ｋｅｖ砒素を用いて、酸化物における範囲
はＲｐ−２１７Ａであり、ΔＲｐ（注入のばらばらの配
列）は７２人である。
はＲｐ−２１７Ａであり、ΔＲｐ（注入のばらばらの配
列）は７２人である。
第４図を参照すると、そのとき分布は
Ｒｐ＋４ΔＲｐ
−２１７＋４ （７２）
５００Ａ
の全体の範囲を占める。
２） これを越えて第２の注入のピークを位置決めする
ことが望まれる。再びヒ素を用いて、底壁注入に対して
Ｒｐ＞５００Ａまたは１００ Ｋ ｅＶを選択する。
ことが望まれる。再びヒ素を用いて、底壁注入に対して
Ｒｐ＞５００Ａまたは１００ Ｋ ｅＶを選択する。
一定の割合で作られた（ｓｃａ ｌｅｄ）ＣＭＯＳにお
いて、ウェル（この例に対してはＰウェル）背景ドーピ
ングは典型的に３−５Ｘ１０” ｃｍ−３である。
いて、ウェル（この例に対してはＰウェル）背景ドーピ
ングは典型的に３−５Ｘ１０” ｃｍ−３である。
そのときイオン注入ドーズ量は、ピーク濃度により与え
られるようなものに選択され、そこではＮｐは既に規定
され、φはＣｍ２あたりのイオン数でのイオン注入ドー
ズ量である。
られるようなものに選択され、そこではＮｐは既に規定
され、φはＣｍ２あたりのイオン数でのイオン注入ドー
ズ量である。
背景は”３−５Ｘ１０” ｃｍ−”であるので、ドーパ
ントＮｐ（背景ドーピングを転換するように望むのでは
なくそれを減少するように）はおよそ１０” ｃｍ−”
であると仮定されるであろう。
ントＮｐ（背景ドーピングを転換するように望むのでは
なくそれを減少するように）はおよそ１０” ｃｍ−”
であると仮定されるであろう。
１００Ｋｅｖにおイテ、
砒素のためのΔＲｐ−，０２１μ
＝ 、０２１Ｘ１０−’ ｃｍ
であり、
１０” Ｘ 、０２１Ｘ１０−４
−〇、４
一６Ｘ １０’°イオン数／ｃｍ２である。
その２つの注入は１５秒間の９００℃の急速な熱焼なま
しを用いて、ここで活性化される。
しを用いて、ここで活性化される。
上記の例での典型的なＬＤＤ （低濃度にドープされた
ドレイン）素子（第１図）の形成において、軽くドープ
されたドレイン上の酸化物「スペーサ」Ｙ（第１図）は
、およそ３０００ないし５０００人の典型的な厚さを有
する。さらに、Ｎ領域Ｘ（第１図）を形成するための軽
いドーズ量注入は、５０ないし１００Ｋｅｖでのおよそ
１０” ｃｍ−２でのリンまたは砒素を使用し、ＰＭＯ
Ｓ素子におけるＰ−に対して、６０ Ｋ ｅ ｖでのお
よそ１（１１３ｃｍ−２のＢＦ２を使用する。
ドレイン）素子（第１図）の形成において、軽くドープ
されたドレイン上の酸化物「スペーサ」Ｙ（第１図）は
、およそ３０００ないし５０００人の典型的な厚さを有
する。さらに、Ｎ領域Ｘ（第１図）を形成するための軽
いドーズ量注入は、５０ないし１００Ｋｅｖでのおよそ
１０” ｃｍ−２でのリンまたは砒素を使用し、ＰＭＯ
Ｓ素子におけるＰ−に対して、６０ Ｋ ｅ ｖでのお
よそ１（１１３ｃｍ−２のＢＦ２を使用する。
これらの酸化物スペーサＹを形成するために使用される
マスクレス酸化物エツチングは、シリコンおよびポリシ
リコン表面に対して１０：１に等しいまたはそれより大
きい比を提供するのに十分な選択度を持つエツチングの
化学的性質を利用する。
マスクレス酸化物エツチングは、シリコンおよびポリシ
リコン表面に対して１０：１に等しいまたはそれより大
きい比を提供するのに十分な選択度を持つエツチングの
化学的性質を利用する。
Ｎ＋またはＰ十接合を規定する高濃度のイオン注入は、
フォトレジストマスクを使用し、および典型的にＮ＋に
対して４０ないし８０Ｋｅｖでの１０″ないし１０”
ｃｍ−２での砒素、およびＰ＋に対して１０ないし１５
Ｋ ｅ ｖでの１０１５ないし１０１ｆ； Ｃｍ−２
でのホウ素を使用する。
フォトレジストマスクを使用し、および典型的にＮ＋に
対して４０ないし８０Ｋｅｖでの１０″ないし１０”
ｃｍ−２での砒素、およびＰ＋に対して１０ないし１５
Ｋ ｅ ｖでの１０１５ないし１０１ｆ； Ｃｍ−２
でのホウ素を使用する。
サブストレートに対して３−５Ｘ１０” ｃｍ−３の背
景ドーピングが仮定される。
景ドーピングが仮定される。
個々の動作の要求および環境に適合するために改められ
る他の修正および変更が、当業者に明らかであるだろう
し、この発明は開示のために選ばれた例に限られると考
えられるのではなく、この発明の真の精神および範囲か
らの逸脱を構成しないすべての変更および修正を含む。
る他の修正および変更が、当業者に明らかであるだろう
し、この発明は開示のために選ばれた例に限られると考
えられるのではなく、この発明の真の精神および範囲か
らの逸脱を構成しないすべての変更および修正を含む。
このようにこの発明を記述したので、特許証により保護
されるように望まれるものが、前掲の請求の範囲により
提示される。
されるように望まれるものが、前掲の請求の範囲により
提示される。
第１図はこの発明が向けられる典型的な半導体素子の拡
大略断面図である。 第２図は突成は現象の問題を経験する先行技術の半導体
素子の拡大略断面図である。 第３ａ図はその下に埋込まれた低濃度にドープされた領
域を持つ高濃度にドープされた接合を特色にするこの発
明の拡大断面図である。 第３ｂ図は接合からの空乏領域のバイアスのもとの拡張
の結果および下に配置される低？ａｔｓｔにドープされ
た領域とのそれの合体を図解する第３ａ図の断面図であ
る。 第３Ｃ図は第３ａ図に示されるこの発明の接合の代替の
実施例の拡大断面図である。 第４図はＮ中領域に対する濃度対シリコンサブストレー
トにおける深さおよび注入のばらばらの配列、および第
２の注入がそれを越えてなされる深さのグラフである。 図において１１はゲートであり、１２および１２′は接
合であり、１４はショートチャネル特性であり、１７は
ゲート酸化物の厚さである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド ＦＩＧ、／ 円、２ ＦＩＧ、Ｊａ ＦＩＧ、３ｂ ＦＩＧ、、３ｃ シリプノ寸ブ斗し−１−１−、１デ→う ３ゾ、てＦＩ
Ｇ、４
大略断面図である。 第２図は突成は現象の問題を経験する先行技術の半導体
素子の拡大略断面図である。 第３ａ図はその下に埋込まれた低濃度にドープされた領
域を持つ高濃度にドープされた接合を特色にするこの発
明の拡大断面図である。 第３ｂ図は接合からの空乏領域のバイアスのもとの拡張
の結果および下に配置される低？ａｔｓｔにドープされ
た領域とのそれの合体を図解する第３ａ図の断面図であ
る。 第３Ｃ図は第３ａ図に示されるこの発明の接合の代替の
実施例の拡大断面図である。 第４図はＮ中領域に対する濃度対シリコンサブストレー
トにおける深さおよび注入のばらばらの配列、および第
２の注入がそれを越えてなされる深さのグラフである。 図において１１はゲートであり、１２および１２′は接
合であり、１４はショートチャネル特性であり、１７は
ゲート酸化物の厚さである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド ＦＩＧ、／ 円、２ ＦＩＧ、Ｊａ ＦＩＧ、３ｂ ＦＩＧ、、３ｃ シリプノ寸ブ斗し−１−１−、１デ→う ３ゾ、てＦＩ
Ｇ、４
Claims (20)
- （１）ゲートのいずれの側にも配置された相対的に高濃
度にドープされた接合を有する金属酸化物半導体素子で
あって、各前記接合は同じ極性であり、前記高濃度にド
ープされた接合に関して相対的に低濃度にドープされた
領域は前記相対的に高濃度にドープされた接合の少なく
とも１つの下に配置され、それによって前記素子に電位
が与えられるとき、前記高濃度にドープされた接合のあ
たりに配置される空乏領域が前記高濃度にドープされた
接合から外に向かって拡がり前記相対的に低濃度にドー
プされた領域と合体し、前記素子の突抜け現象ショート
チャネル特性を妥協して解決することなく、「底壁」容
量を減少させる金属酸化物半導体素子。 - （２）各接合がＮ＋接合である、請求項１に記載の金属
酸化物半導体素子。 - （３）各接合がＰ＋接合である、請求項１に記載の金属
酸化物半導体素子。 - （４）前記素子がＰＭＯＳ素子である、請求項１に記載
の金属酸化物半導体素子。 - （５）前記素子がＮＭＯＳ素子である、請求項１に記載
の金属酸化物半導体素子。 - （６）相対的に低濃度にドープされた領域が前記高濃度
にドープされた接合の両方の下に配置される、請求項１
に記載の金属酸化物半導体素子。 - （７）前記Ｎ＋接合が砒素でドープされる、請求項２に
記載の金属酸化物半導体素子。 - （８）前記低濃度にドープされた領域がＢＦ２でドープ
される、請求項７に記載の金属酸化物半導体素子。 - （９）前記低濃度にドープされた領域がＢＦ２でドープ
される、請求項２に記載の金属酸化物半導体素子。 - （１０）ゲートのいずれの側にも配置される接合を有す
る金属酸化物半導体素子で、前記接合は同じ極性を有し
かつ各々は相対的に高濃度にドープされるものにおいて
、 前記素子の突技け現象ショートチャネル特性を妥協して
解決することなく「底壁」容量を減少することによって
前記素子の動作スピードを増す方法であって、 前記接合の少なくとも１つの下に前記高濃度にドープさ
れた接合に関して相対的に低濃度にドープされた領域を
配置するステップを含み、それによって電位が前記素子
に与えられるとき、前記高濃度にドープされた接合のあ
たりに配置される空乏領域が前記接合から外に向かって
延びかつ前記低濃度にドープされた領域と合体するよう
にされるであろうし、したがって前記「底壁」容量を減
少する方法。 - （１１）前記低濃度にドープされた領域が両方の接合の
下に配置される、請求項１０に記載の方法。 - （１２）前記素子がＰＭＯＳ素子である、請求項１０に
記載の方法。 - （１３）前記素子がＮＭＯＳ素子である、請求項１０に
記載の方法。 - （１４）各接合がＰ＋接合である、請求項１０に記載の
方法。 - （１５）各接合がＮ＋接合である、請求項１０に記載の
方法。 - （１６）前記Ｎ＋接合が砒素でドープされる、請求項１
５に記載の方法。 - （１７）前記低濃度にドープされた領域がＢＦ＿２でド
ープされる、請求項１６に記載の方法。 - （１８）前記低濃度にドープされた領域がＢＦ＿２でド
ープされる、請求項１５に記載の方法。 - （１９）ゲートのいずれの側にも配置される相対的に高
濃度にドープされた接合を有する金属酸化物半導体素子
において、改良点は、前記素子の突抜け現象、ショート
チャネル特性を妥協して解決することなく「底壁」容量
を減少することによって前記素子の動作スピードを増す
ために前記接合の少なくとも１つの下に相対的に低濃度
にドープされた領域を埋込むステップを含む素子。 - （２０）前記低濃度にドープされた領域が両方の接合の
下に埋込まれる、請求項１９に記載の半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24498188A | 1988-09-15 | 1988-09-15 | |
| US244,981 | 1988-09-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122568A true JPH02122568A (ja) | 1990-05-10 |
Family
ID=22924861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236815A Pending JPH02122568A (ja) | 1988-09-15 | 1989-09-12 | ゲートのいずれの側にも配置された相対的に高濃度にドープされた接合を有する金属酸化物半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0359530A3 (ja) |
| JP (1) | JPH02122568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449937A (en) * | 1993-03-19 | 1995-09-12 | Sharp Kabushiki Kaisha | Field effect transistor with short channel and manufacturing method therefor |
| JPH09331045A (ja) * | 1995-12-27 | 1997-12-22 | Hyundai Electron Ind Co Ltd | 半導体メモリデバイスおよびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19753468A1 (de) * | 1997-12-02 | 1999-07-08 | Siemens Ag | PN-Übergang mit erhöhter Durchbruchspannung |
| US6566204B1 (en) | 2000-03-31 | 2003-05-20 | National Semiconductor Corporation | Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors |
| US6797576B1 (en) | 2000-03-31 | 2004-09-28 | National Semiconductor Corporation | Fabrication of p-channel field-effect transistor for reducing junction capacitance |
| US7145191B1 (en) | 2000-03-31 | 2006-12-05 | National Semiconductor Corporation | P-channel field-effect transistor with reduced junction capacitance |
| US6548842B1 (en) * | 2000-03-31 | 2003-04-15 | National Semiconductor Corporation | Field-effect transistor for alleviating short-channel effects |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135970A (en) * | 1980-03-27 | 1981-10-23 | Seiko Epson Corp | Semiconductor device |
| FR2529715A1 (fr) * | 1982-07-01 | 1984-01-06 | Commissariat Energie Atomique | Procede d'optimisation du dopage dans un transistor mos |
| JPS6031278A (ja) * | 1983-08-01 | 1985-02-18 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
| JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-09-12 EP EP19890309263 patent/EP0359530A3/en not_active Withdrawn
- 1989-09-12 JP JP1236815A patent/JPH02122568A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449937A (en) * | 1993-03-19 | 1995-09-12 | Sharp Kabushiki Kaisha | Field effect transistor with short channel and manufacturing method therefor |
| JPH09331045A (ja) * | 1995-12-27 | 1997-12-22 | Hyundai Electron Ind Co Ltd | 半導体メモリデバイスおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0359530A2 (en) | 1990-03-21 |
| EP0359530A3 (en) | 1991-01-02 |
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